JP4535537B2 - Load drive circuit and liquid crystal display device - Google Patents
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Description
【0001】
【発明の属する技術分野】
外部からの入力信号を駆動負荷に供給する回路に関し、例えば、駆動回路一体型の液晶表示装置の信号線駆動回路に関する。
【0002】
【従来の技術】
液晶表示装置は、信号線および走査線がマトリクス状に配設された画素アレイ部と、信号線および走査線を駆動する駆動回路とを有する。従来は、画素アレイ部と駆動回路とを別個の基板に形成していたため、液晶表示装置のコストダウンを図ることが困難で、また、液晶表示装置の外形寸法に対する実画面サイズの比率を高めることも難しかった。
【0003】
【発明が解決しようとする課題】
近年、ガラス基板上にポリシリコンを材料としてTFT(Thin Film Transistor)を形成する製造技術が進歩してきたため、この技術を利用することにより、画素アレイ部と駆動回路とを同一基板上に形成することも可能になった。
【0004】
しかしながら、ガラス基板上に均一な特性のポリシリコンTFTを形成することは現状では困難であり、しきい値電圧や移動度などがばらついてしまう。したがって、仮に画素アレイ部と駆動回路を同一基板上に形成したとしても、TFTの特性のばらつきにより輝度むら等の表示品質の低下が起きるおそれがあり、また、消費電力も増えてしまう。
【0005】
本発明は、このような点に鑑みてなされたものであり、その目的は、駆動負荷に供給される電圧が、トランジスタの特性のばらつきの影響により変動しないようにした負荷駆動回路を提供することにある。
【0006】
本発明の一態様では、所定の電圧振幅の入力信号が入力され、この入力信号の電圧を負荷が接続されている信号線に供給する負荷駆動回路であって、
前記信号線に第1電圧を供給するための第1電圧供給回路と、
前記第1電圧供給回路から前記信号線への電圧の供給をオン/オフする第1スイッチと、
入力電圧が所定のしきい値電圧になると出力論理が反転して、前記第1スイッチのオン/オフを制御する論理回路と、
前記論理回路の前記しきい値電圧と前記入力信号の電圧との差分電圧を保持する差分電圧保持回路と、
前記差分電圧保持回路が保持すべき前記差分電圧を前記差分電圧保持回路に設定する際に、前記差分電圧保持回路の一端を前記論理回路のしきい値電圧に設定するしきい値電圧設定回路と、
前記差分電圧保持回路が保持すべき前記差分電圧を前記差分電圧保持回路に設定する際に、前記差分電圧保持回路の他端を前記入力信号の電圧に維持する入力電圧維持回路と、
を備え、
前記入力電圧維持回路は、一端が前記差分電圧保持回路に接続され、他端が第2電圧の端子に接続された、第1キャパシタを、備え、
前記差分電圧保持回路は、一端が前記入力電圧維持回路に接続され、他端が前記論理回路に接続された、第2キャパシタを、備え、
前記しきい値電圧設定回路は、
一端が前記第2キャパシタの前記一端に接続され、前記差分電圧保持回路が保持すべき前記差分電圧を前記差分電圧保持回路に設定する際には他端が第3電圧の端子に接続される、第3キャパシタと、
前記差分電圧保持回路が保持すべき前記差分電圧を前記差分電圧保持回路に設定する際には一端が前記第3電圧の端子に接続され、他端が前記差分電圧保持回路が保持すべき前記差分電圧を前記差分電圧保持回路に設定する際に前記第3電圧から第4電圧に直線的に変化する反転キャンセル端子に接続され、前記差分電圧保持回路が保持すべき前記差分電圧を前記差分電圧保持回路に設定する際にはオン状態になる、第3スイッチと、
前記差分電圧保持回路が保持すべき前記差分電圧を前記差分電圧保持回路に設定する際には一端が前記第4電圧の端子に接続され、他端が前記差分電圧保持回路が保持すべき前記差分電圧を前記差分電圧保持回路に設定する際には前記第4電圧から前記第3電圧に直線的に変化するキャンセル端子に接続され、前記差分電圧保持回路が保持すべき前記差分電圧を前記差分電圧保持回路に設定する際にはオン状態になる、第4スイッチと、
を備え、
前記差分電圧保持回路が保持すべき前記差分電圧を前記差分電圧保持回路に設定する際には、前記論理回路の入力端子である前記第2キャパシタの前記他端が前記論理回路の前記しきい値電圧と略等しくなるように、前記第2キャパシタと前記第3キャパシタとを相反的に重放電させる、
ことを特徴とする負荷駆動回路が提供される。
【0008】
【発明の実施の形態】
以下、本発明に係る負荷駆動回路について、図面を参照しながら具体的に説明する。以下では、本発明に係る負荷駆動回路を、液晶表示装置の信号線駆動回路に適用した例を説明する。
【0009】
〔第1実施形態〕
本発明の第1実施形態に係る負荷駆動回路は、入力映像信号の電圧と論理回路のしきい値電圧との差分電圧をキャパシタに保持し、入力映像信号を供給する信号線の電圧を制御するトランジスタのオン/オフを論理回路で行うことにより、論理回路の論理出力が反転するしきい値電圧のばらつきをキャパシタで吸収しようとしたものである。より詳しくを以下に説明する。
【0010】
図1は本発明の第1実施形態に係る負荷駆動回路の主要部の構成を示す回路図であり、図2は負荷駆動回路全体の構成を示す概略ブロック図であり、図3は図2に示す負荷駆動回路を信号線駆動回路として用いた液晶表示装置の概略ブロック図であり、図4は正極性用の負荷駆動回路と正極性用の負荷駆動回路の動作区分を説明する図である。
【0011】
図3に示す液晶表示装置は、信号線S1〜Snおよび走査線G1〜Gnが縦横に形成されこれらの交点付近に画素表示用のTFT1が列設された画素アレイ部2と、各信号線S1〜Snを駆動する信号線駆動回路3と、各走査線G1〜Gnを駆動する走査線駆動回路4とを備える。
【0012】
図3の液晶表示装置を構成する各部は、同一基板上に形成され、信号線駆動回路3や走査線駆動回路4を構成するトランジスタは、画素表示用のTFT1と同じ製造プロセスで形成される。
【0013】
信号線駆動回路3は、図2に示す負荷駆動回路を用いて構成される。図2の負荷駆動回路は、信号線のそれぞれに対応して設けられる正極性の負荷駆動回路11aと、負極性用の負荷駆動回路11bと、これら負荷駆動回路11a、11b内の各種スイッチを切換制御するスイッチ切換制御回路12とを有する。
【0014】
図4は、正極性用の負荷駆動回路11aと負極性用の負荷駆動回路11bの機能区分を説明する図である。この図4に示すように、本実施形態においては、入力映像信号Vinは0V〜10V間の信号であり、これを入力映像信号Vinが0V〜5Vと5V〜10の2つの場合に分けて、正極性用の負荷駆動回路11aと負極性用の負荷駆動回路11bとを駆動させる。
【0015】
すなわち、負極性用の負荷駆動回路11bは、信号線Sを予め5Vに設定しておき、入力映像信号Vinが0V〜5Vの場合に信号線Sの電圧を入力映像信号Vinの電圧まで下げるように動作するバッファ回路である。正極性の負荷駆動回路11aは、信号線Sを予め5Vに設定しておき、入力映像信号Vinが5V〜10Vの場合に信号線Sの電圧を入力映像信号Vinの電圧まで上げるように動作するバッファ回路である。これら負荷駆動回路11a、11bのどちらを駆動させるかは、スイッチ切換制御回路12により制御される。
【0016】
なお、本実施形態では、信号線Sに予め設定する電圧を、0〜10Vの電圧振幅を有する入力映像信号Vinの中間電圧である5Vに設定したが、この中間電圧以外の電圧に設定するようにしてもよい。
【0017】
図1は正極性用の負荷駆動回路11aの回路図である。負荷駆動回路11aのそれぞれは、図1に示すように、スイッチSW1〜SW4と、PMOSトランジスタからなるトランジスタQ1と、インバータを2段縦続接続した論理回路13と、キャパシタC1とを有する。負荷駆動回路11a、11bにより駆動される信号線Sには、図3に示すように、画素表示用のTFT、液晶容量および補助容量等が接続されており、図1では簡略化のため、信号線Sの負荷を等価的に抵抗RとキャパシタC2とで表している。
【0018】
スイッチSW1、SW2の一端は信号線Sに接続され、スイッチSW1の他端はスイッチSW3の一端とキャパシタC1の一端に接続され、スイッチSW3の他端には入力映像信号Vinが供給される。キャパシタC1の他端は論理回路13の入力端子に接続され、論理回路13の出力端子はトランジスタQ1のゲート端子に接続される。トランジスタQ1のソース端子には第1の電圧VDD(例えば、10V)が印加され、そのドレイン端子にはスイッチSW2の他端が接続される。スイッチSW4の一端には信号線Sが接続され、スイッチSW4の他端には第2の電圧VD(例えば、5V)が印加される。スイッチSW1〜SW4は、図2に示したスイッチ切換制御回路12により切換制御される。
【0019】
図1では、スイッチSW1とキャパシタC1との接続点をa、キャパシタC1と論理回路13との接続点をb、論理回路13とトランジスタQ1との接続点をc、スイッチSW1、SW2の接続点をdとしている。
【0020】
なお、キャパシタC1が本実施形態における差分電圧保持回路を構成し、第1の電圧VDDが本実施形態における第1電圧供給回路を構成する。
【0021】
図5は図1の負荷駆動回路11a内の各部のタイミング図であり、以下、このタイミング図を用いて図1の回路の動作を説明する。まず、時刻T1〜T2の期間内に、スイッチ切換制御回路12は、スイッチSW1〜SW3をオフにしてスイッチSW4をオンする。これにより、信号線Sの電圧(図1のd点)は、第2の電圧VDと同じ電圧(例えば5V)になる。
【0022】
次に、時刻T2〜T3の期間内に、スイッチ切換制御回路12は、スイッチSW3のみをオンする。これにより、図1のa点の電圧は入力映像信号Vinの電圧に等しくなる。図5では、入力映像信号Vinの電圧が7.5Vである例を示している。但し、スイッチSW1がオフであるので、信号線S(図1のd点)の電圧は5Vを維持する。
【0023】
ここで、論理回路13の出力論理が反転するしきい値電圧を5.5Vであると仮定すると、何らかの手段により、論理回路13の入力端子(図1のb点)の電圧を、この論理回路13のしきい値電圧に設定する。この図1のb点を論理回路13のしきい値電圧に設定する手法は、後述する他の実施形態で説明する。この論理回路13の入力端子をしきい値電圧に設定すると、論理回路13の出力端子(図1のc点)の電圧は、理論上は0Vと10Vの中間電圧である5V前後になる。しかし、現実的には図1のb点の電圧は、しきい値電圧である5.5Vよりも僅かに高かったり低かったりするので、その場合は論理回路13の出力端子(図1のc点)の電圧は、それぞれ、10Vになったり、0Vになったりする。図5では、10Vになる例を示している。
【0024】
但し、時刻T1〜時刻T2の期間は、スイッチSW1とスイッチSW2がオフになっているので、論理回路13の出力電圧が何Vであっても、後述する時刻T3以降の信号線Sへの入力映像信号Vinの出力に対して、影響を与えることはない。
【0025】
この際、スイッチSW3がオンであるので、図1のa点の電圧は入力映像信号Vinの電圧である7.5Vになっている。このため、キャパシタC1には、入力映像信号Vinの電圧(7.5V)と論理回路13のしきい値電圧(5.5V)の差分電圧(2V)が保持される。
【0026】
次に、時刻T3以降は、スイッチ切換制御回路12は、スイッチSW1、SW2をオンして、スイッチSW3、SW4をオフする。時刻T3の時点では、図1のa点は7.5Vであるのに対し、d点は5Vであるため、スイッチSW1がオンすると、a点の電圧がd点に引きづられて低下する。キャパシタC1は上述した差分電圧(2V)を維持しているので、このキャパシタC1の他端側である図1のb点の電圧もa点の電圧に追随して低下し、論理回路13の出力が反転してローレベル(例えば、0V)になる。これにより、トランジスタQ1がオンし、第1の電圧VDDがトランジスタQ1とスイッチSW2を介して信号線Sに供給され、信号線S(図1のd点)の電圧が徐々に上昇する。
【0027】
信号線Sの電圧が上昇すると、それに応じて図1のa点、b点の電圧も上昇する。やがて、時刻T4になると、信号線Sの電圧が入力映像信号Vinの電圧である7.5Vに等しくなり、図1のa点の電圧も7.5Vに等しくなる。キャパシタC1は上述した差分電圧(2V)を保持しているので、図1のb点の電圧はしきい値電圧である5.5Vになる。このため、論理回路13の出力が再び反転してハイレベル(例えば、10V)になる。これにより、トランジスタQ1がオフする。
【0028】
トランジスタQ1がオフすると、信号線S上の容量C2は徐々に放電したり、信号線S内にて電荷が再配分したりすることにより、図1のd点の電圧は下がるが、論理回路13の入力端子(図1のb点)の電圧が論理回路13のしきい値電圧を下回った時点で再びトランジスタQ1がオンして、図1のd点の電圧は再び上昇する。このような動作をキャパシタC1に上述した差分電圧(2V)を保持した状態で繰り返すことにより、信号線S(図1のd点)の電圧は入力映像信号Vinの電圧である7.5Vに保持される。
【0029】
図6は負極性用の負荷駆動回路11bの詳細構成を示す回路図である。図6に示すように、負荷駆動回路11bは、トランジスタQ1がn型である点と、トランジスタQ1のソース電極が接地されている点とが図1の負荷駆動回路11aと異なり、その他の構成は同じである。
【0030】
以上のように、第1実施形態は、図1に示すキャパシタC1に差分電圧を保持した状態で、スイッチSW1、SW2と、論理回路13と、トランジスタQ1とで帰還ループを構成するようにしたので、信号線Sの電圧が入力映像信号Vinの電圧よりも低くなれば、トランジスタQ1をオンして信号線Sの電圧を引き上げる制御を行い、信号線Sの電圧が入力映像信号Vinの電圧と略等しくなった時点で、トランジスタQ1をオフする。これにより、信号線Sの電圧は入力映像信号Vinの電圧と略等しい電圧に設定される。
【0031】
すなわち、第1実施形態では、論理回路13のしきい値電圧と入力映像信号Vinの電圧の差分電圧をキャパシタC1に保持させた後に、信号線Sに入力映像信号Vinを供給するため、論理回路13を構成するトランジスタのしきい値電圧にばらつきがあっても、信号線Sの電圧はその影響を受けなくなる。
【0032】
〔第2実施形態〕
図1に示す論理回路13は、トランジスタを組み合わせて構成されるため、トランジスタのしきい値や移動度のばらつきにより、論理回路13の出力レベルが変化して回路が正常動作しなくなるおそれがある。そこで、以下に示す第2実施形態は、キャパシタC1に論理回路13のしきい値電圧と入力映像信号Vinの電圧との差分電圧を設定する際に、点bを論理回路13のしきい値電圧に設定するしきい値電圧設定回路を具体的に明らかにして、論理回路13の特性のばらつきを相殺することを特徴とする。
【0033】
図7は負荷駆動回路の第2実施形態の回路図であり、第1実施形態と同様に、液晶表示装置の信号線駆動回路3として用いられるものである。図7の負荷駆動回路は、図1と同様に、スイッチSW1〜SW4と、PMOSトランジスタからなるトランジスタQ1と、インバータを2段縦続接続した論理回路13と、キャパシタC1とを有する。この他、図7の負荷駆動回路は、キャパシタC3とスイッチSW5〜SW7とPMOSトランジスタQ2、Q3とを有する。
【0034】
キャパシタC1、C3の各一端とスイッチSW1、SW3の各一端は互いに接続される。キャパシタC1の他端には、論理回路13の入力端子とスイッチSW5の一端が接続され、スイッチSW5の他端は第3の電圧(例えば、0V)に設定される。キャパシタC3の他端にはスイッチSW6の一端が接続され、スイッチSW6の他端には第4の電圧(例えば、10V)が印加される。
【0035】
論理回路13の出力端子にはスイッチSW7の一端とトランジスタQ1のゲート端子が接続され、スイッチSW7の他端にはトランジスタQ2、Q3の各ゲート端子が接続される。トランジスタQ2のソース/ドレイン電極のうち一方はキャパシタC1とスイッチSW5との間に接続され、他方はキャンセル端子CNに接続される。トランジスタQ3のソース/ドレイン電極のうち一方はキャパシタC3とスイッチSW6との間に接続され、他方は反転キャンセル端子CNRに接続される。キャンセル端子CNには、あるサイクルで0Vから10Vに直線的に変化するキャンセル電圧が印加される。反転キャンセル端子CNRには、あるサイクルで10Vから0Vに直線的に変化する反転キャンセル電圧が印加される。
【0036】
図7では、スイッチSW1、SW3とキャパシタC1、C3との接続点をa、キャパシタC1と論理回路13との接続点をb、論理回路13とトランジスタQ1との接続点をc、スイッチSW1、SW2の接続点をd、キャパシタC3とスイッチSW6との接続点をeとしている。
【0037】
なお、キャパシタC1が本実施形態における差分電圧保持回路を構成し、第1の電圧VDDが本実施形態における第1電圧供給回路を構成し、スイッチSW5〜SW7とトランジスタQ2、Q3とキャパシタC3とが本実施形態におけるしきい値電圧設定回路を構成する。
【0038】
図8は図7の負荷駆動回路内の各部のタイミング図であり、以下、このタイミング図を用いて図7の回路の動作を説明する。
【0039】
まず、時刻T11〜T12の期間内に、スイッチ切換制御回路12は、スイッチSW4のみをオンする。これにより、信号線Sの電圧は第2の電圧VDと同じ電圧(例えば5V)になる。
【0040】
次に、時刻T12〜T13の期間内に、スイッチ切換制御回路12は、スイッチSW1、SW2、SW4、SW7をオフして、スイッチSW3、SW5、SW6をオンする。これにより、図7のa点の電圧は入力映像信号Vinの電圧になる。図8では、入力映像信号Vinの電圧が7.5Vである例を示している。スイッチSW1がオフであるため、信号線(図7のd点)の電圧は5Vに維持される。また、スイッチSW5、SW6がオンであるため、キャパシタC1とスイッチSW5との接続点(図7のb点)は0Vに、キャパシタC3とスイッチSW6との接続点(図7のe点)は10Vになる。スイッチSW7がオフであるので、トランジスタQ2、Q3がいずれもオフである。
【0041】
次に、時刻T13〜T15の期間内に、スイッチ切換制御回路12は、スイッチSW7のみをオンする。また、時刻T13〜時刻T15の期間では、キャンセル端子CNは0Vから10Vに直線的に変化し、反転キャンセル端子CNRは10Vから0Vに直線的に変化する。なお、CN端子とCNR端子の電圧設定は、スイッチ切換制御回路12か、あるいは他の回路ブロックで行われる。
【0042】
時刻T13の時点では論理回路13の出力はローレベルであるため、トランジスタQ2、Q3はともにオンし、キャパシタC1とスイッチSW5の接続点(図7のb点)の電圧は徐々に上昇し、キャパシタC3とスイッチSW6の接続点(図7のe点)の電圧は徐々に低下する。
【0043】
時刻T14になると、図7のb点の電圧が論理回路13のしきい値電圧(例えば、5.5V)を越え、論理回路13の出力はハイレベル(約10V)になり、トランジスタQ1とトランジスタQ2、Q3はともにオフする。このため、時刻T14〜T15の期間内は、図7のb点の電圧は論理回路13のしきい値電圧(例えば、5.5V)になり、図7のe点の電圧は所定電圧(例えば、4.5V)になる。
【0044】
すなわち、論理回路13の入力電圧が論理回路13のしきい値電圧よりも高くなった時点で、トランジスタQ2、Q3がオフするので、論理回路13の入力端子(図7のb点)の電圧が、論理回路13のしきい値電圧に等しくなるように設定される。この際、図7の点aは、入力映像信号Vinの電圧である7.5Vに設定されているので、キャパシタC1には、入力信号Vinの電圧(7.5V)と論理回路13のしきい値電圧(5.5V)との差分電圧(2V)が保持される。
【0045】
次に、時刻T15になると、スイッチ切換制御回路12は、スイッチSW1、SW2をオンし、スイッチSW3〜SW7をオフする。時刻T15の時点では、信号線Sの電圧は5Vで、図7のa点の電圧は7.5Vであるため、信号線Sの電圧の影響を受けて図7のa点の電圧が低下する。キャパシタC1は上述した差分電圧(2V)を保持しているので、図7のa点の電圧低下に追随して、論理回路13の入力端子(図7のb点)の電圧も低下する。この図7の点bの電圧が、やがて、論理回路13のしきい値電圧以下になり、論理回路13の出力はローレベル(約0V)になる。よって、トランジスタQ1がオンし、信号線S(図7のd点)の電圧が上昇し、それに応じて、図7のa点、b点およびe点の電圧も上昇する。これら一連の動作の間も、キャパシタC1は差分電圧(2V)を保持している。
【0046】
次に、時刻T16になると、信号線S及びa点の電圧が入力映像信号Vinの電圧と等しい7.5Vになる。この時、キャパシタC1は差分電圧(2V)を保持しているので、論理回路13の入力端子(図7のb点)の電圧はしきい値電圧である5.5Vになる。このため、論理回路13の出力端子はハイレベル(約10V)になる。これにより、トランジスタQ1がオフして信号線S(図7のd点)の電圧は容量C2の放電により徐々に低下するが、ある程度まで低下すると、再びトランジスタQ1がオンして信号線Sの電圧は再び上昇する。
【0047】
このように、キャパシタC1が差分電圧(2V)を保持した状態で、上述したような動作を繰り返すことにより、信号線S(図7のd点)は入力映像信号Vinの電圧(約7.5V)に保持される。
【0048】
なお、図9に、負極性用の負荷駆動回路11bの回路図を示す。この負極性用の負荷駆動回路11bは、信号線Sを0V〜5Vの範囲で駆動するバッファ回路であり、このため、トランジスタQ1はN型MOSトランジスタで、そのソース端子はグランドに接続されており、トランジスタQ2、Q3もN型MOSトランジスタに置き換えられている。また、スイッチSW5は10Vの電圧端子に接続されており、スイッチSW6は0Vの電圧端子に接続されている。トランジスタQ2のソース端子は反転キャンセル端子CNRに接続されており、トランジスタQ3のドレイン端子はキャンセル端子CNに接続されている。これ以外の点については、上述した正極性用の負荷駆動回路11aと同様の構成、動作であるので、ここではその詳しい説明は省略する。
【0049】
以上のように、図7の回路は、互いに逆方向に充放電を行う2個のキャパシタC1、C3を設け、論理回路13の入力端子(図7の点b)がしきい値電になった時点でトランジスタQ2、Q3をオフするようにしたので、図7の点bを論理回路13のしきい値電圧に設定することができる。このため、論理回路13のしきい値電圧がばらついても、これらキャパシタC1に論理回路13のしきい値電圧と入力映像信号Vinの電圧との差分電圧を保持させることができる。
【0050】
このため、図8における時刻T15以降では、信号線Sの電圧が入力映像信号Vinの電圧よりも高くなると、トランジスタQ1をオフして信号線Sの電圧を引き下げ、信号線Sの電圧が入力映像信号Vinの電圧よりも低くなると、トランジスタQ1をオンして信号線Sの電圧を引き上げるような制御を行うようにすることができ、信号線Sの電圧を入力映像信号Vinの電圧に略等しく設定することができる。
【0051】
なお、本実施形態におけるトランジスタQ2、Q3をトランスファーゲートTGで構成することも可能である。図10は、トランジスタQ2、Q3をトランスファーゲートTGに置き換えた正極性用の負荷駆動回路11aの回路図であり、図11は、トランジスタQ2、Q3をトランスファーゲートTGに置き換えた負極性用の負荷駆動回路11bの回路図である。これら図10及び図11に示すように、トランスファーゲートTGをP型のMOSトランジスタQ31とN型のMOSトランジスタQ32とで構成し、P型のMOSトランジスタQ31のゲート端子をインバータIVを介してスイッチSW7に接続するようにしてもよい。
【0052】
〔第3実施形態〕
第3実施形態は、第2実施形態(図7)の回路を簡略化したものである。
【0053】
図12は負荷駆動回路の第3実施形態の回路図であり、第1および第2実施形態と同様に、例えば図3に示す液晶表示装置の信号線駆動回路3として用いられるものである。
【0054】
図12の回路は、図7の回路のトランジスタQ2、Q3の代わりに、トランジスタQ4を設けたことを特徴とする。トランジスタQ4のソース/ドレイン電極のうち一方はキャパシタC1とスイッチSW5との間に接続され、他方はキャパシタC3とスイッチSW6との間に接続される。また、トランジスタQ4のゲート端子はスイッチSW7の一端に接続される。
【0055】
図12では、スイッチSW1、SW3とキャパシタC1、C3との接続点をa、キャパシタC1と論理回路13との接続点をb、論理回路13とトランジスタQ1との接続点をc、スイッチSW1、SW2の接続点をd、キャパシタC3とスイッチSW6との接続点をeとしている。
【0056】
なお、キャパシタC1が本実施形態における差分電圧保持回路を構成し、第1の電圧VDDが本実施形態における第1電圧供給回路を構成し、スイッチSW5〜SW7とトランジスタQ4とキャパシタC3とが本実施形態におけるしきい値電圧設定回路を構成する。
【0057】
図13は図12の負荷駆動回路内の各部のタイミング図であり、以下、このタイミング図を用いて図12の回路の動作を説明する。
【0058】
まず、時刻T21〜T22の期間内に、スイッチ切換制御回路12はスイッチSW4のみをオンする。これにより、信号線Sの電圧は第2の電圧VDと同じ電圧(例えば5V)になる。
【0059】
次に、時刻T22〜23の期間内に、スイッチ切換制御回路12はスイッチSW1、SW2、SW4、SW7をオフして、スイッチSW3、SW5、SW6をオンする。これにより、図12のa点の電圧は入力映像信号Vinの電圧(例えば、7.5V)になる。この期間内は、スイッチSW1がオフであるため、信号線S(図12のd点)の電圧は5Vを維持する。また、スイッチSW5、SW6がオンであるため、図12のb点は0Vに、e点は10Vになる。スイッチ7がオフであるので、トランジスタQ4はオフ状態になる。
【0060】
次に、時刻T23〜T25の期間内に、スイッチ切換制御回路13はスイッチSW7のみをオンする。このとき、トランジスタQ4はオン状態であるため、図12のb点とe点が短絡し、両電圧は一致する方向に変化する。具体的には、b点の電圧は0Vから徐々に上昇し、e点の電圧は10Vから徐々に低下する。
【0061】
時刻T24になると、論理回路13の入力端子(図12のb点)の電圧が論理回路13のしきい値電圧を越え、論理回路13の出力電圧がハイレベル(例えば、10V)に変化する。これにより、トランジスタQ4がオフし、b点の電圧はそれ以上には上昇しなくなる。これにより、論理回路13の入力端子(図12のb点)の電圧は論理回路13のしきい値電圧に略等しくなる。この際、図12のa点は入力映像信号Vinの電圧である7.5Vに維持されているので、キャパシタC1には、入力電圧(7.5V)と論理回路13のしきい値電圧(5.5V)その差分電圧(2V)が保持される。
【0062】
次に、時刻T25になると、スイッチ切換制御回路12はスイッチSW1、SW2をオンし、スイッチSW3〜SW7をオフする。これにより、図12の点d、点aの電圧が下降し、キャパシタC1は差分電圧(2V)を保持しているので、b点の電圧も追随して降下する。このため、論理回路13の出力がローレベル(例えば、0V)になってトランジスタQ1がオンし、信号線Sの電圧は徐々に上昇する。その後、信号線Sの電圧の上昇に追随してb点の電圧も上昇するので、時刻T26になると、b点の電圧が論理回路13のしきい値電圧を越えて論理回路13の出力が反転してハイレベル(例えば、10V)になる。これにより、トランジスタQ1がオフして信号線Sの電圧はそれ以上には上昇しなくなる。
【0063】
以上のように、第3実施形態は、キャパシタC1、C3の各一端をトランジスタQ4のソース/ドレイン電極にそれぞれ接続し、トランジスタQ4のゲート電極を論理回路13の出力電圧に応じて制御するようにしたため、図12のb点の電圧とe点の電圧を相反的に制御でき、第2実施形態と同様に、論理回路13の入力端子(図12のb点)の電圧を論理回路13のしきい値電圧に略等しく設定することができる。このため、上述した第2実施形態よりも簡単な回路構成で、キャパシタC1に論理回路13のしきい値電圧と入力映像信号Vinの電圧との差分電圧を保持させることができる。
【0064】
図14は負極性用の負荷駆動回路11bの詳細構成を示す回路図である。図14に示すように、負荷駆動回路11bは、トランジスタQ1、Q4がn型MOSトランジスタである点と、トランジスタQ1のソース電極が接地されている点とが図12の負荷駆動回路11aと異なり、その他の構成は同じである。
【0065】
なお、本実施形態におけるトランジスタQ4をトランスファーゲートTGで構成することも可能である。図15は、トランジスタQ4をトランスファーゲートTGに置き換えた正極性用の負荷駆動回路11aの回路図であり、図16は、トランジスタQ4をトランスファーゲートTGに置き換えた負極性用の負荷駆動回路11bの回路図である。これら図15及び図16に示すように、トランスファーゲートTGをP型のMOSトランジスタQ41とN型のMOSトランジスタQ42とで構成し、一方をインバータIVを介してスイッチSW7に接続するようにしてもよい。
【0066】
〔第4実施形態〕
第4実施形態に係る負荷駆動回路は、キャパシタに入力映像信号の電圧と論理回路のしきい値電圧の差分電圧を保持させる際に、キャパシタにおける入力映像信号側の端子に別のキャパシタを接続し、この端子を入力映像信号の電圧に安定的に保持することができるようにしたものである。より詳しくを以下に説明する。
【0067】
図17は正極性用の負荷駆動回路11aの回路図である。負荷駆動回路11aのそれぞれは、図17に示すように、スイッチSW1〜SW7と、アナログスイッチとしてのP型MOSトランジスタQ1〜Q3と、インバータを2段縦続接続した論理回路13と、キャパシタC1〜C4とを有する。スイッチSW1〜SW7は、図2に示したスイッチ切換制御回路12により切換制御される。
【0068】
スイッチSW1、SW2の一端は信号線Sに接続され、スイッチSW1の他端はスイッチSW3の一端とキャパシタC1、C3、C4の一端に接続される。スイッチSW3の他端には入力映像信号Vinが供給される。
【0069】
キャパシタC1の他端は、論理回路13の入力端子とスイッチSW5の一端とトランジスタQ2のドレイン端子に接続される。論理回路13の出力端子はトランジスタQ1のゲート端子とスイッチSW7の一端に接続される。トランジスタQ1のソース端子には第1の電圧VDD(例えば、10V)が印加され、そのドレイン端子にはスイッチSW2の他端が接続される。スイッチSW4の一端には信号線Sが接続され、スイッチSW4の他端には第2の電圧VD(例えば、5V)が印加される。
【0070】
トランジスタQ2のソース端子は、キャンセル端子CNに接続される。このキャンセル端子CNには、あるサイクルで0Vから10Vに直線的に変化するキャンセル電圧が印加される。スイッチSW5の他端は第3の電圧(例えば、0V)に設定される。
【0071】
キャパシタC3の他端は、スイッチSW6の一端とトランジスタQ3のソース端子が接続される。トランジスタQ3のドレイン端子は、反転キャンセル端子CNRに接続される。この反転キャンセル端子CNRには、あるサイクルで10Vから0Vに直線的に変化する反転キャンセル電圧が印加される。スイッチSW6の他端は第4の電圧(例えば、10V)に設定される。キャパシタC4の一端は、第5の電圧(例えば、0V)に設定される。
【0072】
図17では、スイッチSW1、SW3とキャパシタC1、C3、C4との接続点をa、キャパシタC1と論理回路13との接続点をb、論理回路13とトランジスタQ1との接続点をc、スイッチSW1、SW2の接続点をd、キャパシタC3とスイッチSW6との接続点をeとしている。
【0073】
なお、キャパシタC1が本実施形態における差分電圧保持回路を構成し、第1の電圧VDDが本実施形態における第1電圧供給回路を構成し、スイッチSW5〜SW7とトランジスタQ2、Q3とキャパシタC3とが本実施形態におけるしきい値電圧設定回路を構成し、キャパシタC4が本実施形態における入力電圧維持回路を構成する。
【0074】
図18は図17に示す正極性用の負荷駆動回路11a内の各部のタイミング図であり、以下、このタイミング図を用いて図17の負荷駆動回路11aの動作を説明する。
【0075】
まず、時刻T31〜T32の期間内に、スイッチ切換制御回路12は、スイッチSW4のみをオンする。これにより、信号線Sの電圧は第2の電圧VDと同じ電圧(例えば5V)になる。
【0076】
次に、時刻T32〜T33の期間内に、スイッチ切換制御回路12は、スイッチSW1、SW2、SW4、SW7をオフしてスイッチSW3、SW5、SW6をオンする。これにより、図17のa点の電圧は入力映像信号Vinの電圧になる。図17では、入力映像信号Vinの電圧が7.5Vである例を示している。上述したように、電圧が5V以上である7.5Vであるので、正極性用の負荷駆動回路11aが信号線Sを駆動させる。また、スイッチSW1がオフであるため、信号線(図17のd点)の電圧は5Vを維持する。さらに、スイッチSW5、SW6がオンであるため、キャパシタC1とスイッチSW5との接続点(図17のb点)は0Vに、キャパシタC2とスイッチSW6との接続点(図17のe点)は10Vになる。スイッチSW7がオフであるので、トトランジスタQ2、Q3がいずれもオフである。また、キャパシタC4は入力信号Vinの電圧である7.5Vを保持する。
【0077】
次に、時刻T33〜T35の期間内に、スイッチ切換制御回路12は、スイッチSW7のみをオンする。この時刻T33〜T35の期間では、キャンセル端子CNの電圧は0Vから10Vに直線的に変化し、反転キャンセル端子CNRは10Vから0Vに直線的に変化する。なお、CN端子とCNR端子の電圧設定は、スイッチ切換制御回路12か、あるいは他の回路ブロックで行われる。
【0078】
時刻T33の時点では論理回路13の出力はローレベルであるため、トランジスタQ2、Q3はともにオンし、キャパシタC1とスイッチSW5の接続点(図17のb点)の電圧は徐々に上昇し、キャパシタC3とスイッチSW6の接続点(図17のe点)の電圧は徐々に低下する。
【0079】
時刻T34になると、図17のb点の電圧が論理回路13のしきい値電圧(例えば、5.5V)を越え、論理回路13の出力はハイレベル(約10V)になり、トランジスタQ1とトランジスタQ2、Q3はともにオフする。このため、時刻T34〜T35の期間内は、図17のb点の電圧は論理回路13のしきい値電圧(例えば、5.5V)になり、図17のe点の電圧は所定電圧(例えば、10V−5.5V=4.5V)になる。
【0080】
すなわち、論理回路13の入力電圧が論理回路13のしきい値電圧よりも高くなればトランジスタQ2がオフして、図17のb点の電圧が論理回路13のしきい値電圧に等しく設定される。この際、図17のa点の電圧はキャパシタC4により入力映像信号Vinの電圧である7.5Vに安定的に維持される。このため、論理回路13のしきい値電圧(5.5V)と入力映像信号Vinの電圧(7.5V)との差分電圧が、キャパシタC1に保持される。
【0081】
次に、時刻T35になると、スイッチ切換制御回路12は、スイッチSW1、SW2をオンし、スイッチSW3〜SW7をオフする。時刻T35の時点では、信号線Sの電圧は5Vで、図17のa点の電圧は7.5Vであるため、信号線Sの電圧の影響を受けて図17のa点の電圧が低下する。キャパシタC1は上述した差分電圧(2V)を保持しているので、a点の電圧の低下に追随して、論理回路13の入力端子(図17のb点)の電圧も低下する。やがて、論理回路13の入力端子の電圧が、論理回路13のしきい値電圧以下になり、論理回路13の出力はローレベル(約0V)になる。よって、トランジスタQ1がオンし、信号線S(図17のd点)の電圧が上昇し、それに応じて、図17のa点、b点およびe点の電圧も上昇する。
【0082】
次に、時刻T36になると、論理回路13の入力端子(図17のb点)の電圧が論理回路13のしきい値電圧を越え、論理回路13の出力端子はハイレベル(約10V)になる。これにより、トランジスタQ1がオフして信号線S(図17のd点)の電圧は容量C2の放電により徐々に低下する。しかし、ある程度まで低下すると、図17のd点の電圧が論理回路13のしきい値電圧よりも低くなり、論理回路13の出力端子は再びローレベル(約0V)になる。このため、再びトランジスタQ1がオンして、信号線Sの電圧は再び上昇する。これら一連の動作において、キャパシタC1は上述した差分電圧(2V)を保持している。
【0083】
時刻T36以降においては、このような動作を繰り返すことにより、信号線S(図17のd点)は入力映像信号Vinの電圧(約7.5V)に保持される。
【0084】
なお、図19に、負極性用の負荷駆動回路11bの回路図を示す。この負極性用の負荷駆動回路11bは、信号線Sを0V〜5Vの範囲で駆動するバッファ回路であり、このため、トランジスタQ1はN型MOSトランジスタで、そのソース端子はグランドに接続されており、トランジスタQ2、Q3もN型MOSトランジスタに置き換えられている。また、スイッチSW5は10Vの電圧端子に接続されており、スイッチSW6は0Vの電圧端子に接続されている。トランジスタQ2のソース端子は反転キャンセル端子CNRに接続されており、トランジスタQ3のドレイン端子はキャンセル端子CNに接続されている。これ以外の点については、上述した正極性用の負荷駆動回路11aと同様の構成、動作であるので、ここではその詳しい説明は省略する。
【0085】
以上のように、本実施形態に係る負荷駆動回路11a、11bによれば、信号線Sの電圧が入力映像信号Vinの電圧よりも高くなると、トランジスタQ1をオフして信号線Sの電圧を引き下げ、信号線Sの電圧が入力映像信号Vinの電圧よりも低くなると、トランジスタQ1をオンして信号線Sの電圧を引き上げるような制御を行うようにしたので、信号線Sの電圧を入力映像信号Vinの電圧に略等しくする設定し且つ維持することができる。
【0086】
また、図17及び図18に示すように、特性バラツキキャンセル期間(時刻T33〜時刻T35)で、入力映像信号Vinの電圧と論理回路13のしきい値電圧との差分電圧をキャパシタC1に保持し、この差分電圧をキャパシタC1に保持した状態でトランジスタQ1をオン/オフ制御するようにしたので、論理回路13のしきい値電圧がばらついても、安定期間(時刻T36以降)に信号線Sに供給する電圧を入力映像信号Vinの電圧と略等しい電圧に維持することができる。
【0087】
しかも、図17及び図18に示すように、図17のa点にキャパシタC4を接続したので、特性バラツキキャンセル期間(時刻T33〜時刻T35)におけるa点の電圧を、キャパシタへの書き込み期間(時刻T32〜時刻T33)で設定した入力映像信号Vinの電圧に、安定的に保持することができる。すなわち、キャパシタC4がなき場合は、特性バラツキキャンセル期間(時刻T33〜時刻T35)における図17のa点の電圧はトランジスタQ2、Q3の容量等により多少なりとも浮動的になる。このため、本実施形態においては、図17のa点にキャパシタC4を接続することにより、キャパシタへの書き込み期間(時刻T32〜時刻T33)で、入力映像信号Vinの電圧と0Vの差分電圧をキャパシタC4に保持し、これを特性バラツキキャンセル期間(時刻T33〜時刻T35)でも保持することにより、a点を安定的に入力映像信号Vinに維持できるようにしたのである。
【0088】
なお、本実施形態におけるトランジスタQ2、Q3をトランスファーゲートTGで構成することも可能である。図20は、トランジスタQ2、Q3をトランスファーゲートTGに置き換えた正極性用の負荷駆動回路11aの回路図であり、図21は、トランジスタQ2、Q3をトランスファーゲートTGに置き換えた負極性用の負荷駆動回路11bの回路図である。これら図20及び図21に示すように、トランスファーゲートTGをP型のMOSトランジスタQ31とN型のMOSトランジスタQ32とで構成し、P型のMOSトランジスタQ31のゲート端子をインバータIVを介してスイッチSW7に接続するようにしてもよい。
【0089】
〔第5実施形態〕
本発明の第5実施形態に係る負荷駆動回路は、上述した第4実施形態の負荷駆動回路を簡略化したものである。
【0090】
図22は負荷駆動回路の第5実施形態の回路図であり、上述した第4実施形態と同様に、例えば図3に示す液晶表示装置の信号線駆動回路3として用いられるものである。
【0091】
図22の回路は、図17の回路のトランジスタQ2、Q3の代わりに、トランジスタQ4を設けたことを特徴とする。トランジスタQ4のソース/ドレイン電極のうち一方はキャパシタC1とスイッチSW5との間に接続され、他方はキャパシタC3とスイッチSW6との間に接続される。また、トランジスタQ4のゲート端子はスイッチSW7の一端に接続される。
【0092】
図22では、スイッチSW1、SW3とキャパシタC1、C3、C4との接続点をa、キャパシタC1と論理回路13との接続点をb、論理回路13とトランジスタQ1との接続点をc、スイッチSW1、SW2の接続点をd、キャパシタC3とスイッチSW6との接続点をeとしている。
【0093】
なお、キャパシタC1が本実施形態における差分電圧保持回路を構成し、第1の電圧VDDが本実施形態における第1電圧供給回路を構成し、スイッチSW5〜SW7とトランジスタQ4とキャパシタC3とが本実施形態におけるしきい値電圧設定回路を構成し、キャパシタC4が本実施形態における入力電圧維持回路を構成する。
【0094】
図23は図22の負荷駆動回路11a内の各部のタイミング図であり、以下、このタイミング図を用いて図22の負荷駆動回路11aの動作を説明する。
【0095】
まず、時刻T41〜T42の期間内に、スイッチ切換制御回路12はスイッチSW4のみをオンする。これにより、信号線Sの電圧は第2の電圧VDと同じ電圧(例えば5V)になる。
【0096】
次に、時刻T42〜T43の期間内に、スイッチ切換制御回路12はスイッチSW1、SW2、SW4、SW7をオフして、スイッチSW3、SW5、SW6をオンする。これにより、図22のa点の電圧は入力映像信号Vinの電圧(例えば、7.5V)になる。この期間内は、スイッチSW1がオフであるため、信号線S(図22のd点)の電圧は5Vを維持する。また、スイッチSW5、SW6がオンであるため、図22のb点は0Vに、e点は10Vになる。スイッチSW7がオフ状態であるので、トランジスタQ4もオフ状態になる。また、キャパシタC4は入力信号Vinの電圧である7.5Vを保持する。
【0097】
次に、時刻T43〜T45の期間内に、スイッチ切換制御回路12はスイッチSW7のみをオンする。このとき、トランジスタQ4はオン状態であるため、図22のb点とe点が短絡し、両電圧は一致する方向に変化する。具体的には、b点の電圧は0Vから徐々に上昇し、e点の電圧は10Vから徐々に低下する。
【0098】
時刻T44になると、論理回路13の入力端子(図22のb点)の電圧が論理回路13のしきい値電圧を越え、論理回路13の出力電圧がハイレベル(例えば、10V)に変化する。これにより、トランジスタQ4がオフし、b点の電圧はそれ以上には上昇しなくなる。これにより、論理回路13の入力端子(図22のb点)の電圧は、論理回路13のしきい値電圧に略等しく設定される。この際、図22のa点の電圧はキャパシタC4により入力映像信号の電圧である7.5Vに安定的に維持される。このため、論理回路13のしきい値電圧(例えば、5.5V)と入力映像信号Vinの電圧(例えば、7.5V)との差分電圧(例えば、2V)が、キャパシタC4に保持される。
【0099】
次に、時刻T45になると、スイッチ切換制御回路12はスイッチSW1、SW2をオンし、スイッチSW3〜SW7をオフする。これにより、キャパシタC1が上述した差分電圧(2V)を保持した状態で、図22のa点、b点の電圧がいったん下がってトランジスタQ1がオンし、信号線Sの電圧は徐々に上昇する。
【0100】
次に、時刻T46になると、論理回路13の入力端子(図22のb点)の電圧が論理回路13のしきい値電圧を越え、論理回路13の出力端子はハイレベル(約10V)になる。これにより、トランジスタQ1がオフして信号線S(図22のd点)の電圧は容量C2の放電により徐々に低下する。しかし、ある程度まで低下すると、図22のd点の電圧が論理回路13のしきい値電圧よりも低くなり、論理回路13の出力端子は再びローレベル(約0V)になる。このため、再びトランジスタQ1がオンして、信号線Sの電圧は再び上昇する。
【0101】
時刻T46以降においては、このような動作を繰り返すことにより、信号線S(図22のd点)は入力映像信号Vinの電圧(約7.5V)に保持される。
【0102】
なお、図24に、負極性用の負荷駆動回路11bの回路図を示す。この負極性用の負荷駆動回路11bは、信号線Sを0V〜5Vの範囲で駆動するバッファ回路であり、このため、トランジスタQ1はN型MOSトランジスタで、そのソース端子はグランドに接続されており、トランジスタQ4もN型MOSトランジスタに置き換えられている。また、スイッチSW5は10Vの電圧端子に接続されており、スイッチSW6は0Vの電圧端子に接続されている。これ以外の点については、上述した正極性用の負荷駆動回路11aと同様の構成、動作であるので、ここではその詳しい説明は省略する。
【0103】
以上のように、本実施形態に係る負荷駆動回路11a、11bによれば、信号線Sの電圧が入力映像信号Vinの電圧よりも高くなると、トランジスタQ1をオフして信号線Sの電圧を引き下げ、信号線Sの電圧が入力映像信号Vinの電圧よりも低くなると、トランジスタQ1をオンして信号線Sの電圧を引き上げるような制御を行うようにしたので、信号線Sの電圧を入力映像信号Vinの電圧に略等しくする設定し且つ維持することができる。
【0104】
また、図22及び図23に示すように、特性バラツキキャンセル期間(時刻T43〜時刻T45)で、入力映像信号Vinの電圧と論理回路13のしきい値電圧との差分電圧をキャパシタC1に保持し、この差分電圧をキャパシタC1に保持した状態でトランジスタQ1をオン/オフ制御するようにしたので、論理回路13のしきい値電圧がばらついても、安定期間(時刻T46以降)に信号線Sに供給する電圧を入力映像信号Vinの電圧と略等しい電圧に維持することができる。
【0105】
しかも、図22及び図23に示すように、図22のa点にキャパシタC4を接続したので、特性バラツキキャンセル期間(時刻T43〜時刻T45)におけるa点の電圧を、キャパシタへの書き込み期間(時刻T42〜時刻T43)で設定した入力映像信号Vinの電圧に、安定的に保持することができる。すなわち、キャパシタC4がなき場合は、特性バラツキキャンセル期間(時刻T43〜時刻T45)における図22のa点の電圧はトランジスタQ2、Q3の容量等により多少なりとも浮動的になる。このため、本実施形態においては、図22のa点にキャパシタC4を接続することにより、キャパシタへの書き込み期間(時刻T42〜時刻T43)で、入力映像信号Vinの電圧と0Vの差分電圧をキャパシタC4に保持し、これを特性バラツキキャンセル期間(時刻T43〜時刻T45)でも保持することにより、a点を安定的に入力映像信号Vinの電圧に維持できるようにしたのである。
【0106】
なお、本実施形態におけるトランジスタQ4をトランスファーゲートTGで構成することも可能である。図25は、トランジスタQ4をトランスファーゲートTGに置き換えた正極性用の負荷駆動回路11aの回路図であり、図26は、トランジスタQ4をトランスファーゲートTGに置き換えた負極性用の負荷駆動回路11bの回路図である。これら図25及び図26に示すように、トランスファーゲートTGをP型のMOSトランジスタQ41とN型のMOSトランジスタQ42とで構成し、一方をインバータIVを介してスイッチSW7に接続するようにしてもよい。
【0107】
なお、本発明は上記実施形態に限定されず種々に変形可能である。例えば、上記実施形態では、本発明に係る負荷駆動回路を液晶表示装置内の信号線駆動回路3に適用した例を説明したが、本発明は信号線駆動回路3以外にも幅広く適用することができる。
【0108】
また、図1等に示す各種スイッチは、トランスファーゲートやアナログスイッチを用いて構成することができる。
【0109】
また、図1等では、入力された信号を反転増幅するインバータを2段縦続接続して論理回路13を構成する例を説明したが、トランジスタを組み合わせて構成されるものであれば、論理回路13の内部構成に特に制限はない。
【0110】
さらに、上述した実施形態においては、信号線Sを予め5Vに設定し、入力映像信号Vinが5Vよりも高い場合は正極性の負荷駆動回路11aを駆動させて信号線Sを5Vから入力映像信号Vinまで上昇させ、入力信号線Vinが5Vよりも低い場合は負極性の負荷駆動回路11bを駆動させて信号線Sを5Vから入力映像信号Vinまで降下させることとし、信号線Sに設定する電圧の正確性を向上させた。しかし、正極性の負荷駆動回路11aと負極性の負荷駆動回路11bの双方を設ける必要は必ずしもない。例えば、信号線Sを予め0Vに設定し、正極性の負荷駆動回路のみで信号線Sを0V〜10Vまでの入力映像信号Vinの電圧に上昇させるようにしてもよい。
【0111】
また、上述した実施形態においては、図2の正極性用の負荷駆動回路11aと負極性用の負荷駆動回路11bのいずれか一方を入力映像信号Vinの電圧に応じて駆動させることとしたが、入力映像信号Vinの電圧にかかわらず双方の負荷駆動回路11a、11bを同時期に駆動させるようにしてもよい。
【0112】
【発明の効果】
以上詳細に説明したように、本発明によれば、論理回路の入力端子の電圧を論理回路のしきい値電圧に略等しく設定した後に、外部からの入力信号を駆動負荷に供給するため、論理回路のしきい値がばらついても、駆動負荷に供給される電圧がその影響を受けなくなる。したがって、本発明を例えば液晶表示装置の信号線駆動回路に適用した場合には、輝度むらのない表示品質に優れた駆動回路一体型の液晶表示装置が得られる。
【図面の簡単な説明】
【図1】負荷駆動回路の主要部の構成を示す第1実施形態の回路図。
【図2】負荷駆動回路全体の構成を示す概略ブロック図。
【図3】図2の負荷駆動回路を信号線駆動回路として用いた液晶表示装置の概略ブロック図。
【図4】正極性用の負荷駆動回路と負極性用の負荷駆動回路の動作区分を説明するための図。
【図5】第1実施形態の負荷駆動回路内の各部のタイミング図。
【図6】第1実施形態の負極性用の負荷駆動回路の詳細構成を示す回路図。
【図7】負荷駆動回路の第2実施形態の回路図。
【図8】第2実施形態の負荷駆動回路の各部のタイミング図。
【図9】第2実施形態の負極性用の負荷駆動回路の詳細構成を示す回路図。
【図10】第2実施形態における正極性用の負荷駆動回路の変形例を示す回路図。
【図11】第2実施形態における負極性用の負荷駆動回路の変形例を示す回路図。
【図12】負荷駆動回路の第3実施形態の回路図。
【図13】第3実施形態の負荷駆動回路内の各部のタイミング図。
【図14】第3実施形態の負極性用の負荷駆動回路の詳細構成を示す回路図。
【図15】第3実施形態における正極性用の負荷駆動回路の変形例を示す回路図。
【図16】第3実施形態における負極性用の負荷駆動回路の変形例を示す回路図。
【図17】負荷駆動回路の第4実施形態の回路図。
【図18】第4実施形態の負荷駆動回路の各部のタイミング図。
【図19】第4実施形態の負極性用の負荷駆動回路の詳細構成を示す回路図。
【図20】第4実施形態における正極性用の負荷駆動回路の変形例を示す回路図。
【図21】第4実施形態における負極性用の負荷駆動回路の変形例を示す回路図。
【図22】負荷駆動回路の第5実施形態の回路図。
【図23】第5実施形態の負荷駆動回路の各部のタイミング図。
【図24】第5実施形態の負極性用の負荷駆動回路の詳細構成を示す回路図。
【図25】第5実施形態における正極性用の負荷駆動回路の変形例を示す回路図。
【図26】第5実施形態における負極性用の負荷駆動回路の変形例を示す回路図。
【符号の説明】
1 TFT
2 画素アレイ部
3 信号線駆動回路
4 走査線駆動回路
11a、11b 負荷駆動回路
12 スイッチ切換制御回路
13 論理回路
Q1 トランジスタ
Q2、Q3 トランジスタ
SW1〜SW4 スイッチ[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a circuit for supplying an input signal from the outside to a driving load, for example, a signal line driving circuit of a liquid crystal display device integrated with a driving circuit.
[0002]
[Prior art]
The liquid crystal display device includes a pixel array portion in which signal lines and scanning lines are arranged in a matrix, and a drive circuit that drives the signal lines and the scanning lines. Conventionally, since the pixel array portion and the drive circuit are formed on separate substrates, it is difficult to reduce the cost of the liquid crystal display device, and the ratio of the actual screen size to the external dimensions of the liquid crystal display device is increased. It was also difficult.
[0003]
[Problems to be solved by the invention]
In recent years, manufacturing technology for forming TFTs (Thin Film Transistors) using polysilicon as a material on a glass substrate has progressed. By using this technology, the pixel array unit and the drive circuit can be formed on the same substrate. Also became possible.
[0004]
However, it is difficult to form polysilicon TFTs with uniform characteristics on a glass substrate at present, and the threshold voltage and mobility vary. Therefore, even if the pixel array portion and the drive circuit are formed on the same substrate, there is a risk that display quality such as luminance unevenness may be deteriorated due to variations in TFT characteristics, and power consumption also increases.
[0005]
The present invention has been made in view of these points, and an object of the present invention is to provide a load drive circuit in which the voltage supplied to the drive load does not fluctuate due to the influence of variations in transistor characteristics. It is in.
[0006]
In one aspect of the present invention, there is provided a load drive circuit that receives an input signal having a predetermined voltage amplitude and supplies the voltage of the input signal to a signal line to which a load is connected,
A first voltage supply circuit for supplying a first voltage to the signal line;
A first switch for turning on / off the supply of voltage from the first voltage supply circuit to the signal line;
A logic circuit that reverses the output logic when the input voltage reaches a predetermined threshold voltage, and controls on / off of the first switch;
A differential voltage holding circuit for holding a differential voltage between the threshold voltage of the logic circuit and the voltage of the input signal;
A threshold voltage setting circuit for setting one end of the differential voltage holding circuit to a threshold voltage of the logic circuit when setting the differential voltage to be held by the differential voltage holding circuit in the differential voltage holding circuit; ,
An input voltage maintaining circuit for maintaining the other end of the differential voltage holding circuit at the voltage of the input signal when setting the differential voltage to be held by the differential voltage holding circuit in the differential voltage holding circuit;
With,
The input voltage maintaining circuit includes a first capacitor having one end connected to the differential voltage holding circuit and the other end connected to a terminal of a second voltage;
The differential voltage holding circuit includes a second capacitor having one end connected to the input voltage maintaining circuit and the other end connected to the logic circuit.
The threshold voltage setting circuit includes:
One end is connected to the one end of the second capacitor, and when the differential voltage to be held by the differential voltage holding circuit is set in the differential voltage holding circuit, the other end is connected to a third voltage terminal. A third capacitor;
When setting the differential voltage to be held by the differential voltage holding circuit to the differential voltage holding circuit, one end is connected to the terminal of the third voltage and the other end is to be held by the differential voltage holding circuit. When the voltage is set in the differential voltage holding circuit, the differential voltage holding circuit is connected to an inverting cancel terminal that linearly changes from the third voltage to the fourth voltage, and the differential voltage holding circuit should hold the differential voltage. A third switch that is turned on when setting the circuit;
When setting the differential voltage to be held by the differential voltage holding circuit to the differential voltage holding circuit, one end is connected to the terminal of the fourth voltage, and the other end is to be held by the differential voltage holding circuit. When setting the voltage in the differential voltage holding circuit, the differential voltage is connected to a cancel terminal that linearly changes from the fourth voltage to the third voltage, and the differential voltage to be held by the differential voltage holding circuit is the differential voltage. A fourth switch that is turned on when setting the holding circuit;
With
When setting the differential voltage to be held by the differential voltage holding circuit in the differential voltage holding circuit, the other end of the second capacitor that is an input terminal of the logic circuit is the threshold value of the logic circuit. Reversibly heavy discharge the second capacitor and the third capacitor so as to be substantially equal to the voltage;
A load driving circuit is provided.
[0008]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, a load driving circuit according to the present invention will be specifically described with reference to the drawings. Hereinafter, an example in which the load driving circuit according to the present invention is applied to a signal line driving circuit of a liquid crystal display device will be described.
[0009]
[First Embodiment]
The load driving circuit according to the first embodiment of the present invention holds the differential voltage between the voltage of the input video signal and the threshold voltage of the logic circuit in the capacitor, and controls the voltage of the signal line that supplies the input video signal. By turning on / off the transistor in the logic circuit, the capacitor tries to absorb the variation in threshold voltage at which the logic output of the logic circuit is inverted. More details will be described below.
[0010]
FIG. 1 is a circuit diagram showing the configuration of the main part of the load drive circuit according to the first embodiment of the present invention, FIG. 2 is a schematic block diagram showing the configuration of the entire load drive circuit, and FIG. FIG. 4 is a schematic block diagram of a liquid crystal display device using the load drive circuit shown as a signal line drive circuit, and FIG. 4 is a diagram for explaining the operation division of the positive load drive circuit and the positive load drive circuit.
[0011]
The liquid crystal display device shown in FIG. 3 includes a
[0012]
3 are formed on the same substrate, and the transistors forming the signal line driving circuit 3 and the scanning line driving circuit 4 are formed by the same manufacturing process as that of the pixel display TFT 1.
[0013]
The signal line drive circuit 3 is configured using the load drive circuit shown in FIG. The load drive circuit in FIG. 2 switches a positive
[0014]
FIG. 4 is a diagram for explaining functional categories of the positive polarity
[0015]
That is, the negative polarity
[0016]
In the present embodiment, the voltage set in advance on the signal line S is set to 5 V, which is an intermediate voltage of the input video signal Vin having a voltage amplitude of 0 to 10 V. However, the voltage is set to a voltage other than the intermediate voltage. It may be.
[0017]
FIG. 1 is a circuit diagram of a
[0018]
One ends of the switches SW1 and SW2 are connected to the signal line S, the other end of the switch SW1 is connected to one end of the switch SW3 and one end of the capacitor C1, and the input video signal Vin is supplied to the other end of the switch SW3. The other end of the capacitor C1 is connected to the input terminal of the
[0019]
In FIG. 1, the connection point between the switch SW1 and the capacitor C1 is a, the connection point between the capacitor C1 and the
[0020]
The capacitor C1 constitutes a differential voltage holding circuit in the present embodiment, and the first voltage VDD constitutes a first voltage supply circuit in the present embodiment.
[0021]
FIG. 5 is a timing chart of each part in the
[0022]
Next, within the period of time T2 to T3, the switch switching
[0023]
Assuming that the threshold voltage at which the output logic of the
[0024]
However, since the switch SW1 and the switch SW2 are OFF during the period from the time T1 to the time T2, no matter what the output voltage of the
[0025]
At this time, since the switch SW3 is on, the voltage at point a in FIG. 1 is 7.5 V, which is the voltage of the input video signal Vin. Therefore, the capacitor C1 holds a differential voltage (2 V) between the voltage (7.5 V) of the input video signal Vin and the threshold voltage (5.5 V) of the
[0026]
Next, after time T3, the switch switching
[0027]
When the voltage of the signal line S increases, the voltages at points a and b in FIG. 1 also increase accordingly. Eventually, at time T4, the voltage of the signal line S becomes equal to 7.5V that is the voltage of the input video signal Vin, and the voltage at point a in FIG. 1 also becomes equal to 7.5V. Since the capacitor C1 holds the above-described differential voltage (2V), the voltage at the point b in FIG. 1 becomes the threshold voltage of 5.5V. For this reason, the output of the
[0028]
When the transistor Q1 is turned off, the capacitor C2 on the signal line S is gradually discharged or the charge is redistributed in the signal line S, so that the voltage at the point d in FIG. When the voltage at the input terminal (point b in FIG. 1) falls below the threshold voltage of the
[0029]
FIG. 6 is a circuit diagram showing a detailed configuration of the negative polarity
[0030]
As described above, in the first embodiment, the switches SW1 and SW2, the
[0031]
That is, in the first embodiment, since the differential voltage between the threshold voltage of the
[0032]
[Second Embodiment]
Since the
[0033]
FIG. 7 is a circuit diagram of the second embodiment of the load driving circuit, and is used as the signal line driving circuit 3 of the liquid crystal display device, similarly to the first embodiment. As in FIG. 1, the load drive circuit of FIG. 7 includes switches SW1 to SW4, a transistor Q1 composed of a PMOS transistor, a
[0034]
One end of each of the capacitors C1 and C3 and one end of each of the switches SW1 and SW3 are connected to each other. The other end of the capacitor C1 is connected to the input terminal of the
[0035]
The output terminal of the
[0036]
In FIG. 7, the connection point between the switches SW1 and SW3 and the capacitors C1 and C3 is a, the connection point between the capacitor C1 and the
[0037]
The capacitor C1 forms a differential voltage holding circuit in the present embodiment, the first voltage VDD forms a first voltage supply circuit in the present embodiment, and the switches SW5 to SW7, the transistors Q2, Q3, and the capacitor C3 include The threshold voltage setting circuit in the present embodiment is configured.
[0038]
FIG. 8 is a timing chart of each part in the load drive circuit of FIG. 7, and the operation of the circuit of FIG. 7 will be described below using this timing chart.
[0039]
First, during the period of time T11 to T12, the switch switching
[0040]
Next, during the period from time T12 to T13, the switch switching
[0041]
Next, within the period from time T13 to T15, the switch switching
[0042]
Since the output of the
[0043]
At time T14, the voltage at the point b in FIG. 7 exceeds the threshold voltage (for example, 5.5V) of the
[0044]
That is, when the input voltage of the
[0045]
Next, at time T15, the switch switching
[0046]
Next, at time T16, the voltage at the signal line S and the point a becomes 7.5 V, which is equal to the voltage of the input video signal Vin. At this time, since the capacitor C1 holds the differential voltage (2V), the voltage at the input terminal of the logic circuit 13 (point b in FIG. 7) becomes 5.5V which is the threshold voltage. For this reason, the output terminal of the
[0047]
In this way, by repeating the above-described operation while the capacitor C1 holds the differential voltage (2V), the signal line S (point d in FIG. 7) causes the voltage of the input video signal Vin (about 7.5V). ).
[0048]
FIG. 9 shows a circuit diagram of a negative polarity
[0049]
As described above, the circuit of FIG. 7 is provided with two capacitors C1 and C3 that charge and discharge in opposite directions, and the input terminal (point b in FIG. 7) of the
[0050]
Therefore, after time T15 in FIG. 8, when the voltage of the signal line S becomes higher than the voltage of the input video signal Vin, the transistor Q1 is turned off to lower the voltage of the signal line S, and the voltage of the signal line S becomes the input video signal. When the voltage is lower than the voltage of the signal Vin, it is possible to perform control such that the transistor Q1 is turned on and the voltage of the signal line S is raised, and the voltage of the signal line S is set substantially equal to the voltage of the input video signal Vin. can do.
[0051]
Note that the transistors Q2 and Q3 in the present embodiment can also be configured by a transfer gate TG. FIG. 10 is a circuit diagram of a positive
[0052]
[Third Embodiment]
In the third embodiment, the circuit of the second embodiment (FIG. 7) is simplified.
[0053]
FIG. 12 is a circuit diagram of a third embodiment of the load driving circuit, which is used as the signal line driving circuit 3 of the liquid crystal display device shown in FIG. 3, for example, as in the first and second embodiments.
[0054]
The circuit of FIG. 12 is characterized in that a transistor Q4 is provided instead of the transistors Q2 and Q3 of the circuit of FIG. One of the source / drain electrodes of the transistor Q4 is connected between the capacitor C1 and the switch SW5, and the other is connected between the capacitor C3 and the switch SW6. The gate terminal of the transistor Q4 is connected to one end of the switch SW7.
[0055]
In FIG. 12, the connection point between the switches SW1 and SW3 and the capacitors C1 and C3 is a, the connection point between the capacitor C1 and the
[0056]
The capacitor C1 constitutes the differential voltage holding circuit in the present embodiment, the first voltage VDD constitutes the first voltage supply circuit in the present embodiment, and the switches SW5 to SW7, the transistor Q4, and the capacitor C3 are implemented in the present embodiment. A threshold voltage setting circuit in the embodiment is configured.
[0057]
FIG. 13 is a timing chart of each part in the load drive circuit of FIG. 12, and the operation of the circuit of FIG. 12 will be described below using this timing chart.
[0058]
First, within the period from time T21 to T22, the switch switching
[0059]
Next, within the period of time T22-23, the switch switching
[0060]
Next, within the period of time T23 to T25, the switch switching
[0061]
At time T24, the voltage of the input terminal (point b in FIG. 12) of the
[0062]
Next, at time T25, the switch switching
[0063]
As described above, in the third embodiment, one end of each of the capacitors C1 and C3 is connected to the source / drain electrode of the transistor Q4, and the gate electrode of the transistor Q4 is controlled according to the output voltage of the
[0064]
FIG. 14 is a circuit diagram showing a detailed configuration of the negative polarity
[0065]
Note that the transistor Q4 in this embodiment can also be configured by a transfer gate TG. FIG. 15 is a circuit diagram of a
[0066]
[Fourth Embodiment]
The load drive circuit according to the fourth embodiment connects another capacitor to the input video signal side terminal of the capacitor when the capacitor holds the differential voltage between the voltage of the input video signal and the threshold voltage of the logic circuit. This terminal can be stably held at the voltage of the input video signal. More details will be described below.
[0067]
FIG. 17 is a circuit diagram of the
[0068]
One end of the switches SW1 and SW2 is connected to the signal line S, and the other end of the switch SW1 is connected to one end of the switch SW3 and one end of the capacitors C1, C3, and C4. The input video signal Vin is supplied to the other end of the switch SW3.
[0069]
The other end of the capacitor C1 is connected to the input terminal of the
[0070]
The source terminal of the transistor Q2 is connected to the cancel terminal CN. A cancel voltage that linearly changes from 0V to 10V in a certain cycle is applied to the cancel terminal CN. The other end of the switch SW5 is set to a third voltage (for example, 0V).
[0071]
The other end of the capacitor C3 is connected to one end of the switch SW6 and the source terminal of the transistor Q3. The drain terminal of the transistor Q3 is connected to the inversion cancel terminal CNR. An inversion cancel voltage that linearly changes from 10 V to 0 V in a certain cycle is applied to the inversion cancel terminal CNR. The other end of the switch SW6 is set to a fourth voltage (for example, 10V). One end of the capacitor C4 is set to a fifth voltage (for example, 0V).
[0072]
In FIG. 17, the connection point between the switches SW1, SW3 and the capacitors C1, C3, C4 is a, the connection point between the capacitor C1 and the
[0073]
The capacitor C1 forms a differential voltage holding circuit in the present embodiment, the first voltage VDD forms a first voltage supply circuit in the present embodiment, and the switches SW5 to SW7, the transistors Q2, Q3, and the capacitor C3 include The threshold voltage setting circuit in the present embodiment is configured, and the capacitor C4 configures the input voltage maintaining circuit in the present embodiment.
[0074]
FIG. 18 is a timing chart of each part in the positive polarity
[0075]
First, during the period from time T31 to T32, the switch switching
[0076]
Next, within the period of time T32 to T33, the switch switching
[0077]
Next, within the period of time T33 to T35, the switch switching
[0078]
Since the output of the
[0079]
At time T34, the voltage at the point b in FIG. 17 exceeds the threshold voltage (for example, 5.5V) of the
[0080]
That is, when the input voltage of the
[0081]
Next, at time T35, the switch switching
[0082]
Next, at time T36, the voltage at the input terminal (point b in FIG. 17) of the
[0083]
After time T36, by repeating such an operation, the signal line S (point d in FIG. 17) is held at the voltage (about 7.5 V) of the input video signal Vin.
[0084]
FIG. 19 shows a circuit diagram of the negative polarity
[0085]
As described above, according to the
[0086]
17 and 18, the differential voltage between the voltage of the input video signal Vin and the threshold voltage of the
[0087]
Moreover, as shown in FIGS. 17 and 18, since the capacitor C4 is connected to the point a in FIG. 17, the voltage at the point a in the characteristic variation cancellation period (time T33 to time T35) is changed to the writing period (time) to the capacitor. The voltage of the input video signal Vin set at T32 to time T33) can be stably held. That is, when the capacitor C4 is not provided, the voltage at the point a in FIG. 17 in the characteristic variation cancel period (time T33 to time T35) becomes somewhat floating depending on the capacity of the transistors Q2 and Q3. For this reason, in the present embodiment, the capacitor C4 is connected to the point a in FIG. 17 so that the difference between the voltage of the input video signal Vin and 0 V is obtained during the capacitor writing period (time T32 to time T33). By holding it at C4 and holding it even during the characteristic variation cancellation period (time T33 to time T35), the point a can be stably maintained in the input video signal Vin.
[0088]
Note that the transistors Q2 and Q3 in the present embodiment can also be configured by a transfer gate TG. FIG. 20 is a circuit diagram of a positive
[0089]
[Fifth Embodiment]
The load drive circuit according to the fifth embodiment of the present invention is a simplified version of the load drive circuit of the fourth embodiment described above.
[0090]
FIG. 22 is a circuit diagram of the fifth embodiment of the load driving circuit, which is used as the signal line driving circuit 3 of the liquid crystal display device shown in FIG. 3, for example, as in the fourth embodiment described above.
[0091]
The circuit of FIG. 22 is characterized in that a transistor Q4 is provided instead of the transistors Q2 and Q3 of the circuit of FIG. One of the source / drain electrodes of the transistor Q4 is connected between the capacitor C1 and the switch SW5, and the other is connected between the capacitor C3 and the switch SW6. The gate terminal of the transistor Q4 is connected to one end of the switch SW7.
[0092]
In FIG. 22, the connection point between the switches SW1, SW3 and the capacitors C1, C3, C4 is a, the connection point between the capacitor C1 and the
[0093]
The capacitor C1 constitutes the differential voltage holding circuit in the present embodiment, the first voltage VDD constitutes the first voltage supply circuit in the present embodiment, and the switches SW5 to SW7, the transistor Q4, and the capacitor C3 are implemented in the present embodiment. The threshold voltage setting circuit in the embodiment is configured, and the capacitor C4 forms the input voltage maintaining circuit in the present embodiment.
[0094]
FIG. 23 is a timing chart of each part in the
[0095]
First, within the period from time T41 to T42, the switch switching
[0096]
Next, within the period of time T42 to T43, the switch switching
[0097]
Next, within the period of time T43 to T45, the switch switching
[0098]
At time T44, the voltage of the input terminal (point b in FIG. 22) of the
[0099]
Next, at time T45, the switch switching
[0100]
Next, at time T46, the voltage of the input terminal (point b in FIG. 22) of the
[0101]
After time T46, the signal line S (point d in FIG. 22) is held at the voltage (about 7.5 V) of the input video signal Vin by repeating such an operation.
[0102]
FIG. 24 shows a circuit diagram of the negative polarity
[0103]
As described above, according to the
[0104]
Further, as shown in FIG. 22 and FIG. 23, during the characteristic variation cancellation period (time T43 to time T45), the differential voltage between the voltage of the input video signal Vin and the threshold voltage of the
[0105]
In addition, as shown in FIGS. 22 and 23, since the capacitor C4 is connected to the point a in FIG. 22, the voltage at the point a in the characteristic variation cancellation period (time T43 to time T45) is changed to the writing period (time) The voltage of the input video signal Vin set at T42 to time T43) can be stably held. That is, when the capacitor C4 is not provided, the voltage at the point a in FIG. 22 in the characteristic variation cancel period (time T43 to time T45) becomes somewhat floating due to the capacitance of the transistors Q2 and Q3. For this reason, in the present embodiment, the capacitor C4 is connected to the point a in FIG. 22 so that the voltage of the input video signal Vin and the differential voltage of 0V can be obtained in the capacitor during the capacitor writing period (time T42 to time T43). By holding it at C4 and holding it during the characteristic variation cancellation period (time T43 to time T45), the point a can be stably maintained at the voltage of the input video signal Vin.
[0106]
Note that the transistor Q4 in this embodiment can also be configured by a transfer gate TG. FIG. 25 is a circuit diagram of a positive polarity
[0107]
In addition, this invention is not limited to the said embodiment, A various deformation | transformation is possible. For example, in the above embodiment, the example in which the load driving circuit according to the present invention is applied to the signal line driving circuit 3 in the liquid crystal display device has been described. However, the present invention can be widely applied to other than the signal line driving circuit 3. it can.
[0108]
The various switches shown in FIG. 1 and the like can be configured using transfer gates or analog switches.
[0109]
In addition, in FIG. 1 and the like, an example in which the
[0110]
Further, in the above-described embodiment, the signal line S is set to 5V in advance, and when the input video signal Vin is higher than 5V, the positive
[0111]
In the embodiment described above, either the positive
[0112]
【The invention's effect】
As described above in detail, according to the present invention, the voltage of the input terminal of the logic circuit is set substantially equal to the threshold voltage of the logic circuit, and then the external input signal is supplied to the driving load. Even if the threshold value of the circuit varies, the voltage supplied to the driving load is not affected. Therefore, when the present invention is applied to, for example, a signal line drive circuit of a liquid crystal display device, a drive circuit integrated liquid crystal display device having excellent display quality without luminance unevenness can be obtained.
[Brief description of the drawings]
FIG. 1 is a circuit diagram of a first embodiment showing a configuration of a main part of a load driving circuit.
FIG. 2 is a schematic block diagram showing the configuration of the entire load drive circuit.
3 is a schematic block diagram of a liquid crystal display device using the load driving circuit of FIG. 2 as a signal line driving circuit.
FIG. 4 is a diagram for explaining an operation classification of a load driving circuit for positive polarity and a load driving circuit for negative polarity.
FIG. 5 is a timing chart of each part in the load driving circuit of the first embodiment.
FIG. 6 is a circuit diagram showing a detailed configuration of a negative polarity load drive circuit according to the first embodiment;
FIG. 7 is a circuit diagram of a second embodiment of a load driving circuit.
FIG. 8 is a timing chart of each part of the load drive circuit according to the second embodiment.
FIG. 9 is a circuit diagram showing a detailed configuration of a negative polarity load drive circuit according to a second embodiment;
FIG. 10 is a circuit diagram showing a modification of the load driving circuit for positive polarity in the second embodiment.
FIG. 11 is a circuit diagram showing a modification of the negative polarity load driving circuit in the second embodiment.
FIG. 12 is a circuit diagram of a third embodiment of a load driving circuit.
FIG. 13 is a timing chart of each part in the load driving circuit of the third embodiment.
FIG. 14 is a circuit diagram showing a detailed configuration of a negative polarity load drive circuit according to a third embodiment;
FIG. 15 is a circuit diagram showing a modification of the positive polarity load driving circuit in the third embodiment.
FIG. 16 is a circuit diagram showing a modification of the negative polarity load drive circuit in the third embodiment.
FIG. 17 is a circuit diagram of a fourth embodiment of the load driving circuit.
FIG. 18 is a timing chart of each part of the load drive circuit according to the fourth embodiment.
FIG. 19 is a circuit diagram showing a detailed configuration of a negative polarity load drive circuit according to a fourth embodiment;
FIG. 20 is a circuit diagram showing a modification of the positive polarity load drive circuit in the fourth embodiment.
FIG. 21 is a circuit diagram showing a modification of the negative polarity load drive circuit in the fourth embodiment.
FIG. 22 is a circuit diagram of a fifth embodiment of a load driving circuit;
FIG. 23 is a timing chart of each part of the load drive circuit according to the fifth embodiment.
FIG. 24 is a circuit diagram showing a detailed configuration of a negative polarity load drive circuit according to a fifth embodiment;
FIG. 25 is a circuit diagram showing a modification of the load driving circuit for positive polarity in the fifth embodiment.
FIG. 26 is a circuit diagram showing a modification of the negative polarity load drive circuit in the fifth embodiment.
[Explanation of symbols]
1 TFT
2 Pixel array section
3 Signal line drive circuit
4 Scanning line drive circuit
11a, 11b Load drive circuit
12 Switch control circuit
13 logic circuits
Q1 transistor
Q2, Q3 transistors
SW1 to SW4 switch
Claims (7)
前記信号線に第1電圧を供給するための第1電圧供給回路と、
前記第1電圧供給回路から前記信号線への電圧の供給をオン/オフする第1スイッチと、
入力電圧が所定のしきい値電圧になると出力論理が反転して、前記第1スイッチのオン/オフを制御する論理回路と、
前記論理回路の前記しきい値電圧と前記入力信号の電圧との差分電圧を保持する差分電圧保持回路と、
前記差分電圧保持回路が保持すべき前記差分電圧を前記差分電圧保持回路に設定する際に、前記差分電圧保持回路の一端を前記論理回路のしきい値電圧に設定するしきい値電圧設定回路と、
前記差分電圧保持回路が保持すべき前記差分電圧を前記差分電圧保持回路に設定する際に、前記差分電圧保持回路の他端を前記入力信号の電圧に維持する入力電圧維持回路と、
を備え、
前記入力電圧維持回路は、一端が前記差分電圧保持回路に接続され、他端が第2電圧の端子に接続された、第1キャパシタを、備え、
前記差分電圧保持回路は、一端が前記入力電圧維持回路に接続され、他端が前記論理回路に接続された、第2キャパシタを、備え、
前記しきい値電圧設定回路は、
一端が前記第2キャパシタの前記一端に接続され、前記差分電圧保持回路が保持すべき前記差分電圧を前記差分電圧保持回路に設定する際には他端が第3電圧の端子に接続される、第3キャパシタと、
前記差分電圧保持回路が保持すべき前記差分電圧を前記差分電圧保持回路に設定する際には一端が前記第3電圧の端子に接続され、他端が前記差分電圧保持回路が保持すべき前記差分電圧を前記差分電圧保持回路に設定する際に前記第3電圧から第4電圧に直線的に変化する反転キャンセル端子に接続され、前記差分電圧保持回路が保持すべき前記差分電圧を前記差分電圧保持回路に設定する際にはオン状態になる、第3スイッチと、
前記差分電圧保持回路が保持すべき前記差分電圧を前記差分電圧保持回路に設定する際には一端が前記第4電圧の端子に接続され、他端が前記差分電圧保持回路が保持すべき前記差分電圧を前記差分電圧保持回路に設定する際には前記第4電圧から前記第3電圧に直線的に変化するキャンセル端子に接続され、前記差分電圧保持回路が保持すべき前記差分電圧を前記差分電圧保持回路に設定する際にはオン状態になる、第4スイッチと、
を備え、
前記差分電圧保持回路が保持すべき前記差分電圧を前記差分電圧保持回路に設定する際には、前記論理回路の入力端子である前記第2キャパシタの前記他端が前記論理回路の前記しきい値電圧と略等しくなるように、前記第2キャパシタと前記第3キャパシタとを相反的に充放電させる、
ことを特徴とする負荷駆動回路。A load driving circuit for inputting an input signal having a predetermined voltage amplitude and supplying a voltage of the input signal to a signal line to which a load is connected,
A first voltage supply circuit for supplying a first voltage to the signal line;
A first switch for turning on / off voltage supply from the first voltage supply circuit to the signal line;
A logic circuit that reverses the output logic when the input voltage reaches a predetermined threshold voltage and controls on / off of the first switch;
A differential voltage holding circuit for holding a differential voltage between the threshold voltage of the logic circuit and the voltage of the input signal;
A threshold voltage setting circuit for setting one end of the differential voltage holding circuit to a threshold voltage of the logic circuit when setting the differential voltage to be held by the differential voltage holding circuit in the differential voltage holding circuit; ,
An input voltage maintaining circuit for maintaining the other end of the differential voltage holding circuit at the voltage of the input signal when setting the differential voltage to be held by the differential voltage holding circuit in the differential voltage holding circuit;
Equipped with a,
The input voltage maintaining circuit includes a first capacitor having one end connected to the differential voltage holding circuit and the other end connected to a terminal of a second voltage;
The differential voltage holding circuit includes a second capacitor having one end connected to the input voltage maintaining circuit and the other end connected to the logic circuit.
The threshold voltage setting circuit includes:
One end is connected to the one end of the second capacitor, and when the differential voltage to be held by the differential voltage holding circuit is set in the differential voltage holding circuit, the other end is connected to a third voltage terminal. A third capacitor;
When setting the differential voltage to be held by the differential voltage holding circuit to the differential voltage holding circuit, one end is connected to the terminal of the third voltage and the other end is to be held by the differential voltage holding circuit. When the voltage is set in the differential voltage holding circuit, the differential voltage holding circuit is connected to an inverting cancel terminal that linearly changes from the third voltage to the fourth voltage, and the differential voltage holding circuit should hold the differential voltage. A third switch that is turned on when setting the circuit;
When setting the differential voltage to be held by the differential voltage holding circuit to the differential voltage holding circuit, one end is connected to the terminal of the fourth voltage, and the other end is to be held by the differential voltage holding circuit. When setting the voltage in the differential voltage holding circuit, the differential voltage is connected to a cancel terminal that linearly changes from the fourth voltage to the third voltage, and the differential voltage to be held by the differential voltage holding circuit is the differential voltage. A fourth switch that is turned on when setting the holding circuit;
With
When setting the differential voltage to be held by the differential voltage holding circuit in the differential voltage holding circuit, the other end of the second capacitor that is an input terminal of the logic circuit is the threshold value of the logic circuit. Charging and discharging the second capacitor and the third capacitor in a reciprocal manner so as to be substantially equal to a voltage;
A load driving circuit.
前記第6スイッチは、前記入力電圧維持回路が保持すべき前記入力信号の電圧を前記入力電圧維持回路に設定する際にのみオン状態となる、
ことを特徴とする請求項1に記載の負荷駆動回路。The input signal is input to one end and the other end is connected to the input voltage maintaining circuit, and further includes a sixth switch,
The sixth switch is turned on only when the voltage of the input signal to be held by the input voltage maintaining circuit is set in the input voltage maintaining circuit.
The load driving circuit according to claim 1 .
前記第7スイッチは、前記信号線に前記入力信号の電圧を供給する際にのみオン状態となる、
ことを特徴とする請求項1または2に記載の負荷駆動回路。And further comprising a seventh switch having one end connected to the signal line and the other end connected to the first switch,
The seventh switch is turned on only when the voltage of the input signal is supplied to the signal line.
The load drive circuit according to claim 1 or 2 , wherein
前記第8スイッチは、前記信号線に前記入力信号の電圧を供給する前に一旦オン状態になり、前記信号線を前記第5電圧に設定する、
ことを特徴とする請求項3に記載の負荷駆動回路。And further comprising an eighth switch having one end connected to the signal line and the other end connected to a terminal of the fifth voltage,
The eighth switch is once turned on before supplying the voltage of the input signal to the signal line, and sets the signal line to the fifth voltage.
The load driving circuit according to claim 3 .
走査線の駆動を行う走査線駆動回路と、
信号線の駆動を行う信号線駆動回路と、を同一基板上に形成した液晶表示装置において、
前記信号線駆動回路は、
信号線に供給する信号電圧の極性を切り換える極性切換回路と、
請求項1乃至請求項6のいずれかに記載した第1の負荷駆動回路と、
請求項1乃至請求項6のいずれかに記載した第2の負荷駆動回路と、を備え、
前記第1および第2の負荷駆動回路は、前記入力信号に基づいて、互いに異なる電圧レベルの信号電圧を出力し、
前記極性切換回路は、前記第1および第2の負荷駆動回路の出力のうちいずれか一方を所定のタイミングで交互に選択して信号線に供給する、
ことを特徴とする液晶表示装置。Signal lines and the scanning lines are formed in a matrix, and image element array unit that having a pixel electrode that is arrayed in the vicinity of the intersection of each line,
A scanning line driving circuit for driving the scanning lines;
In a liquid crystal display device in which a signal line driving circuit for driving a signal line is formed on the same substrate,
The signal line driving circuit includes:
A polarity switching circuit for switching the polarity of the signal voltage supplied to the signal line;
A first load driving circuit according to any one of claims 1 to 6 ;
A second load driving circuit according to any one of claims 1 to 6 ,
The first and second load driving circuits output signal voltages having different voltage levels based on the input signal,
The polarity switching circuit alternately selects one of the outputs of the first and second load drive circuits at a predetermined timing and supplies the selected signal to the signal line.
A liquid crystal display device characterized by the above.
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