JP4535537B2

JP4535537B2 - Load drive circuit and liquid crystal display device

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Publication number: JP4535537B2
Application number: JP30595299A
Authority: JP
Inventors: 木良朗青
Original assignee: Toshiba Mobile Display Co Ltd
Current assignee: Japan Display Central Inc
Priority date: 1999-10-27
Filing date: 1999-10-27
Publication date: 2010-09-01
Anticipated expiration: 2019-10-27
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Description

【０００１】
【発明の属する技術分野】
外部からの入力信号を駆動負荷に供給する回路に関し、例えば、駆動回路一体型の液晶表示装置の信号線駆動回路に関する。
【０００２】
【従来の技術】
液晶表示装置は、信号線および走査線がマトリクス状に配設された画素アレイ部と、信号線および走査線を駆動する駆動回路とを有する。従来は、画素アレイ部と駆動回路とを別個の基板に形成していたため、液晶表示装置のコストダウンを図ることが困難で、また、液晶表示装置の外形寸法に対する実画面サイズの比率を高めることも難しかった。
【０００３】
【発明が解決しようとする課題】
近年、ガラス基板上にポリシリコンを材料としてＴＦＴ（Thin Film Transistor）を形成する製造技術が進歩してきたため、この技術を利用することにより、画素アレイ部と駆動回路とを同一基板上に形成することも可能になった。
【０００４】
しかしながら、ガラス基板上に均一な特性のポリシリコンＴＦＴを形成することは現状では困難であり、しきい値電圧や移動度などがばらついてしまう。したがって、仮に画素アレイ部と駆動回路を同一基板上に形成したとしても、ＴＦＴの特性のばらつきにより輝度むら等の表示品質の低下が起きるおそれがあり、また、消費電力も増えてしまう。
【０００５】
本発明は、このような点に鑑みてなされたものであり、その目的は、駆動負荷に供給される電圧が、トランジスタの特性のばらつきの影響により変動しないようにした負荷駆動回路を提供することにある。
【０００６】
本発明の一態様では、所定の電圧振幅の入力信号が入力され、この入力信号の電圧を負荷が接続されている信号線に供給する負荷駆動回路であって、
前記信号線に第１電圧を供給するための第１電圧供給回路と、
前記第１電圧供給回路から前記信号線への電圧の供給をオン／オフする第１スイッチと、
入力電圧が所定のしきい値電圧になると出力論理が反転して、前記第１スイッチのオン／オフを制御する論理回路と、
前記論理回路の前記しきい値電圧と前記入力信号の電圧との差分電圧を保持する差分電圧保持回路と、
前記差分電圧保持回路が保持すべき前記差分電圧を前記差分電圧保持回路に設定する際に、前記差分電圧保持回路の一端を前記論理回路のしきい値電圧に設定するしきい値電圧設定回路と、
前記差分電圧保持回路が保持すべき前記差分電圧を前記差分電圧保持回路に設定する際に、前記差分電圧保持回路の他端を前記入力信号の電圧に維持する入力電圧維持回路と、
を備え、
前記入力電圧維持回路は、一端が前記差分電圧保持回路に接続され、他端が第２電圧の端子に接続された、第１キャパシタを、備え、
前記差分電圧保持回路は、一端が前記入力電圧維持回路に接続され、他端が前記論理回路に接続された、第２キャパシタを、備え、
前記しきい値電圧設定回路は、
一端が前記第２キャパシタの前記一端に接続され、前記差分電圧保持回路が保持すべき前記差分電圧を前記差分電圧保持回路に設定する際には他端が第３電圧の端子に接続される、第３キャパシタと、
前記差分電圧保持回路が保持すべき前記差分電圧を前記差分電圧保持回路に設定する際には一端が前記第３電圧の端子に接続され、他端が前記差分電圧保持回路が保持すべき前記差分電圧を前記差分電圧保持回路に設定する際に前記第３電圧から第４電圧に直線的に変化する反転キャンセル端子に接続され、前記差分電圧保持回路が保持すべき前記差分電圧を前記差分電圧保持回路に設定する際にはオン状態になる、第３スイッチと、
前記差分電圧保持回路が保持すべき前記差分電圧を前記差分電圧保持回路に設定する際には一端が前記第４電圧の端子に接続され、他端が前記差分電圧保持回路が保持すべき前記差分電圧を前記差分電圧保持回路に設定する際には前記第４電圧から前記第３電圧に直線的に変化するキャンセル端子に接続され、前記差分電圧保持回路が保持すべき前記差分電圧を前記差分電圧保持回路に設定する際にはオン状態になる、第４スイッチと、
を備え、
前記差分電圧保持回路が保持すべき前記差分電圧を前記差分電圧保持回路に設定する際には、前記論理回路の入力端子である前記第２キャパシタの前記他端が前記論理回路の前記しきい値電圧と略等しくなるように、前記第２キャパシタと前記第３キャパシタとを相反的に重放電させる、
ことを特徴とする負荷駆動回路が提供される。
【０００８】
【発明の実施の形態】
以下、本発明に係る負荷駆動回路について、図面を参照しながら具体的に説明する。以下では、本発明に係る負荷駆動回路を、液晶表示装置の信号線駆動回路に適用した例を説明する。
【０００９】
〔第１実施形態〕
本発明の第１実施形態に係る負荷駆動回路は、入力映像信号の電圧と論理回路のしきい値電圧との差分電圧をキャパシタに保持し、入力映像信号を供給する信号線の電圧を制御するトランジスタのオン／オフを論理回路で行うことにより、論理回路の論理出力が反転するしきい値電圧のばらつきをキャパシタで吸収しようとしたものである。より詳しくを以下に説明する。
【００１０】
図１は本発明の第１実施形態に係る負荷駆動回路の主要部の構成を示す回路図であり、図２は負荷駆動回路全体の構成を示す概略ブロック図であり、図３は図２に示す負荷駆動回路を信号線駆動回路として用いた液晶表示装置の概略ブロック図であり、図４は正極性用の負荷駆動回路と正極性用の負荷駆動回路の動作区分を説明する図である。
【００１１】
図３に示す液晶表示装置は、信号線Ｓ１〜Ｓｎおよび走査線Ｇ１〜Ｇｎが縦横に形成されこれらの交点付近に画素表示用のＴＦＴ１が列設された画素アレイ部２と、各信号線Ｓ１〜Ｓｎを駆動する信号線駆動回路３と、各走査線Ｇ１〜Ｇｎを駆動する走査線駆動回路４とを備える。
【００１２】
図３の液晶表示装置を構成する各部は、同一基板上に形成され、信号線駆動回路３や走査線駆動回路４を構成するトランジスタは、画素表示用のＴＦＴ１と同じ製造プロセスで形成される。
【００１３】
信号線駆動回路３は、図２に示す負荷駆動回路を用いて構成される。図２の負荷駆動回路は、信号線のそれぞれに対応して設けられる正極性の負荷駆動回路１１ａと、負極性用の負荷駆動回路１１ｂと、これら負荷駆動回路１１ａ、１１ｂ内の各種スイッチを切換制御するスイッチ切換制御回路１２とを有する。
【００１４】
図４は、正極性用の負荷駆動回路１１ａと負極性用の負荷駆動回路１１ｂの機能区分を説明する図である。この図４に示すように、本実施形態においては、入力映像信号Ｖｉｎは０Ｖ〜１０Ｖ間の信号であり、これを入力映像信号Ｖｉｎが０Ｖ〜５Ｖと５Ｖ〜１０の２つの場合に分けて、正極性用の負荷駆動回路１１ａと負極性用の負荷駆動回路１１ｂとを駆動させる。
【００１５】
すなわち、負極性用の負荷駆動回路１１ｂは、信号線Ｓを予め５Ｖに設定しておき、入力映像信号Ｖｉｎが０Ｖ〜５Ｖの場合に信号線Ｓの電圧を入力映像信号Ｖｉｎの電圧まで下げるように動作するバッファ回路である。正極性の負荷駆動回路１１ａは、信号線Ｓを予め５Ｖに設定しておき、入力映像信号Ｖｉｎが５Ｖ〜１０Ｖの場合に信号線Ｓの電圧を入力映像信号Ｖｉｎの電圧まで上げるように動作するバッファ回路である。これら負荷駆動回路１１ａ、１１ｂのどちらを駆動させるかは、スイッチ切換制御回路１２により制御される。
【００１６】
なお、本実施形態では、信号線Ｓに予め設定する電圧を、０〜１０Ｖの電圧振幅を有する入力映像信号Ｖｉｎの中間電圧である５Ｖに設定したが、この中間電圧以外の電圧に設定するようにしてもよい。
【００１７】
図１は正極性用の負荷駆動回路１１ａの回路図である。負荷駆動回路１１ａのそれぞれは、図１に示すように、スイッチＳＷ１〜ＳＷ４と、ＰＭＯＳトランジスタからなるトランジスタＱ１と、インバータを２段縦続接続した論理回路１３と、キャパシタＣ１とを有する。負荷駆動回路１１ａ、１１ｂにより駆動される信号線Ｓには、図３に示すように、画素表示用のＴＦＴ、液晶容量および補助容量等が接続されており、図１では簡略化のため、信号線Ｓの負荷を等価的に抵抗ＲとキャパシタＣ２とで表している。
【００１８】
スイッチＳＷ１、ＳＷ２の一端は信号線Ｓに接続され、スイッチＳＷ１の他端はスイッチＳＷ３の一端とキャパシタＣ１の一端に接続され、スイッチＳＷ３の他端には入力映像信号Ｖｉｎが供給される。キャパシタＣ１の他端は論理回路１３の入力端子に接続され、論理回路１３の出力端子はトランジスタＱ１のゲート端子に接続される。トランジスタＱ１のソース端子には第１の電圧ＶＤＤ（例えば、１０Ｖ）が印加され、そのドレイン端子にはスイッチＳＷ２の他端が接続される。スイッチＳＷ４の一端には信号線Ｓが接続され、スイッチＳＷ４の他端には第２の電圧ＶＤ（例えば、５Ｖ）が印加される。スイッチＳＷ１〜ＳＷ４は、図２に示したスイッチ切換制御回路１２により切換制御される。
【００１９】
図１では、スイッチＳＷ１とキャパシタＣ１との接続点をａ、キャパシタＣ１と論理回路１３との接続点をｂ、論理回路１３とトランジスタＱ１との接続点をｃ、スイッチＳＷ１、ＳＷ２の接続点をｄとしている。
【００２０】
なお、キャパシタＣ１が本実施形態における差分電圧保持回路を構成し、第１の電圧ＶＤＤが本実施形態における第１電圧供給回路を構成する。
【００２１】
図５は図１の負荷駆動回路１１ａ内の各部のタイミング図であり、以下、このタイミング図を用いて図１の回路の動作を説明する。まず、時刻Ｔ１〜Ｔ２の期間内に、スイッチ切換制御回路１２は、スイッチＳＷ１〜ＳＷ３をオフにしてスイッチＳＷ４をオンする。これにより、信号線Ｓの電圧（図１のｄ点）は、第２の電圧ＶＤと同じ電圧（例えば５Ｖ）になる。
【００２２】
次に、時刻Ｔ２〜Ｔ３の期間内に、スイッチ切換制御回路１２は、スイッチＳＷ３のみをオンする。これにより、図１のａ点の電圧は入力映像信号Ｖｉｎの電圧に等しくなる。図５では、入力映像信号Ｖｉｎの電圧が７．５Ｖである例を示している。但し、スイッチＳＷ１がオフであるので、信号線Ｓ（図１のｄ点）の電圧は５Ｖを維持する。
【００２３】
ここで、論理回路１３の出力論理が反転するしきい値電圧を５．５Ｖであると仮定すると、何らかの手段により、論理回路１３の入力端子（図１のｂ点）の電圧を、この論理回路１３のしきい値電圧に設定する。この図１のｂ点を論理回路１３のしきい値電圧に設定する手法は、後述する他の実施形態で説明する。この論理回路１３の入力端子をしきい値電圧に設定すると、論理回路１３の出力端子（図１のｃ点）の電圧は、理論上は０Ｖと１０Ｖの中間電圧である５Ｖ前後になる。しかし、現実的には図１のｂ点の電圧は、しきい値電圧である５．５Ｖよりも僅かに高かったり低かったりするので、その場合は論理回路１３の出力端子（図１のｃ点）の電圧は、それぞれ、１０Ｖになったり、０Ｖになったりする。図５では、１０Ｖになる例を示している。
【００２４】
但し、時刻Ｔ１〜時刻Ｔ２の期間は、スイッチＳＷ１とスイッチＳＷ２がオフになっているので、論理回路１３の出力電圧が何Ｖであっても、後述する時刻Ｔ３以降の信号線Ｓへの入力映像信号Ｖｉｎの出力に対して、影響を与えることはない。
【００２５】
この際、スイッチＳＷ３がオンであるので、図１のａ点の電圧は入力映像信号Ｖｉｎの電圧である７．５Ｖになっている。このため、キャパシタＣ１には、入力映像信号Ｖｉｎの電圧（７．５Ｖ）と論理回路１３のしきい値電圧（５．５Ｖ）の差分電圧（２Ｖ）が保持される。
【００２６】
次に、時刻Ｔ３以降は、スイッチ切換制御回路１２は、スイッチＳＷ１、ＳＷ２をオンして、スイッチＳＷ３、ＳＷ４をオフする。時刻Ｔ３の時点では、図１のａ点は７．５Ｖであるのに対し、ｄ点は５Ｖであるため、スイッチＳＷ１がオンすると、ａ点の電圧がｄ点に引きづられて低下する。キャパシタＣ１は上述した差分電圧（２Ｖ）を維持しているので、このキャパシタＣ１の他端側である図１のｂ点の電圧もａ点の電圧に追随して低下し、論理回路１３の出力が反転してローレベル（例えば、０Ｖ）になる。これにより、トランジスタＱ１がオンし、第１の電圧ＶＤＤがトランジスタＱ１とスイッチＳＷ２を介して信号線Ｓに供給され、信号線Ｓ（図１のｄ点）の電圧が徐々に上昇する。
【００２７】
信号線Ｓの電圧が上昇すると、それに応じて図１のａ点、ｂ点の電圧も上昇する。やがて、時刻Ｔ４になると、信号線Ｓの電圧が入力映像信号Ｖｉｎの電圧である７．５Ｖに等しくなり、図１のａ点の電圧も７．５Ｖに等しくなる。キャパシタＣ１は上述した差分電圧（２Ｖ）を保持しているので、図１のｂ点の電圧はしきい値電圧である５．５Ｖになる。このため、論理回路１３の出力が再び反転してハイレベル（例えば、１０Ｖ）になる。これにより、トランジスタＱ１がオフする。
【００２８】
トランジスタＱ１がオフすると、信号線Ｓ上の容量Ｃ２は徐々に放電したり、信号線Ｓ内にて電荷が再配分したりすることにより、図１のｄ点の電圧は下がるが、論理回路１３の入力端子（図１のｂ点）の電圧が論理回路１３のしきい値電圧を下回った時点で再びトランジスタＱ１がオンして、図１のｄ点の電圧は再び上昇する。このような動作をキャパシタＣ１に上述した差分電圧（２Ｖ）を保持した状態で繰り返すことにより、信号線Ｓ（図１のｄ点）の電圧は入力映像信号Ｖｉｎの電圧である７．５Ｖに保持される。
【００２９】
図６は負極性用の負荷駆動回路１１ｂの詳細構成を示す回路図である。図６に示すように、負荷駆動回路１１ｂは、トランジスタＱ１がｎ型である点と、トランジスタＱ１のソース電極が接地されている点とが図１の負荷駆動回路１１ａと異なり、その他の構成は同じである。
【００３０】
以上のように、第１実施形態は、図１に示すキャパシタＣ１に差分電圧を保持した状態で、スイッチＳＷ１、ＳＷ２と、論理回路１３と、トランジスタＱ１とで帰還ループを構成するようにしたので、信号線Ｓの電圧が入力映像信号Ｖｉｎの電圧よりも低くなれば、トランジスタＱ１をオンして信号線Ｓの電圧を引き上げる制御を行い、信号線Ｓの電圧が入力映像信号Ｖｉｎの電圧と略等しくなった時点で、トランジスタＱ１をオフする。これにより、信号線Ｓの電圧は入力映像信号Ｖｉｎの電圧と略等しい電圧に設定される。
【００３１】
すなわち、第１実施形態では、論理回路１３のしきい値電圧と入力映像信号Ｖｉｎの電圧の差分電圧をキャパシタＣ１に保持させた後に、信号線Ｓに入力映像信号Ｖｉｎを供給するため、論理回路１３を構成するトランジスタのしきい値電圧にばらつきがあっても、信号線Ｓの電圧はその影響を受けなくなる。
【００３２】
〔第２実施形態〕
図１に示す論理回路１３は、トランジスタを組み合わせて構成されるため、トランジスタのしきい値や移動度のばらつきにより、論理回路１３の出力レベルが変化して回路が正常動作しなくなるおそれがある。そこで、以下に示す第２実施形態は、キャパシタＣ１に論理回路１３のしきい値電圧と入力映像信号Ｖｉｎの電圧との差分電圧を設定する際に、点ｂを論理回路１３のしきい値電圧に設定するしきい値電圧設定回路を具体的に明らかにして、論理回路１３の特性のばらつきを相殺することを特徴とする。
【００３３】
図７は負荷駆動回路の第２実施形態の回路図であり、第１実施形態と同様に、液晶表示装置の信号線駆動回路３として用いられるものである。図７の負荷駆動回路は、図１と同様に、スイッチＳＷ１〜ＳＷ４と、ＰＭＯＳトランジスタからなるトランジスタＱ１と、インバータを２段縦続接続した論理回路１３と、キャパシタＣ１とを有する。この他、図７の負荷駆動回路は、キャパシタＣ３とスイッチＳＷ５〜ＳＷ７とＰＭＯＳトランジスタＱ２、Ｑ３とを有する。
【００３４】
キャパシタＣ１、Ｃ３の各一端とスイッチＳＷ１、ＳＷ３の各一端は互いに接続される。キャパシタＣ１の他端には、論理回路１３の入力端子とスイッチＳＷ５の一端が接続され、スイッチＳＷ５の他端は第３の電圧（例えば、０Ｖ）に設定される。キャパシタＣ３の他端にはスイッチＳＷ６の一端が接続され、スイッチＳＷ６の他端には第４の電圧（例えば、１０Ｖ）が印加される。
【００３５】
論理回路１３の出力端子にはスイッチＳＷ７の一端とトランジスタＱ１のゲート端子が接続され、スイッチＳＷ７の他端にはトランジスタＱ２、Ｑ３の各ゲート端子が接続される。トランジスタＱ２のソース／ドレイン電極のうち一方はキャパシタＣ１とスイッチＳＷ５との間に接続され、他方はキャンセル端子ＣＮに接続される。トランジスタＱ３のソース／ドレイン電極のうち一方はキャパシタＣ３とスイッチＳＷ６との間に接続され、他方は反転キャンセル端子ＣＮＲに接続される。キャンセル端子ＣＮには、あるサイクルで０Ｖから１０Ｖに直線的に変化するキャンセル電圧が印加される。反転キャンセル端子ＣＮＲには、あるサイクルで１０Ｖから０Ｖに直線的に変化する反転キャンセル電圧が印加される。
【００３６】
図７では、スイッチＳＷ１、ＳＷ３とキャパシタＣ１、Ｃ３との接続点をａ、キャパシタＣ１と論理回路１３との接続点をｂ、論理回路１３とトランジスタＱ１との接続点をｃ、スイッチＳＷ１、ＳＷ２の接続点をｄ、キャパシタＣ３とスイッチＳＷ６との接続点をｅとしている。
【００３７】
なお、キャパシタＣ１が本実施形態における差分電圧保持回路を構成し、第１の電圧ＶＤＤが本実施形態における第１電圧供給回路を構成し、スイッチＳＷ５〜ＳＷ７とトランジスタＱ２、Ｑ３とキャパシタＣ３とが本実施形態におけるしきい値電圧設定回路を構成する。
【００３８】
図８は図７の負荷駆動回路内の各部のタイミング図であり、以下、このタイミング図を用いて図７の回路の動作を説明する。
【００３９】
まず、時刻Ｔ１１〜Ｔ１２の期間内に、スイッチ切換制御回路１２は、スイッチＳＷ４のみをオンする。これにより、信号線Ｓの電圧は第２の電圧ＶＤと同じ電圧（例えば５Ｖ）になる。
【００４０】
次に、時刻Ｔ１２〜Ｔ１３の期間内に、スイッチ切換制御回路１２は、スイッチＳＷ１、ＳＷ２、ＳＷ４、ＳＷ７をオフして、スイッチＳＷ３、ＳＷ５、ＳＷ６をオンする。これにより、図７のａ点の電圧は入力映像信号Ｖｉｎの電圧になる。図８では、入力映像信号Ｖｉｎの電圧が７．５Ｖである例を示している。スイッチＳＷ１がオフであるため、信号線（図７のｄ点）の電圧は５Ｖに維持される。また、スイッチＳＷ５、ＳＷ６がオンであるため、キャパシタＣ１とスイッチＳＷ５との接続点（図７のｂ点）は０Ｖに、キャパシタＣ３とスイッチＳＷ６との接続点（図７のｅ点）は１０Ｖになる。スイッチＳＷ７がオフであるので、トランジスタＱ２、Ｑ３がいずれもオフである。
【００４１】
次に、時刻Ｔ１３〜Ｔ１５の期間内に、スイッチ切換制御回路１２は、スイッチＳＷ７のみをオンする。また、時刻Ｔ１３〜時刻Ｔ１５の期間では、キャンセル端子ＣＮは０Ｖから１０Ｖに直線的に変化し、反転キャンセル端子ＣＮＲは１０Ｖから０Ｖに直線的に変化する。なお、ＣＮ端子とＣＮＲ端子の電圧設定は、スイッチ切換制御回路１２か、あるいは他の回路ブロックで行われる。
【００４２】
時刻Ｔ１３の時点では論理回路１３の出力はローレベルであるため、トランジスタＱ２、Ｑ３はともにオンし、キャパシタＣ１とスイッチＳＷ５の接続点（図７のｂ点）の電圧は徐々に上昇し、キャパシタＣ３とスイッチＳＷ６の接続点（図７のｅ点）の電圧は徐々に低下する。
【００４３】
時刻Ｔ１４になると、図７のｂ点の電圧が論理回路１３のしきい値電圧（例えば、５．５Ｖ）を越え、論理回路１３の出力はハイレベル（約１０Ｖ）になり、トランジスタＱ１とトランジスタＱ２、Ｑ３はともにオフする。このため、時刻Ｔ１４〜Ｔ１５の期間内は、図７のｂ点の電圧は論理回路１３のしきい値電圧（例えば、５．５Ｖ）になり、図７のｅ点の電圧は所定電圧（例えば、４．５Ｖ）になる。
【００４４】
すなわち、論理回路１３の入力電圧が論理回路１３のしきい値電圧よりも高くなった時点で、トランジスタＱ２、Ｑ３がオフするので、論理回路１３の入力端子（図７のｂ点）の電圧が、論理回路１３のしきい値電圧に等しくなるように設定される。この際、図７の点ａは、入力映像信号Ｖｉｎの電圧である７．５Ｖに設定されているので、キャパシタＣ１には、入力信号Ｖｉｎの電圧（７．５Ｖ）と論理回路１３のしきい値電圧（５．５Ｖ）との差分電圧（２Ｖ）が保持される。
【００４５】
次に、時刻Ｔ１５になると、スイッチ切換制御回路１２は、スイッチＳＷ１、ＳＷ２をオンし、スイッチＳＷ３〜ＳＷ７をオフする。時刻Ｔ１５の時点では、信号線Ｓの電圧は５Ｖで、図７のａ点の電圧は７．５Ｖであるため、信号線Ｓの電圧の影響を受けて図７のａ点の電圧が低下する。キャパシタＣ１は上述した差分電圧（２Ｖ）を保持しているので、図７のａ点の電圧低下に追随して、論理回路１３の入力端子（図７のｂ点）の電圧も低下する。この図７の点ｂの電圧が、やがて、論理回路１３のしきい値電圧以下になり、論理回路１３の出力はローレベル（約０Ｖ）になる。よって、トランジスタＱ１がオンし、信号線Ｓ（図７のｄ点）の電圧が上昇し、それに応じて、図７のａ点、ｂ点およびｅ点の電圧も上昇する。これら一連の動作の間も、キャパシタＣ１は差分電圧（２Ｖ）を保持している。
【００４６】
次に、時刻Ｔ１６になると、信号線Ｓ及びａ点の電圧が入力映像信号Ｖｉｎの電圧と等しい７．５Ｖになる。この時、キャパシタＣ１は差分電圧（２Ｖ）を保持しているので、論理回路１３の入力端子（図７のｂ点）の電圧はしきい値電圧である５．５Ｖになる。このため、論理回路１３の出力端子はハイレベル（約１０Ｖ）になる。これにより、トランジスタＱ１がオフして信号線Ｓ（図７のｄ点）の電圧は容量Ｃ２の放電により徐々に低下するが、ある程度まで低下すると、再びトランジスタＱ１がオンして信号線Ｓの電圧は再び上昇する。
【００４７】
このように、キャパシタＣ１が差分電圧（２Ｖ）を保持した状態で、上述したような動作を繰り返すことにより、信号線Ｓ（図７のｄ点）は入力映像信号Ｖｉｎの電圧（約７．５Ｖ）に保持される。
【００４８】
なお、図９に、負極性用の負荷駆動回路１１ｂの回路図を示す。この負極性用の負荷駆動回路１１ｂは、信号線Ｓを０Ｖ〜５Ｖの範囲で駆動するバッファ回路であり、このため、トランジスタＱ１はＮ型ＭＯＳトランジスタで、そのソース端子はグランドに接続されており、トランジスタＱ２、Ｑ３もＮ型ＭＯＳトランジスタに置き換えられている。また、スイッチＳＷ５は１０Ｖの電圧端子に接続されており、スイッチＳＷ６は０Ｖの電圧端子に接続されている。トランジスタＱ２のソース端子は反転キャンセル端子ＣＮＲに接続されており、トランジスタＱ３のドレイン端子はキャンセル端子ＣＮに接続されている。これ以外の点については、上述した正極性用の負荷駆動回路１１ａと同様の構成、動作であるので、ここではその詳しい説明は省略する。
【００４９】
以上のように、図７の回路は、互いに逆方向に充放電を行う２個のキャパシタＣ１、Ｃ３を設け、論理回路１３の入力端子（図７の点ｂ）がしきい値電になった時点でトランジスタＱ２、Ｑ３をオフするようにしたので、図７の点ｂを論理回路１３のしきい値電圧に設定することができる。このため、論理回路１３のしきい値電圧がばらついても、これらキャパシタＣ１に論理回路１３のしきい値電圧と入力映像信号Ｖｉｎの電圧との差分電圧を保持させることができる。
【００５０】
このため、図８における時刻Ｔ１５以降では、信号線Ｓの電圧が入力映像信号Ｖｉｎの電圧よりも高くなると、トランジスタＱ１をオフして信号線Ｓの電圧を引き下げ、信号線Ｓの電圧が入力映像信号Ｖｉｎの電圧よりも低くなると、トランジスタＱ１をオンして信号線Ｓの電圧を引き上げるような制御を行うようにすることができ、信号線Ｓの電圧を入力映像信号Ｖｉｎの電圧に略等しく設定することができる。
【００５１】
なお、本実施形態におけるトランジスタＱ２、Ｑ３をトランスファーゲートＴＧで構成することも可能である。図１０は、トランジスタＱ２、Ｑ３をトランスファーゲートＴＧに置き換えた正極性用の負荷駆動回路１１ａの回路図であり、図１１は、トランジスタＱ２、Ｑ３をトランスファーゲートＴＧに置き換えた負極性用の負荷駆動回路１１ｂの回路図である。これら図１０及び図１１に示すように、トランスファーゲートＴＧをＰ型のＭＯＳトランジスタＱ３１とＮ型のＭＯＳトランジスタＱ３２とで構成し、Ｐ型のＭＯＳトランジスタＱ３１のゲート端子をインバータＩＶを介してスイッチＳＷ７に接続するようにしてもよい。
【００５２】
〔第３実施形態〕
第３実施形態は、第２実施形態（図７）の回路を簡略化したものである。
【００５３】
図１２は負荷駆動回路の第３実施形態の回路図であり、第１および第２実施形態と同様に、例えば図３に示す液晶表示装置の信号線駆動回路３として用いられるものである。
【００５４】
図１２の回路は、図７の回路のトランジスタＱ２、Ｑ３の代わりに、トランジスタＱ４を設けたことを特徴とする。トランジスタＱ４のソース／ドレイン電極のうち一方はキャパシタＣ１とスイッチＳＷ５との間に接続され、他方はキャパシタＣ３とスイッチＳＷ６との間に接続される。また、トランジスタＱ４のゲート端子はスイッチＳＷ７の一端に接続される。
【００５５】
図１２では、スイッチＳＷ１、ＳＷ３とキャパシタＣ１、Ｃ３との接続点をａ、キャパシタＣ１と論理回路１３との接続点をｂ、論理回路１３とトランジスタＱ１との接続点をｃ、スイッチＳＷ１、ＳＷ２の接続点をｄ、キャパシタＣ３とスイッチＳＷ６との接続点をｅとしている。
【００５６】
なお、キャパシタＣ１が本実施形態における差分電圧保持回路を構成し、第１の電圧ＶＤＤが本実施形態における第１電圧供給回路を構成し、スイッチＳＷ５〜ＳＷ７とトランジスタＱ４とキャパシタＣ３とが本実施形態におけるしきい値電圧設定回路を構成する。
【００５７】
図１３は図１２の負荷駆動回路内の各部のタイミング図であり、以下、このタイミング図を用いて図１２の回路の動作を説明する。
【００５８】
まず、時刻Ｔ２１〜Ｔ２２の期間内に、スイッチ切換制御回路１２はスイッチＳＷ４のみをオンする。これにより、信号線Ｓの電圧は第２の電圧ＶＤと同じ電圧（例えば５Ｖ）になる。
【００５９】
次に、時刻Ｔ２２〜２３の期間内に、スイッチ切換制御回路１２はスイッチＳＷ１、ＳＷ２、ＳＷ４、ＳＷ７をオフして、スイッチＳＷ３、ＳＷ５、ＳＷ６をオンする。これにより、図１２のａ点の電圧は入力映像信号Ｖｉｎの電圧（例えば、７．５Ｖ）になる。この期間内は、スイッチＳＷ１がオフであるため、信号線Ｓ（図１２のｄ点）の電圧は５Ｖを維持する。また、スイッチＳＷ５、ＳＷ６がオンであるため、図１２のｂ点は０Ｖに、ｅ点は１０Ｖになる。スイッチ７がオフであるので、トランジスタＱ４はオフ状態になる。
【００６０】
次に、時刻Ｔ２３〜Ｔ２５の期間内に、スイッチ切換制御回路１３はスイッチＳＷ７のみをオンする。このとき、トランジスタＱ４はオン状態であるため、図１２のｂ点とｅ点が短絡し、両電圧は一致する方向に変化する。具体的には、ｂ点の電圧は０Ｖから徐々に上昇し、ｅ点の電圧は１０Ｖから徐々に低下する。
【００６１】
時刻Ｔ２４になると、論理回路１３の入力端子（図１２のｂ点）の電圧が論理回路１３のしきい値電圧を越え、論理回路１３の出力電圧がハイレベル（例えば、１０Ｖ）に変化する。これにより、トランジスタＱ４がオフし、ｂ点の電圧はそれ以上には上昇しなくなる。これにより、論理回路１３の入力端子（図１２のｂ点）の電圧は論理回路１３のしきい値電圧に略等しくなる。この際、図１２のａ点は入力映像信号Ｖｉｎの電圧である７．５Ｖに維持されているので、キャパシタＣ１には、入力電圧（７．５Ｖ）と論理回路１３のしきい値電圧（５．５Ｖ）その差分電圧（２Ｖ）が保持される。
【００６２】
次に、時刻Ｔ２５になると、スイッチ切換制御回路１２はスイッチＳＷ１、ＳＷ２をオンし、スイッチＳＷ３〜ＳＷ７をオフする。これにより、図１２の点ｄ、点ａの電圧が下降し、キャパシタＣ１は差分電圧（２Ｖ）を保持しているので、ｂ点の電圧も追随して降下する。このため、論理回路１３の出力がローレベル（例えば、０Ｖ）になってトランジスタＱ１がオンし、信号線Ｓの電圧は徐々に上昇する。その後、信号線Ｓの電圧の上昇に追随してｂ点の電圧も上昇するので、時刻Ｔ２６になると、ｂ点の電圧が論理回路１３のしきい値電圧を越えて論理回路１３の出力が反転してハイレベル（例えば、１０Ｖ）になる。これにより、トランジスタＱ１がオフして信号線Ｓの電圧はそれ以上には上昇しなくなる。
【００６３】
以上のように、第３実施形態は、キャパシタＣ１、Ｃ３の各一端をトランジスタＱ４のソース／ドレイン電極にそれぞれ接続し、トランジスタＱ４のゲート電極を論理回路１３の出力電圧に応じて制御するようにしたため、図１２のｂ点の電圧とｅ点の電圧を相反的に制御でき、第２実施形態と同様に、論理回路１３の入力端子（図１２のｂ点）の電圧を論理回路１３のしきい値電圧に略等しく設定することができる。このため、上述した第２実施形態よりも簡単な回路構成で、キャパシタＣ１に論理回路１３のしきい値電圧と入力映像信号Ｖｉｎの電圧との差分電圧を保持させることができる。
【００６４】
図１４は負極性用の負荷駆動回路１１ｂの詳細構成を示す回路図である。図１４に示すように、負荷駆動回路１１ｂは、トランジスタＱ１、Ｑ４がｎ型ＭＯＳトランジスタである点と、トランジスタＱ１のソース電極が接地されている点とが図１２の負荷駆動回路１１ａと異なり、その他の構成は同じである。
【００６５】
なお、本実施形態におけるトランジスタＱ４をトランスファーゲートＴＧで構成することも可能である。図１５は、トランジスタＱ４をトランスファーゲートＴＧに置き換えた正極性用の負荷駆動回路１１ａの回路図であり、図１６は、トランジスタＱ４をトランスファーゲートＴＧに置き換えた負極性用の負荷駆動回路１１ｂの回路図である。これら図１５及び図１６に示すように、トランスファーゲートＴＧをＰ型のＭＯＳトランジスタＱ４１とＮ型のＭＯＳトランジスタＱ４２とで構成し、一方をインバータＩＶを介してスイッチＳＷ７に接続するようにしてもよい。
【００６６】
〔第４実施形態〕
第４実施形態に係る負荷駆動回路は、キャパシタに入力映像信号の電圧と論理回路のしきい値電圧の差分電圧を保持させる際に、キャパシタにおける入力映像信号側の端子に別のキャパシタを接続し、この端子を入力映像信号の電圧に安定的に保持することができるようにしたものである。より詳しくを以下に説明する。
【００６７】
図１７は正極性用の負荷駆動回路１１ａの回路図である。負荷駆動回路１１ａのそれぞれは、図１７に示すように、スイッチＳＷ１〜ＳＷ７と、アナログスイッチとしてのＰ型ＭＯＳトランジスタＱ１〜Ｑ３と、インバータを２段縦続接続した論理回路１３と、キャパシタＣ１〜Ｃ４とを有する。スイッチＳＷ１〜ＳＷ７は、図２に示したスイッチ切換制御回路１２により切換制御される。
【００６８】
スイッチＳＷ１、ＳＷ２の一端は信号線Ｓに接続され、スイッチＳＷ１の他端はスイッチＳＷ３の一端とキャパシタＣ１、Ｃ３、Ｃ４の一端に接続される。スイッチＳＷ３の他端には入力映像信号Ｖｉｎが供給される。
【００６９】
キャパシタＣ１の他端は、論理回路１３の入力端子とスイッチＳＷ５の一端とトランジスタＱ２のドレイン端子に接続される。論理回路１３の出力端子はトランジスタＱ１のゲート端子とスイッチＳＷ７の一端に接続される。トランジスタＱ１のソース端子には第１の電圧ＶＤＤ（例えば、１０Ｖ）が印加され、そのドレイン端子にはスイッチＳＷ２の他端が接続される。スイッチＳＷ４の一端には信号線Ｓが接続され、スイッチＳＷ４の他端には第２の電圧ＶＤ（例えば、５Ｖ）が印加される。
【００７０】
トランジスタＱ２のソース端子は、キャンセル端子ＣＮに接続される。このキャンセル端子ＣＮには、あるサイクルで０Ｖから１０Ｖに直線的に変化するキャンセル電圧が印加される。スイッチＳＷ５の他端は第３の電圧（例えば、０Ｖ）に設定される。
【００７１】
キャパシタＣ３の他端は、スイッチＳＷ６の一端とトランジスタＱ３のソース端子が接続される。トランジスタＱ３のドレイン端子は、反転キャンセル端子ＣＮＲに接続される。この反転キャンセル端子ＣＮＲには、あるサイクルで１０Ｖから０Ｖに直線的に変化する反転キャンセル電圧が印加される。スイッチＳＷ６の他端は第４の電圧（例えば、１０Ｖ）に設定される。キャパシタＣ４の一端は、第５の電圧（例えば、０Ｖ）に設定される。
【００７２】
図１７では、スイッチＳＷ１、ＳＷ３とキャパシタＣ１、Ｃ３、Ｃ４との接続点をａ、キャパシタＣ１と論理回路１３との接続点をｂ、論理回路１３とトランジスタＱ１との接続点をｃ、スイッチＳＷ１、ＳＷ２の接続点をｄ、キャパシタＣ３とスイッチＳＷ６との接続点をｅとしている。
【００７３】
なお、キャパシタＣ１が本実施形態における差分電圧保持回路を構成し、第１の電圧ＶＤＤが本実施形態における第１電圧供給回路を構成し、スイッチＳＷ５〜ＳＷ７とトランジスタＱ２、Ｑ３とキャパシタＣ３とが本実施形態におけるしきい値電圧設定回路を構成し、キャパシタＣ４が本実施形態における入力電圧維持回路を構成する。
【００７４】
図１８は図１７に示す正極性用の負荷駆動回路１１ａ内の各部のタイミング図であり、以下、このタイミング図を用いて図１７の負荷駆動回路１１ａの動作を説明する。
【００７５】
まず、時刻Ｔ３１〜Ｔ３２の期間内に、スイッチ切換制御回路１２は、スイッチＳＷ４のみをオンする。これにより、信号線Ｓの電圧は第２の電圧ＶＤと同じ電圧（例えば５Ｖ）になる。
【００７６】
次に、時刻Ｔ３２〜Ｔ３３の期間内に、スイッチ切換制御回路１２は、スイッチＳＷ１、ＳＷ２、ＳＷ４、ＳＷ７をオフしてスイッチＳＷ３、ＳＷ５、ＳＷ６をオンする。これにより、図１７のａ点の電圧は入力映像信号Ｖｉｎの電圧になる。図１７では、入力映像信号Ｖｉｎの電圧が７．５Ｖである例を示している。上述したように、電圧が５Ｖ以上である７．５Ｖであるので、正極性用の負荷駆動回路１１ａが信号線Ｓを駆動させる。また、スイッチＳＷ１がオフであるため、信号線（図１７のｄ点）の電圧は５Ｖを維持する。さらに、スイッチＳＷ５、ＳＷ６がオンであるため、キャパシタＣ１とスイッチＳＷ５との接続点（図１７のｂ点）は０Ｖに、キャパシタＣ２とスイッチＳＷ６との接続点（図１７のｅ点）は１０Ｖになる。スイッチＳＷ７がオフであるので、トトランジスタＱ２、Ｑ３がいずれもオフである。また、キャパシタＣ４は入力信号Ｖｉｎの電圧である７．５Ｖを保持する。
【００７７】
次に、時刻Ｔ３３〜Ｔ３５の期間内に、スイッチ切換制御回路１２は、スイッチＳＷ７のみをオンする。この時刻Ｔ３３〜Ｔ３５の期間では、キャンセル端子ＣＮの電圧は０Ｖから１０Ｖに直線的に変化し、反転キャンセル端子ＣＮＲは１０Ｖから０Ｖに直線的に変化する。なお、ＣＮ端子とＣＮＲ端子の電圧設定は、スイッチ切換制御回路１２か、あるいは他の回路ブロックで行われる。
【００７８】
時刻Ｔ３３の時点では論理回路１３の出力はローレベルであるため、トランジスタＱ２、Ｑ３はともにオンし、キャパシタＣ１とスイッチＳＷ５の接続点（図１７のｂ点）の電圧は徐々に上昇し、キャパシタＣ３とスイッチＳＷ６の接続点（図１７のｅ点）の電圧は徐々に低下する。
【００７９】
時刻Ｔ３４になると、図１７のｂ点の電圧が論理回路１３のしきい値電圧（例えば、５．５Ｖ）を越え、論理回路１３の出力はハイレベル（約１０Ｖ）になり、トランジスタＱ１とトランジスタＱ２、Ｑ３はともにオフする。このため、時刻Ｔ３４〜Ｔ３５の期間内は、図１７のｂ点の電圧は論理回路１３のしきい値電圧（例えば、５．５Ｖ）になり、図１７のｅ点の電圧は所定電圧（例えば、１０Ｖ−５．５Ｖ＝４．５Ｖ）になる。
【００８０】
すなわち、論理回路１３の入力電圧が論理回路１３のしきい値電圧よりも高くなればトランジスタＱ２がオフして、図１７のｂ点の電圧が論理回路１３のしきい値電圧に等しく設定される。この際、図１７のａ点の電圧はキャパシタＣ４により入力映像信号Ｖｉｎの電圧である７．５Ｖに安定的に維持される。このため、論理回路１３のしきい値電圧（５．５Ｖ）と入力映像信号Ｖｉｎの電圧（７．５Ｖ）との差分電圧が、キャパシタＣ１に保持される。
【００８１】
次に、時刻Ｔ３５になると、スイッチ切換制御回路１２は、スイッチＳＷ１、ＳＷ２をオンし、スイッチＳＷ３〜ＳＷ７をオフする。時刻Ｔ３５の時点では、信号線Ｓの電圧は５Ｖで、図１７のａ点の電圧は７．５Ｖであるため、信号線Ｓの電圧の影響を受けて図１７のａ点の電圧が低下する。キャパシタＣ１は上述した差分電圧（２Ｖ）を保持しているので、ａ点の電圧の低下に追随して、論理回路１３の入力端子（図１７のｂ点）の電圧も低下する。やがて、論理回路１３の入力端子の電圧が、論理回路１３のしきい値電圧以下になり、論理回路１３の出力はローレベル（約０Ｖ）になる。よって、トランジスタＱ１がオンし、信号線Ｓ（図１７のｄ点）の電圧が上昇し、それに応じて、図１７のａ点、ｂ点およびｅ点の電圧も上昇する。
【００８２】
次に、時刻Ｔ３６になると、論理回路１３の入力端子（図１７のｂ点）の電圧が論理回路１３のしきい値電圧を越え、論理回路１３の出力端子はハイレベル（約１０Ｖ）になる。これにより、トランジスタＱ１がオフして信号線Ｓ（図１７のｄ点）の電圧は容量Ｃ２の放電により徐々に低下する。しかし、ある程度まで低下すると、図１７のｄ点の電圧が論理回路１３のしきい値電圧よりも低くなり、論理回路１３の出力端子は再びローレベル（約０Ｖ）になる。このため、再びトランジスタＱ１がオンして、信号線Ｓの電圧は再び上昇する。これら一連の動作において、キャパシタＣ１は上述した差分電圧（２Ｖ）を保持している。
【００８３】
時刻Ｔ３６以降においては、このような動作を繰り返すことにより、信号線Ｓ（図１７のｄ点）は入力映像信号Ｖｉｎの電圧（約７．５Ｖ）に保持される。
【００８４】
なお、図１９に、負極性用の負荷駆動回路１１ｂの回路図を示す。この負極性用の負荷駆動回路１１ｂは、信号線Ｓを０Ｖ〜５Ｖの範囲で駆動するバッファ回路であり、このため、トランジスタＱ１はＮ型ＭＯＳトランジスタで、そのソース端子はグランドに接続されており、トランジスタＱ２、Ｑ３もＮ型ＭＯＳトランジスタに置き換えられている。また、スイッチＳＷ５は１０Ｖの電圧端子に接続されており、スイッチＳＷ６は０Ｖの電圧端子に接続されている。トランジスタＱ２のソース端子は反転キャンセル端子ＣＮＲに接続されており、トランジスタＱ３のドレイン端子はキャンセル端子ＣＮに接続されている。これ以外の点については、上述した正極性用の負荷駆動回路１１ａと同様の構成、動作であるので、ここではその詳しい説明は省略する。
【００８５】
以上のように、本実施形態に係る負荷駆動回路１１ａ、１１ｂによれば、信号線Ｓの電圧が入力映像信号Ｖｉｎの電圧よりも高くなると、トランジスタＱ１をオフして信号線Ｓの電圧を引き下げ、信号線Ｓの電圧が入力映像信号Ｖｉｎの電圧よりも低くなると、トランジスタＱ１をオンして信号線Ｓの電圧を引き上げるような制御を行うようにしたので、信号線Ｓの電圧を入力映像信号Ｖｉｎの電圧に略等しくする設定し且つ維持することができる。
【００８６】
また、図１７及び図１８に示すように、特性バラツキキャンセル期間（時刻Ｔ３３〜時刻Ｔ３５）で、入力映像信号Ｖｉｎの電圧と論理回路１３のしきい値電圧との差分電圧をキャパシタＣ１に保持し、この差分電圧をキャパシタＣ１に保持した状態でトランジスタＱ１をオン／オフ制御するようにしたので、論理回路１３のしきい値電圧がばらついても、安定期間（時刻Ｔ３６以降）に信号線Ｓに供給する電圧を入力映像信号Ｖｉｎの電圧と略等しい電圧に維持することができる。
【００８７】
しかも、図１７及び図１８に示すように、図１７のａ点にキャパシタＣ４を接続したので、特性バラツキキャンセル期間（時刻Ｔ３３〜時刻Ｔ３５）におけるａ点の電圧を、キャパシタへの書き込み期間（時刻Ｔ３２〜時刻Ｔ３３）で設定した入力映像信号Ｖｉｎの電圧に、安定的に保持することができる。すなわち、キャパシタＣ４がなき場合は、特性バラツキキャンセル期間（時刻Ｔ３３〜時刻Ｔ３５）における図１７のａ点の電圧はトランジスタＱ２、Ｑ３の容量等により多少なりとも浮動的になる。このため、本実施形態においては、図１７のａ点にキャパシタＣ４を接続することにより、キャパシタへの書き込み期間（時刻Ｔ３２〜時刻Ｔ３３）で、入力映像信号Ｖｉｎの電圧と０Ｖの差分電圧をキャパシタＣ４に保持し、これを特性バラツキキャンセル期間（時刻Ｔ３３〜時刻Ｔ３５）でも保持することにより、ａ点を安定的に入力映像信号Ｖｉｎに維持できるようにしたのである。
【００８８】
なお、本実施形態におけるトランジスタＱ２、Ｑ３をトランスファーゲートＴＧで構成することも可能である。図２０は、トランジスタＱ２、Ｑ３をトランスファーゲートＴＧに置き換えた正極性用の負荷駆動回路１１ａの回路図であり、図２１は、トランジスタＱ２、Ｑ３をトランスファーゲートＴＧに置き換えた負極性用の負荷駆動回路１１ｂの回路図である。これら図２０及び図２１に示すように、トランスファーゲートＴＧをＰ型のＭＯＳトランジスタＱ３１とＮ型のＭＯＳトランジスタＱ３２とで構成し、Ｐ型のＭＯＳトランジスタＱ３１のゲート端子をインバータＩＶを介してスイッチＳＷ７に接続するようにしてもよい。
【００８９】
〔第５実施形態〕
本発明の第５実施形態に係る負荷駆動回路は、上述した第４実施形態の負荷駆動回路を簡略化したものである。
【００９０】
図２２は負荷駆動回路の第５実施形態の回路図であり、上述した第４実施形態と同様に、例えば図３に示す液晶表示装置の信号線駆動回路３として用いられるものである。
【００９１】
図２２の回路は、図１７の回路のトランジスタＱ２、Ｑ３の代わりに、トランジスタＱ４を設けたことを特徴とする。トランジスタＱ４のソース／ドレイン電極のうち一方はキャパシタＣ１とスイッチＳＷ５との間に接続され、他方はキャパシタＣ３とスイッチＳＷ６との間に接続される。また、トランジスタＱ４のゲート端子はスイッチＳＷ７の一端に接続される。
【００９２】
図２２では、スイッチＳＷ１、ＳＷ３とキャパシタＣ１、Ｃ３、Ｃ４との接続点をａ、キャパシタＣ１と論理回路１３との接続点をｂ、論理回路１３とトランジスタＱ１との接続点をｃ、スイッチＳＷ１、ＳＷ２の接続点をｄ、キャパシタＣ３とスイッチＳＷ６との接続点をｅとしている。
【００９３】
なお、キャパシタＣ１が本実施形態における差分電圧保持回路を構成し、第１の電圧ＶＤＤが本実施形態における第１電圧供給回路を構成し、スイッチＳＷ５〜ＳＷ７とトランジスタＱ４とキャパシタＣ３とが本実施形態におけるしきい値電圧設定回路を構成し、キャパシタＣ４が本実施形態における入力電圧維持回路を構成する。
【００９４】
図２３は図２２の負荷駆動回路１１ａ内の各部のタイミング図であり、以下、このタイミング図を用いて図２２の負荷駆動回路１１ａの動作を説明する。
【００９５】
まず、時刻Ｔ４１〜Ｔ４２の期間内に、スイッチ切換制御回路１２はスイッチＳＷ４のみをオンする。これにより、信号線Ｓの電圧は第２の電圧ＶＤと同じ電圧（例えば５Ｖ）になる。
【００９６】
次に、時刻Ｔ４２〜Ｔ４３の期間内に、スイッチ切換制御回路１２はスイッチＳＷ１、ＳＷ２、ＳＷ４、ＳＷ７をオフして、スイッチＳＷ３、ＳＷ５、ＳＷ６をオンする。これにより、図２２のａ点の電圧は入力映像信号Ｖｉｎの電圧（例えば、７．５Ｖ）になる。この期間内は、スイッチＳＷ１がオフであるため、信号線Ｓ（図２２のｄ点）の電圧は５Ｖを維持する。また、スイッチＳＷ５、ＳＷ６がオンであるため、図２２のｂ点は０Ｖに、ｅ点は１０Ｖになる。スイッチＳＷ７がオフ状態であるので、トランジスタＱ４もオフ状態になる。また、キャパシタＣ４は入力信号Ｖｉｎの電圧である７．５Ｖを保持する。
【００９７】
次に、時刻Ｔ４３〜Ｔ４５の期間内に、スイッチ切換制御回路１２はスイッチＳＷ７のみをオンする。このとき、トランジスタＱ４はオン状態であるため、図２２のｂ点とｅ点が短絡し、両電圧は一致する方向に変化する。具体的には、ｂ点の電圧は０Ｖから徐々に上昇し、ｅ点の電圧は１０Ｖから徐々に低下する。
【００９８】
時刻Ｔ４４になると、論理回路１３の入力端子（図２２のｂ点）の電圧が論理回路１３のしきい値電圧を越え、論理回路１３の出力電圧がハイレベル（例えば、１０Ｖ）に変化する。これにより、トランジスタＱ４がオフし、ｂ点の電圧はそれ以上には上昇しなくなる。これにより、論理回路１３の入力端子（図２２のｂ点）の電圧は、論理回路１３のしきい値電圧に略等しく設定される。この際、図２２のａ点の電圧はキャパシタＣ４により入力映像信号の電圧である７．５Ｖに安定的に維持される。このため、論理回路１３のしきい値電圧（例えば、５．５Ｖ）と入力映像信号Ｖｉｎの電圧（例えば、７．５Ｖ）との差分電圧（例えば、２Ｖ）が、キャパシタＣ４に保持される。
【００９９】
次に、時刻Ｔ４５になると、スイッチ切換制御回路１２はスイッチＳＷ１、ＳＷ２をオンし、スイッチＳＷ３〜ＳＷ７をオフする。これにより、キャパシタＣ１が上述した差分電圧（２Ｖ）を保持した状態で、図２２のａ点、ｂ点の電圧がいったん下がってトランジスタＱ１がオンし、信号線Ｓの電圧は徐々に上昇する。
【０１００】
次に、時刻Ｔ４６になると、論理回路１３の入力端子（図２２のｂ点）の電圧が論理回路１３のしきい値電圧を越え、論理回路１３の出力端子はハイレベル（約１０Ｖ）になる。これにより、トランジスタＱ１がオフして信号線Ｓ（図２２のｄ点）の電圧は容量Ｃ２の放電により徐々に低下する。しかし、ある程度まで低下すると、図２２のｄ点の電圧が論理回路１３のしきい値電圧よりも低くなり、論理回路１３の出力端子は再びローレベル（約０Ｖ）になる。このため、再びトランジスタＱ１がオンして、信号線Ｓの電圧は再び上昇する。
【０１０１】
時刻Ｔ４６以降においては、このような動作を繰り返すことにより、信号線Ｓ（図２２のｄ点）は入力映像信号Ｖｉｎの電圧（約７．５Ｖ）に保持される。
【０１０２】
なお、図２４に、負極性用の負荷駆動回路１１ｂの回路図を示す。この負極性用の負荷駆動回路１１ｂは、信号線Ｓを０Ｖ〜５Ｖの範囲で駆動するバッファ回路であり、このため、トランジスタＱ１はＮ型ＭＯＳトランジスタで、そのソース端子はグランドに接続されており、トランジスタＱ４もＮ型ＭＯＳトランジスタに置き換えられている。また、スイッチＳＷ５は１０Ｖの電圧端子に接続されており、スイッチＳＷ６は０Ｖの電圧端子に接続されている。これ以外の点については、上述した正極性用の負荷駆動回路１１ａと同様の構成、動作であるので、ここではその詳しい説明は省略する。
【０１０３】
以上のように、本実施形態に係る負荷駆動回路１１ａ、１１ｂによれば、信号線Ｓの電圧が入力映像信号Ｖｉｎの電圧よりも高くなると、トランジスタＱ１をオフして信号線Ｓの電圧を引き下げ、信号線Ｓの電圧が入力映像信号Ｖｉｎの電圧よりも低くなると、トランジスタＱ１をオンして信号線Ｓの電圧を引き上げるような制御を行うようにしたので、信号線Ｓの電圧を入力映像信号Ｖｉｎの電圧に略等しくする設定し且つ維持することができる。
【０１０４】
また、図２２及び図２３に示すように、特性バラツキキャンセル期間（時刻Ｔ４３〜時刻Ｔ４５）で、入力映像信号Ｖｉｎの電圧と論理回路１３のしきい値電圧との差分電圧をキャパシタＣ１に保持し、この差分電圧をキャパシタＣ１に保持した状態でトランジスタＱ１をオン／オフ制御するようにしたので、論理回路１３のしきい値電圧がばらついても、安定期間（時刻Ｔ４６以降）に信号線Ｓに供給する電圧を入力映像信号Ｖｉｎの電圧と略等しい電圧に維持することができる。
【０１０５】
しかも、図２２及び図２３に示すように、図２２のａ点にキャパシタＣ４を接続したので、特性バラツキキャンセル期間（時刻Ｔ４３〜時刻Ｔ４５）におけるａ点の電圧を、キャパシタへの書き込み期間（時刻Ｔ４２〜時刻Ｔ４３）で設定した入力映像信号Ｖｉｎの電圧に、安定的に保持することができる。すなわち、キャパシタＣ４がなき場合は、特性バラツキキャンセル期間（時刻Ｔ４３〜時刻Ｔ４５）における図２２のａ点の電圧はトランジスタＱ２、Ｑ３の容量等により多少なりとも浮動的になる。このため、本実施形態においては、図２２のａ点にキャパシタＣ４を接続することにより、キャパシタへの書き込み期間（時刻Ｔ４２〜時刻Ｔ４３）で、入力映像信号Ｖｉｎの電圧と０Ｖの差分電圧をキャパシタＣ４に保持し、これを特性バラツキキャンセル期間（時刻Ｔ４３〜時刻Ｔ４５）でも保持することにより、ａ点を安定的に入力映像信号Ｖｉｎの電圧に維持できるようにしたのである。
【０１０６】
なお、本実施形態におけるトランジスタＱ４をトランスファーゲートＴＧで構成することも可能である。図２５は、トランジスタＱ４をトランスファーゲートＴＧに置き換えた正極性用の負荷駆動回路１１ａの回路図であり、図２６は、トランジスタＱ４をトランスファーゲートＴＧに置き換えた負極性用の負荷駆動回路１１ｂの回路図である。これら図２５及び図２６に示すように、トランスファーゲートＴＧをＰ型のＭＯＳトランジスタＱ４１とＮ型のＭＯＳトランジスタＱ４２とで構成し、一方をインバータＩＶを介してスイッチＳＷ７に接続するようにしてもよい。
【０１０７】
なお、本発明は上記実施形態に限定されず種々に変形可能である。例えば、上記実施形態では、本発明に係る負荷駆動回路を液晶表示装置内の信号線駆動回路３に適用した例を説明したが、本発明は信号線駆動回路３以外にも幅広く適用することができる。
【０１０８】
また、図１等に示す各種スイッチは、トランスファーゲートやアナログスイッチを用いて構成することができる。
【０１０９】
また、図１等では、入力された信号を反転増幅するインバータを２段縦続接続して論理回路１３を構成する例を説明したが、トランジスタを組み合わせて構成されるものであれば、論理回路１３の内部構成に特に制限はない。
【０１１０】
さらに、上述した実施形態においては、信号線Ｓを予め５Ｖに設定し、入力映像信号Ｖｉｎが５Ｖよりも高い場合は正極性の負荷駆動回路１１ａを駆動させて信号線Ｓを５Ｖから入力映像信号Ｖｉｎまで上昇させ、入力信号線Ｖｉｎが５Ｖよりも低い場合は負極性の負荷駆動回路１１ｂを駆動させて信号線Ｓを５Ｖから入力映像信号Ｖｉｎまで降下させることとし、信号線Ｓに設定する電圧の正確性を向上させた。しかし、正極性の負荷駆動回路１１ａと負極性の負荷駆動回路１１ｂの双方を設ける必要は必ずしもない。例えば、信号線Ｓを予め０Ｖに設定し、正極性の負荷駆動回路のみで信号線Ｓを０Ｖ〜１０Ｖまでの入力映像信号Ｖｉｎの電圧に上昇させるようにしてもよい。
【０１１１】
また、上述した実施形態においては、図２の正極性用の負荷駆動回路１１ａと負極性用の負荷駆動回路１１ｂのいずれか一方を入力映像信号Ｖｉｎの電圧に応じて駆動させることとしたが、入力映像信号Ｖｉｎの電圧にかかわらず双方の負荷駆動回路１１ａ、１１ｂを同時期に駆動させるようにしてもよい。
【０１１２】
【発明の効果】
以上詳細に説明したように、本発明によれば、論理回路の入力端子の電圧を論理回路のしきい値電圧に略等しく設定した後に、外部からの入力信号を駆動負荷に供給するため、論理回路のしきい値がばらついても、駆動負荷に供給される電圧がその影響を受けなくなる。したがって、本発明を例えば液晶表示装置の信号線駆動回路に適用した場合には、輝度むらのない表示品質に優れた駆動回路一体型の液晶表示装置が得られる。
【図面の簡単な説明】
【図１】負荷駆動回路の主要部の構成を示す第１実施形態の回路図。
【図２】負荷駆動回路全体の構成を示す概略ブロック図。
【図３】図２の負荷駆動回路を信号線駆動回路として用いた液晶表示装置の概略ブロック図。
【図４】正極性用の負荷駆動回路と負極性用の負荷駆動回路の動作区分を説明するための図。
【図５】第１実施形態の負荷駆動回路内の各部のタイミング図。
【図６】第１実施形態の負極性用の負荷駆動回路の詳細構成を示す回路図。
【図７】負荷駆動回路の第２実施形態の回路図。
【図８】第２実施形態の負荷駆動回路の各部のタイミング図。
【図９】第２実施形態の負極性用の負荷駆動回路の詳細構成を示す回路図。
【図１０】第２実施形態における正極性用の負荷駆動回路の変形例を示す回路図。
【図１１】第２実施形態における負極性用の負荷駆動回路の変形例を示す回路図。
【図１２】負荷駆動回路の第３実施形態の回路図。
【図１３】第３実施形態の負荷駆動回路内の各部のタイミング図。
【図１４】第３実施形態の負極性用の負荷駆動回路の詳細構成を示す回路図。
【図１５】第３実施形態における正極性用の負荷駆動回路の変形例を示す回路図。
【図１６】第３実施形態における負極性用の負荷駆動回路の変形例を示す回路図。
【図１７】負荷駆動回路の第４実施形態の回路図。
【図１８】第４実施形態の負荷駆動回路の各部のタイミング図。
【図１９】第４実施形態の負極性用の負荷駆動回路の詳細構成を示す回路図。
【図２０】第４実施形態における正極性用の負荷駆動回路の変形例を示す回路図。
【図２１】第４実施形態における負極性用の負荷駆動回路の変形例を示す回路図。
【図２２】負荷駆動回路の第５実施形態の回路図。
【図２３】第５実施形態の負荷駆動回路の各部のタイミング図。
【図２４】第５実施形態の負極性用の負荷駆動回路の詳細構成を示す回路図。
【図２５】第５実施形態における正極性用の負荷駆動回路の変形例を示す回路図。
【図２６】第５実施形態における負極性用の負荷駆動回路の変形例を示す回路図。
【符号の説明】
１ＴＦＴ
２画素アレイ部
３信号線駆動回路
４走査線駆動回路
１１ａ、１１ｂ負荷駆動回路
１２スイッチ切換制御回路
１３論理回路
Ｑ１トランジスタ
Ｑ２、Ｑ３トランジスタ
ＳＷ１〜ＳＷ４スイッチ[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a circuit for supplying an input signal from the outside to a driving load, for example, a signal line driving circuit of a liquid crystal display device integrated with a driving circuit.
[0002]
[Prior art]
The liquid crystal display device includes a pixel array portion in which signal lines and scanning lines are arranged in a matrix, and a drive circuit that drives the signal lines and the scanning lines. Conventionally, since the pixel array portion and the drive circuit are formed on separate substrates, it is difficult to reduce the cost of the liquid crystal display device, and the ratio of the actual screen size to the external dimensions of the liquid crystal display device is increased. It was also difficult.
[0003]
[Problems to be solved by the invention]
In recent years, manufacturing technology for forming TFTs (Thin Film Transistors) using polysilicon as a material on a glass substrate has progressed. By using this technology, the pixel array unit and the drive circuit can be formed on the same substrate. Also became possible.
[0004]
However, it is difficult to form polysilicon TFTs with uniform characteristics on a glass substrate at present, and the threshold voltage and mobility vary. Therefore, even if the pixel array portion and the drive circuit are formed on the same substrate, there is a risk that display quality such as luminance unevenness may be deteriorated due to variations in TFT characteristics, and power consumption also increases.
[0005]
The present invention has been made in view of these points, and an object of the present invention is to provide a load drive circuit in which the voltage supplied to the drive load does not fluctuate due to the influence of variations in transistor characteristics. It is in.
[0006]
  In one aspect of the present invention, there is provided a load drive circuit that receives an input signal having a predetermined voltage amplitude and supplies the voltage of the input signal to a signal line to which a load is connected,
  A first voltage supply circuit for supplying a first voltage to the signal line;
  A first switch for turning on / off the supply of voltage from the first voltage supply circuit to the signal line;
  A logic circuit that reverses the output logic when the input voltage reaches a predetermined threshold voltage, and controls on / off of the first switch;
  A differential voltage holding circuit for holding a differential voltage between the threshold voltage of the logic circuit and the voltage of the input signal;
  A threshold voltage setting circuit for setting one end of the differential voltage holding circuit to a threshold voltage of the logic circuit when setting the differential voltage to be held by the differential voltage holding circuit in the differential voltage holding circuit; ,
  An input voltage maintaining circuit for maintaining the other end of the differential voltage holding circuit at the voltage of the input signal when setting the differential voltage to be held by the differential voltage holding circuit in the differential voltage holding circuit;
  With,
The input voltage maintaining circuit includes a first capacitor having one end connected to the differential voltage holding circuit and the other end connected to a terminal of a second voltage;
The differential voltage holding circuit includes a second capacitor having one end connected to the input voltage maintaining circuit and the other end connected to the logic circuit.
The threshold voltage setting circuit includes:
One end is connected to the one end of the second capacitor, and when the differential voltage to be held by the differential voltage holding circuit is set in the differential voltage holding circuit, the other end is connected to a third voltage terminal. A third capacitor;
When setting the differential voltage to be held by the differential voltage holding circuit to the differential voltage holding circuit, one end is connected to the terminal of the third voltage and the other end is to be held by the differential voltage holding circuit. When the voltage is set in the differential voltage holding circuit, the differential voltage holding circuit is connected to an inverting cancel terminal that linearly changes from the third voltage to the fourth voltage, and the differential voltage holding circuit should hold the differential voltage. A third switch that is turned on when setting the circuit;
When setting the differential voltage to be held by the differential voltage holding circuit to the differential voltage holding circuit, one end is connected to the terminal of the fourth voltage, and the other end is to be held by the differential voltage holding circuit. When setting the voltage in the differential voltage holding circuit, the differential voltage is connected to a cancel terminal that linearly changes from the fourth voltage to the third voltage, and the differential voltage to be held by the differential voltage holding circuit is the differential voltage. A fourth switch that is turned on when setting the holding circuit;
With
When setting the differential voltage to be held by the differential voltage holding circuit in the differential voltage holding circuit, the other end of the second capacitor that is an input terminal of the logic circuit is the threshold value of the logic circuit. Reversibly heavy discharge the second capacitor and the third capacitor so as to be substantially equal to the voltage;
A load driving circuit is provided.
[0008]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, a load driving circuit according to the present invention will be specifically described with reference to the drawings. Hereinafter, an example in which the load driving circuit according to the present invention is applied to a signal line driving circuit of a liquid crystal display device will be described.
[0009]
[First Embodiment]
The load driving circuit according to the first embodiment of the present invention holds the differential voltage between the voltage of the input video signal and the threshold voltage of the logic circuit in the capacitor, and controls the voltage of the signal line that supplies the input video signal. By turning on / off the transistor in the logic circuit, the capacitor tries to absorb the variation in threshold voltage at which the logic output of the logic circuit is inverted. More details will be described below.
[0010]
FIG. 1 is a circuit diagram showing the configuration of the main part of the load drive circuit according to the first embodiment of the present invention, FIG. 2 is a schematic block diagram showing the configuration of the entire load drive circuit, and FIG. FIG. 4 is a schematic block diagram of a liquid crystal display device using the load drive circuit shown as a signal line drive circuit, and FIG. 4 is a diagram for explaining the operation division of the positive load drive circuit and the positive load drive circuit.
[0011]
The liquid crystal display device shown in FIG. 3 includes a pixel array section 2 in which signal lines S1 to Sn and scanning lines G1 to Gn are formed vertically and horizontally and pixel display TFTs 1 are arranged in the vicinity of the intersections, and each signal line S1. To signal line drive circuit 3 for driving Sn and scanning line drive circuit 4 for driving scanning lines G1 to Gn.
[0012]
3 are formed on the same substrate, and the transistors forming the signal line driving circuit 3 and the scanning line driving circuit 4 are formed by the same manufacturing process as that of the pixel display TFT 1.
[0013]
The signal line drive circuit 3 is configured using the load drive circuit shown in FIG. The load drive circuit in FIG. 2 switches a positive load drive circuit 11a, a negative load drive circuit 11b, and various switches in the load drive circuits 11a and 11b provided corresponding to the signal lines. And a switch switching control circuit 12 for controlling.
[0014]
FIG. 4 is a diagram for explaining functional categories of the positive polarity load drive circuit 11a and the negative polarity load drive circuit 11b. As shown in FIG. 4, in this embodiment, the input video signal Vin is a signal between 0V and 10V, and this is divided into two cases where the input video signal Vin is 0V-5V and 5V-10. The load drive circuit 11a for positive polarity and the load drive circuit 11b for negative polarity are driven.
[0015]
That is, the negative polarity load drive circuit 11b sets the signal line S to 5V in advance, and lowers the voltage of the signal line S to the voltage of the input video signal Vin when the input video signal Vin is 0V to 5V. It is a buffer circuit that operates in The positive load driving circuit 11a operates such that the signal line S is set to 5V in advance and the voltage of the signal line S is increased to the voltage of the input video signal Vin when the input video signal Vin is 5V to 10V. It is a buffer circuit. Which of these load drive circuits 11a and 11b is driven is controlled by the switch changeover control circuit 12.
[0016]
In the present embodiment, the voltage set in advance on the signal line S is set to 5 V, which is an intermediate voltage of the input video signal Vin having a voltage amplitude of 0 to 10 V. However, the voltage is set to a voltage other than the intermediate voltage. It may be.
[0017]
FIG. 1 is a circuit diagram of a load drive circuit 11a for positive polarity. As shown in FIG. 1, each of the load driving circuits 11a includes switches SW1 to SW4, a transistor Q1 composed of a PMOS transistor, a logic circuit 13 in which inverters are cascade-connected, and a capacitor C1. As shown in FIG. 3, a pixel display TFT, a liquid crystal capacitor, an auxiliary capacitor, and the like are connected to the signal line S driven by the load driving circuits 11a and 11b. In FIG. The load of the line S is equivalently represented by a resistor R and a capacitor C2.
[0018]
One ends of the switches SW1 and SW2 are connected to the signal line S, the other end of the switch SW1 is connected to one end of the switch SW3 and one end of the capacitor C1, and the input video signal Vin is supplied to the other end of the switch SW3. The other end of the capacitor C1 is connected to the input terminal of the logic circuit 13, and the output terminal of the logic circuit 13 is connected to the gate terminal of the transistor Q1. A first voltage VDD (for example, 10 V) is applied to the source terminal of the transistor Q1, and the other end of the switch SW2 is connected to the drain terminal. A signal line S is connected to one end of the switch SW4, and a second voltage VD (for example, 5V) is applied to the other end of the switch SW4. The switches SW1 to SW4 are controlled to be switched by the switch switching control circuit 12 shown in FIG.
[0019]
In FIG. 1, the connection point between the switch SW1 and the capacitor C1 is a, the connection point between the capacitor C1 and the logic circuit 13 is b, the connection point between the logic circuit 13 and the transistor Q1 is c, and the connection point between the switches SW1 and SW2 is the connection point. d.
[0020]
The capacitor C1 constitutes a differential voltage holding circuit in the present embodiment, and the first voltage VDD constitutes a first voltage supply circuit in the present embodiment.
[0021]
FIG. 5 is a timing chart of each part in the load drive circuit 11a of FIG. 1, and the operation of the circuit of FIG. 1 will be described below using this timing chart. First, during the period of time T1 to T2, the switch switching control circuit 12 turns off the switches SW1 to SW3 and turns on the switch SW4. As a result, the voltage of the signal line S (point d in FIG. 1) becomes the same voltage (for example, 5 V) as the second voltage VD.
[0022]
Next, within the period of time T2 to T3, the switch switching control circuit 12 turns on only the switch SW3. As a result, the voltage at point a in FIG. 1 becomes equal to the voltage of the input video signal Vin. FIG. 5 shows an example in which the voltage of the input video signal Vin is 7.5V. However, since the switch SW1 is off, the voltage of the signal line S (point d in FIG. 1) maintains 5V.
[0023]
Assuming that the threshold voltage at which the output logic of the logic circuit 13 is inverted is 5.5 V, the voltage at the input terminal (point b in FIG. 1) of the logic circuit 13 is changed to this logic circuit by some means. A threshold voltage of 13 is set. The method for setting the point b in FIG. 1 to the threshold voltage of the logic circuit 13 will be described in another embodiment to be described later. When the input terminal of the logic circuit 13 is set to a threshold voltage, the voltage at the output terminal (point c in FIG. 1) of the logic circuit 13 is theoretically around 5V, which is an intermediate voltage between 0V and 10V. However, in reality, the voltage at the point b in FIG. 1 is slightly higher or lower than the threshold voltage of 5.5 V. In this case, the output terminal of the logic circuit 13 (point c in FIG. 1). ) May be 10V or 0V, respectively. FIG. 5 shows an example of 10V.
[0024]
However, since the switch SW1 and the switch SW2 are OFF during the period from the time T1 to the time T2, no matter what the output voltage of the logic circuit 13 is, the input to the signal line S after the time T3 described later. There is no effect on the output of the video signal Vin.
[0025]
At this time, since the switch SW3 is on, the voltage at point a in FIG. 1 is 7.5 V, which is the voltage of the input video signal Vin. Therefore, the capacitor C1 holds a differential voltage (2 V) between the voltage (7.5 V) of the input video signal Vin and the threshold voltage (5.5 V) of the logic circuit 13.
[0026]
Next, after time T3, the switch switching control circuit 12 turns on the switches SW1 and SW2 and turns off the switches SW3 and SW4. At the time T3, the point a in FIG. 1 is 7.5V, whereas the point d is 5V. Therefore, when the switch SW1 is turned on, the voltage at the point a is lowered due to the point d. Since the capacitor C1 maintains the above-described differential voltage (2V), the voltage at the point b in FIG. 1 which is the other end of the capacitor C1 also decreases following the voltage at the point a, and the output of the logic circuit 13 Is inverted to a low level (for example, 0 V). Thereby, the transistor Q1 is turned on, the first voltage VDD is supplied to the signal line S through the transistor Q1 and the switch SW2, and the voltage of the signal line S (point d in FIG. 1) gradually increases.
[0027]
When the voltage of the signal line S increases, the voltages at points a and b in FIG. 1 also increase accordingly. Eventually, at time T4, the voltage of the signal line S becomes equal to 7.5V that is the voltage of the input video signal Vin, and the voltage at point a in FIG. 1 also becomes equal to 7.5V. Since the capacitor C1 holds the above-described differential voltage (2V), the voltage at the point b in FIG. 1 becomes the threshold voltage of 5.5V. For this reason, the output of the logic circuit 13 is inverted again and becomes a high level (for example, 10 V). Thereby, the transistor Q1 is turned off.
[0028]
When the transistor Q1 is turned off, the capacitor C2 on the signal line S is gradually discharged or the charge is redistributed in the signal line S, so that the voltage at the point d in FIG. When the voltage at the input terminal (point b in FIG. 1) falls below the threshold voltage of the logic circuit 13, the transistor Q1 is turned on again, and the voltage at the point d in FIG. 1 rises again. By repeating such an operation with the above-described differential voltage (2V) held in the capacitor C1, the voltage of the signal line S (point d in FIG. 1) is held at 7.5V which is the voltage of the input video signal Vin. Is done.
[0029]
FIG. 6 is a circuit diagram showing a detailed configuration of the negative polarity load driving circuit 11b. As shown in FIG. 6, the load driving circuit 11b is different from the load driving circuit 11a of FIG. 1 in that the transistor Q1 is n-type and the source electrode of the transistor Q1 is grounded. The same.
[0030]
As described above, in the first embodiment, the switches SW1 and SW2, the logic circuit 13, and the transistor Q1 form a feedback loop with the differential voltage held in the capacitor C1 shown in FIG. When the voltage of the signal line S becomes lower than the voltage of the input video signal Vin, control is performed to turn on the transistor Q1 and raise the voltage of the signal line S, and the voltage of the signal line S is substantially equal to the voltage of the input video signal Vin. When equal, the transistor Q1 is turned off. Thereby, the voltage of the signal line S is set to a voltage substantially equal to the voltage of the input video signal Vin.
[0031]
That is, in the first embodiment, since the differential voltage between the threshold voltage of the logic circuit 13 and the voltage of the input video signal Vin is held in the capacitor C1, the input video signal Vin is supplied to the signal line S. Even if the threshold voltage of the transistors constituting the transistor 13 varies, the voltage of the signal line S is not affected by the variation.
[0032]
[Second Embodiment]
Since the logic circuit 13 illustrated in FIG. 1 is configured by combining transistors, the output level of the logic circuit 13 may change due to variations in threshold values or mobility of the transistors and the circuit may not operate normally. Therefore, in the second embodiment described below, when the differential voltage between the threshold voltage of the logic circuit 13 and the voltage of the input video signal Vin is set in the capacitor C1, the point b is set to the threshold voltage of the logic circuit 13. The threshold voltage setting circuit to be set to is specifically clarified to cancel the variation in the characteristics of the logic circuit 13.
[0033]
FIG. 7 is a circuit diagram of the second embodiment of the load driving circuit, and is used as the signal line driving circuit 3 of the liquid crystal display device, similarly to the first embodiment. As in FIG. 1, the load drive circuit of FIG. 7 includes switches SW1 to SW4, a transistor Q1 composed of a PMOS transistor, a logic circuit 13 in which inverters are cascaded in two stages, and a capacitor C1. In addition, the load drive circuit of FIG. 7 includes a capacitor C3, switches SW5 to SW7, and PMOS transistors Q2 and Q3.
[0034]
One end of each of the capacitors C1 and C3 and one end of each of the switches SW1 and SW3 are connected to each other. The other end of the capacitor C1 is connected to the input terminal of the logic circuit 13 and one end of the switch SW5, and the other end of the switch SW5 is set to a third voltage (for example, 0V). One end of the switch SW6 is connected to the other end of the capacitor C3, and a fourth voltage (for example, 10V) is applied to the other end of the switch SW6.
[0035]
The output terminal of the logic circuit 13 is connected to one end of the switch SW7 and the gate terminal of the transistor Q1, and the other end of the switch SW7 is connected to the gate terminals of the transistors Q2 and Q3. One of the source / drain electrodes of the transistor Q2 is connected between the capacitor C1 and the switch SW5, and the other is connected to the cancel terminal CN. One of the source / drain electrodes of the transistor Q3 is connected between the capacitor C3 and the switch SW6, and the other is connected to the inversion cancel terminal CNR. A cancel voltage that linearly changes from 0 V to 10 V in a certain cycle is applied to the cancel terminal CN. An inversion cancel voltage that linearly changes from 10 V to 0 V in a certain cycle is applied to the inversion cancel terminal CNR.
[0036]
In FIG. 7, the connection point between the switches SW1 and SW3 and the capacitors C1 and C3 is a, the connection point between the capacitor C1 and the logic circuit 13 is b, the connection point between the logic circuit 13 and the transistor Q1 is c, and the switches SW1 and SW2 are connected. The connection point is d, and the connection point between the capacitor C3 and the switch SW6 is e.
[0037]
The capacitor C1 forms a differential voltage holding circuit in the present embodiment, the first voltage VDD forms a first voltage supply circuit in the present embodiment, and the switches SW5 to SW7, the transistors Q2, Q3, and the capacitor C3 include The threshold voltage setting circuit in the present embodiment is configured.
[0038]
FIG. 8 is a timing chart of each part in the load drive circuit of FIG. 7, and the operation of the circuit of FIG. 7 will be described below using this timing chart.
[0039]
First, during the period of time T11 to T12, the switch switching control circuit 12 turns on only the switch SW4. Thereby, the voltage of the signal line S becomes the same voltage (for example, 5 V) as the second voltage VD.
[0040]
Next, during the period from time T12 to T13, the switch switching control circuit 12 turns off the switches SW1, SW2, SW4, and SW7 and turns on the switches SW3, SW5, and SW6. As a result, the voltage at point a in FIG. 7 becomes the voltage of the input video signal Vin. FIG. 8 shows an example in which the voltage of the input video signal Vin is 7.5V. Since the switch SW1 is off, the voltage of the signal line (point d in FIG. 7) is maintained at 5V. Since the switches SW5 and SW6 are on, the connection point between the capacitor C1 and the switch SW5 (point b in FIG. 7) is 0V, and the connection point between the capacitor C3 and the switch SW6 (point e in FIG. 7) is 10V. become. Since the switch SW7 is off, both the transistors Q2 and Q3 are off.
[0041]
Next, within the period from time T13 to T15, the switch switching control circuit 12 turns on only the switch SW7. In the period from time T13 to time T15, the cancel terminal CN changes linearly from 0V to 10V, and the inversion cancel terminal CNR changes linearly from 10V to 0V. Note that the voltage setting of the CN terminal and the CNR terminal is performed by the switch switching control circuit 12 or another circuit block.
[0042]
Since the output of the logic circuit 13 is at the low level at time T13, both the transistors Q2 and Q3 are turned on, and the voltage at the connection point (point b in FIG. 7) between the capacitor C1 and the switch SW5 gradually increases. The voltage at the connection point (point e in FIG. 7) between C3 and the switch SW6 gradually decreases.
[0043]
At time T14, the voltage at the point b in FIG. 7 exceeds the threshold voltage (for example, 5.5V) of the logic circuit 13, the output of the logic circuit 13 becomes high level (about 10V), and the transistor Q1 and the transistor Both Q2 and Q3 are turned off. Therefore, during the period from time T14 to T15, the voltage at point b in FIG. 7 becomes the threshold voltage (for example, 5.5 V) of the logic circuit 13, and the voltage at point e in FIG. 4.5V).
[0044]
That is, when the input voltage of the logic circuit 13 becomes higher than the threshold voltage of the logic circuit 13, the transistors Q2 and Q3 are turned off, so that the voltage at the input terminal of the logic circuit 13 (point b in FIG. 7) is Are set to be equal to the threshold voltage of the logic circuit 13. At this time, since the point a in FIG. 7 is set to 7.5 V that is the voltage of the input video signal Vin, the voltage of the input signal Vin (7.5 V) and the threshold of the logic circuit 13 are applied to the capacitor C1. The differential voltage (2V) from the value voltage (5.5V) is held.
[0045]
Next, at time T15, the switch switching control circuit 12 turns on the switches SW1 and SW2 and turns off the switches SW3 to SW7. At time T15, the voltage of the signal line S is 5V, and the voltage at point a in FIG. 7 is 7.5V. Therefore, the voltage at point a in FIG. . Since the capacitor C1 holds the above-described differential voltage (2V), the voltage at the input terminal (point b in FIG. 7) of the logic circuit 13 also decreases following the voltage drop at the point a in FIG. The voltage at the point b in FIG. 7 eventually becomes lower than the threshold voltage of the logic circuit 13, and the output of the logic circuit 13 becomes low level (about 0V). Therefore, the transistor Q1 is turned on, the voltage of the signal line S (point d in FIG. 7) increases, and the voltages at points a, b, and e in FIG. 7 also increase accordingly. The capacitor C1 holds the differential voltage (2V) during these series of operations.
[0046]
Next, at time T16, the voltage at the signal line S and the point a becomes 7.5 V, which is equal to the voltage of the input video signal Vin. At this time, since the capacitor C1 holds the differential voltage (2V), the voltage at the input terminal of the logic circuit 13 (point b in FIG. 7) becomes 5.5V which is the threshold voltage. For this reason, the output terminal of the logic circuit 13 becomes high level (about 10V). As a result, the transistor Q1 is turned off and the voltage of the signal line S (point d in FIG. 7) gradually decreases due to the discharge of the capacitor C2. However, when the voltage drops to a certain level, the transistor Q1 is turned on again and the voltage of the signal line S Will rise again.
[0047]
In this way, by repeating the above-described operation while the capacitor C1 holds the differential voltage (2V), the signal line S (point d in FIG. 7) causes the voltage of the input video signal Vin (about 7.5V). ).
[0048]
FIG. 9 shows a circuit diagram of a negative polarity load drive circuit 11b. The negative load drive circuit 11b is a buffer circuit for driving the signal line S in the range of 0V to 5V. For this reason, the transistor Q1 is an N-type MOS transistor, and its source terminal is connected to the ground. The transistors Q2 and Q3 are also replaced with N-type MOS transistors. The switch SW5 is connected to a voltage terminal of 10V, and the switch SW6 is connected to a voltage terminal of 0V. The source terminal of the transistor Q2 is connected to the inverting cancel terminal CNR, and the drain terminal of the transistor Q3 is connected to the cancel terminal CN. The other points are the same as the configuration and operation of the positive polarity load drive circuit 11a described above, and therefore detailed description thereof is omitted here.
[0049]
As described above, the circuit of FIG. 7 is provided with two capacitors C1 and C3 that charge and discharge in opposite directions, and the input terminal (point b in FIG. 7) of the logic circuit 13 becomes threshold voltage. Since the transistors Q2 and Q3 are turned off at the time, the point b in FIG. 7 can be set to the threshold voltage of the logic circuit 13. For this reason, even if the threshold voltage of the logic circuit 13 varies, the differential voltage between the threshold voltage of the logic circuit 13 and the voltage of the input video signal Vin can be held in the capacitors C1.
[0050]
Therefore, after time T15 in FIG. 8, when the voltage of the signal line S becomes higher than the voltage of the input video signal Vin, the transistor Q1 is turned off to lower the voltage of the signal line S, and the voltage of the signal line S becomes the input video signal. When the voltage is lower than the voltage of the signal Vin, it is possible to perform control such that the transistor Q1 is turned on and the voltage of the signal line S is raised, and the voltage of the signal line S is set substantially equal to the voltage of the input video signal Vin. can do.
[0051]
Note that the transistors Q2 and Q3 in the present embodiment can also be configured by a transfer gate TG. FIG. 10 is a circuit diagram of a positive load driving circuit 11a in which the transistors Q2 and Q3 are replaced with transfer gates TG. FIG. 11 is a negative load driving in which the transistors Q2 and Q3 are replaced with transfer gates TG. It is a circuit diagram of the circuit 11b. As shown in FIGS. 10 and 11, the transfer gate TG is composed of a P-type MOS transistor Q31 and an N-type MOS transistor Q32. The gate terminal of the P-type MOS transistor Q31 is connected to a switch SW7 via an inverter IV. You may make it connect to.
[0052]
[Third Embodiment]
In the third embodiment, the circuit of the second embodiment (FIG. 7) is simplified.
[0053]
FIG. 12 is a circuit diagram of a third embodiment of the load driving circuit, which is used as the signal line driving circuit 3 of the liquid crystal display device shown in FIG. 3, for example, as in the first and second embodiments.
[0054]
The circuit of FIG. 12 is characterized in that a transistor Q4 is provided instead of the transistors Q2 and Q3 of the circuit of FIG. One of the source / drain electrodes of the transistor Q4 is connected between the capacitor C1 and the switch SW5, and the other is connected between the capacitor C3 and the switch SW6. The gate terminal of the transistor Q4 is connected to one end of the switch SW7.
[0055]
In FIG. 12, the connection point between the switches SW1 and SW3 and the capacitors C1 and C3 is a, the connection point between the capacitor C1 and the logic circuit 13 is b, the connection point between the logic circuit 13 and the transistor Q1 is c, and the switches SW1 and SW2 are connected. The connection point is d, and the connection point between the capacitor C3 and the switch SW6 is e.
[0056]
The capacitor C1 constitutes the differential voltage holding circuit in the present embodiment, the first voltage VDD constitutes the first voltage supply circuit in the present embodiment, and the switches SW5 to SW7, the transistor Q4, and the capacitor C3 are implemented in the present embodiment. A threshold voltage setting circuit in the embodiment is configured.
[0057]
FIG. 13 is a timing chart of each part in the load drive circuit of FIG. 12, and the operation of the circuit of FIG. 12 will be described below using this timing chart.
[0058]
First, within the period from time T21 to T22, the switch switching control circuit 12 turns on only the switch SW4. Thereby, the voltage of the signal line S becomes the same voltage (for example, 5 V) as the second voltage VD.
[0059]
Next, within the period of time T22-23, the switch switching control circuit 12 turns off the switches SW1, SW2, SW4, SW7 and turns on the switches SW3, SW5, SW6. As a result, the voltage at point a in FIG. 12 becomes the voltage of the input video signal Vin (for example, 7.5 V). During this period, since the switch SW1 is off, the voltage of the signal line S (point d in FIG. 12) maintains 5V. Since the switches SW5 and SW6 are on, the point b in FIG. 12 is 0V and the point e is 10V. Since the switch 7 is off, the transistor Q4 is turned off.
[0060]
Next, within the period of time T23 to T25, the switch switching control circuit 13 turns on only the switch SW7. At this time, since the transistor Q4 is in the on state, the points b and e in FIG. Specifically, the voltage at the point b gradually increases from 0V, and the voltage at the point e gradually decreases from 10V.
[0061]
At time T24, the voltage of the input terminal (point b in FIG. 12) of the logic circuit 13 exceeds the threshold voltage of the logic circuit 13, and the output voltage of the logic circuit 13 changes to a high level (for example, 10V). As a result, the transistor Q4 is turned off, and the voltage at the point b does not rise any further. As a result, the voltage at the input terminal (point b in FIG. 12) of the logic circuit 13 becomes substantially equal to the threshold voltage of the logic circuit 13. At this time, since the point a in FIG. 12 is maintained at 7.5 V which is the voltage of the input video signal Vin, the input voltage (7.5 V) and the threshold voltage (5 of the logic circuit 13) are applied to the capacitor C1. .5V) The differential voltage (2V) is held.
[0062]
Next, at time T25, the switch switching control circuit 12 turns on the switches SW1 and SW2, and turns off the switches SW3 to SW7. As a result, the voltages at points d and a in FIG. 12 are lowered, and the capacitor C1 holds the differential voltage (2 V). Therefore, the voltage at the point b is also lowered. For this reason, the output of the logic circuit 13 becomes a low level (for example, 0 V), the transistor Q1 is turned on, and the voltage of the signal line S gradually increases. Thereafter, the voltage at the point b rises following the rise in the voltage of the signal line S. Therefore, at time T26, the voltage at the point b exceeds the threshold voltage of the logic circuit 13, and the output of the logic circuit 13 is inverted. Then, it becomes a high level (for example, 10V). As a result, the transistor Q1 is turned off and the voltage of the signal line S does not rise any further.
[0063]
As described above, in the third embodiment, one end of each of the capacitors C1 and C3 is connected to the source / drain electrode of the transistor Q4, and the gate electrode of the transistor Q4 is controlled according to the output voltage of the logic circuit 13. Therefore, the voltage at the point b and the voltage at the point e in FIG. 12 can be reciprocally controlled, and the voltage at the input terminal of the logic circuit 13 (point b in FIG. 12) It can be set approximately equal to the threshold voltage. Therefore, the capacitor C1 can hold the differential voltage between the threshold voltage of the logic circuit 13 and the voltage of the input video signal Vin with a simpler circuit configuration than that of the second embodiment described above.
[0064]
FIG. 14 is a circuit diagram showing a detailed configuration of the negative polarity load drive circuit 11b. As shown in FIG. 14, the load driving circuit 11b differs from the load driving circuit 11a of FIG. 12 in that the transistors Q1 and Q4 are n-type MOS transistors and the source electrode of the transistor Q1 is grounded. Other configurations are the same.
[0065]
Note that the transistor Q4 in this embodiment can also be configured by a transfer gate TG. FIG. 15 is a circuit diagram of a load driving circuit 11a for positive polarity in which the transistor Q4 is replaced with a transfer gate TG, and FIG. 16 is a circuit diagram of a load driving circuit 11b for negative polarity in which the transistor Q4 is replaced with a transfer gate TG. FIG. As shown in FIGS. 15 and 16, the transfer gate TG may be composed of a P-type MOS transistor Q41 and an N-type MOS transistor Q42, and one of them may be connected to the switch SW7 via the inverter IV. .
[0066]
[Fourth Embodiment]
The load drive circuit according to the fourth embodiment connects another capacitor to the input video signal side terminal of the capacitor when the capacitor holds the differential voltage between the voltage of the input video signal and the threshold voltage of the logic circuit. This terminal can be stably held at the voltage of the input video signal. More details will be described below.
[0067]
FIG. 17 is a circuit diagram of the load drive circuit 11a for positive polarity. As shown in FIG. 17, each of the load driving circuits 11a includes switches SW1 to SW7, P-type MOS transistors Q1 to Q3 as analog switches, a logic circuit 13 in which inverters are cascade-connected, and capacitors C1 to C4. And have. The switches SW1 to SW7 are controlled to be switched by the switch switching control circuit 12 shown in FIG.
[0068]
One end of the switches SW1 and SW2 is connected to the signal line S, and the other end of the switch SW1 is connected to one end of the switch SW3 and one end of the capacitors C1, C3, and C4. The input video signal Vin is supplied to the other end of the switch SW3.
[0069]
The other end of the capacitor C1 is connected to the input terminal of the logic circuit 13, one end of the switch SW5, and the drain terminal of the transistor Q2. The output terminal of the logic circuit 13 is connected to the gate terminal of the transistor Q1 and one end of the switch SW7. A first voltage VDD (for example, 10 V) is applied to the source terminal of the transistor Q1, and the other end of the switch SW2 is connected to the drain terminal. A signal line S is connected to one end of the switch SW4, and a second voltage VD (for example, 5V) is applied to the other end of the switch SW4.
[0070]
The source terminal of the transistor Q2 is connected to the cancel terminal CN. A cancel voltage that linearly changes from 0V to 10V in a certain cycle is applied to the cancel terminal CN. The other end of the switch SW5 is set to a third voltage (for example, 0V).
[0071]
The other end of the capacitor C3 is connected to one end of the switch SW6 and the source terminal of the transistor Q3. The drain terminal of the transistor Q3 is connected to the inversion cancel terminal CNR. An inversion cancel voltage that linearly changes from 10 V to 0 V in a certain cycle is applied to the inversion cancel terminal CNR. The other end of the switch SW6 is set to a fourth voltage (for example, 10V). One end of the capacitor C4 is set to a fifth voltage (for example, 0V).
[0072]
In FIG. 17, the connection point between the switches SW1, SW3 and the capacitors C1, C3, C4 is a, the connection point between the capacitor C1 and the logic circuit 13 is b, the connection point between the logic circuit 13 and the transistor Q1 is c, and the switch SW1. , SW is a connection point d, and a connection point between the capacitor C3 and the switch SW6 is e.
[0073]
The capacitor C1 forms a differential voltage holding circuit in the present embodiment, the first voltage VDD forms a first voltage supply circuit in the present embodiment, and the switches SW5 to SW7, the transistors Q2, Q3, and the capacitor C3 include The threshold voltage setting circuit in the present embodiment is configured, and the capacitor C4 configures the input voltage maintaining circuit in the present embodiment.
[0074]
FIG. 18 is a timing chart of each part in the positive polarity load drive circuit 11a shown in FIG. 17, and the operation of the load drive circuit 11a of FIG. 17 will be described below using this timing chart.
[0075]
First, during the period from time T31 to T32, the switch switching control circuit 12 turns on only the switch SW4. Thereby, the voltage of the signal line S becomes the same voltage (for example, 5 V) as the second voltage VD.
[0076]
Next, within the period of time T32 to T33, the switch switching control circuit 12 turns off the switches SW1, SW2, SW4, and SW7 and turns on the switches SW3, SW5, and SW6. As a result, the voltage at point a in FIG. 17 becomes the voltage of the input video signal Vin. FIG. 17 shows an example in which the voltage of the input video signal Vin is 7.5V. As described above, since the voltage is 7.5 V, which is 5 V or more, the load driving circuit 11a for positive polarity drives the signal line S. Since the switch SW1 is off, the voltage of the signal line (point d in FIG. 17) is maintained at 5V. Further, since the switches SW5 and SW6 are on, the connection point between the capacitor C1 and the switch SW5 (point b in FIG. 17) is 0V, and the connection point between the capacitor C2 and the switch SW6 (point e in FIG. 17) is 10V. become. Since the switch SW7 is off, the transistors Q2 and Q3 are both off. The capacitor C4 holds 7.5V that is the voltage of the input signal Vin.
[0077]
Next, within the period of time T33 to T35, the switch switching control circuit 12 turns on only the switch SW7. During the period from time T33 to time T35, the voltage of the cancel terminal CN changes linearly from 0V to 10V, and the inversion cancel terminal CNR changes linearly from 10V to 0V. Note that the voltage setting of the CN terminal and the CNR terminal is performed by the switch switching control circuit 12 or another circuit block.
[0078]
Since the output of the logic circuit 13 is at the low level at time T33, the transistors Q2 and Q3 are both turned on, and the voltage at the connection point (point b in FIG. 17) between the capacitor C1 and the switch SW5 gradually increases. The voltage at the connection point (point e in FIG. 17) between C3 and the switch SW6 gradually decreases.
[0079]
At time T34, the voltage at the point b in FIG. 17 exceeds the threshold voltage (for example, 5.5V) of the logic circuit 13, the output of the logic circuit 13 becomes high level (about 10V), and the transistor Q1 and the transistor Both Q2 and Q3 are turned off. Therefore, during the period from time T34 to T35, the voltage at point b in FIG. 17 becomes the threshold voltage (for example, 5.5 V) of the logic circuit 13, and the voltage at point e in FIG. 10V−5.5V = 4.5V).
[0080]
That is, when the input voltage of the logic circuit 13 becomes higher than the threshold voltage of the logic circuit 13, the transistor Q2 is turned off, and the voltage at the point b in FIG. 17 is set equal to the threshold voltage of the logic circuit 13. . At this time, the voltage at point a in FIG. 17 is stably maintained at 7.5 V which is the voltage of the input video signal Vin by the capacitor C4. Therefore, a differential voltage between the threshold voltage (5.5 V) of the logic circuit 13 and the voltage (7.5 V) of the input video signal Vin is held in the capacitor C1.
[0081]
Next, at time T35, the switch switching control circuit 12 turns on the switches SW1 and SW2 and turns off the switches SW3 to SW7. At time T35, the voltage of the signal line S is 5V, and the voltage at point a in FIG. 17 is 7.5V. Therefore, the voltage at point a in FIG. . Since the capacitor C1 holds the above-described differential voltage (2V), the voltage at the input terminal of the logic circuit 13 (point b in FIG. 17) also decreases following the decrease in the voltage at the point a. Eventually, the voltage at the input terminal of the logic circuit 13 becomes lower than the threshold voltage of the logic circuit 13, and the output of the logic circuit 13 becomes low level (about 0V). Therefore, the transistor Q1 is turned on, the voltage of the signal line S (point d in FIG. 17) increases, and the voltages at points a, b, and e in FIG. 17 also increase accordingly.
[0082]
Next, at time T36, the voltage at the input terminal (point b in FIG. 17) of the logic circuit 13 exceeds the threshold voltage of the logic circuit 13, and the output terminal of the logic circuit 13 becomes high level (about 10V). . As a result, the transistor Q1 is turned off and the voltage of the signal line S (point d in FIG. 17) gradually decreases due to the discharge of the capacitor C2. However, when the voltage drops to some extent, the voltage at the point d in FIG. 17 becomes lower than the threshold voltage of the logic circuit 13, and the output terminal of the logic circuit 13 becomes low level (about 0V) again. For this reason, the transistor Q1 is turned on again, and the voltage of the signal line S rises again. In the series of operations, the capacitor C1 holds the above-described differential voltage (2V).
[0083]
After time T36, by repeating such an operation, the signal line S (point d in FIG. 17) is held at the voltage (about 7.5 V) of the input video signal Vin.
[0084]
FIG. 19 shows a circuit diagram of the negative polarity load drive circuit 11b. The negative load drive circuit 11b is a buffer circuit for driving the signal line S in the range of 0V to 5V. For this reason, the transistor Q1 is an N-type MOS transistor, and its source terminal is connected to the ground. The transistors Q2 and Q3 are also replaced with N-type MOS transistors. The switch SW5 is connected to a voltage terminal of 10V, and the switch SW6 is connected to a voltage terminal of 0V. The source terminal of the transistor Q2 is connected to the inverting cancel terminal CNR, and the drain terminal of the transistor Q3 is connected to the cancel terminal CN. The other points are the same as the configuration and operation of the positive polarity load drive circuit 11a described above, and therefore detailed description thereof is omitted here.
[0085]
As described above, according to the load driving circuits 11a and 11b according to the present embodiment, when the voltage of the signal line S becomes higher than the voltage of the input video signal Vin, the transistor Q1 is turned off and the voltage of the signal line S is lowered. When the voltage of the signal line S becomes lower than the voltage of the input video signal Vin, control is performed such that the transistor Q1 is turned on and the voltage of the signal line S is raised. It can be set and maintained approximately equal to the voltage of Vin.
[0086]
17 and 18, the differential voltage between the voltage of the input video signal Vin and the threshold voltage of the logic circuit 13 is held in the capacitor C1 during the characteristic variation cancellation period (time T33 to time T35). Since the transistor Q1 is controlled to be turned on / off while the differential voltage is held in the capacitor C1, even if the threshold voltage of the logic circuit 13 varies, the signal line S is output to the signal line S in the stable period (after time T36). The supplied voltage can be maintained at a voltage substantially equal to the voltage of the input video signal Vin.
[0087]
Moreover, as shown in FIGS. 17 and 18, since the capacitor C4 is connected to the point a in FIG. 17, the voltage at the point a in the characteristic variation cancellation period (time T33 to time T35) is changed to the writing period (time) to the capacitor. The voltage of the input video signal Vin set at T32 to time T33) can be stably held. That is, when the capacitor C4 is not provided, the voltage at the point a in FIG. 17 in the characteristic variation cancel period (time T33 to time T35) becomes somewhat floating depending on the capacity of the transistors Q2 and Q3. For this reason, in the present embodiment, the capacitor C4 is connected to the point a in FIG. 17 so that the difference between the voltage of the input video signal Vin and 0 V is obtained during the capacitor writing period (time T32 to time T33). By holding it at C4 and holding it even during the characteristic variation cancellation period (time T33 to time T35), the point a can be stably maintained in the input video signal Vin.
[0088]
Note that the transistors Q2 and Q3 in the present embodiment can also be configured by a transfer gate TG. FIG. 20 is a circuit diagram of a positive load driving circuit 11a in which the transistors Q2 and Q3 are replaced with transfer gates TG, and FIG. 21 is a negative load driving in which the transistors Q2 and Q3 are replaced with transfer gates TG. It is a circuit diagram of the circuit 11b. As shown in FIGS. 20 and 21, the transfer gate TG is composed of a P-type MOS transistor Q31 and an N-type MOS transistor Q32. The gate terminal of the P-type MOS transistor Q31 is connected to a switch SW7 via an inverter IV. You may make it connect to.
[0089]
[Fifth Embodiment]
The load drive circuit according to the fifth embodiment of the present invention is a simplified version of the load drive circuit of the fourth embodiment described above.
[0090]
FIG. 22 is a circuit diagram of the fifth embodiment of the load driving circuit, which is used as the signal line driving circuit 3 of the liquid crystal display device shown in FIG. 3, for example, as in the fourth embodiment described above.
[0091]
The circuit of FIG. 22 is characterized in that a transistor Q4 is provided instead of the transistors Q2 and Q3 of the circuit of FIG. One of the source / drain electrodes of the transistor Q4 is connected between the capacitor C1 and the switch SW5, and the other is connected between the capacitor C3 and the switch SW6. The gate terminal of the transistor Q4 is connected to one end of the switch SW7.
[0092]
In FIG. 22, the connection point between the switches SW1, SW3 and the capacitors C1, C3, C4 is a, the connection point between the capacitor C1 and the logic circuit 13 is b, the connection point between the logic circuit 13 and the transistor Q1 is c, and the switch SW1. , SW is a connection point d, and a connection point between the capacitor C3 and the switch SW6 is e.
[0093]
The capacitor C1 constitutes the differential voltage holding circuit in the present embodiment, the first voltage VDD constitutes the first voltage supply circuit in the present embodiment, and the switches SW5 to SW7, the transistor Q4, and the capacitor C3 are implemented in the present embodiment. The threshold voltage setting circuit in the embodiment is configured, and the capacitor C4 forms the input voltage maintaining circuit in the present embodiment.
[0094]
FIG. 23 is a timing chart of each part in the load drive circuit 11a of FIG. 22. Hereinafter, the operation of the load drive circuit 11a of FIG. 22 will be described using this timing chart.
[0095]
First, within the period from time T41 to T42, the switch switching control circuit 12 turns on only the switch SW4. Thereby, the voltage of the signal line S becomes the same voltage (for example, 5 V) as the second voltage VD.
[0096]
Next, within the period of time T42 to T43, the switch switching control circuit 12 turns off the switches SW1, SW2, SW4, and SW7 and turns on the switches SW3, SW5, and SW6. As a result, the voltage at point a in FIG. 22 becomes the voltage of the input video signal Vin (for example, 7.5 V). During this period, since the switch SW1 is off, the voltage of the signal line S (point d in FIG. 22) maintains 5V. Since the switches SW5 and SW6 are on, the point b in FIG. 22 is 0V and the point e is 10V. Since the switch SW7 is off, the transistor Q4 is also off. The capacitor C4 holds 7.5V that is the voltage of the input signal Vin.
[0097]
Next, within the period of time T43 to T45, the switch switching control circuit 12 turns on only the switch SW7. At this time, since the transistor Q4 is in the ON state, the points b and e in FIG. Specifically, the voltage at the point b gradually increases from 0V, and the voltage at the point e gradually decreases from 10V.
[0098]
At time T44, the voltage of the input terminal (point b in FIG. 22) of the logic circuit 13 exceeds the threshold voltage of the logic circuit 13, and the output voltage of the logic circuit 13 changes to a high level (for example, 10V). As a result, the transistor Q4 is turned off, and the voltage at the point b does not rise any further. Thereby, the voltage of the input terminal (point b in FIG. 22) of the logic circuit 13 is set substantially equal to the threshold voltage of the logic circuit 13. At this time, the voltage at point a in FIG. 22 is stably maintained at 7.5 V, which is the voltage of the input video signal, by the capacitor C4. For this reason, a differential voltage (for example, 2V) between the threshold voltage (for example, 5.5V) of the logic circuit 13 and the voltage (for example, 7.5V) of the input video signal Vin is held in the capacitor C4.
[0099]
Next, at time T45, the switch switching control circuit 12 turns on the switches SW1 and SW2, and turns off the switches SW3 to SW7. Thereby, in a state where the capacitor C1 holds the above-described differential voltage (2V), the voltages at the points a and b in FIG. 22 are once lowered, the transistor Q1 is turned on, and the voltage of the signal line S is gradually increased.
[0100]
Next, at time T46, the voltage of the input terminal (point b in FIG. 22) of the logic circuit 13 exceeds the threshold voltage of the logic circuit 13, and the output terminal of the logic circuit 13 becomes high level (about 10V). . Thereby, the transistor Q1 is turned off, and the voltage of the signal line S (point d in FIG. 22) gradually decreases due to the discharge of the capacitor C2. However, when the voltage drops to some extent, the voltage at the point d in FIG. 22 becomes lower than the threshold voltage of the logic circuit 13, and the output terminal of the logic circuit 13 becomes low level (about 0V) again. For this reason, the transistor Q1 is turned on again, and the voltage of the signal line S rises again.
[0101]
After time T46, the signal line S (point d in FIG. 22) is held at the voltage (about 7.5 V) of the input video signal Vin by repeating such an operation.
[0102]
FIG. 24 shows a circuit diagram of the negative polarity load drive circuit 11b. The negative load drive circuit 11b is a buffer circuit for driving the signal line S in the range of 0V to 5V. For this reason, the transistor Q1 is an N-type MOS transistor, and its source terminal is connected to the ground. The transistor Q4 is also replaced with an N-type MOS transistor. The switch SW5 is connected to a voltage terminal of 10V, and the switch SW6 is connected to a voltage terminal of 0V. The other points are the same as the configuration and operation of the positive polarity load drive circuit 11a described above, and therefore detailed description thereof is omitted here.
[0103]
As described above, according to the load driving circuits 11a and 11b according to the present embodiment, when the voltage of the signal line S becomes higher than the voltage of the input video signal Vin, the transistor Q1 is turned off and the voltage of the signal line S is lowered. When the voltage of the signal line S becomes lower than the voltage of the input video signal Vin, control is performed such that the transistor Q1 is turned on and the voltage of the signal line S is raised. It can be set and maintained approximately equal to the voltage of Vin.
[0104]
Further, as shown in FIG. 22 and FIG. 23, during the characteristic variation cancellation period (time T43 to time T45), the differential voltage between the voltage of the input video signal Vin and the threshold voltage of the logic circuit 13 is held in the capacitor C1. Since the transistor Q1 is controlled to be turned on / off while the differential voltage is held in the capacitor C1, even if the threshold voltage of the logic circuit 13 varies, the signal line S is output to the signal line S during the stable period (after time T46). The supplied voltage can be maintained at a voltage substantially equal to the voltage of the input video signal Vin.
[0105]
In addition, as shown in FIGS. 22 and 23, since the capacitor C4 is connected to the point a in FIG. 22, the voltage at the point a in the characteristic variation cancellation period (time T43 to time T45) is changed to the writing period (time) The voltage of the input video signal Vin set at T42 to time T43) can be stably held. That is, when the capacitor C4 is not provided, the voltage at the point a in FIG. 22 in the characteristic variation cancel period (time T43 to time T45) becomes somewhat floating due to the capacitance of the transistors Q2 and Q3. For this reason, in the present embodiment, the capacitor C4 is connected to the point a in FIG. 22 so that the voltage of the input video signal Vin and the differential voltage of 0V can be obtained in the capacitor during the capacitor writing period (time T42 to time T43). By holding it at C4 and holding it during the characteristic variation cancellation period (time T43 to time T45), the point a can be stably maintained at the voltage of the input video signal Vin.
[0106]
Note that the transistor Q4 in this embodiment can also be configured by a transfer gate TG. FIG. 25 is a circuit diagram of a positive polarity load driving circuit 11a in which the transistor Q4 is replaced with a transfer gate TG. FIG. 26 is a circuit diagram of a negative polarity load driving circuit 11b in which the transistor Q4 is replaced with a transfer gate TG. FIG. As shown in FIGS. 25 and 26, the transfer gate TG may be composed of a P-type MOS transistor Q41 and an N-type MOS transistor Q42, and one of them may be connected to the switch SW7 via the inverter IV. .
[0107]
In addition, this invention is not limited to the said embodiment, A various deformation | transformation is possible. For example, in the above embodiment, the example in which the load driving circuit according to the present invention is applied to the signal line driving circuit 3 in the liquid crystal display device has been described. However, the present invention can be widely applied to other than the signal line driving circuit 3. it can.
[0108]
The various switches shown in FIG. 1 and the like can be configured using transfer gates or analog switches.
[0109]
In addition, in FIG. 1 and the like, an example in which the logic circuit 13 is configured by cascading two stages of inverters that invert and amplify the input signal is described. However, if the logic circuit 13 is configured by combining transistors, the logic circuit 13 There are no particular restrictions on the internal configuration of the.
[0110]
Further, in the above-described embodiment, the signal line S is set to 5V in advance, and when the input video signal Vin is higher than 5V, the positive load driving circuit 11a is driven to change the signal line S from 5V to the input video signal. When the input signal line Vin is lower than 5V, the negative load drive circuit 11b is driven to lower the signal line S from 5V to the input video signal Vin, and the voltage set for the signal line S Improved accuracy. However, it is not always necessary to provide both the positive load driving circuit 11a and the negative load driving circuit 11b. For example, the signal line S may be set to 0 V in advance, and the signal line S may be raised to a voltage of the input video signal Vin from 0 V to 10 V only with a positive load driving circuit.
[0111]
In the embodiment described above, either the positive load driving circuit 11a or the negative load driving circuit 11b in FIG. 2 is driven according to the voltage of the input video signal Vin. Regardless of the voltage of the input video signal Vin, both the load drive circuits 11a and 11b may be driven at the same time.
[0112]
【The invention's effect】
As described above in detail, according to the present invention, the voltage of the input terminal of the logic circuit is set substantially equal to the threshold voltage of the logic circuit, and then the external input signal is supplied to the driving load. Even if the threshold value of the circuit varies, the voltage supplied to the driving load is not affected. Therefore, when the present invention is applied to, for example, a signal line drive circuit of a liquid crystal display device, a drive circuit integrated liquid crystal display device having excellent display quality without luminance unevenness can be obtained.
[Brief description of the drawings]
FIG. 1 is a circuit diagram of a first embodiment showing a configuration of a main part of a load driving circuit.
FIG. 2 is a schematic block diagram showing the configuration of the entire load drive circuit.
3 is a schematic block diagram of a liquid crystal display device using the load driving circuit of FIG. 2 as a signal line driving circuit.
FIG. 4 is a diagram for explaining an operation classification of a load driving circuit for positive polarity and a load driving circuit for negative polarity.
FIG. 5 is a timing chart of each part in the load driving circuit of the first embodiment.
FIG. 6 is a circuit diagram showing a detailed configuration of a negative polarity load drive circuit according to the first embodiment;
FIG. 7 is a circuit diagram of a second embodiment of a load driving circuit.
FIG. 8 is a timing chart of each part of the load drive circuit according to the second embodiment.
FIG. 9 is a circuit diagram showing a detailed configuration of a negative polarity load drive circuit according to a second embodiment;
FIG. 10 is a circuit diagram showing a modification of the load driving circuit for positive polarity in the second embodiment.
FIG. 11 is a circuit diagram showing a modification of the negative polarity load driving circuit in the second embodiment.
FIG. 12 is a circuit diagram of a third embodiment of a load driving circuit.
FIG. 13 is a timing chart of each part in the load driving circuit of the third embodiment.
FIG. 14 is a circuit diagram showing a detailed configuration of a negative polarity load drive circuit according to a third embodiment;
FIG. 15 is a circuit diagram showing a modification of the positive polarity load driving circuit in the third embodiment.
FIG. 16 is a circuit diagram showing a modification of the negative polarity load drive circuit in the third embodiment.
FIG. 17 is a circuit diagram of a fourth embodiment of the load driving circuit.
FIG. 18 is a timing chart of each part of the load drive circuit according to the fourth embodiment.
FIG. 19 is a circuit diagram showing a detailed configuration of a negative polarity load drive circuit according to a fourth embodiment;
FIG. 20 is a circuit diagram showing a modification of the positive polarity load drive circuit in the fourth embodiment.
FIG. 21 is a circuit diagram showing a modification of the negative polarity load drive circuit in the fourth embodiment.
FIG. 22 is a circuit diagram of a fifth embodiment of a load driving circuit;
FIG. 23 is a timing chart of each part of the load drive circuit according to the fifth embodiment.
FIG. 24 is a circuit diagram showing a detailed configuration of a negative polarity load drive circuit according to a fifth embodiment;
FIG. 25 is a circuit diagram showing a modification of the load driving circuit for positive polarity in the fifth embodiment.
FIG. 26 is a circuit diagram showing a modification of the negative polarity load drive circuit in the fifth embodiment.
[Explanation of symbols]
1 TFT
2 Pixel array section
3 Signal line drive circuit
4 Scanning line drive circuit
11a, 11b Load drive circuit
12 Switch control circuit
13 logic circuits
Q1 transistor
Q2, Q3 transistors
SW1 to SW4 switch

Claims

所定の電圧振幅の入力信号が入力され、この入力信号の電圧を負荷が接続されている信号線に供給する負荷駆動回路であって、
前記信号線に第１電圧を供給するための第１電圧供給回路と、
前記第１電圧供給回路から前記信号線への電圧の供給をオン／オフする第１スイッチと、
入力電圧が所定のしきい値電圧になると出力論理が反転して、前記第１スイッチのオン／オフを制御する論理回路と、
前記論理回路の前記しきい値電圧と前記入力信号の電圧との差分電圧を保持する差分電圧保持回路と、
前記差分電圧保持回路が保持すべき前記差分電圧を前記差分電圧保持回路に設定する際に、前記差分電圧保持回路の一端を前記論理回路のしきい値電圧に設定するしきい値電圧設定回路と、
前記差分電圧保持回路が保持すべき前記差分電圧を前記差分電圧保持回路に設定する際に、前記差分電圧保持回路の他端を前記入力信号の電圧に維持する入力電圧維持回路と、
を備え、
前記入力電圧維持回路は、一端が前記差分電圧保持回路に接続され、他端が第２電圧の端子に接続された、第１キャパシタを、備え、
前記差分電圧保持回路は、一端が前記入力電圧維持回路に接続され、他端が前記論理回路に接続された、第２キャパシタを、備え、
前記しきい値電圧設定回路は、
一端が前記第２キャパシタの前記一端に接続され、前記差分電圧保持回路が保持すべき前記差分電圧を前記差分電圧保持回路に設定する際には他端が第３電圧の端子に接続される、第３キャパシタと、
前記差分電圧保持回路が保持すべき前記差分電圧を前記差分電圧保持回路に設定する際には一端が前記第３電圧の端子に接続され、他端が前記差分電圧保持回路が保持すべき前記差分電圧を前記差分電圧保持回路に設定する際に前記第３電圧から第４電圧に直線的に変化する反転キャンセル端子に接続され、前記差分電圧保持回路が保持すべき前記差分電圧を前記差分電圧保持回路に設定する際にはオン状態になる、第３スイッチと、
前記差分電圧保持回路が保持すべき前記差分電圧を前記差分電圧保持回路に設定する際には一端が前記第４電圧の端子に接続され、他端が前記差分電圧保持回路が保持すべき前記差分電圧を前記差分電圧保持回路に設定する際には前記第４電圧から前記第３電圧に直線的に変化するキャンセル端子に接続され、前記差分電圧保持回路が保持すべき前記差分電圧を前記差分電圧保持回路に設定する際にはオン状態になる、第４スイッチと、
を備え、
前記差分電圧保持回路が保持すべき前記差分電圧を前記差分電圧保持回路に設定する際には、前記論理回路の入力端子である前記第２キャパシタの前記他端が前記論理回路の前記しきい値電圧と略等しくなるように、前記第２キャパシタと前記第３キャパシタとを相反的に充放電させる、
ことを特徴とする負荷駆動回路。A load driving circuit for inputting an input signal having a predetermined voltage amplitude and supplying a voltage of the input signal to a signal line to which a load is connected,
A first voltage supply circuit for supplying a first voltage to the signal line;
A first switch for turning on / off voltage supply from the first voltage supply circuit to the signal line;
A logic circuit that reverses the output logic when the input voltage reaches a predetermined threshold voltage and controls on / off of the first switch;
A differential voltage holding circuit for holding a differential voltage between the threshold voltage of the logic circuit and the voltage of the input signal;
A threshold voltage setting circuit for setting one end of the differential voltage holding circuit to a threshold voltage of the logic circuit when setting the differential voltage to be held by the differential voltage holding circuit in the differential voltage holding circuit; ,
An input voltage maintaining circuit for maintaining the other end of the differential voltage holding circuit at the voltage of the input signal when setting the differential voltage to be held by the differential voltage holding circuit in the differential voltage holding circuit;
Equipped with a,
The input voltage maintaining circuit includes a first capacitor having one end connected to the differential voltage holding circuit and the other end connected to a terminal of a second voltage;
The differential voltage holding circuit includes a second capacitor having one end connected to the input voltage maintaining circuit and the other end connected to the logic circuit.
The threshold voltage setting circuit includes:
One end is connected to the one end of the second capacitor, and when the differential voltage to be held by the differential voltage holding circuit is set in the differential voltage holding circuit, the other end is connected to a third voltage terminal. A third capacitor;
When setting the differential voltage to be held by the differential voltage holding circuit to the differential voltage holding circuit, one end is connected to the terminal of the third voltage and the other end is to be held by the differential voltage holding circuit. When the voltage is set in the differential voltage holding circuit, the differential voltage holding circuit is connected to an inverting cancel terminal that linearly changes from the third voltage to the fourth voltage, and the differential voltage holding circuit should hold the differential voltage. A third switch that is turned on when setting the circuit;
When setting the differential voltage to be held by the differential voltage holding circuit to the differential voltage holding circuit, one end is connected to the terminal of the fourth voltage, and the other end is to be held by the differential voltage holding circuit. When setting the voltage in the differential voltage holding circuit, the differential voltage is connected to a cancel terminal that linearly changes from the fourth voltage to the third voltage, and the differential voltage to be held by the differential voltage holding circuit is the differential voltage. A fourth switch that is turned on when setting the holding circuit;
With
When setting the differential voltage to be held by the differential voltage holding circuit in the differential voltage holding circuit, the other end of the second capacitor that is an input terminal of the logic circuit is the threshold value of the logic circuit. Charging and discharging the second capacitor and the third capacitor in a reciprocal manner so as to be substantially equal to a voltage;
A load driving circuit.

一端に前記入力信号が入力され、他端が前記入力電圧維持回路に接続された、第６スイッチをさらに備えるとともに、
前記第６スイッチは、前記入力電圧維持回路が保持すべき前記入力信号の電圧を前記入力電圧維持回路に設定する際にのみオン状態となる、
ことを特徴とする請求項１に記載の負荷駆動回路。The input signal is input to one end and the other end is connected to the input voltage maintaining circuit, and further includes a sixth switch,
The sixth switch is turned on only when the voltage of the input signal to be held by the input voltage maintaining circuit is set in the input voltage maintaining circuit.
The load driving circuit according to claim 1 .

一端が前記信号線に接続され、他端が前記第１スイッチに接続される、第７スイッチをさらに備えるとともに、
前記第７スイッチは、前記信号線に前記入力信号の電圧を供給する際にのみオン状態となる、
ことを特徴とする請求項１または２に記載の負荷駆動回路。And further comprising a seventh switch having one end connected to the signal line and the other end connected to the first switch,
The seventh switch is turned on only when the voltage of the input signal is supplied to the signal line.
The load drive circuit according to claim 1 or 2 , wherein

一端が前記信号線に接続され、他端が第５電圧の端子に接続された、第８スイッチをさらに、備えるとともに、
前記第８スイッチは、前記信号線に前記入力信号の電圧を供給する前に一旦オン状態になり、前記信号線を前記第５電圧に設定する、
ことを特徴とする請求項３に記載の負荷駆動回路。And further comprising an eighth switch having one end connected to the signal line and the other end connected to a terminal of the fifth voltage,
The eighth switch is once turned on before supplying the voltage of the input signal to the signal line, and sets the signal line to the fifth voltage.
The load driving circuit according to claim 3 .

前記論理回路は、前記しきい値電圧で出力論理が反転する反転増幅回路を２段以上継続接続して構成されている、ことを特徴とする請求項１乃至請求項４のいずれかに記載の負荷駆動回路。The logic circuit according to any one of claims 1 to 4 wherein the output logic by the threshold voltage is configured with continuously connecting the inverting amplifier circuit for inverting two stages or more, and wherein Load drive circuit.

前記信号線に接続されている前記負荷は画素電極である、ことを特徴とする請求項５に記載の負荷駆動回路。The load driving circuit according to claim 5 , wherein the load connected to the signal line is a pixel electrode.

信号線および走査線が縦横に形成され、これら各線の交点付近に列設された画素電極を有する画素アレイ部と、
走査線の駆動を行う走査線駆動回路と、
信号線の駆動を行う信号線駆動回路と、を同一基板上に形成した液晶表示装置において、
前記信号線駆動回路は、
信号線に供給する信号電圧の極性を切り換える極性切換回路と、
請求項１乃至請求項６のいずれかに記載した第１の負荷駆動回路と、
請求項１乃至請求項６のいずれかに記載した第２の負荷駆動回路と、を備え、
前記第１および第２の負荷駆動回路は、前記入力信号に基づいて、互いに異なる電圧レベルの信号電圧を出力し、
前記極性切換回路は、前記第１および第２の負荷駆動回路の出力のうちいずれか一方を所定のタイミングで交互に選択して信号線に供給する、
ことを特徴とする液晶表示装置。Signal lines and the scanning lines are formed in a matrix, and image element array unit that having a pixel electrode that is arrayed in the vicinity of the intersection of each line,
A scanning line driving circuit for driving the scanning lines;
In a liquid crystal display device in which a signal line driving circuit for driving a signal line is formed on the same substrate,
The signal line driving circuit includes:
A polarity switching circuit for switching the polarity of the signal voltage supplied to the signal line;
A first load driving circuit according to any one of claims 1 to 6 ;
A second load driving circuit according to any one of claims 1 to 6 ,
The first and second load driving circuits output signal voltages having different voltage levels based on the input signal,
The polarity switching circuit alternately selects one of the outputs of the first and second load drive circuits at a predetermined timing and supplies the selected signal to the signal line.
A liquid crystal display device characterized by the above.