JP4530562B2 - Non-volatile memory - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、電気的にプログラム可能な不揮発性メモリに関するものである。
【０００２】
【従来の技術】
電気的プログラム可能な、EEPROMなどの不揮発性メモリでは、メモリセルにデータを書き込む場合に、通常、メモリセルを一括消去した後に外部データを入力するようにしている。この書き込みの時間を短縮するために、行と列のマトリクス状に配列した多数のメモリセルに対し、列方向に配列したメモリセルに接続する複数のビット線と、これらビット線にそれぞれ設けた複数のラッチ回路すなわちページバッファとを設けることが行われている。
【０００３】
このような不揮発性メモリでは、外部データ入出力端子から入力されるデータを順次にページバッファに蓄積し、そしてこのページバッファに蓄積したデータを同一列のメモリセルに一括して書き込む。このページバッファに蓄積することを、「データローディング」という。
【０００４】
図5は、従来の不揮発性メモリの構成を示す図である。図5において、多数のメモリセルMC（MC1-1〜MCm-n）がマトリクス状に配置されており、ワードラインWL（WL1〜WLm）とカラムセンスラインSL（SL1〜SLn）を選択することにより、特定のワード（１バイト）のメモリセル群が選択される。個々のメモリセルMCは、ワードラインWLiがゲートに接続される選択トランジスタSTと、フローティングゲートとコントロールゲートを有し、コントロールゲートに制御信号が印加されるメモリトランジスタMTから構成されている。アレイソースグラウンドASG1は、メモリセルのリード／ライトなどに応じてその電位が制御される。また、図では、ワードラインWLiについてのみ示している。
【０００５】
ページバッファPB1，PB2・・・は、ページライトコマンド時に、ライトデータを複数のバイト分（例えば、16バイトや、8バイトなど）一括書き込みするために記憶しておくものである。このページバッファの1ビット分PB1-1は、データ‘0’‘1’を保持しておくために、インバータを逆並列に接続して構成されているラッチ回路LA、全ページバッファをコマンドスタート時に初期化するためのリセットトランジスタPBT、データをローディングするための相補型MOSトランジスタを使用したロードトランジスタLTから、構成されている。
【０００６】
なお、図中、MOSトランジスタにおいて、ゲートに丸印を付しているものはPチャンネル型MOSトランジスタ（P型トランジスタ）であり、ゲートに丸印を付していないものはNチャンネル型MOSトランジスタ（N型トランジスタ）である。
【０００７】
ページバッファにデータをロードする場合には、まずデコード信号YDEC1が出力され、第1ページバッファPB1のデータトランジスタ群DT1-1〜DT1-8がオンとされ、データレジスタDRの1バイト分のデータが、各データラインDL0〜DL7、各データトランジスタDT1-1〜DT1-8、各ロードトランジスタLTを経由して、各ラッチLAに入力され、ラッチされる。
【０００８】
次に、デコード信号YDEC2が出力され、同様にして、ページバッファPB2に、2バイト目のデータがラッチされる。以下、同様に、ページバッファPB3〜PB16に、3バイト目〜16バイト目のデータがそれぞれラッチされる。
【０００９】
そして、ページバッファPB1〜PB16にラッチされている16バイト分のデータが、ワードラインWLiで選択されているメモリセルMC1-1〜MC16-8に一斉に書き込まれることになる。なお、この書き込み回路については図示を省略している。
【００１０】
【発明が解決しようとする課題】
このようなページバッファでは、16バイトのページコマンドを例にとると、アドレスの下位4ビットで特定のページバッファ（例、PB1）が指定され、当該アドレスのメモリセルに記憶させるべきデータが記憶される。そして、この下位4ビットが内部でインクリメントされて最大16バイトのデータを順次ページバッファに書き込む。16バイトを越えてデータを送る、いわゆるロールオーバーを行う場合には、以前に送られてラッチされているデータに新たなデータを上書きすることになる。
【００１１】
この上書きするためのデータ‘0’‘1’を、データレジスタDR、データラインDL0〜DL7、データトランジスタDT1ー1〜DT1-8、ロードトランジスタLTを介して、ページバッファPBの各ラッチ回路LAにローディングする必要がある。この場合、データ‘0’に対応する0（v）およびデータ‘1’に対応するVcc（v）のいずれの電圧も、特に低電圧動作時に大きく減電することなく伝達するために、ローディング経路中のトランスファゲート、すなわちデータトランジスタDTおよびロードトランジスタLTはともに、図のように、P型トランジスタと、N型トランジスタとを並列に接続した相補型MOSトランジスタを用いていた。
【００１２】
このように、データトランジスタDTおよびロードトランジスタLTを相補型のものとするために、メモリの作り込まれる半導体チップに余分の面積を必要としていた。
【００１３】
そこで、本発明は、ページバッファを用いた不揮発性メモリにおいて、ページバッファにローディングするためにデータレジスタから送るべきデータを、‘0’‘1’のいずれか一方とすることを可能とし、これによりローディング経路中のトランスファゲートを、相補型のものでなく、いずれか一方、例えばN型トランジスタのみとし、ローディング電圧の減電を防止すると共に、半導体チップの面積を低減することを目的とする。
【００１４】
【課題を解決するための手段】
本明細書中に開示されている第１構成の不揮発性メモリは、マトリクス状に配置されたメモリセル群と、複数バイトのデータをロードするページバッファを備え、外部から供給されるデータを、それぞれトランスファゲートを介して、順次前記ページバッファに所定単位ずつ伝送しロードさせるとともに、このページバッファにロードされているデータをワード線およびカラムを指示するセンス線により特定されるメモリセル群に一括して書き込む、不揮発性メモリにおいて、前記トランスファゲートを特定導電型MOSトランジスタとするとともに、前記ページバッファに前記所定単位のデータをロードする際に、そのロードに先立って、当該所定単位のデータがロードされる部分のページバッファをリセットすることを特徴とする。
【００１５】
本明細書中に開示されている第２構成の不揮発性メモリは、上記第１構成の不揮発性メモリにおいて、前記リセットを行うための信号は、前記センス線の電位を用いて形成されることを特徴とする。
【００１６】
この不揮発性メモリによれば、複数バイト（例、16バイトや8バイト）のデータをロードできるページバッファに、所定単位（例、1バイト）ずつロードする際に、その都度その部分のページバッファを予めリセット（例、データ‘1’）するから、ロールオーバー時でもデータ‘0’‘1’のうちのいずれかのデータ（例、‘0’）だけページバッファに送ればよい。したがって、ページバッファへデータを伝送する経路中のトランスファーゲートは、従来のような相補型でなく、特定導電型（例、N型）のMOSトランジスタのみを用いることができる。これにより、ローディング電圧の減電を防止すると共に、半導体チップの面積を低減することができる。
【００１７】
また、所定部分のページバッファをリセットする信号は、新たにバスラインを設けることなく、センス線を共用して形成されるから、半導体チップの面積の増加を抑えることができる。
【００１８】
【発明の実施の形態】
以下、図面を参照して、本発明の不揮発性メモリに係る実施の形態について説明する。
【００１９】
図1は、本発明の不揮発性メモリの全体構成図であり、また、図2はカラム制御回路を示す図、図3はページバッファへのデータロード時のタイミングチャートを示す図、図4は不揮発性メモリセルとページバッファを一部拡大して示す図である。
【００２０】
図1において、メモリセル群は、従来の図5と同様に構成されており、簡単のために再度の説明は省略する。
【００２１】
ページバッファPB1，PB2・・・は、ページライトコマンド時に、ライトデータを複数のバイト分（例えば、16バイト）一括書き込みのために記憶しておくものである。このページバッファの1ビット分PB1-1は、データ‘0’‘1’を保持しておくために、インバータを逆並列に接続して構成されているラッチ回路LA、全ページバッファをコマンドスタート時に初期化するための第1リセットトランジスタPBT1、ページバッファの1バイト分を個々にリセットするための第2リセットトランジスタPBT2、データをローディングするためのN型MOSトランジスタを使用したロードトランジスタLT、およびラッチ回路LAのラッチ信号がゲートに印加される書き込みトランジスタWTから構成されている。この書き込みトランジスタWTに供給される制御線E／Wは、メモリセルの消去／書き込みなどに応じて制御される。
【００２２】
なお、図中、MOSトランジスタにおいて、ゲートに丸印を付しているものはPチャンネル型MOSトランジスタ（P型トランジスタ）であり、ゲートに丸印を付していないものはNチャンネル型MOSトランジスタ（N型トランジスタ）である。
【００２３】
データトランジスタDT1-1〜DT2-1・・・は、各メモリセルに対応して図のように設けられ、デコード信号YDEC1，YDEC2・・・により、メモリセルのワード毎、すなわちバイト毎にそのオン・オフが制御される。このデータトランジスタDT1-1〜DT2-1・・・とロードトランジスタＬＴとでトランスファゲートを構成するが、これらは、従来の図5と異なり、相補型のMOSトランジスタではなく、N型MOSトランジスタのみで構成されている。
【００２４】
データレジスタDRは、受信したシリアルデータを1バイト毎にデータレジスタ0〜データレジスタ7に蓄積し、データラインDL0〜データラインDL7に出力して、データトランジスタDT1-1〜DT2-1・・・に供給する。また、このデータレジスタDRは、メモリセルの記憶データをリードする際に、その記憶データを判定する。
【００２５】
センスラインコントロールSLCは、各メモリセルのメモリトランジスタMTのコントロールゲートに、その消去（イレーズ）、書き込み（ライト）、読み出し（リード）に応じて、異なった電圧（電源電圧Vccを昇圧した電圧Vpp、0v、参照電圧Vref）を選択して、共通センスラインCSLに出力する。
【００２６】
カラムトランジスタCT1，CT2・・・は、カラム信号COL1、COL2・・・の印加によりオンして、カラムセンスラインSL1，SL2に、したがってゲートトランジスタGT1，GT2に共通センスラインCSL上の電位を供給する。したがって、選択されたワードラインWLiおよびカラムセンスラインSL1，SL2・・・により、特定のアドレスに対応するメモリセル群（1バイト分）がアドレス指定されることになる。
【００２７】
ページバッファリセット用トランジスタPBRT1，PBRT2は、共通センスラインCSLの電位をセンスラインコントロールSLCと関係なく、0電位にするためのトランジスタであり、それらのゲートに直接およびインバータINVにより反転してページバッファリセット信号PBRCが印加される。
【００２８】
また、カラムセンスラインSL1，SL2・・・には、ロード信号LOAD信号によりオンされる第1バイトリセットトランジスタBRT1-1、BRT2-1・・・およびゲートがグラウンド電位に接続された第2バイトリセットトランジスタBRT1-2，BRT2-2・・・が接続されており、これによりページバッファの第2リセットトランジスタPBT2が駆動される。
【００２９】
図2のカラム制御回路は、カラムトランジスタCT1、CT2・・・の制御回路であり、ここでは、代表してカラムトランジスタCT1について説明する。
【００３０】
図2において、アドレスレジスタARのアドレス信号がアドレスデコーダADでデコードされ、そのアドレスの下位4ビットが出力される。なお、この例では、カラムセンスライン数は、ページバッファの16バイトと同じである。
【００３１】
カラムラッチ回路CLAは、インバータの逆並列回路として構成されており、アドレスデコーダADの出力によりオンされる第1カラムラッチトランジスタCLT1のオンにより、その出力が‘1’にラッチされる。このラッチ状態は、カラムラッチ消去信号COLCLがゲートに印加される第2カラムラッチトランジスタCLT2のオンによりリセットされる。
【００３２】
このカラムラッチ回路CLAのラッチ出力は、相補型MOSトランジスタで構成された第2カラム制御トランジスタCCT2を介してカラムトランジスタCT1のゲートに供給される。
【００３３】
また、アドレスデコーダADの出力は、相補型MOSトランジスタで構成された第1カラム制御トランジスタCCT1を介してカラムトランジスタCT1のゲートに供給される。
【００３４】
これら第1カラム制御トランジスタCCT1および第2カラム制御トランジスタCCT2のゲートに印加される制御モード信号PMPONは、メモリセルへのデータ書き込み時には‘1’で第2カラム制御トランジスタCCT2がオンし、それ以外の時（ページバッファPBへのロード時）には‘0’であり、第1カラム制御トランジスタCCT1がオンする。
【００３５】
さて、以上のように構成された不揮発性メモリの動作を、以下、図3のタイミングチャートも参照して説明する。
【００３６】
シリアルデータSDAが、システムクロックSCLにしたがって順次入力される。まず、スレーブアドレスS-ADDを受信すると、その内容がライトコマンドである場合には、次のワードアドレスADDを受信する間に、一括消去信号PBCLおよびカラムラッチ消去信号COLCLを発生する。
【００３７】
一括消去信号PBCLにより、全ページバッファPB1-1、PB2-1・・・の第1リセットトランジスタPBT1がオンされ、全ページバッファが一括してリセットされる。また、カラムラッチ消去信号COLCLにより、第2カラムラッチトランジスタCLT2がオンされ、全てのカラムに対応するカラムラッチ回路CLAがリセットされる。
【００３８】
次に、ワードアドレスADD：Nを受信する。ここでは、ワードアドレスADD：Nに対応するページバッファをページバッファPB1とする。
【００３９】
このアドレスADD：Nの受信によりアドレスレジスタARにアドレスNを取り込み、アドレスデコーダADでデコードする。このタイミングを図3のカラムクロックCCLKに示している。
【００４０】
これと同期して、ロード信号LOADが発生され、別途ストップ信号STOPが受信されるまで継続して発生し続ける。このロード信号LOADにより全てのページバッファのロードトランジスタLTおよびバイトリセットトランジスタBRT1-1，BRT2-1がオンされる。
【００４１】
一方、制御モード信号PMPONはロード信号LOADが出力されているので‘0’であり、第1カラム制御トランジスタCCT1がオンされるので、第1カラムのカラム信号COL1が出力され、カラムトランジスタCT1がオンする。また、このときページバッファリセット信号PBRCが発生され、ページバッファリセット用トランジスタPBRT1がオンし、同じくPBRT2がオフする。
【００４２】
これにより共通センスラインＣＳＬは0電位となり、したがって、カラムセンスラインSL1が0電位となり、第1バイトリセットトランジスタBRT1-1がオンし、第1ページバッファPB1の全ての第2リセットトランジスタPBT2がオンして、そのカラムに対応する第1ページバッファPB1がリセットされ、データ‘1’となる。
【００４３】
次に、アドレスNのデータD7〜D0がデータレジスタDRに取り込まれる。この直後に、ワードラインWLiとカラムセンスラインSL1で定まるデコード信号YDEC1がオンされ、データトランジスタDT1-1〜DT1-8がオンして、データレジスタDRのデータ‘0’‘1’のうちデータ‘0’がページバッファPB1の各ラッチ回路LAに新たにラッチされる。
【００４４】
引き続いて、新たなアドレスのデータを受信するたびにカラムクロックCCLKを発生させて、アドレスレジスタのアドレスを1つづつインクリメントさせて、同様にして順次受信したデータを、各ページバッファに書き込んで行く。
【００４５】
アドレスN＋15までのデータを受信し、各ページバッファに書き込んだ時点では、全てのページバッファに受信データがラッチされている状態となっている。
【００４６】
さらに、新たなデータを受信する場合には、再びアドレスNのデータとして、既にラッチされているページバッファPB1から順番に新たなデータを上書きしてゆく、いわゆるロールオーバーを行うことになる。
【００４７】
本発明では、新たなバイトを受信しページバッファにラッチさせる際に、その都度、バイト単位でページバッファをリセットしてから、新たなバイト分の受信データをラッチさせている。この手法は、ロールオーバー時にも同様に実施されるから、既にラッチされているデータ‘0’および‘1’を、データ‘1’および‘0’に上書きさせる必要はなく、単にデータ‘1’をデータ‘0’に書き換える能力を持たせばよい。
【００４８】
つまり、バイト単位でのリセットにより、各ラッチ回路LAには予めデータ‘1’がラッチされているから、データレジスタDRのデータのうち、データ‘0’のみが正しく伝達されればよい。このことから、ロードトランジスタLTおよびデータトランジスタDT1-1〜DT1-8は、従来のような相補型のMOSトランジスタで構成する必要がなく、単に1導電型のN型MOSトランジスタを用いて、それぞれのトランスファゲートを構成している。
【００４９】
このためには、従来の全ページバッファを一括してライトコマンド時にリセットすることに加えて、新たなデータがバイト単位で受信されるたびに、そのデータがロードされるべきページバッファをバイト単位でリセットする必要が生じる。本発明では、そのための信号線を別に設けることなく、本来有しているセンスラインSL1、SL2・・・を共用できるように、構成に工夫を凝らしている。すなわち、共通センスラインCSLにページバッファ用トランジスタPBRT1，PBRT2を設けるとともに、カラムセンスラインSL1，SL2・・・にバイトリセットトランジスタBRT1-1、BRT2-1を設けることによって、センスラインの共用を可能としている。
【００５０】
以上のようにして、データが受信され、順次ページバッファPBにラッチされていく。所定のデータが受信された後で、シリアルデータSDAにストップ指令STOP指令が検出されると、受信動作は終了し、引き続いて、ページバッファPBにロードされた最大16バイトのデータが一括して、該当するアドレスのメモリセル群に書き込まれることになる。
【００５１】
ページバッファPBからメモリセル群へのデータ書き込みに先だって、そのメモリセル群を全てイレーズ（消去：データ‘1’）し、その後データ‘0’のみをライト（書き込み）する。このイレーズ、ライトの動作を、図4を参照して説明する。なお、代表として、メモリセルMC1-1を例に説明する。
【００５２】
イレーズ動作は、センスラインコントロールSCLから昇圧電圧Vppを出力し、カラムラッチ回路CLAが‘1’を出力しているカラムのみカラムセンスラインSL1を昇圧電圧Vppにし、ワードラインWLiを昇圧電圧Vppにすることで、メモリセルMC1-1のメモリトランジスタMTのコントロールゲートに昇圧電圧Vppを印加する。また、データレジスタが‘0’を出力し、データトランジスタDT1-1をオンし、選択トランジスタSTがオンしていることで、メモリトランジスタMTのドレインに電圧0（v）を印加する。このイレーズ動作時の各部の電位を図4に記載している。
【００５３】
ライト動作は、センスラインコントロールSCLから電位0（v）を出力し、カラムラッチ回路CLAが‘1’を出力しているカラムのみカラムセンスラインSL1を電位0（v）にし、ワードラインWLiを昇圧電圧Vppにすることで、メモリセルMC1-1のメモリトランジスタMTのコントロールゲートに電位0（v）を印加する。また、制御線E／Wに昇圧電圧Vppを印加し、ページバッファPB1-1にラッチされているデータが‘1’か‘0’かに応じて、ビットラインBL1-1の電位が決まる。すなわち、データ‘1’がラッチされている場合には、書き込みトランジスタWTはオフであるから、メモリトランジスタMTには電圧が印加されず、メモリセルMC1-1はデータ‘1’を記憶したままとなる。一方、データ‘0’がラッチされている場合には、書き込みトランジスタWTはオンするから、ビットラインBL1-1が昇圧電位Vppとなり、メモリトランジスタMTには電圧が印加され、メモリセルMC1-1の記憶状態は書き換えられて、データ‘0’を記憶することになる。なお、ASG1はオープンとしている。このライト動作時の各部の電位を図4の、括弧内に記載している。
【００５４】
なお、メモリセルの記憶内容のリード時は、任意のワードラインWLiとカラムセンスラインSL1とによりメモリセルMC1-1を選択する。選択されたメモリセルMC1-1のゲートに、センスラインコントロールSCLよりレファレンス電圧を印加し、そのメモリセルMC1-1に電流が流れるか（データ‘0’）、電流が流れないか（データ‘1’）を、データレジスタDR内のセンスアンプにより検出する。
【００５５】
【発明の効果】
本発明の不揮発性メモリによれば、複数バイト（例、16バイトや8バイト）のデータをロードできるページバッファに、所定単位（例、1バイト）ずつロードする際に、その都度その部分のページバッファを予めリセット（例、データ‘1’）するから、ロールオーバー時でもデータ‘0’‘1’のうちのいずれかのデータ（例、‘0’）だけページバッファに送ればよい。したがって、ページバッファへデータを伝送する経路中のトランスファーゲートは、従来のような相補型でなく、特定導電型（例、N型）のMOSトランジスタのみを用いることができる。これにより、ローディング電圧の減電を防止すると共に、半導体チップの面積を低減することができる。
【００５６】
また、所定部分のページバッファをリセットする信号は、新たにバスラインを設けることなく、センス線を共用して形成されるから、半導体チップの面積の増加を抑えることができる。
【図面の簡単な説明】
【図１】本発明の不揮発性メモリの全体構成図。
【図２】カラム制御回路を示す図。
【図３】ページバッファへのデータロード時のタイミングチャートを示す図。
【図４】不揮発性メモリセルとページバッファを一部拡大して示す図。
【図５】従来の不揮発性メモリの構成を示す図。
【符号の説明】
MC1-1〜MC2-1 メモリセル
ST 選択トランジスタ
MT メモリトランジスタ
DT1-1〜DT2-1 データトランジスタ
GT1、GT2 ゲートトランジスタ
PB1-1、PB2-1 ページバッファ
LT ロードトランジスタ
LA ラッチ回路
PBT1 第1リセットトランジスタ
PBT2 第2リセットトランジスタ
WT 書き込みトランジスタ
DR データレジスタ
SLC センスラインコントローラ
PBRT1、PBRT2 ページバッファリセット用トランジスタ
CT1、CT2 カラムトランジスタ
BRT1-1、BRT2-1 第1バイトリセットトランジスタ
BRT1-2、BRT2-2 第2バイトリセットトランジスタ
AR アドレスレジスタ
AD アドレスデコーダ
CLA カラムラッチ回路
CLT1 第1カラムラッチトランジスタ
CLT2 第2カラムラッチトランジスタ
CCT1 第1カラム制御トランジスタ
CCT2 第2カラム制御トランジスタ[0001]
BACKGROUND OF THE INVENTION
The present invention relates to an electrically programmable non-volatile memory.
[0002]
[Prior art]
In an electrically programmable non-volatile memory such as an EEPROM, when data is written to a memory cell, external data is usually input after erasing the memory cell at once. In order to shorten the write time, for a large number of memory cells arranged in a matrix of rows and columns, a plurality of bit lines connected to the memory cells arranged in the column direction, and a plurality of bit lines provided respectively on these bit lines A latch circuit, that is, a page buffer is provided.
[0003]
In such a nonvolatile memory, data input from the external data input / output terminal is sequentially stored in the page buffer, and the data stored in the page buffer is collectively written in the memory cells in the same column. The accumulation in the page buffer is called “data loading”.
[0004]
FIG. 5 is a diagram showing a configuration of a conventional nonvolatile memory. In FIG. 5, a large number of memory cells MC (MC1-1 to MCm-n) are arranged in a matrix, and by selecting a word line WL (WL1 to WLm) and a column sense line SL (SL1 to SLn) A memory cell group of a specific word (1 byte) is selected. Each memory cell MC includes a select transistor ST having a word line WLi connected to the gate, a memory transistor MT having a floating gate and a control gate, and a control signal applied to the control gate. The potential of the array source ground ASG1 is controlled according to the read / write of the memory cell. In the figure, only the word line WLi is shown.
[0005]
The page buffers PB1, PB2,... Store write data for batch writing of a plurality of bytes (for example, 16 bytes, 8 bytes, etc.) at the time of a page write command. One bit PB1-1 of this page buffer is latch circuit LA configured by connecting inverters in anti-parallel to hold data '0'1', and all page buffers are started when command is started. It comprises a reset transistor PBT for initialization and a load transistor LT using a complementary MOS transistor for loading data.
[0006]
In the figure, among the MOS transistors, those with a circle on the gate are P-channel MOS transistors (P-type transistors), and those without a circle on the gate are N-channel MOS transistors ( N-type transistor).
[0007]
When loading data into the page buffer, first the decode signal YDEC1 is output, the data transistor groups DT1-1 to DT1-8 of the first page buffer PB1 are turned on, and 1 byte of data in the data register DR is stored. The data lines DL0 to DL7, the data transistors DT1-1 to DT1-8, and the load transistors LT are input to the latches LA and latched.
[0008]
Next, the decode signal YDEC2 is output, and similarly, the second byte data is latched in the page buffer PB2. Similarly, the third to sixteenth bytes of data are latched in the page buffers PB3 to PB16, respectively.
[0009]
Then, 16 bytes of data latched in the page buffers PB1 to PB16 are written simultaneously to the memory cells MC1-1 to MC16-8 selected by the word line WLi. Note that the writing circuit is not shown.
[0010]
[Problems to be solved by the invention]
In such a page buffer, taking a 16-byte page command as an example, a specific page buffer (eg, PB1) is specified by the lower 4 bits of the address, and the data to be stored in the memory cell at that address is stored. The Then, the lower 4 bits are incremented internally, and a maximum of 16 bytes of data are sequentially written to the page buffer. In the case of performing so-called rollover, in which data is transmitted exceeding 16 bytes, new data is overwritten on data that has been previously sent and latched.
[0011]
This overwritten data '0''1' is sent to each latch circuit LA of the page buffer PB via the data register DR, data lines DL0 to DL7, data transistors DT1-1 to DT1-8, and load transistor LT. Need to load. In this case, in order to transmit any voltage of 0 (v) corresponding to the data “0” and Vcc (v) corresponding to the data “1” without being largely reduced particularly in the low voltage operation, the loading path The transfer gates inside, that is, the data transistor DT and the load transistor LT both use complementary MOS transistors in which a P-type transistor and an N-type transistor are connected in parallel as shown in the figure.
[0012]
Thus, in order to make the data transistor DT and the load transistor LT complementary, an extra area is required for the semiconductor chip in which the memory is built.
[0013]
Therefore, the present invention enables the data to be sent from the data register for loading into the page buffer in the nonvolatile memory using the page buffer to be either one of '0' and '1'. The transfer gate in the loading path is not a complementary type, but only one of them, for example, only an N-type transistor, and it is an object to prevent the load voltage from being reduced and reduce the area of the semiconductor chip.
[0014]
[Means for Solving the Problems]
A nonvolatile memory having a first configuration disclosed in the present specification includes a group of memory cells arranged in a matrix and a page buffer for loading a plurality of bytes of data. Through the transfer gate, the data is sequentially transmitted and loaded into the page buffer by a predetermined unit, and the data loaded in the page buffer is collectively stored in a memory cell group specified by a sense line indicating a word line and a column. writing, in the nonvolatile memory, as well as the transfer gate and a specific conductivity type MOS transistor, when loading data of the predetermined unit in the page buffer, prior to its loading, data of the predetermined unit is loaded A partial page buffer is reset.
[0015]
In the nonvolatile memory having the second structure disclosed in this specification, in the nonvolatile memory having the first structure , a signal for performing the reset is formed using a potential of the sense line. Features.
[0016]
According to this non-volatile memory, when loading a specified unit (eg, 1 byte) into a page buffer that can load multiple bytes (eg, 16 bytes or 8 bytes) of data, the page buffer for that portion is loaded each time. Since resetting (eg, data “1”) is performed in advance, only one of the data “0” and “1” (eg, “0”) may be sent to the page buffer even at the time of rollover. Therefore, the transfer gate in the path for transmitting data to the page buffer is not a complementary type as in the prior art, and only a specific conductivity type (eg, N type) MOS transistor can be used. Thus, it is possible to prevent the loading voltage from being reduced and to reduce the area of the semiconductor chip.
[0017]
Further, since the signal for resetting the page buffer in the predetermined portion is formed by sharing the sense line without newly providing a bus line, an increase in the area of the semiconductor chip can be suppressed.
[0018]
DETAILED DESCRIPTION OF THE INVENTION
Embodiments of a nonvolatile memory according to the present invention will be described below with reference to the drawings.
[0019]
FIG. 1 is an overall configuration diagram of a nonvolatile memory according to the present invention, FIG. 2 is a diagram showing a column control circuit, FIG. 3 is a diagram showing a timing chart at the time of data loading to a page buffer, and FIG. FIG. 3 is a partially enlarged view showing a memory cell and a page buffer.
[0020]
In FIG. 1, the memory cell group is configured in the same way as in FIG.
[0021]
The page buffers PB1, PB2,... Store write data for a plurality of bytes (for example, 16 bytes) for batch writing at the time of a page write command. One bit PB1-1 of this page buffer is latch circuit LA configured by connecting inverters in anti-parallel to hold data '0'1', and all page buffers are started when command is started. First reset transistor PBT1 for initialization, second reset transistor PBT2 for individually resetting one byte of the page buffer, load transistor LT using an N-type MOS transistor for loading data, and a latch circuit It comprises a write transistor WT to which the LA latch signal is applied to the gate. The control line E / W supplied to the write transistor WT is controlled according to the erase / write of the memory cell.
[0022]
In the figure, among the MOS transistors, those with a circle on the gate are P-channel MOS transistors (P-type transistors), and those without a circle on the gate are N-channel MOS transistors ( N-type transistor).
[0023]
The data transistors DT1-1 to DT2-1 are provided corresponding to each memory cell as shown in the figure, and are turned on for each word of the memory cell, that is, for each byte by the decode signals YDEC1, YDEC2,.・ Off is controlled. These data transistors DT1-1 to DT2-1 ... and the load transistor LT constitute a transfer gate, but unlike the conventional FIG. 5, these are not complementary MOS transistors but only N-type MOS transistors. It is configured.
[0024]
The data register DR accumulates the received serial data in the data register 0 to the data register 7 for each byte, and outputs them to the data lines DL0 to DL7 to the data transistors DT1-1 to DT2-1. Supply. The data register DR determines the storage data when reading the storage data of the memory cell.
[0025]
The sense line control SLC has different voltages (voltage Vpp obtained by boosting the power supply voltage Vcc) depending on the erase (erase), write (write), and read (read) at the control gate of the memory transistor MT of each memory cell. 0v, reference voltage Vref) is selected and output to the common sense line CSL.
[0026]
The column transistors CT1, CT2,... Are turned on by applying column signals COL1, COL2,..., And supply the potential on the common sense line CSL to the column sense lines SL1, SL2, and thus to the gate transistors GT1, GT2. . Therefore, a memory cell group (for one byte) corresponding to a specific address is addressed by the selected word line WLi and column sense lines SL1, SL2,.
[0027]
Page buffer reset transistors PBRT1 and PBRT2 are used to set the potential of the common sense line CSL to 0 regardless of the sense line control SLC. The page buffer reset is performed by inverting the gate directly and by the inverter INV. Signal PBRC is applied.
[0028]
In addition, the column sense lines SL1, SL2,... Are reset by the first byte reset transistors BRT1-1, BRT2-1,... Turned on by the load signal LOAD signal, and the second byte reset with the gate connected to the ground potential. Transistors BRT1-2, BRT2-2,... Are connected to drive the second reset transistor PBT2 of the page buffer.
[0029]
The column control circuit of FIG. 2 is a control circuit for the column transistors CT1, CT2,..., And here, the column transistor CT1 will be described as a representative.
[0030]
In FIG. 2, the address signal of the address register AR is decoded by the address decoder AD, and the lower 4 bits of the address are output. In this example, the number of column sense lines is the same as 16 bytes of the page buffer.
[0031]
The column latch circuit CLA is configured as an antiparallel circuit of an inverter, and the output thereof is latched to “1” when the first column latch transistor CLT1 turned on by the output of the address decoder AD is turned on. This latch state is reset by turning on the second column latch transistor CLT2 to which the column latch erase signal COLCL is applied to the gate.
[0032]
The latch output of the column latch circuit CLA is supplied to the gate of the column transistor CT1 via the second column control transistor CCT2 formed of a complementary MOS transistor.
[0033]
Further, the output of the address decoder AD is supplied to the gate of the column transistor CT1 via the first column control transistor CCT1 formed of a complementary MOS transistor.
[0034]
The control mode signal PMPON applied to the gates of the first column control transistor CCT1 and the second column control transistor CCT2 is '1' when the data is written to the memory cell, and the second column control transistor CCT2 is turned on. At the time (when loading into the page buffer PB), it is “0”, and the first column control transistor CCT1 is turned on.
[0035]
Now, the operation of the nonvolatile memory configured as described above will be described below with reference to the timing chart of FIG.
[0036]
Serial data SDA is sequentially input according to the system clock SCL. First, when the slave address S-ADD is received and the content is a write command, the batch erase signal PBCL and the column latch erase signal COLCL are generated while the next word address ADD is received.
[0037]
The first reset transistors PBT1 of all page buffers PB1-1, PB2-1,... Are turned on by the batch erase signal PBCL, and all page buffers are reset at once. Further, the second column latch transistor CLT2 is turned on by the column latch erase signal COLCL, and the column latch circuits CLA corresponding to all the columns are reset.
[0038]
Next, the word address ADD: N is received. Here, the page buffer corresponding to the word address ADD: N is assumed to be the page buffer PB1.
[0039]
Upon receipt of this address ADD: N, the address N is taken into the address register AR and decoded by the address decoder AD. This timing is shown in the column clock CCLK in FIG.
[0040]
In synchronization with this, a load signal LOAD is generated and continues to be generated until a separate stop signal STOP is received. This load signal LOAD turns on the load transistors LT and byte reset transistors BRT1-1 and BRT2-1 of all page buffers.
[0041]
On the other hand, the control mode signal PMPON is '0' because the load signal LOAD is output, and the first column control transistor CCT1 is turned on, so the column signal COL1 of the first column is output and the column transistor CT1 is turned on. To do. At this time, the page buffer reset signal PBRC is generated, the page buffer reset transistor PBRT1 is turned on, and PBRT2 is also turned off.
[0042]
As a result, the common sense line CSL becomes 0 potential, so the column sense line SL1 becomes 0 potential, the first byte reset transistor BRT1-1 is turned on, and all the second reset transistors PBT2 of the first page buffer PB1 are turned on. Thus, the first page buffer PB1 corresponding to the column is reset to become data “1”.
[0043]
Next, the data D7 to D0 at the address N are taken into the data register DR. Immediately after this, the decode signal YDEC1 determined by the word line WLi and the column sense line SL1 is turned on, the data transistors DT1-1 to DT1-8 are turned on, and the data '0' and '1' in the data register DR 0 ′ is newly latched in each latch circuit LA of the page buffer PB1.
[0044]
Subsequently, each time data of a new address is received, the column clock CCLK is generated, the address of the address register is incremented by one, and the received data is sequentially written in each page buffer.
[0045]
When data up to address N + 15 is received and written to each page buffer, the received data is latched in all page buffers.
[0046]
Further, when new data is received, so-called rollover is performed in which new data is overwritten in order from the already latched page buffer PB1 as data of address N again.
[0047]
In the present invention, each time a new byte is received and latched in the page buffer, the page buffer is reset in units of bytes and then received data for a new byte is latched. Since this method is performed in the same way at the time of rollover, it is not necessary to overwrite the already latched data '0' and '1' with the data '1' and '0', just the data '1' It is sufficient to have the ability to rewrite to data '0'.
[0048]
That is, since data “1” is latched in advance in each latch circuit LA by reset in byte units, only data “0” of the data in the data register DR needs to be correctly transmitted. For this reason, the load transistor LT and the data transistors DT1-1 to DT1-8 do not need to be configured with complementary MOS transistors as in the prior art. A transfer gate is configured.
[0049]
To this end, in addition to resetting all conventional page buffers at the same time during a write command, each time new data is received in bytes, the page buffer in which the data is to be loaded is specified in bytes. It will be necessary to reset. In the present invention, the configuration is devised so that the sense lines SL1, SL2,. That is, page buffer transistors PBRT1, PBRT2 are provided on the common sense line CSL, and byte reset transistors BRT1-1, BRT2-1 are provided on the column sense lines SL1, SL2,. Yes.
[0050]
As described above, data is received and sequentially latched in the page buffer PB. When the stop command STOP command is detected in the serial data SDA after the predetermined data is received, the receiving operation is terminated, and subsequently, the data of up to 16 bytes loaded in the page buffer PB is batched, Data is written in the memory cell group at the corresponding address.
[0051]
Prior to data writing from the page buffer PB to the memory cell group, all the memory cell group is erased (erased: data “1”), and then only data “0” is written (written). The erase and write operations will be described with reference to FIG. As a representative, the memory cell MC1-1 will be described as an example.
[0052]
In the erase operation, the boost voltage Vpp is output from the sense line control SCL, the column sense line SL1 is set to the boost voltage Vpp, and the word line WLi is set to the boost voltage Vpp only in the column for which the column latch circuit CLA outputs “1”. Thus, the boosted voltage Vpp is applied to the control gate of the memory transistor MT of the memory cell MC1-1. Further, the data register outputs “0”, the data transistor DT1-1 is turned on, and the selection transistor ST is turned on, so that the voltage 0 (v) is applied to the drain of the memory transistor MT. FIG. 4 shows the potential of each part during the erase operation.
[0053]
In the write operation, the potential 0 (v) is output from the sense line control SCL, the column sense line SL1 is set to the potential 0 (v) only in the column for which the column latch circuit CLA is outputting “1”, and the word line WLi is boosted. By setting the voltage to Vpp, a potential 0 (v) is applied to the control gate of the memory transistor MT of the memory cell MC1-1. Further, the boosted voltage Vpp is applied to the control line E / W, and the potential of the bit line BL1-1 is determined depending on whether the data latched in the page buffer PB1-1 is '1' or '0'. That is, when data “1” is latched, the write transistor WT is off, so that no voltage is applied to the memory transistor MT, and the memory cell MC1-1 keeps storing the data “1”. Become. On the other hand, when data “0” is latched, the write transistor WT is turned on, so that the bit line BL1-1 becomes the boosted potential Vpp, the voltage is applied to the memory transistor MT, and the memory cell MC1-1 The storage state is rewritten and data “0” is stored. ASG1 is open. The potential of each part during the write operation is shown in parentheses in FIG.
[0054]
When reading the stored contents of the memory cell, the memory cell MC1-1 is selected by an arbitrary word line WLi and column sense line SL1. A reference voltage is applied from the sense line control SCL to the gate of the selected memory cell MC1-1. Whether current flows through the memory cell MC1-1 (data '0') or current does not flow (data '1). ') Is detected by the sense amplifier in the data register DR.
[0055]
【The invention's effect】
According to the nonvolatile memory of the present invention, when a predetermined unit (for example, 1 byte) is loaded into a page buffer capable of loading data of a plurality of bytes (for example, 16 bytes or 8 bytes), the page of that part each time. Since the buffer is reset in advance (eg, data “1”), only one of the data “0” and “1” (eg, “0”) may be sent to the page buffer even during rollover. Therefore, the transfer gate in the path for transmitting data to the page buffer is not a complementary type as in the prior art, and only a specific conductivity type (eg, N type) MOS transistor can be used. Thus, it is possible to prevent the loading voltage from being reduced and to reduce the area of the semiconductor chip.
[0056]
Further, since the signal for resetting the page buffer in the predetermined portion is formed by sharing the sense line without newly providing a bus line, an increase in the area of the semiconductor chip can be suppressed.
[Brief description of the drawings]
FIG. 1 is an overall configuration diagram of a nonvolatile memory according to the present invention.
FIG. 2 is a diagram showing a column control circuit.
FIG. 3 is a diagram showing a timing chart when loading data into a page buffer.
FIG. 4 is a partially enlarged view showing a nonvolatile memory cell and a page buffer.
FIG. 5 is a diagram showing a configuration of a conventional nonvolatile memory.
[Explanation of symbols]
MC1-1 to MC2-1 memory cells
ST selection transistor
MT Memory transistor
DT1-1 to DT2-1 Data transistor
GT1, GT2 gate transistor
PB1-1, PB2-1 Page buffer
LT load transistor
LA latch circuit
PBT1 1st reset transistor
PBT2 Second reset transistor
WT write transistor
DR data register
SLC sense line controller
PBRT1, PBRT2 Page buffer reset transistor
CT1, CT2 Column transistor
BRT1-1, BRT2-1 1st byte reset transistor
BRT1-2, BRT2-2 Second byte reset transistor
AR address register
AD address decoder
CLA column latch circuit
CLT1 first column latch transistor
CLT2 Second column latch transistor
CCT1 first column control transistor
CCT2 Second column control transistor

Claims (3)

マトリクス状に配置されたメモリセル群と、複数バイトのデータをロードできるページバッファを備え、
外部から供給されるデータを、それぞれトランスファゲートを介して、順次前記ページバッファに所定単位ずつ伝送しロードさせるとともに、このページバッファにロードされているデータをワード線および１バイトのメモリセル群であるカラムを指示するために１バイトのメモリセル群の制御ゲートに印加されるセンス線により特定されるメモリセル群に一括して書き込む、不揮発性メモリにおいて、
前記トランスファゲートを特定導電型ＭＯＳトランジスタとするとともに、前記ページバッファに前記外部から供給されるデータをロードする際に、そのロードに先立って、前記ページバッファ全体をリセットし、前記ページバッファに前記所定単位のデータをロールオーバーによってロードする際に、そのロードに先立って、当該所定単位のデータがロードされる部分のページバッファをリセットすることを特徴とする不揮発性メモリ。A memory cell group arranged in a matrix and a page buffer that can load multiple bytes of data,
Data supplied from the outside is sequentially transferred to the page buffer by a predetermined unit through each transfer gate and loaded, and the data loaded in the page buffer is a word line and a 1-byte memory cell group. In a non-volatile memory that collectively writes to a memory cell group specified by a sense line applied to a control gate of a 1-byte memory cell group to indicate a column,
The transfer gate is a specific conductivity type MOS transistor, and when the data supplied from the outside is loaded into the page buffer, the entire page buffer is reset prior to loading, and the page buffer is loaded with the predetermined buffer. A non-volatile memory, wherein when a unit data is loaded by rollover, a page buffer of a portion to which the predetermined unit data is loaded is reset prior to the loading. マトリクス状に配置されたメモリセル群と、複数バイトのデータをロードできるページバッファを備え、
外部から供給されるデータを、それぞれトランスファゲートを介して、順次前記ページバッファに所定単位ずつ伝送しロードさせるとともに、このページバッファにロードされているデータをワード線および１バイトのメモリセル群であるカラムを指示するために１バイトのメモリセル群の制御ゲートに印加されるセンス線により特定されるメモリセル群に一括して書き込む、不揮発性メモリにおいて、
前記トランスファゲートを特定導電型ＭＯＳトランジスタとするとともに、前記ページバッファに前記所定単位のデータをロードする際に、そのロードに先立って、当該所定単位のデータがロードされる部分のページバッファをリセットし、前記リセットを行うための信号は、前記センス線の電位を用いて形成されることを特徴とする不揮発性メモリ。A memory cell group arranged in a matrix and a page buffer that can load multiple bytes of data,
Data supplied from the outside is sequentially transferred to the page buffer by a predetermined unit through each transfer gate and loaded, and the data loaded in the page buffer is a word line and a 1-byte memory cell group. In a non-volatile memory that collectively writes to a memory cell group specified by a sense line applied to a control gate of a 1-byte memory cell group to indicate a column,
The transfer gate is a specific conductivity type MOS transistor, and when loading the predetermined unit of data into the page buffer, the page buffer of the portion loaded with the predetermined unit of data is reset prior to the loading. The nonvolatile memory is characterized in that a signal for performing the reset is formed using a potential of the sense line. 請求項１の不揮発性メモリにおいて、前記所定単位のデータがロードされる部分のページバッファのリセットを行うための信号は、前記センス線の電位を用いて形成されることを特徴とする不揮発性メモリ。  2. The nonvolatile memory according to claim 1, wherein a signal for resetting a page buffer in a portion loaded with the predetermined unit of data is formed by using a potential of the sense line. .

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