JP4529958B2 - Class D amplifier - Google Patents
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Description
この発明は、オーディオ機器のパワーアンプなどに好適なD級増幅器に関する。 The present invention relates to a class D amplifier suitable for a power amplifier of audio equipment.
D級増幅器は、入力信号に応じてパルス幅やパルスの時間密度が変調されたパルス列を生成し、このパルス列により、負荷を駆動するアンプである。このD級増幅器は、オーディオ機器等においてスピーカを駆動するパワーアンプとして用いられる場合が多い。この種のパワーアンプでは、入力信号のレベルが適正範囲を越える場合に、出力信号波形にクリップが生じる。このようなクリップは、そのまま負荷であるスピーカに与えられると、スピーカから耳障りな音となって出力されるため、その発生を防止する必要がある。そこで、従来の技術においては、パワーアンプの前段に乗算器等のレベル調整器を配置し、これによりパワーアンプに対する入力信号の振幅を適正化してクリップの発生を防止していた。なお、この技術は、例えば特許文献1に「従来の技術」として開示されている。
ところで、上述した従来の技術では、パワーアンプに対する入力信号の振幅がそのレベルに応じて圧縮されるため、クリップの発生を防止することができるが、パワーアンプに入力される信号にレベル調整器の非線形特性に起因した非線形歪が生じ、この非線形歪がパワーアンプの出力信号波形に現れ、スピーカ再生音の音質が劣化するという問題があった。 By the way, in the conventional technique described above, the amplitude of the input signal to the power amplifier is compressed according to the level, so that the occurrence of clipping can be prevented. There is a problem that non-linear distortion caused by non-linear characteristics occurs, and this non-linear distortion appears in the output signal waveform of the power amplifier, which deteriorates the sound quality of the reproduced sound of the speaker.
この発明は、以上説明した事情に鑑みてなされたものであり、上記のような非線形歪を発生させることなく、クリップの発生を防止することができるD級増幅器を提供することを目的とする。 The present invention has been made in view of the circumstances described above, and it is an object of the present invention to provide a class D amplifier that can prevent the occurrence of a clip without generating the above-described nonlinear distortion.
この発明は、入力信号から、負荷を駆動するデジタル信号を生成するアンプ部と、減衰指令信号が与えられることにより前記入力信号を減衰させる減衰手段と、前記アンプ部から検出される信号に基づき、前記デジタル信号がクリップまたはそれに近い状態になったとき、前記入力信号を断続的に減衰させる減衰指令信号を出力するクリップ防止制御部とを具備することを特徴とするD級増幅器を提供する。
かかる発明によれば、デジタル信号がクリップまたはそれに近い状態になったとき、入力信号を断続的に減衰させる減衰指令信号が発生される。この結果、アンプ部に対する入力信号は、時間軸上において断続的に間引かれた状態となり、デジタル信号におけるクリップの発生が防止される。この場合、入力信号は、断続的に間引かれるが、その波形の実質的な変化はない。従って、波形歪を生じさせることなく、クリップが防止される。
The present invention is based on an amplifier unit that generates a digital signal for driving a load from an input signal, an attenuation unit that attenuates the input signal by being given an attenuation command signal, and a signal detected from the amplifier unit. There is provided a class D amplifier comprising: a clip prevention control unit that outputs an attenuation command signal for intermittently attenuating the input signal when the digital signal becomes a clip or a state close thereto.
According to this invention, when the digital signal becomes a clip or a state close thereto, an attenuation command signal for intermittently attenuating the input signal is generated. As a result, the input signal to the amplifier unit is intermittently thinned out on the time axis, thereby preventing the occurrence of clipping in the digital signal. In this case, the input signal is intermittently thinned, but there is no substantial change in the waveform. Therefore, clipping is prevented without causing waveform distortion.
以下、図面を参照し、この発明の実施の形態を説明する。
<第1実施形態>
図1は、この発明の第1実施形態であるD級増幅器の構成を示す回路図である。このD級増幅器は、大別してアンプ部100と、クリップ防止制御部200と、三角波発生器300とにより構成されている。ここで、三角波発生器300は、0V〜+VBまでの電圧範囲内において直線状のスロープを描いて変化する一定周期の三角波信号TRを発生し、アンプ部100とクリップ防止制御部200に供給する回路である。アンプ部100は、入力アナログ信号から、負荷を駆動するデジタル信号を生成する装置である。さらに詳述すると、アンプ部100は、入力端101pおよび101nに与えられる正逆2相のアナログ入力信号VIpおよびVInのレベルに応じてパルス幅変調された正逆2相のデジタル信号VOpおよびVOnを生成し、出力端102pおよび102nから各々出力する回路である。また、クリップ防止制御部200は、アンプ部100内の所定のノードから取り出される信号を監視し、この信号のレベルが所定の範囲から外れた場合に出力デジタル信号VOpまたはVOnがクリップ状態またはそれに近い状態になったとみなし、入力アナログ信号を断続的に減衰させることを指令する減衰指令信号SWを発生し、アンプ部100に供給する回路である。三角波信号TRは、アンプ部100およびクリップ防止制御部200において、デジタル信号VOpおよびVOnの発生タイミングと減衰指令信号SWの発生タイミングを決定する同期信号として用いられる。以下、アンプ部100およびクリップ防止制御部200の構成を順に説明する。
Embodiments of the present invention will be described below with reference to the drawings.
<First Embodiment>
FIG. 1 is a circuit diagram showing a configuration of a class D amplifier according to the first embodiment of the present invention. This class D amplifier is roughly composed of an
アンプ部100において、入力端101pと出力端102nとの間には、抵抗R1、R3およびR5が直列に介挿されており、入力端101nと出力端102pとの間には、抵抗R2、R4およびR6が直列に介挿されている。ここで、抵抗R3およびR5の共通接続点は誤差積分器110の正相入力端111pに接続されており、抵抗R4およびR6の共通接続点は誤差積分器110の逆相入力端111nに接続されている。また、抵抗R1およびR3の共通接続点と抵抗R2およびR4の共通接続点との間には、MOSFET(Metal-Oxide-Semiconductor構造の電界効果トランジスタ)などによるスイッチ130が介挿されている。このスイッチ130は、クリップ防止制御部200から与えられる減衰指令信号SWにより入力アナログ信号を断続的に減衰させる減衰手段として機能する。
In the
誤差積分器110は、抵抗R1およびR3を介して正相の入力アナログ信号VIpが正相入力端111pに与えられるとともに、抵抗R2およびR4を介して逆相の入力アナログ信号VInが逆相入力端111nに与えられる。また、誤差積分器110の正相入力端111pには、抵抗R5を介して逆相デジタル信号VOnが帰還され、誤差積分器110の逆相入力端111nには、抵抗R6を介して正相デジタル信号VOpが帰還される。そして、誤差積分器110は、このようにして与えられる入力アナログ信号VIpおよびVInと、デジタル信号VOpおよびVOnとの誤差を積分して、積分結果を示す正逆2相の信号VDpおよびVDnを正相出力端112pおよび逆相出力端112nから各々出力する回路である。誤差積分器110としては各種のものが考えられるが、図示の例では、差動増幅器113と、4個のキャパシタC1〜C4と2個の抵抗R11およびR12により構成された2次の誤差積分器110が用いられている。ここで、差動増幅器113の正相入力端(+入力端)および逆相入力端(−入力端)は、各々誤差積分器110の正相入力端111pおよび逆相入力端111nとなっており、差動増幅器113の正相出力端(+出力端)と逆相出力端(−出力端)は、各々誤差積分器110の正相出力端112pおよび逆相出力端112nとなっている。そして、差動増幅器113の正相入力端と逆相出力端との間には、誤差を積分するためのキャパシタC1およびC2が直列に介挿されており、これらのキャパシタの共通接続点は抵抗R11を介して接地されている。また、差動増幅器113の逆相入力端と正相出力端との間にも、誤差を積分するためのキャパシタC3およびC4が直列に介挿されており、これらのキャパシタの共通接続点は抵抗R12を介して接地されている。
In the
パルス幅変調器120の正相入力端121pおよび逆相入力端121nは、誤差積分器110の正相出力端112pおよび逆相出力端112nに接続されている。また、パルス幅変調器120の三角波入力端122には、三角波発生器300から出力される三角波信号TRが与えられる。そして、パルス幅変調器120の正相出力端123pおよび逆相出力端123nは、アンプ部100の出力端102pおよび102nとなっている。パルス幅変調器120は、三角波入力端122に与えられる三角波信号TRを用いて、誤差積分器110の出力信号VDpおよびVDnのレベルに応じたパルス幅の正逆2相のデジタル信号VOpおよびVOnを生成し、正相出力端123pおよび逆相出力端123nから各々出力する回路である。このパルス幅変調器120も各種の構成のものが考えられるが、図示の例では、三角波信号TRが各々正相入力端に与えられ、誤差積分器110の正相出力信号VDpおよび逆相出力信号VDnが各々の逆相入力端に与えられるコンパレータ124pおよび124nと、コンパレータ124pおよび124nの出力信号VEpおよびVEnのレベルを各々反転して出力するインバータ125pおよび125nと、コンパレータ124nの出力信号VEnとインバータ125pの出力信号が入力されるNANDゲート126pと、コンパレータ124pの出力信号VEpとインバータ125nの出力信号が入力されるNANDゲート126nと、NANDゲート126pおよび126nの出力信号のレベルを各々反転して、正相出力端123pおよび逆相出力端123nから信号VOpおよびVOnとして各々出力するインバータ127pおよび127nにより構成されている。
以上がアンプ部100の構成の詳細である。
The positive
The details of the configuration of the
次にクリップ防止制御部200の構成を説明する。電流出力コンパレータ201は、誤差積分器110の出力信号VDpおよびVDnのレベルを基準レベルVLEVと比較し、出力信号VDpまたはVDnの少なくとも一方が基準レベルVLEVを越えている場合に、キャパシタC21および抵抗R21の並列回路に対して定電流を出力する回路である。ここで、通常は出力デジタル信号VOpおよびVOnにクリップを発生させないように、基準レベルVLEVは、三角波信号TRの上側のピーク電圧と同じか、それより僅かに低い電圧に設定されている。本実施形態におけるクリップ防止制御部200は、出力信号VDp(またはVDn)の上側のピーク電圧と基準レベルVLEVとを比較し、その比較結果に基づいてクリップ防止のための減衰指令信号SWを発生する構成となっているため、基準レベルVLEVはこのように設定される。しかし、クリップ防止制御部200は、出力信号VDp(またはVDn)の下側のピーク電圧と基準レベルVLEVとを比較し、その比較結果に基づいてクリップ防止のための減衰指令信号SWを発生する構成としてもよい。この場合、基準レベルVLEVは、三角波信号TRの下側のピーク電圧と同じか、それより僅かに高い電圧に設定する。また、基準レベルVLEVは、要求される出力デジタル信号VOpおよびVOnのパルス幅変調度の変化範囲に合わせて設定すればよい。出力デジタル信号VOpおよびVOnのパルス幅変調度の変化範囲を極力大きくする必要がある場合には、基準レベルVLEVをVBまたは0Vに極力近づける必要がある。しかし、そうでない場合には基準レベルVLEVをVBまたは0Vから離れたレベルにしてもよい。クリップ防止の機能を働かせるためには、基準レベルVLEVは、VB/2<VLEV<VBまたは0V<VELV<VBの範囲内において任意に設定可能である。
Next, the configuration of the clip
図2は電流出力コンパレータ201の構成例を示す回路図である。図2において、NチャネルFET221は、ソースが接地されており、ドレインおよびゲートが定電流源220に接続されている。NチャネルFET222〜224は、ソースが各々接地され、各々のゲートにはNチャネルFET221と同じゲート電圧が与えられている。すなわち、NチャネルFET221〜224は、カレントミラーを構成しており、NチャネルFET222〜224には、定電流源220からNチャネルFET221に流れるドレイン電流に比例したドレイン電流が各々流れるようになっている。
FIG. 2 is a circuit diagram showing a configuration example of the
NチャネルFET231および232は、各々のドレインが電圧+VBの電源に接続され、各々のゲートには誤差積分器110の出力信号VDpおよびVDnが各々与えられ、各々のソースはNチャネルFET222のドレインに共通接続されている。すなわち、NチャネルFET231および232は、NチャネルFET222を共通の負荷とするソースフォロワを各々構成しており、NチャネルFET222のドレインには、NチャネルFET231および232の各ゲート電圧VDpおよびVDnのうち大きい方よりも所定量(NチャネルFETの閾値相当の電圧)だけ低い電圧が発生する。NチャネルFET233は、ドレインが電圧+VBの電源に接続され、ゲートには基準レベルVLEVが与えられ、ソースはNチャネルFET224のドレインに接続されている。このNチャネルFET233は、NチャネルFET224を負荷とするソースフォロワを構成しており、NチャネルFET224のドレインにはゲート電圧VLEVよりも所定量だけ低い電圧が発生する。
NチャネルFET241および242は、NチャネルFET223とともに差増増幅器を構成するFETペアである。ここで、NチャネルFET241は、ドレインがPチャネルFET243を介して電圧+VBの電源に接続され、ゲートにはNチャネルFET222のドレイン電圧が与えられる。一方、NチャネルFET242は、ドレインが電圧+VBの電源に直接接続されており、ゲートにはNチャネルFET224のドレイン電圧が与えられる。そして、NチャネルFET241および242のソースは、NチャネルFET223のドレインに共通接続されている。
N-
PチャネルFET243は、ソースが電圧+VBの電源に直接接続されており、ドレインおよびゲートがNチャネルFET241のドレインに接続されている。PチャネルFET250は、ゲートにPチャネルFET243と同じゲート電圧が与えられ、ソースが電圧+VBの電源に直接接続されており、ドレインと接地線との間にはキャパシタC21および抵抗R21の並列回路が介挿されている。すなわち、PチャネルFET243および250はカラントミラーを構成しており、PチャネルFET243のドレイン電流に比例したドレイン電流がPチャネルFET250に流れるようになっている。
The P-
このような構成において、誤差積分器110の出力信号VDpおよびVDnの両方が基準レベルVLEVに満たない場合には、NチャネルFET242に対するゲートバイアスがNチャネルFET241に対するゲートバイアスに勝り、NチャネルFET242がON、NチャネルFET241がOFFとなる。このため、PチャネルFET243がOFFとなり、PチャネルFET250もOFFとなる。これに対し、誤差積分器110の出力信号VDpおよびVDnの少なくとも一方が基準レベルVLEVを越える場合には、NチャネルFET241に対するゲートバイアスがNチャネルFET242に対するゲートバイアスに勝り、NチャネルFET241がON、NチャネルFET242がOFFとなる。このため、PチャネルFET243がONとなり、PチャネルFET250もONとなる。ここで、PチャネルFET250に流れるドレイン電流は、PチャネルFET243およびNチャネルFET223に流れるドレイン電流に比例したもの、すなわち、定電流源220の出力電流に比例した電流となる。
In such a configuration, when both the output signals VDp and VDn of the
図1において、以上説明した電流出力コンパレータ201からコンパレータ204および205の前段までの部分は、誤差積分器110の出力信号が基準レベルVLEVを越えたときに三角波信号TRと交差するレベルの比較用電圧を発生する比較用電圧発生手段を構成している。さらに詳述すると、まず、キャパシタC21および抵抗R21からなる並列回路は、電流出力コンパレータ201から出力される電流を積分する積分器21を構成している。オペアンプ202は、その出力端と逆相入力端とが短絡されており、積分器21の出力電圧VC1を第1の比較用電圧として後段に伝えるボルテージフォロワバッファを構成している。このボルテージフォロワバッファから出力される第1の比較用電圧VC1は、抵抗R22を介してオペアンプ203の逆相入力端に与えられる。このオペアンプ203の逆相入力端と出力端との間には抵抗R22と同じ抵抗値の抵抗R23が介挿されており、オペアンプ203の正相入力端には基準レベル+VB/2が与えられる。ここで、オペアンプ203の出力電圧をVC2とすると、次式が成立する。
(VC1+VC2)/2=VB/2 ……(1)
これをVC2について解くと次のようになる。
VC2=VB−VC1 ……(2)
すなわち、抵抗R22およびR23とオペアンプ203からなる回路は、オペアンプ202から第1の比較用電圧VC1が出力される場合に、電圧VBよりも電圧VC1だけ低い第2の比較用電圧VC2を出力する反転増幅器として働く。
In FIG. 1, the portion from the
(VC1 + VC2) / 2 = VB / 2 (1)
When this is solved for VC2, it becomes as follows.
VC2 = VB−VC1 (2)
That is, when the first comparison voltage VC1 is output from the
コンパレータ204は、第1の比較用電圧VC1と三角波信号TRとを比較し、後者が前者よりも高い場合にHレベルの信号を、そうでない場合にはLレベルの信号を出力する。また、コンパレータ205は、第2の比較用電圧VC2と三角波信号TRとを比較し、前者が後者よりも高い場合にHレベルの信号を、そうでない場合にはLレベルの信号を出力する。ロウアクティブORゲート206は、コンパレータ204または205の各出力信号の少なくとも一方がLレベルであるときにHレベル(アクティブレベル)となる減衰指令信号SWを出力する。
以上が本実施形態によるD級増幅器の構成の詳細である。
The
The above is the details of the configuration of the class D amplifier according to the present embodiment.
次に本実施形態の動作を説明する。図3はアンプ部100の各部の信号波形を示す波形図である。誤差積分器110は、アンプ部100における入力アナログ信号と出力デジタル信号との誤差を積分するため、その出力信号VDpおよびVDnの波形は、入力アナログ信号VIpおよびVInの波形に対して、出力デジタル信号に相当するリップルが重畳したような波形となる。パルス幅変調器120では、この誤差積分器110の出力信号VDpおよびVDnと三角波信号TRとの比較が行われる。そして、VDp>VDnである期間は、図3の左側に示すように、三角波信号TRのレベルが信号VDnのレベルを越えてから信号VDpのレベルに至るまでの期間および三角波信号TRのレベルが信号VDpのレベルを下回ってから信号VDnのレベルに至るまでの期間、デジタル信号VOpがHレベルとなり、デジタル信号VOnは継続的にLレベルとされる。また、VDn>VDpである期間は、図3の右側に示すように、三角波信号TRのレベルが信号VDpのレベルを越えてから信号VDnのレベルに至るまでの期間および三角波信号TRのレベルが信号VDnのレベルを下回ってから信号VDpのレベルに至るまでの期間、デジタル信号VOnがHレベルとなり、デジタル信号VOpは継続的にLレベルとされる。このようにして、パルス幅変調器120では、誤差積分器110の2相の出力信号VDpおよびVDnのレベル差に比例したパルス幅を有するデジタル信号VOpおよびVOnが発生される。
Next, the operation of this embodiment will be described. FIG. 3 is a waveform diagram showing signal waveforms of each part of the
本実施形態において、三角波信号TRは0V〜+VBの範囲内で変化する。従って、クリップを生じさせずに出力デジタル信号VOpおよびVOnをパルス列として得るためには、誤差積分器110の出力信号VDpおよびVDnの両方が三角波信号TRと交差する範囲内に収まっている必要がある。ここで、入力アナログ信号VIpおよびVInの振幅がある適正範囲内にある場合には、誤差積分器110の出力信号VDpおよびVDnは三角波信号TRの振幅の範囲内に収まる。しかし、そのような適正範囲から外れる大きな振幅の入力アナログ信号VIpおよびVInがこのD級増幅器に与えられる場合には、何ら策を講じないと、誤差積分器110の出力信号VDpまたはVDnが三角波信号TRの振幅の範囲外に出て、出力デジタル信号VOpまたはVOnが連続的にHレベルとなるクリップ状態となる。しかしながら、本実施形態では、クリップ防止制御部200によりこのようなクリップの発生が防止される。以下、図4(a)および(b)を参照し、この動作について説明する。なお、本説明において、入力アナログ信号VIpおよびVInの振幅の適正範囲とは、出力デジタル信号VOpおよびVOnにクリップを発生させない範囲であり、D級増幅器の出力部(例えば図1のインバータ127pおよび127n)の電源電圧の1/2をD級増幅器の増幅率で除した値より小さな範囲である。
In the present embodiment, the triangular wave signal TR changes within the range of 0V to + VB. Therefore, in order to obtain the output digital signals VOp and VOn as pulse trains without causing clipping, both the output signals VDp and VDn of the
まず、図4(a)に示すように、入力アナログ信号VIpおよびVInの振幅が適正範囲内にあり、誤差積分器110の出力信号VDpおよびVDnの最高値が基準レベルVLEVに満たない場合には、電流出力コンパレータ201の出力電流は0となり、第1の比較用電圧VC1は0V、第2の比較用電圧VC2は+VBとなる。このため、三角波信号TRは、比較用電圧VC1およびVC2と交差せず、減衰指令信号SWは継続的に非アクティブレベルであるLレベルとなる。従って、スイッチ130は継続的にOFFとなり、このスイッチ130の両端におけるアナログ信号VIp’およびVIn’の波形は、図示のように、入力アナログ信号VIpおよびVInに対して相似形の波形となる。
First, as shown in FIG. 4A, when the amplitudes of the input analog signals VIp and VIn are within an appropriate range and the maximum values of the output signals VDp and VDn of the
これに対し、図4(b)に示すように、入力アナログ信号VIpおよびVInの振幅が大きくなり、誤差積分器110の出力信号VDpおよびVDnの少なくとも一方が基準レベルVLEVを越えると、この信号VDpまたはVDnが基準レベルVLEVを越えている間、電流出力コンパレータ201から定電流が出力され、この電流によりキャパシタC21が充電される。この電流出力コンパレータ201による定電流の出力およびキャパシタC21の充電は、信号VDpまたはVDnが基準レベルを越える度に行われる。このため、第1の比較用電圧VC1は、信号VDpまたはVDnが基準レベルを越えたときに上昇し、それ以後、次に信号VDpまたはVDnが基準レベルを越えるまでの間、キャパシタC21の蓄積電荷が抵抗R21を介して放電されるのに従って低下する、という脈動を繰り返す。また、第1の比較用電圧VC1がこのような挙動を示すのに伴い、第2の比較用電圧VC2(=+VB−VC1)は、電圧+VBから低下し、電圧VC1と同様の脈動を繰り返す。このため、三角波信号TRが比較用電圧VC1およびVC2と交差し、三角波信号TRが電圧VC1よりも低い期間および三角波信号TRが電圧VC2よりも高い期間にHレベル(アクティブレベル)となる減衰指令信号SWがロウアクティブORゲート206から出力される。
On the other hand, as shown in FIG. 4B, when the amplitudes of the input analog signals VIp and VIn increase and at least one of the output signals VDp and VDn of the
ここで、スイッチ130は、この減衰指令信号SWがLレベルの期間はOFF、Hレベルの期間はONとなる。このため、スイッチ130の両端におけるアナログ信号VIp’およびVIn’は、減衰指令信号SWがLレベルの期間は、元の入力アナログ信号VIpおよびVInに対応した信号値、減衰指令信号SWがHレベルの期間は0Vとなり、図示のように、一定時間間隔で間引きを行った波形となる。従って、誤差積分器110に対して実質的に入力されるアナログ信号が減衰し、誤差積分器110の出力信号のレベルが適正範囲である0V〜+VBの範囲内に戻され、出力デジタル信号VOpおよびVOnにおけるクリップの発生が防止される。
Here, the
さらに詳述すると、入力アナログ信号VIpおよびVInの振幅が大きく、このような間引きが行われる状況では、入力アナログ信号VIpおよびVInの振幅が大きくなり、誤差積分器110の出力信号VDpおよびVDnの振幅が大きくなろうとすると、間引き率を高めて、D級増幅器全体としての利得を低下させる、いわば負帰還制御が行われる。このような負帰還制御が働く結果、歪を発生させることなく入力アナログ信号VIpおよびVInの増幅が行われ、かつ、入力アナログ信号VIpおよびVInがピークレベルに達したときに、出力デジタル信号VOpまたはVOnのパルス幅変調度が一定の上限値に達するように、D級増幅器全体としての利得が最適値に調整される。従って、本実施形態において、入力アナログ信号VIpおよびVInの振幅が大きくて適正範囲を外れる領域では、入力アナログ信号VIpおよびVInの振幅が増加したとしても、負荷に与えられる出力信号波形(出力デジタル信号VOpおよびVOnを積分した波形となる)は歪まず、かつ、その出力信号波形のピークレベルは一定値を維持する。
More specifically, in the situation where the amplitudes of the input analog signals VIp and VIn are large and such decimation is performed, the amplitudes of the input analog signals VIp and VIn increase, and the amplitudes of the output signals VDp and VDn of the
出力デジタル信号VOpまたはVOnのパルス幅変調度の上限値は、基準レベルVLEVに依存する。何故ならば、本実施形態によるD級増幅器では、誤差積分器110の出力信号VDpおよびVDnのレベルに応じて出力デジタル信号VOpおよびVOnのパルス幅変調度が決定される一方、この誤差積分器110の出力信号VDpおよびVDnが基準レベルVLEVを越えたときに三角波信号TRと交差するレベルの比較用電圧が発生して間引きのための減衰指令信号SWが発生し、誤差積分器110の出力信号VDpおよびVDnのレベルの増加並びにこれに伴うパルス幅変調度の増加が抑えられるからである。
The upper limit value of the pulse width modulation degree of the output digital signal VOp or VOn depends on the reference level VLEV. This is because, in the class D amplifier according to the present embodiment, the pulse width modulation degree of the output digital signals VOp and VOn is determined according to the levels of the output signals VDp and VDn of the
本実施形態においてクリップに対する応答特性は、キャパシタC21の容量値および抵抗R21の抵抗値を調整により調整可能である。クリップの発生に対し、短い時間で減衰指令信号SWを発生させる必要があるときは、キャパシタC21の容量値を小さくすればよい。また、クリップ状態でなくなった後、減衰指令信号SWが停止されるまでの時間を長くする必要があるときは、抵抗R21の抵抗値を大きくすればよい。 In the present embodiment, the response characteristic to the clip can be adjusted by adjusting the capacitance value of the capacitor C21 and the resistance value of the resistor R21. When it is necessary to generate the attenuation command signal SW in a short time with respect to the generation of the clip, the capacitance value of the capacitor C21 may be reduced. Further, when it is necessary to lengthen the time until the attenuation command signal SW is stopped after the clip state is lost, the resistance value of the resistor R21 may be increased.
以上説明したように、本実施形態によれば、D級増幅器に対する入力アナログ信号の振幅が大きくなり、適正範囲外となる場合に、誤差積分器110に入力されるアナログ信号を時間軸上において断続的に間引く動作が行われ、クリップの発生が防止される。この場合、誤差積分器110に入力されるアナログ信号は、断続的に間引かれるだけであり、実質的な波形の変化はない。従って、本実施形態によれば、非線形歪を生じさせることなくクリップの発生を防止することができる。
As described above, according to this embodiment, when the amplitude of the input analog signal to the class D amplifier increases and falls outside the proper range, the analog signal input to the
また、本実施形態では、入力アナログ信号の振幅が大きくて適正範囲外となる領域において上述した間引きによる負帰還制御が行われるため、理想的には、入力アナログ信号VIpおよびVInの振幅が無限大になっても出力信号波形をクリップさせないように入力アナログ信号VIpおよびVInを増幅することができる。現実には、D級増幅器を半導体集積回路として実現する場合に入力信号を電源電圧の範囲内に制限する入力保護回路が設けられる。従って、外部から与えられる入力アナログ信号VIpおよびVInの振幅が電源電圧の範囲を越えている場合には、入力保護回路を通過する際に、入力アナログ信号VIpおよびVInにクリップが生じる。この場合、D級増幅器は、このクリップの生じた入力アナログ信号VIpおよびVInを増幅することとなるが、その際にD級増幅器は上述した間引きによる負帰還制御を機能させて増幅を行うため、D級増幅器自体が入力アナログ信号VIpおよびVInにさらなる歪を与えることはない。 In the present embodiment, since the negative feedback control by the above-described thinning is performed in a region where the amplitude of the input analog signal is large and outside the appropriate range, ideally, the amplitudes of the input analog signals VIp and VIn are infinite. Therefore, the input analog signals VIp and VIn can be amplified so that the output signal waveform is not clipped. In reality, when a class D amplifier is realized as a semiconductor integrated circuit, an input protection circuit is provided for limiting an input signal within a range of a power supply voltage. Therefore, when the amplitudes of the input analog signals VIp and VIn given from the outside exceed the range of the power supply voltage, the input analog signals VIp and VIn are clipped when passing through the input protection circuit. In this case, the class D amplifier amplifies the input analog signals VIp and VIn where the clipping occurs. At that time, the class D amplifier performs amplification by functioning the negative feedback control by the above-described decimation. The class D amplifier itself does not add further distortion to the input analog signals VIp and VIn.
<第2実施形態>
図5はこの発明の第2実施形態であるD級増幅器の構成を示す回路図である。上記第1実施形態(図1)では、電流出力コンパレータ201の出力電流を利用して、高電圧側および低電圧側において三角波信号TRと交差する2つの比較用電圧VC1およびVC2を生成し、第1の比較用電圧VC1と三角波信号TRとをコンパレータ204に与え、第2の比較用電圧VC2と三角波信号TRとをコンパレータ205に与えることにより、パルス列である減衰指令信号SWを発生した。
<Second Embodiment>
FIG. 5 is a circuit diagram showing a configuration of a class D amplifier according to the second embodiment of the present invention. In the first embodiment (FIG. 1), the output current of the
これに対し、本実施形態では、上記第1実施形態における三角波発生器300が、正逆2相の三角波信号TRpおよびTRnを出力する三角波発生器300Aに置き換えられ、これに伴い、上記第1実施形態におけるパルス幅変調器120が、正逆2相の三角波信号TRpおよびTRnを用いてパルス幅変調を行うパルス幅変調器120Aに置き換えられている。このパルス幅変調器120Aにおいて、コンパレータ141pは、三角波信号TRpの瞬時値が誤差積分器110の出力信号VDpの瞬時値よりも低いときHレベルの信号を出力する。また、コンパレータ142pは、三角波信号TRpの瞬時値が誤差積分器110の出力信号VDnの瞬時値よりも高いときHレベルの信号を出力する。そして、ANDゲート143pは、コンパレータ141pおよび142pの各出力信号がいずれもHレベルである期間、すなわち、VDp>VDnである場合において、三角波信号TRpの瞬時値が信号VDnを越えてから信号VDpに到達するまでの期間と、三角波信号TRpの瞬時値が信号VDpを下回ってから信号VDnに到達するまでの期間、デジタル信号VOpをHレベルとする。コンパレータ141nは、三角波信号TRnの瞬時値が誤差積分器110の出力信号VDnの瞬時値よりも低いときHレベルの信号を出力する。また、コンパレータ142nは、三角波信号TRnの瞬時値が誤差積分器110の出力信号VDpの瞬時値よりも高いときHレベルの信号を出力する。そして、ANDゲート143nは、コンパレータ141nおよび142nの各出力信号がいずれもHレベルである期間、すなわち、VDn>VDpである場合において、三角波信号TRnの瞬時値が信号VDpを越えてから信号VDnに到達するまでの期間と、三角波信号TRnの瞬時値が信号VDnを下回ってから信号VDpに到達するまでの期間、デジタル信号VOnをHレベルとする。すなわち、パルス幅変調器120Aでは、上記第1実施形態におけるパルス幅変調器120と同様、誤差積分器110の2相の出力信号VDpおよびVDnのレベル差に比例したパルス幅を有するデジタル信号VOpおよびVOnが発生される。
In contrast, in the present embodiment, the
また、本実施形態では、正逆2相の三角波信号TRpおよびTRnを出力する三角波発生器300Aが採用されたことにより、上記第1実施形態におけるクリップ防止制御部200が、これよりも簡素な構成のクリップ防止制御部200Aに置き換えられている。そして、本実施形態において、コンパレータ204および205の両方の逆相入力端には、電流出力コンパレータ201の出力電圧VCが与えられる。また、コンパレータ204の正相入力端には逆相の三角波信号TRnが与えられ、コンパレータ205の正相入力端には正相の三角波信号TRpが与えられる。
In the present embodiment, the
以上の構成によれば、誤差積分器110の出力信号VDpまたはVDnが基準レベルVLEVを越え、電流出力コンパレータ201の出力電圧VCが上昇すると、三角波信号TRpのレベルが電圧VCよりも低い期間、コンパレータ204の出力信号がLレベルとなって減衰指令信号SWがHレベルとなり、三角波信号TRnのレベルが電圧VCよりも低い期間、コンパレータ205の出力信号がLレベルとなって減衰指令信号SWがHレベルとなる。従って、上記第1実施形態と同様の効果が得られる。また、本実施形態では、上記第1実施形態において2つの比較用電圧VC1およびVC2を得るために必要であったオペアンプ202、抵抗R22およびR23、オペアンプ203が不要になり、その分だけ回路規模を小さくすることができるという利点がある。
According to the above configuration, when the output signal VDp or VDn of the
<第3実施形態>
図6はこの発明の第3実施形態であるD級増幅器の構成を示すブロック図である。本実施形態では、上記第1実施形態におけるクリップ防止制御部200がクリップ防止制御部200Bに置き換えられている。また、本実施形態では、三角波信号TRが正のピークとなるタイミングおよび負のピークとなるタイミングにおいて、パルス状のタイミング信号Sが三角波発生器300からクリップ防止制御部200Bに供給されるようになっている。
<Third Embodiment>
FIG. 6 is a block diagram showing the configuration of a class D amplifier according to the third embodiment of the present invention. In the present embodiment, the clip
クリップが発生していない場合には、前掲図3から明らかなように、三角波信号TRが正のピークとなるタイミングおよび負のピークとなるタイミングにおける出力デジタル信号VOpおよびVOnはいずれもLレベルとなる。これに対し、クリップが発生すると、三角波信号TRが正のピークとなるタイミングおよび負のピークとなるタイミングにおいて、出力デジタル信号VOpまたはVOnがHレベルとなる。本実施形態におけるクリップ防止制御部200Bは、このことを利用し、出力デジタル信号VOpおよびVOnに基づいてクリップの有無を検知し、クリップが検知された場合にはクリップのない状態に戻す減衰指令信号SWを発生する。
When no clip is generated, as is apparent from FIG. 3, the output digital signals VOp and VOn at the timing when the triangular wave signal TR becomes a positive peak and the timing when the triangular wave signal TR becomes a negative peak are both at the L level. . On the other hand, when clipping occurs, the output digital signal VOp or VOn becomes H level at the timing when the triangular wave signal TR becomes a positive peak and the timing when it becomes a negative peak. The clip
図7(a)および(b)は本実施形態の動作を示す波形図である。図7(a)に示す例では、タイミング信号Sの発生時、出力デジタル信号VOpおよびVOnはLレベルとなっている。このため、クリップ防止制御部200Bは、クリップが発生していないと判断し、減衰指令信号SWをLレベルとする。これに対し、図7(b)に示す例では、タイミング信号Sの発生時、出力デジタル信号VOpまたはVOnの一方がHレベルとなっている。このため、クリップ防止制御部200Bは、クリップが発生していると判断し、三角波信号TRに同期したパルス列を減衰指令信号SWとして出力する。これにより、上記第1実施形態と同様、アンプ部100に対する入力アナログ信号が時間軸上において断続的に間引かれ、クリップの発生が防止される。
7A and 7B are waveform diagrams showing the operation of this embodiment. In the example shown in FIG. 7A, when the timing signal S is generated, the output digital signals VOp and VOn are at the L level. For this reason, the clip
この第3実施形態には次のような変形が考えられる。すなわち、三角波信号TRが正のピークとなるタイミングの僅かに前のタイミングおよび負のピークとなるタイミングの僅かに前のタイミングにタイミング信号Sの発生タイミングをずらすのである。このようにすると、出力デジタル信号VOpおよびVOnにクリップが発生する前に、アンプ部100に対する入力アナログ信号を時間軸上において断続的に間引く動作が行われるため、クリップの発生を確実に防止することができる。
The following modifications are conceivable for the third embodiment. That is, the generation timing of the timing signal S is shifted to a timing slightly before the timing when the triangular wave signal TR becomes a positive peak and a timing slightly before the timing when the triangular wave signal TR becomes a negative peak. In this way, before the clip is generated in the output digital signals VOp and VOn, the operation of intermittently thinning the input analog signal to the
<第4実施形態>
図8はこの発明の第4実施形態であるD級増幅器の構成を示す回路図である。上記第2実施形態(図5)と同様、本実施形態においても、2相の三角波信号TRpおよびTRnを発生する三角波発生器300Aが用いられる。この三角波発生器300Aとアンプ部100におけるパルス幅変調器120Aとの接続関係は上記第2実施形態と同様である。本実施形態では、上記第2実施形態におけるクリップ防止制御部200Aがクリップ防止制御部200Cに置き換えられている。このクリップ防止制御部200Cでは、クリップ防止制御部200A(図5)における電流出力コンパレータ201が、定電流源261と、スイッチ262と、フリップフロップ263および264と、ORゲート265とからなる回路に置き換えられており、定電流源261からスイッチ262を介して供給される電流によりキャパシタC21の充電が行われるようになっている。
<Fourth embodiment>
FIG. 8 is a circuit diagram showing a configuration of a class D amplifier according to the fourth embodiment of the present invention. Similar to the second embodiment (FIG. 5), this embodiment also uses a
フリップフロップ263および264の各クロック端子には、クロックCKが供給される。このクロックCKは、三角波発生器300A内において三角波信号TRpおよびTRnのタイミング制御に用いられる信号であり、クロックCKの立ち上がりにおいて三角波信号TRp(TRn)は正のピーク(負のピーク)、クロックCKの立ち下がりにおいて三角波信号TRp(TRn)は負のピーク(正のピーク)となる。フリップフロップ263は、クロックCKの立ち上がりにおいてパルス幅変調器120A内のコンパレータ141pの出力信号VEpaを取り込んで保持し、フリップフロップ264は、クロックCKの立ち下がりにおいてパルス幅変調器120A内のコンパレータ141nの出力信号VEnaを取り込んで保持する。ORゲート265は、フリップフロップ263および264に保持された各信号の少なくとも一方がHレベルであるときにスイッチ261をON状態とする。
A clock CK is supplied to each clock terminal of the flip-
図9は本実施形態の動作を示す波形図である。パルス幅変調器120Aでは、三角波信号TRpが信号VDnのレベルを越えている期間、コンパレータ142pの出力信号VEpbがHレベルとなり、三角波信号TRpが信号VDpのレベルを越えている期間、コンパレータ141pの出力信号VEpaがLレベルとなる。また、パルス幅変調器120Aでは、三角波信号TRnが信号VDpのレベルを越えている期間、コンパレータ142nの出力信号VEnbがHレベルとなり、三角波信号TRnが信号VDnのレベルを越えている期間、コンパレータ141nの出力信号VEnaがLレベルとなる。
FIG. 9 is a waveform diagram showing the operation of this embodiment. In the
従って、誤差積分器110の出力信号VDpおよびVDnのレベルが適正範囲内にあり、かつ、VDp>VDnである場合、パルス幅変調器120Aでは、三角波信号TRpが信号VDnを越えてから信号VDpに到達するまでの期間と、三角波信号TRpが信号VDpを下回ってから信号VDnに到達するまでの期間、ANDゲート143pによってデジタル信号VOpがHレベルとされる。また、誤差積分器110の出力信号VDpおよびVDnのレベルが適正範囲内にあり、かつ、VDn>VDpである場合、パルス幅変調器120Aでは、三角波信号TRnが信号VDpを越えてから信号VDnに到達するまでの期間と、三角波信号TRnが信号VDnを下回ってから信号VDpに到達するまでの期間、ANDゲート143nによってデジタル信号VOnがHレベルとされる。
Therefore, when the levels of the output signals VDp and VDn of the
これらの場合、常にクロックCKの立ち上がりにおいてLレベルの信号VEpaがフリップフロップ263に保持され、クロックCKの立ち下がりにおいてLレベルの信号VEnaがフリップフロップ264に保持されるため、スイッチ262はOFF状態となり、キャパシタC21の充電電圧VCは0Vとなる。このため、減衰指令信号SWは出力されない。
In these cases, the L-level signal VEpa is always held in the flip-
しかし、図9の左側に示すように、誤差積分器110の出力信号VDpのレベルが三角波信号TRpの正のピークに近いレベルVDp’となると、信号VEpaは、図示の信号VEpa’のようにパルス幅が狭くなってゆく。そして、アンプ部100がクリップ状態またはこれに近い状態となり、クロックCKの立ち上がりにおいて信号VEpaがHレベルになると、フリップフロップ263からHレベルの信号が出力される。これにより、スイッチ262がON状態となり、キャパシタC21の充電電圧VCが図示のように上昇し、パルス状の減衰指令信号SWが出力され、クリップが防止される。
However, as shown on the left side of FIG. 9, when the level of the output signal VDp of the
また、図9の右側に示すように、誤差積分器110の出力信号VDnのレベルが三角波信号TRnの正のピークに近いレベルVDn’となると、信号VEnaは、図示の信号VEna’のようにパルス幅が狭くなってゆく。そして、アンプ部100がクリップ状態またはこれに近い状態となり、クロックCKの立ち下がりにおいて信号VEnaがHレベルになると、フリップフロップ264からHレベルの信号が出力される。これにより、スイッチ262がON状態となり、キャパシタC21の充電電圧VCが図示のように上昇し、パルス状の減衰指令信号SWが出力され、クリップが防止される。
As shown on the right side of FIG. 9, when the level of the output signal VDn of the
本実施形態においても、上記各実施形態と同様な効果が得られる。なお、本実施形態には次のような変形例が考えられる。すなわち、フリップフロップ263および264に与えるクロックCKの立ち上がりタイミングおよび立ち下がりタイミングを、三角波信号TRpまたはTRnがピークとなるタイミングよりもやや遅らせるのである。このようにすることで、クリップが発生する一歩手前の状態、すなわち、信号VEnaおよびVEpaとして三角波信号TRpおよびTRnのピークのタイミングに同期した負のパルスが発生しているがそのパルス幅が極めて狭くなったときに減衰指令信号SWを発生させ、クリップを未然に回避することが可能となる。この場合も、上記各実施形態と同様な負帰還制御が働く結果、歪を発生させることなく入力アナログ信号VIpおよびVInの増幅が行われ、かつ、入力アナログ信号VIpおよびVInがピークレベルに達したときに、出力デジタル信号VOpまたはVOnのパルス幅変調度が100%よりやや低い上限値(クリップが発生する一歩手前の状態)に達するように、D級増幅器全体としての利得が最適値に調整される。
Also in this embodiment, the same effect as each said embodiment is acquired. In addition, the following modifications can be considered in this embodiment. That is, the rising timing and falling timing of the clock CK supplied to the flip-
<第5実施形態>
図10はこの発明の第5実施形態であるD級増幅器の構成を示す回路図である。また、図11は、同実施形態の動作を示す波形図である。上記各実施形態では、正逆2相の入力アナログ信号VIpおよびVInがD級増幅器に与えられた。これに対し、本実施形態では、図11に示すように、各々1ビットのデジタル信号である正逆2相のビットストリームが入力信号VIpおよびVInとしてD級増幅器に与えられる。そして、本実施形態では、このようなビットストリームVIpおよびVInの処理を適切に行うため、図10に示すように、三角波発生器300が出力する三角波信号TRの位相をビットストリームVIpおよびVInに同期化させる同期化回路310が、上記第1実施形態のD級増幅器に追加されている。
<Fifth Embodiment>
FIG. 10 is a circuit diagram showing a configuration of a class D amplifier according to the fifth embodiment of the present invention. FIG. 11 is a waveform diagram showing the operation of the embodiment. In each of the above embodiments, the forward and reverse two-phase input analog signals VIp and VIn are supplied to the class D amplifier. On the other hand, in the present embodiment, as shown in FIG. 11, forward / reverse two-phase bit streams, each of which is a 1-bit digital signal, are given to the class D amplifier as input signals VIp and VIn. In this embodiment, in order to appropriately perform such processing of the bit streams VIp and VIn, as shown in FIG. 10, the phase of the triangular wave signal TR output from the
本実施形態のように、入力信号がビットストリームである場合においても、誤差積分器110では、上記第1実施形態と同様、出力信号VOpおよびVOnと入力信号VIpおよびVInとの各誤差の積分が行われ、パルス幅変調器120では、その積分結果を示す信号VDpおよびVDnに基づいてパルス幅変調されたデジタル信号VOpおよびVOnが生成される。従って、本実施形態においても、ビットストリームVIpおよびVInが示すアナログ信号波形と同様な波形の信号を図示しない負荷に与えることができる。そして、ビットストリームVIpおよびVInが示す信号波形のピークが高くなり、クリップが発生しそうな状況では、上記第1実施形態と同様、第1の比較用電圧VC1および第2の比較用電圧VC2が脈動を繰り返し、減衰指令信号SWが断続的に発生される。これにより、誤差積分器110に与えられる入力信号VIp’およびVIn’は、ビットストリームVIpおよびVInを断続的に間引いたものとなり、クリップが防止される。なお、図示の例では、第1実施形態のD級増幅器に変形を加えて本実施形態によるD級増幅器を構成したが、他の実施形態に同様な変形を加えて本実施形態によるD級増幅器を構成してもよい。
As in the present embodiment, even when the input signal is a bit stream, the
<他の実施形態>
以上、この発明の第1〜第5実施形態を説明したが、この発明には、他にも各種の実施形態が考えられる。例えば次の通りである。
<Other embodiments>
Although the first to fifth embodiments of the present invention have been described above, various other embodiments are conceivable for the present invention. For example:
(1)上記第1〜第4実施形態では、入力アナログ信号に応じてパルス幅変調されたデジタル信号を出力するD級増幅器に本発明を提供したが、本発明は、入力アナログ信号に対してΔΣ変調を施し、入力アナログ信号のレベルに応じた時間密度でパルスを発生するD級増幅器にも適用可能である。 (1) In the first to fourth embodiments, the present invention is provided for a class D amplifier that outputs a digital signal that is pulse-width modulated in accordance with an input analog signal. The present invention can also be applied to a class D amplifier that performs ΔΣ modulation and generates pulses at a time density according to the level of an input analog signal.
(2)上記各実施形態では、この発明を差動構成のD級増幅器に適用した例を挙げたが、この発明は差動構成でないD級増幅器にも勿論適用可能である。 (2) In each of the above embodiments, the present invention is applied to a differential class D amplifier. However, the present invention is of course applicable to a class D amplifier not having a differential configuration.
(3)上記第1実施形態では、電流出力コンパレータ201の電源電圧を+VBとし(図2参照)、オペアンプ203の正相入力端には基準レベル+VB/2を与えた(図1参照)。しかし、同実施形態によるD級増幅器では、少なくとも三角波信号TRの中心電位とオペアンプ203の正相入力端に与えられる電位が等しければよく、電流出力コンパレータ201の電源電圧とオペアンプ203の正相入力端に与えられる電位はそれぞれ任意の値でよい。
(3) In the first embodiment, the power supply voltage of the
(4)上記第5実施形態では、1チャネルの正相および逆相のビットストリームを入力端子101pおよび101nに与えたが、複数チャネルの正相のビットストリームを入力端子101pに与え、複数チャネルの逆相のビットストリームを入力端子101nに与えるようにしてもよい。このようにすることで、ミキシング機能を持ったD級増幅器を構成することができる。この場合、入力端子101pおよび101nの各前段に複数チャネル分の可変抵抗器を各々配置し、各チャネルのビットストリームが各チャネルに対応した可変抵抗器を介して入力端子101pまたは101nに与えられるようにし、各可変抵抗器の抵抗値の調整により、ミキシングの際の各チャネルの重み付けを行えばよい。
(4) In the fifth embodiment, the normal-phase and reverse-phase bit streams of one channel are applied to the
(5)上記第5実施形態では、1ビットの正相および逆相のビットストリームを入力端子101pおよび101nに与えたが、複数ビットの正相のビットストリームを入力端子101pに与え、複数ビットの逆相のビットストリームを入力端子101nに与えるようにしてもよい。この場合、入力端子101pおよび101nの各前段に複数ビット分の重み付け抵抗を各々配置し、各ビットのビットストリームが各々に対応した重み付け抵抗を介して入力端子101pまたは101nに与えられるようにすればよい。
(5) In the fifth embodiment, a 1-bit normal-phase and reverse-phase bitstream is applied to the
(6)D級増幅器の入力部に設けられたスイッチ130による入力アナログ信号VIpおよびVInの間引きの程度の制御は、どのような態様であってもよい。上記各実施形態では、入力アナログ信号VIpおよびVInの振幅が大きくなり、誤差積分器の出力信号のレベルが増加しようとすると間引き率を増加させるという負帰還制御を行ったが、間引き率の制御は負帰還制御以外の態様で行ってもよい。例えば、各種のピークレベルの入力信号VIpおよびVInについて、クリップを生じさせないようにするための間引き率を予め求めておき、D級増幅器の動作時には、入力信号VIpおよびVInのピークレベルを検出し、そのピークレベルにおいてクリップを生じさせない適切な間引き率を選択し、入力信号VIpおよびVInの間引きを行うという態様でもよい。また、入力アナログ信号VIpおよびVInの間引きが行われる動作領域では、入力アナログ信号VIpおよびVInの振幅が増加した場合に出力デジタル信号VOpおよびVOnのパルス幅変調度の上限値は必ずしも一定値を維持する必要はなく、例えば入力アナログ信号VIpおよびVInの振幅の増加に応じてパルス幅変調度の上限値が若干低下しても構わない。
(6) The control of the degree of decimation of the input analog signals VIp and VIn by the
100……アンプ部、110……誤差積分器、120,120A……パルス幅変調器、130……スイッチ、200,200A,200B,200C……クリップ防止制御部、300,300A……三角波発生器、310……同期化回路。
DESCRIPTION OF
Claims (14)
減衰指令信号が与えられることにより前記入力信号を減衰させる減衰手段と、
前記減衰手段に前記入力信号を周期的かつ断続的に0Vにする減衰指令信号を出力するクリップ防止制御部と
を具備することを特徴とするD級増幅器。 An amplifier that generates a digital signal for driving a load from an input signal;
Attenuating means for attenuating the input signal by being given an attenuation command signal;
A class D amplifier comprising: an anti-clipping control unit for outputting an attenuation command signal for periodically and intermittently setting the input signal to 0 V to the attenuation means.
減衰指令信号が与えられることにより前記入力信号を減衰させる減衰手段と、Attenuating means for attenuating the input signal by receiving an attenuation command signal;
前記減衰手段に前記入力信号を断続的に減衰させる減衰指令信号を出力するクリップ防止制御部とを具備し、A clip prevention control unit that outputs an attenuation command signal for intermittently attenuating the input signal to the attenuation means;
前記アンプ部は、前記入力信号として、正逆2相の入力信号を受け取って差動増幅する差動増幅器を有し、The amplifier unit includes a differential amplifier that receives and differentially amplifies two-phase input signals as the input signal,
前記減衰手段は、前記正逆2相の入力信号のうち正相の入力信号を前記差動増幅器に供給する第1の入力経路と逆相の入力信号を前記差動増幅器に供給する第2の入力経路との間に介挿され、前記クリップ防止制御部が出力する減衰指令信号が与えられることによりONとなって前記入力信号を減衰させるスイッチを有することを特徴とするD級増幅器。The attenuating means supplies a second input signal to the differential amplifier that is opposite in phase to a first input path that supplies a positive phase input signal to the differential amplifier out of the two positive and negative input signals. A class-D amplifier having a switch that is inserted between the input path and is turned on when an attenuation command signal output from the clip prevention control unit is applied to attenuate the input signal.
前記アンプ部は、前記入力信号と前記デジタル信号との誤差を積分して出力する誤差積分器と、前記誤差積分器の出力信号と前記三角波信号とを比較することにより、前記誤差積分器の出力信号のレベルに応じてパルス幅変調されたデジタル信号を出力するパルス幅変調器とを有することを特徴とする請求項4に記載のD級増幅器。The amplifier unit integrates and outputs an error between the input signal and the digital signal, and compares the output signal of the error integrator and the triangular wave signal to output the error integrator. 5. The class D amplifier according to claim 4, further comprising a pulse width modulator that outputs a digital signal that has been pulse width modulated in accordance with a signal level.
前記アンプ部は、前記入力信号と前記デジタル信号との誤差を積分して出力する誤差積分器と、前記誤差積分器の出力信号と前記三角波信号とを比較することにより、前記誤差積分器の出力信号のレベルに応じてパルス幅変調されたデジタル信号を出力するパルス幅変調器とを有することを特徴とする請求項6に記載のD級増幅器。The amplifier unit integrates and outputs an error between the input signal and the digital signal, and compares the output signal of the error integrator and the triangular wave signal to output the error integrator. 7. The class D amplifier according to claim 6, further comprising a pulse width modulator that outputs a digital signal that has been pulse width modulated in accordance with a signal level.
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