JP4529474B2 - Ｓｄｒａｍを備えたメモリ装置 - Google Patents

Description

本発明は、ＳＤＲＡＭを備えたメモリ装置に関し、詳しくはバーストアクセスの機能を備えたＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ ＤＲＡＭ）においてバーストアクセスのアクセス回数をダイナミックに制御するようにしたＳＤＲＡＭを備えたメモリ装置に関する。

従来技術における情報処理システムは、システム全体の動作を制御する種々の演算を行うＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）と、データを記憶するメモリであるＳＤＲＡＭと、入出力のためのインターフェース部とから構成されている。
メモリとして使用されるＳＤＲＡＭは、クロック信号に同期して動作するＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）であって、コマンドによる制御のもとに動作し、バーストアクセスが可能であり、バースト長の設定が可能である。このことから、ＳＤＲＡＭは、他の種類のＤＲＡＭより高速にアクセスすることが可能である。
ここで、バーストアクセスは、リードサイクル又はライトサイクルにおけるデータの連続入出
力を制御できることであり、バースト長は、バーストアクセスの際のデータのワード数である。

ＣＰＵとＳＤＲＡＭとは制御信号の機能や処理方法などが互いに異なっていることから、直接に接続することはできない。
そこで、図４に示すように、ＳＤＲＡＭ１１４を用いるには、ＣＰＵ１１１からＳＤＲＡＭ１１４のシステムメモリ１２２へのアクセスを制御するバス１１２を介在させたメモリ制御装置１１３が必要となる。ＣＰＵ１１１はメモリ制御装置１１３を介してシステムメモリ１２２にアクセスする。

メモリ制御装置１１３は、ＣＰＵ１１１からの指令に基づいてＳＤＲＡＭ１１４側に、アドレス信号、各種の制御信号及びクロック信号を出力してＳＤＲＡＭ１１４のシステムメモリ１２２を制御する。

この制御信号には、チップセレクト信号（ＣＳ信号）、クロックイネーブル信号（ＣＫＥ信号）、ロウアドレスストローブ信号（ＲＡＳ信号）、カラムアドレスストローブ信号（ＣＡＳ信号）、ライトイネーブル信号（ＷＥ信号）等が含まれる。

ＳＤＲＡＭ１１４は、図４に示すように、メモリを制御するメモリ制御部１１５と、バンクＡ〜Ｄからなるシステムメモリ１２２とからなる。

メモリ制御部１１５は、図４に示すように、制御信号をクロック信号に同期させてコマンドをデコードするコマンドデコーダ１１６と、初期化時に設定され、バースト動作を固定するモードレジスタ１１７と、コマンドデコーダ１１６でのコマンドに基づいて、モードレジスタ１１７に格納されているバーストアクセスを遂行するコントロールロジック１１８と、バースト長によるバーストアクセスをカウントするバーストカウンタ１１９と、バーストカウンタ１１９からのバーストアクセスの下位カラムアドレスを遂行するカラムアドレス１２０と、アドレス信号から上位アドレスを格納するロウアドレス１２１と、から大略構成されている。

システムメモリ１２２は、クロック信号の立ち上がりに同期して動作する。ＣＳ信号は、アクセスするＳＤＲＡＭ１１４を指定するための信号であり、ＣＫＥ信号は、クロック信号の立ち上がりでＳＤＲＡＭ１１４を動作させるか否かを指定するための信号であり、ＲＡＳ信号、ＣＡＳ信号及びＷＥ信号は、ＳＤＲＡＭ１１４へのアクセス内容（リード／ライト／プリチャージなど）を指定するための信号である。
又、システムメモリ１２２は、アドレス空間が４つのバンクＡ〜Ｄに分類される。このバンクＡ〜Ｄのバースト長は、初期化処理の際に、モードレジスタ１１７の内容を設定するモードレジスタコマンドにより設定される。
このモードレジスタ１１７は、図２に示すように、ＳＤＲＡＭ１１４の動作方法（バースト長のほか、バーストアクセス時のアドレス値インクリメント順（シーケンシャル／インターリーブ）など）に関する設定内容を格納するレジスタである。
モードレジスタコマンドは、クロック信号の立ち上がり時に、ＳＤＲＡＭ１１４へ入力する各制御信号が所定の論理値であれば、その時のアドレス信号の所定ビットの論理値に基づいてモードレジスタの内容を設定する。

このモードレジスタコマンドによるモードレジスタ１１７への設定は、図２に示すように、アドレスの下位３ビット０、１、２でバースト長を設定する。
このバースト長は、ＣＰＵ１１１がメモリ制御装置１１３を介してＳＤＲＡＭ１１４にアクセスする際のデータのサイズに応じて設定される。例えば、ＣＰＵ１１１が３２バイト単位でアクセスするものとして、メモリ制御装置１１３とシステムメモリ１２２の間のデータの幅が６４ビット（８バイト）であれば、システムメモリ１２２の各バンクのバースト長は４（３２バイト／８）に設定される。

モードレジスタ１１７に設定されたバースト長によって、コントロールロジック１１８がバーストカウンタ１１９にカウントアップ信号を与え、下位カラムアドレスのカウントアップを行っており、そのバースト長は固定されており、アクセスするデータのサイズ（実施例において４バースト分）がこのバースト長を超えるときには、ＳＤＲＡＭ１１４は、４バースト分（３２バイト）のデータを転送した時点で転送を中断するか、或いはシステムメモリ１２２へのバースト長４のアクセスを複数回行う必要がある。

特開平２００２−１７５２１５号公報（第２頁〜３頁 第１図）

しかし、従来技術で説明したＳＤＲＡＭにおいて、モードレジスタに設定されたバースト長によって、コントロールロジックがバーストカウンタにカウントアップ信号を与え、下位カラムアドレスのカウントアップを行っており、そのバースト長は固定であり、そのサイクル数も固定であり、それは、リード／ライト共に初期化時にモードレジスタに書き込み、途中でバーストアクセスを中断したい場合は、バーストストラップコマンドを発行する必要がある。
リード／ライトサイクルでバーストサイクル数の設定が共通か、又はリードサイクルでは複数サイクルでライトサイクルはシングルサイクルのバーストサイクル数のどちらかであり、これ以外のデータのアクセスが必要なときには、バースト長で指定されたバースト分のデータを転送した時点で転送を中断するか或いは設定されているバースト長のアクセスを複数回行う必要があり、その分データ転送効率が悪くなり、システムにおける処理の高速化を妨げるという問題がある。

従って、モードレジスタに設定されるバースト長をそのままにして、その設定されたバースト長に基づくバーストアクセスの回数をダイナミックに変更できるようにしてアクセスの効率を上げることに解決しなければならない課題を有する。

上記課題を解決するために、本願発明のＳＤＲＡＭを備えたメモリ装置は、次に示す構成にしたことである。
（１）ＳＤＲＡＭを備えたメモリ装置は、バースト長に基づくリード／ライトサイクルからなるバーストサイクルにおいて、前記バースト長に基づく回数のバーストアクセスを行うＳＤＲＡＭを制御するメモリ装置であって、前記バースト長を設定する初期化時に、前記バーストサイクルの回数をバースト数カウンタに設定し、前記バーストサイクルを前記バースト数カウンタに設定された回数だけ行うようにしたことである。
（２）前記バースト数カウンタは、モードレジスタに設けたことを特徴とする（１）に記載のＳＤＲＡＭを備えたメモリ装置。

本発明のＳＤＲＡＭを備えたメモリ装置は、モードレジスタにバーストアクセスの回数を設定するようにして、バーストアクセスの回数をダイナミックに変更することにより、アクセスの効率を上げることができるという特徴を有する。
又、バーストアクセスの回数をサイクルの最初で指定するので、必要とするシステムメモリへのアクセスを先取りすることができ、これは従来のメモリのように、実際の転送サイクルに合わせてバーストアクセス中止を指定する必要がなくなり、一層のアクセスの効率を上げることができるという効果がある。

以下、本発明のＳＤＲＡＭを備えたメモリ装置について、図面を用いて詳細に説明する。

本発明のＳＤＲＡＭを備えたメモリ装置は、初期化時に設定されたバースト長に基づくバーストアクセスをカウンタに設定された回数分行わせるようにしたことで、所望のバーストアクセスを複数回行わせることが、初期化の時点で設定することができ、バーストアクセスの中断とか、バーストアクセスを複数回行わせることを当初にダイナミックに設定できることで、その分システムメモリへのアクセスの効率を上げることができるという特徴を有する。

このＳＤＲＡＭを備えたメモリ装置は、従来技術で説明したものと同様に、ＳＤＲＡＭを用いた構成になっており、システム全体の動作を制御する種々の演算を行うＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）と、データを記憶するメモリであるＳＤＲＡＭと、入出力のためのインターフェース部とから構成されている。
メモリとして使用されるＳＤＲＡＭは、クロック信号に同期して動作するＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）であって、コマンドによる制御のもとに動作し、バーストアクセスが可能であり、バースト長の設定が可能である。
バースト長に基づくバーストアクセスを行う機能を有することでＳＤＲＡＭは、他の種類のＤ
ＲＡＭより高速にアクセスすることが可能である。
バーストアクセスは、リードサイクル又はライトサイクルにおけるデータの連続入出力を制御
できることであり、バースト長は、バーストアクセスの際のデータのワード数である。

ここで、ＣＰＵとＳＤＲＡＭとは制御信号の機能や処理方法などが互いに異なっていることから、直接に接続することはできない。
そこで、図１に示すように、メモリとしてＳＤＲＡＭ１４を用いるには、ＣＰＵ１１からＳＤＲＡＭ１４へのアクセスをバス１２を介して制御するメモリ制御装置１３が必要となる。ＣＰＵ１１はメモリ制御装置１３を介してＳＤＲＡＭ１４にアクセスする。尚、実施例においてはＣＰＵであるが、これに限定されることなく、例えばコントローラであってもよい。

メモリ制御装置１３は、ＣＰＵ１１からの指令に基づいてＳＤＲＡＭ１４側に、アドレス信号、各種の制御信号及びクロック信号を出力してＳＤＲＡＭ１４のシステムメモリ２２を制御する。

制御信号には、アクセスするＳＤＲＡＭ１４を指定するためのチップセレクト信号（ＣＳ信号）、クロック信号の立ち上がりでＳＤＲＡＭ１４を動作させるか否かを指定するためのクロックイネーブル信号（ＣＫＥ信号）、ＳＤＲＡＭ１４へのアクセス内容を指定するロウアドレスストローブ信号（ＲＡＳ信号）、ＳＤＲＡＭ１４へのアクセス内容を指定するカラムアドレスストローブ信号（ＣＡＳ信号）、ＳＤＲＡＭ１４へのアクセス内容を指定するためのライトイネーブル信号（ＷＥ信号）等が含まれる。

ＳＤＲＡＭ１４は、図１に示すように、メモリを制御するメモリ制御部１５と、バンクＡ〜Ｄからなるシステムメモリ２２とからなる。

メモリ制御部１５は、図１に示すように、制御信号をクロック信号に同期させてコマンドをデコードするコマンドデコーダ１６と、初期化時に設定され、バースト動作を固定すると共にバースト長に基づくバーストアクセスの回数を設定するバースト数カウンタ２３を備えたモードレジスタ１７と、コマンドデコーダ１６でのコマンドに基づいて、モードレジスタ１７に格納されているバーストアクセスを遂行するコントロールロジック１８と、バースト長に基づくバーストアクセスをカウントするバーストカウンタ１９と、バーストカウンタ１９からのバーストアクセスの下位カラムアドレスを遂行するカラムアドレス２０と、アドレス信号から上位アドレスを格納するロウアドレス２１と、から大略構成されている。

システムメモリ２２は、アドレス空間が４つのバンクＡ〜Ｄに分類される。このバンクＡ〜Ｄのバースト長は、初期化処理の際に、モードレジスタ１７の内容を設定するモードレジスタコマンドにより設定される。
このモードレジスタ１７は、図１及び図２に示すように、ＳＤＲＡＭ１４の動作方法（バースト長のほか、バーストアクセス時のアドレス値インクリメント順（シーケンシャル／インターリーブ）など）に関する設定内容を格納するレジスタである。
このモードレジスタコマンドは、クロック信号の立ち上がり時に、ＳＤＲＡＭ１４へ入力する各制御信号が所定の論理値であれば、その時のアドレス信号の所定ビットの論理値に基づいてモードレジスタの内容を設定する。

このモードレジスタコマンドによるモードレジスタ１７における設定は、図２に示すように、アドレスの下位３ビット０、１、２でバースト長を設定する。
このバースト長は、ＣＰＵ１１がメモリ制御装置１３にアクセスする際のデータのサイズに応じて設定される。例えば、ＣＰＵ１１が３２バイト単位でアクセスするものとして、メモリ制御装置１３とＳＤＲＡＭ１４の間のデータの幅が６４ビット（８バイト）であれば、システムメモリ２２の各バンクのバースト長は４（３２バイト／８）に設定される。
そして、実施例においては、使用していないビット、例えばビット１０〜１３を使用して、バースト数カウンタ２３に一定の値を設定する。

モードレジスタ１７に設定されたバースト長によって、コントロールロジック１８がバーストカウンタ１９にカウントアップ信号を与え、下位カラムアドレスのカウントアップを行っており、そのバースト長は固定されており、この設定されているバースト長のデータ転送をバースト数カウンタ２３に設定されている回数だけアクセスする。

このような構成からなるＳＤＲＡＭを備えたメモリ装置におけるバーストアクセスについて、図１のブロック図を参照して、図３に示すフローチャートに基づいて説明する。

先ず、モードレジスタコマンドであるかどうかを判定する（ステップＳＴ１１）。
モードレジスタコマンドである場合には、アドレス又は専用ピンを使用して、モードレジスタ１７のバースト数カウンタ２３に要求されるサイクル数をロードし、下位カラムアドレス生成用のバーストカウンタ１９にバースト長をロードする（ステップＳＴ１２）。

次に、バーストアクセスにおける各サイクル、例えば、バースト・リード・シングル・ライトで、バースト数カウンタをカウントダウンさせて、所定のバースト長に基づくバーストサイクルを行わせることをバースト数カウンタ２３にロードされているカウント値だけ行わせる（ステップＳＴ１３）。

そして、バースト数カウンタ２３からバースト終了信号がきたら、コントロールロジック１８はバーストアクセスを終了させ、バースト終了信号がこない場合には、ステップＳＴ１３にゆき、バースト数カウンタ２３のバリューをカウントダウンさせて、バーストアクセスを続行させる（ステップＳＴ１４）。

このようにして、必要なバーストアクセスをアクセスの初期化にダイナミックに変更設定することで所望のバーストアクセスを実現することができ、途中での中断や、再度複数のバーストアクセスを設定し直す等せずにバーストアクセスが行えるため、システムメモリへのアクセスの効率化を図ることができるのである。

アクセスの初期時に設定されるバーストアクセスについて、その時点でそのバーストアクセスの回数を設定するようにしたことで所望のバーストアクセスを実現することができるＳＤＲＡＭを備えたメモリ装置を提供することができる。

本願発明のＳＤＲＡＭを備えたメモリ装置のブロック図である モードレジスタコマンドによるモードレジスタに設定される内容を示した説明図である。 同、バーストアクセスをするためのフローチャートである。 従来技術におけるＳＤＲＡＭを備えたメモリ装置のブロック図である。

符号の説明

１１ ＣＰＵ
１２ バス
１３ メモリ制御装置
１４ ＳＤＲＡＭ
１５ メモリ制御部
１６ コマンドデコーダ
１７ モードレジスタ
１８ コントロールロジック
１９ バーストカウンタ
２０ カラムアドレス
２１ ロウアドレス
２２ システムメモリ
２３ バースト数カウンタ。

Claims (2)

1. バースト長に基づくリード／ライトサイクルからなるバーストサイクルにおいて、前記バースト長に基づく回数のバーストアクセスを行うＳＤＲＡＭを制御するメモリ装置であって、
   前記バースト長を設定する初期化時に、前記バーストサイクルの回数をバースト数カウンタに設定し、前記バーストサイクルを前記バースト数カウンタに設定された回数だけ行うようにしたことを特徴とするＳＤＲＡＭを備えたメモリ装置。
2. 前記バースト数カウンタは、モードレジスタに設けたことを特徴とする請求項１に記載のＳＤＲＡＭを備えたメモリ装置。

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