JP4529474B2 - Sdramを備えたメモリ装置 - Google Patents
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Description
メモリとして使用されるSDRAMは、クロック信号に同期して動作するDRAM(Dynamic Random Access Memory)であって、コマンドによる制御のもとに動作し、バーストアクセスが可能であり、バースト長の設定が可能である。このことから、SDRAMは、他の種類のDRAMより高速にアクセスすることが可能である。
ここで、バーストアクセスは、リードサイクル又はライトサイクルにおけるデータの連続入出
力を制御できることであり、バースト長は、バーストアクセスの際のデータのワード数である。
そこで、図4に示すように、SDRAM114を用いるには、CPU111からSDRAM114のシステムメモリ122へのアクセスを制御するバス112を介在させたメモリ制御装置113が必要となる。CPU111はメモリ制御装置113を介してシステムメモリ122にアクセスする。
又、システムメモリ122は、アドレス空間が4つのバンクA〜Dに分類される。このバンクA〜Dのバースト長は、初期化処理の際に、モードレジスタ117の内容を設定するモードレジスタコマンドにより設定される。
このモードレジスタ117は、図2に示すように、SDRAM114の動作方法(バースト長のほか、バーストアクセス時のアドレス値インクリメント順(シーケンシャル/インターリーブ)など)に関する設定内容を格納するレジスタである。
モードレジスタコマンドは、クロック信号の立ち上がり時に、SDRAM114へ入力する各制御信号が所定の論理値であれば、その時のアドレス信号の所定ビットの論理値に基づいてモードレジスタの内容を設定する。
このバースト長は、CPU111がメモリ制御装置113を介してSDRAM114にアクセスする際のデータのサイズに応じて設定される。例えば、CPU111が32バイト単位でアクセスするものとして、メモリ制御装置113とシステムメモリ122の間のデータの幅が64ビット(8バイト)であれば、システムメモリ122の各バンクのバースト長は4(32バイト/8)に設定される。
リード/ライトサイクルでバーストサイクル数の設定が共通か、又はリードサイクルでは複数サイクルでライトサイクルはシングルサイクルのバーストサイクル数のどちらかであり、これ以外のデータのアクセスが必要なときには、バースト長で指定されたバースト分のデータを転送した時点で転送を中断するか或いは設定されているバースト長のアクセスを複数回行う必要があり、その分データ転送効率が悪くなり、システムにおける処理の高速化を妨げるという問題がある。
(1)SDRAMを備えたメモリ装置は、バースト長に基づくリード/ライトサイクルからなるバーストサイクルにおいて、前記バースト長に基づく回数のバーストアクセスを行うSDRAMを制御するメモリ装置であって、前記バースト長を設定する初期化時に、前記バーストサイクルの回数をバースト数カウンタに設定し、前記バーストサイクルを前記バースト数カウンタに設定された回数だけ行うようにしたことである。
(2)前記バースト数カウンタは、モードレジスタに設けたことを特徴とする(1)に記載のSDRAMを備えたメモリ装置。
又、バーストアクセスの回数をサイクルの最初で指定するので、必要とするシステムメモリへのアクセスを先取りすることができ、これは従来のメモリのように、実際の転送サイクルに合わせてバーストアクセス中止を指定する必要がなくなり、一層のアクセスの効率を上げることができるという効果がある。
メモリとして使用されるSDRAMは、クロック信号に同期して動作するDRAM(Dynamic Random Access Memory)であって、コマンドによる制御のもとに動作し、バーストアクセスが可能であり、バースト長の設定が可能である。
バースト長に基づくバーストアクセスを行う機能を有することでSDRAMは、他の種類のD
RAMより高速にアクセスすることが可能である。
バーストアクセスは、リードサイクル又はライトサイクルにおけるデータの連続入出力を制御
できることであり、バースト長は、バーストアクセスの際のデータのワード数である。
そこで、図1に示すように、メモリとしてSDRAM14を用いるには、CPU11からSDRAM14へのアクセスをバス12を介して制御するメモリ制御装置13が必要となる。CPU11はメモリ制御装置13を介してSDRAM14にアクセスする。尚、実施例においてはCPUであるが、これに限定されることなく、例えばコントローラであってもよい。
このモードレジスタ17は、図1及び図2に示すように、SDRAM14の動作方法(バースト長のほか、バーストアクセス時のアドレス値インクリメント順(シーケンシャル/インターリーブ)など)に関する設定内容を格納するレジスタである。
このモードレジスタコマンドは、クロック信号の立ち上がり時に、SDRAM14へ入力する各制御信号が所定の論理値であれば、その時のアドレス信号の所定ビットの論理値に基づいてモードレジスタの内容を設定する。
このバースト長は、CPU11がメモリ制御装置13にアクセスする際のデータのサイズに応じて設定される。例えば、CPU11が32バイト単位でアクセスするものとして、メモリ制御装置13とSDRAM14の間のデータの幅が64ビット(8バイト)であれば、システムメモリ22の各バンクのバースト長は4(32バイト/8)に設定される。
そして、実施例においては、使用していないビット、例えばビット10〜13を使用して、バースト数カウンタ23に一定の値を設定する。
モードレジスタコマンドである場合には、アドレス又は専用ピンを使用して、モードレジスタ17のバースト数カウンタ23に要求されるサイクル数をロードし、下位カラムアドレス生成用のバーストカウンタ19にバースト長をロードする(ステップST12)。
12 バス
13 メモリ制御装置
14 SDRAM
15 メモリ制御部
16 コマンドデコーダ
17 モードレジスタ
18 コントロールロジック
19 バーストカウンタ
20 カラムアドレス
21 ロウアドレス
22 システムメモリ
23 バースト数カウンタ。
Claims (2)
- バースト長に基づくリード/ライトサイクルからなるバーストサイクルにおいて、前記バースト長に基づく回数のバーストアクセスを行うSDRAMを制御するメモリ装置であって、
前記バースト長を設定する初期化時に、前記バーストサイクルの回数をバースト数カウンタに設定し、前記バーストサイクルを前記バースト数カウンタに設定された回数だけ行うようにしたことを特徴とするSDRAMを備えたメモリ装置。 - 前記バースト数カウンタは、モードレジスタに設けたことを特徴とする請求項1に記載のSDRAMを備えたメモリ装置。
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JP2004042556A JP4529474B2 (ja) | 2004-02-19 | 2004-02-19 | Sdramを備えたメモリ装置 |
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Publication Number | Publication Date |
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JP2005235289A JP2005235289A (ja) | 2005-09-02 |
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JPH10208468A (ja) * | 1997-01-28 | 1998-08-07 | Hitachi Ltd | 半導体記憶装置並びに同期型半導体記憶装置 |
JP2002197862A (ja) * | 2000-12-27 | 2002-07-12 | Toshiba Corp | 半導体記憶装置 |
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