JP4528727B2

JP4528727B2 - Manufacturing method of semiconductor device

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Publication number: JP4528727B2
Application number: JP2006014450A
Authority: JP
Inventors: 正人小山; 義規土屋
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2006-01-23
Filing date: 2006-01-23
Publication date: 2010-08-18
Anticipated expiration: 2026-01-23
Also published as: JP2007200946A

Description

本発明は、電界効果トランジスタを備える半導体装置およびその製造方法に関する。 The present invention relates to a semiconductor device including a field effect transistor and a manufacturing method thereof.

シリコン超集積回路は、将来の高度情報化社会を支える基盤技術の一つである。集積回路の高機能化には、その構成要素であるMOSFET（Metal-Oxide-Semiconductor Field Effect Transistor），CMOSFET（Complementary MOSFET）等の半導体素子の高性能化が必要である。素子の高性能化は基本的には比例縮小則により行われてきたが、近年、種々の物性的限界により素子の極微細化による高性能化が困難な状況にある。 Silicon super-integrated circuits are one of the fundamental technologies that will support the advanced information society in the future. In order to increase the functionality of integrated circuits, it is necessary to improve the performance of semiconductor elements such as MOSFETs (Metal-Oxide-Semiconductor Field Effect Transistors) and CMOSFETs (Complementary MOSFETs). Improvement of the performance of the element has basically been performed according to the proportional reduction rule, but in recent years, it has been difficult to improve the performance by miniaturization of the element due to various physical limitations.

例えば、シリコンを用いたゲート電極について、素子動作速度の増加に伴うゲート寄生抵抗の顕在化、絶縁膜界面におけるキャリア空乏化による実効的絶縁膜容量低下、添加不純物のチャネル領域への突き抜けによるしきい値電圧のばらつきなどの問題が指摘されている。これらの問題を解決するために、メタルゲート材料が提案されている。 For example, for gate electrodes using silicon, the gate parasitic resistance becomes obvious as the device operating speed increases, the effective insulating film capacity decreases due to carrier depletion at the insulating film interface, and the threshold due to penetration of added impurities into the channel region Problems such as variations in value voltage have been pointed out. In order to solve these problems, metal gate materials have been proposed.

しかしながら、メタルゲート技術では、従来のシリコンゲート技術のプロセスフローをそのまま踏襲してＣＭＯＳＦＥＴを形成することが極めて困難であった。 However, in the metal gate technology, it is extremely difficult to form a CMOSFET by following the process flow of the conventional silicon gate technology as it is.

従来のシリコンゲート技術では、ＰチャネルＭＩＳトランジスタにｐ＋シリコン、ＮチャネルＭＩＳトランジスタにｎ＋シリコンを用い、両チャネルトランジスタのゲート電極を一括加工していた。これに対し、メタルゲート技術では、ＰチャネルＭＩＳトランジスタとＮチャネルＭＩＳトランジスタにそれぞれ最適な仕事関数を有する別々の金属を用いねばならない為（デュアルファイメタルゲート技術）、ゲート電極の加工は両チャネルトランジスタで個別に行う必要があり、プロセスが複雑化する。 In the conventional silicon gate technology, p + silicon is used for the P-channel MIS transistor and n + silicon is used for the N-channel MIS transistor, and the gate electrodes of both channel transistors are processed together. In contrast, in the metal gate technology, separate metals having optimum work functions must be used for the P-channel MIS transistor and the N-channel MIS transistor (dual phi metal gate technology). It is necessary to do this individually, and the process becomes complicated.

一方、金属／ＨｆＯ_２構造を還元熱処理することで仕事関数が低下し、酸素熱処理によって仕事関数が増加する技術が報告されている（非特許文献１および２参照。）。非特許文献１によれば、Ｐｔ／ＨｆＯ_２構造について、還元熱処理後の仕事関数は４．６ｅＶ程度、酸素熱処理後の仕事関数は４．９ｅＶ程度である。すなわち、酸素および還元熱処理による仕事関数の変調幅は、０.３ｅＶ程度であった。また、非特許文献２によれば、Ｒｕ／ＨｆＯ_２界面の実効仕事関数は、酸素および還元熱処理によって０．５ｅＶ程度の幅を持って変化する。
J. K. Schaeffer et al., “Contributions to the effective work function of platinum on hafnium dioxide”, Appl. Phys. Lett., 85(2004), p.p.1826-1828 R.Jha et al., “Dependence of PMOS Metal Work Functions on Surface Conditions of High-K Gate Dielectrics”, 2005 International Electron Devices Meeting TECHNICAL DIGEST, 2.6.1-2.6.4 On the other hand, a technique has been reported in which the work function is reduced by reducing heat treatment of the metal / HfO ₂ structure and the work function is increased by oxygen heat treatment (see Non-Patent Documents 1 and 2). According to Non-Patent Document 1, the Pt / HfO ₂ structure, the work function of the post-reduction heat treatment is about 4.6 eV, the work function after the oxygen heat treatment is about 4.9 eV. In other words, the work function modulation width due to oxygen and reductive heat treatment was about 0.3 eV. According to Non-Patent Document 2, the effective work function of the Ru / HfO ₂ interface changes with a width of about 0.5 eV due to oxygen and reduction heat treatment.
JK Schaeffer et al., “Contributions to the effective work function of platinum on hafnium dioxide”, Appl. Phys. Lett., 85 (2004), pp1826-1828 R. Jha et al., “Dependence of PMOS Metal Work Functions on Surface Conditions of High-K Gate Dielectrics”, 2005 International Electron Devices Meeting TECHNICAL DIGEST, 2.6.1-2.6.4

ＰチャネルＭＩＳトランジスタとＮチャネルＭＩＳトランジスタとで同一のゲート電極材料を用いて異なる仕事関数を実現する技術があれば、デュアルファイメタルゲート技術のプロセス複雑化の問題は消失する。ここで、非特許文献１または２の技術を利用することが考えられる。しかし、０.３〜０.５ｅＶ程度の仕事関数の変調幅では、ＰチャネルおよびＮチャネルそれぞれのＭＩＳトランジスタのゲート電極に適用するのは不十分であり、しきい値電圧を低く設定できない。 If there is a technique for realizing different work functions using the same gate electrode material for the P-channel MIS transistor and the N-channel MIS transistor, the problem of the process complexity of the dual phi metal gate technique disappears. Here, it is conceivable to use the technique of Non-Patent Document 1 or 2. However, with a work function modulation width of about 0.3 to 0.5 eV, it is insufficient to apply to the gate electrodes of the P-channel and N-channel MIS transistors, and the threshold voltage cannot be set low.

本発明は、上記事情に鑑みて為されたものであり、ＰチャネルＭＩＳトランジスタとＮチャネルＭＩＳトランジスタ双方のしきい値電圧が低い半導体装置およびその製造方法を提供することを目的とする。 The present invention has been made in view of the above circumstances, and an object of the present invention is to provide a semiconductor device in which threshold voltages of both the P-channel MIS transistor and the N-channel MIS transistor are low, and a method for manufacturing the same.

本発明の半導体装置の製造方法は、Ｎ型半導体領域およびＰ型半導体領域上に、ＨｆおよびＺｒから選ばれる金属元素、Ｓｉ並びにＯを含むゲート絶縁膜を形成する工程と、ゲート絶縁膜上に真空仕事関数４．８ｅＶ以上の金属を有する金属膜を形成する工程と、金属膜／ゲート絶縁膜／Ｎ型半導体領域および金属膜／ゲート絶縁膜／Ｐ型半導体領域の積層構造を還元雰囲気で熱処理する工程と、その後、Ｐ型半導体領域上の金属膜およびゲート絶縁膜を第２酸素拡散防止膜で被覆する工程と、その後、積層構造を酸素雰囲気で熱処理する工程と、その後、Ｎ型半導体領域上の金属膜およびゲート絶縁膜を第１酸素拡散防止膜で被覆する工程とを有することを特徴とする。 The method for manufacturing a semiconductor device according to the present invention includes a step of forming a gate insulating film containing a metal element selected from Hf and Zr, Si and O on an N-type semiconductor region and a P-type semiconductor region, and on the gate insulating film. A step of forming a metal film having a metal having a vacuum work function of 4.8 eV or more, and a heat treatment of the stacked structure of the metal film / gate insulating film / N-type semiconductor region and metal film / gate insulating film / P-type semiconductor region in a reducing atmosphere A step of coating the metal film and the gate insulating film on the P-type semiconductor region with a second oxygen diffusion prevention film, a step of heat-treating the stacked structure in an oxygen atmosphere, and then an N-type semiconductor region. And a step of covering the upper metal film and the gate insulating film with a first oxygen diffusion preventing film.

また、本発明の半導体装置は、基板と、前記基板に形成されたＮ型半導体領域と、前記Ｎ型半導体領域上に形成され、ＨｆおよびＺｒから選ばれる金属元素、Ｓｉ並びにＯを含む第１ゲート絶縁膜と、前記第１ゲート絶縁膜上に形成され、真空仕事関数４．８ｅＶ以上の金属を有する第１ゲート電極と、前記第１ゲート絶縁膜および前記第１ゲート電極をゲート長方向に挟んで形成された第１ゲート側壁と、前記第１ゲート電極をゲート長方向に挟む前記Ｎ型半導体領域に形成された第１ソース・ドレイン領域と、を具備するＰチャネルＭＩＳトランジスタと、前記基板に形成されたＰ型半導体領域と、前記Ｐ型半導体領域上に形成され、前記第１ゲート絶縁膜と同じ元素を含む第２ゲート絶縁膜と、前記第２ゲート絶縁膜上に形成され、前記第１ゲート電極と同じ金属を有する第２ゲート電極と、前記第２ゲート絶縁膜および前記第２ゲート電極をゲート長方向に挟んで形成された第２ゲート側壁と、前記第２ゲート電極をゲート長方向に挟む前記Ｐ型半導体領域に形成された第２ソース・ドレイン領域と、を具備するＮチャネルＭＩＳトランジスタと、前記基板上であって、かつ前記第１ゲート側壁と前記第２ゲート側壁との間に形成された層間絶縁膜と、前記第１ゲート電極、前記第１ゲート側壁、および前記層間絶縁膜を覆い、シリコン窒化膜、アルミニウム酸化膜およびアルミニウム窒化膜のいずれかで形成された第１酸素拡散防止膜と、前記第２ゲート電極、前記第２ゲート側壁、および前記層間絶縁膜を覆い、シリコン窒化膜、アルミニウム酸化膜およびアルミニウム窒化膜のいずれかで形成された第２酸素拡散防止膜と、を備えることを特徴とする。 The semiconductor device of the present invention includes a substrate, an N-type semiconductor region formed on the substrate, a first metal element formed on the N-type semiconductor region and containing a metal element selected from Hf and Zr, Si, and O. A gate insulating film; a first gate electrode formed on the first gate insulating film and having a metal having a vacuum work function of 4.8 eV or more; and the first gate insulating film and the first gate electrode in the gate length direction. A P channel MIS transistor comprising: a first gate sidewall formed sandwiched; and a first source / drain region formed in the N-type semiconductor region sandwiching the first gate electrode in a gate length direction; and the substrate Formed on the P-type semiconductor region, formed on the P-type semiconductor region, formed on the second gate insulating film, and formed on the second gate insulating film. A second gate electrode having the same metal as the first gate electrode, a second gate side wall of the second gate insulating film and the second gate electrode is formed by sandwiching a gate length direction, a gate of said second gate electrode An N-channel MIS transistor comprising: a second source / drain region formed in the P-type semiconductor region sandwiched in the longitudinal direction ; and the first gate sidewall and the second gate sidewall on the substrate. an interlayer insulating film formed between said first gate electrode, the first gate sidewalls, and the interlayer insulating film has covered, a silicon nitride film, which is formed in one of the aluminum oxide film and an aluminum nitride film a first oxygen diffusion preventing film, the second gate electrode, the second gate sidewalls, and the interlayer insulating film has covered, a silicon nitride film, aluminum oxide film and aluminum A second oxygen diffusion preventing film formed by any of a nitride film, in that it comprises the features.

本発明は、ＰチャネルＭＩＳトランジスタとＮチャネルＭＩＳトランジスタ双方のしきい値電圧が低い半導体装置およびその製造方法を提供できる。 The present invention can provide a semiconductor device having a low threshold voltage of both the P-channel MIS transistor and the N-channel MIS transistor and a method for manufacturing the same.

以下に、本発明の各実施の形態について図面を参照しながら説明する。なお、実施の形態を通して共通の構成には同一の符号を付すものとし、重複する説明は省略する。また、各図は発明の説明とその理解を促すための模式図であり、その形状や寸法、比などは実際の装置と異なる個所があるが、これらは以下の説明と公知の技術を参酌して適宜、設計変更することができる。 Hereinafter, embodiments of the present invention will be described with reference to the drawings. In addition, the same code | symbol shall be attached | subjected to a common structure through embodiment, and the overlapping description is abbreviate | omitted. Each figure is a schematic diagram for promoting explanation and understanding of the invention, and its shape, dimensions, ratio, and the like are different from those of an actual device. However, these are in consideration of the following explanation and known techniques. The design can be changed as appropriate.

なお、各実施の形態においては、ＰチャネルＭＩＳトランジスタおよびＮチャネルＭＩＳトランジスタから構成されるＣＭＯＳＦＥＴデバイス単体について説明するが、無論これらが集積化したロジック回路にも適用できる。さらに、ロジック回路に加え、メモリ回路等が混載されたシステムＬＳＩ等も本発明の範囲内である。 In each embodiment, a single CMOSFET device composed of a P-channel MIS transistor and an N-channel MIS transistor will be described, but it is needless to say that the present invention can be applied to a logic circuit in which these are integrated. Further, a system LSI or the like in which a memory circuit or the like is mounted in addition to the logic circuit is also within the scope of the present invention.

（概要および原理）
まず、本発明の第１および第２実施形態を説明する前に、本発明の概要及び原理を図１乃至図８を用いて説明する。 (Overview and principle)
First, before describing the first and second embodiments of the present invention, the outline and principle of the present invention will be described with reference to FIGS.

図１は、本発明の半導体装置の製造方法の概要を示すフローチャートである。なお、ここではゲート絶縁膜としてＨｆＳｉＯＮを例に挙げ説明する。 FIG. 1 is a flowchart showing an outline of a method for manufacturing a semiconductor device of the present invention. Here, description will be given by taking HfSiON as an example of the gate insulating film.

まず、Ｎ型半導体領域およびＰ型半導体領域上に、ＨｆＳｉＯＮ膜を堆積させる。 First, an HfSiON film is deposited on the N-type semiconductor region and the P-type semiconductor region.

次に、ＨｆＳｉＯＮ膜上にＰＭＯＳメタル、すなわちＰチャネルＭＩＳトランジスタに適した仕事関数（４．８ｅＶ以上）を有するメタルゲートを堆積させる。この工程で、ＰＭＯＳメタル／ＨｆＳｉＯＮ／Ｎ型半導体領域の積層構造（後に、ＰチャネルＭＩＳトランジスタを構成。）と、ＰＭＯＳメタル／ＨｆＳｉＯＮ／Ｐ型半導体領域の積層構造（後に、ＮチャネルＭＩＳトランジスタを構成。）と、が形成される。 Next, a PMOS metal, that is, a metal gate having a work function (4.8 eV or more) suitable for a P-channel MIS transistor is deposited on the HfSiON film. In this step, a PMOS metal / HfSiON / N-type semiconductor region stacked structure (later configured with a P-channel MIS transistor) and a PMOS metal / HfSiON / P-type semiconductor region stacked structure (later configured with an N-channel MIS transistor). .) Is formed.

次に、これらのＰＭＯＳメタル／ＨｆＳｉＯＮ積層構造に対し、還元アニ−ル、すなわち還元雰囲気で熱処理を施す。すると、双方の積層構造において、ＰＭＯＳメタル／ＨｆＳｉＯＮ界面の実効仕事関数がＮチャネルＭＩＳトランジスタのゲート電極に適した値にまで低下する。 Next, the PMOS metal / HfSiON laminated structure is subjected to a heat treatment in a reducing annealing atmosphere, that is, in a reducing atmosphere. Then, in both stacked structures, the effective work function at the PMOS metal / HfSiON interface is lowered to a value suitable for the gate electrode of the N-channel MIS transistor.

この工程に続いて、ＮチャネルＭＩＳトランジスタを酸素拡散防止膜で被覆する。酸素拡散防止膜は、酸素バリア機能を有する。 Following this step, the N-channel MIS transistor is covered with an oxygen diffusion preventing film. The oxygen diffusion preventing film has an oxygen barrier function.

その後、酸素アニール、すなわち酸素雰囲気で熱処理を施す。すると、ＰチャネルＭＩＳトランジスタにおいて、ＰＭＯＳメタル／ＨｆＳｉＯＮ界面に酸素が到達し、ＰチャネルＭＩＳトランジスタのゲート電極の仕事関数は、再びＰチャネルＭＩＳトランジスタのゲート電極に相応しい値にまで回復する。一方、ＮチャネルＭＩＳトランジスタにおいては、酸素拡散防止膜で被覆されているため、ＰＭＯＳメタル／ＨｆＳｉＯＮ界面に酸素が到達しない。したがって、その仕事関数は、ＮチャネルＭＩＳトランジスタのゲート電極に適した値のままである。この結果、ＰチャネルＭＩＳトランジスタとＮチャネルＭＩＳトランジスタとで同一のゲート電極材料を用いて異なる仕事関数を得ることが可能となる。 Thereafter, oxygen annealing, that is, heat treatment is performed in an oxygen atmosphere. Then, in the P channel MIS transistor, oxygen reaches the PMOS metal / HfSiON interface, and the work function of the gate electrode of the P channel MIS transistor is restored to a value suitable for the gate electrode of the P channel MIS transistor. On the other hand, since the N channel MIS transistor is covered with an oxygen diffusion preventing film, oxygen does not reach the PMOS metal / HfSiON interface. Therefore, the work function remains a value suitable for the gate electrode of the N-channel MIS transistor. As a result, the P channel MIS transistor and the N channel MIS transistor can obtain different work functions by using the same gate electrode material.

最後に、ＰチャネルＭＩＳトランジスタの上部には、ＬＳＩの後工程で酸素が逸脱し再び仕事関数が低下しないよう、酸素拡散防止膜を被覆する。 Finally, an oxygen diffusion prevention film is coated on the upper portion of the P-channel MIS transistor so that oxygen does not escape in a later process of the LSI and the work function is not lowered again.

図２は、Ｐｔ／ＨｆＳｉＯＮ／Ｓｉ−キャパシタのフラットバンド電圧とＳｉＯ_２換算膜厚（Ｔ_ｅｆｆ）の関係から仕事関数を抽出した実験結果である。黒丸は、還元アニ−ル後酸素アニ−ル前の実験結果であり、白丸は酸素アニ−ル後の実験結果である。 FIG. 2 shows experimental results obtained by extracting the work function from the relationship between the flat band voltage of the Pt / HfSiON / Si-capacitor and the SiO ₂ equivalent film thickness (T _eff ). Black circles are experimental results after reduction annealing and before oxygen annealing, and white circles are experimental results after oxygen annealing.

図２に示すように、還元アニ−ルした直後のＰｔ／ＨｆＳｉＯＮ実効仕事関数は４．６ｅＶ程度であった。このサンプルに対し、酸化アニ−ルを行った処、Ｐｔ／ＨｆＳｉＯＮ実効仕事関数は、１ｅＶあまり増加し５．６ｅＶ程度となった。この値は、Ｐｔの真空仕事関数５.６５ｅＶに極めて近い値である。図示はしないが、ゲート絶縁膜がＳｉＯ_２の場合には、ＨｆＳｉＯＮで現れたような仕事関数増加は観測されなかった。 As shown in FIG. 2, the effective work function of Pt / HfSiON immediately after the reduction annealing was about 4.6 eV. When this sample was annealed, the effective work function of Pt / HfSiON increased by about 1 eV to about 5.6 eV. This value is very close to the vacuum work function of Pt of 5.65 eV. Although not shown, when the gate insulating film is made of SiO _2, no increase in work function as observed in HfSiON was observed.

図３は、Ｐｔ／ＨｆＳｉＯＮ／Ｓｉ積層構造のＣ−Ｖ曲線を示す図である。 FIG. 3 is a diagram showing a CV curve of a Pt / HfSiON / Si laminated structure.

図３に示すように、酸素アニールに起因して、界面準位の発生によるＣ−Ｖ曲線形状の変化、あるいはＳｉ基板の酸化を反映した容量値の変化などは一切観測されない。変化しているのはＣ−Ｖ曲線のフラットバンド電圧のみである。このことは、酸素アニールがまさにゲート電極／ゲート絶縁膜界面の実効仕事関数にのみ作用していることを示唆する。 As shown in FIG. 3, due to oxygen annealing, no change in the CV curve shape due to the generation of interface states, or a change in capacitance value reflecting the oxidation of the Si substrate is observed. Only the flat band voltage of the CV curve changes. This suggests that oxygen annealing acts only on the effective work function at the gate electrode / gate insulating film interface.

以上の実験結果をもとに、Ｐｔ／ＨｆＳｉＯＮ実効仕事関数の変化の原理について、図４を参照して説明する。図４は、Ｐｔ／ＨｆＳｉＯＮ界面の微視的な原子結合状態を説明するための模式図である。図４に示すとおり、初期状態のＰｔ／ＨｆＳｉＯＮ界面は、ＨｆとＳｉを酸素が架橋した絶縁膜とＰｔ原子とが物理的に隣接した構造をとっていると推測される。Ｐｔは、酸素、Ｈｆとは結合を形成しにくく、Ｓｉとは結合形成しうるもののＳｉは絶縁膜中の酸素と強固に結合している為、このような微視的構造を推定できる。 Based on the above experimental results, the principle of change in the effective work function of Pt / HfSiON will be described with reference to FIG. FIG. 4 is a schematic diagram for explaining the microscopic atomic bonding state of the Pt / HfSiON interface. As shown in FIG. 4, it is assumed that the Pt / HfSiON interface in the initial state has a structure in which an insulating film obtained by crosslinking Hf and Si with oxygen and a Pt atom are physically adjacent to each other. Pt hardly forms a bond with oxygen and Hf and can form a bond with Si, but Si is firmly bonded to oxygen in the insulating film, so that such a microscopic structure can be estimated.

この構造に還元アニ−ルを施すと、ＨｆとＳｉを架橋していた酸素が還元作用を受けて離脱し、その箇所に正電荷が発生する。その還元作用は、Ｐｔの触媒作用による増速作用を受けるため、絶縁膜のＰｔに隣接した箇所、すなわちＰｔ／ＨｆＳｉＯＮ界面領域で最も顕著に起きる。これにより、正電荷はＰｔ／ＨｆＳｉＯＮ界面領域に局在化する。この正電荷が、Ｐｔ／ＨｆＳｉＯＮ界面の実効仕事関数をＰｔ本来の値から１ｅＶあまり低下させる物理的起源である。 When reducing annealing is applied to this structure, oxygen that has cross-linked Hf and Si is released by a reducing action, and a positive charge is generated at that location. Since the reduction action is accelerated by the catalytic action of Pt, the reduction action occurs most prominently at a location adjacent to Pt of the insulating film, that is, at the Pt / HfSiON interface region. Thereby, the positive charge is localized in the Pt / HfSiON interface region. This positive charge is the physical origin that lowers the effective work function at the Pt / HfSiON interface by 1 eV from the original value of Pt.

この後の酸素熱処理により、離脱したサイトの酸素が再補填されて、仕事関数は本来のＰｔ本来の値を示すようになる。 By the subsequent oxygen heat treatment, the oxygen at the detached site is replenished, and the work function shows the original value of Pt.

このように、本発明によれば、１ｅＶ程度の仕事関数の変調が可能である。１ｅＶ程度の仕事関数の変調幅があれば、ＰチャネルＭＩＳトランジスタ、ＮチャネルＭＩＳトランジスタ双方のしきい値電圧を充分に低く設定できる。この仕事関数の変調幅は、非特許文献１に開示された仕事関数の変調幅０.３〜０.５ｅＶ程度と大きく異なる。この差について、図５および図６を参照して説明する。 Thus, according to the present invention, the work function can be modulated by about 1 eV. If there is a work function modulation width of about 1 eV, the threshold voltages of both the P-channel MIS transistor and the N-channel MIS transistor can be set sufficiently low. This work function modulation width differs greatly from the work function modulation width of about 0.3 to 0.5 eV disclosed in Non-Patent Document 1. This difference will be described with reference to FIGS.

本発明と非特許文献１との違いは、絶縁膜を構成する元素に起因していると推定される。すなわち、本発明がＨｆ等のシリケートを用いるのに対し、非特許文献１はＨｆＯ_２を用いており、Ｈｆ−Ｏ−Ｈｆ架橋構造が存在する。Ｈｆ−Ｏ結合は本来的にイオン結合性が強く、酸素欠損を生じやすい。これゆえ、酸素処理を施してもＨｆ−Ｏ−Ｈｆから失われた酸素欠損は完全に修復できず、正電荷が定常的に存在する為、Ｐｔ本来の仕事関数５.６５ｅＶが得られない。 It is presumed that the difference between the present invention and Non-Patent Document 1 is due to the elements constituting the insulating film. That is, while the present invention uses a silicate such as Hf, Non-Patent Document 1 uses HfO ₂ and there is a Hf—O—Hf cross-linked structure. Hf-O bonds are inherently strongly ionic and tend to cause oxygen deficiency. Therefore, even if oxygen treatment is performed, the oxygen deficiency lost from Hf—O—Hf cannot be completely repaired and positive charges are constantly present, so that the original Pt work function of 5.65 eV cannot be obtained.

図６は、非特許文献１に於けるＰｔ／ＨｆＯ_２界面の微視的な原子結合状態の模式図である。図６の「初期状態」においては、既に隣接するＨｆ原子を架橋する酸素が逸脱しており、正の電荷（＋と表記）が形成されている。この酸素欠損に起因した正電荷はＰｔ／ＨｆＯ_２界面の実効的な仕事関数を大きく低下させる作用を示す（図５の片矢印（２））。Ｈｆ−Ｏ結合は本来的にイオン結合性が強いため、Ｈｆ−Ｏ−Ｈｆ構造から逸脱した酸素原子はどのような処理によっても回復しにくい。このため、定常的な界面正電荷の作用により、Ｐｔ／ＨｆＯ_２界面の実効仕事関数はＰｔの真空仕事関数よりも大幅に低い値を示す。典型的には、真空仕事関数５．６５ｅＶに対し、実効仕事関数４．９ｅＶ程度である。非特許文献１では、図６に示すように、Ｐｔ−Ｏ−Ｈｆの酸素欠損を還元・酸素アニールによって状態制御することにより、双極子の変化が起きる。これによる仕事関数の変調幅は、非特許文献１に示されているように０．３ｅＶ程度である（図５の両矢印（３））。これは、前述のＰｔ−Ｏ結合力の弱さの為、Ｐｔ−Ｏ−Ｈｆ結合連鎖の密度が低いことに所以している。 FIG. 6 is a schematic diagram of a microscopic atomic bonding state of the Pt / HfO ₂ interface in Non-Patent Document 1. In the “initial state” of FIG. 6, oxygen that bridges adjacent Hf atoms has already deviated, and a positive charge (denoted as +) is formed. The positive charge resulting from this oxygen deficiency shows the effect of greatly reducing the effective work function at the Pt / HfO ₂ interface (single arrow (2) in FIG. 5). Since the Hf—O bond is inherently strongly ionic, oxygen atoms deviating from the Hf—O—Hf structure are unlikely to be recovered by any treatment. For this reason, the effective work function at the Pt / HfO ₂ interface shows a value significantly lower than the vacuum work function of Pt due to the action of the stationary interface positive charge. Typically, the effective work function is about 4.9 eV with respect to the vacuum work function of 5.65 eV. In Non-Patent Document 1, as shown in FIG. 6, a dipole change occurs by controlling the state of oxygen vacancies in Pt—O—Hf by reduction / oxygen annealing. As a result, the work function modulation width is about 0.3 eV as shown in Non-Patent Document 1 (double arrow (3) in FIG. 5). This is because the density of the Pt—O—Hf bond chain is low due to the weakness of the aforementioned Pt—O bond force.

これに対し、本実施形態では、共有結合性の高いＳｉ−Ｏ結合の存在が酸素の離脱を抑制する。このため、非特許文献１のＨｆ−Ｏ−Ｈｆ酸素欠損のような定常的欠陥が生じない。これにより、本発明では、「酸素アニ−ル後」の仕事関数はＰｔの真空仕事関数に極めて近い値が得られる（図４、図５）。一方、還元、酸素アニールに対して酸素の出入りが大きいため、図５の両矢印（１）に示すような大きな仕事関数の変化が得られる。無論、Ｐｔ／ＨｆＳｉＯＮ界面にもＰｔ−Ｏ−Ｈｆ結合連鎖はある程度生じうるが、Ｐｔ−Ｏ結合の形成しにくさのゆえにその量は少ない。従って、仕事関数変化はＨｆＳｉＯＮ表面のＨｆ−Ｏ−Ｓｉ結合連鎖からの酸素出し入れが支配的である。 On the other hand, in this embodiment, the presence of a Si—O bond having a high covalent bond suppresses the release of oxygen. For this reason, a stationary defect like the Hf-O-Hf oxygen deficiency of nonpatent literature 1 does not arise. Thus, in the present invention, the work function “after oxygen annealing” is very close to the vacuum work function of Pt (FIGS. 4 and 5). On the other hand, since the entry and exit of oxygen is large with respect to reduction and oxygen annealing, a large work function change as indicated by the double arrow (1) in FIG. Of course, a Pt—O—Hf bond chain may also occur to some extent at the Pt / HfSiON interface, but the amount is small due to the difficulty in forming Pt—O bonds. Therefore, the work function change is dominated by oxygen in / out from the Hf—O—Si bond chain on the HfSiON surface.

以上、非特許文献１を例に挙げ説明したが、非特許文献２に記載のＲｕ／ＨｆＯ_２積層構造についても類似のことが言える。 The non-patent document 1 has been described above as an example, but the same can be said for the Ru / HfO ₂ laminated structure described in the non-patent document 2.

このような微視的機構の違いにより、非特許文献１や２では、還元・酸素アニールによって、大きな仕事関数変化が実現できていなかった。しかるに、本実施形態では、ゲート絶縁膜の構成元素を変えることで、酸化処理による絶縁膜中酸素欠損修復作用を著しく向上可能であることを新たに発見した。本発明はこの新しい発見に基づくもので、従来技術の延長からは到達不可能な構成を有している。 Due to such a microscopic mechanism difference, in Non-Patent Documents 1 and 2, a large work function change cannot be realized by reduction / oxygen annealing. However, in the present embodiment, it has been newly discovered that the oxygen deficiency repairing action in the insulating film by the oxidation treatment can be remarkably improved by changing the constituent elements of the gate insulating film. The present invention is based on this new discovery and has a configuration that cannot be reached by extension of the prior art.

ゲート絶縁膜は、Ｈｆを含み、Ｈｆ／（Ｈｆ＋Ｓｉ）比が０．３以上０．６以下であることが好ましい。 The gate insulating film preferably contains Hf and has an Hf / (Hf + Si) ratio of 0.3 to 0.6.

Ｈｆ／（Ｈｆ＋Ｓｉ）比が０．３未満だと、Ｈｆシリケート中のＨｆ−Ｏ−Ｓｉ結合連鎖の数が少なくなり、この結合連鎖からの酸素出し入れによる仕事関数変調範囲（図５の両矢印（１））が十分大きく取れなくなるおそれがある。これに対し、Ｈｆ／（Ｈｆ＋Ｓｉ）比が０．６より大だと、従来例のＨｆＯ２と同様にＨｆ−Ｏ−Ｈｆ結合連鎖の比率が高すぎて、この結合連鎖の酸素欠損による定常的な仕事関数低下（図５の片矢印（２））が顕在化し、酸素の出し入れによる仕事関数の変調範囲が充分得られなくなるおそれがある。 When the Hf / (Hf + Si) ratio is less than 0.3, the number of Hf—O—Si bond chains in the Hf silicate is reduced, and the work function modulation range due to oxygen in / out from this bond chain (the double arrow ( 1)) may not be sufficiently large. On the other hand, if the Hf / (Hf + Si) ratio is larger than 0.6, the ratio of Hf-O-Hf bond chains is too high as in the case of HfO2 in the conventional example, and the steady state due to oxygen deficiency of this bond chain. A decrease in work function (a single arrow (2) in FIG. 5) becomes apparent, and there is a possibility that a work function modulation range due to oxygen in / out may not be sufficiently obtained.

図７は、Ｈｆシリケート膜のＨｆ原子のＨｆ４ｆ軌道に関する原子結合状態を表すＸＰＳ測定結果である。参照のために、従来例のＨｆＯ_２膜のＨｆ原子結合状態（実線）も示した。ＨｆＯ２膜ではＨｆの第１近接原子は必ず酸素、第２近接原子は必ずＨｆである。これに対し、Ｈｆシリケート膜では、Ｈｆの第１近接原子は必ず酸素だが、第２近接原子はＨｆ、あるいはＳｉである。第２近接原子がＳｉの場合、この注目しているＳｉから酸素への電子移動は、第２近接原子がＨｆの場合よりも小さくなる。すなわち、注目しているＨｆから第１近接酸素への電子移動量は、第２近接Ｓｉ＞第２近接Ｈｆとなる。この結果、図７に示すように、Ｈｆシリケート膜はＨｆＯ_２膜に対し、Ｈｆの束縛エネルギーが高エネルギー側にシフトする（ケミカルシフト）。図７に示されたケミカルシフトは０．３ｅＶであり、ケミカルシフトは０．１ｅＶ以上であることが好ましい。 FIG. 7 is an XPS measurement result showing an atomic bonding state related to the Hf4f orbit of the Hf atom of the Hf silicate film. For reference, the Hf atom bonding state (solid line) of the conventional HfO ₂ film is also shown. In the HfO 2 film, the first adjacent atom of Hf is always oxygen, and the second adjacent atom is always Hf. On the other hand, in the Hf silicate film, the first neighboring atom of Hf is necessarily oxygen, but the second neighboring atom is Hf or Si. When the second neighboring atom is Si, the electron transfer from the focused Si to oxygen is smaller than when the second neighboring atom is Hf. In other words, the amount of electron transfer from Hf of interest to the first adjacent oxygen satisfies second proximity Si> second proximity Hf. As a result, as shown in FIG. 7, the Hf silicate film shifts the binding energy of Hf to a higher energy side (chemical shift) than the HfO ₂ film. The chemical shift shown in FIG. 7 is 0.3 eV, and the chemical shift is preferably 0.1 eV or more.

ＸＰＳスペクトルから測定することが可能なＨｆのケミカルシフトがＨｆＯ_２と同程度となると、Ｈｆ−Ｏ−Ｈｆ結合連鎖の影響が顕在化するおそれがある。これに対応する組成範囲が、先だって説明したＨｆ／（Ｈｆ＋Ｓｉ）比０．６以下である。 If the chemical shift of Hf that can be measured from the XPS spectrum is approximately the same as that of HfO ₂ , the influence of the Hf—O—Hf bond chain may become obvious. The composition range corresponding to this is the Hf / (Hf + Si) ratio of 0.6 or less described previously.

本発明の製造方法では、ゲート電極／ゲート絶縁膜界面に対し、ゲート電極を通して酸素を供給することが必須である。この目的から、酸化熱処理工程のプロセスウィンドウを広げ、プロセス設計を容易にするために、ゲート電極は膜厚方向に連続した粒界があると好ましい。 In the manufacturing method of the present invention, it is essential to supply oxygen through the gate electrode to the gate electrode / gate insulating film interface. For this purpose, it is preferable that the gate electrode has a continuous grain boundary in the film thickness direction in order to widen the process window of the oxidation heat treatment step and facilitate process design.

図８は、本発明に相応しいゲート電極の結晶構造を説明する為の、Ｐｔ薄膜に関するＸＲＤ実験結果である。図中に示す（１１１）配向Ｐｔ膜では、膜厚方向にＰｔ粒界が連続していた為、酸素熱処理により外部の酸素が効率的に界面に供給され、大きな仕事関数の変化（図５の矢印（１））を得ることが出来た。しかし、図８の無配向Ｐｔ膜では、ゲート電極の膜厚方向に連続した粒界が存在しない為、酸素が界面に効率的に供給されず、（１１１）配向Ｐｔ膜ほど大きな仕事関数の変化が実現できなかった。 FIG. 8 shows the results of an XRD experiment on a Pt thin film for explaining the crystal structure of the gate electrode suitable for the present invention. In the (111) -oriented Pt film shown in the figure, Pt grain boundaries are continuous in the film thickness direction, so external oxygen is efficiently supplied to the interface by the oxygen heat treatment, and a large work function change (in FIG. The arrow (1)) was obtained. However, since there is no continuous grain boundary in the film thickness direction of the gate electrode in the non-oriented Pt film of FIG. 8, oxygen is not efficiently supplied to the interface, and the work function change is larger as the (111) -oriented Pt film. Could not be realized.

このときの酸素熱処理条件は、１気圧の酸素雰囲気、５００℃６０分である。したがって、酸化熱処理条件を激しいものにすれば、酸素が界面に供給されると考えられる。例えば、７００℃、６０分の処理であれば酸素が界面に供給される。 The oxygen heat treatment conditions at this time are 1 atmosphere of oxygen atmosphere and 500 ° C. for 60 minutes. Therefore, it is considered that oxygen is supplied to the interface if the oxidation heat treatment conditions are made severe. For example, oxygen is supplied to the interface for a treatment at 700 ° C. for 60 minutes.

なお、本発明のゲート電極中の酸素移動は粒界拡散が支配的なので、その拡散スピードは大変速く、ゲート電極の膜厚は強い制約条件にはなりえない。 In addition, since oxygen migration in the gate electrode of the present invention is dominated by grain boundary diffusion, the diffusion speed is very fast, and the film thickness of the gate electrode cannot be a strong constraint.

（第１実施形態）
第１実施形態の半導体装置について図９乃至図１５を参照して説明する。 (First embodiment)
The semiconductor device according to the first embodiment will be described with reference to FIGS.

第１実施形態の半導体装置は、リプレースメントゲートプロセスを用いて作製されたＣＭＯＳデバイスである。図９に、第１実施形態の半導体装置のゲート長方向の断面模式図を示す。 The semiconductor device according to the first embodiment is a CMOS device manufactured using a replacement gate process. FIG. 9 is a schematic cross-sectional view in the gate length direction of the semiconductor device of the first embodiment.

図９に示すように、半導体基板１内には、Ｎ型ウェル領域２及びＰ型ウェル領域３が設けられている。Ｎ型ウェル領域２とＰ型ウェル領域３は、ＳＴＩ(Shallow Trench Isolation)構造の素子分離層４により分離される。 As shown in FIG. 9, an N-type well region 2 and a P-type well region 3 are provided in the semiconductor substrate 1. The N-type well region 2 and the P-type well region 3 are separated by an element isolation layer 4 having an STI (Shallow Trench Isolation) structure.

Ｎ型ウェル領域２内には、ＰチャネルＭＩＳトランジスタ１７が設けられる。ＰチャネルＭＩＳトランジスタ１７は、Ｐ型拡散層５と、Ｐ型エクステンション層６と、ゲート絶縁膜９と、第１ゲート電極１０とを備えている。ゲート絶縁膜９はＮ型ウェル領域２上に設けられ、このゲート絶縁膜９上に第１ゲート電極１０が設けられている。また、第１ゲート電極１０上には、第１酸素拡散防止膜１６が設けられている。なお、第１実施形態においては、第１ゲート電極１０の側面にはゲート絶縁膜９と同じ材料からなる絶縁膜９ａが設けられている。そして、第１ゲート電極１０の両側部には、絶縁膜９ａを介して絶縁体からなるゲート側壁１３が設けられている。第１ゲート電極１０上に、第１ゲート電極１０および絶縁膜９ａを覆うように酸素拡散防止膜１６が形成されている。 A P channel MIS transistor 17 is provided in the N type well region 2. The P channel MIS transistor 17 includes a P type diffusion layer 5, a P type extension layer 6, a gate insulating film 9, and a first gate electrode 10. The gate insulating film 9 is provided on the N-type well region 2, and the first gate electrode 10 is provided on the gate insulating film 9. A first oxygen diffusion prevention film 16 is provided on the first gate electrode 10. In the first embodiment, an insulating film 9 a made of the same material as the gate insulating film 9 is provided on the side surface of the first gate electrode 10. And the gate side wall 13 which consists of an insulator is provided in the both sides of the 1st gate electrode 10 via the insulating film 9a. An oxygen diffusion prevention film 16 is formed on the first gate electrode 10 so as to cover the first gate electrode 10 and the insulating film 9a.

また、Ｐ型エクステンション層６は第１ゲート電極１０の両側のＮ型ウェル領域２に設けられ、Ｐ型拡散層５はゲート側壁１３の両側のＮ型ウェル領域２に設けられている。そして、Ｐ型拡散層５はＰ型エクステンション層６よりもＮ型ウェル領域２との接合深さが深くなるように構成されている。そして、Ｐ型拡散層５およびＰ型エクステンション層６がＰチャネルＭＩＳトランジスタ１７のソース・ドレイン領域となる。 The P-type extension layer 6 is provided in the N-type well region 2 on both sides of the first gate electrode 10, and the P-type diffusion layer 5 is provided in the N-type well region 2 on both sides of the gate sidewall 13. The P-type diffusion layer 5 is configured so that the junction depth with the N-type well region 2 is deeper than that of the P-type extension layer 6. The P type diffusion layer 5 and the P type extension layer 6 become the source / drain regions of the P channel MIS transistor 17.

一方、Ｐ型ウェル領域３内には、ＮチャネルＭＩＳトランジスタ１８が設けられる。ＮチャネルＭＩＳトランジスタ１８は、Ｎ型拡散層７と、Ｎ型エクステンション層８と、ゲート絶縁膜９と、第２ゲート電極１１とを備えている。ＮチャネルＭＩＳトランジスタ１８のゲート絶縁膜９はＰ型ウェル領域３上に設けられ、このゲート絶縁膜９上に第２ゲート電極１１が設けられている。また、第２ゲート電極１１上には、第２酸素拡散防止膜１５が設けられている。なお、第１実施形態においては、第２ゲート電極１１の側面にはゲート絶縁膜９と同じ材料からなる絶縁膜９ａが設けられている。そして、第２ゲート電極１１の両側部には、絶縁膜９ａを介して絶縁体からなるゲート側壁１３が設けられている。第２ゲート電極１１上に、第２ゲート電極１１および絶縁膜９ａを覆うように酸素拡散防止膜１５が形成されている。 On the other hand, an N-channel MIS transistor 18 is provided in the P-type well region 3. The N channel MIS transistor 18 includes an N type diffusion layer 7, an N type extension layer 8, a gate insulating film 9, and a second gate electrode 11. The gate insulating film 9 of the N-channel MIS transistor 18 is provided on the P-type well region 3, and the second gate electrode 11 is provided on the gate insulating film 9. A second oxygen diffusion prevention film 15 is provided on the second gate electrode 11. In the first embodiment, an insulating film 9 a made of the same material as the gate insulating film 9 is provided on the side surface of the second gate electrode 11. And the gate side wall 13 which consists of an insulator is provided in the both sides of the 2nd gate electrode 11 via the insulating film 9a. An oxygen diffusion prevention film 15 is formed on the second gate electrode 11 so as to cover the second gate electrode 11 and the insulating film 9a.

また、Ｎ型エクステンション層８は第２ゲート電極１１の両側のＰ型ウェル領域３に設けられ、Ｎ型拡散層７はゲート側壁１３の両側のＰ型ウェル領域３に設けられている。そして、Ｎ型拡散層７はＮ型エクステンション層８よりもＰ型ウェル領域３との接合深さが深くなるように構成されている。Ｎ型拡散層７およびＮ型エクステンション層８がＮチャネルＭＩＳトランジスタ１８のソース・ドレイン領域となる。 The N-type extension layer 8 is provided in the P-type well region 3 on both sides of the second gate electrode 11, and the N-type diffusion layer 7 is provided in the P-type well region 3 on both sides of the gate side wall 13. The N type diffusion layer 7 is configured so that the junction depth with the P type well region 3 is deeper than that of the N type extension layer 8. The N-type diffusion layer 7 and the N-type extension layer 8 become the source / drain regions of the N-channel MIS transistor 18.

ＰチャネルＭＩＳトランジスタ１７およびＮチャネルＭＩＳトランジスタ１８の間の間隙には、層間絶縁膜１４が形成されている。 In the gap between the P-channel MIS transistor 17 and the N-channel MIS transistor 18, an interlayer insulating film 14 is formed.

第１実施形態のＭＩＳトランジスタの上面構造について、ＰチャネルＭＩＳトランジスタを例に挙げ説明する。 The top structure of the MIS transistor of the first embodiment will be described by taking a P-channel MIS transistor as an example.

図１０は、図９で説明したＰチャネルＭＩＳトランジスタ１７の上面透視模式図である。便宜上、酸素拡散防止膜１６に被覆される箇所（第１ゲート電極１０等）については、点線で示した。 FIG. 10 is a schematic top perspective view of the P-channel MIS transistor 17 described in FIG. For convenience, the portions (the first gate electrode 10 and the like) covered with the oxygen diffusion preventing film 16 are indicated by dotted lines.

図１０に示すように、酸素拡散防止膜１６は、第１ゲート電極１０のトランジスタ領域部分を被覆し、オーバーラップするように形成されているが、ゲートコンタクト領域上には形成されていない。 As shown in FIG. 10, the oxygen diffusion preventing film 16 is formed so as to cover and overlap the transistor region portion of the first gate electrode 10, but is not formed on the gate contact region.

これにより、酸素拡散防止膜はゲート電極／絶縁膜界面との酸素のやり取りを禁じる作用を示しながら、ゲート電極への電気的コンタクトの障害となることはない。 As a result, the oxygen diffusion prevention film does not hinder the electrical contact to the gate electrode while exhibiting the action of inhibiting the exchange of oxygen with the gate electrode / insulating film interface.

ゲート絶縁膜９は、ＨｆおよびＺｒから選ばれる金属元素、Ｓｉ並びにＯを含む。すなわち、ゲート絶縁膜９は、ハフニウムシリケートあるいはジルコニウムシリケートで形成される。 The gate insulating film 9 contains a metal element selected from Hf and Zr, Si and O. That is, the gate insulating film 9 is made of hafnium silicate or zirconium silicate.

ゲート絶縁膜９は、Ｈｆ、Ｓｉ並びにＯを含むハフニウムシリケートで形成される方が好ましい。ハフニウムシリケートについて、窒素が添加されたＨｆＳｉＯＮであっても良い。上述したように、Ｈｆ／（Ｈｆ＋Ｓｉ）比が０．３以上０．６以下であることが好ましい。 The gate insulating film 9 is preferably formed of hafnium silicate containing Hf, Si and O. The hafnium silicate may be HfSiON added with nitrogen. As described above, the Hf / (Hf + Si) ratio is preferably 0.3 or more and 0.6 or less.

なお、ゲート絶縁膜９は、「ハフニウムシリケートもしくはジルコニウムシリケート／ＳｉＯ_２等の所謂界面層」の積層構造でもかまわない。 The gate insulating film 9 may have a laminated structure of “a so-called interface layer such as hafnium silicate or zirconium silicate / SiO ₂ ”.

また、半導体領域がＳｉのときは、ハフニウムシリケートが好ましく、半導体領域がＧｅのときは、ジルコニウムシリケートが好ましい。 Further, when the semiconductor region is Si, hafnium silicate is preferable, and when the semiconductor region is Ge, zirconium silicate is preferable.

第１ゲート電極１０、第２ゲート電極１１は、双方とも、真空仕事関数４．８ｅＶ以上の金属を用いる。仕事関数がＰチャネルＭＩＳトランジスタのしきい値電圧制御に適した値であるためである。第１ゲート電極１０および第２ゲート電極１１にて同一の材料を用いることにより、簡便なプロセスが可能となる。 Both the first gate electrode 10 and the second gate electrode 11 use a metal having a vacuum work function of 4.8 eV or more. This is because the work function is a value suitable for the threshold voltage control of the P-channel MIS transistor. By using the same material for the first gate electrode 10 and the second gate electrode 11, a simple process becomes possible.

真空仕事関数４．８ｅＶ以上の金属は、Ｐｔ・Ｒｕ・Ｐｄ・Ｉｒ・Ｒｈ・Ｎｉ・Ｗ・Ｃｏのいずれかが好ましい。これらの材料は酸素との結合力がさほど強くないためである。真空仕事関数４．８ｅＶ以上の金属は、Ｐｔ・Ｒｕ・Ｉｒ・Ｗから選ばれることがより好ましい。 The metal having a vacuum work function of 4.8 eV or more is preferably any one of Pt, Ru, Pd, Ir, Rh, Ni, W, and Co. This is because these materials do not have a strong bonding force with oxygen. The metal having a vacuum work function of 4.8 eV or more is more preferably selected from Pt, Ru, Ir, and W.

最も好ましい真空仕事関数４．８ｅＶ以上の金属はＷであり、次に好ましいのはＲｕである。Ｗはゲート絶縁膜中の拡散係数が低く、ゲート絶縁膜の長期信頼性を劣化させにくいという特性を持つ為である。ＲｕはＷよりも拡散係数が大きいので、相対的な信頼性劣化の可能性が危惧されるものの、実用的にはほぼ問題ない水準に制御することが可能である。さらに、Ｗは、Ｒｕにはない「酸素分子を酸素原子に解離させる特性」を有する。このため、酸素をゲート電極／ゲート絶縁膜界面に効率よく導入することができ、酸素雰囲気熱処理での条件をより穏和にできる。 The most preferable metal having a vacuum work function of 4.8 eV or more is W, and the next preferable is Ru. This is because W has a characteristic that the diffusion coefficient in the gate insulating film is low and the long-term reliability of the gate insulating film is hardly deteriorated. Since Ru has a larger diffusion coefficient than W, there is concern about the possibility of relative reliability deterioration, but practically it can be controlled to a level with no problem. Further, W has a “characteristic for dissociating oxygen molecules into oxygen atoms” that Ru does not have. For this reason, oxygen can be efficiently introduced into the gate electrode / gate insulating film interface, and the conditions in the oxygen atmosphere heat treatment can be made milder.

これらの材料のうち、Ｐｔ・Ｐｄ・Ｉｒ・Ｒｈ・Ｎｉ・Ｃｏは、エッチング等の加工がしにくい、という難点を有する。この観点から、第１実施形態においては、これら金属材料を第１、第２ゲート電極１０、１１に用いる場合のＣＭＯＳトランジスタの製造方法は、ゲートスタック構造の形成にエッチングプロセスを要さない、リプレースメントゲートプロセスを用いることが最も有効である。 Among these materials, Pt, Pd, Ir, Rh, Ni, and Co have a drawback that they are difficult to process such as etching. From this point of view, in the first embodiment, the CMOS transistor manufacturing method using these metal materials for the first and second gate electrodes 10 and 11 does not require an etching process for forming the gate stack structure. It is most effective to use a gate process.

なお、リプレースメントゲートプロセスを用いる場合、そのデバイス構造はリプレースメントゲートプロセス特有の構造を採る。具体的には、図９に例示したように、第１ゲート電極１０の側面にはゲート絶縁膜９と同じ材料からなる絶縁膜９ａが設けられた構造となる。 Note that when the replacement gate process is used, the device structure adopts a structure peculiar to the replacement gate process. Specifically, as illustrated in FIG. 9, the first gate electrode 10 has a structure in which an insulating film 9 a made of the same material as the gate insulating film 9 is provided on the side surface.

第１酸素拡散防止膜１６、第２酸素拡散防止膜１５は、シリコン窒化膜、アルミニウム酸化膜、アルミニウム窒化膜のいずれかで形成されることが望ましい。これらの材料は酸素透過能が著しく低く、第１、第２ゲート電極１０、１１への酸素の拡散を防止するという目的に相応しい性質を有している為である。その膜厚は、酸素を透過させない程度の膜厚以上であれば良く、上記の材料であれば３０ｎｍ以上であれば十分にその機能を発揮する。 The first oxygen diffusion prevention film 16 and the second oxygen diffusion prevention film 15 are preferably formed of any one of a silicon nitride film, an aluminum oxide film, and an aluminum nitride film. This is because these materials have remarkably low oxygen permeability, and have properties suitable for the purpose of preventing diffusion of oxygen to the first and second gate electrodes 10 and 11. The film thickness may be greater than or equal to a thickness that does not allow oxygen to permeate. If the material is 30 nm or greater, the function is sufficiently exhibited.

また、第１酸素拡散防止膜１６と第２酸素拡散防止膜１５は、同じ材料であることが望ましい。形状加工プロセスが統一化でき、プロセス構築が容易になるためである。 The first oxygen diffusion prevention film 16 and the second oxygen diffusion prevention film 15 are preferably made of the same material. This is because the shape processing process can be unified and the process construction becomes easy.

Ｎ型ウェル領域２、Ｐ型ウェル領域３などの半導体領域は、ＳｉあるいはＧｅで形成される。 Semiconductor regions such as the N-type well region 2 and the P-type well region 3 are formed of Si or Ge.

次に、第１実施形態の半導体装置の製造方法について、図１１乃至図１６を参照して説明する。 Next, a method for manufacturing the semiconductor device according to the first embodiment will be described with reference to FIGS.

第１実施形態の半導体装置の製造方法は、トランジスタ製造にいわゆるリプレースメントゲートプロセスを用いる。なお、この製造方法は、第１、第２ゲート電極１０、１１にＷを使用した場合を例にとって説明する。 The semiconductor device manufacturing method of the first embodiment uses a so-called replacement gate process for transistor manufacturing. This manufacturing method will be described by taking as an example the case where W is used for the first and second gate electrodes 10 and 11.

まず、図１１に示すように、半導体基板１に、ＳＴＩ構造の素子分離層４によって分離されたＮ型ウェル領域２およびＰ型ウェル領域３を形成する。続いて、Ｎ型ウェル領域２およびＰ型ウェル領域３にそれぞれダミーゲート（図示せず）を形成し、上記ダミーゲートをマスクとして、Ｎ型ウェル領域２にＰ型不純物を注入してＰ型エクステンション層６を形成し、Ｐ型ウェル領域３にＮ型不純物を注入してＮ型エクステンション層８を形成する。その後、上記ダミーゲートの側部にゲート側壁１３を形成する。そして、ダミーゲートおよびゲート側壁１３をマスクとしてＮ型ウェル領域２にＰ型不純物を注入してＰ型拡散層５を形成し、Ｐ型ウェル領域３にＮ型不純物を注入してＮ型拡散層７を形成する。続いて、層間絶縁膜１４を堆積し、この層間絶縁膜１４を平坦化する。その後、上記ダミーゲートを除去することにより図１１に示す構造を得る。図１１からわかるように、ダミーゲートが除去された箇所に形成されるのが、ダミーゲート溝１９である。なお、拡散層５、７上にサリサイド層が形成されていてもよい。 First, as shown in FIG. 11, an N-type well region 2 and a P-type well region 3 separated by an element isolation layer 4 having an STI structure are formed on a semiconductor substrate 1. Subsequently, dummy gates (not shown) are formed in the N-type well region 2 and the P-type well region 3, respectively, and P-type impurities are implanted into the N-type well region 2 by using the dummy gate as a mask. The layer 6 is formed, and an N-type impurity is implanted into the P-type well region 3 to form an N-type extension layer 8. Thereafter, gate sidewalls 13 are formed on the sides of the dummy gate. Then, using the dummy gate and gate sidewall 13 as a mask, P-type impurity is implanted into N-type well region 2 to form P-type diffusion layer 5, and N-type impurity is implanted into P-type well region 3 to form N-type diffusion layer. 7 is formed. Subsequently, an interlayer insulating film 14 is deposited, and the interlayer insulating film 14 is planarized. Thereafter, the dummy gate is removed to obtain the structure shown in FIG. As can be seen from FIG. 11, the dummy gate groove 19 is formed at the location where the dummy gate is removed. A salicide layer may be formed on the diffusion layers 5 and 7.

なお、ダミーゲートとしては、Ｓｉなどの材料を用いる。このとき、ダミーゲート除去には、アルカリ溶液によるウェットエッチングなどの手法を用いる。 Note that a material such as Si is used for the dummy gate. At this time, a technique such as wet etching with an alkaline solution is used to remove the dummy gate.

次に、図１２に示すようにゲート絶縁膜９を堆積する。ここでは、ＡＬＤ(Atomic layer deposition)法によりハフニウムシリケートを３ｎｍ堆積した。堆積法は、ダミーゲートが除去された後の溝１９の底面および側面に沿って絶縁膜を形成することが可能であれば良く、ＣＶＤ(Chemical vapor deposition)法などでもかまわない。 Next, as shown in FIG. 12, a gate insulating film 9 is deposited. Here, 3 nm of hafnium silicate was deposited by ALD (Atomic layer deposition). The deposition method only needs to be able to form an insulating film along the bottom and side surfaces of the trench 19 after the dummy gate is removed, and may be a CVD (Chemical Vapor Deposition) method or the like.

ここで、本実施形態の仕事関数の変調作用を最も効率的に発揮させる為には、ハフニウムシリケートは、その微視的構造がＨｆ−Ｏ−Ｓｉ結合連鎖で構成されることが望ましい（図４参照。）。ハフニウムシリケートの製造方法によっては、Ｈｆ／（Ｈｆ＋Ｓｉ）比が同一であっても、局所的にＨｆ−Ｏ−Ｈｆ、Ｓｉ−Ｏ−Ｓｉの高濃度な部分が生じてしまう場合がある。本実施形態では、このような微視的な構造不均一性を避ける必要がある。このため、ＣＶＤ法を用いるのであれば、膜堆積のシーケンスとしてはＨｆ原料とＳｉ原料を同時供給することが最も良い。また、Ｈｆシリケート成膜後に窒素を添加する場合、窒素添加前の高温熱処理は極力低温で、少なくとも８００℃以下で行うことが望ましい。これ以上の温度になると、ハフニウムシリケート膜はＨｆＯ_２とＳｉＯ_２に化学的な相分離を生じてしまい、その後で窒素を添加したとしても、本発明に必須なＨｆ−Ｏ−Ｓｉ結合連鎖を得ることは非常に困難になる。 Here, in order to exhibit the work function modulation effect of this embodiment most efficiently, it is desirable that the hafnium silicate has a microscopic structure composed of Hf—O—Si bond chains (FIG. 4). reference.). Depending on the method for producing hafnium silicate, even if the Hf / (Hf + Si) ratio is the same, high-concentration portions of Hf—O—Hf and Si—O—Si may be locally generated. In this embodiment, it is necessary to avoid such microscopic structural nonuniformity. Therefore, if the CVD method is used, it is best to supply the Hf material and the Si material simultaneously as the film deposition sequence. In addition, when nitrogen is added after the Hf silicate film is formed, it is desirable that the high temperature heat treatment before the nitrogen addition be performed at a low temperature as low as possible and at least 800 ° C. At higher temperatures, the hafnium silicate film causes chemical phase separation between HfO ₂ and SiO ₂ , and even if nitrogen is added thereafter, the Hf—O—Si bond chain essential for the present invention is obtained. It becomes very difficult.

次に、図１３に示すように、ゲート絶縁膜９上にゲート電極材料膜（金属膜）２０を堆積する。ここでは、スパッタ法によりＷ膜を１００ｎｍ堆積した。前記のように、Ｗ電極膜厚方向に連続した粒界を有することが最も望ましい。この目的のためには、Ｗ堆積時の基板温度を２００〜４００℃程度に高温化することが望ましい。 Next, as shown in FIG. 13, a gate electrode material film (metal film) 20 is deposited on the gate insulating film 9. Here, a 100 nm thick W film was deposited by sputtering. As described above, it is most desirable to have a continuous grain boundary in the W electrode film thickness direction. For this purpose, it is desirable to increase the substrate temperature during W deposition to about 200 to 400 ° C.

次に、通常のＣＭＰ(Chemical mechanical polishing)プロセスによってデバイス構造を平坦化することにより、第１ゲート電極１０および第２ゲート電極１１を形成し、図１４に示す構造を得る。 Next, the first gate electrode 10 and the second gate electrode 11 are formed by planarizing the device structure by an ordinary CMP (Chemical mechanical polishing) process, and the structure shown in FIG. 14 is obtained.

引き続き、還元雰囲気の熱処理を行う。この工程で、ゲート絶縁膜９のゲート電極近傍は、図４に示す「初期状態」から「還元アニ−ル」の状態、すなわち酸素欠損に起因した正電荷が分布している状態へと移行する。ここでは、Ｎ２＋Ｈ２ガス（Ｈ２＝３％）、５５０℃、３０分の条件で熱処理を行った。これにより、Ｗの仕事関数は、ゲート絶縁膜表面正電荷の作用で５ｅＶから４ｅＶに低下した。 Subsequently, heat treatment in a reducing atmosphere is performed. In this step, the vicinity of the gate electrode of the gate insulating film 9 shifts from the “initial state” shown in FIG. 4 to the “reduced annealing” state, that is, a state in which positive charges due to oxygen vacancies are distributed. . Here, heat treatment was performed under conditions of N2 + H2 gas (H2 = 3%), 550 ° C., and 30 minutes. As a result, the work function of W decreased from 5 eV to 4 eV due to the action of the positive charge on the surface of the gate insulating film.

このときの雰囲気ガスは、機能的には水素１００％、水素ラジカル雰囲気などが最も相応しいが、プロセス管理の利便性を考慮すればＮ２＋Ｈ２ガスが最も好ましい。Ａｒ、Ｎ２などの希ガスのみでも一定の効果は得られるが、最大の仕事関数変化を得るためには微量でも水素を含むことが必要である。 The atmospheric gas at this time is functionally 100% hydrogen, hydrogen radical atmosphere, etc., but N2 + H2 gas is most preferable in view of the convenience of process management. Although a certain effect can be obtained with only a rare gas such as Ar or N2, it is necessary to contain a small amount of hydrogen in order to obtain the maximum work function change.

また、ここでは、熱処理温度は４００℃以上６００℃以下の温度範囲で行うことが好ましい。４００℃より低い温度では、大きな仕事関数の低下が確認できなかった。６００℃より高い熱処理温度では、還元作用は効率的に行われると予測されるが、Ｐ型エクステンション層６およびＮ型エクステンション層８の不純物プロファイルが変化してしまう為、不適である。 Here, the heat treatment temperature is preferably 400 ° C. or more and 600 ° C. or less. At a temperature lower than 400 ° C., a large work function decrease could not be confirmed. At a heat treatment temperature higher than 600 ° C., the reduction action is expected to be performed efficiently, but it is not suitable because the impurity profiles of the P-type extension layer 6 and the N-type extension layer 8 change.

引き続き、Ｐ型ウェル領域３上部にのみ第２酸素拡散防止膜１５を配した。第２酸素拡散防止膜１５は、次の酸素雰囲気での熱処理工程にて、第２ゲート電極１１への酸素拡散を避けるために配置する。このため、第２ゲート電極１１およびゲート絶縁膜９を覆うように形成することが好ましい。ここでは、第２酸素拡散防止膜１５としてシリコン窒化膜を用いた。 Subsequently, the second oxygen diffusion prevention film 15 was disposed only on the P-type well region 3. The second oxygen diffusion preventing film 15 is disposed in order to avoid oxygen diffusion to the second gate electrode 11 in the next heat treatment step in an oxygen atmosphere. For this reason, it is preferable to form so as to cover the second gate electrode 11 and the gate insulating film 9. Here, a silicon nitride film is used as the second oxygen diffusion preventing film 15.

その後、酸素雰囲気で熱処理を行い、図１５の構造を得た。ここでは、５００℃、１気圧の酸素雰囲気、３０分の条件で熱処理を実施した。この処理により、Ｎ型ウェル領域２上部に形成されたＰチャネルＭＩＳトランジスタ１７の第１ゲート電極１０の実効仕事関数は、ゲート絶縁膜９表面の酸素欠損補償によりＷ本来の５ｅＶにまで回復した。 Thereafter, heat treatment was performed in an oxygen atmosphere to obtain the structure of FIG. Here, the heat treatment was performed under conditions of 500 ° C., 1 atmosphere of oxygen, and 30 minutes. By this process, the effective work function of the first gate electrode 10 of the P-channel MIS transistor 17 formed on the N-type well region 2 is restored to the original 5 eV of W due to oxygen deficiency compensation on the surface of the gate insulating film 9.

酸素熱処理の雰囲気に関しては、酸素が窒素で希釈されていてもよく、また大気圧でなく減圧環境であっても良い。また、熱処理温度は３００℃以上６００℃以下が好ましい。３００℃以上でないと酸素拡散が顕著にならない為、仕事関数を元に戻す作用が得られないおそれがある。一方、６００℃より高い温度では、ゲート電極が酸化され、膜のモフォロジーが劣化するなどの問題が生じるおそれがある。熱処理時間は、ＰチャネルＭＩＳトランジスタ１７のゲート絶縁膜９に酸素を十分いきわたらせる目的から、３０分以上の時間をかけて行うことが望ましい。 Regarding the atmosphere of the oxygen heat treatment, oxygen may be diluted with nitrogen, or a reduced pressure environment may be used instead of atmospheric pressure. The heat treatment temperature is preferably 300 ° C. or higher and 600 ° C. or lower. If the temperature is not higher than 300 ° C., oxygen diffusion does not become remarkable, and thus there is a possibility that the function of returning the work function cannot be obtained. On the other hand, when the temperature is higher than 600 ° C., the gate electrode may be oxidized and the film morphology may be deteriorated. The heat treatment is preferably performed for 30 minutes or more for the purpose of sufficiently distributing oxygen to the gate insulating film 9 of the P-channel MIS transistor 17.

この後、ＰチャネルＭＩＳトランジスタ１７の上部に第１酸素拡散防止膜１６を堆積し、図９の構造を実現した。第１酸素拡散防止膜１６は、ゲート絶縁膜９のゲート電極近傍から酸素が逸脱し、実効仕事関数が低下しないようにするために配置する。このため、第１ゲート電極１０およびゲート絶縁膜９を覆うように形成することが好ましい。 Thereafter, a first oxygen diffusion preventing film 16 was deposited on the P channel MIS transistor 17 to realize the structure of FIG. The first oxygen diffusion preventing film 16 is disposed so that oxygen does not deviate from the vicinity of the gate electrode of the gate insulating film 9 and the effective work function is not lowered. For this reason, it is preferable to form the first gate electrode 10 and the gate insulating film 9 so as to cover them.

（第２実施形態）
第２実施形態の半導体装置について、第１実施形態と異なる箇所について図１６乃至図２０を参照して説明する。 (Second Embodiment)
In the semiconductor device according to the second embodiment, differences from the first embodiment will be described with reference to FIGS.

第２実施形態の半導体装置は、従来のシリコンゲート同様のセルフアラインプロセスを用いて作製されたＣＭＯＳデバイスである。 The semiconductor device of the second embodiment is a CMOS device manufactured using a self-alignment process similar to that of a conventional silicon gate.

図１６に、第２実施形態の半導体装置のゲート長方向の断面模式図を示す。 FIG. 16 is a schematic cross-sectional view in the gate length direction of the semiconductor device of the second embodiment.

図１６は、第１実施形態の半導体装置を示す図９とほぼ同様であって、第１、第２ゲート電極１０、１１側部のゲート絶縁膜９ａが無い点のみ、図９と異なる。 FIG. 16 is substantially the same as FIG. 9 showing the semiconductor device of the first embodiment, and differs from FIG. 9 only in that there is no gate insulating film 9a on the side of the first and second gate electrodes 10 and 11.

セルフアラインプロセスでは、ゲート電極のドライエッチング加工、さらにその後の１０００℃以上の高温熱処理工程を要する。この要請に耐えるために、第１ゲート電極１０、第２ゲート電極１１を形成する真空仕事関数４．８ｅＶ以上の金属としては、Ｒｕ・Ｗのいずれかの材料を用いる。 The self-alignment process requires a dry etching process for the gate electrode and a subsequent high-temperature heat treatment step at 1000 ° C. or higher. In order to withstand this requirement, any material of Ru · W is used as the metal having a vacuum work function of 4.8 eV or higher for forming the first gate electrode 10 and the second gate electrode 11.

次に、第２実施形態の半導体装置の製造方法について、図１７乃至図２０を参照して説明する。 Next, a method for manufacturing the semiconductor device of the second embodiment will be described with reference to FIGS.

まず、半導体基板１に、ＳＴＩ構造の素子分離領域４によって分離されたＮ型ウェル領域２およびＰ型ウェル領域３を形成する。続いて、半導体基板１上にゲート絶縁膜９、ルテニウムで形成されたゲート電極膜２０を５０ｎｍ堆積し、図１７の構造を得る。ここでは、ゲート絶縁材料として、厚さ３ｎｍのＨｆＳｉＯＮ（組成比（＝Ｈｆ／（Ｈｆ＋Ｓｉ））が０．５程度、窒素濃度が２０原子％）をＣＶＤ法により堆積した。ＲｕもしくはＷで形成されたゲート電極２０は、ＣＶＤ法、ＰＶＤ法などの通常プロセスで形成することができる。その構造については、粒界が膜厚方向に貫通している特徴を有する事がもっとも望ましい。 First, an N-type well region 2 and a P-type well region 3 separated by an element isolation region 4 having an STI structure are formed on a semiconductor substrate 1. Subsequently, a gate insulating film 9 and a gate electrode film 20 made of ruthenium are deposited to a thickness of 50 nm on the semiconductor substrate 1 to obtain the structure of FIG. Here, as a gate insulating material, HfSiON having a thickness of 3 nm (composition ratio (= Hf / (Hf + Si)) of about 0.5 and nitrogen concentration of 20 atomic%) was deposited by a CVD method. The gate electrode 20 formed of Ru or W can be formed by a normal process such as a CVD method or a PVD method. As for the structure, it is most desirable that the grain boundary has a feature of penetrating in the film thickness direction.

引き続き、還元雰囲気の熱処理を行う。この工程で、ゲート絶縁膜９のゲート電極近傍は、図４に示す「初期状態」から「還元アニ−ル」の状態、すなわち酸素欠損に起因した正電荷が分布している状態へと移行する。ここでは、Ｎ２＋Ｈ２ガス（Ｈ２＝３％）、１０００℃、３０秒の条件で熱処理を行った。これにより、ルテニウムで形成されたゲート電極膜２０の仕事関数は、ゲート絶縁膜表面正電荷の作用で５ｅＶから４ｅＶに低下した。 Subsequently, heat treatment in a reducing atmosphere is performed. In this step, the vicinity of the gate electrode of the gate insulating film 9 shifts from the “initial state” shown in FIG. 4 to the “reduced annealing” state, that is, a state in which positive charges due to oxygen vacancies are distributed. . Here, heat treatment was performed under the conditions of N2 + H2 gas (H2 = 3%), 1000 ° C., and 30 seconds. As a result, the work function of the gate electrode film 20 formed of ruthenium was lowered from 5 eV to 4 eV by the action of the positive charge on the surface of the gate insulating film.

また、ここでは、熱処理温度は４００℃以上１０００℃以下の温度範囲で行うことが好ましい。４００℃未満では還元作用が得られず、１０００℃より大ではチャネル領域の不純物分布が著しく変化してしまい、デバイス特性が劣化するためである。 Here, the heat treatment temperature is preferably 400 ° C. or higher and 1000 ° C. or lower. When the temperature is lower than 400 ° C., the reducing action cannot be obtained, and when the temperature is higher than 1000 ° C., the impurity distribution in the channel region is remarkably changed and the device characteristics are deteriorated.

次に、Ｎ型ウェル領域２上及びＰ型ウェル領域３上のゲート電極膜２０をパターニングする。ここでは、酸素ＲＩＥ（Reactive Ion Etching）によりパターニングし、第１ゲート電極１０、第２ゲート電極１１を形成した。引き続き、第１、第２ゲート電極１０、１１でマスクされていない部分のゲート絶縁膜９を、ウェットエッチング等を用いて除去する。ルテニウムは耐薬品性に優れており、例えばふっ酸水溶液を用いてＨｆＳｉＯＮからなるゲート絶縁膜９をエッチングしても、ルテニウムが薬品で侵されることはない。Ｗの耐薬品性はＲｕよりはやや劣るものの、ゲート絶縁膜をエッチングするプロセスに対しては安定を保つことが可能である。次に、Ｎ型ウェル領域２に第１ゲート電極１０をマスクとして自己整合的にＰ型不純物を注入してＰ型エクステンション層６を形成する。その後、Ｐ型ウェル領域３に第２ゲート電極１１をマスクとして自己整合的にＮ型不純物を注入してＮ型エクステンション層８を形成し、図１８の構造を得る。 Next, the gate electrode film 20 on the N-type well region 2 and the P-type well region 3 is patterned. Here, patterning is performed by oxygen RIE (Reactive Ion Etching) to form the first gate electrode 10 and the second gate electrode 11. Subsequently, the portion of the gate insulating film 9 that is not masked by the first and second gate electrodes 10 and 11 is removed by wet etching or the like. Ruthenium is excellent in chemical resistance. For example, even when the gate insulating film 9 made of HfSiON is etched using a hydrofluoric acid aqueous solution, the ruthenium is not attacked by the chemical. Although the chemical resistance of W is slightly inferior to Ru, it is possible to maintain stability against the process of etching the gate insulating film. Next, a P-type extension layer 6 is formed by implanting P-type impurities into the N-type well region 2 in a self-aligning manner using the first gate electrode 10 as a mask. Thereafter, N-type impurities are implanted in a self-aligned manner into the P-type well region 3 using the second gate electrode 11 as a mask to form the N-type extension layer 8, thereby obtaining the structure of FIG. 18.

次に図１９に示すように、第１、第２ゲート電極１０、１１の側部に絶縁材で形成されたゲート側壁１３を形成する。その後、第１、第２ゲート電極１０、１１およびゲート側壁１３をマスクとして、Ｎ型ウェル領域２およびＰ型ウェル領域３に別々にイオン注入することにより、Ｐ型拡散層５およびＮ型拡散層７を形成する。続いて、基板１の全面に層間絶縁膜１４を堆積し、平坦化のための研磨（例えば、ＣＭＰ）を行い、図１９に示す構造を得る。 Next, as shown in FIG. 19, gate sidewalls 13 made of an insulating material are formed on the side portions of the first and second gate electrodes 10 and 11. Thereafter, by using the first and second gate electrodes 10 and 11 and the gate sidewall 13 as a mask, ions are separately implanted into the N-type well region 2 and the P-type well region 3 to thereby form the P-type diffusion layer 5 and the N-type diffusion layer. 7 is formed. Subsequently, an interlayer insulating film 14 is deposited on the entire surface of the substrate 1, and polishing (for example, CMP) for planarization is performed to obtain the structure shown in FIG.

この一連の工程を通して、ルテニウムは熱的、化学的に極めて安定であるが故に、ほとんどの工程を従来のシリコンゲートの場合と同様に進めることが可能である。ただし、ルテニウムは唯一酸素との反応性がやや高いという難点があり、例えば従来のシリコンゲート技術のおけるゲート加工後の後酸化工程は省略する必要がある。ルテニウムの代わりにタングステンを用いた場合にも同様のプロセスの制約が伴う。 Through this series of steps, ruthenium is extremely stable thermally and chemically, so most of the steps can proceed as with conventional silicon gates. However, ruthenium has a drawback that it has only a slightly high reactivity with oxygen. For example, it is necessary to omit a post-oxidation step after gate processing in the conventional silicon gate technology. When tungsten is used instead of ruthenium, similar process restrictions are involved.

引き続き、ＮチャネルＭＩＳトランジスタの上部領域にのみ、第２酸素拡散防止膜１５を堆積した。第２酸素拡散防止膜１５は、次の酸素雰囲気での熱処理工程にて、第２ゲート電極１１への酸素拡散を避けるために配置する。このため、第２ゲート電極１１およびゲート絶縁膜９を覆うように形成することが好ましい。ここでは、第２酸素拡散防止膜１５としてシリコン窒化膜を用いた。 Subsequently, the second oxygen diffusion preventing film 15 was deposited only in the upper region of the N channel MIS transistor. The second oxygen diffusion preventing film 15 is disposed in order to avoid oxygen diffusion to the second gate electrode 11 in the next heat treatment step in an oxygen atmosphere. For this reason, it is preferable to form so as to cover the second gate electrode 11 and the gate insulating film 9. Here, a silicon nitride film is used as the second oxygen diffusion preventing film 15.

引き続き、酸素雰囲気で熱処理を行い、図２０の構造を得た。ここでは、５００℃、１気圧の酸素雰囲気、３０分の条件で熱処理を行った。この処理により、Ｎ型ウェル領域２上部に形成されたＰチャネルＭＩＳトランジスタ１７の第１ゲート電極１０の実効仕事関数は、ゲート絶縁膜９表面の酸素欠損補償によりＲｕ本来の５ｅＶにまで回復した。酸素処理の熱処理条件に関しては、第１実施形態と同様である。 Subsequently, heat treatment was performed in an oxygen atmosphere to obtain the structure of FIG. Here, heat treatment was performed under conditions of 500 ° C., 1 atmosphere of oxygen, and 30 minutes. By this process, the effective work function of the first gate electrode 10 of the P-channel MIS transistor 17 formed on the N-type well region 2 is restored to Ru's original 5 eV by oxygen deficiency compensation on the surface of the gate insulating film 9. The heat treatment conditions for the oxygen treatment are the same as in the first embodiment.

この後、ＰチャネルＭＩＳトランジスタ１７の上部に第１酸素拡散防止膜１６を堆積し、図１６の構造を実現した。第１酸素拡散防止膜１６は、ゲート絶縁膜９のゲート電極近傍から酸素が逸脱し、実効仕事関数が低下しないようにするために配置する。このため、第１ゲート電極１０およびゲート絶縁膜９を覆うように形成することが好ましい。 Thereafter, a first oxygen diffusion prevention film 16 was deposited on the upper portion of the P-channel MIS transistor 17 to realize the structure of FIG. The first oxygen diffusion preventing film 16 is disposed so that oxygen does not deviate from the vicinity of the gate electrode of the gate insulating film 9 and the effective work function is not lowered. For this reason, it is preferable to form the first gate electrode 10 and the gate insulating film 9 so as to cover them.

なお、ここでは、還元雰囲気熱処理工程の後に、ゲート電極の加工を行った。これは、ゲート電極の成膜と還元雰囲気熱処理を同一装置内で連続的に行うという、プロセスの利便性を得るためである。しかしながら、本発明の効果を得るという観点からは、ゲート電極の加工後に還元雰囲気熱処理工程を行ってもかまわない。 Here, the gate electrode was processed after the reducing atmosphere heat treatment step. This is to obtain the convenience of the process in which the gate electrode film formation and the reducing atmosphere heat treatment are continuously performed in the same apparatus. However, from the viewpoint of obtaining the effect of the present invention, a reducing atmosphere heat treatment step may be performed after the processing of the gate electrode.

以上、本発明の実施の形態を説明したが、本発明はこれらに限られず、特許請求の範囲に記載の発明の要旨の範疇において様々に変更可能である。また、本発明は、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。さらに、上記実施形態に開示されている複数の構成要素を適宜組み合わせることにより種々の発明を形成できる。 As mentioned above, although embodiment of this invention was described, this invention is not restricted to these, In the category of the summary of the invention as described in a claim, it can change variously. In addition, the present invention can be variously modified without departing from the scope of the invention in the implementation stage. Furthermore, various inventions can be formed by appropriately combining a plurality of constituent elements disclosed in the embodiment.

本発明の半導体装置の製造方法の概要を示すフローチャートThe flowchart which shows the outline | summary of the manufacturing method of the semiconductor device of this invention Ｐｔ／ＨｆＳｉＯＮ／Ｓｉ−キャパシタのフラットバンド電圧とＳｉＯ_２換算膜厚（Ｔ_ｅｆｆ）の関係から仕事関数を抽出した実験結果Experimental results of extracting the work function from the relationship between the flat band voltage of the Pt / HfSiON / Si-capacitor and the SiO ₂ equivalent film thickness (T _eff ) Ｐｔ／ＨｆＳｉＯＮ／Ｓｉ積層構造のＣ−Ｖ曲線を示す図The figure which shows the CV curve of Pt / HfSiON / Si laminated structure Ｐｔ／ＨｆＳｉＯＮ界面の微視的な原子結合状態を説明するための模式図Schematic diagram for explaining the microscopic atomic bonding state of the Pt / HfSiON interface 本発明と非特許文献１との仕事関数変調幅の違いを説明するための模式図Schematic diagram for explaining the difference in work function modulation width between the present invention and Non-Patent Document 1. Ｐｔ／ＨｆＯ２界面の微視的な原子結合状態を説明するための模式図Schematic diagram for explaining the microscopic atomic bonding state of the Pt / HfO2 interface Ｈｆシリケート膜のＨｆ原子のＨｆ４ｆ軌道に関する原子結合状態を表すＸＰＳ測定結果XPS measurement result showing atomic bonding state related to Hf4f orbit of Hf atom of Hf silicate film 結晶配向性の異なるＰｔ薄膜のＸＲＤ結果を示す図The figure which shows the XRD result of the Pt thin film from which crystal orientation differs 第１実施形態の半導体装置のゲート長方向の断面模式図Sectional schematic diagram of gate length direction of semiconductor device of first embodiment 図９で説明したＰチャネルＭＩＳトランジスタ１７の上面模式図Schematic top view of the P-channel MIS transistor 17 described in FIG. 第１実施形態の半導体装置の製造方法の一製造工程を説明するためのゲート長方向の断面模式図Sectional schematic diagram of the gate length direction for explaining one manufacturing process of the manufacturing method of the semiconductor device of the first embodiment 第１実施形態の半導体装置の製造方法の図１１の次の一製造工程を説明するためのゲート長方向の断面模式図FIG. 11 is a schematic cross-sectional view in the gate length direction for explaining the next manufacturing step after FIG. 11 of the method for manufacturing the semiconductor device of the first embodiment. 第１実施形態の半導体装置の製造方法の図１２の次の一製造工程を説明するためのゲート長方向の断面模式図12 is a schematic cross-sectional view in the gate length direction for explaining the next manufacturing process after FIG. 12 of the method for manufacturing the semiconductor device of the first embodiment. 第１実施形態の半導体装置の製造方法の図１３の次の一製造工程を説明するためのゲート長方向の断面模式図13 is a schematic cross-sectional view in the gate length direction for explaining the next manufacturing process after FIG. 13 of the method for manufacturing the semiconductor device of the first embodiment. 第１実施形態の半導体装置の製造方法の図１４の次の一製造工程を説明するためのゲート長方向の断面模式図14 is a schematic cross-sectional view in the gate length direction for explaining the next manufacturing step after FIG. 14 of the method for manufacturing the semiconductor device of the first embodiment. 第２実施形態の半導体装置のゲート長方向の断面模式図Sectional schematic diagram of gate length direction of semiconductor device of second embodiment. 第２実施形態の半導体装置の製造方法の一製造工程を説明するためのゲート長方向の断面模式図Sectional schematic diagram of the gate length direction for explaining one manufacturing process of the manufacturing method of the semiconductor device of the second embodiment 第２実施形態の半導体装置の製造方法の図１７の次の一製造工程を説明するためのゲート長方向の断面模式図17 is a schematic cross-sectional view in the gate length direction for explaining the next manufacturing process after FIG. 17 of the method for manufacturing the semiconductor device of the second embodiment. 第２実施形態の半導体装置の製造方法の図１８の次の一製造工程を説明するためのゲート長方向の断面模式図18 is a schematic cross-sectional view in the gate length direction for explaining the next manufacturing process after FIG. 18 of the method for manufacturing the semiconductor device of the second embodiment. 第２実施形態の半導体装置の製造方法の図１９の次の一製造工程を説明するためのゲート長方向の断面模式図19 is a schematic cross-sectional view in the gate length direction for explaining the next manufacturing step after FIG. 19 of the method for manufacturing the semiconductor device of the second embodiment.

符号の説明Explanation of symbols

１半導体基板
２Ｎ型ウェル領域
３Ｐ型ウェル領域
４素子分離層
５Ｐ型拡散層
６Ｐ型エクステンション層
７Ｎ型拡散層
８Ｎ型エクステンション層
９ゲート絶縁膜
９ａゲート絶縁膜
１０第１ゲート電極
１１第２ゲート電極
１３ゲート側壁
１４層間絶縁膜
１５第２酸素拡散防止膜
１６第１酸素拡散防止膜
１７ＰチャネルＭＩＳトランジスタ
１８ＮチャネルＭＩＳトランジスタ
１９ダミーゲート溝
２０ゲート電極材料膜 DESCRIPTION OF SYMBOLS 1 Semiconductor substrate 2 N-type well region 3 P-type well region 4 Element isolation layer 5 P-type diffusion layer 6 P-type extension layer 7 N-type diffusion layer 8 N-type extension layer 9 Gate insulating film 9a Gate insulating film 10 First gate electrode 11 Second gate electrode 13 Gate side wall 14 Interlayer insulating film 15 Second oxygen diffusion prevention film 16 First oxygen diffusion prevention film 17 P channel MIS transistor 18 N channel MIS transistor 19 Dummy gate groove 20 Gate electrode material film

Claims

Ｎ型半導体領域およびＰ型半導体領域上に、ＨｆおよびＺｒから選ばれる金属元素、Ｓｉ並びにＯを含むゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に真空仕事関数４．８ｅＶ以上の金属を有する金属膜を形成する工程と、
前記金属膜／ゲート絶縁膜／Ｎ型半導体領域および前記金属膜／ゲート絶縁膜／Ｐ型半導体領域の積層構造を還元雰囲気で熱処理する工程と、
その後、前記Ｐ型半導体領域上の前記金属膜および前記ゲート絶縁膜を第２酸素拡散防止膜で被覆する工程と、
その後、前記積層構造を酸素雰囲気で熱処理する工程と、
その後、前記Ｎ型半導体領域上の前記金属膜および前記ゲート絶縁膜を第１酸素拡散防止膜で被覆する工程とを有することを特徴とする半導体装置の製造方法。 Forming a gate insulating film containing a metal element selected from Hf and Zr, Si and O on the N-type semiconductor region and the P-type semiconductor region;
Forming a metal film having a metal having a vacuum work function of 4.8 eV or more on the gate insulating film;
Heat-treating the stacked structure of the metal film / gate insulating film / N-type semiconductor region and the metal film / gate insulating film / P-type semiconductor region in a reducing atmosphere;
A step of covering the metal film and the gate insulating film on the P-type semiconductor region with a second oxygen diffusion prevention film;
Then, the step of heat-treating the laminated structure in an oxygen atmosphere,
And a step of covering the metal film and the gate insulating film on the N-type semiconductor region with a first oxygen diffusion prevention film.

前記ゲート絶縁膜は、前記金属元素としてＨｆを含み、Ｈｆ／（Ｈｆ＋Ｓｉ）比が０．３以上０．６以下であることを特徴とする請求項１に記載の半導体装置の製造方法。 2. The method of manufacturing a semiconductor device according to claim 1, wherein the gate insulating film contains Hf as the metal element, and an Hf / (Hf + Si) ratio is 0.3 or more and 0.6 or less.

前記第１および第２酸素拡散防止膜は、シリコン窒化膜、アルミニウム酸化膜およびアルミニウム窒化膜のいずれかで形成されることを特徴とする１又は２に記載の半導体装置の製造方法。 3. The method of manufacturing a semiconductor device according to claim 1, wherein the first and second oxygen diffusion preventing films are formed of any one of a silicon nitride film, an aluminum oxide film, and an aluminum nitride film.

前記ゲート絶縁膜形成工程の前に、
前記Ｎ型およびＰ型半導体領域上に、ダミーゲートを形成する工程と、
前記ダミーゲートをゲート長方向に挟むゲート側壁を形成する工程と、
前記ダミーゲートをゲート長方向に挟む前記Ｎ型およびＰ型半導体領域にソース・ドレイン領域を形成する工程と、
その後、前記ダミーゲートを除去する工程と、を具備し、
前記真空仕事関数４．８ｅＶ以上の金属は、Ｐｔ・Ｒｕ・Ｐｄ・Ｉｒ・Ｒｈ・Ｎｉ・Ｗ・Ｃｏのいずれかから選ばれ、
前記還元雰囲気熱処理は、４００℃以上６００℃以下の温度で行われることを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置の製造方法。 Before the gate insulating film forming step,
Forming a dummy gate on the N-type and P-type semiconductor regions;
Forming a gate sidewall sandwiching the dummy gate in the gate length direction;
Forming source / drain regions in the N-type and P-type semiconductor regions sandwiching the dummy gate in the gate length direction;
Thereafter, the step of removing the dummy gate,
The metal having a vacuum work function of 4.8 eV or more is selected from any of Pt, Ru, Pd, Ir, Rh, Ni, W, and Co.
The method for manufacturing a semiconductor device according to claim 1, wherein the reducing atmosphere heat treatment is performed at a temperature of 400 ° C. or more and 600 ° C. or less.

前記金属膜形成工程の後でかつ第２酸素拡散防止膜被覆工程の前に、
前記金属膜を加工し、ゲート電極を形成する工程と、
前記ゲート絶縁膜およびゲート電極をゲート長方向に挟むゲート側壁を形成する工程と、
その後、前記ゲート電極をゲート長方向に挟む前記Ｎ型半導体領域およびＰ型半導体領域にソース・ドレイン領域を形成する工程と、を具備し、
前記真空仕事関数４．８ｅＶ以上の金属は、Ｒｕ・Ｗのいずれかから選ばれ、
前記還元雰囲気熱処理は、４００℃以上１０００℃以下の温度で行われることを特徴とすることを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置の製造方法。 After the metal film forming step and before the second oxygen diffusion prevention film coating step,
Processing the metal film to form a gate electrode;
Forming a gate sidewall sandwiching the gate insulating film and the gate electrode in the gate length direction;
And forming a source / drain region in the N-type semiconductor region and the P-type semiconductor region sandwiching the gate electrode in the gate length direction, and
The metal having a vacuum work function of 4.8 eV or more is selected from any of Ru and W.
4. The method of manufacturing a semiconductor device according to claim 1, wherein the reducing atmosphere heat treatment is performed at a temperature of 400 ° C. to 1000 ° C. 5.

前記酸素雰囲気熱処理は、３００℃以上６００℃以下の温度で３０分以上行われることを特徴とする請求項１乃至５のいずれか１項に記載の半導体装置の製造方法。 The method for manufacturing a semiconductor device according to claim 1, wherein the heat treatment in an oxygen atmosphere is performed at a temperature of 300 ° C. to 600 ° C. for 30 minutes or more.

前記ソース・ドレイン領域を形成する工程の後でかつ前記ダミーゲートを除去する工程の前に、After the step of forming the source / drain region and before the step of removing the dummy gate,
前記ダミーゲートおよびゲート側壁をゲート長方向に挟む層間絶縁膜を形成する工程と、Forming an interlayer insulating film sandwiching the dummy gate and the gate sidewall in the gate length direction;
を具備することを特徴とする請求項４に記載の半導体装置の製造方法。 The method of manufacturing a semiconductor device according to claim 4, comprising:

前記ソース・ドレイン領域を形成する工程の後に、After the step of forming the source / drain regions,
前記ゲート絶縁膜、ゲート電極、およびゲート側壁をゲート長方向に挟む層間絶縁膜を形成する工程と、Forming an interlayer insulating film sandwiching the gate insulating film, the gate electrode, and the gate sidewall in the gate length direction;
を具備することを特徴とする請求項５に記載の半導体装置の製造方法。The method of manufacturing a semiconductor device according to claim 5, comprising: