JP4527592B2

JP4527592B2 - Constant voltage power circuit

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Publication number: JP4527592B2
Application number: JP2005119889A
Authority: JP
Inventors: 敏久永田; 宏治吉井
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 2005-04-18
Filing date: 2005-04-18
Publication date: 2010-08-18
Anticipated expiration: 2025-04-18
Also published as: JP2006301787A

Description

本発明は、定電圧電源回路の位相補償に関し、特に出力電流に応じて誤差増幅回路等のバイアス電流を変化させるようにした定電圧電源回路におけるバイアス電流生成回路の位相補償に関するものである。 The present invention relates to phase compensation of a constant voltage power supply circuit, and more particularly to phase compensation of a bias current generation circuit in a constant voltage power supply circuit in which a bias current of an error amplifier circuit or the like is changed according to an output current.

従来、負荷変動に対する定電圧電源回路の応答速度を改善するためには、定電圧電源回路を構成している誤差増幅回路等の回路に供給するバイアス電流を増やす方法や、メインの帰還ループとは別に、高速応答可能な第２の帰還ループを備え、両方の帰還ループによって出力電圧の制御を行う方法が知られている。
誤差増幅回路のバイアス電流を増やす方法は、定電圧電源回路の消費電流が増加するため、バイアス電流を増加させるにはおのずと限界があった。そこで、定電圧電源回路の出力電流に比例したバイアス電流を誤差増幅回路に供給することで、高速応答と低消費電流の両方を実現した回路があった（例えば、特許文献１参照。）。 Conventionally, in order to improve the response speed of a constant voltage power supply circuit against load fluctuations, there is a method of increasing a bias current supplied to a circuit such as an error amplifier circuit constituting the constant voltage power supply circuit, and a main feedback loop. Another method is known which includes a second feedback loop capable of high-speed response and controls the output voltage by both feedback loops.
The method of increasing the bias current of the error amplifier circuit naturally has a limit in increasing the bias current because the current consumption of the constant voltage power supply circuit increases. Thus, there has been a circuit that realizes both high-speed response and low current consumption by supplying a bias current proportional to the output current of the constant voltage power supply circuit to the error amplifier circuit (see, for example, Patent Document 1).

図６は、このような定電圧電源回路の回路例を示した図である。
図６において、定電圧電源回路１００は、基準電圧発生回路１０１、誤差増幅回路１０２、バイアス電流調整回路１０３、出力トランジスタＭ１０１及び出力電圧検出用の抵抗Ｒ１０１，Ｒ１０２で構成されている。
誤差増幅回路１０２は、差動増幅回路で構成されており、ＮＭＯＳトランジスタＭ１０４のゲートが反転入力端をなし、所定の基準電圧Ｖｒｅｆが入力されている。ＮＭＯＳトランジスタＭ１０５のゲートは誤差増幅回路１０２の非反転入力端をなし、出力電圧Ｖｏｕｔを抵抗Ｒ１０１とＲ１０２で分圧した電圧ＶＦＢが入力されている。ＮＭＯＳトランジスタＭ１０４のドレインが誤差増幅回路１０２の出力端をなし、出力トランジスタＭ１０１は、誤差増幅回路１０２の出力信号に応じて出力電圧Ｖｏｕｔを所定の定電圧になるように制御される。 FIG. 6 is a diagram showing a circuit example of such a constant voltage power supply circuit.
In FIG. 6, the constant voltage power supply circuit 100 includes a reference voltage generation circuit 101, an error amplification circuit 102, a bias current adjustment circuit 103, an output transistor M101, and output voltage detection resistors R101 and R102.
The error amplifier circuit 102 is configured by a differential amplifier circuit, and the gate of the NMOS transistor M104 forms an inverting input terminal, and a predetermined reference voltage Vref is input. The gate of the NMOS transistor M105 is a non-inverting input terminal of the error amplifier circuit 102, and a voltage VFB obtained by dividing the output voltage Vout by the resistors R101 and R102 is input. The drain of the NMOS transistor M104 forms the output terminal of the error amplifier circuit 102, and the output transistor M101 is controlled so that the output voltage Vout becomes a predetermined constant voltage according to the output signal of the error amplifier circuit 102.

ＮＭＯＳトランジスタＭ１０８のドレイン電流はＰＭＯＳトランジスタＭ１０７のドレイン電流と同じであり、出力トランジスタＭ１０１のドレイン電流に比例した電流であることから、ＮＭＯＳトランジスタＭ１０８とカレントミラー回路を構成するＮＭＯＳトランジスタＭ１０９のドレイン電流も出力トランジスタＭ１０１のドレイン電流に比例する。すなわち、ＮＭＯＳトランジスタＭ１０９は、差動対をなすＮＭＯＳトランジスタＭ１０４及びＭ１０５に対して、出力電流に比例したバイアス電流を供給している。また、ＮＭＯＳトランジスタＭ１０６のドレイン電流は、基準電圧Ｖｒｅｆで決まる固定電流となることから、ＮＭＯＳトランジスタＭ１０６は、差動対をなすＮＭＯＳトランジスタＭ１０４及びＭ１０５に固定バイアス電流を供給している。
このように、出力電流の増加に伴って誤差増幅回路１０２に対するバイアス電流を増加させるようにすることで、出力電流が増加するほど応答速度が速くなり、低消費電流と高速化の両立を図ることができる。
特開平３−１５８９１２号公報 Since the drain current of the NMOS transistor M108 is the same as the drain current of the PMOS transistor M107 and is proportional to the drain current of the output transistor M101, the drain current of the NMOS transistor M109 that forms the current mirror circuit with the NMOS transistor M108 It is proportional to the drain current of the output transistor M101. That is, the NMOS transistor M109 supplies a bias current proportional to the output current to the NMOS transistors M104 and M105 that form a differential pair. Since the drain current of the NMOS transistor M106 is a fixed current determined by the reference voltage Vref, the NMOS transistor M106 supplies a fixed bias current to the NMOS transistors M104 and M105 forming a differential pair.
Thus, by increasing the bias current for the error amplifier circuit 102 as the output current increases, the response speed increases as the output current increases, thereby achieving both low current consumption and high speed. Can do.
Japanese Patent Laid-Open No. 3-158912

しかし、出力電流の増加に伴って誤差増幅回路１０２のバイアス電流を増加させるバイアス電流調整回路１０３自体の利得は、図７の該利得と周波数の関係に示すように周波数に依存し、特定の周波数では利得が１近くになる場合があった。バイアス電流調整回路１０３の利得と周波数の関係は出力電流にも依存し、出力電流が増えるほど該利得のピークを示す周波数は高くなる。このように、利得が１に近い周波数帯では、バイアス電流調整回路１０３の動作が不安定となり、誤差増幅回路１０２の動作にも悪影響を与え、発振等の異常動作を起こす可能性があった。 However, the gain of the bias current adjusting circuit 103 itself that increases the bias current of the error amplifier circuit 102 with the increase of the output current depends on the frequency as shown in the relationship between the gain and the frequency in FIG. In some cases, the gain was close to unity. The relationship between the gain and frequency of the bias current adjusting circuit 103 also depends on the output current, and the frequency indicating the gain peak increases as the output current increases. As described above, in the frequency band where the gain is close to 1, the operation of the bias current adjustment circuit 103 becomes unstable, which adversely affects the operation of the error amplification circuit 102 and may cause an abnormal operation such as oscillation.

本発明は、上記のような問題を解決するためになされたものであり、バイアス電流調整回路に位相補償回路を追加することによって、バイアス電流調整回路の動作を安定させることができ、安定した動作を行うことができる定電圧電源回路を得ることを目的とする。 The present invention has been made to solve the above-described problems. By adding a phase compensation circuit to the bias current adjustment circuit, the operation of the bias current adjustment circuit can be stabilized, and the stable operation can be achieved. An object is to obtain a constant voltage power supply circuit capable of performing the above.

この発明に係る定電圧電源回路は、入力端子に入力された入力電圧を所定の定電圧に変換して出力端子から出力する定電圧電源回路において、
入力された制御信号に応じた電流を前記入力端子から出力端子に出力する出力トランジスタと、
所定の基準電圧を生成して出力する基準電圧発生回路部と、
前記出力端子の電圧の検出を行い、該検出した電圧に比例した電圧を生成して出力する出力電圧検出回路部と、
供給されたバイアス電流に応じて前記出力端子の電圧変動に対する応答速度を変え、前記比例電圧が前記基準電圧になるように前記出力トランジスタの動作制御を行う誤差増幅回路部と、
前記出力トランジスタから出力される電流に応じたバイアス電流を該誤差増幅回路部に供給するバイアス電流調整回路部と、
を備え、
前記バイアス電流調整回路部は、
制御電極が前記出力トランジスタの制御電極に接続され、電流入力端が前記出力トランジスタと共に前記入力端子に接続された、出力トランジスタから出力される電流に比例した電流を出力する、該出力トランジスタからの出力電流を検出するための電流検出トランジスタと、
該電流検出トランジスタの出力電流に比例したバイアス電流を前記誤差増幅回路部に供給するカレントミラー回路と、
を備え、
前記カレントミラー回路は、
前記電流検出トランジスタの出力電流が入力される入力側トランジスタと、
該入力側トランジスタに入力された電流に比例した電流を前記誤差増幅回路部に供給する出力側トランジスタと、
前記入力側トランジスタ及び該出力側トランジスタの各制御電極の間に接続されたローパスフィルタからなり、前記出力トランジスタ、出力電圧検出回路部及び誤差増幅回路部で形成された負帰還ループに発生する信号の周波数帯に対する前記バイアス電流調整回路部の利得を低下させて位相補償を行う位相補償回路と、
を備えるものである。
また、この発明に係る定電圧電源回路は、入力端子に入力された入力電圧を所定の定電圧に変換して出力端子から出力する定電圧電源回路において、
入力された制御信号に応じた電流を前記入力端子から出力端子に出力する出力トランジスタと、
所定の基準電圧を生成して出力する基準電圧発生回路部と、
前記出力端子の電圧の検出を行い、該検出した電圧に比例した電圧を生成して出力する出力電圧検出回路部と、
供給されたバイアス電流に応じて前記出力端子の電圧変動に対する応答速度を変え、前記比例電圧が前記基準電圧になるように前記出力トランジスタの動作制御を行う誤差増幅回路部と、
前記出力トランジスタから出力される電流に応じたバイアス電流を該誤差増幅回路部に供給するバイアス電流調整回路部と、
を備え、
前記誤差増幅回路部は、前記比例電圧が前記基準電圧になるように前記出力トランジスタの動作制御を同時に行う、特性の異なった第１誤差増幅回路及び第２誤差増幅回路で構成され、
前記バイアス電流調整回路部は、
制御電極が前記出力トランジスタの制御電極に接続され、電流入力端が前記出力トランジスタと共に前記入力端子に接続された、出力トランジスタから出力される電流に比例した電流を出力する、該出力トランジスタからの出力電流を検出するための電流検出トランジスタと、
該電流検出トランジスタの出力電流に比例したバイアス電流を前記第１誤差増幅回路及び第２誤差増幅回路にそれぞれ供給するカレントミラー回路と、
を備え、
前記カレントミラー回路は、
前記電流検出トランジスタの出力電流が入力される入力側トランジスタと、
該入力側トランジスタに入力された電流に比例した電流を前記第１誤差増幅回路及び第２誤差増幅回路に対応して供給する各出力側トランジスタと、
前記入力側トランジスタの制御電極と該各出力側トランジスタのそれぞれの制御電極との間に対応して接続された各ローパスフィルタからなり、前記出力トランジスタ、出力電圧検出回路部及び誤差増幅回路部で形成された負帰還ループに発生する信号の周波数帯に対する前記バイアス電流調整回路部の利得を低下させて位相補償を行う位相補償回路と、
を備えるものである。 A constant voltage power supply circuit according to the present invention is a constant voltage power supply circuit that converts an input voltage input to an input terminal into a predetermined constant voltage and outputs the voltage from an output terminal.
An output transistor that outputs a current according to the input control signal from the input terminal to the output terminal;
A reference voltage generation circuit that generates and outputs a predetermined reference voltage;
An output voltage detection circuit unit that detects the voltage of the output terminal and generates and outputs a voltage proportional to the detected voltage;
An error amplifying circuit unit that controls the operation of the output transistor so that the proportional voltage becomes the reference voltage by changing a response speed with respect to a voltage fluctuation of the output terminal according to a supplied bias current ;
A bias current adjustment circuit unit that supplies a bias current corresponding to the current output from the output transistor to the error amplification circuit unit;
With
The bias current adjustment circuit unit includes:
An output from the output transistor that outputs a current proportional to the current output from the output transistor, the control electrode is connected to the control electrode of the output transistor, and the current input terminal is connected to the input terminal together with the output transistor. A current detection transistor for detecting current;
A current mirror circuit for supplying a bias current proportional to the output current of the current detection transistor to the error amplifier circuit;
With
The current mirror circuit is:
An input side transistor to which an output current of the current detection transistor is input;
An output-side transistor that supplies a current proportional to the current input to the input-side transistor to the error amplification circuit unit;
A low-pass filter connected between each control electrode of the input side transistor and the output side transistor, and a signal generated in a negative feedback loop formed by the output transistor, the output voltage detection circuit unit, and the error amplification circuit unit. a phase compensation circuit for performing phase compensation by lowering a gain of the bias current adjusting circuit unit with respect to the frequency band,
Is provided .
The constant voltage power supply circuit according to the present invention is a constant voltage power supply circuit that converts an input voltage input to an input terminal into a predetermined constant voltage and outputs the voltage from an output terminal.
An output transistor that outputs a current according to the input control signal from the input terminal to the output terminal;
A reference voltage generation circuit that generates and outputs a predetermined reference voltage;
An output voltage detection circuit unit that detects the voltage of the output terminal and generates and outputs a voltage proportional to the detected voltage;
An error amplifying circuit unit that controls the operation of the output transistor so that the proportional voltage becomes the reference voltage by changing a response speed with respect to a voltage fluctuation of the output terminal according to a supplied bias current;
A bias current adjustment circuit unit that supplies a bias current corresponding to the current output from the output transistor to the error amplification circuit unit;
With
The error amplifying circuit unit includes a first error amplifying circuit and a second error amplifying circuit having different characteristics that simultaneously control the operation of the output transistor so that the proportional voltage becomes the reference voltage.
The bias current adjustment circuit unit includes:
An output from the output transistor that outputs a current proportional to the current output from the output transistor, the control electrode is connected to the control electrode of the output transistor, and the current input terminal is connected to the input terminal together with the output transistor. A current detection transistor for detecting current;
A current mirror circuit for supplying a bias current proportional to an output current of the current detection transistor to each of the first error amplification circuit and the second error amplification circuit;
With
The current mirror circuit is:
An input side transistor to which an output current of the current detection transistor is input;
Each output-side transistor that supplies a current proportional to the current input to the input-side transistor corresponding to the first error amplification circuit and the second error amplification circuit;
Each low-pass filter is connected correspondingly between the control electrode of the input-side transistor and the control electrode of each output-side transistor, and is formed by the output transistor, the output voltage detection circuit unit, and the error amplification circuit unit A phase compensation circuit that performs phase compensation by reducing the gain of the bias current adjustment circuit unit with respect to the frequency band of the signal generated in the negative feedback loop,
Is provided.

具体的には、前記位相補償回路は、前記出力トランジスタから出力される電流に応じて該位相補償回路の周波数特性を変えるようにした。 Specifically, the phase compensation circuit changes the frequency characteristic of the phase compensation circuit in accordance with the current output from the output transistor.

この場合、前記第１誤差増幅回路は、直流利得が前記第２誤差増幅回路よりも大きくなるようにした。 In this case, the first error amplifier circuit has a DC gain larger than that of the second error amplifier circuit.

具体的には、前記第２誤差増幅回路は、前記出力端子からの出力電圧の変動に対する応答速度が前記第１誤差増幅回路よりも速くなるようにした。 Specifically, the second error amplifier circuit is configured such that the response speed with respect to fluctuations in the output voltage from the output terminal is faster than that of the first error amplifier circuit.

また、前記位相補償回路をなすローパスフィルタを構成する抵抗は、前記電流検出トランジスタから出力された電流に応じてインピーダンスが変化するようにした。 Further, the impedance of the resistor constituting the low-pass filter forming the phase compensation circuit is changed according to the current output from the current detection transistor.

この場合、前記各トランジスタはＭＯＳトランジスタをなすと共に前記抵抗はＭＯＳトランジスタからなり、前記位相補償回路は、前記電流検出トランジスタから出力された電流に応じて該抵抗をなすＭＯＳトランジスタのゲート・ソース間電圧を変えるようにした。 In this case, each of the transistors is a MOS transistor and the resistor is a MOS transistor, and the phase compensation circuit has a voltage between the gate and the source of the MOS transistor that forms the resistance in accordance with the current output from the current detection transistor. Changed.

本発明の定電圧電源回路によれば、前記出力トランジスタ、出力電圧検出回路部及び誤差増幅回路部で形成された負帰還ループに発生する信号の周波数帯に対する該バイアス電流調整回路部の利得を低下させて位相補償を行う位相補償回路を設けたことから、バイアス電流調整回路部の動作を安定させることができ、定電圧電源回路の動作を安定させることができる。
また、位相補償回路の周波数特性を出力電流に応じて変化させるようにしたことから、広い範囲の出力電流に対しても安定した前記誤差増幅回路部へのバイアス電流の供給を行うことができ、定電圧電源回路の動作をより一層安定させることができる。 According to the constant voltage power supply circuit of the present invention, the gain of the bias current adjustment circuit unit with respect to the frequency band of the signal generated in the negative feedback loop formed by the output transistor, the output voltage detection circuit unit, and the error amplification circuit unit is reduced. Since the phase compensation circuit for performing phase compensation is provided, the operation of the bias current adjustment circuit unit can be stabilized, and the operation of the constant voltage power supply circuit can be stabilized.
In addition, since the frequency characteristic of the phase compensation circuit is changed according to the output current, it is possible to supply a stable bias current to the error amplifier circuit section even for a wide range of output currents. The operation of the constant voltage power supply circuit can be further stabilized.

次に、図面に示す実施の形態に基づいて、本発明を詳細に説明する。
第１の実施の形態．
図１は、本発明の第１の実施の形態における定電圧電源回路の回路例を示した図である。
図１において、定電圧電源回路１は、入力端子ＩＮに入力された入力電圧Ｖｉｎを所定の定電圧に降圧して出力電圧Ｖｏｕｔとして出力端子ＯＵＴから出力する降圧型のシリーズレギュレータをなしている。 Next, the present invention will be described in detail based on the embodiments shown in the drawings.
First embodiment.
FIG. 1 is a diagram showing a circuit example of a constant voltage power supply circuit according to the first embodiment of the present invention.
In FIG. 1, a constant voltage power supply circuit 1 is a step-down series regulator that steps down an input voltage Vin input to an input terminal IN to a predetermined constant voltage and outputs the voltage from an output terminal OUT as an output voltage Vout.

定電圧電源回路１は、所定の基準電圧Ｖｒｅｆを生成して出力する基準電圧発生回路２と、出力電圧Ｖｏｕｔを分圧して分圧電圧ＶＦＢを生成し出力する出力電圧検出用の抵抗Ｒ１，Ｒ２と、ゲートに入力された信号に応じて出力端子ＯＵＴに出力する電流ｉｏの制御を行うＰＭＯＳトランジスタからなる出力トランジスタＭ１と、分圧電圧ＶＦＢが基準電圧Ｖｒｅｆになるように出力トランジスタＭ１の動作制御を行う誤差増幅回路３と、出力電流ｉｏに応じて誤差増幅回路３のバイアス電流を調整するバイアス電流調整回路４とを備えている。なお、基準電圧発生回路２は基準電圧発生回路部を、抵抗Ｒ１，Ｒ２は出力電圧検出部を、誤差増幅回路３は誤差増幅回路部を、バイアス電流調整回路４はバイアス電流調整回路部をそれぞれなす。また、抵抗Ｒ１及びＲ２に流れる電流は、出力端子ＯＵＴから出力される電流と比較して無視できるほど小さいことから、出力トランジスタＭ１から出力された電流は、出力電流ｉｏとして出力端子ＯＵＴから出力されるものとする。 The constant voltage power supply circuit 1 includes a reference voltage generation circuit 2 that generates and outputs a predetermined reference voltage Vref, and output voltage detection resistors R1 and R2 that divide the output voltage Vout to generate and output a divided voltage VFB. And an output transistor M1 composed of a PMOS transistor that controls the current io output to the output terminal OUT according to a signal input to the gate, and an operation control of the output transistor M1 so that the divided voltage VFB becomes the reference voltage Vref. And a bias current adjusting circuit 4 for adjusting the bias current of the error amplifying circuit 3 according to the output current io. The reference voltage generation circuit 2 is a reference voltage generation circuit unit, the resistors R1 and R2 are output voltage detection units, the error amplification circuit 3 is an error amplification circuit unit, and the bias current adjustment circuit 4 is a bias current adjustment circuit unit. Eggplant. Further, since the current flowing through the resistors R1 and R2 is negligibly small compared to the current output from the output terminal OUT, the current output from the output transistor M1 is output from the output terminal OUT as the output current io. Shall be.

誤差増幅回路３は、ＰＭＯＳトランジスタＭ２，Ｍ３及びＮＭＯＳトランジスタＭ４〜Ｍ６で構成されている。
ＮＭＯＳトランジスタＭ４及びＭ５は差動対をなし、ＰＭＯＳトランジスタＭ２及びＭ３はカレントミラー回路を形成して該差動対の負荷をなしている。ＰＭＯＳトランジスタＭ２及びＭ３において、各ソースは入力端子ＩＮにそれぞれ接続され、各ゲートは接続され該接続部はＰＭＯＳトランジスタＭ３のドレインに接続されている。また、ＰＭＯＳトランジスタＭ２のドレインはＮＭＯＳトランジスタＭ４のドレインに、ＰＭＯＳトランジスタＭ３のドレインはＮＭＯＳトランジスタＭ５のドレインにそれぞれ接続されている。ＮＭＯＳトランジスタＭ４及びＭ５の各ソースは接続され、該接続部と接地電圧ＧＮＤとの間にＮＭＯＳトランジスタＭ６が接続されている。基準電圧発生回路２は、入力電圧Ｖｉｎを電源にして作動し、ＮＭＯＳトランジスタＭ４及びＭ６の各ゲートには基準電圧Ｖｒｅｆがそれぞれ入力され、ＮＭＯＳトランジスタＭ６は定電流源をなす。ＮＭＯＳトランジスタＭ５のゲートには、分圧電圧ＶＦＢが入力されている。 The error amplifying circuit 3 includes PMOS transistors M2 and M3 and NMOS transistors M4 to M6.
The NMOS transistors M4 and M5 form a differential pair, and the PMOS transistors M2 and M3 form a current mirror circuit and load the differential pair. In the PMOS transistors M2 and M3, each source is connected to the input terminal IN, each gate is connected, and the connection is connected to the drain of the PMOS transistor M3. The drain of the PMOS transistor M2 is connected to the drain of the NMOS transistor M4, and the drain of the PMOS transistor M3 is connected to the drain of the NMOS transistor M5. The sources of the NMOS transistors M4 and M5 are connected, and the NMOS transistor M6 is connected between the connection portion and the ground voltage GND. The reference voltage generation circuit 2 operates by using the input voltage Vin as a power source, the reference voltage Vref is input to each gate of the NMOS transistors M4 and M6, and the NMOS transistor M6 forms a constant current source. The divided voltage VFB is input to the gate of the NMOS transistor M5.

バイアス電流調整回路４は、出力トランジスタＭ１から出力される電流に比例した電流を出力するＰＭＯＳトランジスタからなる電流検出トランジスタＭ７と、ＮＭＯＳトランジスタＭ８，Ｍ９と、コンデンサＣ１と、抵抗Ｒ３とで構成されている。入力端子ＩＮと接地電圧ＧＮＤとの間には、電流検出トランジスタＭ７及びＮＭＯＳトランジスタＭ８が直列に接続されており、電流検出トランジスタＭ７のゲートは出力トランジスタＭ１のゲートに接続されている。また、ＮＭＯＳトランジスタＭ８，Ｍ９、コンデンサＣ１及び抵抗Ｒ３はカレントミラー回路を形成しており、ＮＭＯＳトランジスタＭ９はＮＭＯＳトランジスタＭ６に並列に接続されている。ＮＭＯＳトランジスタＭ８のゲートとＮＭＯＳトランジスタＭ９のゲートとの間には抵抗Ｒ３が接続され、ＮＭＯＳトランジスタＭ９のゲートと接地電圧ＧＮＤとの間にはコンデンサＣ１が接続されている。また、ＮＭＯＳトランジスタＭ８において、ゲートとドレインが接続されている。 The bias current adjustment circuit 4 includes a current detection transistor M7 including a PMOS transistor that outputs a current proportional to the current output from the output transistor M1, NMOS transistors M8 and M9, a capacitor C1, and a resistor R3. Yes. A current detection transistor M7 and an NMOS transistor M8 are connected in series between the input terminal IN and the ground voltage GND, and the gate of the current detection transistor M7 is connected to the gate of the output transistor M1. The NMOS transistors M8 and M9, the capacitor C1, and the resistor R3 form a current mirror circuit, and the NMOS transistor M9 is connected in parallel to the NMOS transistor M6. A resistor R3 is connected between the gate of the NMOS transistor M8 and the gate of the NMOS transistor M9, and a capacitor C1 is connected between the gate of the NMOS transistor M9 and the ground voltage GND. In the NMOS transistor M8, the gate and the drain are connected.

このような構成において、誤差増幅回路３は、基準電圧Ｖｒｅｆと分圧電圧ＶＦＢとの各電圧の差分を増幅して出力トランジスタＭ１のゲートに出力し、出力トランジスタＭ１の動作制御を行って出力電圧Ｖｏｕｔが一定電圧になるようにする。
電流検出トランジスタＭ７は、出力トランジスタＭ１の１／１０００〜１／１００００のトランジスタサイズであり、出力電流ｉｏに比例した電流を出力する。電流検出トランジスタＭ７から出力された電流に比例した電流が、ＮＭＯＳトランジスタＭ８，Ｍ９、コンデンサＣ１及び抵抗Ｒ３で形成されたカレントミラー回路によって生成され、ＮＭＯＳトランジスタＭ９によって差動対をなすＮＭＯＳトランジスタＭ４，Ｍ５にバイアス電流として供給される。
このようにすることにより、誤差増幅回路３において、差動対をなすＮＭＯＳトランジスタＭ４，Ｍ５は、ＮＭＯＳトランジスタＭ６で所定のバイアス電流が供給されると共に、バイアス電流調整回路４によって出力電流ｉｏに比例したバイアス電流が供給される。 In such a configuration, the error amplifying circuit 3 amplifies the difference between the voltages of the reference voltage Vref and the divided voltage VFB, outputs the amplified difference to the gate of the output transistor M1, controls the operation of the output transistor M1, and outputs the output voltage. Vout is set to a constant voltage.
The current detection transistor M7 has a transistor size 1/1000 to 1/10000 of the output transistor M1, and outputs a current proportional to the output current io. A current proportional to the current output from the current detection transistor M7 is generated by a current mirror circuit formed by NMOS transistors M8 and M9, a capacitor C1, and a resistor R3, and the NMOS transistor M4 forms a differential pair by the NMOS transistor M9. M5 is supplied as a bias current.
In this manner, the NMOS transistor M4 and M5 forming a differential pair in the error amplifier circuit 3 is supplied with a predetermined bias current by the NMOS transistor M6 and is proportional to the output current io by the bias current adjustment circuit 4. Bias current is supplied.

ここで、コンデンサＣ１及び抵抗Ｒ３はローパスフィルタを形成して位相補償回路をなす。抵抗Ｒ３のインピーダンスとコンデンサＣ１の容量で決定される周波数帯域を、バイアス電流調整回路４の利得がピークとなる周波数に設定することで、出力トランジスタＭ１、抵抗Ｒ１，Ｒ２及び誤差増幅回路３で形成された負帰還ループに発生する信号の周波数帯に対して利得を低下させ、図２で示すように、バイアス電流調整回路４のピーク時の利得を低下させることができ、バイアス電流調整回路４の動作が不安定になることを防止することができる。この結果、バイアス電流調整回路４の動作が安定し、これに伴って誤差増幅回路３の動作も安定することから、すべての周波数条件に対して安定した出力電圧を供給することができる。 Here, the capacitor C1 and the resistor R3 form a low-pass filter to form a phase compensation circuit. The frequency band determined by the impedance of the resistor R3 and the capacitance of the capacitor C1 is set to a frequency at which the gain of the bias current adjustment circuit 4 reaches a peak, thereby forming the output transistor M1, the resistors R1 and R2, and the error amplifier circuit 3. The gain can be reduced with respect to the frequency band of the signal generated in the negative feedback loop, and the gain at the peak of the bias current adjusting circuit 4 can be reduced as shown in FIG. It is possible to prevent the operation from becoming unstable. As a result, the operation of the bias current adjusting circuit 4 is stabilized, and the operation of the error amplifying circuit 3 is also stabilized accordingly, so that a stable output voltage can be supplied for all frequency conditions.

図３は、本発明の第１の実施の形態における定電圧電源回路の他の回路例を示した図であり、図３では、出力電圧Ｖｏｕｔの変動に対して高速に応答することができる高精度な定電圧電源回路を例にして示している。なお、図３では、図１と同じもの又は同様のものは同じ符号で示している。
図３において、定電圧電源回路１ａは、入力端子ＩＮに入力された入力電圧Ｖｉｎを所定の定電圧に降圧して出力電圧Ｖｏｕｔとして出力端子ＯＵＴから出力する降圧型のシリーズレギュレータをなしている。 FIG. 3 is a diagram showing another circuit example of the constant voltage power supply circuit according to the first embodiment of the present invention. FIG. 3 shows a high response that can respond to fluctuations in the output voltage Vout at high speed. An accurate constant voltage power supply circuit is shown as an example. In FIG. 3, the same or similar parts as those in FIG. 1 are denoted by the same reference numerals.
In FIG. 3, the constant voltage power supply circuit 1a is a step-down series regulator that steps down the input voltage Vin input to the input terminal IN to a predetermined constant voltage and outputs it as an output voltage Vout from the output terminal OUT.

定電圧電源回路１ａは、所定の基準電圧Ｖｒｅｆを生成して出力する基準電圧発生回路２と、出力電圧Ｖｏｕｔを分圧して分圧電圧ＶＦＢを生成し出力する出力電圧検出用の抵抗Ｒ１，Ｒ２と、ゲートに入力された信号に応じて出力端子ＯＵＴに出力する電流ｉｏの制御を行うＰＭＯＳトランジスタからなる出力トランジスタＭ１と、分圧電圧ＶＦＢが基準電圧Ｖｒｅｆになるように出力トランジスタＭ１の動作制御を行う第１誤差増幅回路３ａと、バイアス電流調整回路４ａと、分圧電圧ＶＦＢが基準電圧Ｖｒｅｆになるように出力トランジスタＭ１の動作制御を行う、出力電圧Ｖｏｕｔの変動に対して高速に応答する第２誤差増幅回路５とを備えている。バイアス電流調整回路４ａは、出力電流ｉｏに応じて第１誤差増幅回路３ａ及び第２誤差増幅回路５の各バイアス電流を調整する。 The constant voltage power supply circuit 1a includes a reference voltage generation circuit 2 that generates and outputs a predetermined reference voltage Vref, and outputs voltage detection resistors R1 and R2 that divide the output voltage Vout to generate and output a divided voltage VFB. And an output transistor M1 composed of a PMOS transistor that controls the current io output to the output terminal OUT according to a signal input to the gate, and an operation control of the output transistor M1 so that the divided voltage VFB becomes the reference voltage Vref. The first error amplifying circuit 3a, the bias current adjusting circuit 4a, and the operation of the output transistor M1 are controlled so that the divided voltage VFB becomes the reference voltage Vref. And a second error amplifier circuit 5. The bias current adjustment circuit 4a adjusts each bias current of the first error amplification circuit 3a and the second error amplification circuit 5 according to the output current io.

第１誤差増幅回路３ａは、演算増幅回路Ａ１、ＰＭＯＳトランジスタＭ１２及び定電流源１１，１２で構成され、バイアス電流調整回路４ａは、電流検出トランジスタＭ７、ＮＭＯＳトランジスタＭ８〜Ｍ１１、コンデンサＣ１〜Ｃ３及び抵抗Ｒ３〜Ｒ５で構成されている。また、第２誤差増幅回路５は、演算増幅回路Ａ２、コンデンサＣ４及び抵抗Ｒ６で構成されている。
第１誤差増幅回路３ａにおいて、入力端子ＩＮと出力トランジスタＭ１のゲートとの間にＰＭＯＳトランジスタＭ１２が接続され、ＰＭＯＳトランジスタＭ１２のドレインと接地電圧ＧＮＤとの間には定電流源１２が接続され、ＰＭＯＳトランジスタＭ１２は定電流源１２から所定のバイアス電流ｉｂ２が供給されている。ＰＭＯＳトランジスタＭ１２のゲートは演算増幅回路Ａ１の出力端に接続され、演算増幅回路Ａ１には定電流源１１から所定のバイアス電流ｉｂ１が供給され、該バイアス電流ｉｂ１は、演算増幅回路Ａ１を構成する差動増幅器の差動対に供給される。また、演算増幅回路Ａ１において、非反転入力端には基準電圧Ｖｒｅｆが入力され、反転入力端には分圧電圧ＶＦＢが入力されている。 The first error amplifier circuit 3a includes an operational amplifier circuit A1, a PMOS transistor M12, and constant current sources 11 and 12. The bias current adjustment circuit 4a includes a current detection transistor M7, NMOS transistors M8 to M11, capacitors C1 to C3, and It consists of resistors R3 to R5. The second error amplifier circuit 5 includes an operational amplifier circuit A2, a capacitor C4, and a resistor R6.
In the first error amplifier circuit 3a, a PMOS transistor M12 is connected between the input terminal IN and the gate of the output transistor M1, and a constant current source 12 is connected between the drain of the PMOS transistor M12 and the ground voltage GND. The PMOS transistor M12 is supplied with a predetermined bias current ib2 from the constant current source 12. The gate of the PMOS transistor M12 is connected to the output terminal of the operational amplifier circuit A1, and a predetermined bias current ib1 is supplied from the constant current source 11 to the operational amplifier circuit A1, and the bias current ib1 constitutes the operational amplifier circuit A1. Supplied to the differential pair of the differential amplifier. In the operational amplifier circuit A1, the reference voltage Vref is input to the non-inverting input terminal, and the divided voltage VFB is input to the inverting input terminal.

第２誤差増幅回路５において、演算増幅回路Ａ２の出力端は出力トランジスタＭ１のゲートに接続され、演算増幅回路Ａ２の反転入力端には基準電圧Ｖｒｅｆが入力され、演算増幅回路Ａ２の非反転入力端には、コンデンサＣ４及び抵抗Ｒ６からなるローパスフィルタを介して分圧電圧ＶＦＢが入力されている。すなわち、演算増幅回路Ａ２の非反転入力端と接地電圧ＧＮＤとの間にはコンデンサＣ４が接続され、演算増幅回路Ａ２の非反転入力端と、抵抗Ｒ１及びＲ２の接続部との間には抵抗Ｒ６が接続されている。 In the second error amplifier circuit 5, the output terminal of the operational amplifier circuit A2 is connected to the gate of the output transistor M1, the reference voltage Vref is input to the inverting input terminal of the operational amplifier circuit A2, and the non-inverting input of the operational amplifier circuit A2. The divided voltage VFB is input to the end through a low-pass filter including a capacitor C4 and a resistor R6. That is, a capacitor C4 is connected between the non-inverting input terminal of the operational amplifier circuit A2 and the ground voltage GND, and a resistor is connected between the non-inverting input terminal of the operational amplifier circuit A2 and the connection portion of the resistors R1 and R2. R6 is connected.

バイアス電流調整回路４ａにおいて、入力端子ＩＮと接地電圧ＧＮＤとの間には、電流検出トランジスタＭ７及びＮＭＯＳトランジスタＭ８が直列に接続されており、電流検出トランジスタＭ７のゲートは出力トランジスタＭ１のゲートに接続されている。また、ＮＭＯＳトランジスタＭ８〜Ｍ１１、コンデンサＣ１〜Ｃ３及び抵抗Ｒ３〜Ｒ５はカレントミラー回路を形成しており、ＮＭＯＳトランジスタＭ８において、ゲートとドレインが接続されている。ＮＭＯＳトランジスタＭ９は定電流源１１に並列に、ＮＭＯＳトランジスタＭ１０は定電流源１２に並列に、ＮＭＯＳトランジスタＭ１１は定電流源１３に並列にそれぞれ接続されている。 In the bias current adjusting circuit 4a, a current detection transistor M7 and an NMOS transistor M8 are connected in series between the input terminal IN and the ground voltage GND, and the gate of the current detection transistor M7 is connected to the gate of the output transistor M1. Has been. The NMOS transistors M8 to M11, the capacitors C1 to C3, and the resistors R3 to R5 form a current mirror circuit, and the gate and drain are connected in the NMOS transistor M8. The NMOS transistor M9 is connected in parallel with the constant current source 11, the NMOS transistor M10 is connected in parallel with the constant current source 12, and the NMOS transistor M11 is connected in parallel with the constant current source 13.

ＮＭＯＳトランジスタＭ８のゲートとＮＭＯＳトランジスタＭ９のゲートとの間には抵抗Ｒ３が接続され、ＮＭＯＳトランジスタＭ９のゲートと接地電圧ＧＮＤとの間にはコンデンサＣ１が接続されている。同様に、ＮＭＯＳトランジスタＭ８のゲートとＮＭＯＳトランジスタＭ１０のゲートとの間には抵抗Ｒ４が接続され、ＮＭＯＳトランジスタＭ１０のゲートと接地電圧ＧＮＤとの間にはコンデンサＣ２が接続されている。同様に、ＮＭＯＳトランジスタＭ８のゲートとＮＭＯＳトランジスタＭ１１のゲートとの間には抵抗Ｒ５が接続され、ＮＭＯＳトランジスタＭ１１のゲートと接地電圧ＧＮＤとの間にはコンデンサＣ３が接続されている。抵抗Ｒ３とコンデンサＣ１、抵抗Ｒ４とコンデンサＣ２、抵抗Ｒ５とコンデンサＣ３は、それぞれローパスフィルタを形成している。 A resistor R3 is connected between the gate of the NMOS transistor M8 and the gate of the NMOS transistor M9, and a capacitor C1 is connected between the gate of the NMOS transistor M9 and the ground voltage GND. Similarly, a resistor R4 is connected between the gate of the NMOS transistor M8 and the gate of the NMOS transistor M10, and a capacitor C2 is connected between the gate of the NMOS transistor M10 and the ground voltage GND. Similarly, a resistor R5 is connected between the gate of the NMOS transistor M8 and the gate of the NMOS transistor M11, and a capacitor C3 is connected between the gate of the NMOS transistor M11 and the ground voltage GND. The resistor R3 and the capacitor C1, the resistor R4 and the capacitor C2, and the resistor R5 and the capacitor C3 each form a low-pass filter.

このような構成において、第１誤差増幅回路３ａは、直流利得ができるだけ大きくなるようにして直流特性が優れたものになるように、定電流源１１及び１２から供給されるバイアス電流ができるだけ小さくなるように設計されている。また、第２誤差増幅回路５は、高速動作を行うことができるように、定電流源１３から供給されるバイアス電流ができるだけ大きくなるように設計され、コンデンサＣ４及び抵抗Ｒ６で形成されたローパスフィルタは、演算増幅回路Ａ２の位相補償を行っている。 In such a configuration, the first error amplifying circuit 3a has the bias current supplied from the constant current sources 11 and 12 as small as possible so that the direct current gain is as large as possible and the direct current characteristics are excellent. Designed to be The second error amplifier circuit 5 is designed so that the bias current supplied from the constant current source 13 is as large as possible so that high speed operation can be performed, and the low-pass filter formed by the capacitor C4 and the resistor R6. Performs phase compensation of the operational amplifier circuit A2.

電流検出トランジスタＭ７は、出力トランジスタＭ１の１／１０００〜１／１００００のトランジスタサイズであり、出力電流ｉｏに比例した電流を出力する。電流検出トランジスタＭ７から出力された電流ｉｄ３に比例した電流が、ＮＭＯＳトランジスタＭ８〜Ｍ１１、コンデンサＣ１〜Ｃ３及び抵抗Ｒ３〜Ｒ５で形成されたカレントミラー回路によって生成され、ＮＭＯＳトランジスタＭ９によって演算増幅回路Ａ１に、ＮＭＯＳトランジスタＭ１０によってＰＭＯＳトランジスタＭ１２に、ＮＭＯＳトランジスタＭ１１によって演算増幅回路Ａ２にそれぞれバイアス電流として供給される。 The current detection transistor M7 has a transistor size 1/1000 to 1/10000 of the output transistor M1, and outputs a current proportional to the output current io. A current proportional to the current id3 output from the current detection transistor M7 is generated by a current mirror circuit formed by NMOS transistors M8 to M11, capacitors C1 to C3, and resistors R3 to R5, and the operational amplification circuit A1 by the NMOS transistor M9. The NMOS transistor M10 supplies a bias current to the PMOS transistor M12, and the NMOS transistor M11 supplies the operational amplifier circuit A2 with a bias current.

ここで、コンデンサＣ１及び抵抗Ｒ３、コンデンサＣ２及び抵抗Ｒ４、並びにコンデンサＣ３及び抵抗Ｒ５は、それぞれローパスフィルタを形成して位相補償回路をなす。抵抗Ｒ３のインピーダンスとコンデンサＣ１の容量、抵抗Ｒ４のインピーダンスとコンデンサＣ２の容量、及び抵抗Ｒ５のインピーダンスとコンデンサＣ３の容量で決定される各周波数帯域を、バイアス電流調整回路４ａの利得がピークとなる周波数に設定することで、負帰還ループに発生する信号の周波数帯に対して利得を低下させ、図２で示すように、バイアス電流調整回路４ａのピーク時の利得を低下させることができ、バイアス電流調整回路４ａの動作が不安定になることを防止することができる。この結果、バイアス電流調整回路４ａの動作が安定し、これに伴って第１誤差増幅回路３ａ及び第２誤差増幅回路５の動作も安定することから、すべての周波数条件に対して安定した出力電圧を供給することができる。このように、複数の誤差増幅回路に供給するバイアス電流についても出力電流ｉｏに比例させることができると共に、その各々に対して位相補償を行うことができる。 Here, the capacitor C1 and the resistor R3, the capacitor C2 and the resistor R4, and the capacitor C3 and the resistor R5 each form a low-pass filter to form a phase compensation circuit. The gain of the bias current adjustment circuit 4a peaks in each frequency band determined by the impedance of the resistor R3 and the capacitance of the capacitor C1, the impedance of the resistor R4 and the capacitance of the capacitor C2, and the impedance of the resistor R5 and the capacitance of the capacitor C3. By setting the frequency, the gain can be reduced with respect to the frequency band of the signal generated in the negative feedback loop, and the peak gain of the bias current adjusting circuit 4a can be reduced as shown in FIG. It is possible to prevent the operation of the current adjustment circuit 4a from becoming unstable. As a result, the operation of the bias current adjusting circuit 4a is stabilized, and the operations of the first error amplifying circuit 3a and the second error amplifying circuit 5 are also stabilized. Accordingly, a stable output voltage for all frequency conditions. Can be supplied. As described above, the bias current supplied to the plurality of error amplifier circuits can be proportional to the output current io, and phase compensation can be performed for each of the bias currents.

第２の実施の形態．
前記第１の実施の形態では、バイアス電流調整回路の利得がピークとなる周波数帯は、抵抗のインピーダンスとコンデンサの容量で設定されるようにしたが、バイアス電流調整回路の利得がピークとなる周波数帯を出力電流ｉｏに応じて変わるようにしてもよく、このようにしたものを本発明の第２の実施の形態とする。
図４は、本発明の第２の実施の形態における定電圧電源回路の回路例を示した図である。なお、図４では、図１と同じもの又は同様のものは同じ符号で示しており、ここではその説明を省略すると共に図１との相違点のみ説明する。
図４における図１との相違点は、抵抗Ｒ３の代わりにＮＭＯＳトランジスタＭ２０及びＭ２１を追加したことにある。これに伴って、図１のバイアス電流調整回路４をバイアス電流調整回路４ｂにし、図１の定電圧電源回路１を定電圧電源回路１ｂにした。 Second embodiment.
In the first embodiment, the frequency band in which the gain of the bias current adjustment circuit reaches its peak is set by the impedance of the resistor and the capacitance of the capacitor. The band may be changed according to the output current io, and this is the second embodiment of the present invention.
FIG. 4 is a diagram showing a circuit example of a constant voltage power supply circuit according to the second embodiment of the present invention. In FIG. 4, the same or similar parts as those in FIG. 1 are denoted by the same reference numerals, and description thereof will be omitted here, and only differences from FIG. 1 will be described.
4 is different from FIG. 1 in that NMOS transistors M20 and M21 are added instead of the resistor R3. Accordingly, the bias current adjustment circuit 4 in FIG. 1 is changed to the bias current adjustment circuit 4b, and the constant voltage power supply circuit 1 in FIG. 1 is changed to the constant voltage power supply circuit 1b.

図４において、定電圧電源回路１ｂは、基準電圧発生回路２と、出力電圧検出用の抵抗Ｒ１，Ｒ２と、出力トランジスタＭ１と、誤差増幅回路３と、出力電流ｉｏに応じて誤差増幅回路３のバイアス電流を調整するバイアス電流調整回路４ｂとを備えている。
バイアス電流調整回路４ｂは、電流検出トランジスタＭ７と、ＮＭＯＳトランジスタＭ８，Ｍ９，Ｍ２０，Ｍ２１と、コンデンサＣ１とで構成されている。入力端子ＩＮと接地電圧ＧＮＤとの間には、電流検出トランジスタＭ７、ＮＭＯＳトランジスタＭ２０及びＮＭＯＳトランジスタＭ８が直列に接続されており、電流検出トランジスタＭ７のゲートは出力トランジスタＭ１のゲートに接続されている。また、ＮＭＯＳトランジスタＭ８，Ｍ９，Ｍ２０，Ｍ２１及びコンデンサＣ１はカレントミラー回路を形成し、更に、ＮＭＯＳトランジスタＭ２０及びＭ２１はカレントミラー回路を形成している。 In FIG. 4, a constant voltage power supply circuit 1b includes a reference voltage generation circuit 2, output voltage detection resistors R1 and R2, an output transistor M1, an error amplification circuit 3, and an error amplification circuit 3 according to the output current io. And a bias current adjusting circuit 4b for adjusting the bias current.
The bias current adjustment circuit 4b includes a current detection transistor M7, NMOS transistors M8, M9, M20, and M21, and a capacitor C1. A current detection transistor M7, an NMOS transistor M20, and an NMOS transistor M8 are connected in series between the input terminal IN and the ground voltage GND, and the gate of the current detection transistor M7 is connected to the gate of the output transistor M1. . The NMOS transistors M8, M9, M20, and M21 and the capacitor C1 form a current mirror circuit, and the NMOS transistors M20 and M21 form a current mirror circuit.

ＮＭＯＳトランジスタＭ２０及びＭ２１の各ゲートは接続され、該接続部はＮＭＯＳトランジスタＭ２０のドレインに接続され、ＮＭＯＳトランジスタＭ２０及びＭ２１の各ソースは、ＮＭＯＳトランジスタＭ８のゲートとドレインが接続されることによって接続されている。ＮＭＯＳトランジスタＭ９はＮＭＯＳトランジスタＭ６に並列に接続され、ＮＭＯＳトランジスタＭ８のゲートとＮＭＯＳトランジスタＭ９のゲートとの間にはＮＭＯＳトランジスタＭ２１が接続され、ＮＭＯＳトランジスタＭ９のゲートと接地電圧ＧＮＤとの間にはコンデンサＣ１が接続されている。 The gates of the NMOS transistors M20 and M21 are connected, the connection is connected to the drain of the NMOS transistor M20, and the sources of the NMOS transistors M20 and M21 are connected by connecting the gate and drain of the NMOS transistor M8. ing. The NMOS transistor M9 is connected in parallel to the NMOS transistor M6, an NMOS transistor M21 is connected between the gate of the NMOS transistor M8 and the gate of the NMOS transistor M9, and between the gate of the NMOS transistor M9 and the ground voltage GND. A capacitor C1 is connected.

このような構成において、ＮＭＯＳトランジスタＭ２１のドレイン電流は、ＮＭＯＳトランジスタＭ２０のドレイン電流に比例する。ＮＭＯＳトランジスタＭ２０のドレイン電流は電流検出トランジスタＭ７と同じであるから、結局、ＮＭＯＳトランジスタＭ２１のドレイン電流は出力電流に比例することになる。言い換えれば、ＮＭＯＳトランジスタＭ２１のインピーダンスは出力電流に反比例することになる。ＮＭＯＳトランジスタＭ２１のインピーダンスが小さくなると、位相補償の対象となる周波数帯域が上昇するので、図１の場合と同様の効果を得ることができると共に、図１の場合と比較してより広い条件において位相補償が有効となり、バイアス電流調整回路４ｂのより安定した動作が可能となる。 In such a configuration, the drain current of the NMOS transistor M21 is proportional to the drain current of the NMOS transistor M20. Since the drain current of the NMOS transistor M20 is the same as that of the current detection transistor M7, the drain current of the NMOS transistor M21 is eventually proportional to the output current. In other words, the impedance of the NMOS transistor M21 is inversely proportional to the output current. When the impedance of the NMOS transistor M21 is reduced, the frequency band to be phase compensated is increased, so that the same effect as in the case of FIG. 1 can be obtained, and the phase is wider under the conditions than in the case of FIG. Compensation is effective, and the bias current adjusting circuit 4b can operate more stably.

また、図３で示したような出力電圧Ｖｏｕｔの変動に対して高速に応答することができる高精度な定電圧電源回路の場合は、図５のようになる。なお、図５では、図３と同じもの又は同様のものは同じ符号で示しており、ここではその説明を省略すると共に図３との相違点のみ説明する。
図５における図３との相違点は、抵抗Ｒ３の代わりにＮＭＯＳトランジスタＭ２０及びＭ２１を追加し、抵抗Ｒ４をＮＭＯＳトランジスタＭ２２に、抵抗Ｒ５をＮＭＯＳトランジスタＭ２３にそれぞれ置き換えたことにある。これに伴って、図３のバイアス電流調整回路４ａをバイアス電流調整回路４ｃにし、図３の定電圧電源回路１ａを定電圧電源回路１ｃにした。 Further, FIG. 5 shows the case of a highly accurate constant voltage power supply circuit capable of responding at high speed to fluctuations in the output voltage Vout as shown in FIG. In FIG. 5, the same or similar elements as those in FIG. 3 are denoted by the same reference numerals, and description thereof is omitted here, and only differences from FIG. 3 are described.
5 is different from FIG. 3 in that NMOS transistors M20 and M21 are added instead of the resistor R3, the resistor R4 is replaced with the NMOS transistor M22, and the resistor R5 is replaced with the NMOS transistor M23. Accordingly, the bias current adjustment circuit 4a in FIG. 3 is changed to the bias current adjustment circuit 4c, and the constant voltage power supply circuit 1a in FIG. 3 is changed to the constant voltage power supply circuit 1c.

図５において、定電圧電源回路１ｃは、基準電圧発生回路２と、出力電圧検出用の抵抗Ｒ１，Ｒ２と、出力トランジスタＭ１と、第１誤差増幅回路３ａと、バイアス電流調整回路４ｃと、第２誤差増幅回路５とを備えている。
バイアス電流調整回路４ｃは、出力電流ｉｏに応じて第１誤差増幅回路３ａ及び第２誤差増幅回路５の各バイアス電流を調整するものであり、電流検出トランジスタＭ７、ＮＭＯＳトランジスタＭ８〜Ｍ１１，Ｍ２０〜Ｍ２３及びコンデンサＣ１〜Ｃ３で構成されている。ＮＭＯＳトランジスタＭ８〜Ｍ１１，Ｍ２０〜Ｍ２３及びコンデンサＣ１〜Ｃ３はカレントミラー回路を形成し、更に、ＮＭＯＳトランジスタＭ２０〜Ｍ２３はカレントミラー回路を形成している。 In FIG. 5, a constant voltage power supply circuit 1c includes a reference voltage generation circuit 2, output voltage detection resistors R1 and R2, an output transistor M1, a first error amplification circuit 3a, a bias current adjustment circuit 4c, 2 error amplifier circuit 5.
The bias current adjusting circuit 4c adjusts each bias current of the first error amplifying circuit 3a and the second error amplifying circuit 5 in accordance with the output current io, and includes a current detection transistor M7, NMOS transistors M8 to M11, and M20 to M23 and capacitors C1 to C3. The NMOS transistors M8 to M11, M20 to M23 and the capacitors C1 to C3 form a current mirror circuit, and the NMOS transistors M20 to M23 form a current mirror circuit.

このような構成において、ＮＭＯＳトランジスタＭ２１〜Ｍ２３の各ドレイン電流は、それぞれＮＭＯＳトランジスタＭ２０のドレイン電流に比例する。ＮＭＯＳトランジスタＭ２０のドレイン電流は電流検出トランジスタＭ７と同じであるから、結局、ＮＭＯＳトランジスタＭ２１〜Ｍ２３の各ドレイン電流は出力電流ｉｏに比例することになる。言い換えれば、ＮＭＯＳトランジスタＭ２１〜Ｍ２３の各インピーダンスはそれぞれ出力電流に反比例することになる。ＮＭＯＳトランジスタＭ２１〜Ｍ２３のインピーダンスが小さくなると、位相補償の対象となる周波数帯域が上昇するので、図３の場合と同様の効果を得ることができると共に、図３の場合と比較してより広い条件において位相補償が有効となり、バイアス電流調整回路４ｃのより安定した動作が可能となる。 In such a configuration, each drain current of the NMOS transistors M21 to M23 is proportional to the drain current of the NMOS transistor M20. Since the drain current of the NMOS transistor M20 is the same as that of the current detection transistor M7, the drain currents of the NMOS transistors M21 to M23 are proportional to the output current io. In other words, the impedances of the NMOS transistors M21 to M23 are inversely proportional to the output current. When the impedances of the NMOS transistors M21 to M23 are reduced, the frequency band to be phase compensated is increased, so that the same effect as in the case of FIG. 3 can be obtained, and a wider range of conditions than in the case of FIG. Thus, phase compensation is effective, and the bias current adjusting circuit 4c can operate more stably.

本発明の第１の実施の形態における定電圧電源回路の回路例を示した図である。It is the figure which showed the circuit example of the constant voltage power supply circuit in the 1st Embodiment of this invention. 図１のバイアス電流調整回路４の利得と周波数の関係を示した図である。It is the figure which showed the relationship of the gain and frequency of the bias current adjustment circuit 4 of FIG. 本発明の第１の実施の形態における定電圧電源回路の他の回路例を示した図である。It is the figure which showed the other circuit example of the constant voltage power supply circuit in the 1st Embodiment of this invention. 本発明の第２の実施の形態における定電圧電源回路の回路例を示した図である。It is the figure which showed the circuit example of the constant voltage power supply circuit in the 2nd Embodiment of this invention. 本発明の第２の実施の形態における定電圧電源回路の他の回路例を示した図である。It is the figure which showed the other circuit example of the constant voltage power supply circuit in the 2nd Embodiment of this invention. 従来の定電圧電源回路の回路例を示した図である。It is the figure which showed the circuit example of the conventional constant voltage power supply circuit. 図６のバイアス電流調整回路１０３の利得と周波数の関係を示した図である。It is the figure which showed the relationship between the gain of the bias current adjustment circuit 103 of FIG. 6, and a frequency.

符号の説明Explanation of symbols

１，１ａ，１ｂ，１ｃ定電圧電源回路
２基準電圧発生回路
３誤差増幅回路
３ａ第１誤差増幅回路
４，４ａ，４ｂ，４ｃバイアス電流調整回路
５第２誤差増幅回路
１１〜１３定電流源
Ｍ１出力トランジスタ
Ｍ７電流検出トランジスタ
Ｍ８〜Ｍ１１，Ｍ２０〜Ｍ２３ＮＭＯＳトランジスタ
Ｍ１２ＰＭＯＳトランジスタ
Ｒ１〜Ｒ６抵抗
Ｃ１〜Ｃ４コンデンサ
Ａ１，Ａ２演算増幅回路
1, 1a, 1b, 1c Constant voltage power supply circuit 2 Reference voltage generation circuit 3 Error amplification circuit 3a First error amplification circuit 4, 4a, 4b, 4c Bias current adjustment circuit 5 Second error amplification circuit 11-13 Constant current source M1 Output transistor M7 Current detection transistor M8 to M11, M20 to M23 NMOS transistor M12 PMOS transistor R1 to R6 Resistor C1 to C4 Capacitor A1, A2 Operational amplifier circuit

Claims

入力端子に入力された入力電圧を所定の定電圧に変換して出力端子から出力する定電圧電源回路において、
入力された制御信号に応じた電流を前記入力端子から出力端子に出力する出力トランジスタと、
所定の基準電圧を生成して出力する基準電圧発生回路部と、
前記出力端子の電圧の検出を行い、該検出した電圧に比例した電圧を生成して出力する出力電圧検出回路部と、
供給されたバイアス電流に応じて前記出力端子の電圧変動に対する応答速度を変え、前記比例電圧が前記基準電圧になるように前記出力トランジスタの動作制御を行う誤差増幅回路部と、
前記出力トランジスタから出力される電流に応じたバイアス電流を該誤差増幅回路部に供給するバイアス電流調整回路部と、
を備え、
前記バイアス電流調整回路部は、
制御電極が前記出力トランジスタの制御電極に接続され、電流入力端が前記出力トランジスタと共に前記入力端子に接続された、出力トランジスタから出力される電流に比例した電流を出力する、該出力トランジスタからの出力電流を検出するための電流検出トランジスタと、
該電流検出トランジスタの出力電流に比例したバイアス電流を前記誤差増幅回路部に供給するカレントミラー回路と、
を備え、
前記カレントミラー回路は、
前記電流検出トランジスタの出力電流が入力される入力側トランジスタと、
該入力側トランジスタに入力された電流に比例した電流を前記誤差増幅回路部に供給する出力側トランジスタと、
前記入力側トランジスタ及び該出力側トランジスタの各制御電極の間に接続されたローパスフィルタからなり、前記出力トランジスタ、出力電圧検出回路部及び誤差増幅回路部で形成された負帰還ループに発生する信号の周波数帯に対する前記バイアス電流調整回路部の利得を低下させて位相補償を行う位相補償回路と、
を備えることを特徴とする定電圧電源回路。 In the constant voltage power supply circuit that converts the input voltage input to the input terminal into a predetermined constant voltage and outputs it from the output terminal,
An output transistor that outputs a current according to the input control signal from the input terminal to the output terminal;
A reference voltage generation circuit that generates and outputs a predetermined reference voltage;
An output voltage detection circuit unit that detects the voltage of the output terminal and generates and outputs a voltage proportional to the detected voltage;
An error amplifying circuit unit that controls the operation of the output transistor so that the proportional voltage becomes the reference voltage by changing a response speed with respect to a voltage fluctuation of the output terminal according to a supplied bias current ;
A bias current adjustment circuit unit that supplies a bias current corresponding to the current output from the output transistor to the error amplification circuit unit;
With
The bias current adjustment circuit unit includes:
An output from the output transistor that outputs a current proportional to the current output from the output transistor, the control electrode is connected to the control electrode of the output transistor, and the current input terminal is connected to the input terminal together with the output transistor. A current detection transistor for detecting current;
A current mirror circuit for supplying a bias current proportional to the output current of the current detection transistor to the error amplifier circuit;
With
The current mirror circuit is:
An input side transistor to which an output current of the current detection transistor is input;
An output-side transistor that supplies a current proportional to the current input to the input-side transistor to the error amplification circuit unit;
A low-pass filter connected between each control electrode of the input side transistor and the output side transistor, and a signal generated in a negative feedback loop formed by the output transistor, the output voltage detection circuit unit, and the error amplification circuit unit. a phase compensation circuit for performing phase compensation by lowering a gain of the bias current adjusting circuit unit with respect to the frequency band,
Constant voltage power supply circuit, characterized in that it comprises a.

入力端子に入力された入力電圧を所定の定電圧に変換して出力端子から出力する定電圧電源回路において、
入力された制御信号に応じた電流を前記入力端子から出力端子に出力する出力トランジスタと、
所定の基準電圧を生成して出力する基準電圧発生回路部と、
前記出力端子の電圧の検出を行い、該検出した電圧に比例した電圧を生成して出力する出力電圧検出回路部と、
供給されたバイアス電流に応じて前記出力端子の電圧変動に対する応答速度を変え、前記比例電圧が前記基準電圧になるように前記出力トランジスタの動作制御を行う誤差増幅回路部と、
前記出力トランジスタから出力される電流に応じたバイアス電流を該誤差増幅回路部に供給するバイアス電流調整回路部と、
を備え、
前記誤差増幅回路部は、前記比例電圧が前記基準電圧になるように前記出力トランジスタの動作制御を同時に行う、特性の異なった第１誤差増幅回路及び第２誤差増幅回路で構成され、
前記バイアス電流調整回路部は、
制御電極が前記出力トランジスタの制御電極に接続され、電流入力端が前記出力トランジスタと共に前記入力端子に接続された、出力トランジスタから出力される電流に比例した電流を出力する、該出力トランジスタからの出力電流を検出するための電流検出トランジスタと、
該電流検出トランジスタの出力電流に比例したバイアス電流を前記第１誤差増幅回路及び第２誤差増幅回路にそれぞれ供給するカレントミラー回路と、
を備え、
前記カレントミラー回路は、
前記電流検出トランジスタの出力電流が入力される入力側トランジスタと、
該入力側トランジスタに入力された電流に比例した電流を前記第１誤差増幅回路及び第２誤差増幅回路に対応して供給する各出力側トランジスタと、
前記入力側トランジスタの制御電極と該各出力側トランジスタのそれぞれの制御電極との間に対応して接続された各ローパスフィルタからなり、前記出力トランジスタ、出力電圧検出回路部及び誤差増幅回路部で形成された負帰還ループに発生する信号の周波数帯に対する前記バイアス電流調整回路部の利得を低下させて位相補償を行う位相補償回路と、
を備えることを特徴とする定電圧電源回路。 In the constant voltage power supply circuit that converts the input voltage input to the input terminal into a predetermined constant voltage and outputs it from the output terminal,
An output transistor that outputs a current according to the input control signal from the input terminal to the output terminal;
A reference voltage generation circuit that generates and outputs a predetermined reference voltage;
An output voltage detection circuit unit that detects the voltage of the output terminal and generates and outputs a voltage proportional to the detected voltage;
An error amplifying circuit unit that controls the operation of the output transistor so that the proportional voltage becomes the reference voltage by changing a response speed with respect to a voltage fluctuation of the output terminal according to a supplied bias current;
A bias current adjustment circuit unit that supplies a bias current corresponding to the current output from the output transistor to the error amplification circuit unit;
With
The error amplifying circuit unit includes a first error amplifying circuit and a second error amplifying circuit having different characteristics that simultaneously control the operation of the output transistor so that the proportional voltage becomes the reference voltage.
The bias current adjustment circuit unit includes:
An output from the output transistor that outputs a current proportional to the current output from the output transistor, the control electrode is connected to the control electrode of the output transistor, and the current input terminal is connected to the input terminal together with the output transistor. A current detection transistor for detecting current;
A current mirror circuit for supplying a bias current proportional to an output current of the current detection transistor to each of the first error amplification circuit and the second error amplification circuit;
With
The current mirror circuit is:
An input side transistor to which an output current of the current detection transistor is input;
Each output-side transistor that supplies a current proportional to the current input to the input-side transistor corresponding to the first error amplification circuit and the second error amplification circuit;
Each low-pass filter is connected correspondingly between the control electrode of the input-side transistor and the control electrode of each output-side transistor, and is formed by the output transistor, the output voltage detection circuit unit, and the error amplification circuit unit A phase compensation circuit that performs phase compensation by reducing the gain of the bias current adjustment circuit unit with respect to the frequency band of the signal generated in the negative feedback loop,
Voltage regulator you comprising: a.

前記位相補償回路は、前記出力トランジスタから出力される電流に応じて該位相補償回路の周波数特性を変えることを特徴とする請求項１又は２記載の定電圧電源回路。 3. The constant voltage power supply circuit according to claim 1, wherein the phase compensation circuit changes a frequency characteristic of the phase compensation circuit according to a current output from the output transistor .

前記第１誤差増幅回路は、直流利得が前記第２誤差増幅回路よりも大きいことを特徴とする請求項２記載の定電圧電源回路。 3. The constant voltage power supply circuit according to claim 2, wherein the first error amplifier circuit has a DC gain larger than that of the second error amplifier circuit.

前記第２誤差増幅回路は、前記出力端子の電圧変動に対する応答速度が前記第１誤差増幅回路よりも速いことを特徴とする請求項２又は４記載の定電圧電源回路。 The second error amplifier circuit includes a constant voltage power supply circuit according to claim 2 or 4, wherein the response speed to the voltage fluctuation of the output terminal is equal to or higher than the first error amplifier circuit.

前記位相補償回路をなすローパスフィルタを構成する抵抗は、前記電流検出トランジスタから出力された電流に応じてインピーダンスが変化することを特徴とする請求項１、２、３、４又は５記載の定電圧電源回路。 The constant voltage according to claim 1 , 2, 3, 4 or 5 , wherein the impedance of the resistor constituting the low-pass filter constituting the phase compensation circuit changes according to the current output from the current detection transistor. Power supply circuit.

前記各トランジスタはＭＯＳトランジスタをなすと共に前記抵抗はＭＯＳトランジスタからなり、前記位相補償回路は、前記電流検出トランジスタから出力された電流に応じて該抵抗をなすＭＯＳトランジスタのゲート・ソース間電圧を変えることを特徴とする請求項６記載の定電圧電源回路。 Each of the transistors is a MOS transistor and the resistor is a MOS transistor, and the phase compensation circuit changes the voltage between the gate and the source of the MOS transistor that forms the resistor in accordance with the current output from the current detection transistor. The constant voltage power supply circuit according to claim 6 .