JP4518576B2

JP4518576B2 - Equal amplitude addition circuit

Info

Publication number: JP4518576B2
Application number: JP13404697A
Authority: JP
Inventors: 敏宏山口; 真一北園; 晃一大谷
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1997-05-23
Filing date: 1997-05-23
Publication date: 2010-08-04
Anticipated expiration: 2017-05-23
Also published as: JPH10327362A

Description

【０００１】
【発明の属する技術分野】
本発明は、入力された信号を等振幅で加算する等振幅加算回路に関わり、特にバランスされた二つの入力信号を等振幅で加算することによって、加算信号に含まれている不要信号波を低減する際に好適な等振幅加算回路に関するものである。
【０００２】
【従来の技術】
通常の信号加算回路は、任意のレベルの信号をそのまま加算器に入力する回路で構成されている。
このような一般的な加算回路は入力レベルがａの信号と、入力レベルがｂの信号を加算すると、出力レベルがａ＋ｂとして出力するものである。
【０００３】
【発明が解決しようとする課題】
ところで、加算によって不要な信号成分を除去するような回路、例えば高調信号の除去回路や、イメージ成分のキャンセル回路等の場合は、入力された二つの信号を等レベルで加算することが要請されるが、従来の単純な加算回路では、入力された被加算信号のレベルが一定値とされていない時は、その加算出力も変化し不要な信号成分が残る。
特に、１８０度の位相差を有するような信号成分を除去又は低減する際は、振幅の異なる二つの信号を、そのレベルが相互に一定のレベルとなるように加算することを要求されるが、従来の加算回路ではこのような要請に適応させることが困難であった。
特に、高周波領域の信号を加算する加算回路を集積回路で構成する場合は、抵抗値のバラツキや、浮遊容量の影響によって精度の高い上記の目的に沿うような加算回路を形成することが困難になるという問題がある。
【０００４】
【課題を解決するための手段】
本発明の等振幅加算回路はかかる問題点を解消するためになされたものであって、
例えば、不要波信号が含まれている第１の加算信号が入力されている第１の差動増幅回路と、
上記不要波信号と逆位相（π／２）の不要信号が含まれている第２の加算信号が入力されている第２の差動増幅回路と、
前記第１の差動増幅回路の出力レベルを制御信号に基づいて所定のレベルに変換する第１の変換手段と、
前記第２の差動増幅回路の出力レベルを前記制御信号に基づいて所定のレベルに変換する第２の変換手段と、
前記第１及び第２の変換手段の出力を加算して出力する合成手段と、
前記第１、及び第２の変換手段の出力レベルをそれぞれ検出する検出手段と、
前記検出手段の検出信号のレベル差に基づいて前記制御信号を発生する利得制御手段とを備えている。
【０００５】
そして、上記第１の変換手段は、上記第１の差動増幅回路の平衡出力がそれぞれ共通エミッタ電流となるように構成されている第３、及び第４の差動対によって構成され、
上記第２の変換手段は上記第２の差動増幅回路の平衡出力がそれぞれ共通エミッタ電流となるように構成されている第５、第６の差動対によって構成すると共に、
上記制御信号によって上記第１の変換手段と、上記第２の変換手段の利得が逆方向となるように制御にすることにより、制御回路をバランスタイプとすることができ、集積回路の配線パターンに基づく位相誤差も少なくなるので、効果的に加算信号に含まれている不要波信号を低減できるようになる。
【０００６】
【発明の実施の形態】
図１は本発明の等レベル加算回路の原理図をブロック図としたもので、１００は平衡信号として入力されている信号Ｓ１と信号Ｓ２の信号レベルを制御するレベル変換回路を示し、後段の合成回路１５０からその加算出力としてＳ１＋Ｓ２が出力されるものである。
入力されている信号Ｓ１、およびＳ２はレベル変換回路１００に供給されている制御信号Ｅｃ１およびＥｃ２によって、そのレベルが逆方向に増減するように構成されている。
１１０Ａ、１１０Ｂはレベル変換回路１００の出力を検波する検波回路を示し、検波された出力は誤差増幅器１２０に入力され、信号Ｓ１、およびＳ２の出力のレベル差が検出されるようになされている。
【０００７】
そして、誤差増幅器１２０の出力が利得制御回路１３０に供給され、その利得制御回路１３０から出力される制御信号Ｅc1、およびＥc2によって前記レベル変換回路１００の加算レベルをコントロールすることにより、入力された信号Ｓ１とＳ２の出力が合成回路１５０で等レベルで加算されるように構成されている。
なお、１４０は基準電圧を発生する定電圧源を示す。
【０００８】
この図１のブロック図の等振幅加算回路によると、後で述べるように入力された信号Ｓ１およびＳ２の信号にレベル差があるときでも、レベル変換回路１００においてＳ１＝Ｓ２とされた上で、Ｓ１＋Ｓ２とされた加算出力を合成回路１５０から得ることができるようになる。
【０００９】
図２は図１のレベル変換回路１００の具体例を含んだ等振幅加算回路である。レベル変換回路１００は集積化された数個の差動型のトランジスタＱ１〜Ｑ１６によって構成されている。
加算すべき第１の信号Ｓ（＋４５）、および第２の信号Ｓ（−４５）は、本実施例の場合は相互にπ／２（９０度）の位相差を有する交流信号とされ、後で述べるようにテレビの中間周波数で形成されたものである。
すなわち、ローカル周波数ｆLO及び希望の受信周波数ｆD が入力されている二つの周波数混合器２００Ａ、および２００Ｂで形成された中間周波数がπ／４（４５度）の移相回路２１０Ａと、ーπ／４（ー４５度）の移相回路２１０Ｂを介して供給され、これらの回路で＋４５°、及び−４５°移相された信号Ｓ（＋４５）、及び信号Ｓ（−４５）が平衡信号として出力されたものである。
【００１０】
一方の信号Ｓ（＋４５）は第１の差動増幅器ＤＡ１を構成するトランジスタＱ１，及びトランジスタＱ２に入力され、他方の信号Ｓ（ー４５）は第２の差動増幅器ＤＡ２を構成するトランジスタＱ３、およびトランジスタＱ４に入力される。
第１の差動増幅器ＤＡ１の出力電流ｉ１はそれぞれ第３、第４の二組の差動対を構成するトランジスタＱ５，Ｑ６、およびトランジスタＱ７，Ｑ８の共通エミッタ電流源となるように接続されている。
同様に第２の差動増幅器ＤＡ２の出力電流ｉ２もそれぞれ第５、第６の二組の差動対を構成するトランジスタＱ９．Ｑ１０と、トランジスタＱ１１，Ｑ１２の共通エミッタ電流源となるように接続されている。
【００１１】
そして第３の差動対を構成するトランジスタＱ５の一方の出力と、第４の差動対を構成するトランジスタＱ８の他方の出力が合成回路を形成するインピーダンス回路２２０（共振回路）の一方の端子に供給され、第２の差動増幅器ＤＡ２の出力電流が供給されている第５の差動対を構成するトランジスタＱ９の一方の出力と、第６の差動対を構成するトランジスタＱ１２の他方の出力が、前記インピーダンス回路２２０の他方の端子に供給され、ここで入力された信号Ｓ（＋４５）と信号Ｓ（ー４５）が加算される。
【００１２】
前記した４組の第３、第４、第５、第６の差動対を構成する各トランジスタのベース電極には、それぞれ利得制御回路４０から制御信号Ｅｃ（Ｅｃ１・Ｅｃ2）が供給されており、この制御信号によって入力された信号Ｓ（＋４５）とＳ（−４５）のレベルが等しくなるようにコントロールされ加算される。
すなわち、第１の差動増幅器ＤＡ１に入力されている交流信号Ｓ（＋４５）によって第１の差動増幅器内に流れる交流電流をｉ１とすると、この電流が掛算器を構成している第３、及び第４の差動対のエミッタ電流として供給される。
第３の差動対はトランジスタＱ５，Ｑ６のベース電極に供給されている制御電圧値が異なると、この差動対内を流れる交流電流Δｉ１が生じ、例えばトランジスタＱ５の電流がｉ１＋Δｉ１、トランジスタＱ６の電流がｉ1 −Δｉ１となるように制御される。
また、第１の差動増幅器ＤＡ１からエミッタ電流が供給されている第４の差動対の場合も、同様に逆方向の制御電圧が供給されているので、この差動対内に交流電流Δｉ1 が流れ、たとえばトランジスタＱ８の電流はーｉ１−Δｉ１、トランジスタＱ７の電流は−ｉ1 ＋Δｉ１となる。
【００１３】
第２の差動増幅器ＤＡ２から電流が供給されている第５及び第６の差動対も、前記第１の差動増幅器ＤＡ１の場合と同様に、第５及び第６の差動対のトランジスタのベース電極に印加されている制御電圧Ｅｃによって、トランジスタＱ９、トランジスタＱ12に流れる電流がそれぞれｉ2 −Δｉ２、−ｉ2 ＋Δｉ2 に変化し、トランジスタＱ１０、トランジスタＱ１１の電流がそれぞれ＋ｉ2 ＋Δｉ2 、−ｉ2 −Δｉ２となるように制御される。
このように制御電圧の値によって第３及び第４の差動対に供給されている電流ｉ１を増減すると共に、第５、第６の差動対に供給されている電流ｉ２を逆方向に増減することができる。
したがって、信号Ｓ（＋４５）と制御電圧に基づく電流ｉ１＋Δｉ１と、信号Ｓ（ー４５）と制御電圧に基づく電流ｉ２−Δｉ２の電流値が等しくなるように制御電圧Ｅｃが設定されると、等振幅加算回路において入力された信号Ｓ（＋４５）と、信号Ｓ（−４５）のレベルが異なる場合も、インピーダンス回路２２０において等レベルで加算することができる。
【００１４】
上記したように合成される前の電流ｉ１と電流ｉ2 を等しいレベルにするために、電流ｉ１＋Δｉ１が流れるトランジスタＱ１４、及び電流ｉ２−Δｉ２が流れるトランジスタＱ１６を設け、そのコレクタに設けられている抵抗Ｒ３，Ｒ４によって上記した加算電流ｉ１＋Δｉ１とｉ２−Δｉ２の電流値を検出するようにしている。
すなわち、抵抗Ｒ3、Ｒ4の端子電圧ＶＡとＶＢは検波回路１０、及び２０に供給され直流電圧値に変換される。
そして、検出された直流電圧値ＶＡとＶＢの差電圧を検出する誤差増幅器３０の出力によって利得制御回路４０から出力される制御電圧Ｅｃをコントロールすることにより、自動的に等レベルで信号Ｓ（＋４５）及びＳ（−４５）を加算する加算回路とするものである。
なお、５０は制御電圧を形成するための基準電圧源，Ｉはエミッタの電流源を示す。
またトランジスタＱ１３，及びトランジスタＱ１５はレベル変換回路のパターンをバランスするために設けられているトランジスタを示し、レベル変換回路の全体が平衡型となるように構成されている。
【００１５】
図３は出力信号のレベルを検出する検波回路１０，２０の具体例を示す回路図である。
この図で入力端子Ｔinからは前記した抵抗Ｒ３またはＲ４の端子電圧ＶＡ、またはＶＢが入力され、エミッタフロワとされているトランジスタＱ１を介して差動対を構成するトランジスタＱ２、Ｑ３を駆動する。
トランジスタＱ４は前記トランジスタＱ２と同一のバイアス抵抗ＲB1、およびＲB2によってバイアスされており、従ってトランジスタＱ４に接続されているトランジスタＱ３のベース電圧より入力された検出電圧が高いときはトランジスタＱ２から正の信号が出力され、低い場合はトランジスタＱ３のコレクタから正の電圧が出力される。
この出力電圧はトランジスタＱ５、Ｑ６を介して両波検波信号として、出力端子ＴOUT から出力される。コンデンサＣ0 は高周波成分を除去する平滑コンデンサ、コンデンサＣ1 はカップリングコンデンサである。
【００１６】
図４は前記検波回路の出力が入力されている誤差増幅器３０の具体例を示す回路図である。
この実施例も誤差信号成分が二つのエミッタフロワによって構成されているトランジスタＱ１、Ｑ２に入力され、その出力が差動対を構成するトランジスタＱ３、Ｑ４で増幅されるように構成されている。
トランジスタＱ５、Ｑ６はカレントミラ回路を構成しており、差動対に流れる差動信号がトランジスタＱ７、Ｑ８を介して出力端子Ｔout に出力され、その出力を次の利得制御回路に入力する。
【００１７】
コンデンサＣ0 は高周波を抑圧するためのコンデンサであり、また、トランジスタＱ９、Ｑ１０、Ｑ１１、Ｑ１２、及びダイオードＤ１、Ｄ２は出力端子ＴOUT に対して例えば０．８Ｖ程度のバイアス電圧を付加するレベルシフト回路を構成するものであり、利得制御回路の入力にオフセットがないようにするものである。
【００１８】
図５は利得制御回路４０の具体的な実施例を示す回路図である。
前記した誤差増幅器の出力は端子Ｔinから抵抗ＲB1を介してトランジスタＱ１に供給される。
一方参照電圧となる基準信号は端子ＴｒefからトランジスタＱ２に供給され、両方のトランジスタＱ１とＱ２のエミッタ出力は差動増幅器を構成するトランジスタＱ３及びＱ４のベース電極にダイオードＤ１、及びＤ２を介して供給されている。
差動増幅器によって増幅された出力信号はトランジスタＱ５、Ｑ６によって出力端子Ｔ１、Ｔ２に導出され、この出力端子Ｔ１、Ｔ２の電位差が制御信号Ｅc（Ｅc１、Ｅc２）として前記した図２のレベル変換回路を構成する第３，第４の差動対、および第５，第６の差動対を構成するトランジスタを制御するために供給される。
【００１９】
なお、図２の＋π／４移相回路、および−π／４移相回路の具体例を図６の（ａ）（ｂ）に示しておく。
これらの回路は後で述べるように本発明をＴＶの受信回路に応用したときに出力される二つの中間周波数がそれぞれ端子Ｔ(I) 、およびＴ（Ｑ）から平衡信号として供給されるものである。
端子Ｔ(I) から入力された信号は図６の(a) に示すように、エミッタフロワとされているトランジスタＱ１、Ｑ２によって高いインピーダンスの信号源に変換され、コンデンサＣおよび抵抗Ｒからなる移相回路によってπ／４だけ移相されて出力される。
すなわち図６の（ａ）の場合は、ハイパスフイルタを構成しているので出力信号は抵抗ＲとコンデンサＣのインピーダンスを等しくなるように設定するとπ／４の進み移相にすることができる。
また図６の（ｂ）の回路は同様な回路構成であるが、抵抗ＲとコンデンサＣの接続を交換するすることによってローパスフイルタを構成しているので、出力信号はπ／４だけ入力信号に対して遅れ移相回路を構成する。
【００２０】
図７は本発明の等振幅加算回路をＴＶ受信機の受信回路に応用する際の実施の形態を示す。
この図においてアンテナ、またはケーブル等を介して入力された放送信号はＴＶ周波数可変同調回路１０において希望の放送チャンネルが選択される。そして選択された、例えば周波数がｆD とされた信号が、アナログ回路で構成されている集積回路２０に入力される。
集積回路２０に入力された放送信号は、まずＡＧＣアンプ２１によって所定の信号レベルとなるように増幅され第１及び第２の周波数混合器２２Ａ、２２Ｂに供給される。
第１の周波数混合器２２Ａ及び第２の周波数混合器２２Ｂには、局部発振器２３の発振周波数ｆLOを移相するπ／２移相回路２４から、９０度の位相差を有するローカル信号が入力されており、このローカル信号の周波数と入力されている選局チャンネルの周波数の差成分が中間周波数ｆIFとして出力される
【００２１】
この第１及び第２の周波数混合器２２Ａ、２２Ｂから出力される中間周波数は、次に＋π／４移相回路２５Ａ、及び−π／４移相回路にそれぞれ供給され、
レベル検出器２６Ａ、レベル変換器２６Ｂからなる加算回路２６において等レベルで加算され合成信号としてして中間周波数増幅回路２７に出力される。
なお、２８はＴＶ受信機において使用されている局部発振周波数を形成するためのＰＬＬ（Phase-Locked Loop) 回路であり、基準信号周波数源に基づいて正確な局部発振周波数を形成すると共に、その発振周波数に対応する情報とＡＦＴシステムによる制御によって複同調回路の通過周波数を可変するように構成されている。
また、２９はＴＶ受像器のチャンネル選択や、全体的のコントロールを行うシステムコントローラを示している。
【００２２】
このＴＶの受信回路は上記実施の形態に示されているように選局された周波数ｆD に対して９０度移相された二つのローカル周波数ｆLO(I)(Q)をπ／２移相回路２４で形成し、周波数混合器２２Ａ、２２Ｂに供給して、選局周波数fDと乗算するミキシング方式をとっているため、以下に述べるように、イメージ妨害周波数が存在するときでも、この周波数成分で発生する妨害中間周波数を出力しないようにキャンセルすることができる。
【００２３】
以下この点を説明する。
所望の選局された信号をＡCos （ωs ｔ＋φs ）、イメージ妨害となる周波数をＢCos （ωi ｔ＋φi ）、ローカル周波数をCos （ωL ｔ＋φL ）とすると、
第１の周波数混合器２２Ａの出力周波数ｆMIX(1)は数式１によって示される。
【数１】

そして、上記数式１の演算出力に対してローパスフイルタ等を介して差信号成分のみを抽出すると数式２の（１）に示すような中間周波数ｆIF(1) が出力される。
【数２】

【００２４】
次に第２の周波数混合器２２Ｂにおいてはローカル周波数がπ／２移相された周波数Ｓin（ωL ｔ＋φL ）が供給されているから、その混合出力周波数ｆmix(2)は数式３に示すようになる。
【数３】

そしてこの場合もローパスフイルタを介して差信号成分を抽出すると数式４に示すような中間周波数信号ｆIF(2) が出力される。
【数４】

【００２５】
前記した数式２及び数式４の信号成分を比較すると、両信号成分は位相差がπ／２づれている二つの信号成分によって形成されているから、両者の位相差がπ／２となるような位相回路、つまり図７の場合、一方の信号を＋π／４移相する移相回路２５Ａに供給し、他方の信号を−π／４移相する移相回路２５Ｂに供給してやると、相互にπ／２移相した状態になる。
すると、上記数式２の（１）式は数式２の（２）となり、この（２）式及び数式４の第２項は極性が異なっているが同一の信号を示していることになるから、この両者の信号ｆIF(1)（π／２）とｆIF(2) の信号を加算回路で合成すると、数式５に示すように希望の受信周波数ｆD （ωD ）と、ローカル周波数ｆLO（ωLO）からイメージ妨害波ωitの影響をなくした数式５の中間周波数とする信号ＡＳin｛（ωL −ωｓ）ｔ＋φL −φｓ｝のみを得ることができる。
【数５】

【００２６】
この加算回路２６の出力には妨害波となる周波数成分ｆIMの信号成分が除去されているため、中間周波数アンプ２７の出力にはイメージ信号成分が出力されないことになり、復調後の映像信号の画質が劣化しないことになる。
また、上記した集積回路は例えば差動増幅器を基本として、プッシュプル方式の回路（平衡回路）で構成しているので、信号処理を行うと信号成分の２次の高調波歪みをなくすることができる。さらに、入力側で多少のイメージ妨害となる周波数が入力された場合でも十分にイメージ中間周波数を除去することができるため、入力側の選局回路を簡易化することができるという利点がある。
【００２７】
ところで、上記したようなイメージキャンセル方式の受信回路では、数式１ないし数式５で示されているように、＋π／４移相回路２５Ａと−π／４移相回路２５Ｂが、移相した信号をその出力レベルが等しくして出力することが必要になるが、ＴＶ放送波のように高い中間周波数とされている信号を、周波数混合器２２Ａ、２２Ｂ以降の回路においても、等しいレベルに維持することは、高い精度の集積回路の製造技術が要求され実用的ではない。
そこで、本発明では加算回路２６として図２に示すように、レベル変換を行う全ての回路を平衡型とした等振幅加算回路を使用し、イメージ周波数の抑圧が効果的に行われるようにしたものである。
【００２８】
また、π／２移相回路２４に対しても移相された出力の位相差を検出する位相比較回路２４Ａと、この位相比較回路２４Ａの出力移相量が可変されるようなπ／２移相制御回路２５Ｂによって構成することにより、周波数混合器２２Ａ、２２Ｂに供給されるローカル信号の位相を正確にπ／２となるように制御し、前記式で見られるようなイメージ中間周波数の除去がほぼ完全に行われるようにしている。
【００２９】
すなわち、位相比較回路２４Ａは差動増幅器を使用した乗算回路によって構成され、移相前の交流信号Ｓｉｎωｔと、移相された後の信号交流信号Ｓｉｎ（ωｔ＋π／２＋φ）を乗算することによって、その位相誤差φに対応する直流成分Ｓinφの値を求めるている。
そして、この直流成分で、π／２移相制御回路２４Ｂを構成するＣＲ回路の時定数を電気的制御し、移相誤差φが常に０なるようにしている。
【００３０】
【発明の効果】
以上説明したように、本発明の等振幅加算回路は、入力された信号のレベルが異なる場合でも、加算時には等レベルで加算されるように制御されるので、特に二つの信号を加算して不要な信号成分を除去するような加算回路に適応すると、きわめて高い効果を奏することができる。
また、この等振幅加算回路を半導体集積基板上に形成したときでも、等振幅レベルに変換する回路を全て平衡型の信号回路で構成し、かつ、素子の絶対的なバラツキを、出力レベルを検出した信号をフイードバックする回路によって吸収することができるようにしたため、比較的少ない素子を使用して安価に製造することができるという効果があると共に、例えば。イメージキャンセル方式のＴＶ受信回路等に適応すると、イメージを効果的に除去することができ、調整作業は大幅に節減できるから、コストダウンを図ることができるという利点がある。
【図面の簡単な説明】
【図１】本発明の等振幅加算回路の概要を示すブロック図である。
【図２】等振幅加算回路の具体例を示す回路図である。
【図３】出力レベルを検出検波回路の具体例を示す回路図である。
【図４】誤差信号増幅回路の具体例を示す回路図を示す
【図５】利得増幅回路の具体例を示す回路図である。
【図６】＋π／４、および−π／４移相回路の具体例を示す回路図である。
【図７】本発明を適応したＴＶ受信回路のブロック図である。
【符号の説明】
１００レベル変換回路、１１０Ａ、１１０Ｂ両波検波回路１２０誤差増幅器
１３０利得制御回路、１５０合成回路 [0001]
BACKGROUND OF THE INVENTION
The present invention relates to an equal-amplitude addition circuit that adds input signals with equal amplitude, and particularly reduces unnecessary signal waves contained in an addition signal by adding two balanced input signals with equal amplitude. The present invention relates to an equiamplitude adding circuit suitable for the above.
[0002]
[Prior art]
A normal signal addition circuit is configured by a circuit that inputs a signal of an arbitrary level as it is to an adder.
In such a general addition circuit, when a signal having an input level a and a signal having an input level b are added, the output level is output as a + b.
[0003]
[Problems to be solved by the invention]
By the way, in the case of a circuit that removes an unnecessary signal component by addition, such as a harmonic signal removal circuit or an image component cancellation circuit, it is required to add two input signals at an equal level. However, in the conventional simple adder circuit, when the level of the input signal to be added is not a constant value, the addition output also changes and an unnecessary signal component remains.
In particular, when removing or reducing a signal component having a phase difference of 180 degrees, it is required to add two signals having different amplitudes so that the levels thereof are constant to each other. The conventional adder circuit has been difficult to adapt to such a demand.
In particular, when an adder circuit that adds signals in a high frequency region is formed of an integrated circuit, it is difficult to form an adder circuit that meets the above-described purpose with high accuracy due to variations in resistance values and the effects of stray capacitance. There is a problem of becoming.
[0004]
[Means for Solving the Problems]
The equal amplitude adder circuit of the present invention is made to solve such a problem,
For example, a first differential amplifier circuit to which a first addition signal including an unnecessary wave signal is input;
A second differential amplifier circuit to which a second addition signal including an unnecessary signal having an opposite phase (π / 2) to the unnecessary wave signal is input;
First conversion means for converting the output level of the first differential amplifier circuit to a predetermined level based on a control signal;
Second conversion means for converting the output level of the second differential amplifier circuit to a predetermined level based on the control signal;
Combining means for adding and outputting the outputs of the first and second converting means;
Detecting means for detecting output levels of the first and second converting means, respectively ;
Gain control means for generating the control signal based on a level difference between detection signals of the detection means.
[0005]
The first conversion means includes third and fourth differential pairs configured such that the balanced output of the first differential amplifier circuit is a common emitter current.
The second conversion means is constituted by fifth and sixth differential pairs configured such that the balanced outputs of the second differential amplifier circuit become common emitter currents, respectively.
And said first conversion means by the control signal, by be Rukoto to control so that the gain of the second conversion means is reverse, the control circuit can be a balance type, the integrated circuit wiring pattern Therefore, the unnecessary wave signal included in the addition signal can be effectively reduced .
[0006]
DETAILED DESCRIPTION OF THE INVENTION
FIG. 1 is a block diagram of the principle diagram of the equal level adder circuit of the present invention. Reference numeral 100 denotes a level conversion circuit for controlling the signal levels of the signals S1 and S2 inputted as balanced signals. The circuit 150 outputs S1 + S2 as the addition output.
The input signals S1 and S2 are configured such that their levels increase or decrease in the reverse direction by the control signals Ec1 and Ec2 supplied to the

level conversion circuit

100.

Reference numerals

110A and 110B denote detection circuits that detect the output of the

level conversion circuit

100. The detected output is input to the error amplifier 120, and the level difference between the outputs of the signals S1 and S2 is detected.
[0007]
Then, the output of the error amplifier 120 is supplied to the gain control circuit 130, and the added signal of the level converting circuit 100 is controlled by the control signals Ec1 and Ec2 output from the gain control circuit 130. The outputs of S1 and S2 are configured to be added at equal levels by the synthesis circuit 150.
Reference numeral 140 denotes a constant voltage source that generates a reference voltage.
[0008]
According to the equal amplitude addition circuit of the block diagram of FIG. 1, even when there is a level difference between the signals S1 and S2 input as described later, the

level conversion circuit

100 sets S1 = S2, The added output of S1 + S2 can be obtained from the synthesis circuit 150.
[0009]
FIG. 2 is an equal amplitude adding circuit including a specific example of the

level converting circuit

100 of FIG. The level conversion circuit 100 includes a plurality of integrated differential transistors Q1 to Q16.
The first signal S (+45) and the second signal S (−45) to be added are AC signals having a phase difference of π / 2 (90 degrees) in the case of this embodiment. As described in the above, it is formed at an intermediate frequency of a television.
That is, a phase shift circuit 210A having an intermediate frequency of π / 4 (45 degrees) formed by two

frequency mixers

200A and 200B to which a local frequency fLO and a desired reception frequency fD are input, and −π / 4 The signal S (+45) and the signal S (−45), which are supplied via the phase shift circuit 210B of (−45 degrees) and phase-shifted by + 45 ° and −45 ° in these circuits, are output as balanced signals. It is a thing .
[0010]
One signal S (+45) is input to the transistors Q1 and Q2 constituting the first differential amplifier DA1, and the other signal S (−45) is the transistor Q3 constituting the second differential amplifier DA2. And input to the transistor Q4.
The output current i1 of the first differential amplifier DA1 is connected to be a common emitter current source for the transistors Q5 and Q6 and the transistors Q7 and Q8 constituting the third and fourth sets of differential pairs, respectively. Yes.
Similarly, the output current i2 of the second differential amplifier DA2 is also composed of transistors Q9. Q10 is connected to be a common emitter current source for the transistors Q11 and Q12.
[0011]
One terminal of the impedance circuit 220 (resonance circuit) in which one output of the transistor Q5 constituting the third differential pair and the other output of the transistor Q8 constituting the fourth differential pair form a composite circuit. And the output of one of the transistors Q9 constituting the fifth differential pair to which the output current of the second differential amplifier DA2 is supplied, and the other of the transistors Q12 constituting the sixth differential pair. The output is supplied to the other terminal of the impedance circuit 220, and the signal S (+45) and the signal S (−45) inputted here are added.
[0012]
A control signal Ec (Ec1 · Ec2) is supplied from the gain control circuit 40 to the base electrode of each transistor constituting the four sets of the third , fourth , fifth , and sixth differential pairs. The signals S (+45) and S (−45) input by this control signal are controlled and added so that the levels are equal.
That is, if the alternating current flowing in the first differential amplifier by the alternating current signal S (+45) input to the first differential amplifier DA1 is i1, this current constitutes a multiplier, And as the emitter current of the fourth differential pair.
If the third differential pair has different control voltage values supplied to the base electrodes of the transistors Q5 and Q6, an alternating current Δi1 flowing through the differential pair is generated. For example, the current of the transistor Q5 is i1 + Δi1, and the current of the transistor Q6 Is controlled to be i1−Δi1.
Similarly, in the case of the fourth differential pair to which the emitter current is supplied from the first differential amplifier DA1, the control voltage in the reverse direction is also supplied, so that the alternating current Δi1 is generated in the differential pair. For example, the current of the transistor Q8 is -i1-.DELTA.i1, and the current of the transistor Q7 is -i1 + .DELTA.i1.
[0013]
Similarly to the first differential amplifier DA1, the fifth and sixth differential pairs to which the current is supplied from the second differential amplifier DA2 are also transistors of the fifth and sixth differential pairs. Currents flowing through the transistors Q9 and Q12 are changed to i2 -.DELTA.i2 and -i2 + .DELTA.i2, respectively, and the currents of the transistors Q10 and Q11 are + i2 + .DELTA.i2 and -i2 -.DELTA.i2, respectively. It is controlled to become.
In this way, the current i1 supplied to the third and fourth differential pairs is increased or decreased according to the value of the control voltage, and the current i2 supplied to the fifth and sixth differential pairs is increased or decreased in the reverse direction. can do.
Accordingly, the current i1 + .DELTA.i1 based on the control voltage signal S (+45), the control voltage Ec is set so that the current value of the current i2-.DELTA.i2 based on the control voltage signal S (-45) is equal, equal amplitude Even when the levels of the signal S (+45) and the signal S (−45) input in the adder circuit are different, the

impedance

circuit 220 can add them at the same level.
[0014]
In order to make the current i1 and the current i2 before being combined equal to each other as described above, the transistor Q14 through which the current i1 + Δi1 flows and the transistor Q16 through which the current i2−Δi2 flow are provided, and the resistor R3 provided at the collector thereof , R4 detect the current values of the addition currents i1 + Δi1 and i2-Δi2.
That is, the terminal voltages VA and VB of the resistors R3 and R4 are supplied to the

detection circuits

10 and 20 and converted into DC voltage values.
Then, by controlling the control voltage Ec output from the gain control circuit 40 by the output of the error amplifier 30 that detects the difference voltage between the detected DC voltage values VA and VB, the signal S (+45) is automatically leveled. ) And S (−45).
Reference numeral 50 denotes a reference voltage source for forming a control voltage, and I denotes an emitter current source.
Transistors Q13 and Q15 are transistors provided to balance the level conversion circuit pattern, and the entire level conversion circuit is configured to be a balanced type.
[0015]
FIG. 3 is a circuit diagram showing a specific example of the

detection circuits

10 and 20 for detecting the level of the output signal.
In this figure, the terminal voltage VA or VB of the resistor R3 or R4 is input from the input terminal Tin, and the transistors Q2 and Q3 constituting the differential pair are driven through the transistor Q1 serving as an emitter flower.
The transistor Q4 is biased by the same bias resistors RB1 and RB2 as the transistor Q2. Therefore, when the detection voltage input is higher than the base voltage of the transistor Q3 connected to the transistor Q4, a positive signal is output from the transistor Q2. Is output, and when it is low, a positive voltage is output from the collector of the transistor Q3.
This output voltage is output from the output terminal TOUT as a double-wave detection signal via the transistors Q5 and Q6. The capacitor C0 is a smoothing capacitor that removes high frequency components, and the capacitor C1 is a coupling capacitor.
[0016]
FIG. 4 is a circuit diagram showing a specific example of the error amplifier 30 to which the output of the detection circuit is inputted.
In this embodiment, the error signal component is inputted to the transistors Q1 and Q2 constituted by two emitter floors, and the output is amplified by the transistors Q3 and Q4 constituting the differential pair.
The transistors Q5 and Q6 constitute a current mirror circuit, and a differential signal flowing through the differential pair is output to the output terminal Tout via the transistors Q7 and Q8, and the output is input to the next gain control circuit.
[0017]
The capacitor C0 is a capacitor for suppressing high frequency, and the transistors Q9, Q10, Q11, Q12 and the diodes D1, D2 are level shift circuits for adding a bias voltage of about 0.8 V to the output terminal TOUT, for example. The input of the gain control circuit has no offset.
[0018]
FIG. 5 is a circuit diagram showing a specific embodiment of the gain control circuit 40 .
The output of the error amplifier is supplied from the terminal Tin to the transistor Q1 through the resistor RB1.
On the other hand, a reference signal serving as a reference voltage is supplied from the terminal Tref to the transistor Q2, and emitter outputs of both transistors Q1 and Q2 are supplied to the base electrodes of the transistors Q3 and Q4 constituting the differential amplifier via the diodes D1 and D2. Has been.
The output signal amplified by the differential amplifier is led to the output terminals T1 and T2 by the transistors Q5 and Q6, and the potential difference between the output terminals T1 and T2 is used as the control signal Ec (Ec1, Ec2) as shown in FIG. Are supplied to control the transistors constituting the third and fourth differential pairs and the fifth and sixth differential pairs .
[0019]
Specific examples of the + π / 4 phase shift circuit and the −π / 4 phase shift circuit in FIG. 2 are shown in FIGS.
In these circuits, as described later, two intermediate frequencies output when the present invention is applied to a TV receiver circuit are supplied as balanced signals from terminals T (I) and T (Q), respectively. is there.
As shown in FIG. 6A, the signal input from the terminal T (I) is converted to a high impedance signal source by the transistors Q1 and Q2 serving as emitter flowers, and the signal composed of the capacitor C and the resistor R is converted. The phase circuit outputs the phase shifted by π / 4.
That is, in the case of FIG. 6A, since a high-pass filter is formed, the output signal can be advanced by π / 4 when the impedances of the resistor R and the capacitor C are set to be equal.
The circuit shown in FIG. 6B has a similar circuit configuration. However, since the low-pass filter is configured by exchanging the connection between the resistor R and the capacitor C , the output signal is converted to an input signal by π / 4. On the other hand, a delayed phase shift circuit is configured.
[0020]
FIG. 7 shows an embodiment when the equal amplitude adding circuit of the present invention is applied to a receiving circuit of a TV receiver.
In this figure, a desired broadcast channel is selected by a TV frequency variable tuning circuit 10 for a broadcast signal input via an antenna or a cable. Then, the selected signal having a frequency of fD, for example, is input to the integrated circuit 20 formed of an analog circuit.
The broadcast signal input to the integrated circuit 20 is first amplified by the AGC amplifier 21 to have a predetermined signal level and supplied to the first and

second frequency mixers

22A and 22B.
A local signal having a phase difference of 90 degrees is input to the first frequency mixer 22A and the second frequency mixer 22B from a π / 2 phase shift circuit 24 that shifts the oscillation frequency fLO of the local oscillator 23. The difference component between the frequency of the local signal and the frequency of the selected channel is output as the intermediate frequency fIF.
The intermediate frequencies output from the first and

second frequency mixers

22A and 22B are then supplied to the + π / 4 phase shift circuit 25A and the −π / 4 phase shift circuit, respectively.
The signals are added at equal levels in the adder circuit 26 composed of the level detector 26A and the level converter 26B and output as a composite signal to the intermediate frequency amplifier circuit 27.
Reference numeral 28 denotes a PLL (Phase-Locked Loop) circuit for forming a local oscillation frequency used in a TV receiver, which forms an accurate local oscillation frequency based on a reference signal frequency source and generates an oscillation thereof. The passing frequency of the double-tuned circuit is varied by information corresponding to the frequency and control by the AFT system.
Reference numeral 29 denotes a system controller that performs channel selection and overall control of the TV receiver.
[0022]
As shown in the above embodiment, this TV receiving circuit uses two local frequencies fLO (I) (Q) shifted by 90 degrees with respect to the selected frequency fD as a π / 2 phase shifting circuit. 24, and is supplied to the

frequency mixers

22A and 22B and multiplied by the channel selection frequency fD. Therefore, as described below, even when an image disturbance frequency exists, It is possible to cancel so as not to output the generated interfering intermediate frequency.
[0023]
This point will be described below.
If the desired selected signal is ACos (ωs t + φs), the frequency causing image interference is BCos (ωi t + φi), and the local frequency is Cos (ωL t + φL),
The output frequency fMIX (1) of the first frequency mixer 22A is expressed by Equation 1.
[Expression 1]

Then, when only the difference signal component is extracted from the calculation output of Equation 1 via a low-pass filter or the like, an intermediate frequency fIF (1) as shown in Equation 1 (1) is output.
[Expression 2]

[0024]
Next, the second frequency mixer 22B is supplied with a frequency Sin (ωL t + φL) whose local frequency is shifted by π / 2, so that the mixed output frequency fmix (2) is as shown in Equation 3. .
[Equation 3]

In this case as well, when the difference signal component is extracted via the low-pass filter, an intermediate frequency signal fIF (2) as shown in Equation 4 is output.
[Expression 4]

[0025]
Comparing the signal components of Equation 2 and Equation 4 above, both signal components are formed by two signal components having a phase difference of π / 2, so that the phase difference between the two is π / 2. In the case of the circuit, that is, in FIG. 7, when one signal is supplied to the phase shift circuit 25A that shifts phase by + π / 4 and the other signal is supplied to the phase shift circuit 25B that shifts phase by −π / 4, Two phases are shifted.
Then, the expression (1) in the expression 2 becomes the expression (2) in the expression 2, and the second term in the expression (2) and the expression 4 indicates the same signal although the polarities are different. When combining signals of both of the signal fIF (1) (π / 2 ) and fIF (2) by the addition circuit, the reception frequency fD of desired as shown in equation 5 (.omega.D), from the local frequency fLO (.omega.LO) it is possible to obtain only the signal to an intermediate frequency of equation 5 which eliminates the influence of image interference wave ωit ASin {(ωL -ωs) t + φL -φs}.
[Equation 5]

[0026]
Since the signal component of the frequency component fIM serving as an interference wave is removed from the output of the adder circuit 26, no image signal component is output to the output of the intermediate frequency amplifier 27, and the image quality of the demodulated video signal is reduced. Will not deteriorate.
In addition, the integrated circuit described above is composed of, for example, a push-pull type circuit (balanced circuit) based on a differential amplifier . Therefore, if signal processing is performed, second-order harmonic distortion of the signal component may be eliminated. it can. Further, even when a frequency that causes some image interference is input on the input side, the image intermediate frequency can be sufficiently removed, so that the channel selection circuit on the input side can be simplified.
[0027]
By the way, in the image cancellation type receiving circuit as described above, the + π / 4 phase shift circuit 25A and the −π / 4 phase shift circuit 25B receive the phase-shifted signals as shown in the formulas 1 to 5. Although it is necessary to output the signals at the same output level, a signal having a high intermediate frequency such as a TV broadcast wave is maintained at the same level in the circuits after the

frequency mixers

22A and 22B. Is not practical because it requires high-precision integrated circuit manufacturing technology.
Therefore, in the present invention, as shown in FIG. 2, as the adder circuit 26, an equal amplitude adder circuit in which all the circuits for level conversion are balanced is used so that the image frequency is effectively suppressed. It is.
[0028]
Also, a phase comparison circuit 24A that detects the phase difference of the phase-shifted output for the π / 2 phase shift circuit 24, and a π / 2 shift that makes the output phase shift amount of the phase comparison circuit 24A variable. By configuring the phase control circuit 25B, the phase of the local signal supplied to the

frequency mixers

22A and 22B is controlled to be exactly π / 2, and the image intermediate frequency can be removed as seen in the above equation. It is almost completely done.
[0029]
That is, the phase comparison circuit 24A is configured by a multiplication circuit using a differential amplifier, and by multiplying the AC signal Sinωt before the phase shift by the signal AC signal Sin (ωt + π / 2 + φ) after the phase shift, The value of the DC component Sinφ corresponding to the phase error φ is obtained.
Then, with this direct current component, the time constant of the CR circuit constituting the π / 2 phase shift control circuit 24B is electrically controlled so that the phase shift error φ is always zero.
[0030]
【The invention's effect】
As described above, the equal amplitude addition circuit of the present invention is controlled so that the signals are added at the same level even when the levels of the input signals are different. When applied to an adder circuit that removes such signal components, a very high effect can be obtained.
Even when this equal amplitude addition circuit is formed on a semiconductor integrated substrate, all circuits that convert to an equal amplitude level are composed of balanced signal circuits, and the output level is detected by detecting the absolute variation of elements. Since the received signal can be absorbed by the feedback circuit, it can be manufactured at a low cost by using relatively few elements. Adapting to an image canceling type TV receiving circuit or the like has the advantage that the image can be effectively removed and the adjustment work can be greatly reduced, leading to cost reduction.
[Brief description of the drawings]
FIG. 1 is a block diagram showing an outline of an equal amplitude adding circuit of the present invention.
FIG. 2 is a circuit diagram showing a specific example of an equal amplitude adding circuit.
FIG. 3 is a circuit diagram showing a specific example of a detection circuit for detecting an output level;
FIG. 4 is a circuit diagram showing a specific example of an error signal amplifier circuit. FIG. 5 is a circuit diagram showing a specific example of a gain amplifier circuit.
FIG. 6 is a circuit diagram showing a specific example of a + π / 4 and −π / 4 phase shift circuit.
FIG. 7 is a block diagram of a TV receiving circuit to which the present invention is applied.
[Explanation of symbols]
100 level conversion circuit , 110A, 110B both wave detection circuit 120 error amplifier 130 gain control circuit 150 synthesis circuit

Claims

不要信号波が含まれている第１の加算信号を増幅する第１の差動増幅回路と、
前記不要信号波に対して逆位相となる不要信号波が含まれている第２の加算信号を増幅する第２の差動増幅回路と、
前記第１の差動増幅回路の平衡出力が、それぞれ共通エミッタ電流となるように構成されている第３、及び第４の差動対に供給され、利得制御作用を有するように構成された第１の変換回路と、
前記第２の差動増幅回路の平衡出力が、それぞれ共通エミッタ電流となるように構成されている第５、及び第６の差動対に供給され、利得制御作用を有するように構成された第２の変換回路と、
前記第１、及び第２の変換回路を形成している前記第４、及び第６の差動対の出力レベルを検出する一対の検出回路と、
前記検出回路の検出信号をエミッタホロワトランジスタを介して差動対に入力し、この差動対の出力を両波検波信号として出力する一対の検波回路と、
前記一対の検波回路の出力を差動増幅回路を介して差動信号成分に変換し、該差動信号成分が一方の入力端子に供給され、他方の入力端子に参照電圧源が接続されている差動増幅回路の出力レベル差に基づいて制御信号（Ｅｃ）を発生する利得制御回路と、
前記第３、及び第５の差動対の一方の出力同士と、前記第４，及び第６の差動対の他方の出力同士とを入力して加算する合成回路とを備え、
前記利得制御回路から出力される制御信号を前記第３，第４，第５，第６の差動対に供給して、前記第１の変換回路と、前記第２の変換回路の利得を相対的に逆方向となるように制御し、
前記第１及び第２の変換回路の出力信号のレベルが等しくなるように制御したことを特徴とする等振幅加算回路。A first differential amplifier circuit for amplifying a first addition signal including an unnecessary signal wave;
A second differential amplifier circuit for amplifying a second addition signal including an unnecessary signal wave having an opposite phase to the unnecessary signal wave;
The said balanced output of the first differential amplifier circuit is supplied to the third and fourth differential pairs are configured to respectively a common emitter current, which is configured to have a gain control action 1 conversion circuit ;
The balanced output of the second differential amplifier circuit is supplied to the fifth and sixth differential pairs are configured to respectively a common emitter current, which is configured to have a gain control action 2 conversion circuits ;
A pair of detection circuits for detecting output levels of the fourth and sixth differential pairs forming the first and second conversion circuits;
A pair of detection circuits for inputting a detection signal of the detection circuit to a differential pair via an emitter follower transistor, and outputting an output of the differential pair as a double-wave detection signal;
The outputs of the pair of detection circuits are converted into differential signal components via a differential amplifier circuit, the differential signal components are supplied to one input terminal, and a reference voltage source is connected to the other input terminal. A gain control circuit for generating a control signal (Ec) based on the output level difference of the differential amplifier circuit ;
A synthesis circuit that inputs and adds one output of the third and fifth differential pairs and the other output of the fourth and sixth differential pairs ;
The gain control circuit the third control signal outputted from the fourth, and supplied to the fifth differential pair of sixth, and the first conversion circuit, the gain of the second converter circuit Control it to be in the opposite direction ,
An equal amplitude addition circuit controlled so that the levels of the output signals of the first and second conversion circuits are equal.