JP4517758B2 - Driving method of plasma display panel - Google Patents

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Description

本発明は、プラズマディスプレイパネルの駆動方法に関する。   The present invention relates to a method for driving a plasma display panel.

プラズマディスプレイパネル（以下、「パネル」と略記する）は、大画面、薄型、軽量を特徴とする放電による自己発光型の表示デバイスである。しかし、同パネルを用いた映像表示装置は消費電力が大きくなるといった問題点が指摘されてきた。そこで、同パネルについては発光効率を向上させるための様々な検討がなされ、また、駆動回路においても無効電力を少なくするための電力回収回路の検討がなされている。その中で、パネルを発光させるための駆動パルスの立下がり時間の共振周波数を立上がり時間の共振周波数よりも低く設定することにより電力回収効率を向上する方法が提案されている（特許文献１参照）。
特開２００３−１５５９５号公報 A plasma display panel (hereinafter abbreviated as “panel”) is a self-luminous display device by discharge characterized by a large screen, a thin shape, and a light weight. However, it has been pointed out that the video display device using the panel consumes a large amount of power. Accordingly, various studies for improving the light emission efficiency have been made for the panel, and a power recovery circuit for reducing reactive power in the drive circuit has also been studied. Among them, a method for improving the power recovery efficiency by setting the resonance frequency of the fall time of the drive pulse for causing the panel to emit light lower than the resonance frequency of the rise time has been proposed (see Patent Document 1). .
JP 2003-15595 A

しかしながら、駆動パルスの周期を一定に保ちながら駆動パルスの立下がり時間の共振周波数を低く設定すると放電自体が不安定となり、映像表示品質が低下するおそれがあった。   However, if the resonance frequency of the fall time of the drive pulse is set low while keeping the drive pulse period constant, the discharge itself becomes unstable, and the video display quality may be deteriorated.

本発明のパネルの駆動方法は、これらの課題に鑑みなされたものであり、映像表示品質を低下させることなく、電力回収の効率を改善することを目的とする。   The panel driving method of the present invention has been made in view of these problems, and aims to improve the efficiency of power recovery without deteriorating the video display quality.

本発明のパネルの駆動方法は、走査電極および維持電極とデータ電極との交差部に放電セルを形成してなるプラズマディスプレイパネルに対して前記走査電極と前記維持電極とに交互に維持パルスを印加する維持期間を設けて映像表示を行うプラズマディスプレイパネルの駆動方法であって、前記プラズマディスプレイパネルの前記走査電極と前記維持電極とに交互に前記維持パルスを印加するための電力回収手段を有する駆動回路を備え、前記維持期間に走査電極と維持電極に印加する維持パルスは、第１の維持パルスと、この第１の維持パルスの間に挿入されかつ前記第１の維持パルスより維持パルス電圧Ｖｓにクランプされる期間が長い第２の維持パルスからなり、かつ前記維持期間は、前記走査電極または前記維持電極に対して前記第１の維持パルスを交互に印加するとともに、前記第１の維持パルスを所定の回数連続して印加した後、前記第２の維持パルスを挿入して印加するように構成し、さらに前記第１の維持パルスの立上がり期間の波形は、前記プラズマディスプレイパネルの容量と前記電力回収手段のインダクタンス素子との共振による波形の１／２周期の波形であるとともに、前記第１の維持パルスの立下がり期間の波形は、前記プラズマディスプレイパネルの容量と前記電力回収手段のインダクタンス素子との共振による波形の１／２周期の波形であり、かつ前記第２の維持パルスの立上がり期間の波形は、前記プラズマディスプレイパネルの容量と前記電力回収手段のインダクタンス素子との共振による波形の１／２周期の波形であるとともに、前記第２の維持パルスの立下がり期間の波形は、前記プラズマディスプレイパネルの容量と前記電力回収手段のインダクタンス素子との共振による波形の１／２周期未満の波形であることを特徴とする。この方法により、映像表示品質を低下させることなく、電力回収の効率を改善することが可能となる。 In the panel driving method of the present invention, a sustain pulse is alternately applied to the scan electrode and the sustain electrode to a plasma display panel in which a discharge cell is formed at the intersection of the scan electrode, the sustain electrode and the data electrode. A driving method of a plasma display panel for displaying an image by providing a sustaining period, the driving having power recovery means for alternately applying the sustaining pulse to the scan electrode and the sustaining electrode of the plasma display panel And a sustain pulse applied to the scan electrode and the sustain electrode during the sustain period is inserted between the first sustain pulse and the first sustain pulse, and the sustain pulse voltage Vs is greater than the first sustain pulse. A second sustain pulse having a long period of clamping to the scan electrode and the sustain period with respect to the scan electrode or the sustain electrode. The first sustain pulse is alternately applied, the first sustain pulse is continuously applied a predetermined number of times, and then the second sustain pulse is inserted and applied, and the first sustain pulse is further applied. The waveform of the rising period of the sustain pulse is a half cycle of the waveform caused by resonance between the capacitance of the plasma display panel and the inductance element of the power recovery means, and the waveform of the falling period of the first sustain pulse. The waveform is a waveform of a half period of the waveform caused by resonance between the capacitance of the plasma display panel and the inductance element of the power recovery means, and the waveform of the rising period of the second sustain pulse is the plasma display panel And a waveform of a half cycle of the waveform due to resonance between the capacitance of the power recovery means and the inductance element of the power recovery means, and the second Waveform falling period of the sustain pulses is characterized in that the waveforms of less than half the period of the waveform due to the resonance of the plasma display panel capacitance between the inductance element of the power recovery means. With this method, it is possible to improve the efficiency of power recovery without degrading the video display quality.

本発明によれば、映像表示品質を低下させることなく、電力回収の効率を改善することが可能となる。   According to the present invention, it is possible to improve the efficiency of power recovery without degrading the video display quality.

以下、本発明の実施の形態におけるパネルの駆動方法を用いた映像表示装置について、図面を用いて説明する。   Hereinafter, an image display apparatus using a panel driving method according to an embodiment of the present invention will be described with reference to the drawings.

（実施の形態）
図１は本発明の実施の形態における映像表示装置に用いるパネルの構造を示す分解斜視図である。パネル１は、ガラス製の前面基板２と背面基板３とを対向配置して、その間に放電空間を形成するように構成されている。前面基板２上には表示電極を構成する走査電極４と維持電極５とが互いに平行に対をなして複数形成されている。そして、走査電極４および維持電極５を覆うように誘電体層６が形成され、誘電体層６上には保護層７が形成されている。また、背面基板３上には絶縁体層８で覆われた複数のデータ電極９が形成され、データ電極９の間の絶縁体層８上にデータ電極９と平行して隔壁１０が設けられている。また、絶縁体層８の表面および隔壁１０の側面に蛍光体層１１が設けられている。そして、走査電極４および維持電極５とデータ電極９とが交差する方向に前面基板２と背面基板３とを対向配置しており、その間に形成される放電空間には、放電ガスとして、たとえばネオンとキセノンの混合ガスが封入されている。 (Embodiment)
FIG. 1 is an exploded perspective view showing the structure of a panel used in a video display apparatus according to an embodiment of the present invention. The panel 1 is configured such that a glass front substrate 2 and a rear substrate 3 are arranged to face each other and a discharge space is formed therebetween. On the front substrate 2, a plurality of scanning electrodes 4 and sustaining electrodes 5 constituting display electrodes are formed in parallel with each other. A dielectric layer 6 is formed so as to cover the scan electrode 4 and the sustain electrode 5, and a protective layer 7 is formed on the dielectric layer 6. A plurality of data electrodes 9 covered with an insulator layer 8 are formed on the back substrate 3, and a partition wall 10 is provided in parallel with the data electrodes 9 on the insulator layer 8 between the data electrodes 9. Yes. A phosphor layer 11 is provided on the surface of the insulator layer 8 and the side surfaces of the partition walls 10. Further, the front substrate 2 and the rear substrate 3 are arranged to face each other in the direction in which the scan electrode 4 and the sustain electrode 5 and the data electrode 9 intersect, and in the discharge space formed therebetween, for example, neon And a mixed gas of xenon.

図２は同パネルの電極配列図である。行方向にｎ本の走査電極Ｙ１〜Ｙｎ（図１の走査電極４）およびｎ本の維持電極Ｘ１〜Ｘｎ（図１の維持電極５）が交互に配列され、列方向にｍ本のデータ電極Ａ１〜Ａｍ（図１のデータ電極９）が配列されている。そして、１対の走査電極Ｙｉおよび維持電極Ｘｉ（ｉ＝１〜ｎ）と１つのデータ電極Ａｊ（ｊ＝１〜ｍ）とが交差した部分に放電セルが形成され、放電セルは放電空間内にｍ×ｎ個形成されている。なお、図１、図２に示したように、走査電極４と維持電極５とは互いに平行に対をなして形成されているために走査電極４と維持電極５との間に大きな電極間容量が存在する。   FIG. 2 is an electrode array diagram of the panel. In the row direction, n scan electrodes Y1 to Yn (scan electrode 4 in FIG. 1) and n sustain electrodes X1 to Xn (sustain electrode 5 in FIG. 1) are alternately arranged, and m data electrodes in the column direction. A1 to Am (data electrodes 9 in FIG. 1) are arranged. A discharge cell is formed at a portion where a pair of scan electrode Yi and sustain electrode Xi (i = 1 to n) and one data electrode Aj (j = 1 to m) intersect, and the discharge cell is in the discharge space. M × n are formed. As shown in FIGS. 1 and 2, since the scan electrode 4 and the sustain electrode 5 are formed in parallel with each other, a large interelectrode capacitance is formed between the scan electrode 4 and the sustain electrode 5. Exists.

図３は本発明の実施の形態における映像表示装置の回路ブロック図である。この映像表示装置は、パネル１、データドライバ１２、走査電極駆動回路１３、維持電極駆動回路１４、タイミング発生回路１５、ＡＤ（アナログ・デジタル）変換器１８、走査数変換部１９、サブフィールド変換部２０および電源回路（図示せず）を備えている。   FIG. 3 is a circuit block diagram of the video display apparatus according to the embodiment of the present invention. This video display device includes a panel 1, a data driver 12, a scan electrode drive circuit 13, a sustain electrode drive circuit 14, a timing generation circuit 15, an AD (analog / digital) converter 18, a scan number conversion unit 19, and a subfield conversion unit. 20 and a power supply circuit (not shown).

映像信号ｓｉｇはＡＤ変換器１８によりデジタル信号の映像データに変換され、走査数変換部１９に出力される。走査数変換部１９は映像データをパネル１の画素数に応じた映像データに変換し、サブフィールド変換部２０に出力する。サブフィールド変換部２０は、各画素の映像データを複数のサブフィールドに対応する複数のビットに分割し、サブフィールド毎の映像データをデータドライバ１２に出力する。データドライバ１２はサブフィールド毎の映像データを各データ電極Ａ１〜Ａｍに対応する信号に変換し各データ電極Ａ１〜Ａｍを駆動する。   The video signal sig is converted into video data of a digital signal by the AD converter 18 and output to the scanning number conversion unit 19. The scanning number conversion unit 19 converts the video data into video data corresponding to the number of pixels of the panel 1 and outputs the video data to the subfield conversion unit 20. The subfield conversion unit 20 divides the video data of each pixel into a plurality of bits corresponding to a plurality of subfields, and outputs the video data for each subfield to the data driver 12. The data driver 12 converts the video data for each subfield into signals corresponding to the data electrodes A1 to Am, and drives the data electrodes A1 to Am.

また、水平同期信号Ｈおよび垂直同期信号Ｖはタイミング発生回路１５に入力される。タイミング発生回路１５は水平同期信号Ｈおよび垂直同期信号Ｖをもとにして各種のタイミング信号を発生し、各回路ブロックへ供給している。走査電極駆動回路１３はタイミング信号にもとづいて走査電極Ｙ１〜Ｙｎに駆動電圧波形を供給し、維持電極駆動回路１４はタイミング信号にもとづいて維持電極Ｘ１〜Ｘｎに駆動電圧波形を供給する。ここで、走査電極駆動回路１３は後述する維持パルスを発生させるための維持パルス発生器２３を備え、維持電極駆動回路１４にも同様に維持パルス発生器２４を備えている。そして詳細は後述するが、走査電極４と維持電極５との間の電極間容量の充放電にともなう電力を回収するために、維持パルス発生器２３、２４には電力回収手段を設けている。   Further, the horizontal synchronization signal H and the vertical synchronization signal V are input to the timing generation circuit 15. The timing generation circuit 15 generates various timing signals based on the horizontal synchronization signal H and the vertical synchronization signal V and supplies them to each circuit block. Scan electrode drive circuit 13 supplies a drive voltage waveform to scan electrodes Y1 to Yn based on a timing signal, and sustain electrode drive circuit 14 supplies a drive voltage waveform to sustain electrodes X1 to Xn based on a timing signal. Here, scan electrode drive circuit 13 includes sustain pulse generator 23 for generating a sustain pulse, which will be described later, and sustain electrode drive circuit 14 also includes sustain pulse generator 24. As will be described in detail later, the sustain pulse generators 23 and 24 are provided with power recovery means in order to recover the electric power associated with the charge / discharge of the interelectrode capacitance between the scan electrode 4 and the sustain electrode 5.

次に、パネルを駆動するための駆動波形とその動作について説明する。本発明の実施の形態において、１フィールドを複数のサブフィールドに分割し、それぞれのサブフィールドは初期化期間、書込み期間、維持期間を有している。図４は本発明の実施の形態におけるパネルの各電極に印加する駆動波形図である。   Next, a driving waveform for driving the panel and its operation will be described. In the embodiment of the present invention, one field is divided into a plurality of subfields, and each subfield has an initialization period, an address period, and a sustain period. FIG. 4 is a drive waveform diagram applied to each electrode of the panel in the embodiment of the present invention.

第１サブフィールドの初期化期間では、データ電極Ａ１〜Ａｍおよび維持電極Ｘ１〜Ｘｎを０（Ｖ）に保持し、走査電極Ｙ１〜Ｙｎに対して放電開始電圧以下となる電圧Ｖｉ１（Ｖ）から放電開始電圧を超える電圧Ｖｉ２（Ｖ）に向かって緩やかに上昇するランプ電圧を印加する。すると、すべての放電セルにおいて１回目の微弱な初期化放電を起こし、走査電極Ｙ１〜Ｙｎ上に負の壁電圧が蓄えられるとともに維持電極Ｘ１〜Ｘｎ上およびデータ電極Ａ１〜Ａｍ上に正の壁電圧が蓄えられる。ここで、電極上の壁電圧とは電極を覆う誘電体層あるいは蛍光体層上に蓄積した壁電荷により生じる電圧を表す。その後、維持電極Ｘ１〜Ｘｎを正の電圧Ｖｈ（Ｖ）に保ち、走査電極Ｙ１〜Ｙｎに電圧Ｖｉ３（Ｖ）から電圧Ｖｉ４（Ｖ）に向かって緩やかに下降するランプ電圧を印加する。すると、すべての放電セルにおいて２回目の微弱な初期化放電を起こし、走査電極Ｙ１〜Ｙｎ上の壁電圧および維持電極Ｘ１〜Ｘｎ上の壁電圧が弱められ、データ電極Ａ１〜Ａｍ上の壁電圧も書込み動作に適した値に調整される。   In the initializing period of the first subfield, the data electrodes A1 to Am and the sustain electrodes X1 to Xn are held at 0 (V), and from the voltage Vi1 (V) that is lower than the discharge start voltage with respect to the scan electrodes Y1 to Yn. A ramp voltage that gradually increases toward the voltage Vi2 (V) exceeding the discharge start voltage is applied. Then, the first weak initializing discharge is caused in all the discharge cells, negative wall voltages are accumulated on the scan electrodes Y1 to Yn, and positive walls on the sustain electrodes X1 to Xn and the data electrodes A1 to Am. The voltage is stored. Here, the wall voltage on the electrode represents a voltage generated by wall charges accumulated on the dielectric layer or the phosphor layer covering the electrode. Thereafter, sustain electrodes X1 to Xn are maintained at positive voltage Vh (V), and a ramp voltage that gradually decreases from voltage Vi3 (V) to voltage Vi4 (V) is applied to scan electrodes Y1 to Yn. Then, the second weak initializing discharge is caused in all the discharge cells, the wall voltage on the scan electrodes Y1 to Yn and the wall voltage on the sustain electrodes X1 to Xn are weakened, and the wall voltage on the data electrodes A1 to Am. Is also adjusted to a value suitable for the write operation.

つづく書込み期間では、走査電極Ｙ１〜Ｙｎを一旦Ｖｒ（Ｖ）に保持する。次に、データ電極Ａ１〜Ａｍのうち１行目に表示すべき放電セルのデータ電極Ａｋ（ｋ＝１〜ｍ）に正の書込みパルス電圧Ｖａ（Ｖ）を印加するとともに、１行目の走査電極Ｙ１に走査パルス電圧Ｖｙ（Ｖ）を印加する。このときデータ電極Ａｋと走査電極Ｙ１との交差部の電圧は、外部印加電圧（Ｖａ−Ｖｙ）（Ｖ）にデータ電極Ａｋ上の壁電圧および走査電極Ｙ１上の壁電圧の大きさが加算されたものとなり、放電開始電圧を超える。そして、データ電極Ａｋと走査電極Ｙ１との間および維持電極Ｘ１と走査電極Ｙ１との間に書込み放電が起こり、この放電セルの走査電極Ｙ１上に正の壁電圧が蓄積され、維持電極Ｘ１上に負の壁電圧が蓄積され、データ電極Ａｋ上にも負の壁電圧が蓄積される。このようにして、１行目に表示すべき放電セルで書込み放電を起こして各電極上に壁電圧を蓄積する書込み動作が行われる。一方、正の書込みパルス電圧Ｖａ（Ｖ）を印加しなかったデータ電極と走査電極Ｙ１との交差部の電圧は放電開始電圧を超えないので、書込み放電は発生しない。以上の書込み動作をｎ行目の放電セルに至るまで順次行い、書込み期間が終了する。   In the subsequent address period, the scan electrodes Y1 to Yn are temporarily held at Vr (V). Next, a positive address pulse voltage Va (V) is applied to the data electrode Ak (k = 1 to m) of the discharge cell to be displayed in the first row among the data electrodes A1 to Am, and the first row is scanned. A scan pulse voltage Vy (V) is applied to the electrode Y1. At this time, the voltage at the intersection of the data electrode Ak and the scan electrode Y1 is obtained by adding the wall voltage on the data electrode Ak and the wall voltage on the scan electrode Y1 to the externally applied voltage (Va−Vy) (V). Exceeding the discharge start voltage. An address discharge is generated between data electrode Ak and scan electrode Y1 and between sustain electrode X1 and scan electrode Y1, and a positive wall voltage is accumulated on scan electrode Y1 of the discharge cell. And a negative wall voltage is also accumulated on the data electrode Ak. In this manner, an address operation is performed in which address discharge is caused in the discharge cells to be displayed in the first row and wall voltage is accumulated on each electrode. On the other hand, since the voltage at the intersection between the data electrode to which the positive address pulse voltage Va (V) is not applied and the scan electrode Y1 does not exceed the discharge start voltage, no address discharge occurs. The above address operation is sequentially performed until the discharge cell in the nth row, and the address period ends.

つづく維持期間では、まず、維持電極Ｘ１〜Ｘｎを０（Ｖ）に戻し、走査電極Ｙ１〜Ｙｎに正の維持パルス電圧Ｖｓ（Ｖ）を印加する。このとき書込み放電を起こした放電セルにおいては、走査電極Ｙｉ上と維持電極Ｘｉ上との間の電圧は維持パルス電圧Ｖｓ（Ｖ）に走査電極Ｙｉ上および維持電極Ｘｉ上の壁電圧の大きさが加算されたものとなり放電開始電圧を超える。そして、走査電極Ｙｉと維持電極Ｘｉとの間に維持放電が起こり、走査電極Ｙｉ上に負の壁電圧が蓄積され、維持電極Ｘｉ上に正の壁電圧が蓄積される。このときデータ電極Ａｋ上にも正の壁電圧が蓄積される。書込み期間において書込み放電が起きなかった放電セルでは維持放電は発生せず、初期化期間の終了時における壁電圧状態が保持される。つづいて、走査電極Ｙ１〜Ｙｎを０（Ｖ）に戻し、維持電極Ｘ１〜Ｘｎに正の維持パルス電圧Ｖｓ（Ｖ）を印加する。すると、維持放電を起こした放電セルでは、維持電極Ｘｉ上と走査電極Ｙｉ上との間の電圧が放電開始電圧を超えるので再び維持電極Ｘｉと走査電極Ｙｉとの間に維持放電が起こり、維持電極Ｘｉ上に負の壁電圧が蓄積され走査電極Ｙｉ上に正の壁電圧が蓄積される。以降同様に、走査電極Ｙ１〜Ｙｎと維持電極Ｘ１〜Ｘｎとに交互に輝度重みに応じた維持パルスを印加することにより、書込み期間において書込み放電を起こした放電セルで維持放電が継続して行われる。なお、維持期間の最後には走査電極Ｙ１〜Ｙｎと維持電極Ｘ１〜Ｘｎとの間にいわゆる細幅パルスを印加して、データ電極Ａｋ上の正の壁電荷を残したまま、走査電極Ｙ１〜Ｙｎおよび維持電極Ｘ１〜Ｘｎ上の壁電圧を消去している。こうして維持期間における維持動作が終了する。   In the subsequent sustain period, first, sustain electrodes X1 to Xn are returned to 0 (V), and positive sustain pulse voltage Vs (V) is applied to scan electrodes Y1 to Yn. In the discharge cell in which the address discharge has occurred at this time, the voltage between scan electrode Yi and sustain electrode Xi is the sustain pulse voltage Vs (V), and the magnitude of the wall voltage on scan electrode Yi and sustain electrode Xi. Exceeds the discharge start voltage. Then, a sustain discharge occurs between scan electrode Yi and sustain electrode Xi, a negative wall voltage is accumulated on scan electrode Yi, and a positive wall voltage is accumulated on sustain electrode Xi. At this time, a positive wall voltage is also accumulated on the data electrode Ak. In the discharge cells in which no address discharge has occurred in the address period, no sustain discharge occurs, and the wall voltage state at the end of the initialization period is maintained. Subsequently, scan electrodes Y1 to Yn are returned to 0 (V), and positive sustain pulse voltage Vs (V) is applied to sustain electrodes X1 to Xn. Then, in the discharge cell in which the sustain discharge has occurred, since the voltage between the sustain electrode Xi and the scan electrode Yi exceeds the discharge start voltage, the sustain discharge occurs again between the sustain electrode Xi and the scan electrode Yi, and the sustain cell is maintained. A negative wall voltage is accumulated on the electrode Xi, and a positive wall voltage is accumulated on the scan electrode Yi. Thereafter, similarly, by applying sustain pulses corresponding to the luminance weights alternately to the scan electrodes Y1 to Yn and the sustain electrodes X1 to Xn, the sustain discharge is continuously performed in the discharge cells in which the address discharge has occurred in the address period. Is called. Note that at the end of the sustain period, a so-called narrow pulse is applied between the scan electrodes Y1 to Yn and the sustain electrodes X1 to Xn to leave the positive wall charges on the data electrodes Ak and to leave the scan electrodes Y1 to Yn. The wall voltages on Yn and sustain electrodes X1 to Xn are erased. Thus, the maintenance operation in the maintenance period is completed.

つづくサブフィールドにおける初期化期間、書込み期間、維持期間の動作も第１サブフィールドにおける動作と同様のため、説明を省略する。   The operations in the initialization period, address period, and sustain period in the subsequent subfield are the same as those in the first subfield, and thus description thereof is omitted.

ここで走査電極駆動回路１３および維持電極駆動回路１４の維持パルス発生器２３、２４は、維持期間において上述した維持パルスを発生し、それぞれ走査電極４および維持電極５に印加している。そして、維持放電にともなう電力をパネル１に供給している。しかし、維持パルス発生器２３、２４には電力回収手段を設け、走査電極４と維持電極５との間の電極間容量の充放電にともなう電力を以下のように回収している。   Here, sustain pulse generators 23 and 24 of scan electrode drive circuit 13 and sustain electrode drive circuit 14 generate the sustain pulses described above during the sustain period and apply them to scan electrode 4 and sustain electrode 5, respectively. And the electric power accompanying a sustain discharge is supplied to the panel 1. FIG. However, the sustain pulse generators 23 and 24 are provided with power recovery means to recover the power associated with charge / discharge of the interelectrode capacitance between the scan electrode 4 and the sustain electrode 5 as follows.

図５は、本発明の実施の形態における映像表示装置の維持パルス発生器２３、２４の回路図である。維持パルス発生器２３と維持パルス発生器２４とは同様の構成であるので、以下では維持パルス発生器２４について説明する。維持パルス発生器２４は電力回収回路３４と電圧クランプ回路４４とから構成されている。電力回収回路３４は、電力回収用のコンデンサＣ、スイッチング素子ＦＥＴ１、ＦＥＴ２、逆流防止用ダイオードＤ１、Ｄ２、インダクタンス素子としての電力回収用コイルＬ１、Ｌ２を有している。電圧クランプ回路４４は、電圧値がＶｓ（Ｖ）である電源ＶＳ、スイッチング素子ＦＥＴ３、ＦＥＴ４を有している。そしてこれらの電力回収回路３４、電圧クランプ回路４４はパネル１の電極間容量Ｃｐ、ここでは維持電極Ｘ１〜Ｘｎに接続されている。   FIG. 5 is a circuit diagram of sustain pulse generators 23 and 24 of the video display device according to the embodiment of the present invention. Since sustain pulse generator 23 and sustain pulse generator 24 have the same configuration, sustain pulse generator 24 will be described below. The sustain pulse generator 24 includes a power recovery circuit 34 and a voltage clamp circuit 44. The power recovery circuit 34 includes a power recovery capacitor C, switching elements FET1 and FET2, backflow prevention diodes D1 and D2, and power recovery coils L1 and L2 as inductance elements. The voltage clamp circuit 44 includes a power supply VS having a voltage value of Vs (V), switching elements FET3 and FET4. The power recovery circuit 34 and the voltage clamp circuit 44 are connected to the interelectrode capacitance Cp of the panel 1, here, the sustain electrodes X1 to Xn.

図６は本発明の実施の形態における映像表示装置の維持パルス発生器２３、２４の動作を説明するためのタイミングチャートである。図６には３つの維持パルスを示しているが、最初の２つが第１の維持パルスであり、３つ目の維持パルスは第１の維持パルスよりもパルス持続時間の長い第２の維持パルスを示している。維持期間の初期状態、すなわち期間Ｔ０では、維持パルス発生器２４の出力電圧は０（Ｖ）である。また、このとき、電力回収用コンデンサＣは電源ＶＳの１／２の電圧値Ｖｓ／２（Ｖ）に充電されている。   FIG. 6 is a timing chart for explaining the operation of sustain pulse generators 23 and 24 of the video display apparatus according to the embodiment of the present invention. Although FIG. 6 shows three sustain pulses, the first two are first sustain pulses, and the third sustain pulse is a second sustain pulse having a longer pulse duration than the first sustain pulse. Is shown. In the initial state of the sustain period, that is, the period T0, the output voltage of the sustain pulse generator 24 is 0 (V). At this time, the power recovery capacitor C is charged to a voltage value Vs / 2 (V) which is ½ of the power supply VS.

まず、第１の維持パルスについて説明する。立上がり期間Ｔ１においてスイッチング素子ＦＥＴ１をオン、スイッチング素子ＦＥＴ２〜ＦＥＴ４をオフに制御する。すると、電力回収用コンデンサＣから電力回収用コイルＬ１を介して電極間容量Ｃｐに向かって電流が流れ始める。そして電力回収用コイルＬ１と電極間容量Ｃｐとの間で共振現象を生じ、電極間容量Ｃｐの電圧値が電力回収用コンデンサＣの電圧値Ｖｓ／２（Ｖ）のほぼ２倍の電圧値、すなわちほぼＶｓ（Ｖ）になるまで電流が流れ続ける。そしてこの共振波形の１／２周期ｔａ（ｓ）が経過した時点でスイッチング素子ＦＥＴ３をオンにする。すると電極間容量Ｃｐには電源ＶＳから電圧Ｖｓ（Ｖ）が印加され、維持パルス発生器２４の出力はＶｓ（Ｖ）にクランプされる。図６ではクランプされる期間をクランプ期間Ｔ２で示している。次の立下がり期間Ｔ３ではスイッチング素子ＦＥＴ１とＦＥＴ３とをオフ、スイッチング素子ＦＥＴ２をオンとする。すると電極間容量Ｃｐから電力回収用コイルＬ２を介して電力回収用コンデンサＣに向かって電流が流れ始める。そして電力回収用コイルＬ２と電極間容量Ｃｐとの間で再び共振現象を生じ、電極間容量Ｃｐの電圧値がほぼ０（Ｖ）になるまで電流が流れ続ける。そしてこの共振波形の１／２周期ｔｂ（ｓ）が経過した時点でスイッチング素子ＦＥＴ４をオンにする。すると電極間容量Ｃｐは接地され維持パルス発生器の出力は０（Ｖ）にクランプされる。図６ではこの期間をクランプ期間Ｔ４で示している。なお、共振波形の１／２周期ｔａ（ｓ）、ｔｂ（ｓ）はそれぞれ   First, the first sustain pulse will be described. In the rising period T1, the switching element FET1 is turned on and the switching elements FET2 to FET4 are turned off. Then, current starts to flow from the power recovery capacitor C to the interelectrode capacitance Cp through the power recovery coil L1. A resonance phenomenon occurs between the power recovery coil L1 and the interelectrode capacitance Cp, and the voltage value of the interelectrode capacitance Cp is approximately twice the voltage value Vs / 2 (V) of the power recovery capacitor C. That is, the current continues to flow until it becomes approximately Vs (V). When the half period ta (s) of this resonance waveform has elapsed, the switching element FET3 is turned on. Then, the voltage Vs (V) is applied from the power source VS to the interelectrode capacitance Cp, and the output of the sustain pulse generator 24 is clamped to Vs (V). In FIG. 6, the clamping period is indicated by a clamping period T2. In the next falling period T3, the switching elements FET1 and FET3 are turned off and the switching element FET2 is turned on. Then, a current starts to flow from the interelectrode capacitance Cp to the power recovery capacitor C via the power recovery coil L2. Then, a resonance phenomenon occurs again between the power recovery coil L2 and the interelectrode capacitance Cp, and current continues to flow until the voltage value of the interelectrode capacitance Cp becomes substantially 0 (V). When the half period tb (s) of this resonance waveform has elapsed, the switching element FET4 is turned on. Then, the interelectrode capacitance Cp is grounded, and the output of the sustain pulse generator is clamped to 0 (V). In FIG. 6, this period is indicated by a clamp period T4. The half period ta (s) and tb (s) of the resonance waveform is respectively

Figure 0004517758
Figure 0004517758

で表される。 It is represented by

このようにして電極間容量Ｃｐに電荷を充電する期間、すなわち維持パルス発生器２４の出力波形の立上がり期間Ｔ１および立下がり期間Ｔ３では、電極間容量ＣｐとコイルＬ１またはコイルＬ２との共振現象を用いることによりほとんど電力を消費することなく維持パルス発生器２４の出力波形を作成している。そして、コイルＬ２のインダクタンスをコイルＬ１のインダクタンスよりも大きく設定することで、第１の維持パルスの立下がり期間における共振波形の周波数を、第１の維持パルスの立上がり期間における共振波形の周波数より低く設定している。   In this way, during the period in which the interelectrode capacitor Cp is charged, that is, in the rising period T1 and the falling period T3 of the output waveform of the sustain pulse generator 24, the resonance phenomenon between the interelectrode capacitor Cp and the coil L1 or coil L2 is caused. By using this, the output waveform of the sustain pulse generator 24 is generated with almost no power consumption. Then, by setting the inductance of the coil L2 to be larger than the inductance of the coil L1, the frequency of the resonance waveform in the falling period of the first sustain pulse is lower than the frequency of the resonance waveform in the rising period of the first sustain pulse. It is set.

ここで、第１の維持パルスの立下がり期間Ｔ３における共振波形の周期を、第１の維持パルスの立上がり期間Ｔ１における共振波形の周期より長く設定したのは以下の理由である。電力回収において共振の周期を長く設定すると、電極間容量Ｃｐの充放電にともなう電力の回収効率が向上することが知られている。しかし、維持パルスを立上げて走査電極４と維持電極５との間に十分な電圧を印加した後に維持放電を発生させる必要があるので、立上がり期間Ｔ１をあまり長く設定することはできない。一方、立下がり期間Ｔ３については、直接には維持放電と関係しないので、第１の維持パルスのように長く設定することができ、そうすることで電極間容量Ｃｐの充放電における電力の回収効率を上げることが可能となる。   Here, the reason why the period of the resonance waveform in the fall period T3 of the first sustain pulse is set longer than the period of the resonance waveform in the rise period T1 of the first sustain pulse is as follows. It is known that if the period of resonance is set long in power recovery, the power recovery efficiency associated with charging / discharging of the interelectrode capacitance Cp is improved. However, since it is necessary to generate a sustain discharge after raising the sustain pulse and applying a sufficient voltage between the scan electrode 4 and the sustain electrode 5, the rise period T1 cannot be set too long. On the other hand, since the falling period T3 is not directly related to the sustain discharge, it can be set as long as the first sustain pulse, so that the power recovery efficiency in the charge / discharge of the interelectrode capacitance Cp can be achieved. Can be raised.

しかしながら、期間Ｔ１を長く設定すると維持放電を発生させる期間Ｔ２が短くなってしまう。すると、壁電荷が十分に形成される以前に立下がり期間Ｔ３が始まり、その結果、その後の維持放電を継続するために必要な壁電荷が不足し、維持放電が停止してしまい映像表示品質が損なわれるおそれある。そこで本実施の形態においては、維持パルスすべてを第１の維持パルスとするのではなく、第１の維持パルスを多くとも所定の回数連続して印加した場合には次の維持パルスとして以下に説明する第２の維持パルスを挿入することにより映像表示品質の劣化を防いでいる。   However, if the period T1 is set to be long, the period T2 for generating the sustain discharge is shortened. Then, the falling period T3 starts before the wall charges are sufficiently formed, and as a result, the wall charges necessary for continuing the subsequent sustain discharge are insufficient, and the sustain discharge is stopped and the video display quality is improved. May be damaged. Therefore, in the present embodiment, not all the sustain pulses are set as the first sustain pulse, but when the first sustain pulse is continuously applied at most a predetermined number of times, the following sustain pulse will be described. By inserting the second sustain pulse, the deterioration of the image display quality is prevented.

次に図６に示した第２の維持パルスについて説明する。期間Ｔ５および期間Ｔ６については、第１の維持パルスと同じである。すなわち、立上がり期間Ｔ５では、スイッチング素子ＦＥＴ１をオン、スイッチング素子ＦＥＴ２〜ＦＥＴ４をオフに制御する。すると、電力回収用コイルＬ１と電極間容量Ｃｐとの間で共振現象を生じ、電極間容量Ｃｐの電圧値がほぼＶｓ（Ｖ）になるまで電流が流れる。期間Ｔ５の時間は第１の維持パルスと同じく共振波形の１／２周期ｔａ（ｓ）である。つづくクランプ期間Ｔ６ではスイッチング素子ＦＥＴ３をオンにする。すると第１の維持パルスと同様に、電極間容量Ｃｐには電源ＶＳから電圧Ｖｓ（Ｖ）が印加され維持パルス発生器２４の出力はＶｓ（Ｖ）にクランプされる。ただし、第２の維持パルスの持続時間であるクランプ期間Ｔ６は、第１の維持パルスのクランプ期間Ｔ２より長く設定されている。これは次に説明する立下がり期間Ｔ７の時間を期間Ｔ３よりも短く設定するため、その分期間Ｔ６を長く設定できるからである。 Next, the second sustain pulse shown in FIG. 6 will be described. The period T5 and the period T6 are the same as the first sustain pulse. That is, in the rising period T5, the switching element FET1 is turned on and the switching elements FET2 to FET4 are turned off. Then, a resonance phenomenon occurs between the power recovery coil L1 and the interelectrode capacitance Cp, and a current flows until the voltage value of the interelectrode capacitance Cp becomes approximately Vs (V). The time of the period T5 is the 1/2 period ta (s) of the resonance waveform as in the first sustain pulse. In the subsequent clamp period T6, the switching element FET3 is turned on. Then, similarly to the first sustain pulse, the voltage Vs (V) is applied from the power source VS to the interelectrode capacitance Cp, and the output of the sustain pulse generator 24 is clamped to Vs (V). However, the clamp period T6, which is the duration of the second sustain pulse , is set longer than the clamp period T2 of the first sustain pulse. This is because the period of the falling period T7 described next is set shorter than the period T3, and thus the period T6 can be set longer.

次の立下がり期間Ｔ７ではスイッチング素子ＦＥＴ１とＦＥＴ３とをオフ、スイッチング素子ＦＥＴ２をオンとする。すると電極間容量Ｃｐから電力回収用コイルＬ２を介して電力回収用コンデンサＣに向かって電流が流れ始め、電力回収用コイルＬ２と電極間容量Ｃｐとの間で再び共振現象を生じる。ところが、期間Ｔ７が期間Ｔ３と異なるのは、電極間容量Ｃｐの電圧値がほぼ０（Ｖ）になるまで立下がり期間Ｔ７を継続するのではなく、この共振波形の１／２周期ｔｂ（ｓ）以前にスイッチング素子ＦＥＴ４をオンにして、期間Ｔ７を終了させるところである。すなわち、立下がり期間Ｔ７の波形は電極間容量Ｃｐとインダクタンス素子との共振波形の１／２周期未満の波形として作成している。   In the next falling period T7, the switching elements FET1 and FET3 are turned off and the switching element FET2 is turned on. Then, current begins to flow from the interelectrode capacitance Cp to the power recovery capacitor C via the power recovery coil L2, and a resonance phenomenon occurs again between the power recovery coil L2 and the interelectrode capacitance Cp. However, the period T7 is different from the period T3 because the falling period T7 is not continued until the voltage value of the interelectrode capacitance Cp becomes substantially 0 (V), but the half period tb (s) of this resonance waveform. ) The switching element FET4 was previously turned on to end the period T7. That is, the waveform of the falling period T7 is created as a waveform that is less than ½ period of the resonance waveform of the interelectrode capacitance Cp and the inductance element.

このように、パルス持続期間の長い第２の維持パルスを挿入することにより、維持放電が停止してしまうといったおそれがなくなる。すなわち、電力回収効率のよい第１の維持パルスを連続した維持放電によって壁電荷の減少が発生しても、維持放電が停止する前に第２の維持パルスを挿入することで、十分な壁電荷を補充することができ安定した維持放電を継続させることが可能となる。このように第１の維持パルスを所定の回数連続して印加した場合には、次の維持パルスとして第２の維持パルスを挿入することにより、映像表示品質を低下させることなく効率のよい電力回収が可能となる。なお、所定の回数としては、大きすぎると維持放電が停止するおそれがあり、小さすぎると電力回収効率が低下するので、パネルの特性や駆動条件等により適切に設定することが望ましい。本実施の形態においては所定の回数として３〜５回と設定した。   In this way, by inserting the second sustain pulse having a long pulse duration, there is no possibility that the sustain discharge stops. That is, even if the wall charge is reduced due to the continuous sustain discharge of the first sustain pulse with good power recovery efficiency, sufficient wall charge can be obtained by inserting the second sustain pulse before the sustain discharge stops. Therefore, it is possible to continue the stable sustain discharge. As described above, when the first sustain pulse is continuously applied a predetermined number of times, the second sustain pulse is inserted as the next sustain pulse, thereby efficiently recovering the power without deteriorating the video display quality. Is possible. Note that if the predetermined number of times is too large, the sustain discharge may stop, and if it is too small, the power recovery efficiency decreases. Therefore, it is desirable to set the number appropriately according to the panel characteristics and driving conditions. In the present embodiment, the predetermined number of times is set to 3 to 5 times.

また、サブフィールド数の増加、画素数の増加にともなう書込み時間の増加、あるいはそれ以外の理由により、第１の維持パルスの立下がり期間Ｔ３の時間を立上がり期間Ｔ１の時間より長く設定できない場合であっても、本発明を適用することは可能である。すなわち、立下がり期間の波形がパネルの電極間容量とインダクタンス素子との共振波形の１／２周期未満であり、パルス持続時間の長い第２の維持パルスを作成し、第１の維持パルスを多くとも所定の回数連続して印加した場合には次の維持パルスとして第２の維持パルスを挿入すればよい。   Also, when the time of the falling period T3 of the first sustain pulse cannot be set longer than the time of the rising period T1 due to an increase in the number of subfields, an increase in the writing time accompanying an increase in the number of pixels, or other reasons. Even if it exists, it is possible to apply this invention. That is, the waveform of the falling period is less than ½ period of the resonance waveform of the inter-electrode capacitance of the panel and the inductance element, the second sustain pulse having a long pulse duration is created, and the first sustain pulse is increased. In both cases, the second sustain pulse may be inserted as the next sustain pulse when applied a predetermined number of times.

このように、本発明によれば、映像表示品質を低下させることなく電力回収の効率を改善することができる。   Thus, according to the present invention, the efficiency of power recovery can be improved without degrading the video display quality.

本発明のパネルの駆動方法は、映像表示品質を低下させることなく、電力回収の効率を改善することができ、映像表示装置等として有用である。   The panel driving method of the present invention can improve the efficiency of power recovery without degrading the video display quality, and is useful as a video display device or the like.

本発明の実施の形態における映像表示装置に用いるパネルの構造を示す分解斜視図1 is an exploded perspective view showing a structure of a panel used in a video display device according to an embodiment of the present invention. 同パネルの電極配列図Electrode arrangement of the panel 同映像表示装置の回路ブロック図Circuit block diagram of the video display device 同パネルの各電極に印加する駆動波形図Drive waveform diagram applied to each electrode of the panel 同映像表示装置の維持パルス発生器の回路図Circuit diagram of sustain pulse generator of the video display device 同映像表示装置の維持パルス発生器の動作を説明するためのタイミングチャートTiming chart for explaining the operation of the sustain pulse generator of the video display device

符号の説明Explanation of symbols

１ パネル
４ 走査電極
５ 維持電極
９ データ電極
１３ 走査電極駆動回路
１４ 維持電極駆動回路
２３，２４ 維持パルス発生器
Ｃ コンデンサ
Ｃｐ 電極間容量
ＦＥＴ１〜ＦＥＴ４ スイッチング素子
Ｌ１，Ｌ２ コイル 1 Panel 4 Scan Electrode 5 Sustain Electrode 9 Data Electrode 13 Scan Electrode Drive Circuit 14 Sustain Electrode Drive Circuit 23, 24 Sustain Pulse Generator C Capacitor Cp Interelectrode Capacitance FET1-FET4 Switching Element L1, L2 Coil

Claims (1)

走査電極および維持電極とデータ電極との交差部に放電セルを形成してなるプラズマディスプレイパネルに対して前記走査電極と前記維持電極とに交互に維持パルスを印加する維持期間を設けて映像表示を行うプラズマディスプレイパネルの駆動方法であって、前記プラズマディスプレイパネルの前記走査電極と前記維持電極とに交互に前記維持パルスを印加するための電力回収手段を有する駆動回路を備え、前記維持期間に走査電極と維持電極に印加する維持パルスは、第１の維持パルスと、この第１の維持パルスの間に挿入されかつ前記第１の維持パルスより維持パルス電圧Ｖｓにクランプされる期間が長い第２の維持パルスからなり、かつ前記維持期間は、前記走査電極または前記維持電極に対して前記第１の維持パルスを交互に印加するとともに、前記第１の維持パルスを所定の回数連続して印加した後、前記第２の維持パルスを挿入して印加するように構成し、さらに前記第１の維持パルスの立上がり期間の波形は、前記プラズマディスプレイパネルの容量と前記電力回収手段のインダクタンス素子との共振による波形の１／２周期の波形であるとともに、前記第１の維持パルスの立下がり期間の波形は、前記プラズマディスプレイパネルの容量と前記電力回収手段のインダクタンス素子との共振による波形の１／２周期の波形であり、かつ前記第２の維持パルスの立上がり期間の波形は、前記プラズマディスプレイパネルの容量と前記電力回収手段のインダクタンス素子との共振による波形の１／２周期の波形であるとともに、前記第２の維持パルスの立下がり期間の波形は、前記プラズマディスプレイパネルの容量と前記電力回収手段のインダクタンス素子との共振による波形の１／２周期未満の波形であることを特徴とするプラズマディスプレイパネルの駆動方法。 A plasma display panel having discharge cells formed at intersections of scan electrodes, sustain electrodes, and data electrodes is provided with a sustain period in which sustain pulses are alternately applied to the scan electrodes and the sustain electrodes to display an image. A method for driving a plasma display panel, comprising: a drive circuit having power recovery means for alternately applying the sustain pulse to the scan electrode and the sustain electrode of the plasma display panel, and scanning in the sustain period The sustain pulse applied to the electrode and the sustain electrode is a second sustain pulse and a second period inserted between the first sustain pulse and clamped to the sustain pulse voltage Vs longer than the first sustain pulse. And the first sustain pulse is alternately applied to the scan electrode or the sustain electrode during the sustain period. In addition, the first sustain pulse is continuously applied a predetermined number of times, and then the second sustain pulse is inserted and applied, and the waveform of the rising period of the first sustain pulse is The waveform of the period of the first sustain pulse is a half cycle of the waveform due to resonance between the capacitance of the plasma display panel and the inductance element of the power recovery means, and the waveform of the falling period of the first sustain pulse is The waveform of a half cycle of the waveform due to resonance between the capacitance and the inductance element of the power recovery means, and the waveform of the rising period of the second sustain pulse is the capacitance of the plasma display panel and the power recovery means. The waveform is a half cycle of the waveform due to resonance with the inductance element, and the falling period of the second sustain pulse is Form, a method of driving a plasma display panel, wherein the waveforms of less than half the period of the waveform due to the resonance of the inductance element of the plasma display panel capacitance to the power recovery means.
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