JP4516177B2

JP4516177B2 - Variable gain amplifier circuit

Info

Publication number: JP4516177B2
Application number: JP2000127047A
Authority: JP
Inventors: 正之尾崎
Original assignee: New Japan Radio Co Ltd
Current assignee: New Japan Radio Co Ltd
Priority date: 2000-04-27
Filing date: 2000-04-27
Publication date: 2010-08-04
Anticipated expiration: 2020-04-27
Also published as: JP2001308663A

Description

【０００１】
【発明の属する技術分野】
本発明は、いわゆるＴＶチューナやＢＳチューナなどにおけるｌＦ周波数帯あるいはＲＦ周波数帯の信号を、その入力レベルに応じた増幅度で増幅する可変利得増幅回路に係わり、特に、大入力時の歪み特性の改善を図ったものに関する。
【０００２】
【従来の技術】
従来、この種の回路としては、例えば、図５に示されたようなものがある。以下、同図を参照しつつ、この従来回路について説明する。この従来回路は、入力信号に対して差動増幅動作するよう構成されてなる第１の差動増幅器１００と、この第１の差動増幅器１００の差動出力信号の一方に対して差動的に動作するよう構成されてなる第２の差動増幅器１０１Ａと、同じく第１の差動増幅器１００の差動出力信号の他方に対して差動的に動作するよう構成されてなる第３の差動増幅器１０２Ａとを具備してなるものである。
【０００３】
第１の差動増幅器１００を構成する第１及び第２のトランジスタＱ１，２のべ一スにはそれぞれ抵抗Ｒ１，５を介して所定の第３のバイアス電源Ｖ３の電圧が印加されると共に、入力信号が印加されるようになっており、その増幅出力が第２及び第３の差動増幅器１０１Ａ，１０２Ａへ入力されるようになっている。
【０００４】
また、第２の差動増幅器１０１Ａを構成する第３のトランジスタＱ３及び第３の差動増幅器１０２Ａを構成する第６のトランジスタＱ６の各々のべ一スには、所定の第１のバイアス電源Ｖ１の電圧が印加されるようになっている。
【０００５】
一方、第２の差動増幅器１０１Ａを構成する第４のトランジスタＱ４及び第３の差動増幅器１０２Ａを構成する第５のトランジスタＱ５の各々のべ一スには、所定の第２のバイアス電源Ｖ２の電圧が印加されるようになっている。
【０００６】
かかる構成の可変利得増幅回路においては、第２のバイアス電源Ｖ２を可変バイアス電源とし、第１及び第２の入力端子ＩＮ１，２に印可される入力信号に応じて変化されるようになっており、入力信号が大きい場合には、第２のバイアス電源Ｖ２の電圧は、第１のバイアス電源Ｖ１の電圧より小さくなるように制御されるようになっている。そして、この場合、第４及び第５のトランジスタＱ４，５のコレクタ電圧は第８及び第９の抵抗Ｒ８，９における電圧降下分だけ電源電圧Ｖｃｃの出力電圧よりも小さな値となる。
【０００７】
そして、第２のバイアス電源Ｖ２の電圧変化により抵抗Ｒ８，９に流れる電流が小さくなりすぎることにより、大入力時の歪みが発生する。これは、抵抗Ｒ２を大きくすることと、トランジスタＱ１，２に流れる電流を大きくすることで低減することが可能である。しかし、抵抗Ｒ２を大きくし同一の利得を得るためには負荷抵抗である抵抗Ｒ８，９を大きくしなければならないので高い電源電圧が必要になる。一般的に、使用する装置等の条件により電源電圧や消費電流に制限があるため、大入力時の歪みが良い条件での使用は困難である。
【０００８】
本発明は、上記実情に鑑みてなされたもので、大入力時の歪み特性が劣化することなく、安定した動作が確保できる可変利得増幅回路を提供するものである。
【０００９】
【課題を解決するための手段】
入力信号に対して差動的に動作するよう構成されてなる第１の差動増幅器と、前記第１の差動出力信号の一方に対して差動的に動作するよう構成されてなる第２の差動増幅器と、前記第１の差動出力信号の他方に対して差動的に動作するよう構成されてなる第３の差動増幅器とを具備し、前記第１の差動増幅器は、第１及び第２のトランジスタを用いてなり、これら第１及び第２のトランジスタの各々のべ一スが所定のバイアス状態で入力信号が印加される入力端とされ、前記第２の差動増幅器は、第３及び第４のトランジスタを用いてなり、これら第３及び第４のトランジスタのエミッタは、前記第１の差動増幅器の第１のトランジスタのコレクタに接続され、前記第３の差動増幅器は、第５及び第６のトランジスタを用いてなり、これら第５及び第６のトランジスタのエミッタは、前記第１の差動増幅器の第２のトランジスタのコレクタに接続され、前記第３及び第６のトランジスタのコレクタには電源電圧が印加され、前記第４及び第５のトランジスタの各々のコレクタには、それぞれ負荷抵抗を介して電源電圧が印加され、前記第３及び第６のトランジスタのべ一スには、所定電圧の第１のバイアス電圧が、前記第４及び第５のトランジスタのべ一スには、入力信号に応じて変化させる第２のバイアス電圧が、それぞれ印加されるよう構成された可変利得増幅回路において、前記第２及び第３の差動増幅器の出力から直接コレクタ電流を取り出し、該コレクタ電流またはこれに応じた電流を次段の可変抵抗器に出力する検出器と、前記第１のトランジスタのべ一スと前記第２のトランジスタのべ一スの間に前記検出器の出力を受けて抵抗値が変化し入力信号をシャントする可変抵抗器とを具備されてなるものである。
【００１０】
なお、上記検出回路はカレントミラー回路を応用したものとして好適で、前記可変抵抗器を差動増幅器で構成するものとしてもよい。
【００１１】
【作用】
かかる構成において、前記第３及び第６のトランジスタのべ一スと前記第４及び第５のトランジスタのべ一スとに接続された検出器により大入力信号を検出し、検出器の出力で可変抵抗器の抵抗を小さくすることで、第１及び第２のトランジスタのべ一ス入力信号がシャントされて大入力時の歪み特性が改善される。
【００１２】
【発明の実施の形態】
以下、本発明の実施の形態について、図１乃至図４を参照しつつ説明する。なお、以下に説明する部材、配置などは本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。
【００１３】
最初に、図１を参照しつつこの発明の実施の形態における可変利得増幅回路の構成について説明する。この可変利得増幅回路は、入力段を構成する第１の差動増幅器１００と、次段を構成する第２及び第３の差動増幅器１０１Ａ，１０２Ａと、第２の差動増幅器１０１Ａの各々のべ一ス電圧及び第３の差動増幅器１０２Ａの各々のべ一ス電圧を比較検出する検出器（図にはＳＥＮＣＥと表示）と、検出器の出力により動作する可変抵抗器（図にはＶＯＬと表示）とで構成されたものとなっている。
【００１４】
第１の差動増幅器１００は、ｎｐｎ型の第１及び第２のトランジスタＱ１，２を主たる構成要素としてなるもので、第１のトランジスタＱ１のべ一スには、第１の入力端子ＩＮ１が、第２のトランジスタＱ２のべ一スには、第２の入力端子ＩＮ２が、それぞれ接続されており、各々のべ一スが入力端となっている。
【００１５】
また、第１のトランジスタＱ１のべ一スは、第１の抵抗Ｒ１を介して、第２のトランジスタＱ２のべ一スは、第５の抵抗Ｒ５を介して、共に第３のバイアス電源に接続され、第３のバイアス電源Ｖ３の電圧が印加されている。
【００１６】
一方、第１のトランジスタＱ１のエミッタは、エミッタ抵抗としての第３の抵抗Ｒ３を介して、第２のトランジスタＱ２のエミッタは、エミッタ抵抗としての第４の抵抗Ｒ４を介して、それぞれアースに接続されると共に、双方のエミッタは電流帰還抵抗としての第２の抵抗Ｒ２を介して相互に接続されている。
【００１７】
第１のトランジスタＱ１のコレクタは、第２の差動増幅器１０１Ａを構成する第３及び第４のトランジスタＱ３，４のエミッタに、第２のトランジスタＱ２のコレクタは、第３の差動増幅器１０２Ａを構成する第５及び第６のトランジスタＱ５，６のエミッタに、それぞれ接続されている。
【００１８】
第２の差動増幅器１０１Ａは、ｎｐｎ型の第３及び第４のトランジスタＱ３，Ｑ４を主たる構成要素としてなるもので、第３及び第４のトランジスタＱ３，４の各々のエミッタは、先に述べたように第１のトランジスタＱ１のコレクタに共通に接続される一方、第３のトランジスタＱ３のコレクタは、所定の電源電圧Ｖｃｃが印加されるようになっている。一方、第４のトランジスタＱ４のコレクタは、負荷抵抗としての第９の抵抗Ｒ９に接続されており、この第９の抵抗Ｒ９を介して電源電圧Ｖｃｃが印加されるようになっていると共に、第１の出力端子ＯＵＴ１に接続されており、出力端となっている。
【００１９】
また、第３のトランジスタＱ３のべ一スは、第３の差動増幅器１０２Ａを構成する第６のトランジスタＱ６のべ一スと相互に接続されると共に、第１のバイアス電源Ｖ１に接続されて、所定の電圧が印加され、さらに第７の抵抗Ｒ７を介して第４及び第５のトランジスタＱ４，５のべ一スに接続されている。
【００２０】
一方、第４のトランジスタＱ４のべ一スは、第３の差動増幅器１０２Ａを構成する第５のトランジスタＱ５のべ一スと相互に接続されると共に、バイアス抵抗としての第６の抵抗Ｒ６を介して第２のバイアス電源Ｖ２に接続されて、その電圧が印加されるようになっている。
【００２１】
第３の差動増幅器１０２Ａは、ｎｐｎ型の第５及び第６のトランジスタＱ５，６を主たる構成要素としてなるもので、各々のべ一ス、エミッタの接続は、先に示した通りである。
【００２２】
そして、第５のトランジスタＱ５のコレクタは、負荷抵抗としての第８の抵抗Ｒ８に接続されており、この第８の抵抗Ｒ８を介して電源電圧Ｖｃｃが印加されるようになっていると共に、第２の出力端子ＯＵＴ２に接続されており、出力端となっている。
【００２３】
さらに、第４及び第５のトランジスタＱ４，５のべ一スと第３及び第６のトランジスタＱ３，６のべ一スとの間にその電位差を検出する検出器ＳＥＮＣＥが接統され、検出器ＳＥＮＣＥの出力が可変抵抗器ＶＯＬに接続されている。また、第１のトランジスタＱ１のべ一スから、検出器ＳＥＮＣＥの出力に応じて抵抗値が変化し入力信号をシャントする可変抵抗器ＶＯＬを介して第２のトランジスタＱ２のべ一スに接続されている。検出器及び可変抵抗器の具体例は後述する図２乃至図４に示す。
【００２４】
次に、図１の構成における動作について説明する。まず、前提として、第２のバイアス電源Ｖ２の電圧は、第１及び第２の入力端子ＩＮ１，２に印加される入力信号に応じて変わるものであり、入力信号が小さい場合、出力電圧は大きく、入力信号が大きい場合は小さくなるものとする。また、第２のバイアス電源Ｖ２の電圧が小さい場合に、その大きさは、第１のバイアス電源Ｖ１の電圧以下となるような相互の関係が予め設定されているものとする。
【００２５】
かかる前提のもと、第１及び第２の入力端子ＩＮ１，２に入力信号が印加されると、その入力信号は、第１の差動増幅器１００により増幅され、その増幅出力は、次段の第２及び第３の差動増幅器１０１Ａ，１０２Ａに入力される。例えば、第１及び第２の入力端子ＩＮ１，２に印加された入力信号が小さくなると、それに伴い第２のバイアス電源Ｖ２の電圧は大きくなり、第４及び第５のトランジスタＱ４，５のエミッタ電流が増加し、第３及び第６のトランジスタＱ３，６のエミッタ電流が減少する。さらに入力信号が小さくなると、３及び第６のトランジスタＱ３，６のエミッタ電流は流れなくなる一方、第４及び第５のトランジスタＱ４，５のエミッタ電流は最大となり、それぞれ入力段の第１及び第２のトランジスタＱ１，２のコレクタ電流と等しくなる。これにより第１及び第２の出力端子ＯＵＴ１，２に最大出力が得られる。
【００２６】
次に、入力信号が大きくなった場合の動作を説明する。この場合、入力信号の増大と共に、第２のバイアス電源Ｖ２の電圧は減少していくこととなり、前述とは逆の動作となる。ここで、所定の入力レベル以上であることを、第４及び第５のトランジスタＱ４，５のべ一ス電圧と第３及び第６のトランジスタＱ３，６のべ一ス電圧との電位差の比較により検出器ＳＥＮＣＥが検出する。そして、検出器ＳＥＮＣＥは可変抵抗器ＶＯＬへ抵抗値を下げるように出力する。可変抵抗器ＶＯＬの抵抗値が減少することで、第１及び第２の入力端子ＩＮ１，２の入力端子間でシャント動作することで入力段の第１及び第２のトランジスタＱ１，２のべ一ス間の入力信号が減衰する。つまり、所定の入力レベル以上になると第４及び第５のトランジスタＱ４，５のエミッタ電流を所定の電流以下にならないように、入力端子間でシャント動作し利得を下げることで、大入力時の歪み特性が改善される。
【００２７】
図２は図１に示した可変利得増幅回路の具体的な構成例を示す。なお、図１に示された構成要素と同一の構成要素については、同一の符号を付してその詳細な説明を省略し、以下、異なる点を中心に説明することとする。
本図の検出回路ＳＥＮＣＥは、第３及び第６のトランジスタＱ３，６のベース電圧と、第４及び第５のトランジスタＱ４，５のベース電圧との差を検出し、その検出された電圧差に応じた差動増幅器１０３Ａの出力を可変抵抗器ＶＯＬに出力するように構成されてなるものである。すなわち、この検出回路ＳＥＮＣＥは、ｎｐｎ形の第７及び第８のトランジスタＱ７，８と、ｐｎｐ形の第９及び第１０のトランジスタＱ９，１０と、定電流源Ｉ１とを主たる構成要素としてなり、第７及び第８のトランジスタＱ７，８により第４の差動増幅器１０３Ａが構成される一方、第９及び第１０のトランジスタＱ９，１０により構成されたカレントミラー回路の第９のトランジスタＱ９が第７のトランジスタＱ７の能動負荷となるように接続されて構成されたものとなっている。
【００２８】
すなわち、まず、第７のトランジスタＱ７のベースは、第３及び第６のトランジスタＱ３，６のベースに接続される一方、第８のトランジスタＱ８のベースは、第４及び第５のトランジスタＱ４，５のベースに接続されたものとなっている。
また、第７及び第８のトランジスタＱ７，８は、エミッタが相互に接続されると共に、定電流源Ｉ１に接続される一方、第７のトランジスタＱ７のコレクタは、第９のトランジスタＱ９を介して、第８のトランジスタＱ８のコレクタには直接電源電圧Ｖｃｃが印可されるようになっている。
第９及び第１０のトランジスタＱ９，１０は、ベースが相互に接続され、第１０のトランジスタＱ１０のエミッタに電源電圧Ｖｃｃが印可されるようになっている。また、第９のトランジスタＱ９のベースとコレクタは、相互に接続されたものとなっている。
【００２９】
さらに、第１０のトランジスタＱ１０のコレクタは、一端がアースに接続された第１０の抵抗の他端に接続され、その接続点が次述する可変抵抗器ＶＯＬの制御信号入力段となる第１３のトランジスタＱ１３のベースに接続されたものとなっている。
【００３０】
このような構成であるため、検出回路ＳＥＮＣＥは、第４及び第５のトランジスタＱ４，５のベース電圧が第３及び第６のトランジスタＱ３，６のベース電圧よりも小さい場合には、第７及び第９のトランジスタＱ７，９のコレクタ電流が流れ、これがカレントミラー回路によって取り出され、第１０のトランジスタＱ１０のコレクタにも流れることから、第１０の抵抗Ｒ１０に電圧が発生し、これが第１３のトランジスタＱ１３のバイアス電圧となり、コレクタ電流が次段の可変抵抗器ＶＯＬに出力される。
【００３１】
一方、可変抵抗器ＶＯＬは、上述したように検出回路ＳＥＮＣＥの検出結果に応じて抵抗値が制御されるようになっている。すなわち、ｎｐｎトランジスタからなる第１１，第１２及び第１３のトランジスタＱ１１，１２，１３並びに第１１の抵抗Ｒ１１を主たる構成要素とし、第１１及び第１２のトランジスタＱ１１，１２により第５の差動増幅器１０４が構成される一方、それらのエミッタが相互接続されて第１３のトランジスタＱ１３、第１１の抵抗Ｒ１１を介してアースに接続され、コレクタには電源電圧Ｖｃｃが印可されるようになっている。
【００３２】
従って、例えば入力端子ＩＮ１，２に大きな入力信号が印可される結果、第２のバイアス電源Ｖ２の出力が小さくなり、そのため第８及び第９の抵抗Ｒ８，９に流れる電流が非常に小さくなったとき、検出回路ＳＥＮＣＥから出力があり、可変抵抗回路ＶＯＬの第１３のトランジスタＱ１３が作動するため、第１の入力端子ＩＮ１から第１１のトランジスタＱ１１のベース、エミッタ、第１３のトランジスタＱ１３、第１１の抵抗Ｒ１１を通る電流パスが形成され、同様に入力端子ＩＮ２から第１２のトランジスタＱ１２のベース、エミッタ、第１３のトランジスタＱ１３、第１１の抵抗Ｒ１１を通る電流パスが形成される。従って、所定レベル以上の大入力時においては、入力端子ＩＮ１とＩＮ２がショートされる状態となり、入力信号をシャントすることができる。
【００３３】
図３は図１に示した可変利得増幅回路の具体的な構成の他の例を示す。なお、図１又は図２に示された構成要素と同一の構成要素については、同一の符号を付してその詳細な説明を省略し、以下、異なる点を中心に説明することとする。
本図に示した検出回路ＳＥＮＣＥは、第２の差動増幅器及び第３の差動増幅器１０１Ａ，１０２Ａ各々の出力ＯＵＴ１，２とは反対の出力電流を取り出し、それらを合成した電流値に基づく電圧を次段の可変抵抗器ＶＯＬに出力するように構成されてなるものである。
【００３４】
すなわち、この検出回路ＳＥＮＣＥは、ｐｎｐ形の第１４乃至第１７のトランジスタＱ１４〜１７と、第１２の抵抗Ｒ１２とを主たる構成要素とし、第１４のトランジスタＱ１４のコレクタが自身のベースに相互接続されると共に第３のトランジスタＱ３のコレクタに接続されて能動負荷となる一方、ベースが第１７のトランジスタＱ１７のベースに相互接続されてカレントミラー回路を構成し、他方でも同様に第１５のトランジスタＱ１５が第６のトランジスタＱ６のコレクタに接続して第１６のトランジスタＱ１６と共にカレントミラー回路を構成している。また、第１６及び第１７のコレクタは相互接続され、一端がアースに接続された第１２の抵抗Ｒ１２の他端に接続され、エミッタには電源電圧Ｖｃｃが印可されるようになっている。
【００３５】
このような構成であるため、大入力時、第２のバイアス電源Ｖ２の電圧値が小さくなると、第３及び第６のトランジスタＱ３，Ｑ６のコレクタ電流が増大し、これを第１４及び第１７のトランジスタＱ１４，１７からなるカレントミラー回路並びに第１５及び第１６のトランジスタＱ１５，１６からなるカレントミラー回路でそれぞれ取り出し、それらの合成した電流を第１２の抵抗Ｒ１２に流し、その電圧が第１３のトランジスタＱ１３のバイアス電圧となり、合成されたコレクタ電流が次段の可変抵抗器ＶＯＬに出力される。
本構成によれば、図２に示した定電流源Ｉ１を用いずに済むので、部品点数を少なくすることができる。なお、可変抵抗器ＶＯＬは、図２に示したものと同じである。
【００３６】
図４は図１に示した可変利得増幅回路の具体的な構成のさらに他の例を示す。なお、図１乃至図３に示された構成要素と同一の構成要素については、同一の符号を付してその詳細な説明を省略し、以下、異なる点を中心に説明することとする。
本図に示した検出回路ＳＥＮＣＥは、第２の差動増幅器及び第３の差動増幅器１０１Ａ，１０２Ａ各々の出力ＯＵＴ１，２の出力電流を取り出し、それらを合成した電流値が所定値未満である場合に可変抵抗器ＶＯＬの信号入力端を短絡させ、所定値以上の場合に可変抵抗器ＶＯＬの信号入力端に動作に必要な所定の電圧と電流を印可するように構成されてなるものである。
【００３７】
すなわち、この検出回路ＳＥＮＣＥは、ｐｎｐ形の第１８乃至第２１のトランジスタＱ１８〜２１と、ｎｐｎ形の第２２のトランジスタＱ２２と、第１３及び第１４の抵抗Ｒ１３，１４と、第４のバイアス電源Ｖ４とを主たる構成要素とし、第１８のトランジスタＱ１８のコレクタが自身のベースに接続すると共に第４のトランジスタＱ４のコレクタに第９の抵抗Ｒ９を介して接続されて能動負荷となる一方、ベースが第２１のトランジスタＱ２１のベースに相互接続されてカレントミラー回路を構成し、他方でも同様に第１９のトランジスタＱ１９が第５のトランジスタＱ５のコレクタに第８の抵抗Ｒ８を介して接続し、第２０のトランジスタＱ２０と共にカレントミラー回路を構成している。また、第２０及び第２１のコレクタは相互接続され、一端がアースに接続された第１３の抵抗Ｒ１３の他端と第２２のトランジスタＱ２２のベースに接続され、エミッタには電源電圧Ｖｃｃが印可されるようになっている。
また、第２２のトランジスタＱ２２のコレクタは第１３のトランジスタＱ１３のベースに接続され、エミッタはアースに接続されている。そのコレクタ、エミッタ間には、第１４の抵抗Ｒ１４と第４のバイアス電源Ｖ４が並列接続されている。
【００３８】
このような構成であるため、通常の入力時、第２のバイアス電源Ｖ２には所定の電圧が印可され、第４及び第５のトランジスタＱ４，Ｑ５のコレクタ電流が流れ、これを第１８及び第２１のトランジスタＱ１８，２１からなるカレントミラー回路並びに第１９及び第２０のトランジスタＱ１９，２０からなるカレントミラー回路でそれぞれ取り出し、それらの合成した電流を第１３の抵抗Ｒ１３に流れるので、その電圧がバイアス電圧となり、第２２のトランジスタＱ２２を動作させ、次段の可変抵抗器ＶＯＬの第１３のトランジスタＱ１３のベースをアースに短絡させる。つまりは、可変抵抗器ＶＯＬを動作させず、第１及び第２の入力端子ＩＮ１，２間を開放状態とするので、回路動作は図１に示したものと等価になる。
【００３９】
一方、大入力時、第４及び第５のトランジスタＱ４，５のコレクタ電流は流れなくなるため、第１３の抵抗Ｒ１３による電圧降下で第２２のトランジスタＱ２２のベースエミッタ間電圧を所定値にまで上げることができず、第１３のトランジスタＱ１３のベースをアースに短絡させることができなくなる。従って、第４のバイアス電源Ｖ４の電圧が第１４の抵抗Ｒ１４を介して次段の可変抵抗器ＶＯＬの第１３のトランジスタＱ１３のベースに印可され、図２の説明で述べた電流パスを形成し、第１及び第２の入力端子ＩＮ１，２間がショートされる状態となり、入力信号をシャントすることができる。
なお、可変抵抗器ＶＯＬは、図２及び図３に示したものと同じである。
【００４０】
【発明の効果】
以上、述べたように、本発明によれば、第３及び第６のトランジスタのべ一スと第４及び第５のトランジスタのべ一スとに接続された検出器により大入力を検出し、検出器の出力で可変抵抗器の抵抗を小さくすることで、第１及び第２のトランジスタのべ一ス入力がシャントされて大入力時の歪み特性が改善される。
【００４１】
さらに、大入力時の歪み特性の改善により、第１及び第２のトランジスタＱ１，２のドライブ電流の低減が可能となり、消費電流の低減が図れる。
【図面の簡単な説明】
【図１】本発明の実施の形態を示す図である。
【図２】図１の実施形態の具体例を示す図である。
【図３】図１の実施形態の他の具体例を示す図である。
【図４】図１の実施形態のさらに他の具体例を示す図である。
【図５】従来例を示す図である。
【符号の説明】
Ｒ１〜Ｒ１４：抵抗、Ｑ１〜Ｑ８，Ｑ１１〜Ｑ１３，Ｑ２２：ｎｐｎトランジスタ、Ｑ９，Ｑ１０，Ｑ１４〜Ｑ２１：ｐｎｐトランジスタ、ＩＮ１：第１の入力端子、ＩＮ２：第２の入力端子、Ｖ１：第１のバイアス電源、Ｖ２：第２のバイアス電源、Ｖ３：第３のバイアス電源、Ｖ４：第４のバイアス電源、ＯＵＴ１：第１の出力端子、ＯＵＴ２：第２の出力端子、１００：第１の差動増幅器、１０１Ａ：第２の差動増幅器、１０２Ａ：第３の差動増幅器、１０３Ａ：第４の差動増幅器、１０４：第５の差動増幅器、[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a variable gain amplifier circuit that amplifies a signal in an IF frequency band or an RF frequency band in a so-called TV tuner, BS tuner, etc., with an amplification degree according to the input level. For improvements.
[0002]
[Prior art]
Conventionally, this type of circuit is, for example, as shown in FIG. The conventional circuit will be described below with reference to FIG. This conventional circuit is differential with respect to a first differential amplifier 100 configured to perform a differential amplification operation on an input signal and one of differential output signals of the first differential amplifier 100. A third differential circuit configured to operate differentially with respect to the other differential output signal of the first differential amplifier 100. And a dynamic amplifier 102A.
[0003]
A voltage of a predetermined third bias power source V3 is applied to the bases of the first and second transistors Q1 and 2 constituting the first differential amplifier 100 through resistors R1 and R5, respectively. An input signal is applied, and the amplified output is input to the second and third differential amplifiers 101A and 102A.
[0004]
Each of the third transistor Q3 constituting the second differential amplifier 101A and the sixth transistor Q6 constituting the third differential amplifier 102A has a predetermined first bias power supply V1. The voltage is applied.
[0005]
On the other hand, each of the fourth transistor Q4 constituting the second differential amplifier 101A and the fifth transistor Q5 constituting the third differential amplifier 102A has a predetermined second bias power source V2. The voltage is applied.
[0006]
In the variable gain amplifier circuit having such a configuration, the second bias power source V2 is a variable bias power source, and is changed in accordance with input signals applied to the first and second input terminals IN1 and IN2. When the input signal is large, the voltage of the second bias power supply V2 is controlled to be smaller than the voltage of the first bias power supply V1. In this case, the collector voltages of the fourth and fifth transistors Q4 and Q5 are smaller than the output voltage of the power supply voltage Vcc by the voltage drop across the eighth and ninth resistors R8 and 9.
[0007]
Then, the current flowing through the resistors R8, 9 becomes too small due to the voltage change of the second bias power supply V2, so that distortion at the time of large input occurs. This can be reduced by increasing the resistance R2 and increasing the current flowing through the transistors Q1 and Q2. However, in order to increase the resistance R2 and obtain the same gain, the resistances R8 and R9, which are load resistances, must be increased, so that a high power supply voltage is required. In general, since the power supply voltage and current consumption are limited depending on the conditions of the device to be used, it is difficult to use under conditions where distortion at the time of large input is good.
[0008]
The present invention has been made in view of the above circumstances, and provides a variable gain amplifier circuit that can ensure a stable operation without deteriorating distortion characteristics at the time of large input.
[0009]
[Means for Solving the Problems]
A first differential amplifier configured to operate differentially with respect to an input signal; and a second differential amplifier configured to operate differentially with respect to one of the first differential output signals. And a third differential amplifier configured to operate differentially with respect to the other of the first differential output signals, wherein the first differential amplifier comprises: The first and second transistors are used, and each of the first and second transistors has an input terminal to which an input signal is applied in a predetermined bias state. is made using the third and fourth transistors, third and emitter of the fourth transistor is connected to the collector of the first transistor of said first differential amplifier, said third differential amplifier is constituted by using the fifth and sixth transistors, these The emitter of the fifth and sixth transistor, which is connected to the collector of the second transistor of the first differential amplifier, the power supply voltage is applied to the third and the collector of the sixth transistor, the fourth and A power supply voltage is applied to each collector of the fifth transistor via a load resistor, and a first bias voltage of a predetermined voltage is applied to the bases of the third and sixth transistors. In the variable gain amplifying circuit configured to apply a second bias voltage that changes according to an input signal to the bases of the fourth and fifth transistors, respectively, the second and third differentials removed directly collector current from the output of the amplifier, and a detector for outputting the collector current or a current corresponding to the next stage of the variable resistor, and the first transistor mentioned Ichisu the first In which the resistance value in response to an output of said detector is an altered input signal is and a variable resistor shunting between the mentioned transistors Ichisu.
[0010]
Incidentally, the detection circuit is suitable as an application of the current mirror circuit, may constitute the variable resistor a differential amplifier.
[0011]
[Action]
In such a configuration, a large input signal is detected by a detector connected to the bases of the third and sixth transistors and the bases of the fourth and fifth transistors, and variable according to the output of the detector. By reducing the resistance of the resistor, the base input signals of the first and second transistors are shunted to improve the distortion characteristics at the time of large input.
[0012]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the present invention will be described with reference to FIGS. 1 to 4. The members and arrangements described below do not limit the present invention and can be variously modified within the scope of the gist of the present invention.
[0013]
First, the configuration of the variable gain amplifier circuit according to the embodiment of the present invention will be described with reference to FIG. This variable gain amplifier circuit includes a first differential amplifier 100 that constitutes an input stage, second and third differential amplifiers 101A and 102A that constitute a next stage, and a second differential amplifier 101A. A detector for comparing and detecting the base voltage and the base voltage of each of the third differential amplifiers 102A (shown as SENCE in the figure), and a variable resistor (VOL in the figure) operated by the output of the detector. And display).
[0014]
The first differential amplifier 100 is composed mainly of npn-type first and second transistors Q1 and Q2. The first transistor Q1 has a first input terminal IN1 as a base. A second input terminal IN2 is connected to the base of the second transistor Q2, and each base serves as an input terminal.
[0015]
The base of the first transistor Q1 is connected to the third bias power source via the first resistor R1, and the base of the second transistor Q2 is connected to the third bias power source via the fifth resistor R5. The voltage of the third bias power source V3 is applied.
[0016]
On the other hand, the emitter of the first transistor Q1 is connected to the ground via a third resistor R3 as an emitter resistor, and the emitter of the second transistor Q2 is connected to the ground via a fourth resistor R4 as an emitter resistor. In addition, both emitters are connected to each other via a second resistor R2 as a current feedback resistor.
[0017]
The collector of the first transistor Q1 is the emitter of the third and fourth transistors Q3 and Q4 constituting the second differential amplifier 101A, and the collector of the second transistor Q2 is the third differential amplifier 102A. The fifth and sixth transistors Q5 and Q6 are connected to the emitters of the fifth and sixth transistors Q5 and 6, respectively.
[0018]
The second differential amplifier 101A mainly includes npn-type third and fourth transistors Q3 and Q4. The emitters of the third and fourth transistors Q3 and Q4 are described above. As described above, a common power supply voltage Vcc is applied to the collector of the third transistor Q3 while being commonly connected to the collector of the first transistor Q1. On the other hand, the collector of the fourth transistor Q4 is connected to a ninth resistor R9 as a load resistor, and the power supply voltage Vcc is applied through the ninth resistor R9. 1 is connected to the output terminal OUT1, and serves as an output terminal.
[0019]
The base of the third transistor Q3 is connected to the base of the sixth transistor Q6 constituting the third differential amplifier 102A and is connected to the first bias power source V1. A predetermined voltage is applied and further connected to the bases of the fourth and fifth transistors Q4, 5 via a seventh resistor R7.
[0020]
On the other hand, the base of the fourth transistor Q4 is mutually connected to the base of the fifth transistor Q5 constituting the third differential amplifier 102A, and has a sixth resistor R6 as a bias resistor. The voltage is applied to the second bias power source V2.
[0021]
The third differential amplifier 102A has npn-type fifth and sixth transistors Q5, 6 as main components, and the connection of each base and emitter is as described above.
[0022]
The collector of the fifth transistor Q5 is connected to an eighth resistor R8 as a load resistor, and the power supply voltage Vcc is applied via the eighth resistor R8. 2 is connected to the output terminal OUT2 and serves as an output terminal.
[0023]
Further, a detector SENCE for detecting the potential difference is connected between the bases of the fourth and fifth transistors Q4 and Q5 and the bases of the third and sixth transistors Q3 and Q6. The output of SENSE is connected to the variable resistor VOL. The resistance of the first transistor Q1 is connected to the base of the second transistor Q2 via a variable resistor VOL that changes the resistance value according to the output of the detector SENCE and shunts the input signal. ing. Specific examples of the detector and the variable resistor are shown in FIGS.
[0024]
Next, the operation in the configuration of FIG. 1 will be described. First, as a premise, the voltage of the second bias power source V2 changes according to the input signals applied to the first and second input terminals IN1 and 2, and when the input signal is small, the output voltage is large. When the input signal is large, it is assumed to be small. Further, it is assumed that a mutual relationship is set in advance such that when the voltage of the second bias power supply V2 is small, the magnitude thereof is equal to or lower than the voltage of the first bias power supply V1.
[0025]
Under this premise, when an input signal is applied to the first and second input terminals IN1 and IN2, the input signal is amplified by the first differential amplifier 100, and the amplified output thereof is The signals are input to the second and third differential amplifiers 101A and 102A. For example, when the input signals applied to the first and second input terminals IN1 and IN2 are reduced, the voltage of the second bias power source V2 is increased accordingly, and the emitter currents of the fourth and fifth transistors Q4 and Q5 are increased. Increases, and the emitter currents of the third and sixth transistors Q3, Q6 decrease. When the input signal further decreases, the emitter currents of the third and sixth transistors Q3 and Q6 do not flow, while the emitter currents of the fourth and fifth transistors Q4 and Q5 become maximum, and the first and second transistors of the input stage respectively. Is equal to the collector current of the transistors Q1 and Q2. As a result, the maximum output is obtained at the first and second output terminals OUT1 and OUT2.
[0026]
Next, the operation when the input signal becomes large will be described. In this case, as the input signal increases, the voltage of the second bias power supply V2 decreases, and the operation is the reverse of the above. Here, the fact that the input level is equal to or higher than a predetermined input level is determined by comparing the potential difference between the base voltages of the fourth and fifth transistors Q4 and Q5 and the base voltages of the third and sixth transistors Q3 and Q6. Detector SENCE detects. Then, the detector SENCE outputs to the variable resistor VOL so as to decrease the resistance value. By reducing the resistance value of the variable resistor VOL, the shunt operation is performed between the input terminals of the first and second input terminals IN1 and IN2, so that the first and second transistors Q1 and Q2 in the input stage are all balanced. The input signal between the cables is attenuated. In other words, when the input level exceeds a predetermined level, the emitter currents of the fourth and fifth transistors Q4 and Q5 are shunted between the input terminals so that the emitter currents are not lower than the predetermined level. The characteristics are improved.
[0027]
FIG. 2 shows a specific configuration example of the variable gain amplifier circuit shown in FIG. The same components as those shown in FIG. 1 are denoted by the same reference numerals, and detailed description thereof is omitted. Hereinafter, different points will be mainly described.
The detection circuit SENCE in the figure detects the difference between the base voltages of the third and sixth transistors Q3 and Q6 and the base voltages of the fourth and fifth transistors Q4 and Q5, and the detected voltage difference is detected. The output of the corresponding differential amplifier 103A is output to the variable resistor VOL. That is, the detection circuit SENCE has npn-type seventh and eighth transistors Q7 and Q8, pnp-type ninth and tenth transistors Q9 and Q10, and a constant current source I1 as main components. The fourth differential amplifier 103A is configured by the seventh and eighth transistors Q7 and Q8, while the ninth transistor Q9 of the current mirror circuit configured by the ninth and tenth transistors Q9 and Q10 is the seventh differential amplifier 103A. The transistor Q7 is connected to be an active load.
[0028]
That is, first, the base of the seventh transistor Q7 is connected to the bases of the third and sixth transistors Q3, Q6, while the base of the eighth transistor Q8 is connected to the fourth and fifth transistors Q4,5. It is connected to the base of.
The seventh and eighth transistors Q7 and Q8 are connected to the constant current source I1 with their emitters connected to each other, while the collector of the seventh transistor Q7 is connected via the ninth transistor Q9. The power supply voltage Vcc is directly applied to the collector of the eighth transistor Q8.
The bases of the ninth and tenth transistors Q9 and Q10 are connected to each other, and the power supply voltage Vcc is applied to the emitter of the tenth transistor Q10. The base and collector of the ninth transistor Q9 are connected to each other.
[0029]
Further, the collector of the tenth transistor Q10 is connected to the other end of the tenth resistor, one end of which is connected to the ground, and the connection point serves as the control signal input stage of the variable resistor VOL described below. It is connected to the base of the transistor Q13.
[0030]
Due to such a configuration, the detection circuit SENCE has the seventh and fifth transistors Q4 and 5 when the base voltages of the third and sixth transistors Q3 and 6 are smaller than the base voltages of the third and sixth transistors Q3 and Q6. Since the collector current of the ninth transistors Q7 and 9 flows and is taken out by the current mirror circuit and also flows to the collector of the tenth transistor Q10, a voltage is generated in the tenth resistor R10, which is the thirteenth transistor. A bias voltage is applied to Q13, and the collector current is output to the variable resistor VOL at the next stage.
[0031]
On the other hand, as described above, the resistance value of the variable resistor VOL is controlled according to the detection result of the detection circuit SENCE. That is, the eleventh, twelfth and thirteenth transistors Q11, 12, 13 and the eleventh resistor R11 made up of npn transistors are the main constituent elements, and the fifth differential amplifier is constituted by the eleventh and twelfth transistors Q11, 12. While 104 is configured, their emitters are interconnected and connected to the ground via a thirteenth transistor Q13 and an eleventh resistor R11, and the power supply voltage Vcc is applied to the collector.
[0032]
Therefore, for example, as a result of applying a large input signal to the input terminals IN1 and 2, the output of the second bias power supply V2 becomes small, and therefore the current flowing through the eighth and ninth resistors R8 and 9 becomes very small. Since there is an output from the detection circuit SENCE and the thirteenth transistor Q13 of the variable resistance circuit VOL operates, the base, emitter, thirteenth transistor Q13, eleventh transistor of the eleventh transistor Q11 from the first input terminal IN1 are operated. A current path passing through the resistor R11 is formed, and similarly, a current path passing through the base and emitter of the twelfth transistor Q12, the thirteenth transistor Q13, and the eleventh resistor R11 is formed from the input terminal IN2. Therefore, at the time of large input exceeding a predetermined level, the input terminals IN1 and IN2 are short-circuited, and the input signal can be shunted.
[0033]
FIG. 3 shows another example of a specific configuration of the variable gain amplifier circuit shown in FIG. The same components as those shown in FIG. 1 or FIG. 2 are denoted by the same reference numerals, and detailed description thereof will be omitted. Hereinafter, different points will be mainly described.
The detection circuit SENCE shown in the figure takes out an output current opposite to the outputs OUT1 and OUT2 of each of the second differential amplifier and the third differential amplifier 101A and 102A, and a voltage based on a combined current value. Is output to the variable resistor VOL in the next stage.
[0034]
That is, the detection circuit SENCE mainly includes pnp-type 14th to 17th transistors Q14 to Q17 and a twelfth resistor R12, and the collector of the 14th transistor Q14 is interconnected to its base. And the active transistor connected to the collector of the third transistor Q3, while the base is interconnected to the base of the seventeenth transistor Q17 to form a current mirror circuit. A current mirror circuit is configured together with the sixteenth transistor Q16 by connecting to the collector of the sixth transistor Q6. The sixteenth and seventeenth collectors are interconnected, one end is connected to the other end of the twelfth resistor R12 connected to the ground, and the power supply voltage Vcc is applied to the emitter.
[0035]
Due to such a configuration, when the voltage value of the second bias power supply V2 becomes small at the time of large input, the collector currents of the third and sixth transistors Q3 and Q6 increase, and this becomes the 14th and 17th. The current mirror circuit composed of the transistors Q14 and 17 and the current mirror circuit composed of the fifteenth and sixteenth transistors Q15 and Q16 are respectively taken out, and the combined current flows through the twelfth resistor R12, and the voltage is the thirteenth transistor. It becomes the bias voltage of Q13, and the combined collector current is output to the variable resistor VOL at the next stage.
According to this configuration, since the constant current source I1 shown in FIG. 2 is not used, the number of parts can be reduced. The variable resistor VOL is the same as that shown in FIG.
[0036]
FIG. 4 shows still another example of the specific configuration of the variable gain amplifier circuit shown in FIG. The same components as those shown in FIGS. 1 to 3 are denoted by the same reference numerals, and detailed description thereof will be omitted. Hereinafter, different points will be mainly described.
The detection circuit SENCE shown in this figure takes out the output currents of the outputs OUT1 and OUT2 of the second differential amplifier and the third differential amplifier 101A and 102A, and the combined current value is less than a predetermined value. In this case, the signal input terminal of the variable resistor VOL is short-circuited, and a predetermined voltage and current necessary for operation are applied to the signal input terminal of the variable resistor VOL when the value is equal to or greater than a predetermined value. .
[0037]
That is, the detection circuit SENCE includes the pnp-type 18th to 21st transistors Q18 to Q21, the npn-type 22nd transistor Q22, the 13th and 14th resistors R13 and R14, and the fourth bias power supply. V4 is the main component, and the collector of the eighteenth transistor Q18 is connected to its own base and connected to the collector of the fourth transistor Q4 via the ninth resistor R9 to become an active load. A current mirror circuit is configured by being interconnected to the base of the 21st transistor Q21. Similarly, the 19th transistor Q19 is connected to the collector of the 5th transistor Q5 via the 8th resistor R8. A current mirror circuit is formed together with the transistor Q20. The twentieth and twenty-first collectors are interconnected, and one end is connected to the other end of the thirteenth resistor R13 connected to the ground and the base of the twenty-second transistor Q22, and the power supply voltage Vcc is applied to the emitter. It has become so.
The collector of the twenty-second transistor Q22 is connected to the base of the thirteenth transistor Q13, and the emitter is connected to the ground. A fourteenth resistor R14 and a fourth bias power source V4 are connected in parallel between the collector and the emitter.
[0038]
Due to such a configuration, during normal input, a predetermined voltage is applied to the second bias power source V2, and collector currents of the fourth and fifth transistors Q4 and Q5 flow. The current mirror circuit composed of 21 transistors Q18 and 21 and the current mirror circuit composed of the 19th and 20th transistors Q19 and 20 take out the combined currents through the 13th resistor R13, so that the voltage is biased. The voltage becomes the 22nd transistor Q22 is operated, and the base of the 13th transistor Q13 of the variable resistor VOL in the next stage is short-circuited to the ground. That is, since the variable resistor VOL is not operated and the first and second input terminals IN1 and IN2 are opened, the circuit operation is equivalent to that shown in FIG.
[0039]
On the other hand, since the collector currents of the fourth and fifth transistors Q4 and 5 do not flow at the time of large input, the voltage between the base and the emitter of the twenty-second transistor Q22 is raised to a predetermined value by the voltage drop by the thirteenth resistor R13. Thus, the base of the thirteenth transistor Q13 cannot be short-circuited to the ground. Therefore, the voltage of the fourth bias power source V4 is applied to the base of the thirteenth transistor Q13 of the variable resistor VOL at the next stage through the fourteenth resistor R14, thereby forming the current path described in the explanation of FIG. The first and second input terminals IN1 and IN2 are short-circuited, and the input signal can be shunted.
The variable resistor VOL is the same as that shown in FIGS.
[0040]
【The invention's effect】
As described above, according to the present invention, a large input is detected by the detectors connected to the bases of the third and sixth transistors and the bases of the fourth and fifth transistors, By reducing the resistance of the variable resistor at the output of the detector, the base inputs of the first and second transistors are shunted, and the distortion characteristics at the time of large input are improved.
[0041]
Furthermore, by improving the distortion characteristics at the time of large input, the drive current of the first and second transistors Q1 and Q2 can be reduced, and the current consumption can be reduced.
[Brief description of the drawings]
FIG. 1 is a diagram showing an embodiment of the present invention.
FIG. 2 is a diagram showing a specific example of the embodiment of FIG.
FIG. 3 is a diagram showing another specific example of the embodiment of FIG. 1;
FIG. 4 is a diagram showing still another specific example of the embodiment of FIG. 1;
FIG. 5 is a diagram illustrating a conventional example.
[Explanation of symbols]
R1-R14: resistors, Q1-Q8, Q11-Q13, Q22: npn transistors, Q9, Q10, Q14-Q21: pnp transistors, IN1: first input terminal, IN2: second input terminal, V1: first Bias power source, V2: second bias power source, V3: third bias power source, V4: fourth bias power source, OUT1: first output terminal, OUT2: second output terminal, 100: first difference Dynamic amplifier, 101A: second differential amplifier, 102A: third differential amplifier, 103A: fourth differential amplifier, 104: fifth differential amplifier,

Claims

入力信号に対して差動的に動作するよう構成されてなる第１の差動増幅器と、前記第１の差動増幅器の差動出力信号の一方に対して差動的に動作するよう構成されてなる第２の差動増幅器と、前記第１の差動増幅器の差動出力信号の他方に対して差動的に動作するよう構成されてなる第３の差動増幅器とを具備し、前記第１の差動増幅器は、第１及び第２のトランジスタを用いてなり、これら第１及び第２のトランジスタの各々のべ一スが所定のバイアス状態で入力信号が印加される入力端とされ、前記第２の差動増幅器は、第３及び第４のトランジスタを用いてなり、これら第３及び第４のトランジスタのエミッタは、前記第１の差動増幅器の第１のトランジスタのコレクタに接続され、前記第３の差動増幅器は、第５及び第６のトランジスタを用いてなり、これら第５及び第６のトランジスタのエミッタは、前記第１の差動増幅器の第２のトランジスタのコレクタに接続され、前記第３及び第６のトランジスタのコレクタには電源電圧が印加され、前記第４及び第５のトランジスタの各々のコレクタには、それぞれ負荷抵抗を介して電源電圧が印加され、前記第３及び第６のトランジスタのべ一スには、所定電圧の第１のバイアス電圧が、前記第４及び第５のトランジスタのべ一スには、入力信号に応じて変化させる第２のバイアス電圧が、それぞれ印加されるよう構成された可変利得増幅回路において、前記第３及び第６のトランジスタのコレクタと電源間に接続され、前記第３及び第６のトランジスタのコレクタ電流そのものを直接検出し、該コレクタ電流の値に応じた電流を可変抵抗器に出力する検出器と、前記第１のトランジスタのべ一スと前記第２のトランジスタのべ一スの間に前記検出器の出力を受けて抵抗値が変化し入力信号をシャントする前記可変抵抗器とを具備することを特徴とした可変利得増幅回路。A first differential amplifier configured to operate differentially with respect to an input signal; and configured to operate differentially with respect to one of the differential output signals of the first differential amplifier. And a third differential amplifier configured to operate differentially with respect to the other differential output signal of the first differential amplifier, and The first differential amplifier includes first and second transistors, and each of the first and second transistors has an input terminal to which an input signal is applied in a predetermined bias state. the second differential amplifier is constituted by using the third and fourth transistors, the emitter of the third and fourth transistors, connected to the collector of the first transistor of said first differential amplifier is, the third differential amplifier, the fifth and sixth transients of It with data, emitter jitter of the fifth and sixth transistors are connected to said collector of the second transistor of the first differential amplifier, the collector of said third and sixth transistor A power supply voltage is applied, a power supply voltage is applied to each collector of the fourth and fifth transistors via a load resistor, and a predetermined voltage is applied to the bases of the third and sixth transistors. In a variable gain amplifier circuit configured such that a second bias voltage is applied to each of the fourth and fifth transistors in accordance with an input signal. the third and connected sixth between transistor collector and a power supply to the detect the collector current itself of the third and sixth transistors directly conductive in response to the value of the collector current Shunt and a detector output to the variable resistor, the first transistor mentioned mentioned second transistor and Ichisu receives the output of the detector during Ichisu resistance value changes the input signal A variable gain amplifier circuit comprising the variable resistor.

前記検出器は、前記第３及び第６のトランジスタのコレクタの各々に接続した２つのカレントミラー回路を具備し、該２つのカレントミラー回路から取り出した前記第３及び第６のトランジスタのコレクタ電流の値に応じた電流を前記可変抵抗器に出力することを特徴とする請求項１記載の可変利得増幅回路。The detector includes two current mirror circuits connected to the collectors of the third and sixth transistors, respectively, and the collector currents of the third and sixth transistors extracted from the two current mirror circuits . variable gain amplifier circuit according to claim 1, wherein the outputting a current corresponding to the value to the variable resistor.

前記検出器を前記第４及び第５のトランジスタのコレクタと電源間に接続され、前記第４及び第５のトランジスタのコレクタ電流そのものを直接検出し、該コレクタ電流の値に応じた電流を前記可変抵抗器に出力する検出器に代えたことを特徴とした請求項１記載の可変利得増幅回路。 The detector is connected between the collectors of the fourth and fifth transistors and a power source, and directly detects the collector currents of the fourth and fifth transistors, and the current corresponding to the value of the collector current is variable. 2. The variable gain amplifier circuit according to claim 1, wherein the detector is replaced with a detector that outputs to a resistor.

前記検出器は、前記第４及び第５のトランジスタのコレクタの各々と接続した２つのカレントミラー回路と、コレクタとエミッタが前記可変抵抗器の入力とアース間に接続され、ベースに前記２つのカレントミラー回路から取り出したコレクタ電流が入力されるトランジスタと、該トランジスタに並列接続された負荷抵抗及びバイアス電源とを具備し、前記第４及び第５のトランジスタのコレクタ電流の大きさに応じて前記バイアス電源を前記可変抵抗器の入力に繋ぐことを特徴とする請求項３記載の可変利得増幅回路。The detector has two current mirror circuits connected to each of the collectors of the fourth and fifth transistors, a collector and an emitter connected between the input of the variable resistor and ground, and the two current mirrors at the base. A transistor to which a collector current extracted from the mirror circuit is input; a load resistor and a bias power source connected in parallel to the transistor; and the bias depending on the magnitude of the collector current of the fourth and fifth transistors 4. The variable gain amplifier circuit according to claim 3 , wherein a power source is connected to an input of the variable resistor.

前記可変抵抗器は、前記入力信号に対して差動的に動作するよう構成されてなる第４の差動増幅器と、前記検出器の出力がベースに入力されるトランジスタとを具備し、前記第４の差動増幅器は２つのトランジスタからなり、該２つのトランジスタのベースの各々が前記第１及び第２のトランジスタの各々のベースに接続され、前記２つのトランジスタのコレクタに電源電圧が印加され、前記２つのトランジスタのエミッタが負荷抵抗を介してアースに接続され、前記検出器の出力が入力されるトランジスタのコレクタとエミッタが前記２つのトランジスタのエミッタと前記アースの間に接続されていることを特徴とする請求項１乃至４記載の可変利得増幅回路。The variable resistor includes a fourth differential amplifier configured to operate differentially with respect to the input signal, and a transistor having an output of the detector input to a base. 4 of the differential amplifier comprises two transistors, the base of each of said two transistors is connected to the base of each of said first and second transistors, the power supply voltage is a sign addition to the collector of said two transistors The emitters of the two transistors are connected to ground through a load resistor, and the collector and emitter of the transistor to which the output of the detector is input are connected between the emitters of the two transistors and the ground. The variable gain amplifier circuit according to any one of claims 1 to 4 .