JP4514646B2 - Electromagnetic interference analysis method, electromagnetic interference analysis apparatus, and semiconductor device manufacturing method using the same - Google Patents

Electromagnetic interference analysis method, electromagnetic interference analysis apparatus, and semiconductor device manufacturing method using the same Download PDF

Info

Publication number
JP4514646B2
JP4514646B2 JP2005130012A JP2005130012A JP4514646B2 JP 4514646 B2 JP4514646 B2 JP 4514646B2 JP 2005130012 A JP2005130012 A JP 2005130012A JP 2005130012 A JP2005130012 A JP 2005130012A JP 4514646 B2 JP4514646 B2 JP 4514646B2
Authority
JP
Japan
Prior art keywords
noise
power supply
analysis
circuit element
circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2005130012A
Other languages
Japanese (ja)
Other versions
JP2005260269A (en
Inventor
健二 島崎
将三 平野
りつ子 倉薗
正範 堤
かおり 松井
久人 吉田
洋行 辻川
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Corp
Panasonic Holdings Corp
Original Assignee
Panasonic Corp
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Panasonic Corp, Matsushita Electric Industrial Co Ltd filed Critical Panasonic Corp
Priority to JP2005130012A priority Critical patent/JP4514646B2/en
Publication of JP2005260269A publication Critical patent/JP2005260269A/en
Application granted granted Critical
Publication of JP4514646B2 publication Critical patent/JP4514646B2/en
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Landscapes

  • Design And Manufacture Of Integrated Circuits (AREA)

Description

本発明は、電磁波障害（ＥＭＳ：Electromagnetic susceptibility）解析方法および電磁波障害解析装置およびこれを用いた半導体装置の製造方法に係り、特に、大規模でかつ高速駆動のＬＳＩ(大規模半導体集積回路)に対して高速かつ高精度のＥＭＳ解析を行い、電磁放射による直接ＥＭＳと電源からの間接ＥＭＳとを解析する方法に関する。   The present invention relates to an electromagnetic interference (EMS) analysis method, an electromagnetic interference analysis apparatus, and a semiconductor device manufacturing method using the electromagnetic interference analysis apparatus, and more particularly to a large-scale LSI (large-scale semiconductor integrated circuit) that is driven at high speed. The present invention relates to a method for performing high-speed and high-accuracy EMS analysis and analyzing direct EMS by electromagnetic radiation and indirect EMS from a power source.

半導体集積回路の高速化、高集積化に伴い、半導体集積回路が外部からのノイズにより誤動作を起こす電磁波障害(ＥＭＳ)が問題となっている。   As semiconductor integrated circuits have been increased in speed and integration, there has been a problem of electromagnetic interference (EMS) in which the semiconductor integrated circuit malfunctions due to external noise.

ＥＭＳが発生する原因の１つとして、半導体集積回路外部から電源線に入ったノイズが半導体集積回路内部へと伝播し、これが信号線や各機能素子に影響を与え、誤動作を引き起こすことが考えられる。従来、半導体集積回路が受けるノイズによる誤動作を解析するために設計段階において回路シミュレータやより高速な遅延シミュレータによって半導体集積回路の信号線にノイズが発生した場合のシミュレーションを行い、ノイズによって誤動作を引き起こすかどうかを調べるという取り組みはおこなっていた。   One possible cause of EMS is that noise entering the power supply line from the outside of the semiconductor integrated circuit propagates to the inside of the semiconductor integrated circuit, which affects the signal line and each functional element and causes malfunction. . Conventionally, in order to analyze malfunction caused by noise received by a semiconductor integrated circuit, a simulation is performed when noise occurs in the signal line of the semiconductor integrated circuit by a circuit simulator or a faster delay simulator at the design stage. There was an effort to find out.

また、ＥＭＳノイズ以外のノイズの解析方法として、ＬＳＩの信号配線間のクロストークノイズを解析する方法がある。その一例として、図３２に示すように、信号配線間のノイズを解析すべく、加害者側の回路素子が出力した信号変化が並行した信号配線間のカップリング容量により被害者側の回路素子に伝播するノイズを解析する方法が提案されている（特許第２０７６８５８号）。この技術では信号線と電源線の間に発生する影響を考慮してはおらず、したがって、ＥＭＳノイズを解析することが出来ないという問題があった。   As a method for analyzing noise other than EMS noise, there is a method for analyzing crosstalk noise between LSI signal wirings. As an example, as shown in FIG. 32, in order to analyze the noise between the signal lines, the signal change output from the circuit element on the perpetrator side is coupled to the circuit element on the victim side due to the coupling capacitance between the signal lines in parallel. A method for analyzing propagating noise has been proposed (Japanese Patent No. 20768858). This technique does not consider the influence generated between the signal line and the power supply line, and therefore has a problem that EMS noise cannot be analyzed.

また、ＳＰＩＣＥなどのトランジスタレベルシミュレータにより、図３３に示すように電源にノイズを含む信号Ｓをいれて解析することはできるが、誤動作の解明には多数のテストパターンを流し、各回路素子（ゲート）の出力信号をチェックし、期待する出力と異なる値がでることを確認しなければ、問題発生個所をつかむことができない。   In addition, a transistor level simulator such as SPICE can be used to analyze a signal S including noise in the power supply as shown in FIG. 33. However, in order to clarify the malfunction, a large number of test patterns are sent to each circuit element (gate). If the output signal of () is checked and it is confirmed that a value different from the expected output is obtained, the location of the problem cannot be grasped.

つまり、全てのセルにプローブを配することなしには完全に問題発生個所をつかむことはできず、大規模ＬＳＩの場合はこの作業が究めて困難である。   In other words, the problem location cannot be completely grasped without arranging probes in all the cells, and this work is difficult in the case of a large-scale LSI.

また、問題発生個所をつかむことはできても、どのゲートを修正すべきかわからないという問題があった。   There was also a problem that although the problem location could be grasped, it was not known which gate should be corrected.

また、多数のテストベクタを使用しても、ＬＳＩが動いている状態にしないことには１００％は問題発生個所をつかむことはできない。   Also, even if a large number of test vectors are used, 100% cannot grasp the problem location unless the LSI is moved.

このように、上述した従来技術は、大規模な集積回路に対しては膨大なシミュレーション時間が必要となる。また、回路内部の回路素子が引き起こす信号変化が原因で信号線にノイズが発生した場合すなわちクロストークノイズについては考慮しているが、電源線にノイズが発生した場合すなわち間接ＥＭＳの半導体集積回路内部への影響や、電磁放射により半導体集積回路内部にノイズが発生した場合すなわち直接ＥＭＳについては考慮されていない。また、ＥＭＳの影響の仕方の解析やＥＭＳ対策のための回路の修正が困難である。   As described above, the above-described conventional technique requires enormous simulation time for a large-scale integrated circuit. Further, when noise is generated in the signal line due to a signal change caused by a circuit element in the circuit, that is, crosstalk noise is considered, but when noise occurs in the power line, that is, in the semiconductor integrated circuit of the indirect EMS. The case where noise is generated inside the semiconductor integrated circuit due to the influence on the electromagnetic field or electromagnetic radiation, that is, direct EMS is not considered. Further, it is difficult to analyze the influence of EMS and to correct the circuit for EMS countermeasures.

このため、回路の大型化が進むにつれて、半導体集積回路では外部からの電源ノイズ（間接ＥＭＳ）や電磁波による輻射ノイズ（直接ＥＭＳ）による誤動作が深刻な問題となっている。従来、外部からのノイズに対する半導体集積回路の耐性を調べるため、半導体集積回路を製品化した後、実際に半導体集積回路に電源ノイズを与えたり外部より強い電磁波を与えて外部のノイズに対する半導体集積回路の耐性を評価するという方法がとられている。そして、当該半導体集積回路が、ノイズに対する耐性が低い場合は半導体集積回路内にデカップリングコンデンサを挿入したり、回路を修正することでノイズに対する耐性強化を行なっていた。   For this reason, as the circuit size increases, malfunctions due to external power supply noise (indirect EMS) or electromagnetic radiation noise (direct EMS) have become serious problems in semiconductor integrated circuits. Conventionally, in order to investigate the tolerance of a semiconductor integrated circuit against external noise, after the semiconductor integrated circuit is commercialized, the semiconductor integrated circuit against external noise is actually given a power supply noise to the semiconductor integrated circuit or an electromagnetic wave stronger than the outside. The method of evaluating the tolerance of the is taken. When the semiconductor integrated circuit is low in noise resistance, the decoupling capacitor is inserted in the semiconductor integrated circuit or the circuit is modified to enhance the noise resistance.

このように従来は、半導体集積回路を製品化した後に外部からのノイズに対する耐性について検査を行なっているため、検査時に外部からのノイズに対する問題があった場合は半導体集積回路の修正が必要となり設計期間が増大すると言う問題があった。   In this way, since conventional semiconductor integrated circuits have been inspected for resistance to external noise after commercialization, if there is a problem with external noise during inspection, the semiconductor integrated circuit must be modified and designed. There was a problem that the period would increase.

本発明は前記実情に鑑みてなされたもので、ＬＳＩの大規模化・高速化を維持しつつも電磁波障害を低減するための方法に関するものである。   The present invention has been made in view of the above circumstances, and relates to a method for reducing electromagnetic interference while maintaining the large scale and high speed of LSI.

すなわち、本発明は、外部から電源にノイズが入る間接ＥＭＳによる誤動作および、電磁波放射による直接ＥＭＳによる誤動作を防止し、容易に信頼性の高い半導体集積回路装置のレイアウトを提供することを目的とする。   That is, an object of the present invention is to provide an easy and reliable layout of a semiconductor integrated circuit device by preventing malfunction caused by indirect EMS in which noise enters the power supply from the outside and malfunction caused by direct EMS due to electromagnetic radiation. .

また、本発明は、大規模な半導体集積回路において、電源配線のノイズ波形の伝播を求めることにより設計段階でノイズの影響で潜在的に回路の誤動作を引き起こしやすい箇所を容易に特定する方法を提供することを目的とする。   In addition, the present invention provides a method for easily identifying a location that is likely to cause a malfunction of a circuit due to noise at the design stage by obtaining propagation of a noise waveform of a power supply wiring in a large-scale semiconductor integrated circuit. The purpose is to do.

さらにまた、本発明は、電源ノイズに対する回路動作の検証をシミュレーションで行うことにより、製品化する前に半導体集積回路のノイズの耐性を強化することを目的とする。   Still another object of the present invention is to enhance the noise resistance of a semiconductor integrated circuit before commercialization by verifying circuit operation against power supply noise by simulation.

上記目的を達成するため、本発明は、ＬＳＩの電磁波障害を解析する方法であって、電源ノイズの伝播経路において、電源ノイズにより出力結果あるいは内部状態を変えるノイズの閾値を算出しこれをライブラリに格納するライブラリ化工程と、前記ライブラリを参照しつつ、前記ＬＳＩの全回路素子について、電源ノイズの影響を受けるか否かを解析する解析工程とを含むことを特徴とする。   In order to achieve the above object, the present invention is a method for analyzing an electromagnetic wave interference of an LSI, and in a power supply noise propagation path, a noise threshold value that changes an output result or an internal state due to power supply noise is calculated and stored in a library. A library storing step for storing, and an analyzing step for analyzing whether or not all circuit elements of the LSI are affected by power supply noise while referring to the library.

かかる構成によれば、閾値をライブラリ化することにより、容易に効率良く解析を行なうことが可能となる。   According to such a configuration, it is possible to perform analysis easily and efficiently by making the threshold value into a library.

また、本発明は、前記ライブラリ化工程が、回路素子の通過可能な最小の電源ノイズの電圧あるいは電流波形のピーク、幅、形状のいずれかの関数あるいは値をライブラリに格納する工程を含むものを含む。   Further, in the invention, the library forming step includes a step of storing, in the library, a function or value of a minimum power supply noise voltage or current waveform peak, width, or shape that can be passed through the circuit element. Including.

本発明は、前記ライブラリ化工程が、回路素子の端子に入力し、回路素子の端子を出力するあるいは内部状態を変更する経路のノイズの閾値を前記ライブラリに格納する工程を含むものを含む。   According to the present invention, the library forming step includes a step of storing a noise threshold value of a path for inputting to the terminal of the circuit element and outputting the terminal of the circuit element or changing the internal state in the library.

上記構成によれば、より高効率の解析を行なうことが可能となる。   According to the above configuration, it is possible to perform analysis with higher efficiency.

本発明は、前記解析工程が、回路素子の端子に入力し、回路素子の端子を出力するあるいは内部状態を変更する経路を解析する工程を含むものを含む。   In the present invention, the analyzing step includes a step of analyzing a path that is input to a terminal of a circuit element and outputs the terminal of the circuit element or changes an internal state.

本発明は、前記解析工程が、経路の情報を記録する記録工程を含むものを含む。   In the present invention, the analysis step includes a recording step of recording route information.

本発明は、前記記録工程が、ノイズの伝播する回路素子を記録する工程を含むものを含む。   In the present invention, the recording step includes a step of recording a circuit element through which noise propagates.

本発明は、前記記録工程が、ノイズの伝播するレジスタ素子を記録する工程を含むものを含む。   In the present invention, the recording step includes a step of recording a register element through which noise propagates.

本発明は、前記記録工程が、ノイズの伝播する回路素子を仮想的に異なるドライブ能力の回路素子に変更した際のダメージを記録する工程を含むものを含む。   In the present invention, the recording step includes a step of recording damage when a circuit element through which noise propagates is changed to a circuit element having virtually different drive capability.

本発明は、前記記録工程が、経路上のノイズに弱い回路素子を記録する工程を含むものを含む。   In the present invention, the recording step includes a step of recording a circuit element that is vulnerable to noise on the path.

本発明は、前記解析工程が、電磁波解析を行う電磁波解析工程により、前記電源ノイズを算出する工程を含むものを含む。   In the present invention, the analysis step includes a step of calculating the power supply noise by an electromagnetic wave analysis step of performing electromagnetic wave analysis.

本発明は、前記解析工程が、指定された回路素子への経路上のノイズに弱い回路素子を記録する工程を含むものを含む。   According to the present invention, the analysis step includes a step of recording a circuit element that is vulnerable to noise on a path to a designated circuit element.

本発明は、前記解析工程が、レジスタ素子への経路上のノイズに弱い回路素子を記録するものを含む。   In the present invention, the analysis step records a circuit element that is vulnerable to noise on a path to the register element.

上記構成によれば、電磁波障害を生じやすい個所をより容易に検出し記録することにより、対策処理を行なう際の効率が大幅に向上する。   According to the above configuration, the efficiency at the time of performing the countermeasure processing is greatly improved by more easily detecting and recording the portion where the electromagnetic interference is likely to occur.

本発明は、ＬＳＩの電磁波障害を解析する解析装置であって、電源ノイズの伝播経路において、電源ノイズにより出力結果あるいは内部状態を変えるノイズの閾値を格納するライブラリと、前記ライブラリを参照しつつ、前記ＬＳＩの全回路素子について、電源ノイズの影響を受けるか否かを解析する解析手段とを含むことを特徴とする。   The present invention is an analysis apparatus for analyzing an electromagnetic wave interference of an LSI, and in a power supply noise propagation path, a library for storing a noise threshold value that changes an output result or an internal state due to power supply noise, and referring to the library, And analyzing means for analyzing whether or not all the circuit elements of the LSI are affected by power supply noise.

かかる構成によれば、閾値をライブラリ化することにより、容易に効率良く解析を行なうことが可能となる。   According to such a configuration, it is possible to perform analysis easily and efficiently by making the threshold value into a library.

本発明によれば、前記解析工程で解析されたノイズに対して弱いセルとそれらの間の経路をハイライト表示する表示工程を含むものを含む。   The present invention includes a display step of highlighting cells that are weak against noise analyzed in the analysis step and a path between them.

本発明によれば、メモリセルなどのレジスタセルをハイライト表示する表示工程を含むものを含む。   The present invention includes a display step for highlighting a register cell such as a memory cell.

本発明によれば、前記解析工程でノイズに弱く交換すべきであると解析されたセル情報を表示する表示工程を含むものを含む。   The present invention includes a display step for displaying the cell information analyzed to be weakly replaced by noise in the analysis step.

本発明によれば、前記解析工程で交換すべきであると解析されたセル情報に基づき、仮想的に変更して各セルに対してパラメータを書きなおして表示する仮想表示工程を含むものを含む。   According to the present invention, including a virtual display step of virtually changing and rewriting parameters for each cell based on the cell information analyzed to be exchanged in the analysis step .

本発明によれば、前記解析工程で対策が必要であると判断されたブロックまたはインスタンスをソートするソーティング工程を含むものを含む。   According to the present invention, the method includes a sorting step of sorting blocks or instances determined to require countermeasures in the analysis step.

本発明によれば、前記解析工程で対策が必要であると判断されたブロックまたはインスタンスに対して行う対策をソートする対策ソート工程を含むものを含む。   The present invention includes a countermeasure sorting step for sorting countermeasures to be taken for blocks or instances determined to require countermeasures in the analysis step.

上記構成によれば、ＥＭＳ解析およびその対策処理がなされるが、前述のプロセスを逐次表示し、どの対象に対してどの対策を行うか、またそれによりどのような変化が行われるかについて表示を行うようにすることが可能である。これにより、より効率よく対策を実行することが可能となる。   According to the above configuration, the EMS analysis and the countermeasure process are performed. The above-described process is sequentially displayed to indicate which countermeasure is performed for which target and what change is performed thereby. It is possible to do so. This makes it possible to execute countermeasures more efficiently.

このようにして、良好なＥＭＳ対策がなされ信頼性の高い半導体集積回路のレイアウト構造を自動的に高速で提供することが可能となる。
なお、このようにして得られたレイアウトに従って半導体集積回路装置が製造され、ＥＭＳのない極めて信頼性の高いものを得ることが可能となる。 In this way, it is possible to automatically provide a high-reliability layout structure of a semiconductor integrated circuit with high EMS countermeasures and high reliability.
A semiconductor integrated circuit device is manufactured according to the layout obtained in this way, and it is possible to obtain a highly reliable device without EMS.

以上説明したように、第１に、本発明によれば、半導体集積回路の電源配線に外部からノイズが入ったときに影響を受けやすい箇所を設計段階で特定することができるため、半導体集積回路製造前に対策を行い、ノイズ耐性を向上することができる。   As described above, firstly, according to the present invention, it is possible to specify a portion that is easily affected when noise enters the power supply wiring of the semiconductor integrated circuit at the design stage. Measures can be taken before manufacturing to improve noise resistance.

また、第２に、本発明によれば、電源ノイズが半導体集積装置に入力された場合の各回路素子での遅延時間の変化を求めることができ、それにより遅延時間が変化したことにより回路動作が想定した動作とは異なる結果となる回路素子を検出することができ、その回路素子にノイズに対する耐性強化を行うことで、電源ノイズに対する耐性を強化することができる。このため半導体集積回路を製品化する前に電源ノイズに対する耐性をシミュレーションで評価し、対策を行うことができるため、設計期間の短縮や開発費の削減、設計完成度の向上を行うことが出来る。   Second, according to the present invention, it is possible to obtain a change in delay time in each circuit element when power supply noise is input to the semiconductor integrated device, and thereby the circuit operation due to the change in delay time. Therefore, it is possible to detect a circuit element having a result different from the assumed operation, and it is possible to enhance resistance against power supply noise by enhancing resistance against noise on the circuit element. For this reason, since resistance against power supply noise can be evaluated by simulation and measures can be taken before the semiconductor integrated circuit is commercialized, the design period can be shortened, the development cost can be reduced, and the design completeness can be improved.

また第３に、本発明によれば、対策の必要なブロック又はインスタンスをソートし、対策の対象を選定した上で、順次種々の対策を実行し、解析を行うようにしているため、短時間に的確で信頼性の高いノイズ対策処理を行うことが可能となる。   Thirdly, according to the present invention, since blocks or instances requiring countermeasures are sorted and the countermeasure target is selected, various countermeasures are sequentially executed and the analysis is performed. It is possible to perform highly accurate and reliable noise countermeasure processing.

また第４に、本発明によれば、電源にかかわるノイズ伝搬の閾値ライブラリを持たせることにより、高速にノイズの影響個所を判断することが可能となる。またレジスタ素子のようなEMSノイズによる回路誤動作に通じる部品に着目し、解析を行うことにより、対策すべき部品を限定することができる。
さらにまた伝搬するノイズ量と閾値の差を分析したり、仮想的な部品交換による影響を判断することで、EMSノイズ対策を行った際の消費電力やタイミングに与えるダメージを抑えることができる。 Fourthly, according to the present invention, by providing a noise propagation threshold library related to a power supply, it is possible to determine the location of noise influence at high speed. Further, by focusing attention on components that cause circuit malfunctions due to EMS noise, such as register elements, it is possible to limit the components to be countermeasured by performing analysis.
Furthermore, by analyzing the difference between the amount of noise to be propagated and the threshold, or determining the effect of virtual part replacement, it is possible to suppress damage to power consumption and timing when EMS noise countermeasures are taken.

またノイズに対して弱いセルとそれらの間の経路をハイライト表示するなど、適宜表示しつつ処理を続行するようにしているため、容易に効率よくノイズ対策を実行することが可能となる。   In addition, since the processing is continued while appropriately displaying, for example, cells that are vulnerable to noise and the route between them are highlighted, it is possible to easily and efficiently implement noise countermeasures.

以下、本発明に係る不要輻射解析方法の実施形態について説明する。
実施形態１
図1は、本実施形態におけるノイズシミュレーション方法の原理図を示したブロック図、図３７は図1の解析部の詳細を示すブロック図、図２は等価回路作成手順を説明するブロック図、図３は実施の形態の動作を示すフローチャートである。 Embodiments of the unwanted radiation analysis method according to the present invention will be described below.
Embodiment 1
FIG. 1 is a block diagram showing the principle diagram of the noise simulation method in this embodiment, FIG. 37 is a block diagram showing details of the analysis unit of FIG. 1, FIG. 2 is a block diagram explaining an equivalent circuit creation procedure, and FIG. These are the flowcharts which show operation | movement of embodiment.

図1に示すように、本発明の実施形態のノイズシミュレーションを用いた解析装置は、レイアウト情報１１と、インピーダンス情報抽出部１２と、等価回路作成部１３と、解析部１４と、電源ノイズ波形データベース１５により構成される。さらに、解析部１４は図３７に示すノイズ波形供給部３７１と、電源ノイズ波形計算部３７２と、電源ノイズ閾値ライブラリ３７３と、エラー箇所検出部３７４により構成される。   As shown in FIG. 1, an analysis apparatus using noise simulation according to an embodiment of the present invention includes layout information 11, an impedance information extraction unit 12, an equivalent circuit creation unit 13, an analysis unit 14, and a power supply noise waveform database. 15. Furthermore, the analysis unit 14 includes a noise waveform supply unit 371, a power supply noise waveform calculation unit 372, a power supply noise threshold library 373, and an error location detection unit 374 shown in FIG.

かかる解析装置では、レイアウト情報１１から、インピーダンス情報抽出部１２において、半導体集積回路の外部端子につながる電源配線と、半導体集積回路内部のブロック間電源配線と半導体集積回路内部の各機能ブロック内電源配線のインピーダンス情報をそれぞれ抽出する。そして半導体集積回路外部の電源配線については電源配線の抵抗成分、容量成分、インダクタンス成分を抽出し、半導体集積回路内部のブロック間電源配線と各機能ブロック内部の電源配線については、電源配線の抵抗成分、容量成分を抽出する。   In such an analysis apparatus, from the layout information 11 to the impedance information extraction unit 12, the power supply wiring connected to the external terminal of the semiconductor integrated circuit, the power supply wiring between blocks inside the semiconductor integrated circuit, and the power supply wiring in each functional block inside the semiconductor integrated circuit Impedance information is extracted. For power supply wiring outside the semiconductor integrated circuit, the resistance component, capacitance component, and inductance component of the power supply wiring are extracted. For the power supply wiring between blocks inside the semiconductor integrated circuit and the power supply wiring inside each functional block, the resistance component of the power supply wiring is extracted. Extract the volume component.

等価回路作成部13は、インピーダンス情報抽出部12において抽出されたインピーダンス情報より、各機能ブロック内電源配線解析用回路、ブロック間電源配線解析用回路、半導体集積回路外部電源配線解析用回路を作成する。   The equivalent circuit creating unit 13 creates a power wiring analysis circuit within each functional block, a circuit for analyzing power wiring between blocks, and a circuit for analyzing external power wiring of a semiconductor integrated circuit from the impedance information extracted by the impedance information extracting unit 12 .

等価回路作成手順を図２に示す。図２（a）は、対象となる半導体集積回路のインピーダンス回路である。２１は半導体集積回路、２２は機能ブロックである。まず、各機能ブロックの抵抗成分、容量成分の接続情報を表したインピーダンス回路を機能ブロック内電源配線解析用回路とする（図２(b)）。   An equivalent circuit creation procedure is shown in FIG. FIG. 2A shows an impedance circuit of a target semiconductor integrated circuit. 21 is a semiconductor integrated circuit, and 22 is a functional block. First, an impedance circuit representing connection information of resistance components and capacitance components of each functional block is used as a power block wiring analysis circuit in the functional block (FIG. 2B).

次に、各機能ブロックのインピーダンス情報を圧縮した各機能ブロックの縮退インピーダンス回路を複数の機能ブロック全てについて作成する。これにブロック間電源配線のインピーダンス情報を付加したものをブロック間電源配線解析用回路とする（図２(c)）。   Next, a degenerate impedance circuit for each functional block obtained by compressing the impedance information of each functional block is created for all of the plurality of functional blocks. A circuit for analyzing the power supply wiring between the blocks is added with the impedance information of the power supply wiring between the blocks (FIG. 2 (c)).

さらに、ブロック間電源配線解析用回路を圧縮した縮退インピーダンス回路に半導体集積回路外部の電源配線のインピーダンス情報を付加したものを半導体集積回路外部電源配線解析用回路とする（図２(d)）。圧縮法としては例えばAWE(Asymptotic Waveform Evaluation)等の圧縮方法を用いる。なお、このようにRCを縮退させることで、それを用いた上位の階層の計算時間を短縮することが可能となる。   Further, a circuit obtained by adding impedance information of the power supply wiring outside the semiconductor integrated circuit to the degenerated impedance circuit obtained by compressing the power supply wiring analysis circuit between blocks is defined as a semiconductor integrated circuit external power supply wiring analysis circuit (FIG. 2 (d)). As the compression method, for example, a compression method such as AWE (Asymptotic Waveform Evaluation) is used. In addition, by degenerating RC in this way, it becomes possible to shorten the calculation time of the upper hierarchy using the RC.

解析部１４は、前記各等価回路を用いて、半導体集積回路へのノイズの影響を解析する。解析部の詳細を図３７を用いて説明する。ノイズ波形供給部３７１は、前記等価回路の電源線に入力情報として、起点ノイズ波形を供給する。次に、電源ノイズ波形計算部３７２で、半導体集積回路の各地点での電源波形を計算する。この計算は、半導体集積回路の外部電源配線、ブロック間電源配線、ブロック内電源配線の３段階に分けて行う。電源ノイズ閾値ライブラリ３７３は半導体集積回路の各地点における電源ノイズのピーク値を記憶しておく。閾値は、半導体集積回路、各機能ブロック、各機能素子、電源配線に対して定める。電源配線の閾値は隣接する信号線との距離と、並行配線長により決定する。各機能素子についてはシミュレーションによりエラー出力を引き起こす電源ノイズレベルの最小値を求め、これを閾値とする。   The analysis unit 14 analyzes the influence of noise on the semiconductor integrated circuit using each equivalent circuit. Details of the analysis unit will be described with reference to FIG. The noise waveform supply unit 371 supplies a starting noise waveform as input information to the power supply line of the equivalent circuit. Next, the power supply noise waveform calculation unit 372 calculates the power supply waveform at each point of the semiconductor integrated circuit. This calculation is performed in three stages: external power supply wiring of the semiconductor integrated circuit, power supply wiring between blocks, and power supply wiring within the block. The power supply noise threshold library 373 stores power noise peak values at each point of the semiconductor integrated circuit. The threshold is determined for the semiconductor integrated circuit, each functional block, each functional element, and power supply wiring. The threshold value of the power supply wiring is determined by the distance from the adjacent signal line and the parallel wiring length. For each functional element, the minimum value of the power supply noise level causing an error output is obtained by simulation, and this is used as a threshold value.

また、各機能ブロックの閾値は、ブロック内の電源配線、各機能素子の閾値の中で最大のものとする。半導体集積回路の閾値は、半導体集積回路内の各機能ブロックの閾値、ブロック間電源配線の閾値の中で最大のものとする。エラー箇所検出部３７４は電源ノイズ閾値ライブラリ３７３の各地点における電源ノイズのピーク値の閾値と電源ノイズ波形を比較し、閾値を超えたところをエラーとするチェックを行う。   In addition, the threshold value of each functional block is the maximum among the power supply wirings in the block and the threshold values of each functional element. The threshold value of the semiconductor integrated circuit is the maximum among the threshold value of each functional block in the semiconductor integrated circuit and the threshold value of the power supply wiring between blocks. The error location detection unit 374 compares the power noise peak value threshold at each point of the power noise threshold library 373 with the power noise waveform, and performs a check for an error when the threshold is exceeded.

電源配線の閾値と電源配線の各内部節点における波形の比較を行う際には、電源配線のモデルをT型モデルとし、その電源配線の中間の内部節点において比較を行う。
ここで、エラーと判定された箇所の電源波形は電源ノイズ波形データベース１５に記憶しておく。 When comparing the threshold value of the power supply wiring and the waveform at each internal node of the power supply wiring, the power supply wiring model is a T-type model, and the comparison is performed at the internal node in the middle of the power supply wiring.
Here, the power supply waveform at the location determined as an error is stored in the power supply noise waveform database 15.

次に、図３を参照して、本発明の実施の形態の動作について説明する。
ここで、半導体集積回路外部電源配線に入力するノイズののった電源波形を起点電源ノイズ波形、半導体集積回路の電源端子でのノイズののった電源波形を半導体集積回路端子部電源ノイズ波形、各機能ブロックの電源端子での電源波形をブロック端子部電源ノイズ波形とする。 Next, the operation of the embodiment of the present invention will be described with reference to FIG.
Here, the power waveform with noise input to the semiconductor integrated circuit external power supply wiring is the starting power noise waveform, the power waveform with noise at the power terminal of the semiconductor integrated circuit is the power noise waveform of the semiconductor integrated circuit terminal section, The power supply waveform at the power supply terminal of each functional block is defined as a block terminal power supply noise waveform.

まず、ステップ３１で半導体集積回路外部電源配線解析用回路の電源線に入力として起点電源ノイズ波形を与え、半導体集積回路外部電源配線の電源ノイズ解析を行い、半導体集積回路端子部電源ノイズ波形を求める。   First, in step 31, a power supply noise waveform is given as an input to the power supply line of the semiconductor integrated circuit external power supply wiring analysis circuit, power supply noise analysis of the semiconductor integrated circuit external power supply wiring is performed, and a power supply noise waveform of the semiconductor integrated circuit terminal portion is obtained. .

そして、ステップ３２で前記端子部電源ノイズ波形と半導体集積回路に対して設けた電源ノイズのピークの閾値との比較を行う。
前記判断ステップ３２で、端子部電源ノイズ波形が閾値を超えると判断された場合は、ステップ３３に進み半導体集積回路内ブロック間電源配線の解析を行う。 In step 32, the terminal power supply noise waveform is compared with the power supply noise peak threshold provided for the semiconductor integrated circuit.
If it is determined in the determination step 32 that the terminal unit power supply noise waveform exceeds the threshold value, the process proceeds to step 33 to analyze the power supply wiring between blocks in the semiconductor integrated circuit.

前記解析ステップ３３では、ブロック間電源配線解析用回路に前記端子部電源ノイズ波形を入力し、ブロック間電源配線の各内部節点での電源ノイズ波形および各機能ブロック端子部電源ノイズ波形を求める。   In the analyzing step 33, the terminal power noise waveform is inputted to the inter-block power wiring analysis circuit, and the power noise waveform and the functional block terminal power noise waveform at each internal node of the inter-block power wiring are obtained.

そしてステップ３４で求められた電源ノイズ波形をブロック間電源配線の各ノードに対して設けた電源ノイズのピークの閾値と比較する。   Then, the power supply noise waveform obtained in step 34 is compared with the threshold value of the power supply noise peak provided for each node of the inter-block power supply wiring.

前記ステップ３４で閾値を超えると判断された場合はエラーとする。そして必要に応じて、当該個所はノイズ伝播個所であるとして表示を行う。また、ステップ３５で各機能ブロックに対して設けた電源ノイズのピークの閾値と各機能ブロックの端子部電源ノイズ波形との比較を行う。   If it is determined in step 34 that the threshold value is exceeded, an error is assumed. If necessary, display is performed assuming that the location is a noise propagation location. In step 35, the power noise peak threshold provided for each functional block is compared with the terminal power noise waveform of each functional block.

この判断ステップ３５で、ブロック端子部電源ノイズ波形が閾値を超える場合は、ステップ３６に進み、機能ブロック内電源配線解析用回路にブロック端子部電源ノイズ波形を入力し、ブロック内電源配線の各接点での電源ノイズ波形および各機能素子の電源供給口の電源ノイズ波形を求める。   If the block terminal power supply noise waveform exceeds the threshold value in this determination step 35, the process proceeds to step 36, where the block terminal power supply noise waveform is input to the function block power supply wiring analysis circuit, and each contact of the power supply wiring in the block is entered. And the power noise waveform at the power supply port of each functional element are obtained.

ステップ３７でブロック内電源配線に対して設けた電源ノイズのピークの閾値と電源ノイズ波形を比較し、閾値を超える場合はエラーとする。そして必要に応じて当該個所はノイズ伝播個所であるとして表示を行う。   In step 37, the power supply noise peak threshold value provided for the power supply wiring in the block is compared with the power supply noise waveform. If necessary, display is performed assuming that the location is a noise propagation location.

また、ステップ３８で各機能素子に対して設けた電源ノイズのピークの閾値と各機能素子の電源供給口の電源ノイズ波形を比較し、閾値を超える場合はエラーとする。そして必要に応じて当該個所はノイズ伝播個所であるとして表示を行う。   Further, the threshold value of the power noise peak provided for each functional element in step 38 is compared with the power noise waveform at the power supply port of each functional element. If the threshold is exceeded, an error is assumed. If necessary, display is performed assuming that the location is a noise propagation location.

以上の解析によりエラーと判定された地点が、外部から電源線に入ったノイズが減衰せずに伝播するところであり、ＥＭＳに対して弱い箇所である。   The point determined as an error by the above analysis is a place where noise entering the power supply line from the outside propagates without being attenuated and is weak against EMS.

なお、半導体集積回路への電源端子が複数ある場合はワーストケースとして、各電源供給口から入った電源ノイズが同じタイミングで半導体集積回路の各地点に伝播した場合を考える。つまり、電源毎に前記手法で半導体集積回路の各地点でのノイズ波形を求め、それを合計する。   When there are a plurality of power supply terminals to the semiconductor integrated circuit, the worst case is considered where the power supply noise entered from each power supply port propagates to each point of the semiconductor integrated circuit at the same timing. That is, for each power supply, the noise waveforms at each point of the semiconductor integrated circuit are obtained by the above-described method and summed up.

また、半導体集積回路内が階層化されておらず、フラットな設計の場合は、半導体集積回路内部の電源配線シミュレーションモデルと半導体集積回路外部の電源配線シミュレーションモデルの2つのモデルを構成し、半導体集積回路外部と内部にわけて階層的にシミュレーションを行い、同様にエラー箇所の特定を行う。   In addition, when the semiconductor integrated circuit is not hierarchized and has a flat design, two models are configured: a power supply wiring simulation model inside the semiconductor integrated circuit and a power supply wiring simulation model outside the semiconductor integrated circuit. The simulation is hierarchically divided into the outside and inside of the circuit, and the error location is similarly identified.

本実施形態によれば、半導体集積回路の電源配線に外部からノイズが入ったときに影響を受けやすい箇所を設計段階で特定することができるため、半導体集積回路製造前に対策を行い、ノイズ耐性を上げることができる。対策についてはスイッチ回路の挿入、インダクタの挿入、電源配線長の短縮、セルランクの変更など種々の対策があるがこれらについては後述する。   According to the present embodiment, it is possible to identify a part that is easily affected when noise enters the power supply wiring of the semiconductor integrated circuit at the design stage. Can be raised. As countermeasures, there are various countermeasures such as insertion of a switch circuit, insertion of an inductor, shortening of a power supply wiring length, change of a cell rank, etc., which will be described later.

また、エラー表示についても適宜選択可能であるが、詳細は後述する。   Further, error display can be selected as appropriate, but details will be described later.

実施形態２
以下、本発明の第２の実施の形態について、図を参照しつつ説明する。
本発明の第２の実施形態の回路動作検証方法は、図４に原理図を示すように、レイアウト情報から抽出されたインピーダンス情報４１と、前記インピーダンス情報に入力される電源ノイズ波形から半導体集積回路の各地点での電源ノイズ波形を計算する電源波形計算部４２と、電源ノイズの入力タイミングやピーク値を変化させた場合の回路素子の遅延時間の変化量をシミュレーションにより求めてデータベースを作成する遅延変化量データベース作成部４６と、前記電源波形計算部で作成された回路素子の電源端子でのノイズ波形と前記遅延時間変化量のデータベース４７から回路動作を検証する回路動作検証部４８とから構成されている。この回路動作検証部４８は回路素子の電源端子でのノイズ波形から遅延時間を計算する遅延計算部４３と、この計算された遅延時間と、前記遅延時間変化量のデータベース４７とから、任意の電源ノイズを与えた場合に回路素子の遅延時間が変化することにより、回路の動作に必要な時間内に信号が到達せず、回路動作が想定した動作とは異なる結果となってしまう回路部分を検出するエラー検出部４４と、任意の電源ノイズを与えた場合に回路動作が想定した動作とは異なる結果となってしまう回路部分に対し、制約時間を満たすように回路素子を変更する回路修正部４５とから構成されており、この修正によりノイズ耐性を強化された半導体集積回路を提供するものである。 Embodiment 2
Hereinafter, a second embodiment of the present invention will be described with reference to the drawings.
The circuit operation verification method according to the second embodiment of the present invention is a semiconductor integrated circuit based on impedance information 41 extracted from layout information and a power supply noise waveform input to the impedance information, as shown in FIG. A power supply waveform calculation unit 42 for calculating a power supply noise waveform at each of the points, and a delay for creating a database by calculating the amount of change in the delay time of the circuit element when the input timing or peak value of the power supply noise is changed A change amount database creation unit 46 and a circuit operation verification unit 48 that verifies the circuit operation from the noise waveform at the power supply terminal of the circuit element created by the power supply waveform calculation unit and the delay time change amount database 47. ing. The circuit operation verifying unit 48 calculates an arbitrary power source from the delay calculating unit 43 that calculates the delay time from the noise waveform at the power supply terminal of the circuit element, the calculated delay time, and the delay time variation database 47. When the noise is applied, the delay time of the circuit element changes, so that the signal does not arrive within the time required for the circuit operation, and the circuit part that results in a result different from the expected operation is detected. And a circuit correction unit 45 that changes a circuit element so as to satisfy the constraint time for a circuit part that results in a different operation from the operation assumed when the arbitrary power supply noise is applied. The present invention provides a semiconductor integrated circuit whose noise resistance is enhanced by this modification.

すなわち、電源配線のインピーダンス情報４１と電源端子に入力された電源ノイズ波形から各回路素子での電源波形を求める電源波形計算部４２と各回路素子の遅延時間が変化することにより、回路の動作に必要な時間内に信号が到達せず、回路動作が想定した動作とは異なる結果となってしまう回路部分を検出する回路動作検証部４８と電源ノイズによる回路素子の遅延の変化量を記述した遅延変化量データベース４７を作成する遅延変化量データベース作成部４６とを備えた構造をとることを特徴とする。   In other words, the power supply waveform calculation unit 42 for obtaining the power supply waveform in each circuit element from the impedance information 41 of the power supply wiring and the power supply noise waveform input to the power supply terminal, and the delay time of each circuit element change, thereby changing the circuit operation. A circuit operation verification unit 48 that detects a circuit portion that does not reach a signal within a required time and that results in a circuit operation that differs from the expected operation, and a delay that describes the amount of change in the delay of a circuit element due to power supply noise It is characterized by having a structure including a delay change amount database creation unit 46 for creating a change amount database 47.

そして、前記回路動作検証部４８は回路素子の電源端子でのノイズ波形と遅延時間変化量のデータベース４７から回路素子の遅延の変化量の計算を行ないノイズを考慮した遅延値を計算する遅延計算部４３と回路素子の遅延時間が変化することにより、回路の動作に必要な時間内に信号が到達せず、回路動作が想定した動作とは異なる結果となってしまう回路部分を検出するエラー箇所検出部４４とエラー箇所に対し電源ノイズ強化を行う回路修正部４５から構成される。   The circuit operation verification unit 48 calculates a delay value considering the noise by calculating the delay change amount of the circuit element from the noise waveform and delay time change amount database 47 at the power supply terminal of the circuit element. Error location detection that detects a circuit part that does not reach the signal within the time required for circuit operation due to the delay time of the circuit element 43 and the circuit element, resulting in a result different from the operation assumed by the circuit operation. And a circuit correction unit 45 that reinforces the power supply noise for the error part.

図５は本発明の実施の形態における回路動作検証方法のフロー図である。今後、ある特定の機能を持った回路素子をセル、連続した回路素子列をパスとして説明する。図５においてまず、半導体集積回路の電源配線に入力する電源ノイズ波形を設定し(ｓｔｅｐ１：ステップ１)、次に電源波形計算部４２にてインピーダンス情報４１および入力された電源ノイズ波形から各回路素子での電源波形を求める(ｓｔｅｐ２：ステップ２)。また遅延変化量データベース作成部４６にてセル毎にピーク値および入力信号の変化時間に対する電源ノイズの入力タイミングを変えた場合の遅延値を計算して遅延変化量データベース４７を作成しておく(ｓｔｅｐ６：ステップ６)。   FIG. 5 is a flowchart of the circuit operation verification method according to the embodiment of the present invention. In the following, a circuit element having a specific function will be described as a cell, and a continuous circuit element array will be described as a path. In FIG. 5, first, a power supply noise waveform to be input to the power supply wiring of the semiconductor integrated circuit is set (step 1: step 1), and then each circuit element is calculated from the impedance information 41 and the input power supply noise waveform by the power supply waveform calculation unit 42. The power supply waveform is obtained at step 2 (step 2). The delay change amount database creation unit 46 calculates the delay value when the input timing of the power supply noise with respect to the peak value and the change time of the input signal is changed for each cell, and creates the delay change amount database 47 (step 6). : Step 6).

次に電源ノイズによる遅延変化量を求めるパスを選択する(ｓｔｅｐ３：ステップ３)。パスの選択は電源ノイズがない場合のパスの遅延値に電源ノイズによる各セルでの最大の遅延変化量を合計した遅延値が制約時間を越えるパスに対して遅延変化量を計算することでパスを絞り込むことができる。   Next, a path for obtaining a delay change amount due to power supply noise is selected (step 3: step 3). The path is selected by calculating the delay change amount for the path whose delay value exceeds the constraint time when the total delay change amount in each cell due to power supply noise is added to the delay value of the path when there is no power supply noise. Can be narrowed down.

そして選択したパスに対し電源ノイズの入力タイミングを変化させた場合のパスの遅延時間を遅延計算部４３にて計算を行う。遅延計算部４３ではまず電源ノイズがない場合のパスの遅延値T1を計算し(ｓｔｅｐ４：ステップ４)、電源ノイズの初期の入力タイミングTnを設定し(ｓｔｅｐ５：ステップ５)、そのパスの電源ノイズによる遅延変化量T2を計算し(ｓｔｅｐ７：ステップ７)、T1とT2を合計することで電源ノイズを考慮したパスの遅延値T3を求める(ｓｔｅｐ8：ステップ８)。   Then, the delay calculation unit 43 calculates the delay time of the path when the power noise input timing is changed for the selected path. First, the delay calculation unit 43 calculates the delay value T1 of the path when there is no power supply noise (step 4: step 4), sets the initial input timing Tn of the power supply noise (step 5: step 5), and the power supply noise of that path. The delay variation amount T2 is calculated (step 7: step 7), and T1 and T2 are summed to obtain the delay value T3 of the path in consideration of the power supply noise (step 8: step 8).

次にそのパス遅延が制約時間を満たしているか否かの判定を行ない(ｓｔｅｐ９：ステップ９)、そのパス遅延が制約時間を越えていた場合は、エラー箇所検出部４４にてそのパスで電源ノイズによる遅延の変化量がもっとも大きいセルを検出する(ｓｔｅｐ１０：ステップ１０)。パス遅延が制約時間内であった場合は電源ノイズの入力タイミングをあるステップ幅で変化させて、ステップ５からステップ１１を繰り返し、与えた電源ノイズの入力タイミングにおいてパスの遅延値が制約時間を満たす場合はそのパスは電源ノイズに対して問題なしとする。   Next, it is determined whether or not the path delay satisfies the constraint time (step 9: Step 9). If the path delay exceeds the constraint time, the error location detection unit 44 causes power noise on the path. The cell with the largest amount of delay change due to is detected (step 10: step 10). If the path delay is within the constraint time, the power noise input timing is changed by a certain step width, and steps 5 to 11 are repeated. The path delay value satisfies the constraint time at the given power noise input timing. In that case, the path is not problematic for power supply noise.

そしてすべてのパスに対し：ステップ３から：ステップ１２を繰り返す。   And for all passes: from step 3: repeat step 12.

電源ノイズによるパスの最大変化量を求める方法として、遅延変化量のデータベースから各セルの最大変化量を求め、その中でもっとも変化量が大きい電源ノイズの入力タイミングを求め、その入力タイミングでのパスの遅延変化量を最大の遅延変化量とすることでパスの遅延変化量の計算を一回で行うことができる。   As a method of determining the maximum path change due to power supply noise, the maximum change amount of each cell is obtained from the delay change amount database, and the input timing of the power supply noise having the largest change amount is obtained, and the path at that input timing is obtained. By making the delay change amount of the maximum delay change amount, the path delay change amount can be calculated at a time.

図６は遅延変化量計算部４３のフロー図であり、図６においてまず選択されたパスからセルを選択し(ｓｔｅｐ１３：ステップ１３)、そのセルの入力信号変化に対する電源ノイズの入力タイミングを計算し(ｓｔｅｐ１４：ステップ１４)、そのセルでの電源ノイズのピーク値および電源ノイズの入力タイミングより遅延変化量データベース４７を用いて遅延の変化量を計算する(ｓｔｅｐ１５：ステップ１５)。   FIG. 6 is a flowchart of the delay change amount calculation unit 43. First, a cell is selected from the path selected in FIG. 6 (step 13: step 13), and the input timing of the power supply noise with respect to the input signal change of the cell is calculated. (Step 14: Step 14), the delay change amount is calculated using the delay change amount database 47 from the peak value of the power supply noise in the cell and the input timing of the power supply noise (Step 15: Step 15).

そしてそのパスでのすべてのセルの遅延変化量が計算されるまでステップ１３からステップ１６を繰り返す。   Steps 13 to 16 are repeated until the delay variation of all cells in the path is calculated.

次に電源ノイズによる遅延変化量の計算方法について説明する。まず遅延変化量データベース作成部４６にてセル毎にピーク値および入力信号の変化時間に対する電源ノイズの入力タイミングを変えた場合の遅延時間を求め、遅延変化量データベースを作成する。図８は遅延変化量データベースの内容について示したものであり、セル名、ピーク値、電源ノイズの入力タイミング毎の遅延変化量の３つの要素からなっている。セル遅延の変化量を計算する際にはセル名、ピーク値、電源ノイズの入力タイミングから遅延変化量データベースを参照して遅延時間の変化量を求める。また遅延変化量を、電源ノイズを入力しない場合の遅延時間に対する変化の割合として遅延時間の変化量を１００分率で求めて遅延変化割合データベースを作成し、電源ノイズを考慮しない場合の遅延値にその割合を掛け合わせた値を遅延変化量として求めてもよい。またデータベースではピーク値および電源ノイズの入力タイミングはあるｓｔｅｐ幅でデータとして持つが、遅延変化量を計算する際にピーク値、入力タイミングがデータにない場合はデータを近似して遅延変化量の計算を行う。   Next, a method for calculating the delay variation due to power supply noise will be described. First, the delay variation database creation unit 46 obtains the delay time when the input timing of the power supply noise with respect to the peak value and the input signal variation time is changed for each cell, and creates the delay variation database. FIG. 8 shows the contents of the delay variation database, which is composed of three elements: a cell name, a peak value, and a delay variation for each input timing of power supply noise. When calculating the change amount of the cell delay, the change amount of the delay time is obtained by referring to the delay change amount database from the input timing of the cell name, peak value, and power supply noise. In addition, the delay change amount is calculated as a ratio of the change with respect to the delay time when power noise is not input, and the delay time change amount is obtained at 100 minutes to create a delay change rate database, and the delay value when power noise is not taken into account. A value obtained by multiplying the ratios may be obtained as the delay change amount. Also, the database has the peak value and power noise input timing as data with a certain step width, but when calculating the delay variation, the peak value is calculated, and if the input timing is not in the data, the data is approximated to calculate the delay variation. I do.

図７はエラー箇所検出部４４のフロー図であり、図７においてまずパスから電源ノイズによるセル遅延値の変化量がもっとも大きいセルを選択し(ｓｔｅｐ１７：ステップ１７)、そのセルが同じ種類のセルでノイズによる遅延変化量の小さいセルに置き換えが可能か否かの判定を行う(ｓｔｅｐ１８：ステップ１８)。   FIG. 7 is a flowchart of the error location detection unit 44. In FIG. 7, a cell having the largest change amount of the cell delay value due to power supply noise is first selected from the path (step 17: step 17). Then, it is determined whether or not it can be replaced with a cell having a small delay variation due to noise (step 18: step 18).

そして、置き換えが可能ならば遅延変化量の小さいセルに置き換えを行う(ｓｔｅｐ２０：ステップ２０)。一方、置き換えができない場合は、セルタイプの変更により制約時間を満たすことができるかどうか判定を行ない(ｓｔｅｐ１９：ステップ１９)、変更により制約時間を満たせるならばセルタイプを変更する(ｓｔｅｐ２１：ステップ２１)。   If replacement is possible, replacement is performed with a cell having a small delay variation (step 20: step 20). On the other hand, if the replacement cannot be performed, it is determined whether the constraint time can be satisfied by changing the cell type (step 19: step 19). If the constraint time can be satisfied by the change, the cell type is changed (step 21: step 21). ).

このように本実施形態によれば、電源ノイズが半導体集積装置に入力された場合の各回路素子での遅延時間の変化を求めることができ、それにより遅延時間が変化したことにより回路動作が想定した動作とは異なる結果となる回路素子を検出することができる。そしてさらに、その回路素子にノイズに対する耐性強化を行うことで、電源ノイズに対する耐性を強化することができる。   As described above, according to the present embodiment, it is possible to obtain a change in the delay time in each circuit element when power supply noise is input to the semiconductor integrated device, thereby assuming a circuit operation due to the change in the delay time. It is possible to detect a circuit element having a result different from the operation performed. Furthermore, the resistance against power supply noise can be enhanced by enhancing the resistance against noise on the circuit element.

このようにして半導体集積回路を製品化する前に電源ノイズに対する耐性をシミュレーションで評価し、対策を行うことができるため、設計期間の短縮や開発費の削減、設計完成度の向上を行うことが出来る。   In this way, the resistance to power supply noise can be evaluated by simulation and measures can be taken before commercializing a semiconductor integrated circuit, thus shortening the design period, reducing development costs, and improving the degree of completeness of the design. I can do it.

実施形態３
本発明の第３の実施形態として、ＬＳＩ９０１の電磁波障害を解析するに際し、図９（ａ）に示すような電磁放射(radiation)９０２による直接ＥＭＳと電源９０３からの間接ＥＭＳとを考慮し、ノイズの侵入に対してＬＳＩ９０１のどの部分が弱く修正すべき点がどこにあるかを解析し、ＬＳＩの耐ノイズ性を向上する方法について説明する。 Embodiment 3
As a third embodiment of the present invention, when analyzing the electromagnetic wave interference of the LSI 901, the direct EMS by the electromagnetic radiation 902 and the indirect EMS from the power source 903 as shown in FIG. A method for improving the noise resistance of the LSI by analyzing which part of the LSI 901 is weak against the intrusion and where there is a point to be corrected will be described.

この方法では図１０に示すように、電源ノイズの伝播経路において、電源ノイズによりＬＳＩの出力結果あるいは内部状態を変えるノイズの閾値を算出しこれをライブラリ化することにより電源ノイズ閾値ライブラリ１００１を形成しておき、この電源ノイズ閾値ライブラリ１００１を参照しつつ静的電源ノイズ解析手段１００２で、前記ＬＳＩの全回路素子について、電源ノイズの影響を受けるか否かを解析し、電源ノイズ解析結果１００３として出力するものである。かかる構成によれば静的かつ網羅的にＬＳＩ中の全回路素子について回路を解析することができ、テストベクタを不要とし、全ての回路チェックが可能となる。そしてさらに、解析時間の短縮も可能となる。   In this method, as shown in FIG. 10, a power noise threshold library 1001 is formed by calculating a noise threshold for changing the output result or internal state of the LSI due to power noise in the power noise propagation path and making it a library. The static power supply noise analysis unit 1002 refers to the power supply noise threshold library 1001 to analyze whether or not all the circuit elements of the LSI are affected by the power supply noise, and outputs the result as a power supply noise analysis result 1003. To do. According to such a configuration, circuits can be analyzed statically and comprehensively for all circuit elements in the LSI, test vectors are not required, and all circuit checks can be performed. Furthermore, the analysis time can be shortened.

次に、電源ノイズ閾値ライブラリについて説明する。電源ノイズ閾値ライブラリとしては、通過するか否かの閾値を関数としてあるいは値そのものとしてもつようにする。そして更に、望ましくは通過するか否か以外に静電破壊されるかどうかという情報を持たせるようにする。   Next, the power supply noise threshold library will be described. The power supply noise threshold library has a threshold value as to whether or not to pass as a function or as a value itself. Furthermore, it is desirable to have information on whether or not electrostatic breakdown is desired other than whether or not it passes.

この電源ノイズ閾値ライブラリの詳細を図１１（ａ）乃至（ｃ）に示す。図１１（ａ）又は（ｂ）に示すように、この通過するか否かの閾値は、各回路素子（容量素子や論理ゲートおよびレジスタ素子を含む）に入り込むノイズの電流あるいは電圧のピーク値、ノイズの幅、ノイズの形状のいずれかもしくは２つ以上の組み合わせとする。   Details of the power supply noise threshold library are shown in FIGS. As shown in FIG. 11 (a) or (b), the threshold value of whether or not to pass is the peak value of the current or voltage of noise entering each circuit element (including the capacitor element, logic gate and register element), Any one of noise width and noise shape, or a combination of two or more.

そして種々のデータに対するライブラリを作成する。このライブラリはまた、各回路素子における入力側の電源の抵抗、入力側の抵抗容量、出力側の抵抗、出力側の容量、および入力側に回路素子がある場合は入力側の駆動能力のうち、１つ以上のパラメータの関数であってもよい。   Then, a library for various data is created. This library also includes the input-side power source resistance, input-side resistance capacitance, output-side resistance, output-side capacitance, and input-side drive capability when there is a circuit element on the input side in each circuit element. It may be a function of one or more parameters.

また、通過する経路は図１１（ｃ）に示すように、電源線（ＶＤＤ，ＶＳＳ）から回路素子の電源端子を経由して回路素子の出力端子への経路（Ｒ１、Ｒ６）、電源（ＶＤＤ，ＶＳＳ）からレジスタ素子（ＦＦ，メモリなど）の電源端子を経由してレジスタ素子の内部状態への経路（Ｒ２）、回路素子の入力端子から出力端子への経路（Ｒ３）、レジスタ素子の入力端子からレジスタ素子の内部状態への経路（Ｒ４）、電源線から容量素子などを経由して信号線への経路（Ｒ５，Ｒ７）、以上５つの経路の少なくとも一つ以上の情報として持たせるようにする。   Further, as shown in FIG. 11 (c), the path that passes is a path (R1, R6) from the power supply line (VDD, VSS) to the output terminal of the circuit element via the power supply terminal of the circuit element, and the power supply (VDD) , VSS) via the power supply terminal of the register element (FF, memory, etc.) to the internal state of the register element (R2), the path from the input terminal of the circuit element to the output terminal (R3), the input of the register element A route from the terminal to the internal state of the register element (R4), a route from the power supply line to the signal line via the capacitor element (R5, R7), and at least one information of the above five routes are provided. To.

次に実際の解析処理について説明する。図１２は解析処理の基本のフローチャートである。
まず図１２に示すように、使用者指定の電源ネット上のノイズ波形の読み込みを行う（ステップ１２０１）。 Next, actual analysis processing will be described. FIG. 12 is a basic flowchart of the analysis process.
First, as shown in FIG. 12, the noise waveform on the power supply net designated by the user is read (step 1201).

次に電源ネットを起点とし（ステップ１２０２）、各経路について処理が終わったか否かを判断し、全ての経路について処理が終わるまで繰り返し実行する（ステップ１２０３）。   Next, starting from the power supply net (step 1202), it is determined whether or not processing has been completed for each route, and the processing is repeatedly executed until processing is completed for all routes (step 1203).

また、前記経路上の全ての回路素子について処理するまで繰り返し（ステップ１２０４）、次の伝播先側の回路素子でのノイズ通過可能性をライブラリに基づき計算する（ステップ１２０５）。   Further, the processing is repeated until all circuit elements on the path are processed (step 1204), and the possibility of noise passing through the circuit element on the next propagation destination side is calculated based on the library (step 1205).

そして、伝播先側の回路素子でのノイズ通過可能性を判断し（ステップ１２０６）、ノイズが通過して伝播すると判断された場合は前記伝播先側の回路素子の出力でのノイズ波形をライブラリの通過波形に基づき計算する（ステップ１２０７）。   Then, the possibility of noise passing through the circuit element on the propagation destination side is determined (step 1206). If it is determined that the noise passes and propagates, the noise waveform at the output of the circuit element on the propagation destination side is stored in the library. Calculation is made based on the passing waveform (step 1207).

前記判断ステップ１２０４で前記経路上の全ての回路素子について処理が終了していないと判断された場合は、再度ステップ１２０５に戻り、前記経路上の全ての回路素子について処理を行うまで繰り返す。   If it is determined in the determination step 1204 that processing has not been completed for all circuit elements on the path, the process returns to step 1205 again, and the process is repeated until processing is performed for all circuit elements on the path.

判断ステップ１２０６で伝播しないと判断された場合、もしくは判断ステップ１２０４で前記経路上の全ての回路素子について処理が終了したと判断された場合には、ステップ１２０３に戻り全ての経路について処理するまで繰り返す。   If it is determined in the determination step 1206 that the signal does not propagate, or if it is determined in the determination step 1204 that processing has been completed for all circuit elements on the path, the process returns to step 1203 and repeats until processing is performed for all paths. .

このようにして、電源ノイズの全ての伝播経路において、電源ノイズにより出力結果あるいは内部状態を変えるノイズの閾値を格納するライブラリを参照しつつ、ＬＳＩの全回路素子について、電源ノイズの影響を受けるか否かを解析するようにしているため、確実で信頼性の高いＥＭＳ解析を行うことが可能となる。   In this way, whether or not all LSI circuit elements are affected by power supply noise while referring to a library storing noise thresholds that change the output result or internal state due to power supply noise in all propagation paths of power supply noise. Therefore, it is possible to perform reliable and highly reliable EMS analysis.

なお、この図１２に示したフローチャートを基本フローチャートとして、種々の変形が可能である。   Various modifications can be made with the flowchart shown in FIG. 12 as a basic flowchart.

変形例１
図１３は、この図１２の基本フローチャートの変形例である。図１２に示した基本フローチャートの判断ステップ１２０６と、伝播先でのノイズ波形を計算する計算ステップ１２０７との間に、記録ステップ１３０１を挿入することで、判断ステップ１２０６に基づき、伝播すると判断されたときには、伝播経路の情報を記録するようにしている。 Modification 1
FIG. 13 is a modification of the basic flowchart of FIG. By inserting the recording step 1301 between the determination step 1206 of the basic flowchart shown in FIG. 12 and the calculation step 1207 for calculating the noise waveform at the propagation destination, it is determined that propagation is performed based on the determination step 1206. In some cases, propagation path information is recorded.

図１４は、記録ステップ１３０１の第１の例である。ステップ１３０１１において、伝播経路の情報として伝播先側の回路素子の情報を記録する（あるいはフラグを立てる）ようにしている。
図１５は、記録ステップ１３０１の第２の例である。ステップ１３０１２において、伝播先側の回路素子がレジスタ素子や非同期回路であれば、伝播経路の情報として伝播先側の回路素子の情報を記録する（あるいはフラグを立てる）ようにしている。すなわち、ＬＳＩの出力結果が期待値と異なるようになる致命的な部分であるか否かを判断し、そのような回路素子のみを記録する（あるいはフラグを立てる）ようにしている。 FIG. 14 is a first example of the recording step 1301. In step 13011, information on a circuit element on the propagation destination side is recorded (or a flag is set) as propagation path information.
FIG. 15 is a second example of the recording step 1301. In step 13012, if the circuit element on the propagation destination side is a register element or an asynchronous circuit, information on the circuit element on the propagation destination side is recorded (or a flag is set) as propagation path information. That is, it is determined whether or not the LSI output result is a critical part that is different from the expected value, and only such a circuit element is recorded (or a flag is set).

図１６は、記録ステップ１３０１の第３の例である。まず、伝播先側の回路素子を、置換前よりもドライブ能力の高い回路素子のうち、仮想置換処理を行っていない最小のドライブ能力の回路素子と仮想的に置き換える（ステップ１３０１３１）。次に仮想的に置き換えた回路素子でのノイズ通過可能性をライブラリに基づき計算する（ステップ１３０１３２）。仮想的に置き換えたセルでノイズが伝播するかどうかを判断し（ステップ１３０１３３）、ノイズが伝播しないようであれば、当初の回路素子に対する仮想的に置き換えた回路素子によるダメージ（消費電力もしくはタイミングの差分）を記録する（ステップ１３０１３４）。判断ステップ１３０１３３でノイズが伝播すると判断された場合には、ステップ１３０１３１に戻り、置換する回路素子が無くなるまで繰り返す。   FIG. 16 is a third example of the recording step 1301. First, a circuit element on the propagation destination side is virtually replaced with a circuit element having a minimum drive capability that has not been subjected to virtual replacement processing among circuit elements having a higher drive capability than before replacement (step 130131). Next, the possibility of passing noise in the virtually replaced circuit element is calculated based on the library (step 130132). It is determined whether or not noise propagates in the virtually replaced cell (step 130133). If the noise does not propagate, damage (consumption power or timing of the originally replaced circuit element due to the virtually replaced circuit element). (Difference) is recorded (step 130134). If it is determined in decision step 130133 that noise propagates, the process returns to step 130131 and is repeated until there is no circuit element to be replaced.

かかる構成によれば、ノイズが伝播しないように例えばバッファを駆動能力の大きいものに置き換えた際の消費電力などの増加を検出することも可能である。   According to such a configuration, it is also possible to detect an increase in power consumption or the like when, for example, the buffer is replaced with one having a large driving capability so that noise does not propagate.

変形例２
図１７は、この図１２の基本フローチャートの第２の変形例である。図１２に示した基本フローチャートの判断ステップ１２０６と、伝播先でのノイズ波形を計算する計算ステップ１２０７との間に、条件付き記録ステップ１７０１を挿入し、判断ステップ１２０６でノイズが伝播されると判断された場合には、ライブラリに基づき通過可能な最小のノイズ波形を計算し、前記回路素子の入力でのノイズ波形との差分を記録する。 Modification 2
FIG. 17 is a second modification of the basic flowchart of FIG. A conditional recording step 1701 is inserted between the determination step 1206 in the basic flowchart shown in FIG. 12 and the calculation step 1207 for calculating the noise waveform at the propagation destination, and it is determined in the determination step 1206 that noise is propagated. If so, the minimum noise waveform that can be passed is calculated based on the library, and the difference from the noise waveform at the input of the circuit element is recorded.

また、図１２に示した基本フローチャートの判断ステップ１２０４および１２０６と、判断ステップ１２０３との間に、記録ステップ１７０２を挿入し、記録ステップ１７０１で記録された差分情報に基づき、経路上の最小の差分を持つ回路素子を記録することで、伝播したノイズ波形と通過可否の閾値のノイズ波形の差分を記録し、交換セルを特定するようにしている。   Also, a recording step 1702 is inserted between the determination steps 1204 and 1206 and the determination step 1203 in the basic flowchart shown in FIG. 12, and the minimum difference on the path is based on the difference information recorded in the recording step 1701. Is recorded, the difference between the propagated noise waveform and the noise waveform of the pass / fail threshold value is recorded, and the exchange cell is specified.

かかる構成によれば、ノイズの大きなセルをノイズの小さなセルに置き換えるようにしているため、確実で信頼性の高い製品を得ることが可能となる。   According to this configuration, since a cell having a large noise is replaced with a cell having a small noise, a reliable and highly reliable product can be obtained.

変形例３
図１８は、この図１２の基本フローチャートの第３の変形例である。図１２に示した基本フローチャートの使用者指定の電源ネット上のノイズ波形読みこみを行うステップ１２０１の直前に、電磁波の強度と電源のインピーダンス（抵抗・容量・インダクタンス）から電磁界解析を行い電源ネットに発生するノイズ波形を計算する計算ステップ１８０１を加えたことを特徴とする。 Modification 3
FIG. 18 shows a third modification of the basic flowchart of FIG. Immediately before step 1201 for reading a noise waveform on a user-specified power supply net in the basic flowchart shown in FIG. 12, an electromagnetic field analysis is performed from the intensity of electromagnetic waves and the impedance (resistance / capacitance / inductance) of the power supply. Further, a calculation step 1801 for calculating a noise waveform generated is added.

実施形態４
本発明の第４の実施形態として、第３の実施形態とは逆に、伝播先の回路素子から逆にたどり、伝播先に到達する最小のノイズ量とその伝播を押さえるのに最も有効な回路素子を検出する方法について説明する。 Embodiment 4
As the fourth embodiment of the present invention, contrary to the third embodiment, the circuit that is the most effective for tracing back from the circuit element of the propagation destination and suppressing the propagation of the minimum amount of noise reaching the propagation destination. A method for detecting an element will be described.

図１９は解析処理のフローチャートである。
まず図１９に示すように、使用者指定の部分を起点とする（ステップ１９０１）。 FIG. 19 is a flowchart of the analysis process.
First, as shown in FIG. 19, a user designated portion is set as a starting point (step 1901).

次に、電源までの全ての逆方向の各経路について処理が終わったか否かを判断し、全ての経路について処理が終わるまで繰り返し実行する（ステップ１９０２）。   Next, it is determined whether or not the processing has been completed for all the reverse directions to the power source, and the processing is repeatedly executed until the processing is completed for all the routes (step 1902).

次に、経路上の一番伝播先側の回路素子のライブラリの情報から起点に伝播しうる前記回路素子の入力における最小のノイズ波形を計算する（ステップ１９０３）。   Next, the minimum noise waveform at the input of the circuit element that can be propagated to the starting point is calculated from the library information of the circuit element on the most propagation destination side on the path (step 1903).

さらに、前記起点の回路素子を除く経路上の全ての各回路素子について処理が終わったか否かを判断し、全ての経路について処理が終わるまで繰り返し実行する（ステップ１９０４）。   Further, it is determined whether or not the processing has been completed for all the circuit elements on the path excluding the starting circuit element, and the processing is repeatedly executed until the processing is completed for all the paths (step 1904).

次に、伝播先から計算されたノイズ波形の前記伝播先側の回路素子でのノイズ通過可能性をライブラリに基づき計算する（ステップ１９０５）。   Next, the possibility of noise passing through the circuit element on the propagation destination side of the noise waveform calculated from the propagation destination is calculated based on the library (step 1905).

伝播先での通過可能性を判断し（ステップ１９０６）、通過して伝播すると判断された場合は、伝播先から計算されたノイズ波形が前記伝播元側の回路素子を経て伝播される際の入力がわのノイズ波形をライブラリから逆算し（ステップ１９０７）、ステップ１９０４に戻り全ての伝播元について処理するまで繰り返す。   The possibility of passage at the propagation destination is determined (step 1906), and when it is determined that the signal passes through and propagates, the input when the noise waveform calculated from the propagation destination is propagated through the circuit element on the propagation source side is input. The noise waveform of the reverse is calculated from the library (step 1907), and the process returns to step 1904 until it is processed for all propagation sources.

一方ステップ１９０４で全ての経路について処理がされた場合あるいはステップ１９０６で伝播しないと判断された場合は再度ステップ１９０２に戻り、電源までの全ての経路について処理するまで繰り返し処理を行う。   On the other hand, if all the routes have been processed in step 1904 or if it is determined in step 1906 that no propagation has occurred, the processing returns to step 1902 again, and the processing is repeated until all routes to the power source are processed.

このようにして、最大通過ノイズを計算することができる。   In this way, the maximum passing noise can be calculated.

実施形態５
図２０は、この図１９のフローチャートの変形例である。図１９に示したフローチャートの起点指定ステップ１９０１の代わりに、繰り返しステップ２００１を用いることで、全てのレジスタ素子を起点として図１９のフローチャートを繰り返し処理するようにしている。 Embodiment 5
FIG. 20 is a modification of the flowchart of FIG. 19 is used in place of the starting point specifying step 1901 in the flowchart shown in FIG. 19, so that the processing of the flowchart in FIG. 19 is repeatedly performed with all register elements as starting points.

実施形態６
次に、上記解析方法を用いて解析を行なった後の処理について説明する。
図２１は処理フローを示す図である。この処理では、ＬＳＩの電磁波障害を解析するステップ２１０１と、この解析結果２１０２に基づいて対策を必要とするブロック又はインスタンスをソートするソートステップ２１０３と、順次伝搬経路を検出し対策対象ブロックを取り出す（ステップ２１０４）、前記ソート工程で配列された順序に従って、各ブロック又はインスタンスに電源ノイズを消去するための対策処理を施す第１乃至第４の対策ステップ２１０５から２１０８と、この対策処理のなされたブロック又はインダクタンスに対してＥＭＳ解析を行ない、ノイズ対策が実行されたかどうかを解析する解析ステップ２１０９と、前記解析ステップで電源ノイズの影響が所定の値以下で有ると判断されるまで、処理ステップおよび解析ステップを繰り返すようにしたことを特徴とする。 Embodiment 6
Next, processing after performing analysis using the above analysis method will be described.
FIG. 21 is a diagram showing a processing flow. In this processing, a step 2101 for analyzing the electromagnetic wave interference of the LSI, a sorting step 2103 for sorting the blocks or instances that need countermeasures based on the analysis result 2102, and detecting the propagation path in order and taking out countermeasure target blocks ( Step 2104), first to fourth countermeasure steps 2105 to 2108 for applying countermeasure processing for erasing power supply noise to each block or instance according to the order arranged in the sorting step, and the blocks subjected to this countermeasure processing Alternatively, an EMS analysis is performed on the inductance and an analysis step 2109 for analyzing whether noise countermeasures have been executed, and a processing step and an analysis until it is determined in the analysis step that the influence of the power supply noise is less than a predetermined value. The special feature is that the steps are repeated. To.

ここで問題とするノイズは図２２にその伝搬経路の説明図を示すように、電源パッドＰを介してさらに外部電源から内部電源に入り込むノイズＡおよびＢと、電源と信号線によるクロストークによるノイズＣと、電源変動がセルを通して信号線に乗るノイズＤとである。   As shown in the explanatory diagram of the propagation path in FIG. 22, the noises in question here are noises A and B that further enter the internal power supply from the external power supply via the power supply pad P, and noise due to crosstalk between the power supply and the signal lines. C, and noise D in which power fluctuations are applied to the signal line through the cell.

このような各伝搬経路をとるノイズそれぞれに対して順次第１乃至第４の対策ステップ２１０５〜２１０９を実行する。   The first to fourth countermeasure steps 2105 to 2109 are sequentially executed for each of the noises taking such propagation paths.

まず、図２１に示した、解析結果２１０２に基いて、ステップ２１０３において、対策が必要なブロックをソートし、順次伝搬経路が前述の内のいずれであるか否かを判断し、外部電源から内部電源に入り込むノイズＡおよびＢ（図２２参照）である場合は夫々第1の対策としてスイッチング素子を挿入する第1の対策ステップ（２１０５）およびインダクタを挿入する第２の対策ステップ（２１０６）が実行される。   First, based on the analysis result 2102 shown in FIG. 21, in step 2103, the blocks that need countermeasures are sorted, and it is determined whether the propagation path is one of the above-mentioned ones, and the internal power supply is determined from the external power source. In the case of noise A and B entering the power supply (see FIG. 22), the first countermeasure step (2105) for inserting the switching element and the second countermeasure step (2106) for inserting the inductor are executed as the first countermeasure. Is done.

まず、第1の対策ステップでは図２３にフローチャート、図２４にスイッチ回路を示すようにノイズ電流がスイッチ素子に入るタイミングでスイッチがＯＦＦ（高抵抗）になるように、遅延調整素子で制御するものである。ここではスイッチ素子と容量素子でＲＣフィルタが形成されノイズ成分をフィルタリングすることができるようになっている。   First, in the first countermeasure step, as shown in the flowchart in FIG. 23 and the switch circuit in FIG. 24, the delay adjustment element controls so that the switch is turned off (high resistance) when the noise current enters the switch element. It is. Here, an RC filter is formed by the switch element and the capacitive element so that the noise component can be filtered.

このスイッチ回路は図２４に等価回路を示すように外部電源２４１から、ノイズ電流２４２が内部電源２４７に入力されるに際し、この間にカット信号生成素子２４４と入力信号の遅延時間を調整する遅延調整素子２４３とこの遅延信号調整素子で遅延されたノイズ電流をカット信号生成素子２４４で生成されたカット信号でスイッチ素子２４５が高抵抗となるようにし、この高抵抗と容量２４６とでＲＣフィルタを形成し、所定の周波数のノイズをカットするようにしたものである。   As shown in an equivalent circuit in FIG. 24, this switch circuit is a delay adjustment element that adjusts the delay time of the cut signal generation element 244 and the input signal during the input of the noise current 242 from the external power supply 241 to the internal power supply 247. The switch element 245 becomes a high resistance by the cut signal generated by the cut signal generation element 244 by using the noise current delayed by the delay signal adjustment element 243 and the delay signal adjustment element 244, and an RC filter is formed by the high resistance and the capacitor 246. The noise of a predetermined frequency is cut.

なお、このスイッチ回路の変形例として図２５に等価回路を示すように、カット信号生成素子２４４と入力信号の遅延時間を調整する遅延調整素子２４３とについては、省略してもよく、この場合もタイミングは少しずれるが基本的にはノイズ信号をカットすることが可能となる。   As a modification of this switch circuit, as shown in an equivalent circuit in FIG. 25, the cut signal generation element 244 and the delay adjustment element 243 for adjusting the delay time of the input signal may be omitted. Although the timing is slightly different, it is basically possible to cut the noise signal.

第1の対策ステップは図２３に示すようにステップ２１０４で対象ブロックを抽出し、得られた対象ブロックの解析結果２３０１からスイッチを挿入する個所を決定する（ステップ２３０２）。   In the first countermeasure step, as shown in FIG. 23, the target block is extracted in step 2104, and the place to insert the switch is determined from the obtained analysis result 2301 of the target block (step 2302).

この後前記ステップ２３０２の決定に従い電源ラインにスイッチを挿入し（ステップ２３０３）、再度ＥＭＳ解析処理２３０４を行う。
そしてこのＥＭＳ解析処理ステップ２３０４で、ノイズ対策が達成されたか否かを解析する（ステップ２３０５）。 Thereafter, a switch is inserted into the power line in accordance with the determination in step 2302 (step 2303), and the EMS analysis process 2304 is performed again.
Then, in this EMS analysis processing step 2304, it is analyzed whether or not noise countermeasures have been achieved (step 2305).

このようにして第1の対策が施されてもノイズ除去がなされていない場合、再度ステップ２３０２に戻り第1の対策を繰り返すようにしてもよいが、第２の対策処理に移行してもよい。   If noise removal has not been performed even if the first countermeasure is taken in this way, the process may return to step 2302 to repeat the first countermeasure, but may move to the second countermeasure process. .

次に第２の対策としてＬＣフィルタの挿入について説明する。
まず、前記第1の対策処理におけるＥＭＳ解析ステップでノイズがまだ存在すると判断され、かつ第２の対策処理に移行すると判断されたとき、図２６に示すようにＬＣフィルタ挿入処理に入る。 Next, insertion of an LC filter will be described as a second countermeasure.
First, when it is determined in the EMS analysis step in the first countermeasure process that noise is still present and it is determined that the process proceeds to the second countermeasure process, the LC filter insertion process is entered as shown in FIG.

まず、ＥＭＳ解析ステップ２３０５で得られた解析結果２６０１に基づいて、図２７に示すような、電源パッド２７１と内部電源との間で、電源配線を変更し、電源分離を行う工程および、図２８に示すように電源パッド２７１と内部電源との間にＬＣフィルタを挿入する工程とを順次実行する。どのように電源分離するかは、ＥＭＳ解析結果から判断し、外部ノイズに弱い箇所、すなわちＥＭＳ対策が必要な箇所と、外部ノイズに強い箇所、すなわちＥＭＳ対策の必要がない箇所に分ける。本実施例では、図２７に示すようにクロック系あるいはデータパス系の電源ラインを切り分けることで大きな面積を必要とするＬＣフィルタを必要個所に限定配置するもので、かかる構成によればＥＭＳ対策による面積の過剰な増大を抑制しつつ、ＬＣフィルタを必要個所に限定配置することが可能となる。   First, based on the analysis result 2601 obtained in the EMS analysis step 2305, the process of changing the power supply wiring between the power supply pad 271 and the internal power supply as shown in FIG. As shown in FIG. 5, the step of inserting the LC filter between the power supply pad 271 and the internal power supply is sequentially executed. How to separate the power sources is determined from the EMS analysis result, and is divided into a place that is vulnerable to external noise, that is, a place that requires EMS countermeasures, and a place that is resistant to external noise, that is, a place that does not require EMS countermeasures. In the present embodiment, as shown in FIG. 27, the clock filter or the data path system power supply line is separated so that the LC filter that requires a large area is limitedly arranged at a necessary location. While suppressing an excessive increase in area, it is possible to arrange the LC filters in a limited place.

また図２８に示すようにこのようにして切り分けられた電源ラインにインダクタ２７２と容量２７３とからなるＬＣフィルタを挿入するものである。   In addition, as shown in FIG. 28, an LC filter composed of an inductor 272 and a capacitor 273 is inserted into the power supply line thus separated.

次にこの第２の対策を行う場合の実際の処理工程について説明する。
第２の対策ステップは図２６に示すように第1の対策ステップのＥＭＳ解析ステップ２３０４の解析結果から対象ブロックを抽出し、得られた対象ブロックの解析結果２６０１から電源配線を変更する個所を決定する（ステップ２６０２）。 Next, an actual processing process when the second countermeasure is performed will be described.
In the second countermeasure step, as shown in FIG. 26, the target block is extracted from the analysis result of the EMS analysis step 2304 of the first countermeasure step, and the location where the power supply wiring is changed is determined from the analysis result 2601 of the obtained target block. (Step 2602).

この後前記ステップ２６０２の決定に従い当該個所の電源配線を変更し、電源分離をする（２６０３）。
そして電源分離した個所にインダクタおよび容量を挿入しＬＣフィルタを構成する（ステップ２６０４）。 Thereafter, according to the determination in the step 2602, the power supply wiring at the corresponding location is changed, and the power supply is separated (2603).
Then, an inductor and a capacitor are inserted into the place where the power source is separated to constitute an LC filter (step 2604).

そして、再度ＥＭＳ解析処理ステップ２６０５を行う。
そしてこのＥＭＳ解析処理ステップ２６０５で、ノイズ対策が達成されたか否かを解析する（ステップ２６０６）。
ノイズ対策が達成されていると判断された場合は終了である。 Then, the EMS analysis processing step 2605 is performed again.
Then, in this EMS analysis processing step 2605, it is analyzed whether or not noise countermeasures have been achieved (step 2606).
If it is determined that noise countermeasures have been achieved, the process ends.

一方達成されていない場合はステップ２６０２に戻り再度電源配線を変更する個所を決定する工程から、一連の処理工程を繰り返し続行する。   On the other hand, if not achieved, the process returns to step 2602 to repeat the series of processing steps from the step of determining the place where the power supply wiring is changed again.

あるいはまた、第３の対策として電源配線長を短縮する工程を実行する。   Alternatively, a step of shortening the power supply wiring length is executed as a third countermeasure.

この工程は図２９にフローチャートを示すように、第２の対策ステップのＥＭＳ解析ステップ２６０５の解析結果から対象セルおよび対象ブロックを抽出し、得られた対象ブロックの解析結果２９０１および２９０２として対象セルの解析結果としての瞬時電流量情報および対象ブロックの解析結果としての瞬時電流量情報を得、この結果に基づいて、電源配線長を変更する個所を決定する（ステップ２９０３）。   In this process, as shown in the flowchart of FIG. 29, the target cell and the target block are extracted from the analysis result of the EMS analysis step 2605 of the second countermeasure step, and the target cell analysis results 2901 and 2902 are obtained. The instantaneous current amount information as the analysis result and the instantaneous current amount information as the analysis result of the target block are obtained, and the location where the power supply wiring length is changed is determined based on this result (step 2903).

この後前記ステップ２９０３の決定に従い当該個所の電源配線長を短く変更する（２９０４）。
そして、再度ＥＭＳ解析処理２９０５を行う。 Thereafter, according to the determination at the step 2903, the power wiring length at the corresponding location is changed to be shorter (2904).
Then, EMS analysis processing 2905 is performed again.

そしてこのＥＭＳ解析処理ステップ２９０５で、ノイズ対策が達成されたか否かを解析する。   In EMS analysis processing step 2905, it is analyzed whether or not noise countermeasures have been achieved.

この解析処理ステップでノイズ対策が達成されていると判断された場合は終了である。   If it is determined in this analysis processing step that noise countermeasures have been achieved, the process ends.

一方達成されていない場合はステップ２９０３に戻り再度電源配線長を変更する個所を決定する工程から、一連の処理工程を繰り返し続行する。   On the other hand, if not achieved, the process returns to step 2903 to repeat the series of processing steps from the step of determining the place where the power supply wiring length is changed again.

あるいはまた、第４の対策として図３０に示すようにセルランクの変更処理を行う工程を実行する。   Alternatively, as a fourth countermeasure, as shown in FIG. 30, a step of performing cell rank change processing is executed.

この工程は図３０にフローチャートを示すように、第３の対策ステップのＥＭＳ解析ステップ２９０５の解析結果から対象インスタンスを抽出し、得られた対象インスタンスの解析結果３００１に基いて、タイミングに余裕があるセルの駆動能力を下げるべくセルランクの変更を行う（ステップ３００２）。そしてこの変更後の対象インスタンスについて、再度ＥＭＳ解析処理３００３を行う。   In this process, as shown in the flowchart of FIG. 30, the target instance is extracted from the analysis result of the EMS analysis step 2905 of the third countermeasure step, and there is a margin in timing based on the analysis result 3001 of the obtained target instance. The cell rank is changed to lower the cell driving capability (step 3002). Then, the EMS analysis process 3003 is performed again for the target instance after the change.

そしてこのＥＭＳ解析処理ステップ３００３で、ノイズ対策が達成されたか否かを解析する。   In EMS analysis processing step 3003, it is analyzed whether noise countermeasures have been achieved.

このＥＭＳ解析処理ステップでノイズ対策が達成されていると判断された場合は終了である。   If it is determined in this EMS analysis processing step that noise countermeasures have been achieved, the process ends.

一方達成されていない場合はステップ３００２に戻り再度セルランクの変更処理から、一連の処理工程を繰り返し続行する。   On the other hand, if it has not been achieved, the process returns to step 3002 to repeat the series of processing steps from the cell rank changing process again.

このようにして、良好なＥＭＳ対策がなされ信頼性の高い半導体集積回路のレイアウト構造が自動的に高速で提供される。   In this manner, a highly reliable layout structure of a semiconductor integrated circuit with a good EMS countermeasure is automatically provided at high speed.

なお、このようにして得られたレイアウトに従って半導体集積回路装置が製造され、ＥＭＳのない極めて信頼性の高いものを得ることが可能となる。   A semiconductor integrated circuit device is manufactured according to the layout obtained in this way, and it is possible to obtain a highly reliable device without EMS.

このようにして、ＥＭＳ解析およびその対策処理がなされるが、前述のプロセスを逐次表示し、どの対象に対してどの対策を行うか、またそれによりどのような変化が行われるかについて表示を行うようにすることも可能である。これにより、より効率よく対策を実行することが可能となる。   In this way, the EMS analysis and the countermeasure process are performed. The above-described process is sequentially displayed, and what countermeasure is performed for which object and what change is performed thereby is displayed. It is also possible to do so. This makes it possible to execute countermeasures more efficiently.

表示方法としては図３１にハッチングで示すように、ノイズの問題が発生する部分をハイライト表示するとともに、その伝搬経路を太線で表示するようにすれば、表示も対策も良好に行うことが可能である。   As a display method, as shown by hatching in FIG. 31, if the portion where the noise problem occurs is highlighted and the propagation path is displayed with a thick line, it is possible to display and take measures well. It is.

また、図３２に示すように、セルＣをクリックするとそのセルに伝搬する経路上のノイズに対して最も弱いセルのセル名を表示するとともに、セルをハイライト表示するようにしてもよい。   Further, as shown in FIG. 32, when the cell C is clicked, the cell name of the cell that is the weakest to the noise on the path propagating to the cell may be displayed and the cell may be highlighted.

さらにまた、図３３に示すように経路をクリックするとその経路上のノイズに対して最も弱いセルのセル名を表示するとともに、セルをハイライト表示するようにすることも可能である。   Furthermore, as shown in FIG. 33, when a route is clicked, the cell name of the cell that is the weakest to the noise on the route can be displayed and the cell can be highlighted.

また、図３４に示すように、ノイズに弱いセルに対してバッファの交換などを仮想的に行う場合、単に強い大きなバッファに交換すると消費電力があがってしまうという問題がある。そこで最小限の変更で論理上矛盾の生じない変更を図３１にパラメータ表示およびセル名表示として提案するようにすることも可能である。   Further, as shown in FIG. 34, when a buffer is exchanged virtually for a cell that is vulnerable to noise, there is a problem that power consumption increases if the buffer is simply replaced with a strong buffer. Therefore, it is also possible to propose a change that does not cause a logical contradiction with a minimum change as a parameter display and a cell name display in FIG.

そしてこのようにして仮想的に変更した後、再度各トランジスタ、またはセルに対してノイズ推定を行う。その結果の消費電力情報などをレポートする。これにより、何度かのプロセスを経て容易に最良のレイアウトを得ることが可能となる。この方法はクロックツリーやレジスタセルが多く存在する回路に対して特に効果が大きい。   Then, after virtually changing in this way, noise estimation is performed again on each transistor or cell. Report the resulting power consumption information. This makes it possible to easily obtain the best layout through several processes. This method is particularly effective for a circuit having many clock trees and register cells.

以上説明したように、本発明によれば、半導体集積回路の電源配線に外部からノイズが入ったときに影響を受けやすい箇所を設計段階で特定することができるため、半導体集積回路製造前に対策を行い、ノイズ耐性を向上することができることから、半導体集積回路の設計、特にノイズ対策に極めて有効である。   As described above, according to the present invention, it is possible to identify a part that is easily affected when noise enters the power supply wiring of the semiconductor integrated circuit at the design stage. Therefore, the noise tolerance can be improved, which is extremely effective for designing a semiconductor integrated circuit, particularly for noise countermeasures.

本発明の実施の形態の構成を示すブロック図である。It is a block diagram which shows the structure of embodiment of this invention. シミュレーションモデル作成手順を示す図である。It is a figure which shows the simulation model creation procedure. 本発明の実施の形態の動作を示すフローチャートである。It is a flowchart which shows operation | movement of embodiment of this invention. 原理図Principle diagram 本発明の実施の形態における回路動作検証方法のフロー図Flow chart of circuit operation verification method in embodiment of the present invention 遅延変化量計算部４３のフロー図Flow chart of delay variation calculation unit 43 エラー箇所検出部４４のフロー図Flow diagram of error location detector 44 遅延データベースの内容を示す図Diagram showing the contents of the delay database 本発明の実施形態を示す図The figure which shows embodiment of this invention 本発明の実施形態を示す図The figure which shows embodiment of this invention 本発明の実施形態を示す図The figure which shows embodiment of this invention 本発明の実施形態を示す図The figure which shows embodiment of this invention 本発明の実施形態を示す図The figure which shows embodiment of this invention 本発明の実施形態を示す図The figure which shows embodiment of this invention 本発明の実施形態を示す図The figure which shows embodiment of this invention 本発明の実施形態を示す図The figure which shows embodiment of this invention 本発明の実施形態を示す図The figure which shows embodiment of this invention 本発明の実施形態を示す図The figure which shows embodiment of this invention 本発明の実施形態を示す図The figure which shows embodiment of this invention 本発明の実施形態を示す図The figure which shows embodiment of this invention 本発明の実施形態を示す図The figure which shows embodiment of this invention 本発明の実施形態を示す図The figure which shows embodiment of this invention 本発明の実施形態を示す図The figure which shows embodiment of this invention 本発明の実施形態を示す図The figure which shows embodiment of this invention 本発明の実施形態を示す図The figure which shows embodiment of this invention 本発明の実施形態を示す図The figure which shows embodiment of this invention 本発明の実施形態を示す図The figure which shows embodiment of this invention 本発明の実施形態を示す図The figure which shows embodiment of this invention 本発明の実施形態を示す図The figure which shows embodiment of this invention 本発明の実施形態を示す図The figure which shows embodiment of this invention 本発明の実施形態を示す図The figure which shows embodiment of this invention 本発明の実施形態を示す図The figure which shows embodiment of this invention 本発明の実施形態を示す図The figure which shows embodiment of this invention 本発明の実施形態を示す図The figure which shows embodiment of this invention 従来例のＥＭＳ解析方法を示す図The figure which shows the EMS analysis method of a prior art example 従来例のＥＭＳ解析方法を示す図The figure which shows the EMS analysis method of a prior art example 本発明の実施形態を示す図The figure which shows embodiment of this invention

符号の説明Explanation of symbols

１１ レイアウト情報
１２ インピーダンス情報抽出部
１３ 等価回路作成部
１４ 解析部
１５ 電源ノイズ波形データベース
２１ 半導体集積回路
２２ 機能ブロック DESCRIPTION OF SYMBOLS 11 Layout information 12 Impedance information extraction part 13 Equivalent circuit creation part 14 Analysis part 15 Power supply noise waveform database 21 Semiconductor integrated circuit 22 Functional block

Claims (13)

ＬＳＩの電磁波障害を解析する方法であって、
電源ノイズの伝播経路において、電源ノイズにより出力結果あるいは内部状態を変えるノイズの閾値を算出しこれをライブラリに格納するライブラリ化工程と、
前記ライブラリを参照しつつ、前記ＬＳＩの全回路素子について、電源ノイズの影響を受けるか否かを解析する解析工程とを含むことを特徴とする電磁波障害解析方法。 A method for analyzing electromagnetic interference of LSI,
In a power supply noise propagation path, a noise generation threshold that changes the output result or internal state due to power supply noise is calculated and stored in a library; and
An electromagnetic wave failure analysis method comprising: an analysis step of analyzing whether or not all circuit elements of the LSI are affected by power supply noise with reference to the library. 前記ライブラリ化工程は、回路素子の通過可能な最小の電源ノイズの電圧あるいは電流波形のピーク、幅、形状のいずれかの関数あるいは値をライブラリに格納する工程を含むことを特徴とする請求項１記載の電磁波障害解析方法。   2. The library forming step includes a step of storing a function or value of a peak, width, or shape of a minimum power supply noise voltage or current waveform that can be passed through a circuit element in a library. The electromagnetic interference analysis method described. 前記ライブラリ化工程は、回路素子の端子に入力し、回路素子の端子を出力するあるいは内部状態を変更する経路のノイズの閾値をライブラリに格納する工程を含むことを特徴とする請求項１記載の電磁波障害解析方法。   2. The library forming step according to claim 1, further comprising the step of storing in a library a noise threshold value of a path that is input to a terminal of a circuit element and outputs the terminal of the circuit element or changes an internal state. Electromagnetic interference analysis method. 前記解析工程は、回路素子の端子に入力し、回路素子の端子を出力するあるいは内部状態を変更する経路を解析する工程を含むことを特徴とする請求項１記載の電磁波障害解析方法。   2. The electromagnetic wave disturbance analyzing method according to claim 1, wherein the analyzing step includes a step of analyzing a path for inputting to the terminal of the circuit element and outputting the terminal of the circuit element or changing an internal state. 前記解析工程は、経路の情報を記録する記録工程を含むことを特徴とする請求項１記載の電磁波障害解析方法。   The electromagnetic wave failure analysis method according to claim 1, wherein the analysis step includes a recording step of recording path information. 前記記録工程は、ノイズの伝播する回路素子を記録する工程を含むことを特徴とする請求項５記載の電磁波障害解析方法。   6. The electromagnetic interference analysis method according to claim 5, wherein the recording step includes a step of recording a circuit element through which noise propagates. 前記記録工程は、ノイズの伝播するレジスタ素子を記録する工程を含むことを特徴とする請求項５記載の電磁波障害解析方法。   6. The electromagnetic interference analysis method according to claim 5, wherein the recording step includes a step of recording a register element through which noise propagates. 前記記録工程は、ノイズの伝播する回路素子を仮想的に異なるドライブ能力の回路素子に変更した際のダメージを記録する工程を含むことを特徴とする請求項５記載の電磁波障害解析方法。   6. The electromagnetic wave failure analysis method according to claim 5, wherein the recording step includes a step of recording damage when a circuit element through which noise is propagated is changed to a circuit element having virtually different drive capability. 前記記録工程は、経路上のノイズに弱い回路素子を記録する工程を含むことを特徴とする請求項５記載の電磁波障害解析方法。   6. The electromagnetic wave disturbance analysis method according to claim 5, wherein the recording step includes a step of recording a circuit element that is vulnerable to noise on a path. 前記解析工程は、電磁波解析を行う電磁波解析工程により、前記電源ノイズを算出する工程を含むことを特徴とする請求項１記載の電磁波障害解析方法。   The electromagnetic wave failure analysis method according to claim 1, wherein the analysis step includes a step of calculating the power supply noise by an electromagnetic wave analysis step of performing electromagnetic wave analysis. 前記解析工程は、指定された回路素子への経路上のノイズに弱い回路素子を記録する工程を含むことを特徴とする請求項１記載の電磁波障害
解析方法。 2. The electromagnetic wave failure analysis method according to claim 1, wherein the analysis step includes a step of recording a circuit element that is vulnerable to noise on a path to a designated circuit element. 前記解析工程は、レジスタ素子への経路上のノイズに弱い回路素子を記録する工程を含むことを特徴とする請求項１記載の電磁波障害解析方法。   2. The electromagnetic wave failure analysis method according to claim 1, wherein the analysis step includes a step of recording a circuit element that is vulnerable to noise on a path to the register element. ＬＳＩの電磁波障害を解析する解析装置であって、
電源ノイズの伝播経路において、電源ノイズにより出力結果あるいは内部状態を変えるノイズの閾値を格納するライブラリと、
前記ライブラリを参照しつつ、前記ＬＳＩの全回路素子について、電源ノイズの影響を受けるか否かを解析する解析手段とを含むことを特徴とする電磁波障害解析装置。 An analysis device for analyzing electromagnetic interference of LSI,
In the power noise propagation path, a library that stores noise thresholds that change the output result or internal state due to power noise,
An electromagnetic wave disturbance analyzing apparatus comprising: analyzing means for analyzing whether or not all circuit elements of the LSI are affected by power supply noise with reference to the library.
JP2005130012A 2005-04-27 2005-04-27 Electromagnetic interference analysis method, electromagnetic interference analysis apparatus, and semiconductor device manufacturing method using the same Expired - Fee Related JP4514646B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2005130012A JP4514646B2 (en) 2005-04-27 2005-04-27 Electromagnetic interference analysis method, electromagnetic interference analysis apparatus, and semiconductor device manufacturing method using the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2005130012A JP4514646B2 (en) 2005-04-27 2005-04-27 Electromagnetic interference analysis method, electromagnetic interference analysis apparatus, and semiconductor device manufacturing method using the same

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2001065105A Division JP4124974B2 (en) 2001-03-08 2001-03-08 Electromagnetic interference analysis method, electromagnetic interference analysis apparatus, and semiconductor device manufacturing method using the same

Publications (2)

Publication Number Publication Date
JP2005260269A JP2005260269A (en) 2005-09-22
JP4514646B2 true JP4514646B2 (en) 2010-07-28

Family

ID=35085623

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2005130012A Expired - Fee Related JP4514646B2 (en) 2005-04-27 2005-04-27 Electromagnetic interference analysis method, electromagnetic interference analysis apparatus, and semiconductor device manufacturing method using the same

Country Status (1)

Country Link
JP (1) JP4514646B2 (en)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4746432B2 (en) * 2006-01-12 2011-08-10 株式会社東芝 Failure list and test pattern creation device, failure list and test pattern creation method, failure list creation and failure detection rate calculation device, and failure list creation and failure detection rate calculation method

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000029925A (en) * 1998-07-15 2000-01-28 Fujitsu Ltd Crosstalk noise calculating method and storage medium

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2687879B2 (en) * 1994-05-26 1997-12-08 日本電気株式会社 Automatic wiring method

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000029925A (en) * 1998-07-15 2000-01-28 Fujitsu Ltd Crosstalk noise calculating method and storage medium

Also Published As

Publication number Publication date
JP2005260269A (en) 2005-09-22

Similar Documents

Publication Publication Date Title
JP4124974B2 (en) Electromagnetic interference analysis method, electromagnetic interference analysis apparatus, and semiconductor device manufacturing method using the same
US6971076B2 (en) Method for estimating peak crosstalk noise based on separate crosstalk model
US7073140B1 (en) Method and system for performing crosstalk analysis
US6665845B1 (en) System and method for topology based noise estimation of submicron integrated circuit designs
US6499129B1 (en) Method of estimating performance of integrated circuit designs
Chen et al. Test generation in VLSI circuits for crosstalk noise
US9129078B1 (en) Static timing analysis of integrated circuit designs with flexible noise and delay models of circuit stages
US6378109B1 (en) Method of simulation for gate oxide integrity check on an entire IC
US7000202B1 (en) Method of vector generation for estimating performance of integrated circuit designs
US20070234161A1 (en) Using neighborhood functions to extract logical models of physical failures using layout based diagnosis
US6507935B1 (en) Method of analyzing crosstalk in a digital logic integrated circuit
US6536022B1 (en) Two pole coupling noise analysis model for submicron integrated circuit design verification
US20030145296A1 (en) Formal automated methodology for optimal signal integrity characterization of cell libraries
Gili et al. Analytical modeling of single event transients propagation in combinational logic gates
US11574101B2 (en) Techniques for providing optimizations based on categories of slack in timing paths
EP1192569A1 (en) Circuit simulation using dynamic partitioning and on-demand evaluation
Lazzari et al. Asymmetric transistor sizing targeting radiation-hardened circuits
Fazeli et al. A fast and accurate multi-cycle soft error rate estimation approach to resilient embedded systems design
JP2005311383A (en) Method and device for analyzing electromagnetic wave interference, and method for manufacturing semiconductor device using them
US7444600B2 (en) System and method for circuit noise analysis
JP2715956B2 (en) Method for narrowing down a failure portion of CMOS logic circuit using Iddq
JP4514646B2 (en) Electromagnetic interference analysis method, electromagnetic interference analysis apparatus, and semiconductor device manufacturing method using the same
JP2008020986A (en) Crosstalk analyzing method
Kundu et al. Identification of crosstalk switch failures in domino CMOS circuits
Chun et al. ATPG-XP: test generation for maximal crosstalk-induced faults

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20070720

RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7422

Effective date: 20071113

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20071120

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20100330

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20100413

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20100511

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130521

Year of fee payment: 3

LAPS Cancellation because of no payment of annual fees