JP4511841B2 - Information protection circuit - Google Patents
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Description
本発明は、情報保護回路に関し、特に、複数のネットワーク経路から正常な経路を選択するための切替制御を行う際に用いられる情報保護回路に関する。 The present invention relates to an information protection circuit, and more particularly, to an information protection circuit used when switching control for selecting a normal path from a plurality of network paths is performed.
電話や電子メール等の情報を遠方に大量に伝送する際に、情報を時多重して伝送する多重化伝送装置、特に、SONET/SDH伝送装置は、不測の伝送路障害による情報の寸断を避けるため、複数の冗長経路を備え、装置間の伝送品質を監視し、受信側で正常な系の回線へ切り替える。このSONET/SDH伝送装置における伝送方式のレイヤ構成は、物理的な光ファイバを意味する物理レイヤ、セクション終端装置(Section Terminating Equipment:STE)により物理レイヤを用いて伝送するセクションレイヤ、ライン終端装置(Line Terminating Equipment:LTE)によりパスレイヤの同期・多重を行うラインレイヤ、様々なSONET終端多重装置間を伝送するために細分化されたパスレイヤの順で構成されている。 When transmitting a large amount of information such as telephones and e-mails far away, multiplexed transmission equipment that transmits time-multiplexed information, especially SONET / SDH transmission equipment, avoids disruption of information due to unexpected transmission path failures. Therefore, a plurality of redundant paths are provided, the transmission quality between the devices is monitored, and the reception side switches to a normal system line. This SONET / SDH transmission device has a transmission system layer configuration that includes a physical layer that means a physical optical fiber, a section termination device (STE), a section layer that transmits using a physical layer, and a line termination device ( Line Terminating Equipment (LTE) is composed of a line layer that performs synchronization and multiplexing of the path layer, and a path layer that is subdivided for transmission between various SONET termination multiplexers.
本発明は、上記ラインレイヤとパスレイヤとの切替箇所が混在する構成、特に図13に示すような構成に適用するものである。ここで、留意すべき点は、ラインレイヤがパスレイヤより上位レイヤに位置するため、ラインレイヤの障害または切替は、パスレイヤの障害または切替より優先される。そのため、ラインレイヤの切替時のパス切替のばたつきの発生は、ユーザにとって切替誤動作のように見えるため、好ましくない。これを抑制するため、パスレイヤ情報を抽出するにあたって保護回路を設け、保護中にマスクを行い、不要な切替情報を切替制御部に通知しないようにする必要がある。 The present invention is applied to a configuration in which the switching points between the line layer and the path layer are mixed, particularly to a configuration as shown in FIG. Here, it should be noted that since the line layer is located in a higher layer than the path layer, the failure or switching of the line layer has priority over the failure or switching of the path layer. For this reason, occurrence of flapping of path switching at the time of switching of the line layer is undesirable because it seems to the user as a switching malfunction. In order to suppress this, it is necessary to provide a protection circuit for extracting the path layer information, perform masking during protection, and not notify the switching control unit of unnecessary switching information.
図13は、主信号の各レイヤ情報を検出して冗長系に切り替える装置の一例を示し、この装置は、主信号からラインレイヤの情報を抽出するライン情報抽出部2と、同様に、パスレイヤの情報を抽出するパス情報抽出部3と、ラインレイヤ情報や上流障害情報を収集してパスレイヤ情報のマスク要因を生成するマスク生成部4と、パスレイヤの情報をN段保護している間に、上流障害またはライン情報でマスク優先するようにした情報保護回路1と、収集された切替情報により切替制御を行う切替制御部5と、切替制御部5により主信号の切替を行う切替部6とで構成される。
FIG. 13 shows an example of a device that detects each layer information of the main signal and switches to the redundant system. This device is similar to the line
次に、上記構成を有する装置の動作について説明する。上流装置から主信号と上流障害情報を入力し、入力された主信号からライン情報抽出部2でラインレイヤの切替要因の情報を抽出し、マスク生成部4へ転送する。同様に、パス情報抽出部3でパスレイヤの切替要因の情報を抽出し、情報保護回路1へ転送する。ラインレイヤの情報は、上流障害情報とのマスク処理が行われ、制御バスにより切替制御部5へ転送される。パス情報抽出部3から転送されてきたパス情報は、N段保護されているうちに、上流装置からの上流障害情報及び該当パスのライン切替情報から生成したマスク信号でマスク処理され、制御バスによって切替制御部5に転送される。そして、切替制御部5から切替制御信号を切替部6へ転送して主信号の切替を行う。この情報保護回路1は、特に、ライン障害または回復時のパス切替誤動作を回避するのに有効である。
Next, the operation of the apparatus having the above configuration will be described. The main signal and the upstream failure information are input from the upstream device, the line layer extraction factor information is extracted from the input main signal by the line
図12は、従来の情報保護回路1の一例を示し、この情報保護回路1は、1情報であるkビットについて各々フリップフロップ(ff)をN段有するシフトレジスタ1〜Mと、シフトレジスタ1〜Mの各々の出力を比較して一致した場合にイネーブルを出力する比較一致検出回路1〜Mと、比較一致検出回路1〜Mにより生成されたイネーブルで出力制御する出力許可回路1〜Mと、前段にパス情報抽出部3(図13参照)からシリアルデータとクロック(CLK)とフレームパルス(FP)を入力し、1:(k×M)のシリアルパラレル変換を行うS/P(シリアル/パラレル)部とで構成されている。
FIG. 12 shows an example of a conventional
次に、上記情報保護回路1の動作について説明する。パス情報抽出部3からシリアルデータとクロックとフレームパルスを入力し、S/P部によって1:(k×M)のシリアルパラレル変換を行う。kビット×M個のパラレルデータは、各々シフトレジスタ1〜MとCLKによりN段遅延させ、このN段遅延するまでのフリップフロップの全出力を比較一致検出回路1〜Mに入力し、入力がN段進む間、マスク無しで、かつkビットの値の一致がN回以上続くときにイネーブル0を、kビットの値の一致がN回未満、またはマスク有りのときディセーブル1を出力許可回路1〜Mへ出力する。比較一致検出回路1〜Mからのイネーブルによって、出力許可回路1〜Mは、イネーブル0であれば、N段保護で一致した値を出力保持し、ディセーブル1であれば、ALL1を出力保持する。上記の動作をM個のパス情報mについて個々に行う。その後、各出力許可回路1〜Mの出力を切替制御部5(図13参照)とのインタフェース(アドレス・データ・チップセレクト・リードイネーブル等)である制御バスにより、パス情報をすべてのアドレスについてデコードし、データセレクタで出力するデータを切り替え、切替制御部5に転送する。
Next, the operation of the
しかし、上記従来の技術においては、図12に示すように、情報を保護して外部からの制御バスによりタイムリーに所望のデータを出力するためには、保護段数分遅延させて途中段階も含めて取り出せるシフトレジスタ等で情報保護回路1を構成するのが通常であるが、情報の高密度化から同ライン内に多重化されるパスの増加及び情報抽出量の増加により、膨大な回路規模を必要とする。そのため、大容量デバイスを必要とし、原価が高騰するという問題があった。
However, in the above prior art, as shown in FIG. 12, in order to protect information and to output desired data in a timely manner by an external control bus, the intermediate stage is included with a delay by the number of protection stages. In general, the
また、第2の問題点として、受信情報及びケーブル抜け監視を含む上流障害等の検出を保護する段数は、少なすぎると受信情報に過敏に反応して切替誤動作を引き起こしやすくなるが、多すぎると切替動作が遅くなって障害時の切替が遅れる。従って、段数は、評価後に決定することが多く、設計時には不明確である。そのため、柔軟な仕様が必須となるが、この段数幅をサポートできるようにすると、選択回路が複雑となる上、保護段数が多くなることを考慮して余分な回路を割り当てる必要がある。また、PLD(Programable Logic Device)等に標準で用意されているメモリは、シフトレジスタとしては使用できないため、有効利用することができず、新規に回路を作成する必要があるという問題があった。 In addition, as a second problem, if the number of stages for protecting the detection of received information and upstream faults including cable disconnection monitoring is too small, it is likely to react sensitively to the received information and cause a switching malfunction. Switching operation is delayed and switching at the time of failure is delayed. Therefore, the number of stages is often determined after evaluation and is unclear at the time of design. Therefore, flexible specifications are indispensable. However, if this stage width can be supported, the selection circuit becomes complicated and it is necessary to allocate an extra circuit in consideration of an increase in the number of protection stages. In addition, since a memory prepared as a standard in a PLD (Programmable Logic Device) or the like cannot be used as a shift register, it cannot be used effectively, and a new circuit needs to be created.
そこで、本発明は、上記従来の技術における問題点に鑑みてなされたものであって、回線障害時の動作の誤動作、特に、ライン障害発生時/回復時に発生する不要なパス切替を抑制するにあたって、保護段数に関してフレキシブルに対応するとともに、膨大な回路規模を大幅に削減することを目的とする。特に、フレキシブルに変更可能な回路セルと回路が固定されている内部メモリを有する汎用のPLDにおいて、内部メモリを有効活用していない場合に、回路の簡略化、回路セル使用量の削減によってデバイスの規模を縮小し、コストダウンを図ることを目的とする。 Therefore, the present invention has been made in view of the problems in the conventional technology described above, and is intended to suppress malfunction of operation at the time of a line failure, particularly unnecessary path switching that occurs at the time of line failure occurrence / recovery. The purpose is to flexibly deal with the number of protection stages and to greatly reduce the huge circuit scale. In particular, in a general-purpose PLD having a circuit cell that can be flexibly changed and an internal memory in which the circuit is fixed, when the internal memory is not effectively used, the circuit can be simplified by reducing the circuit cell usage. The purpose is to reduce the scale and reduce the cost.
上記目的を達成するため、本発明は、情報保護回路であって、パス情報が時分割配置されたシリアルデータを所定ビット単位で順次に蓄積する第1のメモリと、該第1のメモリに入力される第1のデータと、該第1のデータの前値であって、該第1のメモリから出力される第2のデータとを比較する比較回路と、該比較回路による一致回数をカウントアップするカウントアップ回路と、該カウントアップ回路によるカウント値に対応して自身の出力値を変更する値更新回路と、該値更新回路の出力を記憶する第2のメモリとを備え、前記値更新回路は、前記第1のメモリの出力を入力するとともに、前記第2のメモリから帰還される該第2のメモリの出力を入力し、前記カウントアップ回路のカウント値が所定値未満であるときに前記第2のメモリの出力を前記出力値として出力し、前記カウント値が前記所定値に達したときに前記第1のメモリの出力を前記出力値として出力することを特徴とする。 In order to achieve the above object, the present invention provides an information protection circuit, a first memory for sequentially storing serial data in which path information is arranged in a time-sharing manner in predetermined bit units, and an input to the first memory . The first data to be compared with the second data output from the first memory, which is the previous value of the first data, and counts the number of matches by the comparison circuit A value update circuit that changes its output value in response to a count value by the countup circuit, and a second memory that stores an output of the value update circuit , the value update circuit Inputs the output of the first memory and the output of the second memory fed back from the second memory, and when the count value of the count-up circuit is less than a predetermined value, Second It outputs the output of memory as the output value, the count value and outputs an output of the first memory upon reaching a predetermined value as the output value.
そして、本発明によれば、メモリに対してシリアルデータをアドレスをカウンタで回し、書き込みタイミングのみずらすことによってデータを連続的に書き込み、切替情報の受信値、出力値、前値との一致回数を蓄積し、連続一致の回数をカウントする簡単なロジック回路に対して回数値の設定を行うだけで、柔軟に検出時間を設定することができるため、回路規模の増減を容易に行うことができるとともに、回路の簡単化を実現することができる。 And according to the present invention, the address of the serial data is turned to the memory by the counter, and the data is continuously written by shifting only the write timing, and the number of coincidence with the received value, output value, and previous value of the switching information is set. Since the detection time can be set flexibly by simply setting the number of times for a simple logic circuit that accumulates and counts the number of consecutive matches, the circuit scale can be easily increased or decreased. The circuit can be simplified.
上記情報保護回路において、最終段に、外部のアドレスデータの内容を統一して直接メモリ内の情報を出力するデュアルアクセス可能な第3のメモリを設けることができる。これによって、外部制御バスから直接メモリにアクセスするため、回路を簡単にすることができるとともに、レスポンスが遅くなることもない。 In the information protection circuit, a dual-accessible third memory that unifies the contents of external address data and directly outputs information in the memory can be provided at the final stage. As a result, since the memory is directly accessed from the external control bus, the circuit can be simplified and the response is not delayed.
さらに、前記メモリに、プログラマブルロジックデバイスの回路セルとは別途標準搭載されている内部メモリを用いるようにすることができる。これによって、アドレスデコード回路、データセレクタ回路等が不要となるとともに、回路セルの使用量を削減し、デバイスの規模を縮小し、コストダウンを図ることができる。
Furthermore, prior to the texture memory, it is possible to make use of the internal memory that is separately standard with the circuit cell of a programmable logic device. This eliminates the need for an address decoding circuit, a data selector circuit, and the like, reduces the amount of circuit cells used, reduces the scale of the device, and reduces costs.
以上説明したように、本発明によれば、ライン障害発生時/回復時等に発生する不要なパス切替を抑制するにあたって、保護段数に関してフレキシブルに対応し、回路規模を大幅に削減することのできる情報保護回路を提供することができる。 As described above, according to the present invention, it is possible to flexibly cope with the number of protection stages and to greatly reduce the circuit scale when suppressing unnecessary path switching that occurs when a line fault occurs / recovers. An information protection circuit can be provided.
図1は、本発明にかかる情報保護回路の一実施の形態を示し、この情報保護回路1は、パス情報抽出部3(図13参照)から入力したクロック(CLK1)と、フレームパルス(FP1)と、パス抽出情報であるシリアルデータとを1:kでシリアルパラレル変換するS/P部102と、1ワードがkビットとなるパス情報M組を順序良く格納するkビット×深さMのメモリA103と、S/P部102の出力とメモリA103の出力を比較する比較回路104と、比較回路104による比較結果により一致回数n(メモリB106の値)を1つカウントアップし、一致しないときにnを1にセットし、マスク信号有りのとき入力したパス情報の連続一致回数nを0にリセットするカウントアップ回路105と、カウントアップ回路105の出力を時分割状態で保持するPビット×深さMのメモリB106(Pは、log2N以上の最小整数)と、メモリB106の出力である段数カウント値nがNのときにメモリA103の出力を選択し、Nより小さい値のときにメモリC108の出力を選択(前値保持)し、マスク信号有りのときに値の無効を宣言する無効コード(例えば、ALL1)を選択出力する値更新回路107と、値更新回路107の出力を時分割状態で保持するkビット×深さMのメモリC108と、メモリC108の出力をアドレスデコード回路、データセレクタ回路を介さず、外部の切替制御部に直接メモリ内の情報を出力するkビット×深さMのデュアルアクセス可能なメモリD109と、各メモリの書き込みアドレスと各書き込みタイミング(WE)を生成するタイミング生成部101と、時多重されたマスク信号(MSK)をアドレス1(ADDR1)に基づき該当のものを選択するセレクタ回路110とを備え、制御バスのデータバスについて双方向切替する双方向制御111を行い、外部からの制御バスは通常のCPUインタフェースと同様のアドレス・データ・ライトイネーブル・リードイネーブル・(クロック)で制御される。
FIG. 1 shows an embodiment of an information protection circuit according to the present invention. This
PLDにおいて、回路セルとは別途搭載するメモリA103、B106、C108は、図2に示すように、入力において、ENはイネーブル状態、RSTは常時リセットしない極性にしておき、ADDRによりメモリ内の格納場所を特定し、WEがイネーブルかつCLKの立ち上がり時にDIの値をメモリ内に格納する。メモリA〜Cは、アドレスに基づき(読み出しイネーブル無しに)格納されているデータを同時に出力することとする。 In the PLD, as shown in FIG. 2, the memories A103, B106, and C108 that are mounted separately from the circuit cells have EN enabled at the input, RST set to a polarity that is not always reset, and storage locations in the memory by ADDR. And the value of DI is stored in the memory when WE is enabled and CLK rises. The memories A to C simultaneously output the stored data based on the address (without read enable).
比較回路104は、図3に示すように、EXORで比較し、ロジック特有のひげを抑制するため、フリップフロップ(FF)で打ち直して出力する。
As shown in FIG. 3, the
カウントアップ回路105は、図4に示すように、段数Nの設定値等が入力され、比較回路104による比較結果により一致回数n(メモリB106の値)を1つカウントアップし、一致しないときにnを1にセットする。また、マスク信号有りのときには、入力したパス情報の連続一致回数nを0にリセットする。
As shown in FIG. 4, the count-up
値更新回路107では、図5に示すように、入力値がNのときに、N識別回路が、2:1SELの出力をメモリA103にする。
In the
PLDにおいて、回路セルとは別途搭載するメモリD109は、図6に示すように、外部の切替制御部側のWEを常時書き込み禁止状態にする。出力するデータは、外部からのチップセレクト及びリードイネーブルを用いて双方向制御111を行う。
In the PLD, the memory D109 mounted separately from the circuit cell always puts the WE on the external switching control unit side in a write-inhibited state, as shown in FIG. Data to be output is subjected to
次に、上記構成を有する情報保護回路1の動作について詳細に説明する。
Next, the operation of the
まず、図1において、初期立ち上げ時に、カウントアップ回路105に外部からカウントアップ上限値のNを設定する。このNの設定値は、カウントアップ回路105のデコード値を変更するだけで可能となる。
First, in FIG. 1, the count-up upper limit value N is set to the count-up
最初にマスク信号有りの状態の動作について説明する。マスク信号有りのときは、入力値に依存せず、カウントアップ回路105は、図7のシーケンスのINVALID状態となり、n=0をメモリB106に出力し、値更新回路107では、INVALID状態で即時に無効コード(ALL1)を出力する。その後、メモリC108、メモリD109に順次書き込まれ、切替制御部5(図13参照)の制御バスにより読み出される。上記動作は、時間軸上のM個の情報について別個マスク信号が存在し、個々に行われる。
First, the operation in the state with the mask signal will be described. When there is a mask signal, the count-up
次に、マスク無しの状態で、連続した値(n=1〜N-1)を入力したときの動作について説明する。図13のパス情報抽出部3からパス情報(クロック、フレームパルス及びシリアルデータ)を入力し、1:kシリアルパラレル変換し、k本のシリアルデータを得る。シリアルデータの一例を図8に示す。同図におけるコード値の例にあるように、kビットで構成される値が切替情報として意味をなすものとする。このシリアルデータは、タイミング生成部101内のカウンタによって生成したアドレス1(ADDR1)と、書き込みイネーブル1(WE1)により、kビット×深さMのメモリA103にM組の情報を順序良く格納する。
Next, an operation when a continuous value (n = 1 to N−1) is input without a mask will be described. The path information (clock, frame pulse, and serial data) is input from the path
次に、メモリA103の入力と出力を比較回路104に入力し、値が同値のときに1を、異なる値であれば0をカウントアップ回路105に渡す。カウントアップ回路105は、メモリB106の出力のカウント値と、比較回路104の出力と、マスク信号を参照し、図7のシーケンスによりCOUNTUP状態へ遷移する。最初はn=1が出力され、次回も同値であればメモリB106の出力に1を加算してCOUNTUP状態は1〜N-1まで続く。
Next, the input and output of the
次に、カウントアップ回路105の出力をタイミング生成部101で生成したアドレス1(ADDR1)と書き込みイネーブル2(WE2)により、メモリB106にM個の連続一致カウント値nを順序良く格納する。尚、メモリB106は、図2に示したものと基本構成は同じであるがPビット×深さMの容量でよい。
Next, M consecutive match count values n are stored in order in the memory B106 by the address 1 (ADDR1) and the write enable 2 (WE2) generated by the
値更新回路107では、メモリA103の出力と、後段のメモリC108の出力と保護カウント値であるメモリB106の出力と、マスク信号とを参照し、図9のシーケンスを実行する。メモリB106の出力がn=1〜N-1であれば、HOLD状態へ遷移して前値保持としてメモリC108の出力を出力する。従って、パス情報がN-1回続くまでは、前値であるメモリC108の出力が選択される。
The
次に、値更新回路107の出力をタイミング生成部101で生成したアドレス1(ADDR1)と、書き込みイネーブル3(WE3)により、メモリC108にM個の情報を順序良く格納する。さらに、タイミング生成部101で生成したアドレス1(ADDR1)と、書き込みイネーブル4(WE4)により、メモリD109にM個の情報を順序良く格納する。もう一方のメモリアクセスについて各メモリのアドレスアサイン・ビットアサインに外部の制御切替部のアドレス・ビット内容を合わせる仕様とすることで、切替制御部5から直接アドレス指定で値の読み出しが可能となる。
Next, M pieces of information are stored in order in the memory C108 by the address 1 (ADDR1) generated by the
上記の回路構成により、外部のアドレスをメモリD109用に変換するアドレスデコード回路と、アドレスデコードに基づき出力を選択するデータセレクタ回路が不要となる。仮に、マスク信号が有りとなった場合には、図7のシーケンスは、INVALID状態でnは0にリセットされ、値更新回路107でも即時に無効コードが出力されることとなる。上記動作は、時間軸上のM個の情報について別個行われる。一例として、k=4、M=192の時のタイムチャートを図10に示す。
With the above circuit configuration, an address decoding circuit for converting an external address for the memory D109 and a data selector circuit for selecting an output based on the address decoding are not required. If the mask signal is present, the sequence of FIG. 7 is reset to 0 in the INVALID state, and the
次に、パス情報の値の一致がN回目のときの動作を説明する。 Next, an operation when the value of the path information coincides with the Nth time will be described.
シリアルデータは、同様にメモリA103に格納される。次に、メモリA103の入力と出力を比較回路104に入力し、値が同値であるため、1をカウントアップ回路105に渡す。カウントアップ回路105は、図7のシーケンスにより、n=N-1がメモリB106の出力に1を加算してNとなり、COUNTUP状態からSTOP状態に遷移する。次に、カウントアップ回路105の出力をメモリB106に順序良く格納する(次回にメモリB106はNを出力する)。値更新回路107では、図9のシーケンスを実行し、メモリB106の出力がn=N-1であるため、まだHOLD状態で前述のように出力される。
Serial data is similarly stored in the memory A103. Next, the input and output of the memory A103 are input to the
次に、パス情報の値の一致がN+1回目のときの動作について説明する。 Next, the operation when the value of the path information matches the N + 1th time will be described.
シリアルデータは、同様にメモリA103に格納される。次に、メモリA103の入力と出力を比較回路104に入力し、値が同値であるため、1をカウントアップ回路105に渡す。カウントアップ回路105は、図7のシーケンスにより、STOP状態のままn=Nを出力する。次に、カウントアップ回路105の出力をメモリB106からNが出力される。
Serial data is similarly stored in the memory A103. Next, the input and output of the memory A103 are input to the
値更新回路107では、図9のシーケンスを実行し、メモリB106の出力がn=Nであるため、HOLD状態からRENEW状態へ遷移し、はじめてメモリA103の出力を選択出力する。次に、メモリC108に更新した値が格納される。仮に、マスク信号が有りとなった場合には、図7のシーケンスはINVALID状態で、nは0にリセットされ、値更新回路107でも無条件に無効コードが出力されることとなる。上記動作は、時間軸上のM個の情報について別個行われる。k=4、M=192、N=16の時のタイムチャート例を図11に示す。
The
次に、パス情報の値が一致していた状態から異なった値が入力されたときの動作について説明する。 Next, an operation when a different value is input from a state in which the path information values match is described.
シリアルデータは、同様にメモリA103に順序良く格納する。次に、メモリA103の入力と出力を比較回路104に入力し、値が異なるので0をカウントアップ回路105に渡す。カウントアップ回路105は、図7のシーケンスにより、n=1をセットしてSTOP状態からCOUNTUP状態に遷移する。次に、カウントアップ回路105の出力をメモリB106に順序良く格納する(この時点のメモリB106はNを出力し、次回1を出力する)。
Similarly, the serial data is stored in the memory A103 in order. Next, the input and output of the
値更新回路107では、図9のシーケンスを実行し、メモリB106の出力がn=Nであるため、それ以降はn=Nと同じ処理を行う。次フレームになると、メモリB106の出力は、n=1になるため、RENWE状態からHOLD状態へ遷移し、メモリC108の出力を選択出力するようになる。次に、メモリC108、メモリD109に格納されて通知される。上記の動作内で、仮にマスク信号が有りとなった場合には、図7のシーケンスはINVALID状態でnは0にリセットされ、値更新回路107でも即時に無効コードが出力されることとなる。
The
上述のように、本発明によれば、回線をラインとパスの切替を双方とも同時に備える伝送装置の瞬時の誤切替を防止する保護回路について、従来より回路規模を大幅に削減することができる。例えば、k=4ビット、M=1536情報、N=64段であれば、最低196,608個のフリップフロップ及びアドレスデコードの論理回路が必要となり、回路規模またはコスト的に実施が困難であったが、本発明にかかる情報保護回路のカウンタでアドレスを生成し、シリアルデータを順序良く格納するメモリA103、C108、比較回路104及びカウント値のみ計算するカウントアップ回路105、カウントアップ値を同アドレスで格納するメモリB106、アドレスデコード回路の代替として用いるデュアルメモリD109を用いることにより、約kビット×M×3+Pビット×M分のフリップフロップで構成することができる。
As described above, according to the present invention, the circuit scale of the protection circuit that prevents instantaneous erroneous switching of a transmission apparatus that has both line and path switching simultaneously can be significantly reduced. For example, if k = 4 bits, M = 1536 information, and N = 64 stages, a minimum of 196,608 flip-flops and an address decoding logic circuit are required, which is difficult to implement in terms of circuit scale or cost. An address is generated by the counter of the information protection circuit according to the present invention, the memories A103 and C108 for storing serial data in order, the
上記の例では、4ビット×1536×3+6ビット×1536=18432+9216=27648個となり、従来の回路の回路規模と比較して約7分の1まで削減することができる。一般に、使用するPLDデバイスの価格と集積度の関係は指数的に増加する傾向であるため、デバイスの原価を7分の1以上低下させることができる。同時に、消費電力も削減でき、さらに、PLDで実現するときには、1回路セルについてフリップフロップ1個を搭載することが一般的であるため、従来、フリップフロップにより回路使用率を大きく占有することとなるが、本発明例では、PLD等に一般に標準搭載されているメモリを使用するため、回路セルをほとんど使用せず、回路使用率は激減する。 In the above example, 4 bits × 1536 × 3 + 6 bits × 1536 = 184432 + 9216 = 27648, which can be reduced to about 1/7 compared with the circuit scale of the conventional circuit. In general, since the relationship between the price and the degree of integration of the PLD device to be used tends to increase exponentially, the cost of the device can be reduced by 1/7 or more. At the same time, the power consumption can be reduced, and furthermore, when implemented with PLD, since it is common to mount one flip-flop per circuit cell, conventionally, the flip-flop occupies a large circuit usage rate. However, in the example of the present invention, since a memory generally mounted as a standard in a PLD or the like is used, almost no circuit cells are used, and the circuit usage rate is drastically reduced.
1 情報保護回路
2 ライン情報抽出部
3 パス情報抽出部
4 マスク生成部
5 切替制御部
6 切替部
101 タイミング生成部
102 S/P部
103 メモリA
104 比較回路
105 カウントアップ回路
106 メモリB
107 値更新回路
108 メモリC
109 メモリD
110 セレクタ回路
111 双方向制御
DESCRIPTION OF
104
107
109 Memory D
110
Claims (3)
該第1のメモリに入力される第1のデータと、該第1のデータの前値であって、該第1のメモリから出力される第2のデータとを比較する比較回路と、
該比較回路による一致回数をカウントアップするカウントアップ回路と、
該カウントアップ回路によるカウント値に対応して自身の出力値を変更する値更新回路と、
該値更新回路の出力を記憶する第2のメモリとを備え、
前記値更新回路は、
前記第1のメモリの出力を入力するとともに、前記第2のメモリから帰還される該第2のメモリの出力を入力し、
前記カウントアップ回路のカウント値が所定値未満であるときに前記第2のメモリの出力を前記出力値として出力し、前記カウント値が前記所定値に達したときに前記第1のメモリの出力を前記出力値として出力することを特徴とする情報保護回路。 A first memory for sequentially storing serial data in which path information is arranged in a time-sharing manner in units of predetermined bits ;
A comparison circuit for comparing the first data input to the first memory and the second data output from the first memory, which is a previous value of the first data ;
A count-up circuit for counting up the number of matches by the comparison circuit;
A value update circuit that changes its own output value in response to the count value by the count-up circuit ;
A second memory for storing the output of the value update circuit ,
The value update circuit includes:
Input the output of the first memory and input the output of the second memory fed back from the second memory;
When the count value of the count-up circuit is less than a predetermined value, the output of the second memory is output as the output value, and when the count value reaches the predetermined value, the output of the first memory is output. An information protection circuit that outputs the output value .
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