JP4511092B2 - 半導体素子の製造方法 - Google Patents

半導体素子の製造方法 Download PDF

Info

Publication number
JP4511092B2
JP4511092B2 JP2001376993A JP2001376993A JP4511092B2 JP 4511092 B2 JP4511092 B2 JP 4511092B2 JP 2001376993 A JP2001376993 A JP 2001376993A JP 2001376993 A JP2001376993 A JP 2001376993A JP 4511092 B2 JP4511092 B2 JP 4511092B2
Authority
JP
Japan
Prior art keywords
semiconductor layer
semiconductor
manufacturing
silicon
substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2001376993A
Other languages
English (en)
Other versions
JP2002313721A (ja
JP2002313721A5 (ja
Inventor
清一郎 東
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Seiko Epson Corp
Original Assignee
Seiko Epson Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Seiko Epson Corp filed Critical Seiko Epson Corp
Priority to US10/011,292 priority Critical patent/US20020090772A1/en
Priority to JP2001376993A priority patent/JP4511092B2/ja
Publication of JP2002313721A publication Critical patent/JP2002313721A/ja
Publication of JP2002313721A5 publication Critical patent/JP2002313721A5/ja
Application granted granted Critical
Publication of JP4511092B2 publication Critical patent/JP4511092B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/322—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02373—Group 14 semiconducting materials
    • H01L21/02381—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02664—Aftertreatments
    • H01L21/02667—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02664—Aftertreatments
    • H01L21/02667—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth
    • H01L21/02675—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth using laser beams
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/268—Bombardment with radiation with high-energy radiation using electromagnetic radiation, e.g. laser radiation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78684—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising semiconductor materials of Group IV not being silicon, or alloys including an element of the group IV, e.g. Ge, SiN alloys, SiC alloys
    • H01L29/78687—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising semiconductor materials of Group IV not being silicon, or alloys including an element of the group IV, e.g. Ge, SiN alloys, SiC alloys with a multilayer structure or superlattice structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78681—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising AIIIBV or AIIBVI or AIVBVI semiconductor materials, or Se or Te

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Ceramic Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Optics & Photonics (AREA)
  • Materials Engineering (AREA)
  • Toxicology (AREA)
  • Health & Medical Sciences (AREA)
  • Electromagnetism (AREA)
  • Recrystallisation Techniques (AREA)
  • Thin Film Transistor (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Description

【０００１】
【発明の属する技術分野】
本発明は複数の物質層からなる積層体の製造方法及び積層体を利用した電界効果トランジスタなどの素子およびその素子を備える電子機器に関するものである。
【０００２】
【従来の技術】
半導体などの物質の結晶成長を構成元素の異なる下地層上で行うと、格子定数などの構造パラメータの違いから固有の構造とは異なる半導体が得られることが知られている。結晶成長の方法としてはこれまで分子線エピタキシー法やＣＶＤ法などの手法が用いられてきた。これらの従来法は、図７に示したように、下地層１０１上に精密に原子層１０２〜１０４を１層ごと（レイヤー−バイ−レイヤー）に堆積させる方法である。
【０００３】
【発明が解決しようとする課題】
しかしながら、これら従来の結晶成長の手法では原子層を１層ごと堆積させるため、結晶成長に時間を要する。また、結晶成長面に不純物が混入すると結晶成長が阻害されるため１０-9Ｔｏｒｒという超高真空を必要とし、装置構成が複雑になるという欠点がある。
【０００４】
そこで、本発明の第１の目的は格子定数などの構造パラメータが異なる下地層上で複数の半導体を含む積層体を容易に結晶化あるいは結晶成長をさせる方法を提供することである。
【０００５】
本発明の第２の目的はキャリア移動度などの電子物性に優れた性能を有する電界効果型トランジスタなどの半導体素子を提供することである。
【０００６】
本発明の第３の目的は電子物性に優れた性能を有する、本発明の製造方法で製造された半導体素子を備える電子機器を提供することである。
【０００７】
【課題を解決するための手段】
上記第１の目的を達成するために、第１の発明に係る半導体積層体の製造方法は、第１の半導体層の上に形成された第２の半導体層に対して光照射を行うことにより第２の半導体層の少なくとも一部分の構造変化を誘起する工程を備える。すなわち、第２の半導体層は第１の半導体層上に形成されているので、第２の半導体層の構造変化が下地層である第１の半導体層の影響を受けやすくなる。
【０００８】
なお、第１の発明に係る半導体積層体の製造方法には、厳密に第２の半導体層のみに光照射を行う場合の他、第２の半導体層を通して第１の半導体層に対して光照射を行う場合をも含む。
【０００９】
ここで、本明細書全てを通して、上記の「半導体積層体」とは少なくとも２つの半導体層を含む積層体を意味し、第１の半導体層の下に他の物質層が存在するものに関しても本発明の適用範囲である。また、第２の半導体層上に他の物質層が存在しているものに関しても、本発明の適用範囲である。
【００１０】
また、「構造変化」とは微視的には反応や格子欠陥生成など、巨視的には溶融、結晶化または再結晶化などの、光照射により誘起される一般的な現象を意味するものである。また、この「構造変化」は必ずしも一つの現象のみからなるものではなく、複数の現象を含むこともある。例えば、溶融の後に結晶化する一連の物質の変化も、本明細書を通して、「構造変化」と定義する。
【００１１】
また、第１の発明に係る半導体積層体の製造方法は、上記の半導体積層体の製造方法において、構造変化を第１の半導体層の影響を受けるように誘起する。第２の半導体層の光照射による構造変化は第１の半導体層の影響を受けるため、対応する単層半導体に対する光照射により誘起される構造変化とは異なるものとなりやすい。
【００１２】
なお、ここで、第１の半導体層の構造変化に対する影響とは、第１の半導体層の構造、格子定数、比熱、キャリア移動度、電子供与能、電子受容能、または第１の半導体層を構成する元素の第２の半導体層を構成する元素に対する化学的親和性などの影響により、第２の半導体層の結晶化、溶融、格子欠陥生成または反応などが、第２の半導体層固有あるいは対応する単層半導体の構造変化とは異なることを意味している。さらに、第１の半導体層の影響により構造変化により形成された領域の物質構造も第１の半導体層の影響を受けたものとなりやすい。このことは、はＸ線回折構造解析法、電子線回折構造解析法、中性子線回折構造解析法、赤外振動分光法、またはラマン振動分光法などの種々の構造解析的手段で調べることができる。また、物質構造はキャリア移動度または光電変換効率などの光電子物性にも反映されるので、光電物性を調べることでも推定できる。
【００１３】
第２の発明に係る半導体積層体の製造方法は、第１の半導体層の上に形成された第２の半導体層に対して光照射を行うことにより第２の半導体層の少なくとも一部分を結晶化させる工程を備える。これにより、結晶化の際に第１の半導体層の影響を受け、第２の半導体層固有の結晶構造とは異なる結晶構造を有する領域を第２の半導体層に形成することが可能となる。なお、ここで、本明細書を通して、「結晶化」とは、非晶質から結晶化するのみを意味するのではなく、多結晶状態または単結晶状態から結晶化することをも含む。
【００１４】
本発明の半導体積層体の製造方法は、第２の発明の半導体積層体の製造方法において、結晶化を第１の半導体層の影響を受けるように行う。これにより第２の半導体層固有あるいは対応する単層半導体の結晶構造とは異なる結晶構造を有する領域を第２の半導体層に形成することができるようになる。
【００１５】
本発明に係る半導体積層体の製造方法は、上記のいずれかに記載の半導体積層体の製造方法において、結晶性領域を有する半導体層を、第１の半導体層として用いる。第１の半導体層に存在する結晶性領域の規則的な物質構造は、第２の半導体層における構造変化、特に結晶化の際に摂動を与えやすい。
【００１６】
本発明に係る半導体積層体の製造方法は、上記のいずれかに記載の半導体積層体の製造方法において、単結晶からなる半導体層を、第１の半導体層として用いる。すなわち、第２の半導体層における結晶化などの構造変化の際に、単結晶からなる第１の半導体層の規則的な物質構造による摂動を受けやすくなる。
【００１７】
本発明に係る半導体積層体の製造方法は、上記のいずれかに記載の半導体積層体の製造方法において、非晶質領域を有するように形成された半導体層を、第２の半導体層として用いる。非晶質領域を有するような半導体層は、結晶性を有する半導体層に比べて、比較的容易かつ短時間で形成することができるという利点を有する。
【００１８】
本発明に係る半導体積層体の製造方法は、上記のいずれかに記載の半導体積層体の製造方法において、第１の半導体層の光照射による溶融挙動とは異なる溶融挙動を示す半導体層を、第２の半導体層として用いる。
【００１９】
ここで、「溶融挙動が異なる」とは溶融する最低温度や溶融状態における粘性、溶融に要する光エネルギーまたは熱エネルギーなどを意味するが、このため、第１の半導体層または第２の半導体層のいずれかのみを選択的に溶融させることができる。
【００２０】
本発明に係る半導体積層体の製造方法は、上記のいずれかに記載の半導体積層体の製造方法において、第１の半導体層の最低溶融温度より低い最低溶融温度を有する半導体層を、第２の半導体層として用いる。これにより第２の半導体層のみを溶融させることができる。
【００２１】
本発明に係る発明は、上記のいずれかに記載の半導体積層体の製造方法において、第１の半導体層の溶融に要する光エネルギーより低い光エネルギーで溶融する半導体層を、第２の半導体層として用いる。これにより、第２の半導体層のみを溶融させることができる。
【００２２】
本発明に係る半導体積層体の製造方法は、上記のいずれかに記載の半導体積層体の製造方法において、第１の半導体層の組成とは異なる組成を有する半導体層を、第２の半導体層として用いる。このような例として第１の半導体層及び第２の半導体層が、それぞれゲルマニウム及びシリコンからなる場合が挙げられる。このような場合、結合長や格子定数などの物質パラメーターが、第１の半導体層と第２の半導体層とでは異なるため、第２の半導体層の構造変化や結晶化の際、第２の半導体層をなすシリコン固有の結晶構造が第１の半導体層をなすゲルマニウムの影響を受けやすくなり、このことは物性面にも反映されることになる。
【００２３】
本発明に係る半導体積層体の製造方法は、上記のいずれかに記載の半導体積層体の製造方法において、シリコン、ゲルマニウム、及びシリコンとゲルマニウムとを含む複合材料のうちから選ばれる２つの材料を、第１の半導体層及び第２の半導体層の材料として用いる。上記の３つの材料はいずれも、形成方法が確立しており、また、互いに類似の構造パラメータを有しているので、光照射前の積層体の形成が比較的容易であるという利点を有する。
【００２４】
本発明に係る半導体積層体の製造方法は、上記のいずれかに記載の半導体積層体の製造方法において、１００ｎｍ以下の膜厚を有する半導体層を第２の半導体層として用いる。これにより第２の半導体層を深さ方向に均一に光励起しやすくなる。
【００２５】
本発明に係る半導体積層体の製造方法は、上記のいずれかに記載の半導体積層体の製造方法において、５００ｎｓ以下のパルス幅を有する光を光照射に用いる。この方法によれば、用いる光のパルス幅が十分に短いため、光照射の際に発生する熱の第１の半導体層方向への拡散が抑制され、第２の半導体層のみの構造変化を誘起することが可能になるという利点を有する。
【００２６】
本発明に係る半導体積層体の製造方法は、上記のいずれかに記載の半導体積層体の製造方法において、波長が６００ｎｍ以下である光を光照射に用いる。これにより第２の半導体層を効率良く光励起することができる。
【００２７】
本発明に係る半導体素子は、基板上に形成された第１の半導体層と、該第１の半導体層上に形成された第２の半導体層とを備える半導体素子であって、前記第１の半導体層と前記第２の半導体層とは異なる格子定数をもつ材料からなり、前記第１の半導体層は結晶領域を有し、前記第２の半導体層は該第２の半導体層固有の結晶構造とは異なる結晶構造であるひずみ結晶を有することを特徴とする。
【００２８】
第３の発明に係る半導体素子は、第２の発明の半導体積層体の製造方法により製造される半導体積層体の第２の半導体層のうち少なくとも結晶化領域が半導体素子の能動領域として用いられる。この結晶化領域における物質構造は第１の半導体層の構造や物性による摂動を受けやすく、第２の半導体層を構成する材料の固有の構造や物性とは異なるものとなりやすい。したがって、この半導体素子は優れた素子として機能することが可能である。なお、本明細書を通して、能動領域とはキャリアが流れる少なくとも１つの部位または１つの領域を意味しており、例えば半導体素子がＭＯＳトランジスタである場合は、能動領域とはソース領域、ドレイン領域またはチャンネル領域のうち少なくとも１つの領域を指している。
【００２９】
本発明に係る半導体素子は、シリコンとゲルマニウムとを含む複合半導体材料からなる第１の半導体層上に第２の半導体層として形成されたシリコン層に対する光照射により形成された結晶化領域が半導体素子の能動領域として用いられる。シリコンとゲルマニウムとを含む複合半導体の物質構造とシリコンの物質構造との適当な構造の不一致のため、積層体を形成しやすく、かつまた、シリコン層に対する光照射による結晶化領域の際に第１の半導体層の摂動も受けやすい。これにより、この半導体素子は通常のシリコンを能動領域に用いた従来の半導体素子に比べて、優れた性能を発揮しやすい。
【００３０】
本発明に係る半導体素子は、上記の半導体素子において、前記結晶化領域の物質構造がシリコン結晶固有の物質構造とは異なっている。この半導体素子は従来法で形成されたシリコンに比べてキャリア移動度などの点で優れた特性を発揮しやすい。
【００３１】
本発明の半導体素子は、上記のいずれかに記載の半導体素子において、半導体素子が電界効果型トランジスタである。これによりキャリア移動度などの点で優れた電界効果トランジスタが実現される。
【００３２】
第４の発明の積層体の製造方法は、第１の物質層の上に形成された第２の物質層に対する光照射により第２の物質層の構造変化を誘起する。第２の物質の例としてはセレンやテルルなどに代表されるカルコゲン類の酸化物が挙げられるが、これに限定されることなく、結晶可能な物質であれば本発明を適用可能である。
【００３３】
本発明の積層体の製造方法は、上記の積層体の製造方法において、第１の物質層の影響を受けるように、構造変化をさせる。これにより物質固有の構造とは異なった構造を有する領域を形成することができる。この形成領域は様々な素子に用いることができる。
【００３４】
第５の発明に係る半導体積層体の製造方法は、基板上に、第１の半導体、または第１および第２の半導体を含む第１の半導体層を形成する工程と、第１の半導体層上に第２の半導体からなる第２の半導体層を形成する工程と、第１の半導体層および第２の半導体層からなる積層体に光照射を行い、構造変化を誘起する工程と、を備える。
【００３５】
ここで「構造変化」とは、前述した定義に加え、構成原子の結合状態が変化することを意味し、例えば非晶質の結晶化や、多結晶質の再結晶化や結晶状態の変化等をも指す。
【００３６】
本発明の半導体積層体の製造方法は、上記の半導体積層体の製造方法において、第１の半導体はゲルマニウムである。
【００３７】
本発明の半導体積層体の製造方法は、上記の半導体積層体の製造方法において、第２の半導体はシリコンである。
【００３８】
本発明の半導体積層体の製造方法は、上記いずれかに記載の半導体積層体の製造方法において、第１の半導体層の形成と第２の半導体層の形成は真空中で連続して行う。
【００３９】
本発明の半導体積層体の製造方法は、上記いずれかに記載の半導体積層体の製造方法において、第１の半導体層は結晶性領域を含む。
【００４０】
本発明の半導体積層体の製造方法は、上記いずれかに記載の半導体積層体の製造方法において、第１の半導体層は光照射による結晶化により形成されたものである。
【００４１】
本発明の半導体積層体の製造方法は、上記の半導体積層体の製造方法において、第１の半導体層は複数回の光照射による結晶化により形成されたものである。
【００４２】
本発明の半導体積層体の製造方法は、上記の半導体積層体の製造方法において、第１の半導体層への光照射は真空中で行われる。
【００４３】
本発明の半導体積層体の製造方法は、請求項１乃至８のいずれかに記載の半導体積層体の製造方法において、積層体への光照射は少なくとも第２の半導体層を完全溶融させるエネルギー密度以上の強度により行われる。
【００４４】
本発明の半導体積層体の製造方法は、上記いずれかに記載の半導体積層体の製造方法において、第２の半導体層の膜厚は５０ｎｍ以下である。
【００４５】
本発明の半導体積層体の製造方法は、上記いずれかに記載の半導体積層体の製造方法において、光照射はパルス幅が５００ｎｓ以下のパルスレーザーを用いて行う。
【００４６】
本発明の半導体積層体の製造方法は、上記いずれかに記載の半導体積層体の製造方法において、光照射は波長が６００ｎｍ以下のパルスレーザーを用いて行う。
【００４７】
第６の発明は、上記いずれかに記載の半導体積層体の製造方法により製造された半導体素子である。これら半導体素子の結晶化領域における物質構造は第１の半導体層の構造や物性による摂動を受けやすく、第２の半導体層を構成する材料の固有の構造や物性とは異なるものとなりやすい。したがって、この半導体素子は優れた素子として機能することが可能である。
【００４８】
第７の発明は、第６の発明の半導体素子を備える電子機器である。
【００４９】
ここで「電子機器」には限定が無いが、本発明の半導体素子、例えばＴＦＴで構成された表示装置等を備えるものが考えられる。このような電子機器として、例えば、携帯電話、ビデオカメラ、パーソナルコンピュータ、ヘッドマウントディスプレイ、リア型またはフロント型のプロジェクター、さらに表示機能付きファックス装置、デジタルカメラのファインダ、携帯型ＴＶ、ＤＳＰ装置、ＰＤＡ、電子手帳等が挙げられる。
【００５０】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳述する。
（実施形態１）
本発明の実施形態は、第１の半導体層の上に形成された第２の半導体層に対して光照射を行うことにより第２の半導体層の少なくとも一部分に構造変化を誘起させる積層体の製造方法に関する。
【００５１】
図１に、本実施形態の積層体の製造方法における製造工程断面図を示す。
【００５２】
まず、図１（ＳＴ１）に示すように、第１の半導体層２０１の上に第２の半導体層２０２を形成する。これら第１及び第２の半導体層に用いる半導体としてはシリコン（Ｓｉ）やゲルマニウム（Ｇｅ）等の１４族のみからなる半導体結晶、シリコン・ゲルマニウム（ＳｉｘＧｅ１−ｘ：０＜ｘ＜１）結晶やシリコン・カーバイド（ＳｉｘＣ１−ｘ：０＜ｘ＜１）結晶やゲルマニウム・カーバイド（ＧｅｘＣ１−ｘ：０＜ｘ＜１）などの１４族元素を含む複合半導体結晶、ガリウム・ヒ素（ＧａＡｓ）やインジウム・アンチモン（ＩｎＳｂ）などの１３族元素と１５族元素との化合物半導体、またはカドミウム・セレン（ＣｄＳｅ）等の１２族元素と１６族元素との化合物半導体、あるいはシリコン・ゲルマニウム・ガリウム・ヒ素（ＳｉｗＧｅｘＧａｙＡｓｚ：ｗ＋ｘ＋ｙ＋ｚ＝１）などのさらなる多元系化合物半導体やこれらの半導体にリン（Ｐ）、ヒ素（Ａｓ）、及びアンチモン（Ｓｂ）などのドナー元素を添加したＮ型半導体、もしくはホウ素（Ｂ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）、及びインジウム（Ｉｎ）などのアクセプター元素を添加したＰ型半導体も挙げられる。また、第１および第２の半導体層を構成する材料としては上記の材料を任意に組み合わせることが可能である。
【００５３】
第１の半導体層は単結晶構造をとっていること好ましい。こ単結晶の構造としては、単結晶基板そのものを用いるか、あるいは単結晶基板上にエピタキシャル成長により形成した半導体単結晶を用いることができる。実用上のコストを考慮すると、シリコン基板上に固相エピタキシャル成長あるいは分子線エピタキシーにより成長させたひずみ緩和シリコンゲルマニウムを第１の半導体層として用いるのが好ましい。
【００５４】
本発明では、第１の半導体層の最低溶融温度は第２の半導体層の最低溶融温度より高いことが好ましい。このように溶融温度を設定するには、例えば第１の半導体層としてはシリコンとゲルマニウムとの組成比が０．５：０．５またはシリコンが０．５以上の割合で含まれたもの、第２の半導体層としてはアモルファスシリコンという組み合わせが好ましい。
【００５５】
第１の半導体層２０１上に第２の半導体層２０２を形成する場合には界面状態が結晶成長に大きく影響するため、第１の半導体層上にある金属、有機物などを酸、アルカリ溶液、または酸素プラズマによる前処理を施すことが、デバイスの歩留まりの向上ためには好ましい。更に第１の半導体層上の自然酸化膜を除去した直後に第２の半導体層２０２を形成することが好ましい。
【００５６】
第１の半導体層２０１の上に第２の半導体層２０２を形成する方法としては、例えばＡＰＣＶＤ法、ＬＰＣＶＤ法及びＰＥＣＶＤ法などのＣＶＤ法、あるいはスパッタ法や蒸着法などのＰＶＤ法で形成することができる。
【００５７】
第２の半導体層２０２としてシリコン膜を用いる場合、ＬＰＣＶＤ法では例えば基板温度を４００℃程度から７００℃程度として、ジシラン（Ｓｉ2Ｈ6）などを原料に用い、堆積し得る。ＰＥＣＶＤ法では例えば基板温度が１００℃程度から５００℃程度として、モノシラン（ＳｉＨ4）などを原料に用い、堆積可能である。
【００５８】
スパッタ法を用いる場合には例えば基板温度は室温から４００℃程度である。スパッタ法により２種類以上の元素を含む半導体層（例えばシリコンゲルマニウムＳｉｘＧｅ１−ｘ ：０＜ｘ＜１など）を堆積させる場合、ターゲットとして所望の組成を有する原料を用いることによって、形成される半導体層の組成もほぼ同じになり、且つ有毒なガスを用いる必要が無い点において優れている。
【００５９】
本発明にあっては第１の半導体層２０１の上に形成された第２の半導体層２０２の初期状態（ａｓ−ｄｅｐｏｓｉｔｅｄ状態）は非晶質、混晶質、微結晶質、または多結晶質等のいずれの状態であっても構わないが、特に先に述べたように第２の半導体層の方が融点が低くなる条件を満たすために、非晶質であることが好ましい。
【００６０】
なお、本明細書中では非晶質の結晶化のみならず、多結晶質や微結晶質の再結晶化をも含めてすべて結晶成長、結晶化と呼ぶ。第２の半導体層の厚さは、特に限定されないが、後述するように光照射により全体を溶融させることができること、及びひずみ結晶成長が維持できることの両方を満たす膜厚１００ｎｍ以下が好ましい。通常、ＬＰＣＶＤ法、ＰＥＣＶＤ法等のＣＶＤ法およびスパッタリングで堆積させた半導体表面は自然酸化膜で覆われていることが多い。このため、光を照射する前にこの自然酸化膜を除去することが好ましい。このためには例えばフッ酸溶液に浸してウエットエッチングする方法や、フッ素ガスを含んだプラズマ中におけるドライエッチングを採用することができる。
【００６１】
次に、図１（ＳＴ２）に示すように、第２の半導体層２０２を形成した基板を石英の窓２０４を有する光照射用真空チャンバー２０３内に設置する。光照射用真空チャンバー２０３を真空に排気した後この石英窓２０４を通して光２０５を照射し、第２の半導体層２０２の光結晶化を行う。光結晶化の際に半導体層に雰囲気中から混入する不純物量を真空排気することによって低減させることができる。光照射により不純物が混入しやすい第２の半導体層２０２の表面は、特に電界効果トランジスタの形成を意図した場合、最も重要なＭＯＳ界面を形成するため、不純物の混入を抑えることが素子性能およびそのばらつきを良好に制御する点で好ましい。
【００６２】
ここで光照射に用いる光源について説明する。光源としては、例えば、低圧水銀ランプ、高圧水銀ランプ、超高圧水銀ランプ、亜鉛ランプ、ハロゲンランプ、エキシマランプ及びキセノンランプが挙げられる。また、エキシマレーザー、アルゴンイオンレーザー、クリプトンイオンレーザー、Ｎｄ：ＹＶＯ４レーザー、Ｎｄ：ＹＡＧレーザー、Ｎｄ：ＹＬＦレーザー、Ｔｉ:サファイアレーザー、半導体レーザー、色素レーザーなどのレーザーの基本波及び上記のレーザーの基本波の非線型光学効果により得られる光を用いることもできる。
【００６３】
本発明においては、照射光が半導体層（特に第２の半導体層２０２）において強く吸収されることが好ましい。このため、この照射光としては紫外域また
はその近傍の波長を持つエキシマレーザー、アルゴンイオンレーザー、Ｎｄ：ＹＡＧレーザーの高調波などの光を用いることが特に好ましい。特に第２の半導体層の膜厚が小さい場合、波長の短いエキシマレーザーが光源として適しており、逆に膜厚が大さい場合は波長の長いＮｄ：ＹＡＧレーザーの第２高調波が光源として適しているが、おおむね波長が６００ｎｍ以下のレーザー光が上記の条件を満たしている。
【００６４】
次にこれらのレーザー光の照射方法について述べる。レーザー光照射は半導体層（２０１、２０２）の温度を例えば室温（２５℃）程度から４００℃程度の間として、背景真空度が例えば１０-4Ｔｏｒｒ程度から１０-9Ｔｏｒｒ程度の真空中にて行う。レーザー照射の一回の照射面積は例えば対角５ｍｍ程度から１００ｍｍ程度の正方形または長方形状とする。なお、照射面積はフライアイレンズなどを用いた光学系により、レーザー照射領域の大きさは適宜制御することができる。
【００６５】
第２の半導体層に対してパルスレーザーを用いて光照射を行うと、第２の半導体層２０２の光照射された領域に対応して吸収された光エネルギーにより熱が発生し、ごく短時間に温度上昇が起こる。レーザーのパルス幅は５００ｎｓ以下が好ましい。その際発生した熱が拡散するため、第２の半導体層は短時間で冷却される。光２０５の照射エネルギーが第２の半導体層を溶融するのに十分な場合には、第２の半導体層は溶融領域２０６し、冷却過程において結晶化する。照射エネルギー密度を増加させると、第２の半導体層の深い部分まで溶融領域２０６となり、あるエネルギー以上では完全溶融する。さらにレーザー光のエネルギー密度を増加させると第１の半導体層も溶融することになる。
【００６６】
すなわち、第２の半導体層が部分的にしか溶融しないようなエネルギー密度での光照射の場合、第２の半導体層は任意の場所での結晶核発生およびこれを核とした結晶化が起こるため、多結晶となりやすい。一方、第２の半導体層が完全に溶融し、且つ、第１の半導体層が溶融しないような光照射の条件下では、溶融状態にある第２の半導体層は第１の半導体層の結晶を種としたエピタキシャル成長をする。このとき結晶化の結晶化速度が毎秒１〜１０ｍに達する超高速結晶成長となる。特に本発明の結晶化法の優れているところは、従来のレイヤー・バイ・レイヤーの結晶化に比べて、高速で欠陥の少ないひずみ結晶が得られることである。
【００６７】
基板を相対的に移動させながら、このような光照射を繰り返すことによって、８インチ以上の大面積基板領域全体に、短時間でひずみ結晶を形成することができるのである。また、第２の半導体層の表面への最低限の不純物混入を回避すればよいだけなので、結晶成長に必要な真空度はたかだか１０-6Ｔｏｒｒ程度であり、従来の結晶化法のような超高真空装置は必要とせず、製造コストも低くおさえることができるのである。さらに本発明に係る結晶化法では、臨界膜厚を飛躍的に増大させることができるという特徴がある。例えば混合比が０．５：０．５のひずみ緩和シリコンゲルマニウム結晶上にシリコン１００％の第２の半導体を形成してパルスレーザーを用いて光照射を行うと、従来の方法では不可能であった１０ｎｍ以上のエピタキシャル成長したひずみシリコン結晶を実現することができる。第２の半導体層の下地層である第１の半導体層との大きな格子ミスマッチために、光照射により形成されたシリコン結晶は強烈な格子ひずみを有することになり、これによって、従来法では実現不可能であった強い移動度エンハンスメントを有する半導体を得ることが可能となる。
【００６８】
照射光のエネルギー密度が第２の半導体層を完全溶融させ、かつ、第１の半導体層を溶融させないような条件に設定すると、上述のようにひずみ結晶のエピタキシャル結晶化が可能となる。第１の半導体層は固体、第２の半導体層は液体の状態から結晶成長が開始し、しかもこれが１０-9秒のオーダーのごく短時間に終了するため、結晶化中に原子同士の交換がほとんど起こらない。すなわち従来技術で問題であると指摘した第１の半導体層と第２の半導体層との境界でのミキシングがほとんど起こらないのである。このような条件を実現するためには、第２の半導体層の融点は第１の半導体層の融点より低いことが望ましい。一般的には同じ材料でも非晶質は結晶より融点が低くなるので、第１の半導体層は結晶、第２の半導体層を非晶質とし、これに光照射を行うことにより、ひずみ結晶化が実現しやすい。
【００６９】
一方、第２の半導体層のみでなく、第１の半導体層も一部溶融させるようなエネルギー密度の光を照射した場合、第２の半導体層に加えて、第１の半導体層には第２の半導体層側に溶融領域が形成され、第２の半導体層と第１の半導体層との境界が溶融状態になるため、相互拡散が起こる。結晶化は第１の半導体層の溶融領域から始まり、これに第２の半導体層の結晶化が追従するが、この第２の半導体層の結晶化は第１の半導体層の影響を受けやすく、ひずみ結晶が得られることになる。
【００７０】
以上のように、少なくとも第２の半導体層を完全溶融させるのに十分なエネルギー密度をもった光照射を行うことにより、良質なひずみ結晶がかつ大面積に形成することが可能となる。
【００７１】
本実施形態の方法で形成したひずみ半導体は、移動度のエンハンスメントが起こるので、電流駆動能力が高く、半導体素子として極めて優れた性能を発揮する。特にひずみシリコンを能動層あるいは能動領域として用いる電界効果トランジスタが実用上重要である。特に第１の半導体にひずみ緩和シリコンゲルマニウム結晶を、第２の半導体にシリコンを用い、前述の結晶化方法により製造したひずみシリコン結晶を、従来用いられている熱酸化法により酸化することで、界面準位の少ない良好なゲート絶縁膜を形成することができるからである。これにゲート電極、ソース、及びドレイン電極などを形成して電界効果トランジスタを製造すると、移動度が２倍も高いトランジスタが実現できるのである。現在の半導体産業では、素子サイズが１μｍ以下となり、配線容量が回路のスピードを律速している。このような状況下でデザインルールを変えなくとも電流駆動能力の高い本発明が開示するひずみシリコンを用いることにより、２世代分の微細化技術開発に相当するような高性能化を容易に実現することができる。
【００７２】
【第１実施例】
本実施形態１に沿った第１実施例を、図２を参照して説明する。
【００７３】
まず、図２（ＳＴ１）に示すように、ここでは基板の一例として直径８インチの丸型、Ｐ型で１００面方位、比抵抗３〜５Ωｃｍのシリコン基板３０１を用いた。このシリコン基板をＲＣＡ洗浄によりクリーニングし、水素終端により安定した基板表面を調整した。しかる後、この基板を真空容器内に保持し、基板温度１００℃で第１の半導体層となるシリコンゲルマニウム膜３０２（Ｓｉ0.7Ｇｅ0.3、膜厚：２５０ｎｍ）を分子線エピタキシーにより形成した。この膜厚は臨界膜厚以上のため基板近くで応力緩和がおこり、ひずみ緩和シリコンゲルマニウム結晶が形成された。しかる後、この第１の半導体層上に減圧ＣＶＤ（ＬＰＣＶＤ）によりアモルファスシリコン膜３０３を５０ｎｍの厚さに形成した。本実施例では高真空型ＬＰＣＶＤ装置を用いて、原料ガスのジシラン（Ｓｉ2Ｈ6）を２００ＳＣＣＭ流し、４２５℃の堆積温度で非晶質シリコン膜３０３を堆積した。まず高真空型ＬＰＣＶＤ装置の反応室を２５０℃とした状態で反応室の内部に複数枚（例えば１７枚）の基板の表側を下向きとして配置した。次にターボ分子ポンプの運転を開始し、ターボ分子ポンプが定常回転に達した後、反応室内の温度を約１時間掛けて２５０℃から４２５℃の堆積温度まで上昇させた。昇温開始後の最初の１０分間は反応室にガスを全く導入せず真空中で昇温を行ない、しかる後９９．９９９９％以上の純度の窒素ガスを３００ＳＣＣＭ流し続けた。この時の反応室内における平衡圧力は、３．０×１０-3Ｔｏｒｒであった。堆積温度に到達した後、原料ガスであるジシラン（Ｓｉ2Ｈ6）を２００ＳＣＣＭ流すと共に、純度が９９．９９９９％以上の希釈用ヘリウム（Ｈｅ）を１０００ＳＣＣＭ流した。堆積開始直後の反応室内圧力はおよそ０．８５Ｔｏｒｒであった。堆積の進行と共に反応室内の圧力は徐々に上昇し、堆積終了直前の圧力は凡そ１．２５Ｔｏｒｒとなった。堆積したシリコン膜３０３は基板の周辺部約７ｍｍを除いた８インチ基板の領域内において、その膜厚変動は±５％以内であった。
【００７４】
次に、図２（ＳＴ２）に示すように、この基板を光照射用真空チャンバ３０４にセットし１０-7Ｔｏｒｒ程度まで真空排気し、石英窓３０５を通して波長３０８ｎｍのＸｅＣｌエキシマレーザーを用いて光３０６の照射を行った。もちいたレーザーの光はパルス幅が２５ｎｓで、フライアイレンズを用いた光学系を通して試料面でのビームサイズが１０ｍｍ×１０ｍｍの正方形で強度分布が５％以内のトップフラットビームに整形して照射した。エネルギー密度は４５０ｍＪ／ｃｍ2として、一ヶ所あたり１パルスの光を照射した。照射領域はデバイスの１チップと同等サイズとなっており、それぞれのチップ位置に相当する場所を同様に１０ｍｍ×１０ｍｍのビームで１パルスの光を照射し、基板を動かしながら８インチ基板全面に光照射を行った。これにより、光照射を行った各１０ｍｍ×１０ｍｍのエリアに溶融領域３０７が形成された。その後、図２（ＳＴ３）に示すように、ひずみ緩和シリコンゲルマニウム結晶上にひずみシリコン結晶領域３０８を形成することができた。
【００７５】
その後、毎分１０℃のレートで炉内温度を上昇させ、１１６０℃に達した後、この温度で１０分間熱酸化を行った。その後炉内温度は１１６０℃に維持したままでガスを窒素に切り替え、更に１５分の熱処理を行った。この後毎分５℃の降温レートで冷却し、８００℃になったら基板を取り出した。このようにして形成したゲート酸化膜３０９は膜厚が６０ｎｍで、界面順位密度が１０10ｃｍ− 2の極めて良好な界面特性を示した。
【００７６】
次に、図２（ＳＴ４）に示すように、ゲート電極３１０を、多結晶シリコンを用いて形成し、層間絶縁膜３１１をＴＥＯＳと酸素混合によるプラズマＣＶＤにて形成し、コンタクトホールを開けた後、ソース及びドレイン電極３１２を形成して、電界効果トランジスタを完成させた。
【００７７】
このような方法により製造した電界効果型トランジスタは、従来のひずみシリコンを用いない場合より２倍も高い電界効果移動度を示した。これは本発明が開示するレーザー光照射を用いた超高速結晶成長により製造したひずみシリコンを用いたことにより初めて実現できたものである。
（実施形態２）
本発明の実施形態２は、実施形態１のように積層体の上層である第２の半導体層のみでなく、第１の半導体層および第２の半導体層からなる積層体に光照射を行う積層体の製造方法に関する。
【００７８】
図１に、本実施形態の積層体の製造方法の製造工程断面図を示す。
【００７９】
本願発明の実施のためには、図３（ＳＴ１）に示すように、基板４００上に第１の半導体層４０１、更にその上に第２の半導体層４０２を形成する。本発明を適応し得る基板４００としては金属等の導電性物質、シリコン・カーバイト（ＳｉＣ）やアルミナ（Ａｌ２Ｏ３）や窒化アルミニウム（ＡｌＮ）等のセラミック材料、溶融石英やガラス等の透明または非透明絶縁性物質、シリコンウェーハー等の半導体物質、並びにそれを加工したＬＳＩ基板等が可能である。更にはＰＥＳやＰＥＴ等のポリマーも基板として用いることが可能である。
【００８０】
なお、図３（ＳＴ１）では基板上に直接半導体層４０１、４０２を形成する場合を示しているが、半導体層４０１、４０２は基板上に直接又は下地保護膜や下部電極等を介して堆積するが、ガラスやポリマー基板上に半導体層を形成する場合には下地保護膜が必要となる。下地保護膜を形成する場合は酸化硅素膜（ＳｉＯＸ：０＜ｘ≦２）や窒化硅素膜（Ｓｉ３Ｎｘ：０＜ｘ≦４）等の絶縁性物質が用いられる。薄膜トランジスタ（ＴＦＴ）などの薄膜半導体装置を通常のガラス基板やポリマー上に作成する場合、半導体膜への不純物制御が重要である。この場合、ガラス基板やポリマー基板中に含まれているナトリウム（Ｎａ）等の可動イオンが半導体膜中に混入しない様に下地保護膜を形成した後に半導体膜を堆積する事が好ましい。同じ事情は各種セラミック材料を基板として用いる場合にも通ずる。下地保護膜はセラミック中に添加されている焼結助材原料などの不純物が半導体部に拡散及び混入するのを防止するのである。金属材料などの導電性材料を基板として用い、且つ半導体膜が金属基板と電気的に絶縁されていなければならない場合には、絶縁性を確保する為に当然下地保護膜は必要不可欠である。更に半導体基板やＬＳＩ素子上に半導体膜を形成する時にはトランジスタ間や配線間の層間絶縁膜が同時に下地保護膜でもある。
【００８１】
下地保護膜は、まず基板を純水あるいはアルコールなどの有機溶剤で洗浄した後、常圧化学気相堆積法（ＡＰＣＶＤ法）や低圧化学気相堆積法（ＬＰＣＶＤ法）、プラズマ化学気相堆積法（ＰＥＣＶＤ法）等のＣＶＤ法或いはスパッター法等で形成する。
下地保護膜として酸化硅素膜を用いる場合、常圧化学気相堆積法では基板温度を２５０℃程度から４５０℃程度としてモノシラン（ＳｉＨ４）や酸素を原料として堆積し得る。
【００８２】
プラズマ化学気相堆積法やスパッター法では基板温度は室温から４００℃程度である。下地保護膜の膜厚は基板からの不純物元素の拡散と混入を防ぐのに十分な厚さが必要で、その値は最小で１００ｎｍ程度以上である。ロット間や基板間のばらつきを考慮すると２００ｎｍ程度以上が好ましく、３００ｎｍ程度あれば保護膜としての機能を十分に果たし得る。下地保護膜がＩＣ素子間やこれらを結ぶ配線等の層間絶縁膜を兼ねる場合には、通常４００ｎｍから６００ｎｍ程度の膜厚となる。絶縁膜が余りにも厚くなると絶縁膜のストレスに起因するクラックが生ずる。その為最大膜厚は２μｍ程度が好ましい。生産性を考慮する必要が強い場合、絶縁膜厚は１μｍ程度以下であることが好ましい。
【００８３】
次に上記基板４００上に第１の半導体層４０１を形成する。この半導体層は第１の半導体、または第１および第２の半導体から構成される。本発明を適応し得る第１および第２の半導体としてはシリコン（Ｓｉ）やゲルマニウム（Ｇｅ）等の四族単体の半導体の他に、シリコン・ゲルマニウム混合物（ＳｉｘＧｅ１−ｘ：０＜ｘ＜１）やシリコン・カーバイド（ＳｉｘＣ１−ｘ：０＜ｘ＜１）やゲルマニウム・カーバイド（ＧｅｘＣ１−ｘ：０＜ｘ＜１）等の四族元素複合体の半導体、ガリウム・ヒ素（ＧａＡｓ）やインジウム・アンチモン（ＩｎＳｂ）等の三族元素と五族元素との複合体化合物半導体、またはカドミウム・セレン（ＣｄＳｅ）等の二族元素と六族元素との複合体化合物半導体等がある。或いはシリコン・ゲルマニウム・ガリウム・ヒ素（ＳｉｘＧｅｙＧａｚＡｓｚ：ｘ＋ｙ＋ｚ＝１）と云った更なる複合化合物半導体やこれらの半導体にリン（Ｐ）、ヒ素（Ａｓ）、アンチモン（Ｓｂ）などのドナー元素を添加したＮ型半導体、或いはホウ素（Ｂ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）、インジウム（Ｉｎ）等のアクセプター元素を添加したＰ型半導体に対しても本発明は適応可能であり、第１および第２の半導体は上記材料を任意に組み合わせることが可能である。
【００８４】
しかしながら、材料の扱いやすさ、格子マッチングを考えると、シリコンおよびゲルマニウムが最も適している。純粋なシリコンとゲルマニウムの結晶は共にダイヤモンド構造で４．２％の格子ミスマッチがある。互いの混合比を変えてシリコンとゲルマニウム混合物の結晶を形成することにより、この混合物の格子定数を制御できることがこれら材料の利点の一つである。すなわち、第１の半導体としてゲルマニウムを、第２の半導体としてシリコンを用いた場合、例えばそれぞれ５０％の割合で混合すると純粋なシリコンとゲルマニウムの丁度中間の格子定数を持つ結晶が作製できるのである。また、お互い全率固溶であるため後述する光照射を利用した熱作用による結晶化に際して偏析がおこらないという利点を有する。以上の理由により、第１および第２の半導体としてはシリコンとゲルマニウムが適している。もちろん、ここで第１の半導体層としてゲルマニウム単体を用いることも可能である。
【００８５】
本実施形態２の第１の半導体層形成に適用しうる成膜方法としては、常圧化学気相堆積法（ＡＰＣＶＤ法）や低圧化学気相堆積法（ＬＰＣＶＤ法）、プラズマ化学気相堆積法（ＰＥＣＶＤ法）超高真空ＣＶＤ法等のＣＶＤ法或いはスパッター法、または電子ビーム蒸着などの真空蒸着法等がある。
【００８６】
ＣＶＤ法ではＳｉＨ４やＧｅＨ４のガスを原料として成膜が可能であり、スパッター法や蒸着法ではＳｉやＧｅの固体ターゲットを原料として用いることができる。スパッター法は堆積させる半導体が２種類以上の材料の混合物（例えばシリコンゲルマニウムＳｉｘＧｅ１−ｘ：０＜ｘ＜１等）の場合、ターゲットにそのような組成のものを用いれば、形成された半導体の組成もほぼ同じになり、且つ有毒なガスを用いる必要が無い点において優れている。
【００８７】
本発明の第１の半導体層は結晶領域を有することが好ましい。これは後述する第２の半導体層に格子ミスマッチによるひずみを持たせる必要があるからである。従って、上述した半導体層形成方法を用いた場合、成膜時の基板温度を少なくとも６００℃以上に上げる必要が生じる。このため安価なガラスやポリマーなどの基板には適さない。さらに有効な方法は、基板上に第１の半導体層を低温で形成し、しかる後に第１の半導体層を光照射によって多結晶化させることである。低温で形成した第１の半導体層はほとんどの場合非晶質となる。これに例えばパルスレーザーなどを照射することによってごく短時間で多結晶化を行うことができ、この方法ならば下地保護膜を用いることでガラスやポリマー基板にも本発明の薄膜半導体の製造方法を適用しうる。
【００８８】
第１の半導体層への不純物の混入を避ける目的と、引き続いて形成される第２の半導体層との界面を清浄に保つ目的で、この光照射は真空中で行うのが望ましい。特に第２の半導体層と第１の半導体層との界面に不純物が存在すると、第２の半導体層のひずみ結晶成長を行う際に結晶欠陥（積層欠陥、転移）の発生原因となり第２の半導体層の結晶性を著しく損なう場合がある。
【００８９】
次に、第１の半導体層４０１上に第２の半導体層４０２を形成する。第１の半導体層を形成した後、これを大気にさらした場合には第１の半導体層４０１上にある金属、有機物などを酸、アルカリ溶液により除去するか、あるいは酸素プラズマによりアッシングすることが重要である。更に第１の半導体層４０１上の自然酸化膜を除去し、直後に第２の半導体層４０２を形成する必要がある。更に望ましくは、先に述べたように第１の半導体層を形成した後、真空中連続で第２の半導体層を形成する。第２の半導体層の材料としては、第１の半導体層を構成する半導体としては、異なる格子定数を持つ材料であれば適用可能である。しかし、第１の半導体層にゲルマニウム単体もしくはゲルマニウムとシリコンの混合物を用いた場合、第２の半導体層としてはシリコンが適している。これは後の光照射による結晶成長工程において、第１の半導体層のひずみを引きずって結晶成長させるのに適していることと、本発明の薄膜半導体を電界効果トランジスタに適用しようとした場合に、ゲート絶縁膜にＳｉＯ２を用いることによってトラップ準位の少ない良好な界面を形成しうるからである。
【００９０】
第２の半導体層４０２はＡＰＣＶＤ法やＬＰＣＶＤ法、ＰＥＣＶＤ法等のＣＶＤ法、或いはスパッター法等や蒸着法等で形成することができる。第２の半導体層４０２として例えばシリコン膜を用いる場合、ＬＰＣＶＤ法では基板温度を４００℃程度から７００℃程度としてジシラン（Ｓｉ２Ｈ６）などを原料として堆積し得る。ＰＥＣＶＤ法ではモノシラン（ＳｉＨ４）などを原料として基板温度が１００℃程度から５００℃程度で堆積可能である。スパッター法を用いる時には基板温度は室温から４００℃程度である。
【００９１】
この様に堆積された半導体の初期状態（ａｓ−ｄｅｐｏｓｉｔｅｄ状態）は非晶質や混晶質、微結晶質、或いは多結晶質等様々な状態があり、本願発明にあっては初期状態はいずれの状態であっても構わない。尚本願明細書中では非晶質の結晶化のみならず、多結晶質や微結晶質の再結晶化をも含めて総て結晶成長、結晶化と呼ぶ。
【００９２】
第２の半導体の膜厚は、次の光照射により全体が溶融しうる膜厚であることと、ひずみ結晶成長が維持できる膜厚の両方の条件を満たすことにより決まり、少なくとも１００ｎｍよりも薄い膜が適している。膜厚が５０ｎｍ以下ならなお好ましい。
【００９３】
例えば第１の半導体層としてシリコンゲルマニウムを、第２の半導体層としてシリコンを用いた場合、第２の半導体層の方が融点が高くなる。しかし第２の半導体層にひずみ結晶成長をさせるためには第１の半導体層からエピタキシャル的に結晶成長させる必要がある。このために、パルスレーザーを用いた光照射による極短時間の加熱結晶化処理と、比較的薄い第２の半導体層４０２の膜厚が必要となる。すなわち、光照射により第１の半導体層４０１および第２の半導体層４０２の温度が上昇し溶融する。パルスレーザーの発振が終了すると、基板への熱拡散により半導体層の温度が１０１０Ｋ／ｓ程度の高い冷却レートで急激に低下し、場合によっては過冷却状態におちいるが、結晶成長が始まると潜熱が発生し、第２の半導体層４０２の温度は融点近くまで上昇しようとする。
【００９４】
このとき第２の半導体層４０２の膜厚が十分薄ければ発生する潜熱の総量がちいさく、第１の半導体層４０１から（すなわち半導体層の下部から）結晶成長が順次半導体表面方向にすすみ、第２の半導体層４０２は、結果として第１の半導体層４０１の格子定数をひきずった結晶となるのである。これによって、第２の半導体層４０２に強いひずみを発生させることができる。
【００９５】
逆に第２の半導体層４０２の膜厚が厚いと、発生した潜熱により第１の半導体層４０１が再溶融してしまい、結果的に液体状態の第２の半導体層４０２内でランダムな結晶核発生がおこり、これを起点として結晶成長が起こってしまう。結果的に第１の半導体層４０１からのエピタキシャルなひずみ結晶成長が妨げられてしまう。
【００９６】
以上のようにひずみ結晶成長には半導体層の急激な冷却と基板への熱拡散が重要であることから、第２の半導体層４０２の膜厚はおおむね５０ｎｍ以下、照射するパルスレーザーは発振時間がおおむね５００ｎｓ以下が望ましい。
【００９７】
この様にして第１の半導体層４０１の上に第２の半導体層４０２を形成した後、図３（ＳＴ２）に示すように、この積層体に光照射をおこない結晶化を行う。具体的には、第１の半導体層４０１および第２の半導体層４０２の配置された基板をレーザー照射チャンバ４０３にセットする。レーザー照射チャンバは一部分が石英の窓４０４によってできており、チャンバを真空に排気した後この石英窓からレーザー光４０５を照射する。真空排気することによって、レーザー照射により結晶成長させた半導体に雰囲気中から混入する不純物量を劇的に低減することができる。レーザー照射により不純物が混入しやすい第２の半導体層４０２表面は、特に電界効果トランジスタ形成を考慮した場合、重要なＭＯＳ界面を形成するため、不純物の混入を抑えることが素子性能およびばらつきを制御する上で重要である。
【００９８】
ここでレーザー光について説明する。レーザー光は半導体層４０１、４０２で強く吸収されることが望まれる。従ってこのレーザー光としては紫外域またはその近傍の波長を持つエキシマレーザー、アルゴンイオンレーザー、ＹＡＧレーザー高調波等が好ましい。とくに第２の半導体層の膜厚が小である場合、波長の短いエキシマレーザーが好ましく、逆に比較的厚い場合は波長の長いＹＡＧレーザー高調波が適しているが、おおむね波長が６００ｎｍ以下のレーザーが上記の条件を比較的容易に満たすことができ適している。照射レーザーの選択は第２の半導体層４０２をどの程度の深さまで溶融させるかを精密に制御する上で極めて重要である。また、第２の半導体層４０２あるいは第１の半導体層４０１を高温に加熱すると同時に溶融深さを精密に制御するためには大出力でしかも極短時間のパルス発振であることが必要となる。従って、上記レーザー光の中でも特にキセノン・クロライド（ＸｅＣｌ）レーザー（波長３０８ｎｍ）やクリプトンフロライド（ＫｒＦ）レーザー（波長２４８ｎｍ）等のエキシマ・レーザーおよびＹＡＧレーザー高調波のパルス発振が最も適している。
【００９９】
次にこれらのレーザー光の照射方法について述べる。レーザーパルスの強度半値幅は先に述べたように５００ｎｓ以下の時間が適当である。レーザー照射は半導体４０１、４０２を室温（２５℃）程度から４００℃程度の間とし、背景真空度が１０−４Ｔｏｒｒ程度から１０−９Ｔｏｒｒ程度の真空中にて行う。レーザー照射の一回の照射面積は対角５ｍｍ程度から１００ｍｍ程度の正方形または長方形状である。これは半導体素子およびこれを用いて形成した回路の形成領域に合わせて決定することができる。フライアイレンズなどを用いた光学系により、レーザー照射領域の大きさは適当に形成することができる。
【０１００】
前記のような条件により半導体にパルスレーザー照射を行うと、第２の半導体層４０２表面付近は吸収された光エネルギーが熱エネルギーに変換されることにより、ごく短時間に温度上昇する。その後熱が第１の半導体層４０１および基板に拡散するため、第２の半導体層４０２は急激に冷却される。照射するパルスレーザー４０５のエネルギー密度が第２の半導体層４０２を溶融するのに十分な値となると、第２の半導体層は溶融４０６し、冷却過程において結晶化する。更に照射エネルギー密度を増加させると、第２の半導体は更に深い部分まで溶融し、あるエネルギー以上では完全溶融する。さらにエネルギー密度を増加させると第１の半導体層も溶融を開始するようになる。
【０１０１】
このようなパルスレーザー照射により実現される結晶成長において、第２の半導体層４０２の結晶状態はどの深さまで溶融したかにより大きく異なる。すなわち、第２の半導体層４０２が部分的にしか溶融しないようなエネルギー密度でのレーザー照射の場合、第２の半導体層４０２は任意の場所での結晶核発生およびこれを核とした結晶成長が起こるため、微結晶となる。しかし、第２の半導体層４０２が完全に溶融し、且つ、第１の半導体層４０１がわずかしか溶けないようなレーザー照射条件下では、第２の半導体層４０２は第１の半導体層４０１の多結晶の結晶粒を種としたエピタキシャル的な成長をする。このときの結晶成長速度は毎秒１〜１０ｍに達する、超高速結晶成長である。
【０１０２】
特に本発明の結晶成長法の優れているところは、前述のような条件下において結晶粒内はほとんど無欠陥のひずみ結晶成長が実現することである。従来のレイヤー・バイ・レイヤーの結晶成長は極めて低速の結晶成長により結晶欠陥を発生させずにひずみ結晶成長を実現させた。しかし、結晶成長中に結晶欠陥が発生するには一定以上の時間が必要であることがわかった。
【０１０３】
これに対し、パルスレーザー照射により誘起される結晶成長のような毎秒１ｍを超えるような超高速結晶成長では、結晶欠陥が成長するのに必要とする時間を結晶成長速度がはるかに上回っているのである。図３（ＳＴ３）に示すように、エピタキシャル成長した第２の半導体多結晶４０７の結晶粒内には結晶欠陥が極めて少ない、優れたひずみ結晶を実現することができる。しかも本発明の結晶成長方法はレーザー照射１発で実現するため、１０ｍｍ以上の領域を１秒以下という驚異的短時間でひずみ多結晶を形成することができるのである。
【０１０４】
基板をレーザー光に対して相対的に移動させながらレーザー照射を繰り返すことによって、５０ｃｍ以上の大面積基板領域全体に、短時間でひずみ多結晶を形成することができるのである。
【０１０５】
また、第２の半導体層４０２表面への最低限の不純物混入を回避すればよいだけなので、結晶成長に必要な真空度はたかだか１０−６Ｔｏｒｒ程度であり、従来のような超高真空装置は必要とせず、製造装置のコストも極めて低くおさえることができるのである。
【０１０６】
さらに本発明が開示するひずみ多結晶成長法ではプロセス温度を２００℃以下でおこなうことができるため、従来実現不可能であった強い移動度エンハンスメントを示す高品質多結晶半導体膜をガラスやポリマー基板上に実現することができるのである。
【０１０７】
【第２実施例】
本発明の実施形態２に沿った第２実施例を、図４を参照して説明する。ここでは基板の一例として３０ｃｍ×３０ｃｍの無アルカリガラス５００を用いた。
【０１０８】
まず、図４（ＳＴ１）に示すように、この基板を真空容器内に配置し、基板温度１００℃でプラズマＣＶＤにより下地保護膜となるＳｉＯ２膜５１０を２００ｎｍの膜厚で形成した。次に第１の半導体層となるシリコンゲルマニウム５０１（Ｓｉ０．７Ｇｅ０．３）１００ｎｍをスパッタリング法により形成した。ターゲットにはあらかじめ上記組成のシリコンゲルマニウム混合物を用い、スパッタガスとしてはアルゴンを用いた。成膜時の基板温度は１００℃で、形成された膜は非晶質である。
【０１０９】
次に、図４（ＳＴ２）に示すように、第１の半導体層５０１を形成した後、基板を真空搬送でレーザー照射チャンバ５０３へと移動させ、１０−７Ｔｏｒｒ台まで真空排気し、石英窓５０４を通して波長３０８ｎｍのＸｅＣｌエキシマレーザー光５０５照射を行った。もちいたレーザーはパルス幅が５０ｎｓで、フライアイレンズを用いた光学系を通して試料面でのビームサイズが１０ｍｍ×１０ｍｍの正方形で強度分布が５％以内のトップフラットビームに整形して照射した。エキシマレーザー照射時に基板加熱をする必要はないが、真空中連続プロセスのスループットを高めるため、基板温度１００℃にて処理を行った。エキシマレーザー照射は１６０ｍＪ/ｃｍ２のエネルギー密度から開始し、徐々にエネルギーを上げながら４００ｍＪ/ｃｍ２のエネルギーまで約２０ショットの照射を行った。基板全面の第１の半導体層を多結晶化させるため、基板をスキャンしながらレーザー照射を行った。各ショットのレーザービームは互いに７５％オーバーラップするようにＸおよびＹ方向に基板のスキャニングを行った。これにより多結晶化した第1の半導体層５０６が形成された。
【０１１０】
次に、図４（ＳＴ３）に示すように、真空中で多結晶質のシリコンゲルマニウム半導体層を形成した後、基板を真空搬送し第２の半導体層５０２の形成を行った。第１の半導体層５０１上にスパッタリングによりアモルファスシリコン膜５０２を５０ｎｍの厚さ形成した。成膜条件は結晶前の第１の半導体層５０１を形成するときとまったく同じで、単にターゲットとしてシリコンを用いた点が異なるだけである。
【０１１１】
次に、図４（ＳＴ４）に示すように、第１の半導体層５０１および第２の半導体層５０２を形成した後、これを真空搬送し、再度エキシマレーザー照射５０５を行った。エキシマレーザー照射は前述の第１の半導体層へのレーザー照射とほぼ同条件で行った。ただし、半導体層の溶融深さを精密に制御するために、２４０ｍＪ/ｃｍ２のエネルギー密度で１発のみ照射を行った。
【０１１２】
これにより、図４（ＳＴ５）に示すように、第２の半導体層として第１の多結晶シリコンゲルマニウムの格子定数を引きずったひずみ多結晶シリコン膜５０７を形成することができた。このひずみ多結晶シリコン膜も、レーザー光を基板に対してスキャンすることによって大面積に形成することができる。
（実施形態３）
本実施形態は、上記実施形態で説明した製造方法で製造した半導体素子、特にＴＦＴを利用した表示装置およびその表示装置を備える電子機器に関する。
【０１１３】
図５に、本実施形態の表示パネル１の接続図を示す。表示パネル１は、表示領域内に画素領域１０をマトリックス状に配置して構成される。各画素領域１０には、発光要素となる発光部ＯＬＥＤを駆動する周辺回路が形成されている。この周辺回路を構成する能動素子（ＴＦＴ）Ｔ１〜Ｔ４は、本発明の製造方法で製造される半導体素子である。
【０１１４】
ドライバ領域１１および１２は各画素領域１０のＴＦＴを駆動する。ドライバ領域１１からは、発光制御線Vgpおよび書き込み制御線Ｖselが各画素領域に供給されている。ドライバ領域１２からは、電流線Ｉdataおよび電源線Ｖddが各画素領域に供給されている。書き込み制御線Ｖselと定電流線Ｉdataを制御することにより、各画素領域１０に対する電流プログラムが行われ、発光制御線Ｖgpを制御することにより各画素領域における発光部ＯＬＥＤの発光が制御される。
【０１１５】
なお、本実施形態の表示パネルの回路構成は一例であり、本発明の製造方法で製造される半導体素子は、種々の回路に適用することが可能である。
【０１１６】
次に、このようにして製造される表示パネルを適用可能な電子機器の例を挙げる。
【０１１７】
図６（ａ）は携帯電話への適用例であり、当該携帯電話３０は、アンテナ部３１、音声出力部３２、音声入力部３３、操作部３４、および本発明の表示パネル１を備えている。このように本発明の表示パネルは表示部として利用可能である。
【０１１８】
図６（ｂ）はビデオカメラへの適用例であり、当該ビデオカメラ４０は、受像部４１、操作部４２、音声入力部４３、および本発明の表示パネル１を備えている。このように本発明の表示パネルは、ファインダーや表示部として利用可能である。
【０１１９】
図６（ｃ）は携帯型パーソナルコンピュータへの適用例であり、当該コンピュータ５０は、カメラ部５１、操作部５２、および本発明の表示パネル１を備えている。このように本発明の表示パネルは、表示部として利用可能である。
【０１２０】
図６（ｄ）はヘッドマウントディスプレイへの適用例であり、当該ヘッドマウントディスプレイ６０は、バンド６１、光学系収納部６２および本発明の表示パネル１を備えている。このように本発明の表示パネルは画像表示源として利用可能である。
【０１２１】
図６（ｅ）はリア型プロジェクターへの適用例であり、当該プロジェクター７０は、筐体７１に、光源７２、合成光学系７３、ミラー７４・７５ミラー、スクリーン７６、および本発明の表示パネル１を備えている。このように本発明の表示パネルは画像表示源として利用可能である。
【０１２２】
図６（ｆ）はフロント型プロジェクターへの適用例であり、当該プロジェクター８０は、筐体８２に光学系８１および本発明の表示パネル１を備え、画像をスクリーン８３に表示可能になっている。このように本発明の表示パネルは画像表示源として利用可能である。
【０１２３】
上記例に限らず本発明の半導体素子は、能動素子を利用する電子機器に適用可能である。例えば、この他にファックス装置、デジタルカメラのファインダ、携帯型ＴＶ、ＤＳＰ装置、ＰＤＡ、電子手帳、電光掲示盤、宣伝公告用ディスプレイなどにも活用することができる。
【０１２４】
【発明の効果】
本発明によれば、第１の半導体層の上に形成された第２の半導体層、または第１の半導体層および第２の半導体層双方に対して光照射を行うことにより第２の半導体層の少なくとも一部分の構造変化を誘起するので、第２の半導体層の光照射による構造変化が第１の半導体層の影響を受ける。このようにして製造した積層体は、移動度のエンハンスメントが起こるので、電流駆動能力が高く、例えば半導体素子に適用した場合、極めて優れた性能を発揮する。
【０１２５】
本発明の製造方法で製造した素子は、このような理由により、キャリア移動度などの電子物性に優れた性能を有する。
【０１２６】
本発明の製造方法で製造した素子を利用する電子機器は、電子物性に優れた素子により構成されるので、高い性能を発揮することができる。
【図面の簡単な説明】
【図１】本発明の実施形態１における半導体製造方法を示した図。
【図２】実施形態１を適用した第１実施例における電界効果トランジスタ製造方法を示した図。
【図３】本発明の実施形態２における半導体製造方法を示した図。
【図４】実施形態２を適用した第２実施例における電界効果トランジスタ製造方法を示した図。
【図５】実施形態３における表示パネルの接続図である。
【図６】実施形態３における電子機器の例であり、（ａ）は携帯電話、（ｂ）はビデオカメラ、（ｃ）は携帯型パーソナルコンピュータ、（ｄ）はヘッドマウントディスプレイ、（ｅ）はリア型プロジェクター、（ｆ）はフロント型プロジェクターへの本発明の表示パネルの適用例である。
【図７】従来の結晶成長法を示した図。
【符号の説明】
１０１…第１の半導体層
１０２、１０３、１０４…第２の半導体層の原子層
２０１…第１の半導体層
２０２…第２の半導体層
２０３…光照射用真空チャンバ
２０４…石英窓
２０５…光
２０６…溶融領域
２０７…光照射により得られた半導体領域
３０１…基板
３０２…第１の半導体層
３０３…第２の半導体層
３０８…ひずみ結晶シリコン領域
３０９…ゲート絶縁膜
３１２…ソース、ドレイン電極
４００…基板
４０１…第１の半導体層
４０２…第２の半導体層
４０３…真空チャンバ
４０４…石英窓
４０５…レーザー光
４０６…溶融半導体
４０７…ひずみ半導体
５００…基板
５１０…下地保護膜
５０１…第１の半導体層
５０２…第２の半導体層
５０７…ひずみ多結晶半導体層

Claims (5)

  1. 基板上に結晶性を有する第１の半導体層を形成する工程と、
    前記第１の半導体層上に、該第１の半導体層とは異なる格子定数をもつ材料からなる第２の半導体層を形成する工程と、
    前記第２の半導体層にレーザー光を照射し前記第２の半導体層の膜厚方向における全部と前記第１の半導体層の膜厚方向における上層部とを溶融させ、冷却して結晶化させることにより、該第２の半導体層固有の結晶構造とは異なる結晶構造を有するひずみ結晶を形成する工程と、
    を有することを特徴とする半導体素子の製造方法。
  2. 請求項１に記載の半導体素子の製造方法であって、
    前記第１の半導体層は第１の半導体と第２の半導体の混合物からなり、
    前記第１の半導体と前記第２の半導体との混合比を変えて前記格子定数を制御することを特徴とする半導体素子の製造方法。
  3. 請求項１または２に記載の半導体素子の製造方法であって、
    前記第２の半導体層を形成する前に、前記第１の半導体層を結晶化する工程を有することを特徴とする半導体素子の製造方法。
  4. 請求項１ないし３のいずれかに記載の半導体素子の製造方法であって、
    形成される前記第２の半導体層は非晶質であることを特徴とする半導体素子の製造方法。
  5. 請求項１ないし４のいずれかに記載の半導体素子の製造方法であって、
    前記第２の半導体層が１００ｎｍ以下の厚さであり、前記レーザー光の波長が６００ｎｍ以下であることを特徴とする半導体素子の製造方法。
JP2001376993A 2000-12-11 2001-12-11 半導体素子の製造方法 Expired - Fee Related JP4511092B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
US10/011,292 US20020090772A1 (en) 2000-12-11 2001-12-11 Method for manufacturing semiconductor lamination, method for manufacturing lamination, semiconductor device, and electronic equipment
JP2001376993A JP4511092B2 (ja) 2000-12-11 2001-12-11 半導体素子の製造方法

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
JP2000-376293 2000-12-11
JP2000376293 2000-12-11
JP2001-32513 2001-02-08
JP2001032513 2001-02-08
JP2001376993A JP4511092B2 (ja) 2000-12-11 2001-12-11 半導体素子の製造方法

Publications (3)

Publication Number Publication Date
JP2002313721A JP2002313721A (ja) 2002-10-25
JP2002313721A5 JP2002313721A5 (ja) 2005-07-14
JP4511092B2 true JP4511092B2 (ja) 2010-07-28

Family

ID=27345407

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2001376993A Expired - Fee Related JP4511092B2 (ja) 2000-12-11 2001-12-11 半導体素子の製造方法

Country Status (2)

Country Link
US (1) US20020090772A1 (ja)
JP (1) JP4511092B2 (ja)

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4096877B2 (ja) * 2003-02-07 2008-06-04 松下電器産業株式会社 情報読み取り素子及びそれを用いた情報読み取り装置
US20050195318A1 (en) * 2003-02-07 2005-09-08 Takahiro Komatsu Organic information reading unit and information reading device using the same
US20040262683A1 (en) * 2003-06-27 2004-12-30 Bohr Mark T. PMOS transistor strain optimization with raised junction regions
JP2005032793A (ja) * 2003-07-08 2005-02-03 Matsushita Electric Ind Co Ltd 有機光電変換素子
JP2005032852A (ja) * 2003-07-09 2005-02-03 Matsushita Electric Ind Co Ltd 有機光電変換素子
US7045836B2 (en) * 2003-07-31 2006-05-16 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structure having a strained region and a method of fabricating same
US7495267B2 (en) * 2003-09-08 2009-02-24 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structure having a strained region and a method of fabricating same
WO2005096403A2 (en) * 2004-03-31 2005-10-13 Matsushita Electric Industrial Co., Ltd. Organic photoelectric conversion element utilizing an inorganic buffer layer placed between an electrode and the active material
US7202145B2 (en) * 2004-06-03 2007-04-10 Taiwan Semiconductor Manufacturing Company Strained Si formed by anneal
WO2006034672A2 (de) * 2004-09-30 2006-04-06 Forschungszentrun Rossendorf E.V. Verfahren zur behandlung von halbleitersubstraten, die mittels intensiven lichtimpulsen ausgeheilt werden
DE102005036669A1 (de) * 2005-08-04 2007-02-08 Forschungszentrum Rossendorf E.V. Verfahren zur Behandlung von Halbleitersubstratoberflächen, die mittels intensiven Lichtimpulsen kurzzeitig aufgeschmolzen werden
US8138066B2 (en) * 2008-10-01 2012-03-20 International Business Machines Corporation Dislocation engineering using a scanned laser
JP2011187506A (ja) * 2010-03-04 2011-09-22 Sony Corp 薄膜トランジスタおよびその製造方法、並びに表示装置
WO2012079113A1 (en) * 2010-12-15 2012-06-21 Newsouth Innovations Pty Limited A method of forming a germanium layer on a silicon substrate and a photovoltaic device including a germanium layer
US20160126337A1 (en) * 2013-05-31 2016-05-05 Hitachi Kokusai Electric Inc. Substrate processing apparatus, semiconductor device manufacturing method, and substrate processing method
JP6486735B2 (ja) * 2015-03-17 2019-03-20 東芝メモリ株式会社 半導体製造方法および半導体製造装置
CN104934330A (zh) * 2015-05-08 2015-09-23 京东方科技集团股份有限公司 一种薄膜晶体管及其制备方法、阵列基板和显示面板
EP3252800A1 (en) * 2016-05-31 2017-12-06 Laser Systems & Solutions of Europe Deep junction electronic device and process for manufacturing thereof

Family Cites Families (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4868614A (en) * 1981-02-09 1989-09-19 Semiconductor Energy Laboratory Co., Ltd. Light emitting semiconductor device matrix with non-single-crystalline semiconductor
JPH0656887B2 (ja) * 1982-02-03 1994-07-27 株式会社日立製作所 半導体装置およびその製法
US4914053A (en) * 1987-09-08 1990-04-03 Texas Instruments Incorporated Heteroepitaxial selective-area growth through insulator windows
US5063166A (en) * 1988-04-29 1991-11-05 Sri International Method of forming a low dislocation density semiconductor device
US4962051A (en) * 1988-11-18 1990-10-09 Motorola, Inc. Method of forming a defect-free semiconductor layer on insulator
JPH0828520B2 (ja) * 1991-02-22 1996-03-21 株式会社半導体エネルギー研究所 薄膜半導体装置およびその製法
TW211621B (ja) * 1991-07-31 1993-08-21 Canon Kk
JP3250673B2 (ja) * 1992-01-31 2002-01-28 キヤノン株式会社 半導体素子基体とその作製方法
US5254480A (en) * 1992-02-20 1993-10-19 Minnesota Mining And Manufacturing Company Process for producing a large area solid state radiation detector
JP2775563B2 (ja) * 1992-03-23 1998-07-16 三菱電機株式会社 半導体装置およびその製造方法
US5399231A (en) * 1993-10-18 1995-03-21 Regents Of The University Of California Method of forming crystalline silicon devices on glass
US5461243A (en) * 1993-10-29 1995-10-24 International Business Machines Corporation Substrate for tensilely strained semiconductor
JP2646977B2 (ja) * 1993-11-29 1997-08-27 日本電気株式会社 順スタガ型薄膜トランジスタの製造方法
JP3108296B2 (ja) * 1994-01-26 2000-11-13 三洋電機株式会社 表示装置の製造方法
JP3204986B2 (ja) * 1996-05-28 2001-09-04 ザ トラスティース オブ コロンビア ユニヴァーシティ イン ザ シティ オブ ニューヨーク 基板上の半導体膜領域の結晶化処理及びこの方法により製造されたデバイス
US5686744A (en) * 1996-06-17 1997-11-11 Northern Telecom Limited Complementary modulation-doped field-effect transistors
US5847419A (en) * 1996-09-17 1998-12-08 Kabushiki Kaisha Toshiba Si-SiGe semiconductor device and method of fabricating the same
US6399970B2 (en) * 1996-09-17 2002-06-04 Matsushita Electric Industrial Co., Ltd. FET having a Si/SiGeC heterojunction channel
EP0838858B1 (de) * 1996-09-27 2002-05-15 Infineon Technologies AG Integrierte CMOS-Schaltungsanordnung und Verfahren zu deren Herstellung
US6329270B1 (en) * 1997-03-07 2001-12-11 Sharp Laboratories Of America, Inc. Laser annealed microcrystalline film and method for same
JPH10270685A (ja) * 1997-03-27 1998-10-09 Sony Corp 電界効果トランジスタとその製造方法、半導体装置とその製造方法、その半導体装置を含む論理回路および半導体基板
US5891769A (en) * 1997-04-07 1999-04-06 Motorola, Inc. Method for forming a semiconductor device having a heteroepitaxial layer
JPH1140501A (ja) * 1997-05-20 1999-02-12 Fujitsu Ltd 半導体装置の製造方法及び半導体装置
JP3443343B2 (ja) * 1997-12-03 2003-09-02 松下電器産業株式会社 半導体装置
FR2773177B1 (fr) * 1997-12-29 2000-03-17 France Telecom Procede d'obtention d'une couche de germanium ou silicium monocristallin sur un substrat de silicium ou germanium monocristallin, respectivement, et produits multicouches obtenus
US6492694B2 (en) * 1998-02-27 2002-12-10 Micron Technology, Inc. Highly conductive composite polysilicon gate for CMOS integrated circuits
US6331476B1 (en) * 1998-05-26 2001-12-18 Mausushita Electric Industrial Co., Ltd. Thin film transistor and producing method thereof
JP3403076B2 (ja) * 1998-06-30 2003-05-06 株式会社東芝 半導体装置及びその製造方法
US6475815B1 (en) * 1998-12-09 2002-11-05 Matsushita Electric Industrial Co., Ltd. Method of measuring temperature, method of taking samples for temperature measurement and method for fabricating semiconductor device
US6369438B1 (en) * 1998-12-24 2002-04-09 Kabushiki Kaisha Toshiba Semiconductor device and method for manufacturing the same
US6607948B1 (en) * 1998-12-24 2003-08-19 Kabushiki Kaisha Toshiba Method of manufacturing a substrate using an SiGe layer
US6521492B2 (en) * 2000-06-12 2003-02-18 Seiko Epson Corporation Thin-film semiconductor device fabrication method
US6461945B1 (en) * 2000-06-22 2002-10-08 Advanced Micro Devices, Inc. Solid phase epitaxy process for manufacturing transistors having silicon/germanium channel regions
US6403981B1 (en) * 2000-08-07 2002-06-11 Advanced Micro Devices, Inc. Double gate transistor having a silicon/germanium channel region
JP2002093735A (ja) * 2000-09-13 2002-03-29 Sony Corp 半導体装置の製造方法
US7112844B2 (en) * 2001-04-19 2006-09-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof

Also Published As

Publication number Publication date
JP2002313721A (ja) 2002-10-25
US20020090772A1 (en) 2002-07-11

Similar Documents

Publication Publication Date Title
JP4511092B2 (ja) 半導体素子の製造方法
TW579602B (en) Semiconductor device and method for manufacturing same
JP4092541B2 (ja) 半導体薄膜の形成方法及び半導体装置の製造方法
TW577174B (en) Method and apparatus for forming a thin semiconductor film, method and apparatus for producing a semiconductor device, and electro-optical apparatus
JP4323724B2 (ja) 半導体装置の製造方法
JP2002231628A (ja) 半導体薄膜の形成方法及び半導体装置の製造方法、これらの方法の実施に使用する装置、並びに電気光学装置
JP2005203800A (ja) 半導体装置の製造方法、アクティブマトリクス基板、及び電子機器
JP2002151410A (ja) 結晶質半導体材料の製造方法および半導体装置の製造方法
JP5232360B2 (ja) 半導体装置及びその製造方法
JP2004134577A (ja) 半導体薄膜の製造方法、薄膜トランジスタ、半導体装置、薄膜太陽電池、複合半導体装置の製造方法、電気光学装置及び電子機器
JP3319963B2 (ja) 半導体装置の製造方法
JPH10173196A (ja) 半導体装置およびその製造方法
JPH10189449A (ja) 結晶性半導体膜の製造方法、および薄膜トランジスタの製造方法
JP2003168690A (ja) トランジスタ及びトランジスタの製造方法
JP4123410B2 (ja) 半導体素子の製造方法
JP4780860B2 (ja) 半導体装置の作製方法
JP2004288864A (ja) 薄膜半導体、薄膜トランジスタの製造方法、電気光学装置及び電子機器
JP4701467B2 (ja) 多結晶膜の製造方法および半導体装置の製造方法
JP2003100637A (ja) 半導体膜の結晶化方法、薄膜トランジスタの製造方法、電気光学装置及び電子機器
JP2003174036A (ja) 薄膜トランジスタの製造方法及び薄膜トランジスタ
JP4200530B2 (ja) 薄膜トランジスタの製造方法
JP2006324564A (ja) 半導体装置の製造方法
JP2011216665A (ja) 結晶性半導体膜の形成方法、および、半導体デバイスの製造方法
JP2005167280A (ja) 半導体装置、アクティブマトリクス基板、及び電子機器
JP2003100638A (ja) 半導体薄膜及び薄膜トランジスタの製造方法、電気光学装置及び電子機器

Legal Events

Date Code Title Description
A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20041110

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20041110

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20060616

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20060629

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20060824

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20061219

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20070219

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20070313

A912 Re-examination (zenchi) completed and case transferred to appeal board

Free format text: JAPANESE INTERMEDIATE CODE: A912

Effective date: 20070420

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100309

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20100506

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130514

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140514

Year of fee payment: 4

LAPS Cancellation because of no payment of annual fees