JP4505868B2

JP4505868B2 - Luminance compensation circuit for field emission display device

Info

Publication number: JP4505868B2
Application number: JP06664699A
Authority: JP
Inventors: 和一鈴木; 治久平川
Original assignee: Futaba Corp
Current assignee: Futaba Corp
Priority date: 1999-03-12
Filing date: 1999-03-12
Publication date: 2010-07-21
Anticipated expiration: 2019-03-12
Also published as: JP2000267622A

Description

【０００１】
【発明の属する技術分野】
本発明は、電界放出型表示装置（ＦＥＤ：Field Emission Display、以下、単にＦＥＤと表記する）等の駆動回路に関し、特に温度変化に対する輝度の補償回路に係わる。
【０００２】
【従来の技術】
金属または半導体表面の印加電界を１０⁹ ［ボルト／ｍ］程度にすると、トンネル効果により電子が障壁を通過し、常温でも真空中に電子放出が行われる。この現象を電界放出（Field Emission ）という。半導体微細加工技術を駆使して、電界放出部の配列からなる面放出型の電界放出部を作成することが可能となり、ＦＥＤ等の電界放出型表示装置に用いられている。また、電界放出部を１次元配列として感光フィルムに画像を形成する光プリントヘッドに適用することも考えられている。
【０００３】
図５はスピント型と呼ばれている電界放出素子の概要を示す模式図であって、基板Ｓ上にカソード電極Ｋが蒸着により設けられており、このカソード電極Ｋ上にエミッタ電極Ｅが多数個設けられ、その上に絶縁層Ｉ（ＳｉＯ２）が一面に形成されている。
絶縁層Ｉの上にゲート電極ＧＴが蒸着等によって成膜され、エミッタ電極Ｅの先端部で開放するホールを形成して電子を引き出すようにしている。
【０００４】
カソード電極Ｋとゲート電極ＧＴ間に電圧Ｖｇｋとして約５０〜８０Ｖを加えることにより、エミッタ電極Ｅの先端部から電子が放出される。そして、その電子がカソード電極Ｋと真空空間で対向する位置に配置されるアノード電極Ａに印加されているアノード電圧Ｖａによって捕捉される。このような電界放出素子をグループとして、ストライプ状に形成されているゲート電極を順次走査しつつ、カソード電極の各ストライプ状電極にそれぞれ画像信号を供給することにより、アノード電極に設けられた蛍光体が発光し表示器としての動作が行なわれる。
【０００５】
再生駆動を行う場合には、アノード電極に印加されるアノード電圧は、アノード選択電圧Ｖａ１、アノード非選択電圧Ｖａ２、蛍光体非発光電圧ＧＮＤの３つの異なる電圧が同期信号に同期した所定のタイミングで供給される。
【０００６】
図６は上記したような電界放出素子を表示装置として駆動するときのブロック図である。
図中、６１は信号入力バッファ、６２はコントローラ、６３は表示用ＲＡＭ（ランダムアクセスメモリ）、６４はデータドライバ、６５はアノード電源／アノードスイッチ回路、６６はゲート電圧制御回路、６７はゲート電源、６８はスキャンドライバ、６９はカソード電源、７０はＦＥＤパネルである。
【０００７】
画像信号は、同期信号とともに信号入力バッファ６１を介してコントローラ６２に入力され、１フレーム分の画像データが、ＲＧＢ別に表示用ＲＡＭ６３に記憶される。コントローラ６２は、表示用ＲＡＭ６３に記憶されたＲＧＢデータを、蛍光体ドット６７の選択順序に応じた所定の順序で読み出して、データドライバ６４に転送する。データドライバ６４においては、カソード電源６９から電圧Ｖｃｃの供給を受け、ＲＧＢデータの階調に応じたパルス幅のデータパルスをＦＥＤパネル７０のカソード端子（カソード電極Ｃ１〜Ｃｍ）に出力する。
【０００８】
アノード電源／アノードスイッチ回路６５は、表示方式に応じて３つの異なる電圧（アノード選択電圧Ｖａ１、アノード非選択電圧Ｖａ２、蛍光体非発光電圧ＧＮＤ）を同期信号に同期した所定のタイミングでスッチング出力する回路である。コントローラ６２は、入力された同期信号に同期して、アノード電源／アノードスイッチ回路６５を制御し、ＦＥＤパネル７０のアノード端子Ａ１、Ａ２のそれぞれにアノード選択電圧Ｖａ１、アノード非選択電圧Ｖａ２、蛍光体非発光電圧ＧＮＤを供給する。コントローラ６２は、また、ゲート電源６７から電圧Ｖｇｇの供給を受けるゲート電圧制御回路６６を制御し、スキャンパルスを発生させてスキャンドライバ６８に供給する。コントローラ６２は、スキャンドライバ６８を制御して、ゲート端子Ｇ１〜Ｇｎの１つにスキャンパルスを供給する。１／４ＶＧＡの解像度（３２０×２４０）の場合にはｎ＝２４０、ｍ＝９６０（カソード端子数４８０）となる。
【０００９】
【発明が解決しようとする課題】
一般に、このようなＦＥＤの表示装置の場合は動作温度範囲は広く、比較的低温から高温域まで動作するが、画像の明るさに関係するエミッション電流（カソードから放射される電子流）の温度依存性が大きく、エミッション電流が増加すれば輝度も増加するので、周囲温度により輝度が変動するという問題がある。
そこで、ＦＥＤパネルの温度を検出して、ゲート電圧を制御し、ＦＥＤパネルの周囲温度、または内部の温度を検出して輝度の変動を補償する方法が従来から使用されている。
【００１０】
図７は図６に示されたゲート電圧制御回路６６内に組み込まれた、従来例のモニター抵抗値検出型輝度補償回路図である。
この図でＲはＦＥＤパネルが製造される際に、予め、半導体製造と類似のプロセスで組み込まれたモニター抵抗である。７４はモニター抵抗Ｒの抵抗値の変化を電圧として検出する電圧検出回路で、その出力は比較器を構成する演算増幅器７５の一方の入力端子に供給され、他方の入力端子にはゲート電圧を抵抗Ｒ１．Ｒ２によって分圧した電圧が供給されている。
そして、演算増幅器７５の出力は電圧制御用トランジスタＴｒ１、Ｔｒ２を介して、ＦＥＤのゲート電源の電圧を制御するように構成し、温度変動があるときでも表示画像の輝度をほぼ一定となるようにコントロールしていた。
【００１１】
この回路は、モニター抵抗Ｒの抵抗値がＦＥＤパネルの温度により変化するので、温度変化によってゲート電圧が変化しても、輝度レベルがほぼ一定となるように制御することが可能であるが、個々のパネル毎にこの抵抗値とゲート電圧、ゲート電圧と輝度（エミッション電流）の関係に大きなばらつきがあり、特性を揃えることが困難であり調整が難しい。
また、モニター抵抗の抵抗値Ｒと、輝度レベルの間に直接的な関係が無いため、図７の回路はオープンループの制御となり、安定した補償が得られないという問題があった。
【００１２】
【課題を解決するための手段】
本発明は電界放出型表示装置の輝度補償回路は、このような問題点を解決するためになされたもので、
ゲート電源と、該ゲート電源からゲート電極に流入するゲート電流を検出する電流検出手段と、ゲート電極に供給されるゲート電圧を制御する電圧制御手段と、制御信号によって前記電流検出手段の検出値をサンプルホールドするサンプリング手段とを備え、
電界放出型表示装置の非表示期間に、前記制御信号によって前記ゲート電流のサンプリングを行い、電界放出型表示装置の表示期間に前記サンプリング手段の出力に基づいて前記電圧制御手段を制御し、表示期間内の輝度レベルが一定となるように制御するようにしたものである。
【００１３】
【発明の実施の形態】
図１は、上記したような電界放出表示装置の輝度補償回路の実施例を回路図としたもので、図１（ａ）は輝度補償回路のブロック図、図１（ｂ）はＦＥＤの温度をサンプリングするタイミング波形図を示している。
本発明は、以下に述べるように基本的にはゲート電流を検出してゲート電圧を制御し、あらかじめ、設定しておいたゲート電流値とする輝度補償回路である。
【００１４】
図１（ａ）のブロック図で示される回路は、図６のゲート電圧制御回路６６に組み込まれている。この図で４はゲート電流値を検出する電流検出回路であり、５は電流値検出のタイミングを制御端子３から入力される制御信号（サンプリングパルス）によって定め、一定期間その電流値を保持するサンプル及びホールド回路である。
このサンプル及びホールド回路５の出力は比較器を構成する演算増幅器６の一方の入力端子に供給されており、他方の入力端子には抵抗Ｒ１．Ｒ２を介してゲート出力電圧が分圧されて供給されている。
そして、演算増幅器６とトランジスタＴｒ１、Ｔｒ２によって一般的な直列制御型の安定化電源が構成されている。
【００１５】
この回路は端子１にゲート電源を接続し、端子２より図６のスキャンドライバ６８を介して各ゲート電極に駆動電圧を供給する。
電流検出回路４はゲート電流を検出して電圧に変換するために、例えば、直列に挿入された低抵抗値の抵抗の両端の電位を測定してもよい。
サンプル及びホールド回路５は、図示しない回路から端子３を介して供給される図１（ｂ）の制御信号のタイミングにしたがって、電流検出回路４の電圧をサンプリングして、その値を一定期間保持すると共に、電圧制御回路を構成する演算増幅器６に供給する。
【００１６】
制御信号は画像の非表示期間に供給されるゲート電圧によって、エミッタからゲート電極に流れるゲート電流を測定するサンプリングパルスとなっており、この非表示期間は、後で述べるように電界放出表示装置に適応される再生駆動期間を利用することができる。
また、画像の表示期間ではアノード電極に高電圧が印加されゲート電流が低下するが、この表示期間ではサンプルされた電流値がホールドされることになる。
【００１７】
したがって、この実施例によると非表示期間内にはアノード電圧を低下してゲートを通常のスキャン周波数より早い周期で走査し、各ゲート電極に流れる電流値をコンデンサ等に蓄積し、その電圧でゲート電流が一定となるようなサーボ回路を構成し、温度変化によって変動するゲート電流を一定値に保つように制御して表示期間の輝度レベルが常に一定となるように制御することができる。
【００１８】
図２は本出願人が先に提案したいわゆる櫛歯型アノード電極構造を持った、２電極型フルカラーＦＥＤの１例を説明する概要構成図である。
図中、３１はカソード基板、３２はアノード基板、３３はスペーサ、３４−１〜３４−４はカソード電極、３５はパッチ状のゲート電極、３６−１〜３６−５はアノード電極、３７は蛍光体ドットである。
このカラーＦＥＤは、電界放出部が２次元マトリクス状に形成されたカソード基板３１と、これに対向して、アノード電極３６−１〜３６−５上に２次元マトリクス状に形成された蛍光体ドット３７を有するアノード基板３２とが対向配置されたもので、スペーサ３３により両者の間隙が一定に支持され、両基板の外周が封止され、内部が真空状態に保持されたものである。
【００１９】
このカソード基板３１上には、カソード電極３４−１〜３４−４がストライプ状に、列方向に並んで配列されている。電界放出部の詳細な構造は説明を省略するが、カソード電極３４−１〜３４−４に島状電極が形成され、その上に抵抗層を介し、複数の微細なコーン状エミッタが形成され、パッチ状のゲート電極３５の開口部を介してアノード基板３２側に面している。上述したカソード電極３４−１〜３４−４、コーン状エミッタ、パッチ状ゲート電極により電界放出部が構成されている。なお、複数のゲート電極３５間の配線に付いては、この図では省略しており、図３を参照して後述する。
【００２０】
一方、透明のアノード基板３２の下面上には、透明のアノード電極３６−１〜３６−５・・・が、ストライプ状に、列方向に並んで配列されている。上述したカソード電極３４−１〜３４−４・・・とは、１対１対応で並行している。１つおきの奇数番目のアノード電極３６−１、３６−３、３６−５・・・が前端部で共通接続され、他の１つおきの偶数番目のアノード電極３６−２、３６−４、・・・が図示しない後端で共通接続されている。すなわち、１つおきに交互に櫛歯状にかみ合って２つのアノード端子を有するアノード電極が形成されている。
【００２１】
アノード電極３６−１〜３６−５としては、ＩＴＯ（Indium Tin Oxide）の導電性透明薄膜が使用され、この下面に、同一発光色の複数の蛍光体ドット３７が、各アノード電極３６−１〜３６−５の長手方向に所定間隔をおいて塗布形成されている。アノード電極３６−１にレッド（Ｒ）、アノード電極３６−２にグリーン（Ｇ）、アノード電極３６−３にブルー（Ｂ）、アノード電極３６−４にレッド（Ｒ）、というように、列方向に、Ｒ、Ｇ、Ｂの３原色の蛍光体ドット３７が交互に配列されて、表示部が構成されている。蛍光体ドット３７とゲート電極３５を有する電界放出部とは、１対１対応している。
【００２２】
カソード基板３１側の特定のゲート電極３５に、カソード電位に対し、数十ボルトの大きさのゲート電圧を印加すると、コーン状エミッタから電子が放出され、同時に、直上のアノード電極に数百ボルトのアノード電圧を印加すると、エミッタから放出された電子は、直上にある蛍光体ドット３７に射突し、蛍光体ドット３７が発光する。ゲート電圧が印加されるゲート電極３５を有する電界放出部に接続されるカソード配線には、画像信号の階調に応じたパルス幅の信号電圧が印加され、蛍光体ドット３７の発光量が、その階調に応じたものとなるように制御される。
【００２３】
図３は図２に示した２電極型フルカラーＦＥＤの駆動方法を説明するための電極接続図である。
図中、図２と同様な部分には同じ符号を付して説明を省略する。４１ないし４４はゲート配線、４５、４６はアノード電極である。ゲート電極３５およびこれに対向する蛍光体ドット３７とは、重ねて記載している。
【００２４】
ゲート配線４１〜４４は、列方向に延びて、ゲート電極３５の１ドットおきに交互に接続され、１表示ライン当たり２本のゲート端子（Ｇ１、Ｇ２）、（Ｇ３、Ｇ４）、・・・（Ｇ（ｎ−１）、Ｇｎ）が引き出される。アノード配線４５、４６は、櫛歯状の１対のアノード電極（３６−１、３６−３、３６−５・・・）、（３６−２、３６−４、３６−６・・・）に接続され、アノード端子Ａ１、Ａ２が引き出される。ｍ本のカソード電極およびカソード配線は図示を省略しているが、図２において隣接するカソード電極（３４−１、３４−２）、（３４−３、３４−４）、・・・が、それぞれ、１つのカソード端子に接続されている。
ゲート端子（ゲート配線）の総数は、行方向の表示ライン数の２倍になる。しかし、カソード配線とゲート配線とのマトリクスによりマルチプレックス駆動ができるため、カソード配線は、隣り合う２本のラインを接続して１本の端子として取り出している。
この２電極型フルカラーＦＥＤの画素選択方法は、行方向に配列されたゲート配線４１〜４４と列方向に配列されたカソード配線のマトリクスのみで行うものであり、行方向に線順次走査を行うことにより、１フレームの画像を表示する。
【００２５】
図４は、図２に示した２電極型フルカラーＦＥＤの駆動タイミング図である。先の図３を合わせて参照し、画素選択方法の１例を説明する。
図中、５１、５２はアノード端子Ａ１、Ａ２に印加されるアノード電圧、５３〜６０はゲート端子Ｇ１、Ｇ３、Ｇ５、・・・、Ｇ（２ｎ−１）、Ｇ２、Ｇ４、Ｇ６、・・・、Ｇ（２ｎ）に印加されるスキャンパルスである。列方向に配列された図示しない複数のカソード電極Ｃ１〜Ｃｍには、２本ずつ１つのカソード端子に共通接続されて、蛍光体ドットの発光量を決めるデータパルスが同時に印加されている。６１はゲート端子Ｇ（２ｎ）にスキャンパルスが印加されている期間において、カソード電極Ｃｍに印加されるデータパルスである。
【００２６】
アノード電極Ａ１に正のアノード電圧５１が印加され、アノード電極Ａ２にＧＮＤレベル（０ボルト）のアノード電圧５２が印加されている期間において、奇数番目のゲート端子Ｇ１、Ｇ３、Ｇ５、・・・、Ｇ（２ｎ−1）に、スキャンパルス５３〜５５を順次印加し、これと同期して、各カソード電極Ｃ１〜Ｃｍに、選択画素の階調に応じた幅のデータパルスを印加する。一方、アノード電極Ａ２に正のアノード電圧５２が印加され、アノード電極Ａ１にＧＮＤレベルのアノード電圧５１が印加されている期間においては、偶数番目のゲート端子Ｇ２、Ｇ４、Ｇ６、・・・、Ｇ（２ｎ）にスキャンパルス５６〜６０を順次印加し、これと同期して、各カソード端子Ｃ１〜Ｃｍにデータパルスを印加する。このようにしてＦＥＤの画像表示が行われる。
【００２７】
上述したような、２電極型フルカラーＦＥＤパネルの場合は、図４に示しように１フレームの終了時に、表示装置の再生期間をかねて非表示期間ＴＤを挿入し、この非表示期間ＴＤにはアノード電圧Ａ１，Ａ２をオフにすると共に、高速のゲートスキャンを行わせ、この期間をサンプリング期間としてゲートの電流検出を行うようにする。
そして、この検出されたゲート電流が温度変化に対応して一定となるように、前記した輝度補償回路によってゲート電圧を制御することにより、画像の輝度レベルが温度に対して常に一定のレベルを保持するように制御することができる。
【００２８】
なお、再生駆動時には、アノード電圧は低く保たれるので、カソードから放出された電子は、すべてゲートに流入し、表示期間中に流れるゲート電流に比べ、再生駆動時のゲート電流はかなり大きい。
このために、例えばゲート端子のスキャンドライバの保護抵抗を複数のドライバＩＣの電源端子に対し、１個に集約してゲート電源に接続する等の対策をとることにより、各ゲートに印加されるゲート電圧のばらつきを防止することができる。
【００２９】
以上、２電極型フルカラーＦＥＤを例として説明を行ったが、画像の非表示期間は連続するテレビ画面のような場合は、垂直ブランキング画面を利用して設定することができる。
また、本発明の電界放出型表示装置の輝度補正回路は上記実施例に限らず、ゲート電圧により電界放出エミッタから電子を放出させ、所定の非表示期間を設けてゲート電流を測定できるものであれば、単色のＦＥＤ、カラーＦＥＤを問わず、任意の電極構造のＦＥＤに本発明を適用することができる。
また、画像表示装置に限らず、光プリントヘッドのように、１次元あるいは２次元配列の電界放出素子を用いて、画像データに応じた発光をさせる場合にも適用することができる。
【００３０】
【発明の効果】
本発明は、画像の非表示期間にゲート電流を直接測定して電圧制御回路に入力し、ゲート電源の電圧を制御するので、サンプル期間のゲート電流が一定の値となるようにゲート電圧が設定される。そして、引き続く表示期間ではサンプル期間に設定されたゲート電圧を保持することで、エミッション電流を一定の値に保つ。このようにして、エミッション電流と相関関係の深い輝度を一定に保つことができる。
【００３１】
また、ＦＥＤパネル内のモニター抵抗の抵抗値変化を検出する方法に対し、本発明では、輝度レベルの変動は主にゲート電流の変動と考えられるので、ゲート電流を測定することで、個々のパネル毎のエミッション電流特性のばらつきや、経時変化による影響等を軽減し輝度レベルの変動を効果的に補償することができる。
さらに、ゲート電流（エミッション電流）検出、ゲート電圧制御、ゲート電流（エミッション電流）変化という閉ループとなり、フィードバック制御が可能となり、パネル個々の輝度調整に要する作業量が低下することによるコストダウンの効果も大きい。
【図面の簡単な説明】
【図１】本発明の電界放出型表示装置の輝度補正回路の実施の形態を示すブロック図、および、タイミング波形図である。
【図２】ＦＥＤの構造を説明する模式図である。
【図３】ＦＥＤのアノードとゲートの配線を説明する模式図である。
【図４】２電極型フルカラールＦＥＤの駆動タイミング図である。
【図５】電界放出素子の概要を示す斜視図である。
【図６】電界放出型表示装置の駆動回路を示す回路図である。
【図７】従来の電界放出型表示装置の輝度補正回路のブロック図である。
【符号の説明】
１ゲート電源入力端子、
２ゲート出力端子、
３制御信号入力端子、
４電流検出回路、
５サンプル及びホールド回路、
６演算増幅器、
３１カソード基板、
３２アノード基板
３４−１、３４−２、３４−３・・・カソード電極、
３５ゲート電極、
３６−１、３６−２、３６−３・・・アノード電極、
３７蛍光体ドット、[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a drive circuit such as a field emission display (FED), and more particularly to a luminance compensation circuit against a temperature change.
[0002]
[Prior art]
When the applied electric field on the surface of the metal or semiconductor is set to about 10 ⁹ [volt / m], electrons pass through the barrier due to the tunnel effect, and electrons are emitted in vacuum even at room temperature. This phenomenon is called field emission. By making full use of semiconductor microfabrication technology, it becomes possible to create a field emission type field emission portion comprising an array of field emission portions, which is used in field emission display devices such as FEDs. In addition, it is also considered that the field emission portion is applied to an optical print head that forms an image on a photosensitive film with a one-dimensional array.
[0003]
FIG. 5 is a schematic diagram showing an outline of a field emission device called a Spindt type. A cathode electrode K is provided on a substrate S by vapor deposition, and a number of emitter electrodes E are provided on the cathode electrode K. An insulating layer I (SiO 2) is formed on one surface.
A gate electrode GT is formed on the insulating layer I by vapor deposition or the like, and a hole opened at the tip of the emitter electrode E is formed to draw out electrons.
[0004]
Electrons are emitted from the tip of the emitter electrode E by applying about 50-80 V as the voltage Vgk between the cathode electrode K and the gate electrode GT. The electrons are captured by the anode voltage Va applied to the anode electrode A disposed at a position facing the cathode electrode K in the vacuum space. Phosphors provided on the anode electrode by supplying image signals to the respective stripe-shaped electrodes of the cathode electrode while sequentially scanning the gate electrodes formed in a stripe shape with such field emission elements as a group. Emits light and operates as a display.
[0005]
When performing reproduction driving, the anode voltage applied to the anode electrode is determined at a predetermined timing when three different voltages of the anode selection voltage Va1, the anode non-selection voltage Va2, and the phosphor non-emission voltage GND are synchronized with the synchronization signal. Supplied.
[0006]
FIG. 6 is a block diagram when the field emission device as described above is driven as a display device.
In the figure, 61 is a signal input buffer, 62 is a controller, 63 is a display RAM (random access memory), 64 is a data driver, 65 is an anode power supply / anode switch circuit, 66 is a gate voltage control circuit, 67 is a gate power supply, 68 is a scan driver, 69 is a cathode power supply, and 70 is an FED panel.
[0007]
The image signal is input to the controller 62 through the signal input buffer 61 together with the synchronization signal, and image data for one frame is stored in the display RAM 63 for each RGB. The controller 62 reads out the RGB data stored in the display RAM 63 in a predetermined order corresponding to the selection order of the phosphor dots 67 and transfers it to the data driver 64. The data driver 64 receives the supply of the voltage Vcc from the cathode power supply 69 and outputs a data pulse having a pulse width corresponding to the gradation of RGB data to the cathode terminals (cathode electrodes C1 to Cm) of the FED panel 70.
[0008]
The anode power source / anode switch circuit 65 switches and outputs three different voltages (anode selection voltage Va1, anode non-selection voltage Va2, and phosphor non-emission voltage GND) at a predetermined timing synchronized with the synchronization signal according to the display method. Circuit. The controller 62 controls the anode power source / anode switch circuit 65 in synchronization with the inputted synchronization signal, and the anode selection voltage Va1, anode non-selection voltage Va2, and phosphor are applied to the anode terminals A1 and A2 of the FED panel 70, respectively. A non-light emitting voltage GND is supplied. The controller 62 also controls the gate voltage control circuit 66 that receives the supply of the voltage Vgg from the gate power supply 67, generates a scan pulse, and supplies it to the scan driver 68. The controller 62 controls the scan driver 68 to supply a scan pulse to one of the gate terminals G1 to Gn. In the case of 1/4 VGA resolution (320 × 240), n = 240 and m = 960 (number of cathode terminals 480).
[0009]
[Problems to be solved by the invention]
In general, such an FED display device has a wide operating temperature range and operates from a relatively low temperature to a high temperature range. However, the temperature dependence of the emission current (electron current emitted from the cathode) related to the brightness of the image. Since the luminance increases as the emission current increases, the luminance varies depending on the ambient temperature.
Therefore, a method has been conventionally used in which the temperature of the FED panel is detected to control the gate voltage, and the ambient temperature or the internal temperature of the FED panel is detected to compensate for variations in luminance.
[0010]
FIG. 7 is a diagram showing a conventional monitor resistance value detection type luminance compensation circuit incorporated in the gate voltage control circuit 66 shown in FIG.
In this figure, R is a monitor resistor incorporated in advance by a process similar to semiconductor manufacturing when an FED panel is manufactured. A voltage detection circuit 74 detects a change in resistance value of the monitor resistor R as a voltage, and its output is supplied to one input terminal of an operational amplifier 75 that constitutes a comparator, and a gate voltage is applied to the other input terminal as a resistance. R1. A voltage divided by R2 is supplied.
The output of the operational amplifier 75 is configured to control the voltage of the gate power supply of the FED via the voltage control transistors Tr1 and Tr2, so that the brightness of the display image becomes substantially constant even when there is a temperature fluctuation. I was in control.
[0011]
In this circuit, since the resistance value of the monitor resistor R changes depending on the temperature of the FED panel, it is possible to control the luminance level to be substantially constant even if the gate voltage changes due to the temperature change. Each panel has a large variation in the relationship between the resistance value and the gate voltage, and the gate voltage and the luminance (emission current), making it difficult to align the characteristics and adjustment is difficult.
Further, since there is no direct relationship between the resistance value R of the monitor resistor and the luminance level, the circuit of FIG. 7 has an open loop control, and there is a problem that stable compensation cannot be obtained.
[0012]
[Means for Solving the Problems]
In the present invention, the luminance compensation circuit of the field emission display device is made to solve such a problem.
A gate power supply; current detection means for detecting a gate current flowing into the gate electrode from the gate power supply; voltage control means for controlling a gate voltage supplied to the gate electrode; and a detection value of the current detection means by a control signal. Sampling means for sample-holding,
The gate current is sampled by the control signal during a non-display period of the field emission display device, and the voltage control means is controlled based on the output of the sampling means during the display period of the field emission display device. The brightness level is controlled to be constant.
[0013]
DETAILED DESCRIPTION OF THE INVENTION
FIG. 1 is a circuit diagram showing an embodiment of the luminance compensation circuit of the field emission display device as described above. FIG. 1 (a) is a block diagram of the luminance compensation circuit, and FIG. 1 (b) shows the temperature of the FED. The timing waveform diagram which samples is shown.
As described below, the present invention is a luminance compensation circuit that basically detects a gate current and controls a gate voltage to obtain a preset gate current value.
[0014]
The circuit shown in the block diagram of FIG. 1A is incorporated in the gate voltage control circuit 66 of FIG. In this figure, 4 is a current detection circuit for detecting a gate current value, and 5 is a sample in which the current value detection timing is determined by a control signal (sampling pulse) input from the control terminal 3 and the current value is held for a certain period. And a hold circuit.
The output of the sample and hold circuit 5 is supplied to one input terminal of an operational amplifier 6 constituting a comparator, and the other input terminal has resistors R1. The gate output voltage is divided and supplied through R2.
The operational amplifier 6 and the transistors Tr1 and Tr2 constitute a general series control type stabilized power supply.
[0015]
In this circuit, a gate power supply is connected to the terminal 1, and a driving voltage is supplied from the terminal 2 to each gate electrode via the scan driver 68 of FIG.
In order to detect the gate current and convert it into a voltage, the current detection circuit 4 may measure, for example, the potential at both ends of a low resistance resistor inserted in series.
The sample and hold circuit 5 samples the voltage of the current detection circuit 4 according to the timing of the control signal in FIG. 1B supplied from a circuit (not shown) via the terminal 3, and holds the value for a certain period. At the same time, it is supplied to the operational amplifier 6 constituting the voltage control circuit.
[0016]
The control signal is a sampling pulse for measuring the gate current flowing from the emitter to the gate electrode by the gate voltage supplied during the non-display period of the image. This non-display period is applied to the field emission display device as described later. An adapted playback drive period can be utilized.
Further, in the image display period, a high voltage is applied to the anode electrode and the gate current is reduced. In this display period, the sampled current value is held.
[0017]
Therefore, according to this embodiment, during the non-display period, the anode voltage is lowered and the gate is scanned at a cycle faster than the normal scan frequency, and the current value flowing through each gate electrode is accumulated in a capacitor or the like. A servo circuit in which the current is constant can be configured, and the gate current that fluctuates due to a temperature change can be maintained at a constant value so that the luminance level during the display period is always constant.
[0018]
FIG. 2 is a schematic configuration diagram illustrating an example of a two-electrode full-color FED having a so-called comb-shaped anode electrode structure previously proposed by the present applicant.
In the figure, 31 is a cathode substrate, 32 is an anode substrate, 33 is a spacer, 34-1 to 34-4 are cathode electrodes, 35 is a patch-like gate electrode, 36-1 to 36-5 are anode electrodes, and 37 is fluorescence. It is a body dot.
The color FED includes a cathode substrate 31 in which field emission portions are formed in a two-dimensional matrix, and phosphor dots formed in a two-dimensional matrix on the anode electrodes 36-1 to 36-5 so as to face the cathode substrate 31. The anode substrate 32 having the substrate 37 is disposed opposite to each other, the gap between the two is supported by the spacer 33, the outer periphery of both substrates is sealed, and the inside is kept in a vacuum state.
[0019]
On the cathode substrate 31, cathode electrodes 34-1 to 34-4 are arranged in a stripe in a row. Although the detailed structure of the field emission portion is not described, island-like electrodes are formed on the cathode electrodes 34-1 to 34-4, and a plurality of fine cone-shaped emitters are formed thereon via a resistance layer. It faces the anode substrate 32 through the opening of the patch-like gate electrode 35. The field emission portion is configured by the cathode electrodes 34-1 to 34-4, the cone-shaped emitter, and the patch-shaped gate electrode described above. Note that wiring between the plurality of gate electrodes 35 is omitted in this figure and will be described later with reference to FIG.
[0020]
On the other hand, on the lower surface of the transparent anode substrate 32, transparent anode electrodes 36-1 to 36-5... Are arranged side by side in the column direction in a stripe shape. The above-described cathode electrodes 34-1 to 34-4 are parallel to each other in a one-to-one correspondence. Every other odd-numbered anode electrode 36-1, 36-3, 36-5... Is connected in common at the front end, and every other even-numbered anode electrode 36-2, 36-4, Are commonly connected at a rear end (not shown). That is, an anode electrode having two anode terminals is formed by alternately engaging every other comb shape.
[0021]
As the anode electrodes 36-1 to 36-5, a conductive transparent thin film of ITO (Indium Tin Oxide) is used, and a plurality of phosphor dots 37 of the same emission color are formed on the lower surface of each anode electrode 36-1 to 36-1. The coating is formed at a predetermined interval in the longitudinal direction of 36-5. In the column direction, the anode electrode 36-1 is red (R), the anode electrode 36-2 is green (G), the anode electrode 36-3 is blue (B), the anode electrode 36-4 is red (R), and so on. In addition, phosphor dots 37 of the three primary colors R, G, and B are alternately arranged to form a display unit. The field emission part having the phosphor dot 37 and the gate electrode 35 has a one-to-one correspondence.
[0022]
When a gate voltage of several tens of volts with respect to the cathode potential is applied to the specific gate electrode 35 on the cathode substrate 31 side, electrons are emitted from the cone-shaped emitter, and at the same time, several hundred volts are applied to the anode electrode immediately above. When an anode voltage is applied, electrons emitted from the emitter strike the phosphor dots 37 directly above, and the phosphor dots 37 emit light. A signal voltage having a pulse width corresponding to the gradation of the image signal is applied to the cathode wiring connected to the field emission portion having the gate electrode 35 to which the gate voltage is applied, and the light emission amount of the phosphor dots 37 Control is performed in accordance with the gradation.
[0023]
FIG. 3 is an electrode connection diagram for explaining a driving method of the two-electrode type full color FED shown in FIG.
In the figure, parts similar to those in FIG. Reference numerals 41 to 44 denote gate wirings, and 45 and 46 denote anode electrodes. The gate electrode 35 and the phosphor dots 37 facing the gate electrode 35 are described in an overlapping manner.
[0024]
The gate wirings 41 to 44 extend in the column direction and are alternately connected every other dot of the gate electrode 35. Two gate terminals (G1, G2), (G3, G4),. (G (n-1), Gn) is extracted. The anode wirings 45 and 46 are connected to a pair of comb-like anode electrodes (36-1, 36-3, 36-5...), (36-2, 36-4, 36-6...). Connected, the anode terminals A1, A2 are pulled out. Although m cathode electrodes and cathode wirings are not shown, adjacent cathode electrodes (34-1, 34-2), (34-3, 34-4),... in FIG. Connected to one cathode terminal.
The total number of gate terminals (gate wirings) is twice the number of display lines in the row direction. However, since multiplex driving can be performed with a matrix of cathode wiring and gate wiring, the cathode wiring is taken out as one terminal by connecting two adjacent lines.
This two-electrode full-color FED pixel selection method is performed by using only a matrix of gate wirings 41 to 44 arranged in the row direction and cathode wiring arranged in the column direction, and performs line sequential scanning in the row direction. Thus, an image of one frame is displayed.
[0025]
FIG. 4 is a drive timing chart of the two-electrode type full color FED shown in FIG. An example of the pixel selection method will be described with reference to FIG.
In the figure, 51 and 52 are anode voltages applied to the anode terminals A1 and A2, and 53 to 60 are gate terminals G1, G3, G5,..., G (2n-1), G2, G4, G6,. A scan pulse applied to G (2n). A plurality of cathode electrodes C1 to Cm (not shown) arranged in the column direction are connected in common to one cathode terminal at a time, and data pulses for determining the light emission amount of the phosphor dots are simultaneously applied. Reference numeral 61 denotes a data pulse applied to the cathode electrode Cm during a period in which the scan pulse is applied to the gate terminal G (2n).
[0026]
In the period in which the positive anode voltage 51 is applied to the anode electrode A1 and the anode voltage 52 of the GND level (0 volts) is applied to the anode electrode A2, the odd-numbered gate terminals G1, G3, G5,. Scan pulses 53 to 55 are sequentially applied to G (2n−1), and in synchronization with this, a data pulse having a width corresponding to the gradation of the selected pixel is applied to each cathode electrode C1 to Cm. On the other hand, in the period when the positive anode voltage 52 is applied to the anode electrode A2 and the anode voltage 51 of the GND level is applied to the anode electrode A1, the even-numbered gate terminals G2, G4, G6,. Scan pulses 56 to 60 are sequentially applied to (2n), and data pulses are applied to the cathode terminals C1 to Cm in synchronization therewith. In this way, FED image display is performed.
[0027]
In the case of the two-electrode type full-color FED panel as described above, as shown in FIG. 4, a non-display period TD is inserted at the end of one frame to serve as a display period of the display device. The voltages A1 and A2 are turned off and a high-speed gate scan is performed, and the gate current is detected using this period as a sampling period.
Then, the luminance level of the image is always kept constant with respect to the temperature by controlling the gate voltage by the luminance compensation circuit so that the detected gate current becomes constant corresponding to the temperature change. Can be controlled.
[0028]
Note that since the anode voltage is kept low during reproduction driving, all electrons emitted from the cathode flow into the gate, and the gate current during reproduction driving is considerably larger than the gate current flowing during the display period.
To this end, for example, by taking measures such as consolidating the protective resistance of the scan driver of the gate terminal into a single power source terminal of a plurality of driver ICs and connecting them to the gate power source, the gate applied to each gate Variation in voltage can be prevented.
[0029]
The two-electrode type full-color FED has been described above as an example, but the non-display period of an image can be set using a vertical blanking screen in the case of a continuous television screen.
In addition, the luminance correction circuit of the field emission display device of the present invention is not limited to the above-described embodiment, and can emit electrons from the field emission emitter by the gate voltage and can measure the gate current by providing a predetermined non-display period. For example, the present invention can be applied to an FED having an arbitrary electrode structure regardless of a monochromatic FED or a color FED.
Further, the present invention is not limited to an image display device, and can also be applied to light emission according to image data using a one-dimensional or two-dimensional array of field emission elements such as an optical print head.
[0030]
【The invention's effect】
In the present invention, the gate current is directly measured and input to the voltage control circuit during the non-display period of the image, and the voltage of the gate power supply is controlled. Therefore, the gate voltage is set so that the gate current in the sample period becomes a constant value. Is done. In the subsequent display period, the emission voltage is maintained at a constant value by holding the gate voltage set in the sample period. In this way, it is possible to keep constant the luminance having a deep correlation with the emission current.
[0031]
In contrast to the method for detecting the change in the resistance value of the monitor resistor in the FED panel, in the present invention, the luminance level fluctuation is considered to be mainly the gate current fluctuation. It is possible to effectively compensate for variations in the luminance level by reducing variations in the emission current characteristics of each unit and the influence of changes over time.
Furthermore, a closed loop of gate current (emission current) detection, gate voltage control, and gate current (emission current) change is provided, enabling feedback control and reducing the amount of work required to adjust the brightness of each panel. large.
[Brief description of the drawings]
FIGS. 1A and 1B are a block diagram and a timing waveform diagram showing an embodiment of a luminance correction circuit of a field emission display device according to the invention. FIGS.
FIG. 2 is a schematic diagram illustrating the structure of an FED.
FIG. 3 is a schematic diagram illustrating the wiring of an anode and a gate of an FED.
FIG. 4 is a drive timing chart of a two-electrode full color FED.
FIG. 5 is a perspective view showing an outline of a field emission device.
FIG. 6 is a circuit diagram showing a drive circuit of a field emission display device.
FIG. 7 is a block diagram of a luminance correction circuit of a conventional field emission display device.
[Explanation of symbols]
1 Gate power input terminal,
2 Gate output terminal,
3 Control signal input terminal,
4 Current detection circuit,
5 Sample and hold circuit,
6 operational amplifiers,
31 cathode substrate,
32 Anode substrate 34-1, 34-2, 34-3 ... cathode electrode,
35 gate electrode,
36-1, 36-2, 36-3 ... anode electrode,
37 phosphor dots,

Claims

ゲート電源と、
前記ゲート電源からゲート電極に流入するゲート電流を検出する電流検出手段と、
前記ゲート電極に供給されるゲート電圧を制御する電圧制御手段と、
制御信号によって前記電流検出手段の検出値をサンプルホールドするサンプリング手段と、を備え、
電界放出型表示装置の非表示期間に、前記制御信号によって前記ゲート電流のサンプリングを行い、該電界放出型表示装置の表示期間に前記サンプリング手段の出力に基づいて前記電圧制御手段を制御し、輝度レベルが一定となるように１フレーム毎に輝度レベルの制御を行うことを特徴とする電界放出型表示装置の輝度補償回路。Gate power supply,
Current detection means for detecting a gate current flowing into the gate electrode from the gate power supply;
Voltage control means for controlling a gate voltage supplied to the gate electrode;
Sampling means for sample-holding the detection value of the current detection means by a control signal,
The non-display period of a field emission type display device, samples the said gate current by said control signal to control said voltage control means on the basis of an output of said sampling means during the display period of the field emission display device, luminance A luminance compensation circuit for a field emission display device , wherein the luminance level is controlled for each frame so that the level is constant .

上記非表示期間は、
上記電界放出型表示装置のアノード電圧が低くされることによってカソードから放出された電子がすべてゲートに流入する期間である再生期間を利用して設定されていることを特徴とする請求項１に記載の電界放出型表示装置の輝度補償回路。The hidden period is
2. The field emission display device according to claim 1, wherein the field emission display device is set using a regeneration period which is a period in which all electrons emitted from the cathode flow into the gate when the anode voltage is lowered. Luminance compensation circuit for field emission display device.

上記非表示期間内において、上記表示期間内におけるよりもゲート電極がより高速にスキャン電圧によって走査されるように構成したことを特徴とする請求項１，もしくは２に記載の電界放出型表示装置の輝度補償回路。 3. The field emission display device according to claim 1, wherein the gate electrode is scanned by the scan voltage at a higher speed in the non-display period than in the display period. Luminance compensation circuit.

上記電界放出型表示装置の行方向に延びるアノード電極は、レッド（Ｒ）、グリーン（Ｇ）、ブルー（Ｂ）の各蛍光体ドットに対応して列方向に並んで配列され、奇数番目のアノード電極が共通接続され、偶数番目のアノード電極が共通接続されて２つのアノード端子を有するように形成されるとともに、上記電界放出型表示装置のゲート電極は、レッド（Ｒ）、グリーン（Ｇ）、ブルー（Ｂ）の各蛍光体ドットに対応して列方向に配置され、奇数番目のゲート電極が共通接続され、偶数番目のゲート電極が共通接続されて１表示ライン当たり２本のゲート端子を有するように形成される、２電極型フルカラー方式とされていることを特徴とする請求項１，２もしくは３に記載の電界放出型表示装置の輝度補償回路。 The anode electrodes extending in the row direction of the field emission display device are arranged side by side in the column direction corresponding to the phosphor dots of red (R), green (G), and blue (B). The electrodes are commonly connected, the even-numbered anode electrodes are commonly connected to have two anode terminals, and the gate electrodes of the field emission display device are red (R), green (G), Arranged in the column direction corresponding to each blue (B) phosphor dot, odd-numbered gate electrodes are connected in common, and even-numbered gate electrodes are connected in common and have two gate terminals per display line. 4. The luminance compensation circuit for a field emission display device according to claim 1, wherein the two-electrode type full color system is formed as described above.