JP4483422B2 - Pixel array device and driving method of pixel array device - Google Patents
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Description
本発明は、画素アレイ装置および画素アレイ装置の駆動方法に関し、特に光電変換素子を含む画素、あるいは電気光学素子を含む画素が行列状に配置されてなる画素アレイ装置および当該画素アレイ装置の駆動方法に関する。 The present invention relates to a pixel array device and a driving method of the pixel array device, and in particular, a pixel array device in which pixels including photoelectric conversion elements or pixels including electro-optic elements are arranged in a matrix and a driving method of the pixel array device About.
画素アレイ装置として、例えば、光電変換素子を含む画素が行列状に配置されてなる固体撮像装置が知られている。この固体撮像装置は、CCD(Charge Coupled Device)イメージセンサに代表される電荷転送型固体撮像装置と、CMOS(Complementary Metal Oxide Semiconductor)イメージセンサに代表されるX−Yアドレス型固体撮像装置とに大別される。 As a pixel array device, for example, a solid-state imaging device in which pixels including photoelectric conversion elements are arranged in a matrix is known. This solid-state imaging device is largely divided into a charge transfer type solid-state imaging device represented by a CCD (Charge Coupled Device) image sensor and an XY address type solid-state imaging device represented by a CMOS (Complementary Metal Oxide Semiconductor) image sensor. Separated.
これら固体撮像装置は、動画を撮影するビデオカメラや、静止画を撮影する電子スチルカメラなど、各種の映像機器においてその撮像デバイスとして利用されている。特に、近年、半導体技術の進歩によって数百万クラスの多画素の固体撮像装置が開発され、高解像度が要求されるデジタルスチルカメラや映画用のビデオカメラなどのカメラ装置(撮像装置)に多用されている。 These solid-state imaging devices are used as imaging devices in various video devices such as video cameras that shoot moving images and electronic still cameras that shoot still images. In particular, in recent years, multi-pixel solid-state imaging devices of millions of classes have been developed due to advances in semiconductor technology, and are frequently used in camera devices (imaging devices) such as digital still cameras and movie video cameras that require high resolution. ing.
固体撮像装置、例えばCMOSイメージセンサにおいて、画素の各々は、光電変換素子に加えて、当該画素の駆動制御を行うための画素トランジスタを有している。この画素トランジスタは、画素が行列状に2次元配置されてなる画素アレイ部に行ごとに配線された制御信号線に接続され、画素アレイ部の片側に配置された垂直駆動回路によって当該制御信号線を介してオン/オフ制御が行われることになる。 In a solid-state imaging device, for example, a CMOS image sensor, each pixel has a pixel transistor for performing drive control of the pixel in addition to a photoelectric conversion element. This pixel transistor is connected to a control signal line wired for each row in a pixel array section in which pixels are two-dimensionally arranged in a matrix, and the control signal line is connected by a vertical drive circuit disposed on one side of the pixel array section. The on / off control is performed via this.
ここで、高解像度化に伴って多画素化が進むと、制御信号線に接続される画素トランジスタの数が増加するとともに、制御信号線の長さが長くなることによって当該制御信号線の配線抵抗や寄生容量が増加するため垂直駆動回路の負荷が増大する。それに伴い、画素アレイ部の片側に配置された垂直駆動回路によって画素を駆動する際に、画素トランジスタを駆動する駆動信号に伝搬遅延が生じ、その遅延時間が垂直駆動回路から画素が遠くなる程大きくなるため、垂直駆動回路に近い画素と遠い画素との間で駆動タイミングに差が生じ、垂直駆動回路から遠い側の画素では画素信号を十分に読み出させない場合が生じ、シェーディング(撮像画面上の大域的なむら)やノイズが発生する要因となる。 Here, when the number of pixels increases as the resolution increases, the number of pixel transistors connected to the control signal line increases, and the length of the control signal line increases, so that the wiring resistance of the control signal line increases. In addition, since the parasitic capacitance increases, the load on the vertical drive circuit increases. Accordingly, when a pixel is driven by a vertical drive circuit arranged on one side of the pixel array unit, a propagation delay occurs in the drive signal for driving the pixel transistor, and the delay time becomes larger as the pixel is farther from the vertical drive circuit. Therefore, there is a difference in driving timing between a pixel close to the vertical driving circuit and a pixel far from the vertical driving circuit, and a pixel signal far from the vertical driving circuit may not be read sufficiently, and shading (on the imaging screen) This is a cause of occurrence of global unevenness and noise.
そのため、従来は、画素アレイ部を挟んで当該画素アレイ部の両側に垂直駆動回路を配置し、これら駆動回路から各行ごとの制御信号線に対して同じ駆動信号を与え、画素の各々を画素アレイ部の両側から駆動することにより、制御信号線の配線抵抗や寄生容量などに起因する伝搬遅延を小さくするようにしていた(例えば、特許文献1参照)。 Therefore, conventionally, a vertical drive circuit is arranged on both sides of the pixel array unit with the pixel array unit interposed therebetween, and the same drive signal is given from these drive circuits to the control signal lines for each row, and each pixel is arranged in the pixel array. By driving from both sides of the unit, the propagation delay caused by the wiring resistance, parasitic capacitance, etc. of the control signal line is reduced (see, for example, Patent Document 1).
ところで、近年、CMOSイメージセンサ等の固体撮像装置では、より高精細化の要求に伴って画素数がますます増加する傾向にあり、また画素信号を読み出す速度が高速化する傾向にある。このため、上述した従来技術のように、画素アレイ部を挟んで当該画素アレイ部の両側に垂直駆動回路を配置し、画素の各々を画素アレイ部の両側から駆動する構成を採った場合でも、制御信号線の配線長が長くなることにより、図6に示すように、制御信号線の配線抵抗Rや寄生容量Cなどに起因する伝搬遅延により、画素アレイ部の中央部では駆動パルスの立ち上がりが悪化する。図7に、画素アレイ部の両端部の駆動パルスの波形(A)と中央部の駆動パルスの波形(B)を示す。このように、画素アレイ部の中央部では駆動パルスの立ち上がりが悪化することにより、画素アレイ部の両端部の画素に比べて、中央部の画素では画素信号の読み出し特性が悪化し、画素信号を十分に読み出せないことにより、シェーディングやノイズが発生する可能性がある。 Incidentally, in recent years, in solid-state imaging devices such as CMOS image sensors, the number of pixels tends to increase with the demand for higher definition, and the speed at which pixel signals are read tends to increase. For this reason, even when the vertical drive circuits are arranged on both sides of the pixel array unit with the pixel array unit interposed therebetween as in the conventional technique described above, and each pixel is driven from both sides of the pixel array unit, As the wiring length of the control signal line becomes longer, as shown in FIG. 6, the drive pulse rises at the center of the pixel array section due to propagation delay caused by the wiring resistance R, parasitic capacitance C, etc. of the control signal line. Getting worse. FIG. 7 shows the waveform (A) of the drive pulse at both ends of the pixel array portion and the waveform (B) of the drive pulse at the center portion. As described above, the rise of the drive pulse deteriorates in the central portion of the pixel array portion, so that the pixel signal readout characteristics deteriorate in the central pixel as compared with the pixels at both ends of the pixel array portion. Shading and noise may occur due to insufficient reading.
本発明は、上記課題に鑑みてなされたものであって、その目的とするところは、より高精細化の要求に伴って画素数がますます増加したり、あるいは画素信号を読み出す速度が速くなったりしても、制御信号線の配線抵抗や寄生容量などに起因する駆動信号の伝搬遅延を抑え、シェーディングやノイズの低減を可能にした画素アレイ装置および画素アレイ装置の駆動方法を提供することにある。 The present invention has been made in view of the above problems, and the object of the present invention is to increase the number of pixels or to increase the speed of reading out pixel signals in response to a demand for higher definition. In other words, it is possible to provide a pixel array device and a driving method for the pixel array device that can suppress the propagation delay of the drive signal due to the wiring resistance or parasitic capacitance of the control signal line, and can reduce shading and noise. is there.
上記課題を解決し、本発明の目的を達成するため、本発明の画素アレイ装置は、画素が行列状に配置されてなる画素アレイ部と、画素アレイ部を挟んで当該画素アレイ部の両側に配置され、画素の各々を駆動する第1及び第2の垂直駆動手段と、これら第1及び第2の垂直駆動手段間に1つの駆動信号につき、画素アレイ部の行ごとに配線され、各行の画素に対して第1及び第2の垂直駆動手段の各駆動負荷が同じになるように接続された少なくとも2本の制御信号線と、を備えている。
そして、この少なくとも2本の制御信号線は、各行の全画素に接続された第1の制御信号線と、画素アレイ部の水平方向の画素数の半分に相当する中間位置で第1の制御信号線と電気的に接続された第2の制御信号線とを少なくとも含むことを特徴としている。
In order to solve the above-described problems and achieve the object of the present invention, a pixel array device of the present invention includes a pixel array unit in which pixels are arranged in a matrix, and both sides of the pixel array unit across the pixel array unit. The first and second vertical driving units arranged and driving each of the pixels, and one drive signal between the first and second vertical driving units are wired for each row of the pixel array unit, And at least two control signal lines connected so that the driving loads of the first and second vertical driving units are the same with respect to the pixel.
The at least two control signal lines are a first control signal line connected to all the pixels in each row and a first control signal at an intermediate position corresponding to half the number of pixels in the horizontal direction of the pixel array section. And at least a second control signal line electrically connected to the line .
画素アレイ装置、例えば光電変換素子を含む画素が行列状に配置されてなる固体撮像装置において、各行の画素に対しては、第1,第2の垂直駆動手段から同じ駆動信号が複数本の制御信号線を通して与えられる。このとき、複数本の制御信号線の各々には、第1,第2の垂直駆動手段の各駆動負荷が同じになるように各行の画素が接続されているため、第1,第2の垂直駆動手段の各駆動負荷は、各行の画素が1本の制御信号線に接続されている場合に比べて小さくなる。これにより、第1,第2の垂直駆動手段から各画素、特に画素アレイ部の中央部の画素に与えられる駆動信号の配線抵抗や寄生容量などに起因する伝搬遅延が、1本の制御信号線を介して供給する場合に比べて抑えられる。したがって、中央部の画素に与えられる駆動信号が、第1,第2の垂直駆動手段に近い両端部の画素に与えられる駆動信号と同程度の立ち上がりを示すことになるため、画素アレイ部の中央部の画素でも両端部の画素と同程度の読出し特性が得られる。 In a pixel array device, for example, a solid-state imaging device in which pixels including photoelectric conversion elements are arranged in a matrix, a plurality of the same drive signals are controlled by the first and second vertical drive means for each row of pixels. It is given through the signal line. At this time, since each row of pixels is connected to each of the plurality of control signal lines so that the driving loads of the first and second vertical driving units are the same, the first and second vertical signal lines are connected. Each driving load of the driving means is smaller than when the pixels in each row are connected to one control signal line. As a result, the propagation delay caused by the wiring resistance, parasitic capacitance, etc. of the drive signal applied from the first and second vertical drive means to each pixel, particularly the central pixel of the pixel array section, is reduced to one control signal line. Compared to the case of supplying via Therefore, the drive signal applied to the central pixel exhibits the same rise as the drive signal applied to the pixels at both ends close to the first and second vertical drive means. Even in the case of the pixels at the same portion, the readout characteristics comparable to those at the pixels at both ends can be obtained.
本発明によれば、より高精細化の要求に伴って画素数がますます増加したり、あるいは画素信号を読み出す速度が速くなったりしても、制御信号線の配線抵抗や寄生容量などに起因する駆動信号の伝搬遅延を抑え、画素アレイ部の中央部の画素でも両端部の画素と同程度の読出し特性を得ることができるため、駆動信号の伝搬遅延に起因する読み出し特性の悪化によって生ずるシェーディングやノイズを低減することができる。 According to the present invention, even if the number of pixels increases with the demand for higher definition or the speed at which pixel signals are read out, it is caused by the wiring resistance or parasitic capacitance of the control signal line. This suppresses the propagation delay of the driving signal, and even the central pixel of the pixel array section can obtain the same reading characteristics as the pixels at both ends, so shading caused by the deterioration of the reading characteristics due to the propagation delay of the driving signal. And noise can be reduced.
以下、本発明の実施の形態について図面を参照して詳細に説明する。 Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.
図1は、本発明が適用される画素アレイ装置の一種である固体撮像装置、例えばCMOSイメージセンサの構成の概略を示すブロック図である。図1に示すように、本適用例に係るCMOSイメージセンサ10は、画素アレイ部11、垂直駆動回路12A,12B、カラム信号処理回路13、水平駆動回路14、アナログアンプ15、タイミングジェネレータ16、ADC(アナログ−デジタル変換)回路17およびデジタルアンプ18などを有する構成となっている。
FIG. 1 is a block diagram showing an outline of the configuration of a solid-state imaging device, for example, a CMOS image sensor, which is a kind of pixel array device to which the present invention is applied. As shown in FIG. 1, the CMOS image sensor 10 according to this application example includes a pixel array unit 11, vertical drive circuits 12A and 12B, a column signal processing circuit 13, a
画素アレイ部11は、光電変換素子を含む画素111が、所定の繰り返し周期で行列状に2次元配置されるとともに、当該画素の行列状配列に対して列ごとに垂直信号線112が配線された構成となっており、画素111の各々において被写体(図示せず)からの入射光を所定の期間だけその光量に応じた電荷量の信号電荷に光電変換する。画素アレイ部11のより具体的な構成については後述する。
In the pixel array unit 11, pixels 111 including photoelectric conversion elements are two-dimensionally arranged in a matrix with a predetermined repetition period, and a
垂直駆動回路12A,12Bは、画素アレイ部11を挟んで左右両側にそれぞれ配置されている。垂直駆動回路12Aは、垂直走査用シフトレジスタ121A、電子シャッタ用シフトレジスタ122Aおよび画素ドライバ123Aによって構成されている。同様に、垂直駆動回路12Bも、垂直走査用シフトレジスタ121B、電子シャッタ用シフトレジスタ122Bおよび画素ドライバ123Bによって構成されている。
The vertical drive circuits 12A and 12B are arranged on both the left and right sides of the pixel array unit 11, respectively. The vertical drive circuit 12A includes a vertical scanning shift register 121A, an electronic shutter shift register 122A, and a
これら垂直駆動回路12A,12Bは、画素アレイ部11の各画素111を駆動する駆動手段であり、垂直走査用シフトレジスタ121A,121Bによる走査により、画素111の各々を行単位で選択し、当該選択行の画素111をリセットしたり、画素111から信号を読み出したりする動作を行い、また電子シャッタ用シフトレジスタ122A,122Bによる走査により、電子シャッタ行を選択して、当該選択行の画素111に対して電子シャッタ動作、即ち画素111の光電変換素子に溜まっている電荷を掃き出す動作を行うことにより、各行(ライン)ごとに画素111の露光時間(信号電荷の蓄積時間)を制御する動作を行う。電子シャッタ用シフトレジスタ122A,122Bにおいて、同じ画素行について垂直走査用シフトレジスタ121A,121Bとの駆動間隔を制御することで、所望の露光時間が設定される。
These vertical drive circuits 12A and 12B are drive means for driving each pixel 111 of the pixel array unit 11, and select each pixel 111 in units of rows by scanning by the vertical
垂直駆動回路12A,12Bは、画素アレイ部11の各画素111を当該画素アレイ部11の両側から駆動することにより、後述する制御信号線の配線抵抗や寄生容量に起因する駆動信号の伝搬遅延を最小限に抑えるようにしている。垂直駆動回路12A,12Bによる駆動時には、選択行の画素111の各々からは、リセットレベルと信号レベルとが順に出力される。具体的には、画素111のフローティングディフュージョンがリセットされたときに、当該フローティングディフュージョンの電位がリセットレベルとして出力され、また光電変換素子からフローティングディフュージョンに信号電荷が転送されたときには、当該フローティングディフュージョンの電位が信号レベルとして出力される。 The vertical drive circuits 12A and 12B drive each pixel 111 of the pixel array unit 11 from both sides of the pixel array unit 11, thereby reducing the propagation delay of the drive signal due to the wiring resistance and parasitic capacitance of the control signal line described later. Try to keep it to a minimum. At the time of driving by the vertical drive circuits 12A and 12B, the reset level and the signal level are sequentially output from each of the pixels 111 in the selected row. Specifically, when the floating diffusion of the pixel 111 is reset, the potential of the floating diffusion is output as a reset level, and when the signal charge is transferred from the photoelectric conversion element to the floating diffusion, the potential of the floating diffusion is output. Is output as a signal level.
カラム信号処理回路13は、CDS(Correlated Double Sampling;相関二重サンプリング)回路131およびラインメモリ132を、例えば画素アレイ部11の行列状配列の列ごとに有する構成となっている。CDS回路131は、垂直駆動回路12A,12Bによって選択された行の画素111から出力される信号に対してノイズ除去のためのCDS処理を行う。具体的には、先述したように、選択行の画素111から順に出力されるリセットレベルと信号レベルを順に受け取り、両者の差をとることにより、画素ごとの固定パターンノイズを除去する。ラインメモリ132は、例えばサンプルホールドキャパシタによって構成され、CDS処理後の信号を1行(ライン)分だけ保持する。
The column signal processing circuit 13 includes a CDS (Correlated Double Sampling)
水平駆動回路14は、シフトレジスタなどによって構成されており、ラインメモリ132を画素列ごとに順に選択し、当該ラインメモリ132に保持されている1ライン分の信号を水平信号線19に順次出力させる。アナログアンプ15は、ラインメモリ132から水平信号線19を通して供給される各画素の信号を適当なゲインで増幅(減衰を含む)する。タイミングジェネレータ16は、上記各回路部分で用いる各種のタイミングパルスを生成し、各回路部分に対して供給する。
The
ここまでに説明した各回路部分、即ち垂直駆動回路12A,12B、カラム信号処理回路13、水平駆動回路14、アナログアンプ15およびタイミングジェネレータ16は、画素111が行列状に配置されてなる画素アレイ部11と同じチップ(半導体基板)20上に集積され、以下に説明する回路部分、即ちADC回路17およびデジタルアンプ28は、チップ20の外部に設けられている。
Each circuit portion described so far, that is, the vertical drive circuits 12A and 12B, the column signal processing circuit 13, the
ADC回路17は、チップ20内のアナログアンプ15からチップ20外に出力されるアナログ信号をデジタル信号に変換する。デジタルアンプ18は、ADC回路17から出力されるデジタル信号を適当なゲインで増幅(減衰を含む)する。なお、ADC回路17とデジタルアンプ18の間に、ADC回路17から出力されるデジタル信号に対して各種の信号処理を施すためのDSP(Digital Signal Processor;デジタル信号処理)回路を設けることも可能である。
The
上記構成のCMOSイメージセンサ10において、本発明では、画素アレイ部11の各画素111を駆動する駆動系の構成およびその駆動方法を特徴としている。以下に、当該駆動系の具体的な実施例について説明する。 In the CMOS image sensor 10 having the above-described configuration, the present invention is characterized by a configuration of a driving system that drives each pixel 111 of the pixel array unit 11 and a driving method thereof. A specific embodiment of the drive system will be described below.
[実施例1]
図2は、実施例1に係る画素アレイ部11および画素111の駆動系の構成の一例を示す回路図である。ここでは、図面の簡略化のため、画素111が4行4列分配置されている場合を示している。
[Example 1]
FIG. 2 is a circuit diagram illustrating an example of a configuration of a drive system of the pixel array unit 11 and the pixel 111 according to the first embodiment. Here, for simplification of the drawing, a case where the pixels 111 are arranged in four rows and four columns is shown.
図2において、画素111は、光電変換素子、例えばフォトダイオードPDに加えて、当該画素111の駆動トランジスタ(画素トランジスタ)、例えば、フォトダイオードPDで光電変換して得られる信号電荷をフローティングディフュージョン(FD)に転送する転送トランジスタQ1と、当該フローティングディフュージョンの電位を制御するリセットトランジスタQ2と、フローティングディフュージョンの電位に応じた信号を出力する増幅トランジスタQ3との3つのトランジスタを有する構成となっている。 In FIG. 2, in addition to a photoelectric conversion element, for example, a photodiode PD, a pixel 111 converts a signal charge obtained by photoelectric conversion by a driving transistor (pixel transistor) of the pixel 111, for example, a photodiode PD, to a floating diffusion (FD). ), A reset transistor Q2 for controlling the potential of the floating diffusion, and an amplifying transistor Q3 for outputting a signal corresponding to the potential of the floating diffusion.
なお、ここでは、転送トランジスタQ1、リセットトランジスタQ2および増幅トランジスタQ3としてNchのMOSトランジスタを用いた構成を例に挙げて示しているが、PchのMOSトランジスタを用いることも可能である。また、画素111としては、上記3トランジスタ構成のものに限られるものではなく、画素選択を行うための専用の選択トランジスタを、増幅トランジスタQ3と垂直信号線112との間に接続してなる4トランジスタ構成のものなどであっても良い。
Here, a configuration using an Nch MOS transistor as an example of the transfer transistor Q1, the reset transistor Q2, and the amplifying transistor Q3 is shown, but a Pch MOS transistor can also be used. Further, the pixel 111 is not limited to the above-described three-transistor configuration, and a four-transistor formed by connecting a dedicated selection transistor for performing pixel selection between the amplification transistor Q3 and the
かかる構成の画素111に対して、画素アレイ部11の左右の画素ドライバ123A,123Bからは画素111を駆動するための例えば3つの駆動パルス(駆動信号)、具体的には選択パルスSEL、リセットパルスRSTおよび転送パルスTRGが適宜与えられる。これら選択パルスSEL、リセットパルスRSTおよび転送パルスTRGを伝送するために、画素ドライバ123A,123B間には1つの駆動パルスにつき複数、例えば2本の制御信号線、具体的にはドレイン線21A,21B、リセット線22A,22Bおよび転送線23A,23Bが行ごとに配線されている。
For the pixel 111 having such a configuration, for example, three drive pulses (drive signals) for driving the pixel 111 from the left and
これらドレイン線21Aと21B、リセット線22Aと22Bおよび転送線23Aと23Bについては、同じメタルの配線としてそれぞれ平行に配線しても良いし、また違うメタルの配線で実現しても良い。
The
ドレイン線21A,21B、リセット線22A,22Bおよび転送線23A,23Bのうち、一方のドレイン線21A、リセット線22Aおよび転送線23Aは、例えば画素111の全てに対して接続されている。具体的には、全画素111において、ドレイン線21AはリセットトランジスタQ2および増幅トランジスタQ3の各ドレインに接続され、リセット線22AはリセットトランジスタQ2のゲートに接続され、転送線23Aは転送トランジスタQ1のゲートに接続されている。これにより、画素ドライバ123A,123Bから出力される選択パルスSEL、リセットパルスRSTおよび転送パルスTRGは、各画素111に対して画素アレイ部11の両側からドレイン線21A、リセット線22Aおよび転送線23Aを通して供給されることになる。
Of the
他方のドレイン線21B、リセット線22Bおよび転送線23Bは、一方のドレイン線21A、リセット線22Aおよび転送線23Aに対して水平方向の画素数の半分に相当する中間位置Aで電気的に接続されている。これらドレイン線21B、リセット線22Bおよび転送線23Bに対しても、ドレイン線21A、リセット線22Aおよび転送線23Aと同様に選択パルスSEL、リセットパルスRSTおよび転送パルスTRGが画素ドライバ123A,123Bから与えられる。これにより、画素ドライバ123A,123Bから出力される選択パルスSEL、リセットパルスRSTおよび転送パルスTRGは、各画素111に対して中間位置Aから画素アレイ部11の両側に向かってドレイン線21B、リセット線22Bおよび転送線23Bを通して供給されることになる。
The
ここで、一方のドレイン線21A、リセット線22Aおよび転送線23Aには画素111の全てが接続されているのに対して、他方のドレイン線21B、リセット線22Bおよび転送線23Bには画素111が直接接続されていない。しかし、垂直駆動回路123Aは画素アレイ部11の真ん中から左側の画素についてその両側から駆動し(選択パルスSEL、リセットパルスRSTおよび転送パルスTRGを供給し)、垂直駆動回路123Bは画素アレイ部11の真ん中から右側の画素についてその両側から駆動することになるため、ドレイン線21A、リセット線22Aおよび転送線23Aおよびドレイン線21B、リセット線22Bおよび転送線23Bには、垂直駆動回路12A,12Bの各駆動負荷が同じになるように画素111が接続されていることになる。
Here, all of the pixels 111 are connected to the one
画素111の各々において、リセットトランジスタQ2および増幅トランジスタQ3の各ドレインには、画素ドライバ123A,123Bからドレイン線21A,21Bを介して選択パルスSELが共通に与えられる。リセットトランジスタQ2のゲートには、画素ドライバ123A,123Bからリセット線22A,22Bを介してリセットパルスRSTが与えられる。これにより、フローティングディフュージョンFDがリセットされ、画素111が行単位で選択される。転送トランジスタQ1のゲートには、画素ドライバ123A,123Bから転送線23A,23Bを介して転送パルスTRGが与えられる。これにより、フォトダイオードPDの電荷がフローティングディフュージョンFDに転送される。図3に、(A)シャッタ行と(B)読み出し行のタイミングチャートを示す。
In each of the pixels 111, a selection pulse SEL is commonly supplied from the
上述したように、実施例1に係る画素111の駆動系では、1つの駆動パルスにつき複数本ずつ、本例では2本ずつ制御信号線を配線し、選択行の各画素111に対して一方の制御信号線を通して画素アレイ部11の両側から駆動パルスを供給するとともに、他方の信号線を通して画素アレイ部11の中間位置Aから両側に向かって同じ駆動パルスを供給することにより、画素アレイ部11の真ん中から左側の画素については画素ドライバ123Aによって2本の制御信号線を介して両側(左側と真ん中側)から駆動し、画素アレイ部11の真ん中から右側の画素については画素ドライバ123Bによって2本の制御信号線を介して両側(右側と真ん中側)から駆動することになるため、2本の制御信号線の各々には垂直駆動回路12A,12Bの各駆動負荷が同じになるように画素111が接続されていることになる。
As described above, in the drive system of the pixel 111 according to the first embodiment, a plurality of control signal lines are wired for each drive pulse, and in this example, two control signal lines are provided. Drive pulses are supplied from both sides of the pixel array unit 11 through the control signal line, and the same drive pulses are supplied from the intermediate position A of the pixel array unit 11 to both sides through the other signal line. The pixel from the middle to the left is driven by the
このように、2本の制御信号線の各々には垂直駆動回路12A,12Bの各駆動負荷が同じになるように画素111が接続されていることにより、垂直駆動回路12A,12Bの各駆動負荷は、各行の画素が1本の制御信号線に接続されている場合に比べて小さくなる。これにより、垂直駆動回路12A,12Bから各画素、特に画素アレイ部11の中央部の画素に与えられる駆動パルスの配線抵抗や寄生容量などに起因する伝搬遅延が、1本の制御信号線を介して供給する場合に比べて抑えられるため、画素アレイ部11の中央部の画素に与えられる駆動パルスが、垂直駆動回路12A,12Bに近い両端部の画素に与えられる駆動パルスと同程度の立ち上がりを示すことになる。 As described above, the pixel 111 is connected to each of the two control signal lines so that the drive loads of the vertical drive circuits 12A and 12B are the same, thereby the drive loads of the vertical drive circuits 12A and 12B. Is smaller than when pixels in each row are connected to one control signal line. As a result, the propagation delay caused by the wiring resistance or parasitic capacitance of the driving pulse applied from the vertical driving circuits 12A and 12B to each pixel, in particular, the central pixel of the pixel array unit 11 is transmitted via one control signal line. Therefore, the drive pulse applied to the central pixel of the pixel array unit 11 rises to the same extent as the drive pulse applied to the pixels at both ends near the vertical drive circuits 12A and 12B. Will show.
その結果、より高精細化の要求に伴って画素数がますます増加したり、あるいは画素信号を読み出す速度が速くなったりしても、制御信号線の配線抵抗や寄生容量などに起因する駆動パルスの伝搬遅延を抑えることができることにより、画素アレイ部11の中央部の画素のみならず、水平方向の画素位置に関係なく各行の画素全てについて両端部の画素とほぼ同程度の読出し特性を得ることができるため、駆動パルスの伝搬遅延に起因する読み出し特性の悪化によって生ずるシェーディングやノイズを低減することができる。 As a result, even if the number of pixels increases with the demand for higher definition, or the speed at which pixel signals are read out, the drive pulse caused by the wiring resistance or parasitic capacitance of the control signal line In addition to the central pixel of the pixel array unit 11, all the pixels in each row can obtain substantially the same readout characteristics as the pixels at both ends regardless of the horizontal pixel position. Therefore, it is possible to reduce shading and noise caused by the deterioration of the read characteristics due to the propagation delay of the drive pulse.
なお、上記実施例1では、1つの駆動パルスにつき2本ずつ制御信号線を設け、一方の制御信号線については各行の画素の全てを接続し、他方の制御信号線については画素アレイ部11の水平方向の画素数の半分に相当する中間位置Aで一方の制御信号線に接続するとしたが、これは一例に過ぎない。 In the first embodiment, two control signal lines are provided for each drive pulse, all the pixels in each row are connected to one control signal line, and the pixel array section 11 is connected to the other control signal line. Although the connection to one of the control signal line at an intermediate position a corresponding to half the number of pixels in the horizontal direction, which have Na just an example.
このような構成を採った場合にも、複数本の制御信号線の各々には同じ数の画素が接続されることになるため、垂直駆動回路12A,12Bの各駆動負荷は同じになる。制御信号線の本数や、グループ化する画素数は、画素アレイ部11の水平方向の画素数、応答速度、制御信号線の配線抵抗(負荷抵抗)、寄生容量(負荷容量)などによって決まることになる。 Even when such a configuration is adopted, since the same number of pixels are connected to each of the plurality of control signal lines, the drive loads of the vertical drive circuits 12A and 12B are the same. The number of control signal lines and the number of pixels to be grouped are determined by the number of pixels in the horizontal direction of the pixel array unit 11, the response speed, the wiring resistance (load resistance) of the control signal lines, the parasitic capacitance (load capacitance), and the like. Become.
また、上記実施例1では、画素111が例えば3トランジスタ構成の場合において、ドレイン21、リセット線22および転送線23の各制御信号線について複数本ずつ配線するとしたが、必ずしも全ての制御信号線について複数本ずつ配線する必要はなく、少なくとも1つの制御信号線について複数本配線する構成を採ることも可能である。
In the first embodiment, when the pixel 111 has, for example, a three-transistor configuration, a plurality of control signal lines including the
具体的には、例えば選択パルスSELに比べてリセットパルスRSTおよび転送パルスTRGの方が伝搬遅延を受けたときの画素信号に対する影響の度合いが大きいと考えられることから、リセットパルスRSTを伝送するリセット線22と、転送パルスTRGを転送する転送線23を複数本配線する、あるいは転送パルスTRGに比べてリセットパルスRSTの方が時間的に余裕を持たせて良い場合があることから、そのような場合には転送線23のみについて複数本配線することが考えられる。
Specifically, for example, the reset pulse RST and the transfer pulse TRG are considered to have a greater influence on the pixel signal when subjected to the propagation delay than the selection pulse SEL. A plurality of
このように、全ての制御信号線ではなく、一部の制御信号線について複数本配線する構成を採ることにより、全ての制御信号線について複数本ずつ配線する場合に比べて領域の拡大を最小限に抑えつつ、駆動パルスの伝搬遅延を抑え、当該伝搬遅延に起因する特に中央部の画素の読み出し特性が悪化することによって生ずるシェーディングやノイズを低減することができる。 In this way, by adopting a configuration in which a plurality of control signal lines are wired instead of all the control signal lines, the expansion of the area is minimized as compared with the case where a plurality of control signal lines are wired individually. It is possible to suppress the propagation delay of the drive pulse while suppressing the shading, and to reduce shading and noise caused by the deterioration of the readout characteristics of the pixel in the central portion due to the propagation delay.
[実施例2]
図4は、実施例2に係る画素アレイ部11および画素111の駆動系の構成の一例を示す回路図である。ここでは、図面の簡略化のため、画素111が4行4列分配置されている場合を示し、また全画素について同一のタイミングで露光を行うグローバルシャッタ機能を持つCMOSイメージセンサに適用した場合を例に挙げて示している。
[Example 2]
FIG. 4 is a circuit diagram illustrating an example of a configuration of a drive system of the pixel array unit 11 and the pixel 111 according to the second embodiment. Here, for simplification of the drawing, a case where the pixels 111 are arranged in 4 rows and 4 columns is shown, and a case where the pixel 111 is applied to a CMOS image sensor having a global shutter function that performs exposure at the same timing for all pixels. It is shown as an example.
図4において、画素アレイ部11については、実施例1の場合と基本的に同じ構成となっている。この画素アレイ部11には、左右の画素ドライバ123A,123Bから出力される選択パルスSEL、リセットパルスRSTおよび転送パルスTRGを伝送するために、ドレイン線21、リセット線22および転送線23が1本ずつ行ごとに配線されている。ここで、本例に係るCMOSイメージセンサがグローバルシャッタ機能を持つものであることから、選択パルスSEL、リセットパルスRSTおよび転送パルスTRGは行に関係なく、全画素に対して同じタイミングで画素ドライバ123A,123Bから出力されることになる。
In FIG. 4, the pixel array unit 11 has basically the same configuration as in the first embodiment. The pixel array unit 11 has one
一方、画素アレイ部11の水平方向の画素数の半分に相当する中間位置Aには、第2の転送線23Cが例えば1本、転送線23に対して垂直な方向、即ち縦方向に配線されている。この第2の転送線23Cの両端には、画素ドライバ123A,123Bから出力される転送パルスTRGが与えられる。第2の転送線23Cと行ごとに配線された転送線23の各々との間には、スイッチ素子、例えばNchのMOSトランジスタ(以下、スイッチトランジスタと記す)Qsが接続されている。
On the other hand, at the intermediate position A corresponding to half the number of pixels in the horizontal direction of the pixel array unit 11, for example, one
スイッチトランジスタQsのゲートは、第2の転送線23Cと平行に配線された制御線24に対して各行共通に接続されている。この制御線24の両端には、図5のタイミングチャートに示すように、例えばタイミングジェネレータ16から、リセットパルスRSTと同じタイミングで出力されるスイッチパルスSWPが与えられる。このスイッチパルスSWPが制御線24を通して各行のスイッチトランジスタQsのゲートに印加されることにより、当該スイッチトランジスタQsがオン状態となる。
The gate of the switch transistor Qs is connected in common to each row to a
このスイッチトランジスタQsのオン期間において、画素ドライバ123A,123Bから転送パルスTRGが各行同じタイミングで出力されると、当該転送パルスTRGは行ごとの転送線23を通して画素アレイ部11の両側から各画素11に対して供給されるとともに、第2の転送線23Cにその両端から入力され、各行のスイッチトランジスタQsを介して画素アレイ部11の中間部から両端部に向かって各画素11に対して供給されることになる。
When the transfer pulse TRG is output from the
上述したように、グローバルシャッタ機能を持つCMOSイメージセンサにおいて、画素アレイ部11の例えば中間位置Aに第2の転送線23Cを縦方向に配線し、グローバルシャッタ時に画素ドライバ123A,123Bから出力される転送パルスTRGを、は行ごとの転送線23を通して画素アレイ部11の両側から各画素11に対して供給するとともに、第2の転送線23Cおよび各行のスイッチトランジスタQsを通して画素アレイ部11の中間部から両端部に向かって各画素11に対して供給することにより、特に画素アレイ部11の中央部の画素に与えられる転送パルスTRGの配線抵抗や寄生容量などに起因する伝搬遅延が、1本の転送線23を介して供給する場合に比べて抑えられるため、画素アレイ部11の中央部の画素に与えられる転送パルスTRGが、両端部の画素に与えられる転送パルスTRGと同程度の立ち上がりを示すことになる。
As described above, in the CMOS image sensor having the global shutter function, the
その結果、より高精細化の要求に伴って画素数がますます増加したり、あるいは画素信号を読み出す速度が速くなったりしても、転送線23の配線抵抗や寄生容量などに起因する転送パルスTRGの伝搬遅延を抑えることができることにより、画素アレイ部11の中央部の画素のみならず、水平方向の画素位置に関係なく各行の画素全てについて両端部の画素とほぼ同程度の読出し特性を得ることができるため、転送パルスTRGの伝搬遅延に起因する読み出し特性の悪化によって生ずるシェーディングやノイズを低減することができる。
As a result, even if the number of pixels increases with the demand for higher definition or the speed at which pixel signals are read out, the transfer pulse caused by the wiring resistance, parasitic capacitance, etc. of the
なお、上記実施例2では、第2の転送線23Cを画素アレイ部11の中間位置Aに1本だけ配線するとしたが、画素11を水平方向において領域的に分割して各分割領域ごとに第2の転送線23Cを複数本配線する構成を採ることも可能である。さらに、転送パルスTRGについての第2の転送線に限られるものではなく、実施例1の場合と同様に、選択パルスSELについての第2のドレイン線や、リセットパルスRSTについて第2のリセット線を配線する構成を採ることも可能である。
In the second embodiment, only one
また、上記実施例2では、グローバルシャッタ機能を持つCMOSイメージセンサに適用する場合を例に挙げて説明したが、これに限られるものではない。実施例1と同様な一般的なCMOSイメージセンサに適用する場合には、1本の制御線24に対してスイッチトランジスタQsのゲートを各行共通に接続するのではなく、制御線24を行数分だけ配線するとともに、各行のスイッチトランジスタQsのゲートを対応する行の制御線24にそれぞれ接続し、行数分の制御線24の各両端には垂直駆動回路12A,12Bの垂直走査に同期して各行の転送パルスTRGを与えるようにすれば良い。
In the second embodiment, the case where the present invention is applied to a CMOS image sensor having a global shutter function has been described as an example. However, the present invention is not limited to this. When the present invention is applied to a general CMOS image sensor similar to that of the first embodiment, the gates of the switch transistors Qs are not connected to a
以上説明した実施形態では、CMOSイメージセンサに適用した場合を例に挙げて説明したが、CMOSイメージセンサへの適用に限られるものではなく、CCDイメージセンサに適用可能である。CCDイメージセンサに適用する場合には、画素列ごとに配される垂直転送部を転送駆動する複数相の垂直転送クロックを各垂直転送部に伝送する制御信号線について、複数本ずつ配線するようにすれば良い。また、画素が行列状に2次元配置されてなるエリアセンサへの適用に限られるものではなく、行列状配列の行が一行、即ち画素が1次元配置されてなるリニアセンサ(ラインセンサ)にも適用可能である。 In the embodiment described above, the case where the present invention is applied to a CMOS image sensor has been described as an example. However, the present invention is not limited to application to a CMOS image sensor, and can be applied to a CCD image sensor. When applied to a CCD image sensor, a plurality of control signal lines for transmitting a plurality of phases of vertical transfer clocks for transferring and driving a vertical transfer unit arranged for each pixel column to each vertical transfer unit are wired. Just do it. Further, the present invention is not limited to application to an area sensor in which pixels are two-dimensionally arranged in a matrix, but is also applied to a linear sensor (line sensor) in which one row of pixels in a matrix is arranged, that is, a pixel is arranged one-dimensionally. Applicable.
さらには、画素アレイ装置としては、光電変換素子を含む画素が行列状に配置されてなる固体撮像装置に限られるものではなく、電気光学素子を含む画素が行列状に配置されてなる表示装置、例えば電気光学素子が液晶セルである液晶表示装置や、電気光学素子がEL(electro luminescence) 素子であるEL表示装置など、画素アレイ部を挟んで当該画素アレイ部の両側に垂直駆動回路を配置し、画素アレイ部の両側から各画素を駆動する構成の画素アレイ装置全般に適用可能である。 Furthermore, the pixel array device is not limited to a solid-state imaging device in which pixels including photoelectric conversion elements are arranged in a matrix, but a display device in which pixels including electro-optic elements are arranged in a matrix, For example, a vertical drive circuit is arranged on both sides of the pixel array unit, such as a liquid crystal display device in which the electro-optical element is a liquid crystal cell, or an EL display device in which the electro-optical element is an EL (electro luminescence) element. The present invention can be applied to all pixel array devices configured to drive each pixel from both sides of the pixel array unit.
上記実施形態に係るCMOSイメージセンサ等の固体撮像装置は、動画を撮影するビデオカメラや、静止画を撮影する電子スチルカメラ等、各種の映像機器、特に高解像度が要求されるデジタルスチルカメラや映画用のビデオカメラなどのカメラ装置(撮像装置)においてその撮像デバイスとして用いて好適なものである。 The solid-state imaging device such as a CMOS image sensor according to the above embodiment is a video camera that shoots a moving image, an electronic still camera that shoots a still image, and various other video devices, particularly a digital still camera and a movie that require high resolution. It is suitable for use as an imaging device in a camera apparatus (imaging apparatus) such as a video camera for general use.
10…CMOSイメージセンサ、11…画素アレイ部、12A,12B…垂直駆動回路、13…カラム信号処理回路、14…水平駆動回路、15…アナログアンプ、16…タイミングジェネレータ、19…水平信号線、21,21A,21B…ドレイン線、22,22A,22B…リセット線、23,23A,23B,23C…転送線、24…制御線、111…画素、112…垂直信号線、SEL…選択パルス、RST…リセットパルス、TRG…転送パルス、SWP…スイッチパルス DESCRIPTION OF SYMBOLS 10 ... CMOS image sensor, 11 ... Pixel array part, 12A, 12B ... Vertical drive circuit, 13 ... Column signal processing circuit, 14 ... Horizontal drive circuit, 15 ... Analog amplifier, 16 ... Timing generator, 19 ... Horizontal signal line, 21 , 21A, 21B ... drain line, 22, 22A, 22B ... reset line, 23, 23A, 23B, 23C ... transfer line, 24 ... control line, 111 ... pixel, 112 ... vertical signal line, SEL ... selection pulse, RST ... Reset pulse, TRG ... Transfer pulse, SWP ... Switch pulse
Claims (3)
前記画素アレイ部を挟んで当該画素アレイ部の両側に配置され、前記画素の各々を駆動する第1及び第2の垂直駆動手段と、
前記第1及び第2の垂直駆動手段間に1つの駆動信号につき、前記画素アレイ部の行ごとに配線され、各行の画素に対して前記第1及び第2の垂直駆動手段の各駆動負荷が同じになるように接続された少なくとも2本の制御信号線と、を備え、
前記制御信号線は、各行の全画素に接続された第1の制御信号線と、前記画素アレイ部の水平方向の画素数の半分に相当する中間位置で前記第1の制御信号線と電気的に接続された第2の制御信号線とを少なくとも含む、
ことを特徴とする画素アレイ装置。 A pixel array unit in which pixels are arranged in a matrix,
First and second vertical driving means that are disposed on both sides of the pixel array portion with the pixel array portion interposed therebetween and drive each of the pixels;
One drive signal is wired between the first and second vertical drive means for each row of the pixel array section, and each drive load of the first and second vertical drive means is applied to each row of pixels. And at least two control signal lines connected to be the same,
The control signal line is electrically connected to the first control signal line connected to all pixels in each row and the first control signal line at an intermediate position corresponding to half of the number of pixels in the horizontal direction of the pixel array portion. At least a second control signal line connected to
A pixel array device.
前記光電変換素子で光電変換して得られる信号電荷をフローティングディフュージョンに転送する転送トランジスタと、
前記フローティングディフュージョンの電位を制御するリセットトランジスタと、
前記フローティングディフュージョンの電位に応じた信号を出力する増幅トランジスタと、を少なくとも有し、
前記第1及び第2の制御信号線は、前記第1及び第2の垂直駆動手段から前記転送トランジスタに対して駆動信号を伝送する転送線である、請求項1記載の画素アレイ装置。 The pixel includes a photoelectric conversion element that converts incident light into a charge having a charge amount corresponding to the light amount;
A transfer transistor for transferring a signal charge obtained by photoelectric conversion by the photoelectric conversion element to a floating diffusion;
A reset transistor for controlling the potential of the floating diffusion;
An amplification transistor that outputs a signal corresponding to the potential of the floating diffusion,
It said first and second control signal lines, Ru transfer line der for transmitting the driving signal to the transfer transistor from the first and second vertical drive means, the pixel array apparatus 請 Motomeko 1 wherein.
前記画素アレイ部を挟んで当該画素アレイ部の両側に配置され、前記画素の各々を駆動する第1及び第2の垂直駆動手段と、
前記第1及び第2の垂直駆動手段間に1つの駆動信号につき、前記画素アレイ部の行ごとに配線され各行の全画素に接続された第1の制御信号線と、前記画素アレイ部の水平方向の画素数の半分に相当する中間位置で前記第1の制御信号線と電気的に接続された第2の制御信号線とを含む少なくとも2本の制御信号線と、を備えた画素アレイ装置の駆動方法であって、
前記制御信号線の各々に、前記第1及び第2の垂直駆動手段の各駆動負荷が同じになるように各行の画素を接続し、前記第1及び第2の垂直駆動手段により前記少なくとも2本の制御信号線の各々を介して各行の画素を駆動する
ことを特徴とする画素アレイ装置の駆動方法。 A pixel array unit in which pixels are arranged in a matrix,
First and second vertical driving means that are disposed on both sides of the pixel array portion with the pixel array portion interposed therebetween and drive each of the pixels;
For each drive signal between the first and second vertical drive means, a first control signal line wired for each row of the pixel array portion and connected to all pixels in each row, and a horizontal direction of the pixel array portion A pixel array device including at least two control signal lines including a second control signal line electrically connected to the first control signal line at an intermediate position corresponding to half of the number of pixels in the direction. Driving method,
To each of the previous SL control signal lines to connect each row of pixels as the driving load is the same in the first and second vertical driving means, at least by the first and second vertical drive means A pixel array apparatus driving method, wherein pixels in each row are driven through each of two control signal lines.
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