JP4481388B2 - 絶縁ゲート型電界効果トランジスタおよびその製造方法 - Google Patents
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Description
【発明の属する技術分野】
この発明は絶縁ゲート型電界効果トランジスタおよびその製造方法に関する。より詳しくは、微細化に伴なって生ずる短チャネル効果を抑制するために、チャネル領域を非均一にドーピングした絶縁ゲート型電界効果トランジスタおよびその製造方法に関する。
【0002】
【従来の技術】
知られているように、半導体集積回路の中に用いられる絶縁ゲート型電界効果トランジスタでは、微細化に伴なって、しきい値電圧の低下、パンチスルー、サブスレショルド特性の劣化などの短チャネル効果が生じる。
【0003】
この短チャネル効果を避けるために、図12(h)に示すように、チャネル領域102cを非均一にドーピングした絶縁ゲート型電界効果トランジスタが提案されている(例えば特開平5−198804号公報)。このタイプの絶縁ゲート型電界効果トランジスタを作製する場合、まず図10(a)に示すように、シリコン基板101の表面にP型ウエル領域102、素子分離膜103,103を形成した後、この素子分離膜103,103間のチャネル領域102c上にゲート絶縁膜104、ゲート電極(例えば厚さ1500Å)105をチャネル方向(図において左右方向)に関して所定寸法に形成する。次に、図10(b)に示すように、全面に薄い絶縁膜106を堆積し、その上から略垂直に例えば75As+をイオン注入して、ゲート電極105の両側の基板表面にN型のLDD(ライトリ・ドープト・ドレイン)領域107s,107dを形成する。このとき、75As+のイオン注入条件は、例えば加速エネルギ30keV、ドーズ量3×1014cm-2とする。次に、図10(c)に示すように、ゲート電極105をマスクとして例えば11B+を斜め回転イオン注入して、ウエル102と同じP型でウエル102よりも高濃度の不純物を含むP型不純物領域(これを「ハロー注入領域」と呼ぶ。)108a,108bを形成する。このとき、11B+のイオン注入条件は、例えば傾斜角30°、加速エネルギ25keV、ドーズ量7×1012cm-2とする。これにより、ハロー注入領域108a,108bは、N型LDD領域107s,107dとP型ウエル102との境界に沿ってLDD領域107s,107dを囲み、かつゲート電極105の直下に両側から所定距離だけ侵入した状態に形成される。次に、図11(d)に示すように全面に厚い絶縁膜(例えば厚さ1500Å)110を堆積し、異方性ドライエッチングによるエッチバックを行って、図11(e)に示すように、ゲート電極105の両側にその絶縁膜からなるサイドウォール110a,110bを形成する。次に、図11(f)に示すように、全面に薄い絶縁膜111を堆積し、その上から略垂直に例えば75As+をイオン注入して、サイドウォール110a,110bの両側(外側)の基板表面にN型で上記LDD領域107s,107dよりも高濃度のソース領域112s,ドレイン領域112dを形成するとともに、ゲート電極105に低抵抗化のための75As+を導入する。このとき、75As+のイオン注入条件は、例えば加速エネルギ80keV、ドーズ量3×1015cm-2とする。この後、図12(g)に示すように、アニール(例えば窒素雰囲気中で850℃、10分間の炉アニール、または1000℃、20秒間のRTA(ラピッド・サーマル・アニール))を行って、注入した各不純物を活性化するとともに結晶欠陥を回復させる。そして、図12(h)に示すように、スパッタリング等によって高融点金属膜を堆積し、2ステップRTA法によって、ソース領域112s,ドレイン領域112d,ゲート電極105上に自己整合的にそれぞれ上記高融点金属を含むサリサイド膜113a,113b,113gを形成する。
【0004】
このようにして作製された絶縁ゲート型電界効果トランジスタは、チャネル領域102cの両側部分に、ウエル102と同じ導電型でウエルよりも高濃度の不純物領域(ハロー注入領域)108a,108bを備えるので、その部分108a,108bで空乏層の広がりを抑えることができ、この結果、短チャネル効果を抑制することができる。
【0005】
【発明が解決しようとする課題】
しかしながら、上記従来の絶縁ゲート型電界効果トランジスタでは、微細化に伴なってチャネル長が短く設定された場合、上記ハロー注入領域108a,108bの存在によってチャネルの表面濃度が高くなっているため、しきい値電圧が高くなる。このため、低電圧駆動が困難になるという問題がある。
【0006】
そこで、この発明の目的は、短チャネル効果を抑制できる上、低電圧駆動が容易な絶縁ゲート型電界効果トランジスタおよびその製造方法を提供することにある。
【0007】
【課題を解決するための手段】
上記目的を達成するため、請求項1に記載の絶縁ゲート型電界効果トランジスタは、
P型とN型とのうち一方の導電型を有するウエル又は半導体基板の表面に、P型とN型とのうち他方の導電型を有し、互いに離間して設けられたソース領域、ドレイン領域と、
上記他方の導電型を有し、上記ソース領域、ドレイン領域からそれぞれ互いに接近する向きに延びるソース側LDD領域、ドレイン側LDD領域と、
上記ソース側LDD領域と上記ドレイン側LDD領域との間のチャネル領域上にゲート絶縁膜を介して設けられたゲート電極と、
上記一方の導電型で上記ウエル又は半導体基板の表面不純物濃度以上のピーク不純物濃度を有し、上記ソース側LDD領域、ドレイン側LDD領域と上記ウエル又は半導体基板との境界に沿って上記ソース側LDD領域、ドレイン側LDD領域を囲むように設けられたソース側ハロー注入領域、ドレイン側ハロー注入領域とを備え、
同一の工程により形成された上記一方の導電型からなる第1のソース側ハロー注入領域及び第1のドレイン側ハロー注入領域を有し、
上記第1のソース側ハロー注入領域のうちの上記ゲート電極直下の部分に、前記他方の導電型の不純物をカウンタードープすることにより形成され、上記第1のソース側ハロー注入領域のピーク不純物濃度よりも低いピーク不純物濃度を有する上記一方の導電型からなる第2のソース側ハロー注入領域を有し、
上記ソース側ハロー注入領域は、上記第1のソース側ハロー注入領域と第2のソース側ハロー注入領域とからなり、また、上記ドレイン側ハロー注入領域は、上記第1のドレイン側ハロー注入領域からなることを特徴とする。
【0008】
この請求項1の絶縁ゲート型電界効果トランジスタは、上記第1のドレイン側ハロー注入領域からなるドレイン側ハロー注入領域を有しているので、従来例と同様に、短チャネル効果を抑制できる。しかも、ソース側ハロー注入領域のうちゲート電極直下に形成された第2のソース側ハロー注入領域のピーク不純物濃度が、上記ソース側ハロー注入領域のうち残りの部分である第1のソース側ハロー注入領域のピーク不純物濃度よりも低く設定されている。絶縁ゲート型電界効果トランジスタのしきい値電圧を決定するのはチャネルのソース近傍部分の不純物濃度であるから、この請求項1の絶縁ゲート型電界効果トランジスタでは、トランジスタの微細化に伴なってチャネル長が短く設定された場合であっても、しきい値電圧が高くなることがない。したがって、低電圧駆動が容易である。
【0009】
請求項2に記載の絶縁ゲート型電界効果トランジスタは、
P型とN型とのうち一方の導電型を有するウエル又は半導体基板の表面に、P型とN型とのうち他方の導電型を有し、互いに離間して設けられたソース領域、ドレイン領域と、
上記他方の導電型を有し、上記ソース領域、ドレイン領域からそれぞれ互いに接近する向きに延びるソース側LDD領域、ドレイン側LDD領域と、
上記ソース側LDD領域と上記ドレイン側LDD領域との間のチャネル領域上にゲート絶縁膜を介して設けられたゲート電極と、
上記一方の導電型で上記ウエル又は半導体基板の表面不純物濃度以上のピーク不純物濃度を有し、上記ソース側LDD領域、ドレイン側LDD領域と上記ウエル又は半導体基板との境界に沿って上記ソース側LDD領域、ドレイン側LDD領域を囲むように設けられたソース側ハロー注入領域、ドレイン側ハロー注入領域とを備え、
同一の工程により形成された上記一方の導電型からなる第1のソース側ハロー注入領域及び第1のドレイン側ハロー注入領域を有し、
上記第1のソース側ハロー注入領域のうちの上記ゲート電極直下の部分に、前記他方の導電型の不純物をカウンタードープすることにより形成され、上記第1のソース側ハロー注入領域のピーク不純物濃度よりも低いピーク不純物濃度を有する上記一方の導電型からなる第2のソース側ハロー注入領域を有し、
上記第1のドレイン側ハロー注入領域のうちの上記ゲート電極直下の部分に、前記一方の導電型の不純物を追加することにより形成され、上記第1のドレイン側ハロー注入領域のピーク不純物濃度よりも高いピーク不純物濃度を有する上記一方の導電型からなる第2のドレイン側ハロー注入領域を有し、
上記ソース側ハロー注入領域は、上記第1のソース側ハロー注入領域と第2のソース側ハロー注入領域とからなり、また、上記ドレイン側ハロー注入領域は、上記第1のドレイン側ハロー注入領域と第2のドレイン側ハロー注入領域とからなることを特徴とする。
【0010】
この請求項2の絶縁ゲート型電界効果トランジスタでは、請求項1と同様に、ソース側ハロー注入領域のうちゲート電極直下に形成された第2のソース側ハロー注入領域のピーク不純物濃度が、上記ソース側ハロー注入領域のうち残りの部分である第1のソース側ハロー注入領域のピーク不純物濃度よりも低く設定されている。絶縁ゲート型電界効果トランジスタのしきい値電圧を決定するのはチャネルのソース近傍部分の不純物濃度であるから、この請求項1の絶縁ゲート型電界効果トランジスタでは、トランジスタの微細化に伴なってチャネル長が短く設定された場合であっても、しきい値電圧が高くなることがない。したがって、低電圧駆動が容易である。また、この請求項2の絶縁ゲート型電界効果トランジスタでは、上記ドレイン側ハロー注入領域のうち上記ゲート電極直下に形成された第2のドレイン側ハロー注入領域のピーク不純物濃度が、上記ドレイン側ハロー注入領域のうち残りの部分である第1のドレイン側ハロー注入領域のピーク不純物濃度よりも高く設定されているので、上記ドレイン側ハロー注入領域のピーク不純物濃度が均一である場合に比してピンチオフ電圧が高くなり、飽和ドレイン電流が大きくなる。したがって、トランジスタとしての駆動能力が高まる。
【0011】
請求項3は、請求項1に記載の絶縁ゲート型電界効果トランジスタを作製する絶縁ゲート型電界効果トランジスタの製造方法であって、
P型とN型とのうち一方の導電型を有するウエル又は半導体基板の表面に、ゲート絶縁膜を形成し、このゲート絶縁膜上に所定寸法のゲート電極を形成する工程と、
上記ゲート電極をマスクとして上記ウエル又は半導体基板の表面に略垂直に上記他方の導電型の不純物をイオン注入して、上記ソース側LDD領域、ドレイン側LDD領域を形成する工程と、
上記ゲート電極をマスクとして上記ウエル又は半導体基板の表面に上記ゲート電極に関して少なくとも両側斜め方向から上記一方の導電型の不純物をイオン注入して、上記ソース側LDD領域、ドレイン側LDD領域と上記ウエル又は半導体基板との境界に沿ってそれぞれ上記ソース側LDD領域、ドレイン側LDD領域を囲むように設けられた第1のソース側ハロー注入領域、第1のドレイン側ハロー注入領域を形成する工程と、
上記ゲート電極をマスクとして上記ウエル又は半導体基板の表面に上記ゲート電極に関してソース側斜め方向から上記他方の導電型の不純物をイオン注入して、上記第1のソース側ハロー注入領域のうち上記ゲート電極直下の部分のみを上記イオン注入による上記他方の導電型の不純物のカウンタードープによって第2のソース側ハロー注入領域に変える工程を有し、この工程後の第1のソース側ハロー注入領域と第2のソース側ハロー注入領域とが上記ソース側ハロー注入領域を構成するとともに、上記第1のドレイン側ハロー注入領域が上記ドレイン側ハロー注入領域を構成し、
上記ゲート電極の両側に密着した絶縁膜からなるサイドウォールを形成する工程と、
上記ゲート電極およびサイドウォールをマスクとして上記ウエル又は半導体基板の表面に略垂直に上記他方の導電型の不純物をイオン注入して、上記ソース領域、ドレイン領域を形成する工程を有することを特徴とする。
【0012】
この請求項3の絶縁ゲート型電界効果トランジスタの製造方法によれば、請求項1に記載の絶縁ゲート型電界効果トランジスタが容易に作製される。特に、上記第1のソース側ハロー注入領域のうち上記ゲート電極直下の部分を上記第2のソース側ハロー注入領域に変える工程では、上記ゲート電極をマスクとして上記ウエル又は半導体基板の表面に上記ゲート電極に関してソース側斜め方向から上記他方の導電型の不純物をイオン注入しているので、ドレイン側ハロー注入領域のうち上記ゲート電極直下の部分の活性不純物量が減ることがない。したがって、作製された絶縁ゲート型電界効果トランジスタの短チャネル効果が抑制される。
【0013】
請求項4は、請求項2に記載の絶縁ゲート型電界効果トランジスタを作製する絶縁ゲート型電界効果トランジスタの製造方法であって、
P型とN型とのうち一方の導電型を有するウエル又は半導体基板の表面に、ゲート絶縁膜を形成し、このゲート絶縁膜上に所定寸法のゲート電極を形成する工程と、
上記ゲート電極をマスクとして上記ウエル又は半導体基板の表面に略垂直に上記他方の導電型の不純物をイオン注入して、上記ソース側LDD領域、ドレイン側LDD領域を形成する工程と、
上記ゲート電極をマスクとして上記ウエル又は半導体基板の表面に上記ゲート電極に関して少なくとも両側斜め方向から上記一方の導電型の不純物をイオン注入して、上記ソース側LDD領域、ドレイン側LDD領域と上記ウエル又は半導体基板との境界に沿ってそれぞれ上記ソース側LDD領域、ドレイン側LDD領域を囲むように設けられた第1のソース側ハロー注入領域、第1のドレイン側ハロー注入領域を形成する工程と、
上記ゲート電極をマスクとして上記ウエル又は半導体基板の表面に上記ゲート電極に関してソース側斜め方向から上記他方の導電型の不純物をイオン注入して、上記ソース側ハロー注入領域のうち上記ゲート電極直下の部分のみを上記イオン注入による他方の導電型の不純物のカウンタードープによって第2のソース側ハロー注入領域に変える工程を有し、この工程後の第1のソース側ハロー注入領域と第2のソース側ハロー注入領域とが上記ソース側ハロー注入領域を構成し、
上記ゲート電極をマスクとして上記ウエル又は半導体基板の表面に上記ゲート電極に関してドレイン側斜め方向から上記一方の導電型の不純物をイオン注入して、上記ドレイン側ハロー注入領域のうち上記ゲート電極直下の部分のみを上記イオン注入による上記一方の導電型の不純物の追加によって第2のドレイン側ハロー注入領域に変える工程を有し、この工程後の第1のドレイン側ハロー注入領域と第2のドレイン側ハロー注入領域とが上記ドレイン側ハロー注入領域を構成し、
上記ゲート電極の両側に密着した絶縁膜からなるサイドウォールを形成する工程と、
上記ゲート電極およびサイドウォールをマスクとして上記ウエル又は半導体基板の表面に略垂直に上記他方の導電型の不純物をイオン注入して、上記ソース領域、ドレイン領域を形成する工程を有することを特徴とする。
【0014】
この請求項4の絶縁ゲート型電界効果トランジスタの製造方法によれば、請求項2に記載の絶縁ゲート型電界効果トランジスタが容易に作製される。また、上記第1のソース側ハロー注入領域のうち上記ゲート電極直下の部分を上記第2のソース側ハロー注入領域に変える工程では、請求項3と同様に、上記ゲート電極をマスクとして上記ウエル又は半導体基板の表面に上記ゲート電極に関してソース側斜め方向から上記他方の導電型の不純物をイオン注入しているので、ドレイン側ハロー注入領域のうち上記ゲート電極直下の部分の活性不純物量が減ることがない。したがって、作製された絶縁ゲート型電界効果トランジスタの短チャネル効果が抑制される。また、上記第1のドレイン側ハロー注入領域のうち上記ゲート電極直下の部分を上記第2のドレイン側ハロー注入領域に変える工程では、上記ゲート電極をマスクとして上記ウエル又は半導体基板の表面に上記ゲート電極に関してドレイン側斜め方向から上記一方の導電型の不純物をイオン注入しているので、ソース側ハロー注入領域のうち上記ゲート電極直下の部分の活性不純物量が増えることがない。したがって、作製された絶縁ゲート型電界効果トランジスタでは、しきい値電圧が高くなることなくかつ低電圧で高駆動が可能である。
【0015】
【発明の実施の形態】
以下、この発明の絶縁ゲート型電界効果トランジスタおよびその製造方法を実施例により詳細に説明する。
【0016】
図1は、ソースS、ドレインD、ゲートGに大別される要素を備えた一実施形態のNチャネル絶縁ゲート型電界効果トランジスタの断面を示している。このNチャネル絶縁ゲート型電界効果トランジスタは、N型シリコン基板1に形成されたP型ウエル2の表面(不純物濃度1×1017cm-3〜5×1017cm-3)に、互いに離間して設けられたN型ソース領域12s、N型ドレイン領域12dを備えている。N型ソース領域12s、N型ドレイン領域12dの接合深さは100nm〜200nmに設定されている。これらのN型ソース領域12s、N型ドレイン領域12dからそれぞれ互いに接近する向きに、それぞれソース側LDD領域7s、ドレイン側LDD領域7dが延在している。これらのソース側LDD領域7s、ドレイン側LDD領域7dは、ソース領域12s、ドレイン領域12dと同じN型で、それぞれソース領域12s、ドレイン領域12dのピーク不純物濃度以下のピーク不純物濃度を有している。また、ソース側LDD領域7sとドレイン側LDD領域7dとの間のチャネル領域2c上に、ゲート絶縁膜4を介して、N型不純物(As)を含む多結晶シリコンからなるゲート電極(厚さ100nm〜200nm)5が設けられている。このゲート電極5はチャネル方向(図において左右方向)に所定の寸法を持ち、ゲート電極5の両側の端部はそれぞれソース側LDD領域7s、ドレイン側LDD領域7dを覆う状態になっている。また、上記ソース側LDD領域7sとウエル2との境界に沿ってソース側LDD領域7s、さらにはソース領域12sを囲むようにソース側ハロー注入領域8aが設けられている。同様に、上記ドレイン側LDD領域7dとウエル2との境界に沿ってドレイン側LDD領域7d、さらにはドレイン領域12dを囲むようにドレイン側ハロー注入領域8bが設けられている。これらのソース側ハロー注入領域8a、ドレイン側ハロー注入領域8bは、ウエル2と同じP型で、それぞれウエル2表面(チャネル領域2c)の不純物濃度以上、具体的には2×1017cm-3〜1×1018cm-3の範囲内のピーク不純物濃度を有している。そして、ソース側ハロー注入領域8aのうちゲート電極5直下の部分(これを「第2のソース側ハロー注入領域」と呼ぶ。)14のピーク不純物濃度が、ソース側ハロー注入領域8aのうち残りの部分(これを「第1のソース側ハロー注入領域」と呼ぶ。)のピーク不純物濃度よりも低く、この例ではウエル2表面(チャネル領域2c)の不純物濃度と同程度1×1017cm-3〜5×1017cm-3に設定されている。
【0017】
また、ゲート電極5上に低抵抗化のためのシリサイド膜13gが形成され、同じシリサイド膜を材料として、ソース領域12s上にソース電極13a、ドレイン領域12d上にドレイン電極13bがそれぞれ形成されている。シリサイド膜13gとソース電極13a、シリサイド膜13gとドレイン領域12dとは、それぞれゲート電極5の左右に密着して形成された絶縁膜からなるサイドウォール(厚さ50nm〜200nm)10a、10bによって自己整合的に分離されている。このような構成の絶縁ゲート型電界効果トランジスタが、シリコン基板1上に多数形成され、素子分離膜3によって互いに分離されている。
【0018】
図2(a)は、図1において上記ゲート電極5直下に形成された第2のソース側ハロー注入領域14を通る線分A−A′に沿った熱平衡状態におけるエネルギバンドダイヤグラムを示している。一方、図2(b)は、図1において上記第2のソース側ハロー注入領域14を外れた、線分A−A′よりも深い位置を通る線分A1−A1′に沿った熱平衡状態におけるエネルギバンドダイヤグラムを示している。図2(a),(b)において、Ecは伝導帯のバンドエッジ、Evは価電子帯のバンドエッジ、Eiは真性フェルミ準位、EFはフェルミ準位をそれぞれ示している(後述する図4(a),(b)において同様。)。図2(b)から分かるように、ソース側ハロー注入領域8a、ドレイン側ハロー注入領域8bは、ウエル2と同じP型で、それぞれウエル2表面(チャネル領域2c)の不純物濃度以上、具体的には2×1017cm-3〜1×1018cm-3の範囲内のピーク不純物濃度を有していることから、ソース側ハロー注入領域8a、ドレイン側ハロー注入領域8bのエネルギバンドは、熱平衡状態では、チャネル領域2cのエネルギバンドに対して、不純物濃度に応じ電子のポテンシャルエネルギが高くなる方向へ湾曲している。また、図2(a)から分かるように、ソース側ハロー注入領域8aのうちゲート電極5直下に形成された第2のソース側ハロー注入領域14のピーク不純物濃度が、ソース側ハロー注入領域8aのうち残りの部分である第1のソース側ハロー注入領域のピーク不純物濃度よりも低く、この例ではウエル2表面(チャネル領域2c)の不純物濃度と同程度1×1017cm-3〜5×1017cm-3に設定されていることから、その第2のソース側ハロー注入領域14のエネルギバンドは、熱平衡状態では、チャネル領域2cのエネルギバンドと同レベルにある。
【0019】
このドレイン側ハロー注入領域8bを有しているので、従来例と同様に、短チャネル効果を抑制できる。しかも、ソース側ハロー注入領域8aのうちゲート電極直下に形成された第2のソース側ハロー注入領域14のピーク不純物濃度が、上記ソース側ハロー注入領域8aのうち残りの部分である第1のソース側ハロー注入領域のピーク不純物濃度よりも低く設定されている。絶縁ゲート型電界効果トランジスタのしきい値電圧を決定するのはチャネルのソース近傍部分14の不純物濃度であるから、この絶縁ゲート型電界効果トランジスタでは、トランジスタの微細化に伴なってチャネル長が短く設定された場合であっても、しきい値電圧が高くなることがない。したがって、低電圧駆動が容易である。
【0020】
図3は、図1に示したNチャネル絶縁ゲート型電界効果トランジスタの変形例を示している。簡単のため、図1中の構成要素と同一の構成要素には同一の符号を付して説明を省略する。このNチャネル絶縁ゲート型電界効果トランジスタは、図1に示したNチャネル絶縁ゲート型電界効果トランジスタに対して、ドレイン側ハロー注入領域8bのうちゲート電極5直下の部分(これを「第2のドレイン側ハロー注入領域」と呼ぶ。)15のピーク不純物濃度が、ドレイン側ハロー注入領域8bのうち残りの部分(これを「第1のドレイン側ハロー注入領域」と呼ぶ。)のピーク不純物濃度よりも高く設定されている点のみが異なっている。この例では、その部分15のピーク不純物濃度は8×1017cm-3〜1.6×1018cm-3の範囲内に設定されている(なお、ドレイン側ハロー注入領域8bの本来のピーク不純物濃度が2×1017cm-3〜1×1018cm-3の範囲内で可変して設定されれば、必ずそれを上回るように設定される。)。
【0021】
図4(a)は、図3において上記ゲート電極5直下に形成された第2のソース側ハロー注入領域14,第2のドレイン側ハロー注入領域15を通る線分B−B′に沿った熱平衡状態におけるエネルギバンドダイヤグラムを示している。一方、図4(b)は、図3において上記部分14,15を外れた、線分B−B′よりも深い位置を通る線分B1−B1′に沿った熱平衡状態におけるエネルギバンドダイヤグラムを示している。図4(b)から分かるように、ソース側ハロー注入領域8a、ドレイン側ハロー注入領域8bは、ウエル2と同じP型で、それぞれウエル2表面(チャネル領域2c)の不純物濃度以上、具体的には2×1017cm-3〜1×1018cm-3の範囲内のピーク不純物濃度を有していることから、ソース側ハロー注入領域8a、ドレイン側ハロー注入領域8bのエネルギバンドは、熱平衡状態では、チャネル領域2cのエネルギバンドに対して、不純物濃度に応じ電子のポテンシャルエネルギが高くなる方向へ湾曲している。また、図4(a)から分かるように、ソース側ハロー注入領域8aのうちゲート電極5直下に形成された第2のソース側ハロー注入領域14のピーク不純物濃度が、ソース側ハロー注入領域8aのうち残りの部分である第1のソース側ハロー注入領域のピーク不純物濃度よりも低く、この例ではウエル2表面(チャネル領域2c)の不純物濃度と同程度1×1017cm-3〜5×1017cm-3に設定されていることから、その第2のソース側ハロー注入領域14のエネルギバンドは、熱平衡状態では、チャネル領域2cのエネルギバンドと同レベルにある。しかも、ドレイン側ハロー注入領域8bのうちゲート電極5直下に形成された第2のドレイン側ハロー注入領域15のピーク不純物濃度が、ドレイン側ハロー注入領域8bのうち残りの部分である第1のドレイン側ハロー注入領域のピーク不純物濃度よりも高く、この例では8×1017cm-3〜1.6×1018cm-3の範囲内に設定されていることから、ドレイン側ハロー注入領域8bのピーク不純物濃度が均一である場合に比してピンチオフ電圧が高くなり、飽和ドレイン電流が大きくなる。したがって、トランジスタとしての駆動能力が高まる。
【0022】
図5〜図8は、図1に示したNチャネル絶縁ゲート型電界効果トランジスタを作製するための製造プロセスを示している。
【0023】
i) まず図5(a)に示すように、公知の手法により、シリコン基板1の表面にP型ウエル領域2、素子分離膜3,3、ゲート絶縁膜4を形成する。なお、ゲート絶縁膜4は、通常はシリコン酸化膜とするが、N2Oガスを用いて形成した低窒素濃度の窒化酸化膜としても良い。続いて、全面に真性の多結晶シリコン膜を例えば厚さ100nm〜200nmだけ堆積する。そして、フォトリソグラフィおよびドライエッチングを行って、素子分離膜3,3間のチャネル領域2c上に、上記多結晶シリコン膜からなるゲート電極5をチャネル方向(図において左右方向)に関して所定寸法に形成する。なお、ゲート電極(多結晶シリコン膜)5の厚さ100nm〜200nmの範囲内とする理由は、ゲート電極5を低抵抗化するためにN型不純物をイオン注入するとき(次述)、N型不純物(75As+)がゲート酸化膜4を突き抜けることがなく、かつゲート電極5が空乏化を起こさないようにするためである。
【0024】
ii) 次に、図5(b)に示すように全面に薄い絶縁膜、この例ではシリコン窒化膜6を厚さ5nm〜20nm程度堆積する。続いて、図5(c)に示すように、その上から略垂直にN型不純物として例えば75As+をイオン注入して、ゲート電極5の両側の基板表面にN型のLDD領域7s,7dを形成する。このとき、75As+のイオン注入条件は、例えば加速エネルギ20keV〜30keV、ドーズ量1×1014cm-2〜5×1014cm-2とする。なお、N型不純物として31P+を用いても良いが、短チャネル効果改善のための浅接合化と寄生抵抗低減の観点からは75As+が望ましい。LDD領域は、ソース/ドレイン領域より浅く形成する必要がある。
【0025】
iii) 次に、図6(d)に示すように、ゲート電極5をマスクとしてP型不純物として例えば11B+を斜め回転イオン注入して、ウエル2と同じP型でウエル2よりも高濃度の不純物を含む第1のソース側ハロー注入領域8a、第1のドレイン側ハロー注入領域8bを形成する。このとき、11B+のイオン注入条件は、例えば傾斜角30°、加速エネルギ25keV、ドーズ量5×1012cm-2とする。これにより、ハロー注入領域8a,8bは、N型LDD領域7s,7dとP型ウエル2との境界に沿ってLDD領域7s,7dを囲み、かつゲート電極5の直下に両側から所定距離だけ侵入した状態に形成される。
【0026】
iv) 次に、図6(e)に示すように、ゲート電極5をマスクとして、ゲート電極5に関してソース側斜め方向からN型不純物として31P+をイオン注入して、第1のソース側ハロー注入領域8aのうちゲート電極5直下の部分14の活性不純物量を減らして第2のソース側ハロー注入領域に変える。このとき、31P+のイオン注入条件は、例えば傾斜角60°、加速エネルギ30keV、ドーズ量5×1012cm-2とする。ゲート電極5に関してソース側斜め方向から比較的大きい傾斜角60°で注入する理由は、ソース側ハロー注入領域8aのうちゲート電極5直下の部分14に31P+を導入する一方、ドレイン側ハロー注入領域8bのうちゲート電極5直下の部分に31P+を導入しないようにするためである。このときの31P+のドーズ量は、ソース側ハロー注入領域8aのうちゲート電極5直下の部分14のピーク不純物濃度が、ウエル2表面(チャネル領域2c)の不純物濃度と同程度になるように設定する。なお、その部分14の導電型がチャネル領域2cの導電型と逆のN型になってはならない。
【0027】
v) 次に、図6(f)に示すように全面に厚い絶縁膜、この例ではシリコン酸化膜10を厚さ70nm〜250nm程度堆積する。続いて、図7(g)に示すように、異方性ドライエッチングによるエッチバックを行って、ゲート電極5の両側に密着したシリコン酸化膜からなるサイドウォール10a,10bを形成する。
【0028】
vi) 次に、全面に薄い絶縁膜、この例ではシリコン窒化膜11を厚さ5nm〜20nm程度堆積する。続いて、図7(h)に示すように、その上から略垂直にN型不純物として75As+をイオン注入して、サイドウォール10a,10bの両側(外側)の基板表面にN型で上記LDD領域7s,7dよりも高濃度のソース領域12s,ドレイン領域12dを形成するとともに、ゲート電極5に低抵抗化のための75As+を導入する。このとき、75As+のイオン注入条件は、例えば加速エネルギ40keV〜80keV、ドーズ量1×1015cm-2〜5×1015cm-2とする。
【0029】
vii) 次に、図7(i)に示すように、アニール(例えば1000℃、10秒間のRTA(ラピッド・サーマル・アニール))を行って、注入した各不純物を活性化するとともに結晶欠陥を回復させる。
【0030】
viii) この後、必要であれば、逆スパッタリング等によってシリコン窒化膜11を除去する。そして、図8(j)に示すように、スパッタリング等によって高融点金属膜として例えばTi膜を厚さ35nm程度堆積し、2ステップRTA法によって、ソース領域12s,ドレイン領域12d,ゲート電極5上に自己整合的にそれぞれメタルシリサイド(TiSi2)膜13a,13b,13gを形成する。詳しくは、まず全面にTi膜を堆積した後、そのTiと下地のSi(ソース領域12s,ドレイン領域12d,ゲート電極5に含まれている)との間に熱処理によってTiSi2を形成する。続いて、サイドウォール10a,10b上の未反応のTiをウェットエッチングにより除去する一方、ソース領域12s,ドレイン領域12d,ゲート電極5上に自己整合的にTiSi2膜13a,13b,13gを残す。最後に、安定化のための熱処理を行う。
【0031】
なお、このメタルシリサイド膜13a,13b,13gを形成しないのであれば、上記工程ii)、vi)において、それぞれシリコン窒化膜以外の絶縁膜を「薄い絶縁膜」として用いても良い。
【0032】
この製造方法によれば、図1に示した絶縁ゲート型電界効果トランジスタを容易に作製できる。特に、第1のソース側ハロー注入領域8aのうちゲート電極5直下の部分を第2のソース側ハロー注入領域14に変える工程iv)では、ゲート電極5をマスクとして、ゲート電極5に関してソース側斜め方向からN型不純物をイオン注入しているので、ドレイン側ハロー注入領域8bのうちゲート電極5直下の部分の活性不純物量が減ることがない。したがって、作製された絶縁ゲート型電界効果トランジスタの短チャネル効果を抑制できる。
【0033】
図3に示したNチャネル絶縁ゲート型電界効果トランジスタを作製する場合は、上記工程iv)と工程v)との間で、図9に示すように、ゲート電極5をマスクとして、ゲート電極5に関してドレイン側斜め方向からP型不純物として例えば11B+をイオン注入して、第1のドレイン側ハロー注入領域8bのうちゲート電極5直下の部分15の活性不純物量を増やして第2のドレイン側ハロー注入領域に変える。このときの11B+のイオン注入条件は、例えば傾斜角60°、加速エネルギ10keV、ドーズ量5×1012cm-2とする。ゲート電極5に関してドレイン側斜め方向から比較的大きい傾斜角60°で注入する理由は、ドレイン側ハロー注入領域8bのうちゲート電極5直下の部分15に11B+を導入する一方、ソース側ハロー注入領域8aのうちゲート電極5直下の部分14に11B+を導入しないようにするためである。それ以外の工程は、上述の工程i)〜viii)と同様とする。
【0034】
このようにした場合、図3に示した絶縁ゲート型電界効果トランジスタを容易に作製できる。また、上述の工程iv)のお陰で、作製された絶縁ゲート型電界効果トランジスタの短チャネル効果を抑制できる。また、第1のドレイン側ハロー注入領域8bのうちゲート電極5直下の部分を第2のドレイン側ハロー注入領域15に変える工程(図9)では、ゲート電極5をマスクとして、ゲート電極5に関してドレイン側斜め方向からP型不純物をイオン注入しているので、ソース側ハロー注入領域8aのうちゲート電極5直下の部分14の活性不純物量が増えることがない。したがって、作製された絶縁ゲート型電界効果トランジスタでは、しきい値電圧が高くなることがなく、低電圧で高駆動が可能である。
【0035】
なお、この発明はNチャネル絶縁ゲート型電界効果トランジスタだけでなく、Pチャネル絶縁ゲート型電界効果トランジスタにも全く同様に適用でき、同様の作用効果を奏することができる。この発明の絶縁ゲート型電界効果トランジスタは、ウエルが形成されていない半導体基板の表面に、直接設けられても良い。
【0036】
【発明の効果】
以上より明らかなように、請求項1の絶縁ゲート型電界効果トランジスタは、短チャネル効果を抑制できる上、低電圧駆動が容易である。
【0037】
請求項2の絶縁ゲート型電界効果トランジスタでは、ドレイン側ハロー注入領域のピーク不純物濃度が均一である場合に比してピンチオフ電圧が高くなり、飽和ドレイン電流が大きくなる。したがって、トランジスタとしての駆動能力が高まる。
【0038】
請求項3の絶縁ゲート型電界効果トランジスタの製造方法によれば、請求項1に記載の絶縁ゲート型電界効果トランジスタを容易に作製できる。また、第1のソース側ハロー注入領域のうちゲート電極直下の部分を第2のソース側ハロー注入領域に変える工程では、ドレイン側ハロー注入領域のうちゲート電極直下の部分の活性不純物量が減ることがなく、したがって、作製された絶縁ゲート型電界効果トランジスタの短チャネル効果を抑制できる。
【0039】
請求項4の絶縁ゲート型電界効果トランジスタの製造方法によれば、請求項2に記載の絶縁ゲート型電界効果トランジスタを容易に作製できる。また、第1のソース側ハロー注入領域のうちゲート電極直下の部分を第2のソース側ハロー注入領域に変える工程では、請求項3と同様に、ドレイン側ハロー注入領域のうちゲート電極直下の部分の活性不純物量が減ることがなく、したがって、作製された絶縁ゲート型電界効果トランジスタの短チャネル効果を抑制できる。また、第1のドレイン側ハロー注入領域のうちゲート電極直下の部分を第2のドレイン側ハロー注入領域に変える工程では、ソース側ハロー注入領域のうちゲート電極直下の部分の活性不純物量が増えることがない。したがって、作製された絶縁ゲート型電界効果トランジスタでは、しきい値電圧が高くなることがなく、低電圧で高駆動が可能である。
【図面の簡単な説明】
【図1】 この発明の一実施形態のNチャネル絶縁ゲート型電界効果トランジスタを示す断面図である。
【図2】 図1におけるA−A′線、A1−A1′線に沿ったエネルギバンドダイヤグラムを示す図である。
【図3】 図1に示したNチャネル絶縁ゲート型電界効果トランジスタの変形例を示す断面図である。
【図4】 図3におけるB−B線、B1−B1′線に沿ったエネルギバンドダイヤグラムを示す図である。
【図5】 図1に示したNチャネル絶縁ゲート型電界効果トランジスタを作成するための工程図である。
【図6】 図1に示したNチャネル絶縁ゲート型電界効果トランジスタを作成するための工程図である。
【図7】 図1に示したNチャネル絶縁ゲート型電界効果トランジスタを作成するための工程図である。
【図8】 図1に示したNチャネル絶縁ゲート型電界効果トランジスタを作成するための工程図である。
【図9】 図3に示したNチャネル絶縁ゲート型電界効果トランジスタを作成するために、図5〜図8の工程に追加する工程を示す図である。
図である。
【図10】 従来のNチャネル絶縁ゲート型電界効果トランジスタを作成するための工程図である。
【図11】 従来のNチャネル絶縁ゲート型電界効果トランジスタを作成するための工程図である。
【図12】 従来のNチャネル絶縁ゲート型電界効果トランジスタを作成するための工程図である。
【符号の説明】
2 P型ウエル
2c チャネル領域
5 ゲート電極
7s ソース側LDD領域
7d ドレイン側LDD領域
8a ソース側ハロー注入領域
8b ドレイン側ハロー注入領域
14 第2のソース側ハロー注入領域
15 第2のドレイン側ハロー注入領域
Claims (4)
- P型とN型とのうち一方の導電型を有するウエル又は半導体基板の表面に、P型とN型とのうち他方の導電型を有し、互いに離間して設けられたソース領域、ドレイン領域と、
上記他方の導電型を有し、上記ソース領域、ドレイン領域からそれぞれ互いに接近する向きに延びるソース側LDD領域、ドレイン側LDD領域と、
上記ソース側LDD領域と上記ドレイン側LDD領域との間のチャネル領域上にゲート絶縁膜を介して設けられたゲート電極と、
上記一方の導電型で上記ウエル又は半導体基板の表面不純物濃度以上のピーク不純物濃度を有し、上記ソース側LDD領域、ドレイン側LDD領域と上記ウエル又は半導体基板との境界に沿って上記ソース側LDD領域、ドレイン側LDD領域を囲むように設けられたソース側ハロー注入領域、ドレイン側ハロー注入領域とを備え、
同一の工程により形成された上記一方の導電型からなる第1のソース側ハロー注入領域及び第1のドレイン側ハロー注入領域を有し、
上記第1のソース側ハロー注入領域のうちの上記ゲート電極直下の部分に、前記他方の導電型の不純物をカウンタードープすることにより形成され、上記第1のソース側ハロー注入領域のピーク不純物濃度よりも低いピーク不純物濃度を有する上記一方の導電型からなる第2のソース側ハロー注入領域を有し、
上記ソース側ハロー注入領域は、上記第1のソース側ハロー注入領域と第2のソース側ハロー注入領域とからなり、また、上記ドレイン側ハロー注入領域は、上記第1のドレイン側ハロー注入領域からなることを特徴とする絶縁ゲート型電界効果トランジスタ。 - P型とN型とのうち一方の導電型を有するウエル又は半導体基板の表面に、P型とN型とのうち他方の導電型を有し、互いに離間して設けられたソース領域、ドレイン領域と、
上記他方の導電型を有し、上記ソース領域、ドレイン領域からそれぞれ互いに接近する向きに延びるソース側LDD領域、ドレイン側LDD領域と、
上記ソース側LDD領域と上記ドレイン側LDD領域との間のチャネル領域上にゲート絶縁膜を介して設けられたゲート電極と、
上記一方の導電型で上記ウエル又は半導体基板の表面不純物濃度以上のピーク不純物濃度を有し、上記ソース側LDD領域、ドレイン側LDD領域と上記ウエル又は半導体基板との境界に沿って上記ソース側LDD領域、ドレイン側LDD領域を囲むように設けられたソース側ハロー注入領域、ドレイン側ハロー注入領域とを備え、
同一の工程により形成された上記一方の導電型からなる第1のソース側ハロー注入領域及び第1のドレイン側ハロー注入領域を有し、
上記第1のソース側ハロー注入領域のうちの上記ゲート電極直下の部分に、前記他方の導電型の不純物をカウンタードープすることにより形成され、上記第1のソース側ハロー注入領域のピーク不純物濃度よりも低いピーク不純物濃度を有する上記一方の導電型からなる第2のソース側ハロー注入領域を有し、
上記第1のドレイン側ハロー注入領域のうちの上記ゲート電極直下の部分に、前記一方の導電型の不純物を追加することにより形成され、上記第1のドレイン側ハロー注入領域のピーク不純物濃度よりも高いピーク不純物濃度を有する上記一方の導電型からなる第2のドレイン側ハロー注入領域を有し、
上記ソース側ハロー注入領域は、上記第1のソース側ハロー注入領域と第2のソース側ハロー注入領域とからなり、また、上記ドレイン側ハロー注入領域は、上記第1のドレイン側ハロー注入領域と第2のドレイン側ハロー注入領域とからなることを特徴とする絶縁ゲート型電界効果トランジスタ。 - 請求項1に記載の絶縁ゲート型電界効果トランジスタを作製する絶縁ゲート型電界効果トランジスタの製造方法であって、
P型とN型とのうち一方の導電型を有するウエル又は半導体基板の表面に、ゲート絶縁膜を形成し、このゲート絶縁膜上に所定寸法のゲート電極を形成する工程と、
上記ゲート電極をマスクとして上記ウエル又は半導体基板の表面に略垂直に上記他方の導電型の不純物をイオン注入して、上記ソース側LDD領域、ドレイン側LDD領域を形成する工程と、
上記ゲート電極をマスクとして上記ウエル又は半導体基板の表面に上記ゲート電極に関して少なくとも両側斜め方向から上記一方の導電型の不純物をイオン注入して、上記ソース側LDD領域、ドレイン側LDD領域と上記ウエル又は半導体基板との境界に沿ってそれぞれ上記ソース側LDD領域、ドレイン側LDD領域を囲むように設けられた第1のソース側ハロー注入領域、第1のドレイン側ハロー注入領域を形成する工程と、
上記ゲート電極をマスクとして上記ウエル又は半導体基板の表面に上記ゲート電極に関してソース側斜め方向から上記他方の導電型の不純物をイオン注入して、上記第1のソース側ハロー注入領域のうち上記ゲート電極直下の部分のみを上記イオン注入による上記他方の導電型の不純物のカウンタードープによって第2のソース側ハロー注入領域に変える工程を有し、この工程後の第1のソース側ハロー注入領域と第2のソース側ハロー注入領域とが上記ソース側ハロー注入領域を構成するとともに、上記第1のドレイン側ハロー注入領域が上記ドレイン側ハロー注入領域を構成し、
上記ゲート電極の両側に密着した絶縁膜からなるサイドウォールを形成する工程と、
上記ゲート電極およびサイドウォールをマスクとして上記ウエル又は半導体基板の表面に略垂直に上記他方の導電型の不純物をイオン注入して、上記ソース領域、ドレイン領域を形成する工程を有することを特徴とする絶縁ゲート型電界効果トランジスタの製造方法。 - 請求項2に記載の絶縁ゲート型電界効果トランジスタを作製する絶縁ゲート型電界効果トランジスタの製造方法であって、
P型とN型とのうち一方の導電型を有するウエル又は半導体基板の表面に、ゲート絶縁膜を形成し、このゲート絶縁膜上に所定寸法のゲート電極を形成する工程と、
上記ゲート電極をマスクとして上記ウエル又は半導体基板の表面に略垂直に上記他方の導電型の不純物をイオン注入して、上記ソース側LDD領域、ドレイン側LDD領域を形成する工程と、
上記ゲート電極をマスクとして上記ウエル又は半導体基板の表面に上記ゲート電極に関して少なくとも両側斜め方向から上記一方の導電型の不純物をイオン注入して、上記ソース側LDD領域、ドレイン側LDD領域と上記ウエル又は半導体基板との境界に沿ってそれぞれ上記ソース側LDD領域、ドレイン側LDD領域を囲むように設けられた第1のソース側ハロー注入領域、第1のドレイン側ハロー注入領域を形成する工程と、
上記ゲート電極をマスクとして上記ウエル又は半導体基板の表面に上記ゲート電極に関してソース側斜め方向から上記他方の導電型の不純物をイオン注入して、上記ソース側ハロー注入領域のうち上記ゲート電極直下の部分のみを上記イオン注入による他方の導電型の不純物のカウンタードープによって第2のソース側ハロー注入領域に変える工程を有し、この工程後の第1のソース側ハロー注入領域と第2のソース側ハロー注入領域とが上記ソース側ハロー注入領域を構成し、
上記ゲート電極をマスクとして上記ウエル又は半導体基板の表面に上記ゲート電極に関してドレイン側斜め方向から上記一方の導電型の不純物をイオン注入して、上記ドレイン側ハロー注入領域のうち上記ゲート電極直下の部分のみを上記イオン注入による上記一方の導電型の不純物の追加によって第2のドレイン側ハロー注入領域に変える工程を有し、この工程後の第1のドレイン側ハロー注入領域と第2のドレイン側ハロー注入領域とが上記ドレイン側ハロー注入領域を構成し、
上記ゲート電極の両側に密着した絶縁膜からなるサイドウォールを形成する工程と、
上記ゲート電極およびサイドウォールをマスクとして上記ウエル又は半導体基板の表面に略垂直に上記他方の導電型の不純物をイオン注入して、上記ソース領域、ドレイン領域を形成する工程を有することを特徴とする絶縁ゲート型電界効果トランジスタの製造方法。
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