JP4481388B2 - 絶縁ゲート型電界効果トランジスタおよびその製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は絶縁ゲート型電界効果トランジスタおよびその製造方法に関する。より詳しくは、微細化に伴なって生ずる短チャネル効果を抑制するために、チャネル領域を非均一にドーピングした絶縁ゲート型電界効果トランジスタおよびその製造方法に関する。
【０００２】
【従来の技術】
知られているように、半導体集積回路の中に用いられる絶縁ゲート型電界効果トランジスタでは、微細化に伴なって、しきい値電圧の低下、パンチスルー、サブスレショルド特性の劣化などの短チャネル効果が生じる。
【０００３】
この短チャネル効果を避けるために、図１２（ｈ）に示すように、チャネル領域１０２ｃを非均一にドーピングした絶縁ゲート型電界効果トランジスタが提案されている（例えば特開平５−１９８８０４号公報）。このタイプの絶縁ゲート型電界効果トランジスタを作製する場合、まず図１０（ａ）に示すように、シリコン基板１０１の表面にＰ型ウエル領域１０２、素子分離膜１０３，１０３を形成した後、この素子分離膜１０３，１０３間のチャネル領域１０２ｃ上にゲート絶縁膜１０４、ゲート電極（例えば厚さ１５００Å）１０５をチャネル方向（図において左右方向）に関して所定寸法に形成する。次に、図１０（ｂ）に示すように、全面に薄い絶縁膜１０６を堆積し、その上から略垂直に例えば75Ａｓ+をイオン注入して、ゲート電極１０５の両側の基板表面にＮ型のＬＤＤ（ライトリ・ドープト・ドレイン）領域１０７ｓ，１０７ｄを形成する。このとき、75Ａｓ+のイオン注入条件は、例えば加速エネルギ３０ｋｅＶ、ドーズ量３×１０14ｃｍ-2とする。次に、図１０（ｃ）に示すように、ゲート電極１０５をマスクとして例えば11Ｂ+を斜め回転イオン注入して、ウエル１０２と同じＰ型でウエル１０２よりも高濃度の不純物を含むＰ型不純物領域（これを「ハロー注入領域」と呼ぶ。）１０８ａ，１０８ｂを形成する。このとき、11Ｂ+のイオン注入条件は、例えば傾斜角３０°、加速エネルギ２５ｋｅＶ、ドーズ量７×１０12ｃｍ-2とする。これにより、ハロー注入領域１０８ａ，１０８ｂは、Ｎ型ＬＤＤ領域１０７ｓ，１０７ｄとＰ型ウエル１０２との境界に沿ってＬＤＤ領域１０７ｓ，１０７ｄを囲み、かつゲート電極１０５の直下に両側から所定距離だけ侵入した状態に形成される。次に、図１１（ｄ）に示すように全面に厚い絶縁膜（例えば厚さ１５００Å）１１０を堆積し、異方性ドライエッチングによるエッチバックを行って、図１１（ｅ）に示すように、ゲート電極１０５の両側にその絶縁膜からなるサイドウォール１１０ａ，１１０ｂを形成する。次に、図１１（ｆ）に示すように、全面に薄い絶縁膜１１１を堆積し、その上から略垂直に例えば75Ａｓ+をイオン注入して、サイドウォール１１０ａ，１１０ｂの両側（外側）の基板表面にＮ型で上記ＬＤＤ領域１０７ｓ，１０７ｄよりも高濃度のソース領域１１２ｓ，ドレイン領域１１２ｄを形成するとともに、ゲート電極１０５に低抵抗化のための75Ａｓ+を導入する。このとき、75Ａｓ+のイオン注入条件は、例えば加速エネルギ８０ｋｅＶ、ドーズ量３×１０15ｃｍ-2とする。この後、図１２（ｇ）に示すように、アニール（例えば窒素雰囲気中で８５０℃、１０分間の炉アニール、または１０００℃、２０秒間のＲＴＡ（ラピッド・サーマル・アニール））を行って、注入した各不純物を活性化するとともに結晶欠陥を回復させる。そして、図１２（ｈ）に示すように、スパッタリング等によって高融点金属膜を堆積し、２ステップＲＴＡ法によって、ソース領域１１２ｓ，ドレイン領域１１２ｄ，ゲート電極１０５上に自己整合的にそれぞれ上記高融点金属を含むサリサイド膜１１３ａ，１１３ｂ，１１３ｇを形成する。
【０００４】
このようにして作製された絶縁ゲート型電界効果トランジスタは、チャネル領域１０２ｃの両側部分に、ウエル１０２と同じ導電型でウエルよりも高濃度の不純物領域(ハロー注入領域)１０８ａ，１０８ｂを備えるので、その部分１０８ａ，１０８ｂで空乏層の広がりを抑えることができ、この結果、短チャネル効果を抑制することができる。
【０００５】
【発明が解決しようとする課題】
しかしながら、上記従来の絶縁ゲート型電界効果トランジスタでは、微細化に伴なってチャネル長が短く設定された場合、上記ハロー注入領域１０８ａ，１０８ｂの存在によってチャネルの表面濃度が高くなっているため、しきい値電圧が高くなる。このため、低電圧駆動が困難になるという問題がある。
【０００６】
そこで、この発明の目的は、短チャネル効果を抑制できる上、低電圧駆動が容易な絶縁ゲート型電界効果トランジスタおよびその製造方法を提供することにある。
【０００７】
【課題を解決するための手段】
上記目的を達成するため、請求項１に記載の絶縁ゲート型電界効果トランジスタは、
Ｐ型とＮ型とのうち一方の導電型を有するウエル又は半導体基板の表面に、Ｐ型とＮ型とのうち他方の導電型を有し、互いに離間して設けられたソース領域、ドレイン領域と、
上記他方の導電型を有し、上記ソース領域、ドレイン領域からそれぞれ互いに接近する向きに延びるソース側ＬＤＤ領域、ドレイン側ＬＤＤ領域と、
上記ソース側ＬＤＤ領域と上記ドレイン側ＬＤＤ領域との間のチャネル領域上にゲート絶縁膜を介して設けられたゲート電極と、
上記一方の導電型で上記ウエル又は半導体基板の表面不純物濃度以上のピーク不純物濃度を有し、上記ソース側ＬＤＤ領域、ドレイン側ＬＤＤ領域と上記ウエル又は半導体基板との境界に沿って上記ソース側ＬＤＤ領域、ドレイン側ＬＤＤ領域を囲むように設けられたソース側ハロー注入領域、ドレイン側ハロー注入領域とを備え、
同一の工程により形成された上記一方の導電型からなる第１のソース側ハロー注入領域及び第１のドレイン側ハロー注入領域を有し、
上記第１のソース側ハロー注入領域のうちの上記ゲート電極直下の部分に、前記他方の導電型の不純物をカウンタードープすることにより形成され、上記第１のソース側ハロー注入領域のピーク不純物濃度よりも低いピーク不純物濃度を有する上記一方の導電型からなる第２のソース側ハロー注入領域を有し、
上記ソース側ハロー注入領域は、上記第１のソース側ハロー注入領域と第２のソース側ハロー注入領域とからなり、また、上記ドレイン側ハロー注入領域は、上記第１のドレイン側ハロー注入領域からなることを特徴とする。
【０００８】
この請求項１の絶縁ゲート型電界効果トランジスタは、上記第１のドレイン側ハロー注入領域からなるドレイン側ハロー注入領域を有しているので、従来例と同様に、短チャネル効果を抑制できる。しかも、ソース側ハロー注入領域のうちゲート電極直下に形成された第２のソース側ハロー注入領域のピーク不純物濃度が、上記ソース側ハロー注入領域のうち残りの部分である第１のソース側ハロー注入領域のピーク不純物濃度よりも低く設定されている。絶縁ゲート型電界効果トランジスタのしきい値電圧を決定するのはチャネルのソース近傍部分の不純物濃度であるから、この請求項１の絶縁ゲート型電界効果トランジスタでは、トランジスタの微細化に伴なってチャネル長が短く設定された場合であっても、しきい値電圧が高くなることがない。したがって、低電圧駆動が容易である。
【０００９】
請求項２に記載の絶縁ゲート型電界効果トランジスタは、
Ｐ型とＮ型とのうち一方の導電型を有するウエル又は半導体基板の表面に、Ｐ型とＮ型とのうち他方の導電型を有し、互いに離間して設けられたソース領域、ドレイン領域と、
上記他方の導電型を有し、上記ソース領域、ドレイン領域からそれぞれ互いに接近する向きに延びるソース側ＬＤＤ領域、ドレイン側ＬＤＤ領域と、
上記ソース側ＬＤＤ領域と上記ドレイン側ＬＤＤ領域との間のチャネル領域上にゲート絶縁膜を介して設けられたゲート電極と、
上記一方の導電型で上記ウエル又は半導体基板の表面不純物濃度以上のピーク不純物濃度を有し、上記ソース側ＬＤＤ領域、ドレイン側ＬＤＤ領域と上記ウエル又は半導体基板との境界に沿って上記ソース側ＬＤＤ領域、ドレイン側ＬＤＤ領域を囲むように設けられたソース側ハロー注入領域、ドレイン側ハロー注入領域とを備え、
同一の工程により形成された上記一方の導電型からなる第１のソース側ハロー注入領域及び第１のドレイン側ハロー注入領域を有し、
上記第１のソース側ハロー注入領域のうちの上記ゲート電極直下の部分に、前記他方の導電型の不純物をカウンタードープすることにより形成され、上記第１のソース側ハロー注入領域のピーク不純物濃度よりも低いピーク不純物濃度を有する上記一方の導電型からなる第２のソース側ハロー注入領域を有し、
上記第１のドレイン側ハロー注入領域のうちの上記ゲート電極直下の部分に、前記一方の導電型の不純物を追加することにより形成され、上記第１のドレイン側ハロー注入領域のピーク不純物濃度よりも高いピーク不純物濃度を有する上記一方の導電型からなる第２のドレイン側ハロー注入領域を有し、
上記ソース側ハロー注入領域は、上記第１のソース側ハロー注入領域と第２のソース側ハロー注入領域とからなり、また、上記ドレイン側ハロー注入領域は、上記第１のドレイン側ハロー注入領域と第２のドレイン側ハロー注入領域とからなることを特徴とする。
【００１０】
この請求項２の絶縁ゲート型電界効果トランジスタでは、請求項１と同様に、ソース側ハロー注入領域のうちゲート電極直下に形成された第２のソース側ハロー注入領域のピーク不純物濃度が、上記ソース側ハロー注入領域のうち残りの部分である第１のソース側ハロー注入領域のピーク不純物濃度よりも低く設定されている。絶縁ゲート型電界効果トランジスタのしきい値電圧を決定するのはチャネルのソース近傍部分の不純物濃度であるから、この請求項１の絶縁ゲート型電界効果トランジスタでは、トランジスタの微細化に伴なってチャネル長が短く設定された場合であっても、しきい値電圧が高くなることがない。したがって、低電圧駆動が容易である。また、この請求項２の絶縁ゲート型電界効果トランジスタでは、上記ドレイン側ハロー注入領域のうち上記ゲート電極直下に形成された第２のドレイン側ハロー注入領域のピーク不純物濃度が、上記ドレイン側ハロー注入領域のうち残りの部分である第１のドレイン側ハロー注入領域のピーク不純物濃度よりも高く設定されているので、上記ドレイン側ハロー注入領域のピーク不純物濃度が均一である場合に比してピンチオフ電圧が高くなり、飽和ドレイン電流が大きくなる。したがって、トランジスタとしての駆動能力が高まる。
【００１１】
請求項３は、請求項１に記載の絶縁ゲート型電界効果トランジスタを作製する絶縁ゲート型電界効果トランジスタの製造方法であって、
Ｐ型とＮ型とのうち一方の導電型を有するウエル又は半導体基板の表面に、ゲート絶縁膜を形成し、このゲート絶縁膜上に所定寸法のゲート電極を形成する工程と、
上記ゲート電極をマスクとして上記ウエル又は半導体基板の表面に略垂直に上記他方の導電型の不純物をイオン注入して、上記ソース側ＬＤＤ領域、ドレイン側ＬＤＤ領域を形成する工程と、
上記ゲート電極をマスクとして上記ウエル又は半導体基板の表面に上記ゲート電極に関して少なくとも両側斜め方向から上記一方の導電型の不純物をイオン注入して、上記ソース側ＬＤＤ領域、ドレイン側ＬＤＤ領域と上記ウエル又は半導体基板との境界に沿ってそれぞれ上記ソース側ＬＤＤ領域、ドレイン側ＬＤＤ領域を囲むように設けられた第１のソース側ハロー注入領域、第１のドレイン側ハロー注入領域を形成する工程と、
上記ゲート電極をマスクとして上記ウエル又は半導体基板の表面に上記ゲート電極に関してソース側斜め方向から上記他方の導電型の不純物をイオン注入して、上記第１のソース側ハロー注入領域のうち上記ゲート電極直下の部分のみを上記イオン注入による上記他方の導電型の不純物のカウンタードープによって第２のソース側ハロー注入領域に変える工程を有し、この工程後の第１のソース側ハロー注入領域と第２のソース側ハロー注入領域とが上記ソース側ハロー注入領域を構成するとともに、上記第１のドレイン側ハロー注入領域が上記ドレイン側ハロー注入領域を構成し、
上記ゲート電極の両側に密着した絶縁膜からなるサイドウォールを形成する工程と、
上記ゲート電極およびサイドウォールをマスクとして上記ウエル又は半導体基板の表面に略垂直に上記他方の導電型の不純物をイオン注入して、上記ソース領域、ドレイン領域を形成する工程を有することを特徴とする。
【００１２】
この請求項３の絶縁ゲート型電界効果トランジスタの製造方法によれば、請求項１に記載の絶縁ゲート型電界効果トランジスタが容易に作製される。特に、上記第１のソース側ハロー注入領域のうち上記ゲート電極直下の部分を上記第２のソース側ハロー注入領域に変える工程では、上記ゲート電極をマスクとして上記ウエル又は半導体基板の表面に上記ゲート電極に関してソース側斜め方向から上記他方の導電型の不純物をイオン注入しているので、ドレイン側ハロー注入領域のうち上記ゲート電極直下の部分の活性不純物量が減ることがない。したがって、作製された絶縁ゲート型電界効果トランジスタの短チャネル効果が抑制される。
【００１３】
請求項４は、請求項２に記載の絶縁ゲート型電界効果トランジスタを作製する絶縁ゲート型電界効果トランジスタの製造方法であって、
Ｐ型とＮ型とのうち一方の導電型を有するウエル又は半導体基板の表面に、ゲート絶縁膜を形成し、このゲート絶縁膜上に所定寸法のゲート電極を形成する工程と、
上記ゲート電極をマスクとして上記ウエル又は半導体基板の表面に略垂直に上記他方の導電型の不純物をイオン注入して、上記ソース側ＬＤＤ領域、ドレイン側ＬＤＤ領域を形成する工程と、
上記ゲート電極をマスクとして上記ウエル又は半導体基板の表面に上記ゲート電極に関して少なくとも両側斜め方向から上記一方の導電型の不純物をイオン注入して、上記ソース側ＬＤＤ領域、ドレイン側ＬＤＤ領域と上記ウエル又は半導体基板との境界に沿ってそれぞれ上記ソース側ＬＤＤ領域、ドレイン側ＬＤＤ領域を囲むように設けられた第１のソース側ハロー注入領域、第１のドレイン側ハロー注入領域を形成する工程と、
上記ゲート電極をマスクとして上記ウエル又は半導体基板の表面に上記ゲート電極に関してソース側斜め方向から上記他方の導電型の不純物をイオン注入して、上記ソース側ハロー注入領域のうち上記ゲート電極直下の部分のみを上記イオン注入による他方の導電型の不純物のカウンタードープによって第２のソース側ハロー注入領域に変える工程を有し、この工程後の第１のソース側ハロー注入領域と第２のソース側ハロー注入領域とが上記ソース側ハロー注入領域を構成し、
上記ゲート電極をマスクとして上記ウエル又は半導体基板の表面に上記ゲート電極に関してドレイン側斜め方向から上記一方の導電型の不純物をイオン注入して、上記ドレイン側ハロー注入領域のうち上記ゲート電極直下の部分のみを上記イオン注入による上記一方の導電型の不純物の追加によって第２のドレイン側ハロー注入領域に変える工程を有し、この工程後の第１のドレイン側ハロー注入領域と第２のドレイン側ハロー注入領域とが上記ドレイン側ハロー注入領域を構成し、
上記ゲート電極の両側に密着した絶縁膜からなるサイドウォールを形成する工程と、
上記ゲート電極およびサイドウォールをマスクとして上記ウエル又は半導体基板の表面に略垂直に上記他方の導電型の不純物をイオン注入して、上記ソース領域、ドレイン領域を形成する工程を有することを特徴とする。
【００１４】
この請求項４の絶縁ゲート型電界効果トランジスタの製造方法によれば、請求項２に記載の絶縁ゲート型電界効果トランジスタが容易に作製される。また、上記第１のソース側ハロー注入領域のうち上記ゲート電極直下の部分を上記第２のソース側ハロー注入領域に変える工程では、請求項３と同様に、上記ゲート電極をマスクとして上記ウエル又は半導体基板の表面に上記ゲート電極に関してソース側斜め方向から上記他方の導電型の不純物をイオン注入しているので、ドレイン側ハロー注入領域のうち上記ゲート電極直下の部分の活性不純物量が減ることがない。したがって、作製された絶縁ゲート型電界効果トランジスタの短チャネル効果が抑制される。また、上記第１のドレイン側ハロー注入領域のうち上記ゲート電極直下の部分を上記第２のドレイン側ハロー注入領域に変える工程では、上記ゲート電極をマスクとして上記ウエル又は半導体基板の表面に上記ゲート電極に関してドレイン側斜め方向から上記一方の導電型の不純物をイオン注入しているので、ソース側ハロー注入領域のうち上記ゲート電極直下の部分の活性不純物量が増えることがない。したがって、作製された絶縁ゲート型電界効果トランジスタでは、しきい値電圧が高くなることなくかつ低電圧で高駆動が可能である。
【００１５】
【発明の実施の形態】
以下、この発明の絶縁ゲート型電界効果トランジスタおよびその製造方法を実施例により詳細に説明する。
【００１６】
図１は、ソースＳ、ドレインＤ、ゲートＧに大別される要素を備えた一実施形態のＮチャネル絶縁ゲート型電界効果トランジスタの断面を示している。このＮチャネル絶縁ゲート型電界効果トランジスタは、Ｎ型シリコン基板１に形成されたＰ型ウエル２の表面（不純物濃度１×１０17ｃｍ-3〜５×１０17ｃｍ-3）に、互いに離間して設けられたＮ型ソース領域１２ｓ、Ｎ型ドレイン領域１２ｄを備えている。Ｎ型ソース領域１２ｓ、Ｎ型ドレイン領域１２ｄの接合深さは１００ｎｍ〜２００ｎｍに設定されている。これらのＮ型ソース領域１２ｓ、Ｎ型ドレイン領域１２ｄからそれぞれ互いに接近する向きに、それぞれソース側ＬＤＤ領域７ｓ、ドレイン側ＬＤＤ領域７ｄが延在している。これらのソース側ＬＤＤ領域７ｓ、ドレイン側ＬＤＤ領域７ｄは、ソース領域１２ｓ、ドレイン領域１２ｄと同じＮ型で、それぞれソース領域１２ｓ、ドレイン領域１２ｄのピーク不純物濃度以下のピーク不純物濃度を有している。また、ソース側ＬＤＤ領域７ｓとドレイン側ＬＤＤ領域７ｄとの間のチャネル領域２ｃ上に、ゲート絶縁膜４を介して、Ｎ型不純物（Ａｓ）を含む多結晶シリコンからなるゲート電極（厚さ１００ｎｍ〜２００ｎｍ）５が設けられている。このゲート電極５はチャネル方向（図において左右方向）に所定の寸法を持ち、ゲート電極５の両側の端部はそれぞれソース側ＬＤＤ領域７ｓ、ドレイン側ＬＤＤ領域７ｄを覆う状態になっている。また、上記ソース側ＬＤＤ領域７ｓとウエル２との境界に沿ってソース側ＬＤＤ領域７ｓ、さらにはソース領域１２ｓを囲むようにソース側ハロー注入領域８ａが設けられている。同様に、上記ドレイン側ＬＤＤ領域７ｄとウエル２との境界に沿ってドレイン側ＬＤＤ領域７ｄ、さらにはドレイン領域１２ｄを囲むようにドレイン側ハロー注入領域８ｂが設けられている。これらのソース側ハロー注入領域８ａ、ドレイン側ハロー注入領域８ｂは、ウエル２と同じＰ型で、それぞれウエル２表面（チャネル領域２ｃ）の不純物濃度以上、具体的には２×１０17ｃｍ-3〜１×１０18ｃｍ-3の範囲内のピーク不純物濃度を有している。そして、ソース側ハロー注入領域８ａのうちゲート電極５直下の部分（これを「第２のソース側ハロー注入領域」と呼ぶ。）１４のピーク不純物濃度が、ソース側ハロー注入領域８ａのうち残りの部分（これを「第１のソース側ハロー注入領域」と呼ぶ。）のピーク不純物濃度よりも低く、この例ではウエル２表面（チャネル領域２ｃ）の不純物濃度と同程度１×１０17ｃｍ-3〜５×１０17ｃｍ-3に設定されている。
【００１７】
また、ゲート電極５上に低抵抗化のためのシリサイド膜１３ｇが形成され、同じシリサイド膜を材料として、ソース領域１２ｓ上にソース電極１３ａ、ドレイン領域１２ｄ上にドレイン電極１３ｂがそれぞれ形成されている。シリサイド膜１３ｇとソース電極１３ａ、シリサイド膜１３ｇとドレイン領域１２ｄとは、それぞれゲート電極５の左右に密着して形成された絶縁膜からなるサイドウォール（厚さ５０ｎｍ〜２００ｎｍ）１０ａ、１０ｂによって自己整合的に分離されている。このような構成の絶縁ゲート型電界効果トランジスタが、シリコン基板１上に多数形成され、素子分離膜３によって互いに分離されている。
【００１８】
図２（ａ）は、図１において上記ゲート電極５直下に形成された第２のソース側ハロー注入領域１４を通る線分Ａ−Ａ′に沿った熱平衡状態におけるエネルギバンドダイヤグラムを示している。一方、図２（ｂ）は、図１において上記第２のソース側ハロー注入領域１４を外れた、線分Ａ−Ａ′よりも深い位置を通る線分Ａ１−Ａ１′に沿った熱平衡状態におけるエネルギバンドダイヤグラムを示している。図２（ａ），（ｂ）において、Ｅｃは伝導帯のバンドエッジ、Ｅｖは価電子帯のバンドエッジ、Ｅｉは真性フェルミ準位、ＥＦはフェルミ準位をそれぞれ示している（後述する図４（ａ），（ｂ）において同様。）。図２（ｂ）から分かるように、ソース側ハロー注入領域８ａ、ドレイン側ハロー注入領域８ｂは、ウエル２と同じＰ型で、それぞれウエル２表面（チャネル領域２ｃ）の不純物濃度以上、具体的には２×１０17ｃｍ-3〜１×１０18ｃｍ-3の範囲内のピーク不純物濃度を有していることから、ソース側ハロー注入領域８ａ、ドレイン側ハロー注入領域８ｂのエネルギバンドは、熱平衡状態では、チャネル領域２ｃのエネルギバンドに対して、不純物濃度に応じ電子のポテンシャルエネルギが高くなる方向へ湾曲している。また、図２（ａ）から分かるように、ソース側ハロー注入領域８ａのうちゲート電極５直下に形成された第２のソース側ハロー注入領域１４のピーク不純物濃度が、ソース側ハロー注入領域８ａのうち残りの部分である第１のソース側ハロー注入領域のピーク不純物濃度よりも低く、この例ではウエル２表面（チャネル領域２ｃ）の不純物濃度と同程度１×１０17ｃｍ-3〜５×１０17ｃｍ-3に設定されていることから、その第２のソース側ハロー注入領域１４のエネルギバンドは、熱平衡状態では、チャネル領域２ｃのエネルギバンドと同レベルにある。
【００１９】
このドレイン側ハロー注入領域８ｂを有しているので、従来例と同様に、短チャネル効果を抑制できる。しかも、ソース側ハロー注入領域８ａのうちゲート電極直下に形成された第２のソース側ハロー注入領域１４のピーク不純物濃度が、上記ソース側ハロー注入領域８ａのうち残りの部分である第１のソース側ハロー注入領域のピーク不純物濃度よりも低く設定されている。絶縁ゲート型電界効果トランジスタのしきい値電圧を決定するのはチャネルのソース近傍部分１４の不純物濃度であるから、この絶縁ゲート型電界効果トランジスタでは、トランジスタの微細化に伴なってチャネル長が短く設定された場合であっても、しきい値電圧が高くなることがない。したがって、低電圧駆動が容易である。
【００２０】
図３は、図１に示したＮチャネル絶縁ゲート型電界効果トランジスタの変形例を示している。簡単のため、図１中の構成要素と同一の構成要素には同一の符号を付して説明を省略する。このＮチャネル絶縁ゲート型電界効果トランジスタは、図１に示したＮチャネル絶縁ゲート型電界効果トランジスタに対して、ドレイン側ハロー注入領域８ｂのうちゲート電極５直下の部分（これを「第２のドレイン側ハロー注入領域」と呼ぶ。）１５のピーク不純物濃度が、ドレイン側ハロー注入領域８ｂのうち残りの部分（これを「第１のドレイン側ハロー注入領域」と呼ぶ。）のピーク不純物濃度よりも高く設定されている点のみが異なっている。この例では、その部分１５のピーク不純物濃度は８×１０17ｃｍ-3〜１．６×１０18ｃｍ-3の範囲内に設定されている（なお、ドレイン側ハロー注入領域８ｂの本来のピーク不純物濃度が２×１０17ｃｍ-3〜１×１０18ｃｍ-3の範囲内で可変して設定されれば、必ずそれを上回るように設定される。）。
【００２１】
図４（ａ）は、図３において上記ゲート電極５直下に形成された第２のソース側ハロー注入領域１４，第２のドレイン側ハロー注入領域１５を通る線分Ｂ−Ｂ′に沿った熱平衡状態におけるエネルギバンドダイヤグラムを示している。一方、図４（ｂ）は、図３において上記部分１４，１５を外れた、線分Ｂ−Ｂ′よりも深い位置を通る線分Ｂ１−Ｂ１′に沿った熱平衡状態におけるエネルギバンドダイヤグラムを示している。図４（ｂ）から分かるように、ソース側ハロー注入領域８ａ、ドレイン側ハロー注入領域８ｂは、ウエル２と同じＰ型で、それぞれウエル２表面（チャネル領域２ｃ）の不純物濃度以上、具体的には２×１０17ｃｍ-3〜１×１０18ｃｍ-3の範囲内のピーク不純物濃度を有していることから、ソース側ハロー注入領域８ａ、ドレイン側ハロー注入領域８ｂのエネルギバンドは、熱平衡状態では、チャネル領域２ｃのエネルギバンドに対して、不純物濃度に応じ電子のポテンシャルエネルギが高くなる方向へ湾曲している。また、図４（ａ）から分かるように、ソース側ハロー注入領域８ａのうちゲート電極５直下に形成された第２のソース側ハロー注入領域１４のピーク不純物濃度が、ソース側ハロー注入領域８ａのうち残りの部分である第１のソース側ハロー注入領域のピーク不純物濃度よりも低く、この例ではウエル２表面（チャネル領域２ｃ）の不純物濃度と同程度１×１０17ｃｍ-3〜５×１０17ｃｍ-3に設定されていることから、その第２のソース側ハロー注入領域１４のエネルギバンドは、熱平衡状態では、チャネル領域２ｃのエネルギバンドと同レベルにある。しかも、ドレイン側ハロー注入領域８ｂのうちゲート電極５直下に形成された第２のドレイン側ハロー注入領域１５のピーク不純物濃度が、ドレイン側ハロー注入領域８ｂのうち残りの部分である第１のドレイン側ハロー注入領域のピーク不純物濃度よりも高く、この例では８×１０17ｃｍ-3〜１．６×１０18ｃｍ-3の範囲内に設定されていることから、ドレイン側ハロー注入領域８ｂのピーク不純物濃度が均一である場合に比してピンチオフ電圧が高くなり、飽和ドレイン電流が大きくなる。したがって、トランジスタとしての駆動能力が高まる。
【００２２】
図５〜図８は、図１に示したＮチャネル絶縁ゲート型電界効果トランジスタを作製するための製造プロセスを示している。
【００２３】
ｉ） まず図５（ａ）に示すように、公知の手法により、シリコン基板１の表面にＰ型ウエル領域２、素子分離膜３，３、ゲート絶縁膜４を形成する。なお、ゲート絶縁膜４は、通常はシリコン酸化膜とするが、Ｎ2Ｏガスを用いて形成した低窒素濃度の窒化酸化膜としても良い。続いて、全面に真性の多結晶シリコン膜を例えば厚さ１００ｎｍ〜２００ｎｍだけ堆積する。そして、フォトリソグラフィおよびドライエッチングを行って、素子分離膜３，３間のチャネル領域２ｃ上に、上記多結晶シリコン膜からなるゲート電極５をチャネル方向（図において左右方向）に関して所定寸法に形成する。なお、ゲート電極（多結晶シリコン膜）５の厚さ１００ｎｍ〜２００ｎｍの範囲内とする理由は、ゲート電極５を低抵抗化するためにＮ型不純物をイオン注入するとき（次述）、Ｎ型不純物（75Ａｓ+）がゲート酸化膜４を突き抜けることがなく、かつゲート電極５が空乏化を起こさないようにするためである。
【００２４】
ii） 次に、図５（ｂ）に示すように全面に薄い絶縁膜、この例ではシリコン窒化膜６を厚さ５ｎｍ〜２０ｎｍ程度堆積する。続いて、図５（ｃ）に示すように、その上から略垂直にＮ型不純物として例えば75Ａｓ+をイオン注入して、ゲート電極５の両側の基板表面にＮ型のＬＤＤ領域７ｓ，７ｄを形成する。このとき、75Ａｓ+のイオン注入条件は、例えば加速エネルギ２０ｋｅＶ〜３０ｋｅＶ、ドーズ量１×１０14ｃｍ-2〜５×１０14ｃｍ-2とする。なお、Ｎ型不純物として31Ｐ+を用いても良いが、短チャネル効果改善のための浅接合化と寄生抵抗低減の観点からは75Ａｓ+が望ましい。ＬＤＤ領域は、ソース／ドレイン領域より浅く形成する必要がある。
【００２５】
iii） 次に、図６（ｄ）に示すように、ゲート電極５をマスクとしてＰ型不純物として例えば11Ｂ+を斜め回転イオン注入して、ウエル２と同じＰ型でウエル２よりも高濃度の不純物を含む第１のソース側ハロー注入領域８ａ、第１のドレイン側ハロー注入領域８ｂを形成する。このとき、11Ｂ+のイオン注入条件は、例えば傾斜角３０°、加速エネルギ２５ｋｅＶ、ドーズ量５×１０12ｃｍ-2とする。これにより、ハロー注入領域８ａ，８ｂは、Ｎ型ＬＤＤ領域７ｓ，７ｄとＰ型ウエル２との境界に沿ってＬＤＤ領域７ｓ，７ｄを囲み、かつゲート電極５の直下に両側から所定距離だけ侵入した状態に形成される。
【００２６】
iv） 次に、図６（ｅ）に示すように、ゲート電極５をマスクとして、ゲート電極５に関してソース側斜め方向からＮ型不純物として31Ｐ+をイオン注入して、第１のソース側ハロー注入領域８ａのうちゲート電極５直下の部分１４の活性不純物量を減らして第２のソース側ハロー注入領域に変える。このとき、31Ｐ+のイオン注入条件は、例えば傾斜角６０°、加速エネルギ３０ｋｅＶ、ドーズ量５×１０12ｃｍ-2とする。ゲート電極５に関してソース側斜め方向から比較的大きい傾斜角６０°で注入する理由は、ソース側ハロー注入領域８ａのうちゲート電極５直下の部分１４に31Ｐ+を導入する一方、ドレイン側ハロー注入領域８ｂのうちゲート電極５直下の部分に31Ｐ+を導入しないようにするためである。このときの31Ｐ+のドーズ量は、ソース側ハロー注入領域８ａのうちゲート電極５直下の部分１４のピーク不純物濃度が、ウエル２表面（チャネル領域２ｃ）の不純物濃度と同程度になるように設定する。なお、その部分１４の導電型がチャネル領域２ｃの導電型と逆のＮ型になってはならない。
【００２７】
ｖ） 次に、図６（ｆ）に示すように全面に厚い絶縁膜、この例ではシリコン酸化膜１０を厚さ７０ｎｍ〜２５０ｎｍ程度堆積する。続いて、図７（ｇ）に示すように、異方性ドライエッチングによるエッチバックを行って、ゲート電極５の両側に密着したシリコン酸化膜からなるサイドウォール１０ａ，１０ｂを形成する。
【００２８】
vi） 次に、全面に薄い絶縁膜、この例ではシリコン窒化膜１１を厚さ５ｎｍ〜２０ｎｍ程度堆積する。続いて、図７（ｈ）に示すように、その上から略垂直にＮ型不純物として75Ａｓ+をイオン注入して、サイドウォール１０ａ，１０ｂの両側（外側）の基板表面にＮ型で上記ＬＤＤ領域７ｓ，７ｄよりも高濃度のソース領域１２ｓ，ドレイン領域１２ｄを形成するとともに、ゲート電極５に低抵抗化のための75Ａｓ+を導入する。このとき、75Ａｓ+のイオン注入条件は、例えば加速エネルギ４０ｋｅＶ〜８０ｋｅＶ、ドーズ量１×１０15ｃｍ-2〜５×１０15ｃｍ-2とする。
【００２９】
vii） 次に、図７（ｉ）に示すように、アニール（例えば１０００℃、１０秒間のＲＴＡ（ラピッド・サーマル・アニール））を行って、注入した各不純物を活性化するとともに結晶欠陥を回復させる。
【００３０】
viii） この後、必要であれば、逆スパッタリング等によってシリコン窒化膜１１を除去する。そして、図８（ｊ）に示すように、スパッタリング等によって高融点金属膜として例えばＴｉ膜を厚さ３５ｎｍ程度堆積し、２ステップＲＴＡ法によって、ソース領域１２ｓ，ドレイン領域１２ｄ，ゲート電極５上に自己整合的にそれぞれメタルシリサイド（ＴｉＳｉ2）膜１３ａ，１３ｂ，１３ｇを形成する。詳しくは、まず全面にＴｉ膜を堆積した後、そのＴｉと下地のＳｉ（ソース領域１２ｓ，ドレイン領域１２ｄ，ゲート電極５に含まれている）との間に熱処理によってＴｉＳｉ2を形成する。続いて、サイドウォール１０ａ，１０ｂ上の未反応のＴｉをウェットエッチングにより除去する一方、ソース領域１２ｓ，ドレイン領域１２ｄ，ゲート電極５上に自己整合的にＴｉＳｉ2膜１３ａ，１３ｂ，１３ｇを残す。最後に、安定化のための熱処理を行う。
【００３１】
なお、このメタルシリサイド膜１３ａ，１３ｂ，１３ｇを形成しないのであれば、上記工程ii）、vi）において、それぞれシリコン窒化膜以外の絶縁膜を「薄い絶縁膜」として用いても良い。
【００３２】
この製造方法によれば、図１に示した絶縁ゲート型電界効果トランジスタを容易に作製できる。特に、第１のソース側ハロー注入領域８ａのうちゲート電極５直下の部分を第２のソース側ハロー注入領域１４に変える工程iv）では、ゲート電極５をマスクとして、ゲート電極５に関してソース側斜め方向からＮ型不純物をイオン注入しているので、ドレイン側ハロー注入領域８ｂのうちゲート電極５直下の部分の活性不純物量が減ることがない。したがって、作製された絶縁ゲート型電界効果トランジスタの短チャネル効果を抑制できる。
【００３３】
図３に示したＮチャネル絶縁ゲート型電界効果トランジスタを作製する場合は、上記工程iv）と工程ｖ）との間で、図９に示すように、ゲート電極５をマスクとして、ゲート電極５に関してドレイン側斜め方向からＰ型不純物として例えば11Ｂ+をイオン注入して、第１のドレイン側ハロー注入領域８ｂのうちゲート電極５直下の部分１５の活性不純物量を増やして第２のドレイン側ハロー注入領域に変える。このときの11Ｂ+のイオン注入条件は、例えば傾斜角６０°、加速エネルギ１０ｋｅＶ、ドーズ量５×１０12ｃｍ-2とする。ゲート電極５に関してドレイン側斜め方向から比較的大きい傾斜角６０°で注入する理由は、ドレイン側ハロー注入領域８ｂのうちゲート電極５直下の部分１５に11Ｂ+を導入する一方、ソース側ハロー注入領域８ａのうちゲート電極５直下の部分１４に11Ｂ+を導入しないようにするためである。それ以外の工程は、上述の工程ｉ）〜viii）と同様とする。
【００３４】
このようにした場合、図３に示した絶縁ゲート型電界効果トランジスタを容易に作製できる。また、上述の工程iv）のお陰で、作製された絶縁ゲート型電界効果トランジスタの短チャネル効果を抑制できる。また、第１のドレイン側ハロー注入領域８ｂのうちゲート電極５直下の部分を第２のドレイン側ハロー注入領域１５に変える工程（図９）では、ゲート電極５をマスクとして、ゲート電極５に関してドレイン側斜め方向からＰ型不純物をイオン注入しているので、ソース側ハロー注入領域８ａのうちゲート電極５直下の部分１４の活性不純物量が増えることがない。したがって、作製された絶縁ゲート型電界効果トランジスタでは、しきい値電圧が高くなることがなく、低電圧で高駆動が可能である。
【００３５】
なお、この発明はＮチャネル絶縁ゲート型電界効果トランジスタだけでなく、Ｐチャネル絶縁ゲート型電界効果トランジスタにも全く同様に適用でき、同様の作用効果を奏することができる。この発明の絶縁ゲート型電界効果トランジスタは、ウエルが形成されていない半導体基板の表面に、直接設けられても良い。
【００３６】
【発明の効果】
以上より明らかなように、請求項１の絶縁ゲート型電界効果トランジスタは、短チャネル効果を抑制できる上、低電圧駆動が容易である。
【００３７】
請求項２の絶縁ゲート型電界効果トランジスタでは、ドレイン側ハロー注入領域のピーク不純物濃度が均一である場合に比してピンチオフ電圧が高くなり、飽和ドレイン電流が大きくなる。したがって、トランジスタとしての駆動能力が高まる。
【００３８】
請求項３の絶縁ゲート型電界効果トランジスタの製造方法によれば、請求項１に記載の絶縁ゲート型電界効果トランジスタを容易に作製できる。また、第１のソース側ハロー注入領域のうちゲート電極直下の部分を第２のソース側ハロー注入領域に変える工程では、ドレイン側ハロー注入領域のうちゲート電極直下の部分の活性不純物量が減ることがなく、したがって、作製された絶縁ゲート型電界効果トランジスタの短チャネル効果を抑制できる。
【００３９】
請求項４の絶縁ゲート型電界効果トランジスタの製造方法によれば、請求項２に記載の絶縁ゲート型電界効果トランジスタを容易に作製できる。また、第１のソース側ハロー注入領域のうちゲート電極直下の部分を第２のソース側ハロー注入領域に変える工程では、請求項３と同様に、ドレイン側ハロー注入領域のうちゲート電極直下の部分の活性不純物量が減ることがなく、したがって、作製された絶縁ゲート型電界効果トランジスタの短チャネル効果を抑制できる。また、第１のドレイン側ハロー注入領域のうちゲート電極直下の部分を第２のドレイン側ハロー注入領域に変える工程では、ソース側ハロー注入領域のうちゲート電極直下の部分の活性不純物量が増えることがない。したがって、作製された絶縁ゲート型電界効果トランジスタでは、しきい値電圧が高くなることがなく、低電圧で高駆動が可能である。
【図面の簡単な説明】
【図１】 この発明の一実施形態のＮチャネル絶縁ゲート型電界効果トランジスタを示す断面図である。
【図２】 図１におけるＡ−Ａ′線、Ａ１−Ａ１′線に沿ったエネルギバンドダイヤグラムを示す図である。
【図３】 図１に示したＮチャネル絶縁ゲート型電界効果トランジスタの変形例を示す断面図である。
【図４】 図３におけるＢ−Ｂ線、Ｂ１−Ｂ１′線に沿ったエネルギバンドダイヤグラムを示す図である。
【図５】 図１に示したＮチャネル絶縁ゲート型電界効果トランジスタを作成するための工程図である。
【図６】 図１に示したＮチャネル絶縁ゲート型電界効果トランジスタを作成するための工程図である。
【図７】 図１に示したＮチャネル絶縁ゲート型電界効果トランジスタを作成するための工程図である。
【図８】 図１に示したＮチャネル絶縁ゲート型電界効果トランジスタを作成するための工程図である。
【図９】 図３に示したＮチャネル絶縁ゲート型電界効果トランジスタを作成するために、図５〜図８の工程に追加する工程を示す図である。
図である。
【図１０】 従来のＮチャネル絶縁ゲート型電界効果トランジスタを作成するための工程図である。
【図１１】 従来のＮチャネル絶縁ゲート型電界効果トランジスタを作成するための工程図である。
【図１２】 従来のＮチャネル絶縁ゲート型電界効果トランジスタを作成するための工程図である。
【符号の説明】
２ Ｐ型ウエル
２ｃ チャネル領域
５ ゲート電極
７ｓ ソース側ＬＤＤ領域
７ｄ ドレイン側ＬＤＤ領域
８ａ ソース側ハロー注入領域
８ｂ ドレイン側ハロー注入領域
１４ 第２のソース側ハロー注入領域
１５ 第２のドレイン側ハロー注入領域
【発明の属する技術分野】
この発明は絶縁ゲート型電界効果トランジスタおよびその製造方法に関する。より詳しくは、微細化に伴なって生ずる短チャネル効果を抑制するために、チャネル領域を非均一にドーピングした絶縁ゲート型電界効果トランジスタおよびその製造方法に関する。
【０００２】
【従来の技術】
知られているように、半導体集積回路の中に用いられる絶縁ゲート型電界効果トランジスタでは、微細化に伴なって、しきい値電圧の低下、パンチスルー、サブスレショルド特性の劣化などの短チャネル効果が生じる。
【０００３】
この短チャネル効果を避けるために、図１２（ｈ）に示すように、チャネル領域１０２ｃを非均一にドーピングした絶縁ゲート型電界効果トランジスタが提案されている（例えば特開平５−１９８８０４号公報）。このタイプの絶縁ゲート型電界効果トランジスタを作製する場合、まず図１０（ａ）に示すように、シリコン基板１０１の表面にＰ型ウエル領域１０２、素子分離膜１０３，１０３を形成した後、この素子分離膜１０３，１０３間のチャネル領域１０２ｃ上にゲート絶縁膜１０４、ゲート電極（例えば厚さ１５００Å）１０５をチャネル方向（図において左右方向）に関して所定寸法に形成する。次に、図１０（ｂ）に示すように、全面に薄い絶縁膜１０６を堆積し、その上から略垂直に例えば75Ａｓ+をイオン注入して、ゲート電極１０５の両側の基板表面にＮ型のＬＤＤ（ライトリ・ドープト・ドレイン）領域１０７ｓ，１０７ｄを形成する。このとき、75Ａｓ+のイオン注入条件は、例えば加速エネルギ３０ｋｅＶ、ドーズ量３×１０14ｃｍ-2とする。次に、図１０（ｃ）に示すように、ゲート電極１０５をマスクとして例えば11Ｂ+を斜め回転イオン注入して、ウエル１０２と同じＰ型でウエル１０２よりも高濃度の不純物を含むＰ型不純物領域（これを「ハロー注入領域」と呼ぶ。）１０８ａ，１０８ｂを形成する。このとき、11Ｂ+のイオン注入条件は、例えば傾斜角３０°、加速エネルギ２５ｋｅＶ、ドーズ量７×１０12ｃｍ-2とする。これにより、ハロー注入領域１０８ａ，１０８ｂは、Ｎ型ＬＤＤ領域１０７ｓ，１０７ｄとＰ型ウエル１０２との境界に沿ってＬＤＤ領域１０７ｓ，１０７ｄを囲み、かつゲート電極１０５の直下に両側から所定距離だけ侵入した状態に形成される。次に、図１１（ｄ）に示すように全面に厚い絶縁膜（例えば厚さ１５００Å）１１０を堆積し、異方性ドライエッチングによるエッチバックを行って、図１１（ｅ）に示すように、ゲート電極１０５の両側にその絶縁膜からなるサイドウォール１１０ａ，１１０ｂを形成する。次に、図１１（ｆ）に示すように、全面に薄い絶縁膜１１１を堆積し、その上から略垂直に例えば75Ａｓ+をイオン注入して、サイドウォール１１０ａ，１１０ｂの両側（外側）の基板表面にＮ型で上記ＬＤＤ領域１０７ｓ，１０７ｄよりも高濃度のソース領域１１２ｓ，ドレイン領域１１２ｄを形成するとともに、ゲート電極１０５に低抵抗化のための75Ａｓ+を導入する。このとき、75Ａｓ+のイオン注入条件は、例えば加速エネルギ８０ｋｅＶ、ドーズ量３×１０15ｃｍ-2とする。この後、図１２（ｇ）に示すように、アニール（例えば窒素雰囲気中で８５０℃、１０分間の炉アニール、または１０００℃、２０秒間のＲＴＡ（ラピッド・サーマル・アニール））を行って、注入した各不純物を活性化するとともに結晶欠陥を回復させる。そして、図１２（ｈ）に示すように、スパッタリング等によって高融点金属膜を堆積し、２ステップＲＴＡ法によって、ソース領域１１２ｓ，ドレイン領域１１２ｄ，ゲート電極１０５上に自己整合的にそれぞれ上記高融点金属を含むサリサイド膜１１３ａ，１１３ｂ，１１３ｇを形成する。
【０００４】
このようにして作製された絶縁ゲート型電界効果トランジスタは、チャネル領域１０２ｃの両側部分に、ウエル１０２と同じ導電型でウエルよりも高濃度の不純物領域(ハロー注入領域)１０８ａ，１０８ｂを備えるので、その部分１０８ａ，１０８ｂで空乏層の広がりを抑えることができ、この結果、短チャネル効果を抑制することができる。
【０００５】
【発明が解決しようとする課題】
しかしながら、上記従来の絶縁ゲート型電界効果トランジスタでは、微細化に伴なってチャネル長が短く設定された場合、上記ハロー注入領域１０８ａ，１０８ｂの存在によってチャネルの表面濃度が高くなっているため、しきい値電圧が高くなる。このため、低電圧駆動が困難になるという問題がある。
【０００６】
そこで、この発明の目的は、短チャネル効果を抑制できる上、低電圧駆動が容易な絶縁ゲート型電界効果トランジスタおよびその製造方法を提供することにある。
【０００７】
【課題を解決するための手段】
上記目的を達成するため、請求項１に記載の絶縁ゲート型電界効果トランジスタは、
Ｐ型とＮ型とのうち一方の導電型を有するウエル又は半導体基板の表面に、Ｐ型とＮ型とのうち他方の導電型を有し、互いに離間して設けられたソース領域、ドレイン領域と、
上記他方の導電型を有し、上記ソース領域、ドレイン領域からそれぞれ互いに接近する向きに延びるソース側ＬＤＤ領域、ドレイン側ＬＤＤ領域と、
上記ソース側ＬＤＤ領域と上記ドレイン側ＬＤＤ領域との間のチャネル領域上にゲート絶縁膜を介して設けられたゲート電極と、
上記一方の導電型で上記ウエル又は半導体基板の表面不純物濃度以上のピーク不純物濃度を有し、上記ソース側ＬＤＤ領域、ドレイン側ＬＤＤ領域と上記ウエル又は半導体基板との境界に沿って上記ソース側ＬＤＤ領域、ドレイン側ＬＤＤ領域を囲むように設けられたソース側ハロー注入領域、ドレイン側ハロー注入領域とを備え、
同一の工程により形成された上記一方の導電型からなる第１のソース側ハロー注入領域及び第１のドレイン側ハロー注入領域を有し、
上記第１のソース側ハロー注入領域のうちの上記ゲート電極直下の部分に、前記他方の導電型の不純物をカウンタードープすることにより形成され、上記第１のソース側ハロー注入領域のピーク不純物濃度よりも低いピーク不純物濃度を有する上記一方の導電型からなる第２のソース側ハロー注入領域を有し、
上記ソース側ハロー注入領域は、上記第１のソース側ハロー注入領域と第２のソース側ハロー注入領域とからなり、また、上記ドレイン側ハロー注入領域は、上記第１のドレイン側ハロー注入領域からなることを特徴とする。
【０００８】
この請求項１の絶縁ゲート型電界効果トランジスタは、上記第１のドレイン側ハロー注入領域からなるドレイン側ハロー注入領域を有しているので、従来例と同様に、短チャネル効果を抑制できる。しかも、ソース側ハロー注入領域のうちゲート電極直下に形成された第２のソース側ハロー注入領域のピーク不純物濃度が、上記ソース側ハロー注入領域のうち残りの部分である第１のソース側ハロー注入領域のピーク不純物濃度よりも低く設定されている。絶縁ゲート型電界効果トランジスタのしきい値電圧を決定するのはチャネルのソース近傍部分の不純物濃度であるから、この請求項１の絶縁ゲート型電界効果トランジスタでは、トランジスタの微細化に伴なってチャネル長が短く設定された場合であっても、しきい値電圧が高くなることがない。したがって、低電圧駆動が容易である。
【０００９】
請求項２に記載の絶縁ゲート型電界効果トランジスタは、
Ｐ型とＮ型とのうち一方の導電型を有するウエル又は半導体基板の表面に、Ｐ型とＮ型とのうち他方の導電型を有し、互いに離間して設けられたソース領域、ドレイン領域と、
上記他方の導電型を有し、上記ソース領域、ドレイン領域からそれぞれ互いに接近する向きに延びるソース側ＬＤＤ領域、ドレイン側ＬＤＤ領域と、
上記ソース側ＬＤＤ領域と上記ドレイン側ＬＤＤ領域との間のチャネル領域上にゲート絶縁膜を介して設けられたゲート電極と、
上記一方の導電型で上記ウエル又は半導体基板の表面不純物濃度以上のピーク不純物濃度を有し、上記ソース側ＬＤＤ領域、ドレイン側ＬＤＤ領域と上記ウエル又は半導体基板との境界に沿って上記ソース側ＬＤＤ領域、ドレイン側ＬＤＤ領域を囲むように設けられたソース側ハロー注入領域、ドレイン側ハロー注入領域とを備え、
同一の工程により形成された上記一方の導電型からなる第１のソース側ハロー注入領域及び第１のドレイン側ハロー注入領域を有し、
上記第１のソース側ハロー注入領域のうちの上記ゲート電極直下の部分に、前記他方の導電型の不純物をカウンタードープすることにより形成され、上記第１のソース側ハロー注入領域のピーク不純物濃度よりも低いピーク不純物濃度を有する上記一方の導電型からなる第２のソース側ハロー注入領域を有し、
上記第１のドレイン側ハロー注入領域のうちの上記ゲート電極直下の部分に、前記一方の導電型の不純物を追加することにより形成され、上記第１のドレイン側ハロー注入領域のピーク不純物濃度よりも高いピーク不純物濃度を有する上記一方の導電型からなる第２のドレイン側ハロー注入領域を有し、
上記ソース側ハロー注入領域は、上記第１のソース側ハロー注入領域と第２のソース側ハロー注入領域とからなり、また、上記ドレイン側ハロー注入領域は、上記第１のドレイン側ハロー注入領域と第２のドレイン側ハロー注入領域とからなることを特徴とする。
【００１０】
この請求項２の絶縁ゲート型電界効果トランジスタでは、請求項１と同様に、ソース側ハロー注入領域のうちゲート電極直下に形成された第２のソース側ハロー注入領域のピーク不純物濃度が、上記ソース側ハロー注入領域のうち残りの部分である第１のソース側ハロー注入領域のピーク不純物濃度よりも低く設定されている。絶縁ゲート型電界効果トランジスタのしきい値電圧を決定するのはチャネルのソース近傍部分の不純物濃度であるから、この請求項１の絶縁ゲート型電界効果トランジスタでは、トランジスタの微細化に伴なってチャネル長が短く設定された場合であっても、しきい値電圧が高くなることがない。したがって、低電圧駆動が容易である。また、この請求項２の絶縁ゲート型電界効果トランジスタでは、上記ドレイン側ハロー注入領域のうち上記ゲート電極直下に形成された第２のドレイン側ハロー注入領域のピーク不純物濃度が、上記ドレイン側ハロー注入領域のうち残りの部分である第１のドレイン側ハロー注入領域のピーク不純物濃度よりも高く設定されているので、上記ドレイン側ハロー注入領域のピーク不純物濃度が均一である場合に比してピンチオフ電圧が高くなり、飽和ドレイン電流が大きくなる。したがって、トランジスタとしての駆動能力が高まる。
【００１１】
請求項３は、請求項１に記載の絶縁ゲート型電界効果トランジスタを作製する絶縁ゲート型電界効果トランジスタの製造方法であって、
Ｐ型とＮ型とのうち一方の導電型を有するウエル又は半導体基板の表面に、ゲート絶縁膜を形成し、このゲート絶縁膜上に所定寸法のゲート電極を形成する工程と、
上記ゲート電極をマスクとして上記ウエル又は半導体基板の表面に略垂直に上記他方の導電型の不純物をイオン注入して、上記ソース側ＬＤＤ領域、ドレイン側ＬＤＤ領域を形成する工程と、
上記ゲート電極をマスクとして上記ウエル又は半導体基板の表面に上記ゲート電極に関して少なくとも両側斜め方向から上記一方の導電型の不純物をイオン注入して、上記ソース側ＬＤＤ領域、ドレイン側ＬＤＤ領域と上記ウエル又は半導体基板との境界に沿ってそれぞれ上記ソース側ＬＤＤ領域、ドレイン側ＬＤＤ領域を囲むように設けられた第１のソース側ハロー注入領域、第１のドレイン側ハロー注入領域を形成する工程と、
上記ゲート電極をマスクとして上記ウエル又は半導体基板の表面に上記ゲート電極に関してソース側斜め方向から上記他方の導電型の不純物をイオン注入して、上記第１のソース側ハロー注入領域のうち上記ゲート電極直下の部分のみを上記イオン注入による上記他方の導電型の不純物のカウンタードープによって第２のソース側ハロー注入領域に変える工程を有し、この工程後の第１のソース側ハロー注入領域と第２のソース側ハロー注入領域とが上記ソース側ハロー注入領域を構成するとともに、上記第１のドレイン側ハロー注入領域が上記ドレイン側ハロー注入領域を構成し、
上記ゲート電極の両側に密着した絶縁膜からなるサイドウォールを形成する工程と、
上記ゲート電極およびサイドウォールをマスクとして上記ウエル又は半導体基板の表面に略垂直に上記他方の導電型の不純物をイオン注入して、上記ソース領域、ドレイン領域を形成する工程を有することを特徴とする。
【００１２】
この請求項３の絶縁ゲート型電界効果トランジスタの製造方法によれば、請求項１に記載の絶縁ゲート型電界効果トランジスタが容易に作製される。特に、上記第１のソース側ハロー注入領域のうち上記ゲート電極直下の部分を上記第２のソース側ハロー注入領域に変える工程では、上記ゲート電極をマスクとして上記ウエル又は半導体基板の表面に上記ゲート電極に関してソース側斜め方向から上記他方の導電型の不純物をイオン注入しているので、ドレイン側ハロー注入領域のうち上記ゲート電極直下の部分の活性不純物量が減ることがない。したがって、作製された絶縁ゲート型電界効果トランジスタの短チャネル効果が抑制される。
【００１３】
請求項４は、請求項２に記載の絶縁ゲート型電界効果トランジスタを作製する絶縁ゲート型電界効果トランジスタの製造方法であって、
Ｐ型とＮ型とのうち一方の導電型を有するウエル又は半導体基板の表面に、ゲート絶縁膜を形成し、このゲート絶縁膜上に所定寸法のゲート電極を形成する工程と、
上記ゲート電極をマスクとして上記ウエル又は半導体基板の表面に略垂直に上記他方の導電型の不純物をイオン注入して、上記ソース側ＬＤＤ領域、ドレイン側ＬＤＤ領域を形成する工程と、
上記ゲート電極をマスクとして上記ウエル又は半導体基板の表面に上記ゲート電極に関して少なくとも両側斜め方向から上記一方の導電型の不純物をイオン注入して、上記ソース側ＬＤＤ領域、ドレイン側ＬＤＤ領域と上記ウエル又は半導体基板との境界に沿ってそれぞれ上記ソース側ＬＤＤ領域、ドレイン側ＬＤＤ領域を囲むように設けられた第１のソース側ハロー注入領域、第１のドレイン側ハロー注入領域を形成する工程と、
上記ゲート電極をマスクとして上記ウエル又は半導体基板の表面に上記ゲート電極に関してソース側斜め方向から上記他方の導電型の不純物をイオン注入して、上記ソース側ハロー注入領域のうち上記ゲート電極直下の部分のみを上記イオン注入による他方の導電型の不純物のカウンタードープによって第２のソース側ハロー注入領域に変える工程を有し、この工程後の第１のソース側ハロー注入領域と第２のソース側ハロー注入領域とが上記ソース側ハロー注入領域を構成し、
上記ゲート電極をマスクとして上記ウエル又は半導体基板の表面に上記ゲート電極に関してドレイン側斜め方向から上記一方の導電型の不純物をイオン注入して、上記ドレイン側ハロー注入領域のうち上記ゲート電極直下の部分のみを上記イオン注入による上記一方の導電型の不純物の追加によって第２のドレイン側ハロー注入領域に変える工程を有し、この工程後の第１のドレイン側ハロー注入領域と第２のドレイン側ハロー注入領域とが上記ドレイン側ハロー注入領域を構成し、
上記ゲート電極の両側に密着した絶縁膜からなるサイドウォールを形成する工程と、
上記ゲート電極およびサイドウォールをマスクとして上記ウエル又は半導体基板の表面に略垂直に上記他方の導電型の不純物をイオン注入して、上記ソース領域、ドレイン領域を形成する工程を有することを特徴とする。
【００１４】
この請求項４の絶縁ゲート型電界効果トランジスタの製造方法によれば、請求項２に記載の絶縁ゲート型電界効果トランジスタが容易に作製される。また、上記第１のソース側ハロー注入領域のうち上記ゲート電極直下の部分を上記第２のソース側ハロー注入領域に変える工程では、請求項３と同様に、上記ゲート電極をマスクとして上記ウエル又は半導体基板の表面に上記ゲート電極に関してソース側斜め方向から上記他方の導電型の不純物をイオン注入しているので、ドレイン側ハロー注入領域のうち上記ゲート電極直下の部分の活性不純物量が減ることがない。したがって、作製された絶縁ゲート型電界効果トランジスタの短チャネル効果が抑制される。また、上記第１のドレイン側ハロー注入領域のうち上記ゲート電極直下の部分を上記第２のドレイン側ハロー注入領域に変える工程では、上記ゲート電極をマスクとして上記ウエル又は半導体基板の表面に上記ゲート電極に関してドレイン側斜め方向から上記一方の導電型の不純物をイオン注入しているので、ソース側ハロー注入領域のうち上記ゲート電極直下の部分の活性不純物量が増えることがない。したがって、作製された絶縁ゲート型電界効果トランジスタでは、しきい値電圧が高くなることなくかつ低電圧で高駆動が可能である。
【００１５】
【発明の実施の形態】
以下、この発明の絶縁ゲート型電界効果トランジスタおよびその製造方法を実施例により詳細に説明する。
【００１６】
図１は、ソースＳ、ドレインＤ、ゲートＧに大別される要素を備えた一実施形態のＮチャネル絶縁ゲート型電界効果トランジスタの断面を示している。このＮチャネル絶縁ゲート型電界効果トランジスタは、Ｎ型シリコン基板１に形成されたＰ型ウエル２の表面（不純物濃度１×１０17ｃｍ-3〜５×１０17ｃｍ-3）に、互いに離間して設けられたＮ型ソース領域１２ｓ、Ｎ型ドレイン領域１２ｄを備えている。Ｎ型ソース領域１２ｓ、Ｎ型ドレイン領域１２ｄの接合深さは１００ｎｍ〜２００ｎｍに設定されている。これらのＮ型ソース領域１２ｓ、Ｎ型ドレイン領域１２ｄからそれぞれ互いに接近する向きに、それぞれソース側ＬＤＤ領域７ｓ、ドレイン側ＬＤＤ領域７ｄが延在している。これらのソース側ＬＤＤ領域７ｓ、ドレイン側ＬＤＤ領域７ｄは、ソース領域１２ｓ、ドレイン領域１２ｄと同じＮ型で、それぞれソース領域１２ｓ、ドレイン領域１２ｄのピーク不純物濃度以下のピーク不純物濃度を有している。また、ソース側ＬＤＤ領域７ｓとドレイン側ＬＤＤ領域７ｄとの間のチャネル領域２ｃ上に、ゲート絶縁膜４を介して、Ｎ型不純物（Ａｓ）を含む多結晶シリコンからなるゲート電極（厚さ１００ｎｍ〜２００ｎｍ）５が設けられている。このゲート電極５はチャネル方向（図において左右方向）に所定の寸法を持ち、ゲート電極５の両側の端部はそれぞれソース側ＬＤＤ領域７ｓ、ドレイン側ＬＤＤ領域７ｄを覆う状態になっている。また、上記ソース側ＬＤＤ領域７ｓとウエル２との境界に沿ってソース側ＬＤＤ領域７ｓ、さらにはソース領域１２ｓを囲むようにソース側ハロー注入領域８ａが設けられている。同様に、上記ドレイン側ＬＤＤ領域７ｄとウエル２との境界に沿ってドレイン側ＬＤＤ領域７ｄ、さらにはドレイン領域１２ｄを囲むようにドレイン側ハロー注入領域８ｂが設けられている。これらのソース側ハロー注入領域８ａ、ドレイン側ハロー注入領域８ｂは、ウエル２と同じＰ型で、それぞれウエル２表面（チャネル領域２ｃ）の不純物濃度以上、具体的には２×１０17ｃｍ-3〜１×１０18ｃｍ-3の範囲内のピーク不純物濃度を有している。そして、ソース側ハロー注入領域８ａのうちゲート電極５直下の部分（これを「第２のソース側ハロー注入領域」と呼ぶ。）１４のピーク不純物濃度が、ソース側ハロー注入領域８ａのうち残りの部分（これを「第１のソース側ハロー注入領域」と呼ぶ。）のピーク不純物濃度よりも低く、この例ではウエル２表面（チャネル領域２ｃ）の不純物濃度と同程度１×１０17ｃｍ-3〜５×１０17ｃｍ-3に設定されている。
【００１７】
また、ゲート電極５上に低抵抗化のためのシリサイド膜１３ｇが形成され、同じシリサイド膜を材料として、ソース領域１２ｓ上にソース電極１３ａ、ドレイン領域１２ｄ上にドレイン電極１３ｂがそれぞれ形成されている。シリサイド膜１３ｇとソース電極１３ａ、シリサイド膜１３ｇとドレイン領域１２ｄとは、それぞれゲート電極５の左右に密着して形成された絶縁膜からなるサイドウォール（厚さ５０ｎｍ〜２００ｎｍ）１０ａ、１０ｂによって自己整合的に分離されている。このような構成の絶縁ゲート型電界効果トランジスタが、シリコン基板１上に多数形成され、素子分離膜３によって互いに分離されている。
【００１８】
図２（ａ）は、図１において上記ゲート電極５直下に形成された第２のソース側ハロー注入領域１４を通る線分Ａ−Ａ′に沿った熱平衡状態におけるエネルギバンドダイヤグラムを示している。一方、図２（ｂ）は、図１において上記第２のソース側ハロー注入領域１４を外れた、線分Ａ−Ａ′よりも深い位置を通る線分Ａ１−Ａ１′に沿った熱平衡状態におけるエネルギバンドダイヤグラムを示している。図２（ａ），（ｂ）において、Ｅｃは伝導帯のバンドエッジ、Ｅｖは価電子帯のバンドエッジ、Ｅｉは真性フェルミ準位、ＥＦはフェルミ準位をそれぞれ示している（後述する図４（ａ），（ｂ）において同様。）。図２（ｂ）から分かるように、ソース側ハロー注入領域８ａ、ドレイン側ハロー注入領域８ｂは、ウエル２と同じＰ型で、それぞれウエル２表面（チャネル領域２ｃ）の不純物濃度以上、具体的には２×１０17ｃｍ-3〜１×１０18ｃｍ-3の範囲内のピーク不純物濃度を有していることから、ソース側ハロー注入領域８ａ、ドレイン側ハロー注入領域８ｂのエネルギバンドは、熱平衡状態では、チャネル領域２ｃのエネルギバンドに対して、不純物濃度に応じ電子のポテンシャルエネルギが高くなる方向へ湾曲している。また、図２（ａ）から分かるように、ソース側ハロー注入領域８ａのうちゲート電極５直下に形成された第２のソース側ハロー注入領域１４のピーク不純物濃度が、ソース側ハロー注入領域８ａのうち残りの部分である第１のソース側ハロー注入領域のピーク不純物濃度よりも低く、この例ではウエル２表面（チャネル領域２ｃ）の不純物濃度と同程度１×１０17ｃｍ-3〜５×１０17ｃｍ-3に設定されていることから、その第２のソース側ハロー注入領域１４のエネルギバンドは、熱平衡状態では、チャネル領域２ｃのエネルギバンドと同レベルにある。
【００１９】
このドレイン側ハロー注入領域８ｂを有しているので、従来例と同様に、短チャネル効果を抑制できる。しかも、ソース側ハロー注入領域８ａのうちゲート電極直下に形成された第２のソース側ハロー注入領域１４のピーク不純物濃度が、上記ソース側ハロー注入領域８ａのうち残りの部分である第１のソース側ハロー注入領域のピーク不純物濃度よりも低く設定されている。絶縁ゲート型電界効果トランジスタのしきい値電圧を決定するのはチャネルのソース近傍部分１４の不純物濃度であるから、この絶縁ゲート型電界効果トランジスタでは、トランジスタの微細化に伴なってチャネル長が短く設定された場合であっても、しきい値電圧が高くなることがない。したがって、低電圧駆動が容易である。
【００２０】
図３は、図１に示したＮチャネル絶縁ゲート型電界効果トランジスタの変形例を示している。簡単のため、図１中の構成要素と同一の構成要素には同一の符号を付して説明を省略する。このＮチャネル絶縁ゲート型電界効果トランジスタは、図１に示したＮチャネル絶縁ゲート型電界効果トランジスタに対して、ドレイン側ハロー注入領域８ｂのうちゲート電極５直下の部分（これを「第２のドレイン側ハロー注入領域」と呼ぶ。）１５のピーク不純物濃度が、ドレイン側ハロー注入領域８ｂのうち残りの部分（これを「第１のドレイン側ハロー注入領域」と呼ぶ。）のピーク不純物濃度よりも高く設定されている点のみが異なっている。この例では、その部分１５のピーク不純物濃度は８×１０17ｃｍ-3〜１．６×１０18ｃｍ-3の範囲内に設定されている（なお、ドレイン側ハロー注入領域８ｂの本来のピーク不純物濃度が２×１０17ｃｍ-3〜１×１０18ｃｍ-3の範囲内で可変して設定されれば、必ずそれを上回るように設定される。）。
【００２１】
図４（ａ）は、図３において上記ゲート電極５直下に形成された第２のソース側ハロー注入領域１４，第２のドレイン側ハロー注入領域１５を通る線分Ｂ−Ｂ′に沿った熱平衡状態におけるエネルギバンドダイヤグラムを示している。一方、図４（ｂ）は、図３において上記部分１４，１５を外れた、線分Ｂ−Ｂ′よりも深い位置を通る線分Ｂ１−Ｂ１′に沿った熱平衡状態におけるエネルギバンドダイヤグラムを示している。図４（ｂ）から分かるように、ソース側ハロー注入領域８ａ、ドレイン側ハロー注入領域８ｂは、ウエル２と同じＰ型で、それぞれウエル２表面（チャネル領域２ｃ）の不純物濃度以上、具体的には２×１０17ｃｍ-3〜１×１０18ｃｍ-3の範囲内のピーク不純物濃度を有していることから、ソース側ハロー注入領域８ａ、ドレイン側ハロー注入領域８ｂのエネルギバンドは、熱平衡状態では、チャネル領域２ｃのエネルギバンドに対して、不純物濃度に応じ電子のポテンシャルエネルギが高くなる方向へ湾曲している。また、図４（ａ）から分かるように、ソース側ハロー注入領域８ａのうちゲート電極５直下に形成された第２のソース側ハロー注入領域１４のピーク不純物濃度が、ソース側ハロー注入領域８ａのうち残りの部分である第１のソース側ハロー注入領域のピーク不純物濃度よりも低く、この例ではウエル２表面（チャネル領域２ｃ）の不純物濃度と同程度１×１０17ｃｍ-3〜５×１０17ｃｍ-3に設定されていることから、その第２のソース側ハロー注入領域１４のエネルギバンドは、熱平衡状態では、チャネル領域２ｃのエネルギバンドと同レベルにある。しかも、ドレイン側ハロー注入領域８ｂのうちゲート電極５直下に形成された第２のドレイン側ハロー注入領域１５のピーク不純物濃度が、ドレイン側ハロー注入領域８ｂのうち残りの部分である第１のドレイン側ハロー注入領域のピーク不純物濃度よりも高く、この例では８×１０17ｃｍ-3〜１．６×１０18ｃｍ-3の範囲内に設定されていることから、ドレイン側ハロー注入領域８ｂのピーク不純物濃度が均一である場合に比してピンチオフ電圧が高くなり、飽和ドレイン電流が大きくなる。したがって、トランジスタとしての駆動能力が高まる。
【００２２】
図５〜図８は、図１に示したＮチャネル絶縁ゲート型電界効果トランジスタを作製するための製造プロセスを示している。
【００２３】
ｉ） まず図５（ａ）に示すように、公知の手法により、シリコン基板１の表面にＰ型ウエル領域２、素子分離膜３，３、ゲート絶縁膜４を形成する。なお、ゲート絶縁膜４は、通常はシリコン酸化膜とするが、Ｎ2Ｏガスを用いて形成した低窒素濃度の窒化酸化膜としても良い。続いて、全面に真性の多結晶シリコン膜を例えば厚さ１００ｎｍ〜２００ｎｍだけ堆積する。そして、フォトリソグラフィおよびドライエッチングを行って、素子分離膜３，３間のチャネル領域２ｃ上に、上記多結晶シリコン膜からなるゲート電極５をチャネル方向（図において左右方向）に関して所定寸法に形成する。なお、ゲート電極（多結晶シリコン膜）５の厚さ１００ｎｍ〜２００ｎｍの範囲内とする理由は、ゲート電極５を低抵抗化するためにＮ型不純物をイオン注入するとき（次述）、Ｎ型不純物（75Ａｓ+）がゲート酸化膜４を突き抜けることがなく、かつゲート電極５が空乏化を起こさないようにするためである。
【００２４】
ii） 次に、図５（ｂ）に示すように全面に薄い絶縁膜、この例ではシリコン窒化膜６を厚さ５ｎｍ〜２０ｎｍ程度堆積する。続いて、図５（ｃ）に示すように、その上から略垂直にＮ型不純物として例えば75Ａｓ+をイオン注入して、ゲート電極５の両側の基板表面にＮ型のＬＤＤ領域７ｓ，７ｄを形成する。このとき、75Ａｓ+のイオン注入条件は、例えば加速エネルギ２０ｋｅＶ〜３０ｋｅＶ、ドーズ量１×１０14ｃｍ-2〜５×１０14ｃｍ-2とする。なお、Ｎ型不純物として31Ｐ+を用いても良いが、短チャネル効果改善のための浅接合化と寄生抵抗低減の観点からは75Ａｓ+が望ましい。ＬＤＤ領域は、ソース／ドレイン領域より浅く形成する必要がある。
【００２５】
iii） 次に、図６（ｄ）に示すように、ゲート電極５をマスクとしてＰ型不純物として例えば11Ｂ+を斜め回転イオン注入して、ウエル２と同じＰ型でウエル２よりも高濃度の不純物を含む第１のソース側ハロー注入領域８ａ、第１のドレイン側ハロー注入領域８ｂを形成する。このとき、11Ｂ+のイオン注入条件は、例えば傾斜角３０°、加速エネルギ２５ｋｅＶ、ドーズ量５×１０12ｃｍ-2とする。これにより、ハロー注入領域８ａ，８ｂは、Ｎ型ＬＤＤ領域７ｓ，７ｄとＰ型ウエル２との境界に沿ってＬＤＤ領域７ｓ，７ｄを囲み、かつゲート電極５の直下に両側から所定距離だけ侵入した状態に形成される。
【００２６】
iv） 次に、図６（ｅ）に示すように、ゲート電極５をマスクとして、ゲート電極５に関してソース側斜め方向からＮ型不純物として31Ｐ+をイオン注入して、第１のソース側ハロー注入領域８ａのうちゲート電極５直下の部分１４の活性不純物量を減らして第２のソース側ハロー注入領域に変える。このとき、31Ｐ+のイオン注入条件は、例えば傾斜角６０°、加速エネルギ３０ｋｅＶ、ドーズ量５×１０12ｃｍ-2とする。ゲート電極５に関してソース側斜め方向から比較的大きい傾斜角６０°で注入する理由は、ソース側ハロー注入領域８ａのうちゲート電極５直下の部分１４に31Ｐ+を導入する一方、ドレイン側ハロー注入領域８ｂのうちゲート電極５直下の部分に31Ｐ+を導入しないようにするためである。このときの31Ｐ+のドーズ量は、ソース側ハロー注入領域８ａのうちゲート電極５直下の部分１４のピーク不純物濃度が、ウエル２表面（チャネル領域２ｃ）の不純物濃度と同程度になるように設定する。なお、その部分１４の導電型がチャネル領域２ｃの導電型と逆のＮ型になってはならない。
【００２７】
ｖ） 次に、図６（ｆ）に示すように全面に厚い絶縁膜、この例ではシリコン酸化膜１０を厚さ７０ｎｍ〜２５０ｎｍ程度堆積する。続いて、図７（ｇ）に示すように、異方性ドライエッチングによるエッチバックを行って、ゲート電極５の両側に密着したシリコン酸化膜からなるサイドウォール１０ａ，１０ｂを形成する。
【００２８】
vi） 次に、全面に薄い絶縁膜、この例ではシリコン窒化膜１１を厚さ５ｎｍ〜２０ｎｍ程度堆積する。続いて、図７（ｈ）に示すように、その上から略垂直にＮ型不純物として75Ａｓ+をイオン注入して、サイドウォール１０ａ，１０ｂの両側（外側）の基板表面にＮ型で上記ＬＤＤ領域７ｓ，７ｄよりも高濃度のソース領域１２ｓ，ドレイン領域１２ｄを形成するとともに、ゲート電極５に低抵抗化のための75Ａｓ+を導入する。このとき、75Ａｓ+のイオン注入条件は、例えば加速エネルギ４０ｋｅＶ〜８０ｋｅＶ、ドーズ量１×１０15ｃｍ-2〜５×１０15ｃｍ-2とする。
【００２９】
vii） 次に、図７（ｉ）に示すように、アニール（例えば１０００℃、１０秒間のＲＴＡ（ラピッド・サーマル・アニール））を行って、注入した各不純物を活性化するとともに結晶欠陥を回復させる。
【００３０】
viii） この後、必要であれば、逆スパッタリング等によってシリコン窒化膜１１を除去する。そして、図８（ｊ）に示すように、スパッタリング等によって高融点金属膜として例えばＴｉ膜を厚さ３５ｎｍ程度堆積し、２ステップＲＴＡ法によって、ソース領域１２ｓ，ドレイン領域１２ｄ，ゲート電極５上に自己整合的にそれぞれメタルシリサイド（ＴｉＳｉ2）膜１３ａ，１３ｂ，１３ｇを形成する。詳しくは、まず全面にＴｉ膜を堆積した後、そのＴｉと下地のＳｉ（ソース領域１２ｓ，ドレイン領域１２ｄ，ゲート電極５に含まれている）との間に熱処理によってＴｉＳｉ2を形成する。続いて、サイドウォール１０ａ，１０ｂ上の未反応のＴｉをウェットエッチングにより除去する一方、ソース領域１２ｓ，ドレイン領域１２ｄ，ゲート電極５上に自己整合的にＴｉＳｉ2膜１３ａ，１３ｂ，１３ｇを残す。最後に、安定化のための熱処理を行う。
【００３１】
なお、このメタルシリサイド膜１３ａ，１３ｂ，１３ｇを形成しないのであれば、上記工程ii）、vi）において、それぞれシリコン窒化膜以外の絶縁膜を「薄い絶縁膜」として用いても良い。
【００３２】
この製造方法によれば、図１に示した絶縁ゲート型電界効果トランジスタを容易に作製できる。特に、第１のソース側ハロー注入領域８ａのうちゲート電極５直下の部分を第２のソース側ハロー注入領域１４に変える工程iv）では、ゲート電極５をマスクとして、ゲート電極５に関してソース側斜め方向からＮ型不純物をイオン注入しているので、ドレイン側ハロー注入領域８ｂのうちゲート電極５直下の部分の活性不純物量が減ることがない。したがって、作製された絶縁ゲート型電界効果トランジスタの短チャネル効果を抑制できる。
【００３３】
図３に示したＮチャネル絶縁ゲート型電界効果トランジスタを作製する場合は、上記工程iv）と工程ｖ）との間で、図９に示すように、ゲート電極５をマスクとして、ゲート電極５に関してドレイン側斜め方向からＰ型不純物として例えば11Ｂ+をイオン注入して、第１のドレイン側ハロー注入領域８ｂのうちゲート電極５直下の部分１５の活性不純物量を増やして第２のドレイン側ハロー注入領域に変える。このときの11Ｂ+のイオン注入条件は、例えば傾斜角６０°、加速エネルギ１０ｋｅＶ、ドーズ量５×１０12ｃｍ-2とする。ゲート電極５に関してドレイン側斜め方向から比較的大きい傾斜角６０°で注入する理由は、ドレイン側ハロー注入領域８ｂのうちゲート電極５直下の部分１５に11Ｂ+を導入する一方、ソース側ハロー注入領域８ａのうちゲート電極５直下の部分１４に11Ｂ+を導入しないようにするためである。それ以外の工程は、上述の工程ｉ）〜viii）と同様とする。
【００３４】
このようにした場合、図３に示した絶縁ゲート型電界効果トランジスタを容易に作製できる。また、上述の工程iv）のお陰で、作製された絶縁ゲート型電界効果トランジスタの短チャネル効果を抑制できる。また、第１のドレイン側ハロー注入領域８ｂのうちゲート電極５直下の部分を第２のドレイン側ハロー注入領域１５に変える工程（図９）では、ゲート電極５をマスクとして、ゲート電極５に関してドレイン側斜め方向からＰ型不純物をイオン注入しているので、ソース側ハロー注入領域８ａのうちゲート電極５直下の部分１４の活性不純物量が増えることがない。したがって、作製された絶縁ゲート型電界効果トランジスタでは、しきい値電圧が高くなることがなく、低電圧で高駆動が可能である。
【００３５】
なお、この発明はＮチャネル絶縁ゲート型電界効果トランジスタだけでなく、Ｐチャネル絶縁ゲート型電界効果トランジスタにも全く同様に適用でき、同様の作用効果を奏することができる。この発明の絶縁ゲート型電界効果トランジスタは、ウエルが形成されていない半導体基板の表面に、直接設けられても良い。
【００３６】
【発明の効果】
以上より明らかなように、請求項１の絶縁ゲート型電界効果トランジスタは、短チャネル効果を抑制できる上、低電圧駆動が容易である。
【００３７】
請求項２の絶縁ゲート型電界効果トランジスタでは、ドレイン側ハロー注入領域のピーク不純物濃度が均一である場合に比してピンチオフ電圧が高くなり、飽和ドレイン電流が大きくなる。したがって、トランジスタとしての駆動能力が高まる。
【００３８】
請求項３の絶縁ゲート型電界効果トランジスタの製造方法によれば、請求項１に記載の絶縁ゲート型電界効果トランジスタを容易に作製できる。また、第１のソース側ハロー注入領域のうちゲート電極直下の部分を第２のソース側ハロー注入領域に変える工程では、ドレイン側ハロー注入領域のうちゲート電極直下の部分の活性不純物量が減ることがなく、したがって、作製された絶縁ゲート型電界効果トランジスタの短チャネル効果を抑制できる。
【００３９】
請求項４の絶縁ゲート型電界効果トランジスタの製造方法によれば、請求項２に記載の絶縁ゲート型電界効果トランジスタを容易に作製できる。また、第１のソース側ハロー注入領域のうちゲート電極直下の部分を第２のソース側ハロー注入領域に変える工程では、請求項３と同様に、ドレイン側ハロー注入領域のうちゲート電極直下の部分の活性不純物量が減ることがなく、したがって、作製された絶縁ゲート型電界効果トランジスタの短チャネル効果を抑制できる。また、第１のドレイン側ハロー注入領域のうちゲート電極直下の部分を第２のドレイン側ハロー注入領域に変える工程では、ソース側ハロー注入領域のうちゲート電極直下の部分の活性不純物量が増えることがない。したがって、作製された絶縁ゲート型電界効果トランジスタでは、しきい値電圧が高くなることがなく、低電圧で高駆動が可能である。
【図面の簡単な説明】
【図１】 この発明の一実施形態のＮチャネル絶縁ゲート型電界効果トランジスタを示す断面図である。
【図２】 図１におけるＡ−Ａ′線、Ａ１−Ａ１′線に沿ったエネルギバンドダイヤグラムを示す図である。
【図３】 図１に示したＮチャネル絶縁ゲート型電界効果トランジスタの変形例を示す断面図である。
【図４】 図３におけるＢ−Ｂ線、Ｂ１−Ｂ１′線に沿ったエネルギバンドダイヤグラムを示す図である。
【図５】 図１に示したＮチャネル絶縁ゲート型電界効果トランジスタを作成するための工程図である。
【図６】 図１に示したＮチャネル絶縁ゲート型電界効果トランジスタを作成するための工程図である。
【図７】 図１に示したＮチャネル絶縁ゲート型電界効果トランジスタを作成するための工程図である。
【図８】 図１に示したＮチャネル絶縁ゲート型電界効果トランジスタを作成するための工程図である。
【図９】 図３に示したＮチャネル絶縁ゲート型電界効果トランジスタを作成するために、図５〜図８の工程に追加する工程を示す図である。
図である。
【図１０】 従来のＮチャネル絶縁ゲート型電界効果トランジスタを作成するための工程図である。
【図１１】 従来のＮチャネル絶縁ゲート型電界効果トランジスタを作成するための工程図である。
【図１２】 従来のＮチャネル絶縁ゲート型電界効果トランジスタを作成するための工程図である。
【符号の説明】
２ Ｐ型ウエル
２ｃ チャネル領域
５ ゲート電極
７ｓ ソース側ＬＤＤ領域
７ｄ ドレイン側ＬＤＤ領域
８ａ ソース側ハロー注入領域
８ｂ ドレイン側ハロー注入領域
１４ 第２のソース側ハロー注入領域
１５ 第２のドレイン側ハロー注入領域
Claims (4)
- Ｐ型とＮ型とのうち一方の導電型を有するウエル又は半導体基板の表面に、Ｐ型とＮ型とのうち他方の導電型を有し、互いに離間して設けられたソース領域、ドレイン領域と、
上記他方の導電型を有し、上記ソース領域、ドレイン領域からそれぞれ互いに接近する向きに延びるソース側ＬＤＤ領域、ドレイン側ＬＤＤ領域と、
上記ソース側ＬＤＤ領域と上記ドレイン側ＬＤＤ領域との間のチャネル領域上にゲート絶縁膜を介して設けられたゲート電極と、
上記一方の導電型で上記ウエル又は半導体基板の表面不純物濃度以上のピーク不純物濃度を有し、上記ソース側ＬＤＤ領域、ドレイン側ＬＤＤ領域と上記ウエル又は半導体基板との境界に沿って上記ソース側ＬＤＤ領域、ドレイン側ＬＤＤ領域を囲むように設けられたソース側ハロー注入領域、ドレイン側ハロー注入領域とを備え、
同一の工程により形成された上記一方の導電型からなる第１のソース側ハロー注入領域及び第１のドレイン側ハロー注入領域を有し、
上記第１のソース側ハロー注入領域のうちの上記ゲート電極直下の部分に、前記他方の導電型の不純物をカウンタードープすることにより形成され、上記第１のソース側ハロー注入領域のピーク不純物濃度よりも低いピーク不純物濃度を有する上記一方の導電型からなる第２のソース側ハロー注入領域を有し、
上記ソース側ハロー注入領域は、上記第１のソース側ハロー注入領域と第２のソース側ハロー注入領域とからなり、また、上記ドレイン側ハロー注入領域は、上記第１のドレイン側ハロー注入領域からなることを特徴とする絶縁ゲート型電界効果トランジスタ。 - Ｐ型とＮ型とのうち一方の導電型を有するウエル又は半導体基板の表面に、Ｐ型とＮ型とのうち他方の導電型を有し、互いに離間して設けられたソース領域、ドレイン領域と、
上記他方の導電型を有し、上記ソース領域、ドレイン領域からそれぞれ互いに接近する向きに延びるソース側ＬＤＤ領域、ドレイン側ＬＤＤ領域と、
上記ソース側ＬＤＤ領域と上記ドレイン側ＬＤＤ領域との間のチャネル領域上にゲート絶縁膜を介して設けられたゲート電極と、
上記一方の導電型で上記ウエル又は半導体基板の表面不純物濃度以上のピーク不純物濃度を有し、上記ソース側ＬＤＤ領域、ドレイン側ＬＤＤ領域と上記ウエル又は半導体基板との境界に沿って上記ソース側ＬＤＤ領域、ドレイン側ＬＤＤ領域を囲むように設けられたソース側ハロー注入領域、ドレイン側ハロー注入領域とを備え、
同一の工程により形成された上記一方の導電型からなる第１のソース側ハロー注入領域及び第１のドレイン側ハロー注入領域を有し、
上記第１のソース側ハロー注入領域のうちの上記ゲート電極直下の部分に、前記他方の導電型の不純物をカウンタードープすることにより形成され、上記第１のソース側ハロー注入領域のピーク不純物濃度よりも低いピーク不純物濃度を有する上記一方の導電型からなる第２のソース側ハロー注入領域を有し、
上記第１のドレイン側ハロー注入領域のうちの上記ゲート電極直下の部分に、前記一方の導電型の不純物を追加することにより形成され、上記第１のドレイン側ハロー注入領域のピーク不純物濃度よりも高いピーク不純物濃度を有する上記一方の導電型からなる第２のドレイン側ハロー注入領域を有し、
上記ソース側ハロー注入領域は、上記第１のソース側ハロー注入領域と第２のソース側ハロー注入領域とからなり、また、上記ドレイン側ハロー注入領域は、上記第１のドレイン側ハロー注入領域と第２のドレイン側ハロー注入領域とからなることを特徴とする絶縁ゲート型電界効果トランジスタ。 - 請求項１に記載の絶縁ゲート型電界効果トランジスタを作製する絶縁ゲート型電界効果トランジスタの製造方法であって、
Ｐ型とＮ型とのうち一方の導電型を有するウエル又は半導体基板の表面に、ゲート絶縁膜を形成し、このゲート絶縁膜上に所定寸法のゲート電極を形成する工程と、
上記ゲート電極をマスクとして上記ウエル又は半導体基板の表面に略垂直に上記他方の導電型の不純物をイオン注入して、上記ソース側ＬＤＤ領域、ドレイン側ＬＤＤ領域を形成する工程と、
上記ゲート電極をマスクとして上記ウエル又は半導体基板の表面に上記ゲート電極に関して少なくとも両側斜め方向から上記一方の導電型の不純物をイオン注入して、上記ソース側ＬＤＤ領域、ドレイン側ＬＤＤ領域と上記ウエル又は半導体基板との境界に沿ってそれぞれ上記ソース側ＬＤＤ領域、ドレイン側ＬＤＤ領域を囲むように設けられた第１のソース側ハロー注入領域、第１のドレイン側ハロー注入領域を形成する工程と、
上記ゲート電極をマスクとして上記ウエル又は半導体基板の表面に上記ゲート電極に関してソース側斜め方向から上記他方の導電型の不純物をイオン注入して、上記第１のソース側ハロー注入領域のうち上記ゲート電極直下の部分のみを上記イオン注入による上記他方の導電型の不純物のカウンタードープによって第２のソース側ハロー注入領域に変える工程を有し、この工程後の第１のソース側ハロー注入領域と第２のソース側ハロー注入領域とが上記ソース側ハロー注入領域を構成するとともに、上記第１のドレイン側ハロー注入領域が上記ドレイン側ハロー注入領域を構成し、
上記ゲート電極の両側に密着した絶縁膜からなるサイドウォールを形成する工程と、
上記ゲート電極およびサイドウォールをマスクとして上記ウエル又は半導体基板の表面に略垂直に上記他方の導電型の不純物をイオン注入して、上記ソース領域、ドレイン領域を形成する工程を有することを特徴とする絶縁ゲート型電界効果トランジスタの製造方法。 - 請求項２に記載の絶縁ゲート型電界効果トランジスタを作製する絶縁ゲート型電界効果トランジスタの製造方法であって、
Ｐ型とＮ型とのうち一方の導電型を有するウエル又は半導体基板の表面に、ゲート絶縁膜を形成し、このゲート絶縁膜上に所定寸法のゲート電極を形成する工程と、
上記ゲート電極をマスクとして上記ウエル又は半導体基板の表面に略垂直に上記他方の導電型の不純物をイオン注入して、上記ソース側ＬＤＤ領域、ドレイン側ＬＤＤ領域を形成する工程と、
上記ゲート電極をマスクとして上記ウエル又は半導体基板の表面に上記ゲート電極に関して少なくとも両側斜め方向から上記一方の導電型の不純物をイオン注入して、上記ソース側ＬＤＤ領域、ドレイン側ＬＤＤ領域と上記ウエル又は半導体基板との境界に沿ってそれぞれ上記ソース側ＬＤＤ領域、ドレイン側ＬＤＤ領域を囲むように設けられた第１のソース側ハロー注入領域、第１のドレイン側ハロー注入領域を形成する工程と、
上記ゲート電極をマスクとして上記ウエル又は半導体基板の表面に上記ゲート電極に関してソース側斜め方向から上記他方の導電型の不純物をイオン注入して、上記ソース側ハロー注入領域のうち上記ゲート電極直下の部分のみを上記イオン注入による他方の導電型の不純物のカウンタードープによって第２のソース側ハロー注入領域に変える工程を有し、この工程後の第１のソース側ハロー注入領域と第２のソース側ハロー注入領域とが上記ソース側ハロー注入領域を構成し、
上記ゲート電極をマスクとして上記ウエル又は半導体基板の表面に上記ゲート電極に関してドレイン側斜め方向から上記一方の導電型の不純物をイオン注入して、上記ドレイン側ハロー注入領域のうち上記ゲート電極直下の部分のみを上記イオン注入による上記一方の導電型の不純物の追加によって第２のドレイン側ハロー注入領域に変える工程を有し、この工程後の第１のドレイン側ハロー注入領域と第２のドレイン側ハロー注入領域とが上記ドレイン側ハロー注入領域を構成し、
上記ゲート電極の両側に密着した絶縁膜からなるサイドウォールを形成する工程と、
上記ゲート電極およびサイドウォールをマスクとして上記ウエル又は半導体基板の表面に略垂直に上記他方の導電型の不純物をイオン注入して、上記ソース領域、ドレイン領域を形成する工程を有することを特徴とする絶縁ゲート型電界効果トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17962799A JP4481388B2 (ja) | 1999-06-25 | 1999-06-25 | 絶縁ゲート型電界効果トランジスタおよびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17962799A JP4481388B2 (ja) | 1999-06-25 | 1999-06-25 | 絶縁ゲート型電界効果トランジスタおよびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001007330A JP2001007330A (ja) | 2001-01-12 |
| JP4481388B2 true JP4481388B2 (ja) | 2010-06-16 |
Family
ID=16069082
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17962799A Expired - Lifetime JP4481388B2 (ja) | 1999-06-25 | 1999-06-25 | 絶縁ゲート型電界効果トランジスタおよびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4481388B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4257055B2 (ja) | 2001-11-15 | 2009-04-22 | 株式会社ルネサステクノロジ | 半導体集積回路装置の製造方法 |
| JP2005236233A (ja) * | 2004-02-23 | 2005-09-02 | Nec Electronics Corp | 半導体装置の製造方法 |
| US7393752B2 (en) * | 2005-07-25 | 2008-07-01 | Freescale Semiconductor, Inc. | Semiconductor devices and method of fabrication |
| JP2010153683A (ja) | 2008-12-26 | 2010-07-08 | Hitachi Ltd | 半導体装置 |
| JP5435720B2 (ja) * | 2009-12-21 | 2014-03-05 | パナソニック株式会社 | 半導体装置 |
| KR102256226B1 (ko) | 2017-08-02 | 2021-05-25 | 매그나칩 반도체 유한회사 | 낮은 소스-드레인 저항을 갖는 반도체 소자 및 그 제조 방법 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2848757B2 (ja) * | 1993-03-19 | 1999-01-20 | シャープ株式会社 | 電界効果トランジスタおよびその製造方法 |
| KR19980027761A (ko) * | 1995-10-24 | 1998-07-15 | 윌리엄 이. 힐러 | Mosfet 특성인 동작 및 채널 길이 제어 개선을 위한 복수의 포켓 주입 |
| JPH09246396A (ja) * | 1996-03-07 | 1997-09-19 | Hitachi Ltd | 半導体集積回路装置およびその製造方法 |
| JPH09252127A (ja) * | 1996-03-18 | 1997-09-22 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| JP3411209B2 (ja) * | 1998-03-17 | 2003-05-26 | シャープ株式会社 | 半導体装置の製造方法 |
| JP3708370B2 (ja) * | 1999-06-25 | 2005-10-19 | 富士通株式会社 | 半導体装置及びその製造方法 |
-
1999
- 1999-06-25 JP JP17962799A patent/JP4481388B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP2001007330A (ja) | 2001-01-12 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A711 | Notification of change in applicant |
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|
| RD04 | Notification of resignation of power of attorney |
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|
| A521 | Written amendment |
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|
| A621 | Written request for application examination |
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|
| RD02 | Notification of acceptance of power of attorney |
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|
| A977 | Report on retrieval |
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|
| A131 | Notification of reasons for refusal |
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|
| A521 | Written amendment |
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| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| A61 | First payment of annual fees (during grant procedure) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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