JP4479002B2 - Debugging system and method for equipment having CPU power saving function - Google Patents

Debugging system and method for equipment having CPU power saving function Download PDF

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Description

本発明は、省電力機能を有する組み込み機器の開発に適用して好適なＣＰＵの省電力機能を有する機器のデバッグシステムに関する。   The present invention relates to a debugging system for a device having a power saving function of a CPU suitable for application to development of an embedded device having a power saving function.

近年、組み込み機器の開発では、省電力機能が非常に重要であり、多くの場合実装されている。また、昨今の機能の高度化、複雑化に伴いソフトウエアの規模が肥大化している。そのような状況下でＣＰＵの省電力機能をまたいでデバッグを継続する必要があった。   In recent years, in the development of embedded devices, the power saving function is very important and is often implemented. In addition, with the recent advancement and complexity of functions, the scale of software has grown. Under such circumstances, it was necessary to continue debugging across the power saving function of the CPU.

また、デバッグ支援装置が、メモリ内のＯＳの制御表等を繰り返し参照して、タスク状態や資源状態等が特定の状態（アプリケーションプログラムの異常状態）である場合に所定時間をタイマー設定し、特定の状態でなくなればタイマー解除することにより、特定の状態が所定時間保たれた場合にデバッグ支援装置はタイマーのタイムアウト処理としてメッセージ表示やアプリケーションプログラム停止等のデバッグ支援用の動作を行うことが開示されている（例えば、特許文献１参照）。
特開２０００−２１５０８４号公報 In addition, the debugging support device repeatedly refers to the OS control table in the memory, and when the task state or resource state is in a specific state (abnormal state of the application program), a predetermined time is set as a timer and specified. It is disclosed that when a specific state is maintained for a predetermined time by canceling the timer if it is no longer in the state, the debug support device performs a debug support operation such as message display or application program stop as a timer timeout process. (For example, refer to Patent Document 1).
JP 2000-215084 A

しかしながら、組込機器などでＣＰＵの省電力機能が動作した場合、ターゲットのデバッグデーモンとの通信が途絶えタイムアウトするなどしてデバッグに支障をきたしていた。   However, when the power saving function of the CPU operates in an embedded device or the like, communication with the target debug daemon is interrupted and timeout occurs, causing trouble in debugging.

そこで本発明は、デバッグ・ターゲットのＣＰＵが省電力状態に移行してもデバッグを継続できるＣＰＵの省電力機能を有する機器のデバッグシステム及び方法を提供することを目的とする。   Accordingly, an object of the present invention is to provide a debugging system and method for a device having a power saving function of a CPU that can continue debugging even when a debug target CPU shifts to a power saving state.

上述の課題を解決するため、本発明は、ターゲットの省電力モード検出手段を設けて省電力状態を検出することにより、暴走などと明確に区別し、タイムアウトを抑制することを特徴とする。   In order to solve the above-described problems, the present invention is characterized by providing a target power-saving mode detection means and detecting a power-saving state, thereby clearly distinguishing from runaway and suppressing timeout.

図１は、本発明の概念を示し、デバッグ・ターゲット１０１は、省電力モード検出手段１０４を具備し、デバッガ（デバッグ装置）１０２と接続されている。この通信手段は例えば、電圧のＨ、Ｌなど単純な手段が考えられる。デバッグ・ターゲット１０１上でデバッグのための制御・通信を司るプログラムもしくはハードウエアであるデバッグ機能１０３が動作しており、これが外部のデバッガ１０２と接続されている。デバッガ１０２は、表示装置１０５と入力装置１０６及び記憶装置１０７を具備しており、デバッグ・ターゲット１０１のレジスタ、変数、メモリ、実行しているプログラムのソースコードを表示し、入力装置１０６を介してコマンドを入力することによりデバッグ機能を提供する。   FIG. 1 shows the concept of the present invention. A debug target 101 includes a power saving mode detection unit 104 and is connected to a debugger (debug device) 102. As the communication means, for example, simple means such as voltage H and L can be considered. A debug function 103 that is a program or hardware for controlling and communicating for debugging is operating on the debug target 101, and is connected to an external debugger 102. The debugger 102 includes a display device 105, an input device 106, and a storage device 107. The debugger 102 displays the registers, variables, and memory of the debug target 101, and the source code of the program being executed, via the input device 106. Provides debugging functions by entering commands.

デバッガ１０２とデバッグ機能１０３との通信は、デバッグ・ターゲット１０１が暴走したときなどのため、通信のタイムアウト時間が設けられている。よって、デバッグ・ターゲット１０１の省電力機能が働き省電力状態となった際に、デバッグ機能１０３との通信がタイムアウトする。そこで、省電力モード検出手段１０４によって省電力状態の検出を可能にし、デバッガ１０２は暴走などによるデバッグ機能１０３との通信障害とは区別可能になる。デバッグ・ターゲット１０１にて省電力機能が働いている時はタイムアウトしないようにすることで、デバッグの継続を可能とする。   The communication between the debugger 102 and the debug function 103 is provided with a communication timeout time, for example, when the debug target 101 runs away. Therefore, when the power saving function of the debug target 101 is activated and enters the power saving state, communication with the debugging function 103 times out. Therefore, the power saving mode detection unit 104 can detect the power saving state, and the debugger 102 can be distinguished from a communication failure with the debug function 103 due to runaway or the like. Debugging can be continued by preventing timeout when the power saving function is working in the debug target 101.

本発明による効果は、ＣＰＵが省電力状態に移行してもデバッグを継続できることにある。その理由は、デバッガが省電力状態を認知し、デバッグ・ターゲットの異常か否かの判別が可能なためである。   The effect of the present invention is that debugging can be continued even when the CPU shifts to a power saving state. This is because the debugger recognizes the power saving state and can determine whether the debug target is abnormal.

次に、本発明の最良の形態について図面を参照して説明する。   Next, the best mode of the present invention will be described with reference to the drawings.

図２は、本発明の第１実施例の構成を示す。デバッグ・ターゲット２０１は、ＣＰＵ２０６とＩ／Ｆとして１０ＢＡＳＥ−Ｔ２０７を備え、電源回路２０４および汎用ＩＯポートであるＧＰＩＯ２０５、および消費電流検出手段２０３を具備する。パーソナルコンピュータ２０２は、ＣＰＵ２１２、表示装置２１３、入力装置２１０、Ｉ／Ｆとして１０ＢＡＳＥ−Ｔ２１１およびパラレルポート２０８を具備し、デバッガプログラム２０９が走ることによりデバッガとして機能する。デバッグ・ターゲット２０１ではデバッグ対象プログラム２１４とデバッグ機能を提供するソフトウエアであるデバッグデーモンプログラム２１５が実行されている。   FIG. 2 shows the configuration of the first embodiment of the present invention. The debug target 201 includes a CPU 206 and 10BASE-T 207 as an I / F, and includes a power supply circuit 204, a GPIO 205 which is a general-purpose IO port, and a consumption current detection unit 203. The personal computer 202 includes a CPU 212, a display device 213, an input device 210, 10BASE-T 211 as an I / F, and a parallel port 208, and functions as a debugger when a debugger program 209 runs. In the debug target 201, a debug target program 214 and a debug daemon program 215 which is software providing a debugging function are executed.

次に、図３及び図４のフローチャートを参照して本実施例の動作について詳細に説明する。図３はデバッグ・ターゲット２０１の動作状態の遷移をあらわしたものである。通常動作モードから省電力モードに移行した際に、消費電流検出手段２０３の出力はＨからＬへ、省電力モードから通常動作モードへ移行した際に、消費電流検出手段２０３の出力はＬからＨへ変化する。本実施例ではＣＰＵ２０６が、ＧＰＩＯポート２０５により、電源回路２０４を操作することにより実現している。通常は何らかの割り込みを検出し、通常動作状態へ復帰する。   Next, the operation of this embodiment will be described in detail with reference to the flowcharts of FIGS. FIG. 3 shows the transition of the operation state of the debug target 201. When shifting from the normal operation mode to the power saving mode, the output of the current consumption detecting means 203 changes from H to L, and when changing from the power saving mode to the normal operation mode, the output of the current consumption detecting means 203 changes from L to H. To change. In this embodiment, the CPU 206 is realized by operating the power supply circuit 204 through the GPIO port 205. Normally, some interrupt is detected and the normal operation state is restored.

デバッガ２０２は、通常１０ＢＡＳＥ−Ｔ２１１を通じてデバッグ・ターゲット２０１上で実行されているデバッグデーモンプログラム２１５と通信している。図４は、デバッガ２０２がデバッグデーモンプログラム２１５から応答が返ってこないタイムアウト時における動作を示したものである。タイムアウト発生後（Ｓ４０１）、パラレルポート２０８で消費電流検出手段２０３の出力を確認する（Ｓ４０２）。もし、Ｈであれば（Ｓ４０３）、デーモンの異常などが考えられ、エラー処理を行う（Ｓ４０４）。エラー処理としては、表示装置２１３にエラーメッセージを表示する等である。もし、Ｌであれば、省電力モードと判断して、通常動作状態へ復帰するまで、つまりＨになるまでポーリングし続け、状態の確認を続ける（Ｓ４０５）。   The debugger 202 communicates with the debug daemon program 215 that is normally executed on the debug target 201 through 10BASE-T211. FIG. 4 shows an operation at the time of timeout when the debugger 202 does not receive a response from the debug daemon program 215. After the time-out occurs (S401), the output of the consumption current detecting means 203 is confirmed at the parallel port 208 (S402). If it is H (S403), a daemon abnormality is considered, and error processing is performed (S404). Error processing includes displaying an error message on the display device 213, and the like. If it is L, the power saving mode is determined, and polling is continued until the normal operation state is restored, that is, until the state becomes H, and the state confirmation is continued (S405).

ＣＰＵ２０６が、省電力モードに移行すると、その動作状態を出力するモード出力端子を有する場合、そのモード出力を検出して省電力モード検出手段とすることもできる。なお、省電力モードとして、以下のモードがある。
１．スタンバイ・モード：割り込み回路やタイマーなどの一部の周辺回路を除き、演算器などへのクロック供給を停止する。レジスタの内容は保持したままである。
２．サスペンド・モード：割り込み回路を除き、内部回路への動作電圧の印加も停止する。このモードに移行する前に、レジスタの内容はメモリ又はディスクへ退避する。 When the CPU 206 has a mode output terminal for outputting the operation state when the CPU 206 shifts to the power saving mode, the mode output can be detected and used as a power saving mode detecting means. Note that the power saving mode includes the following modes.
1. Standby mode: The clock supply to the arithmetic unit is stopped except for some peripheral circuits such as an interrupt circuit and a timer. The register contents are retained.
2. Suspend mode: Stops application of operating voltage to internal circuits except for interrupt circuits. Before shifting to this mode, the register contents are saved to memory or disk.

図５は、本発明の第２実施例の構成を示す。本実施例では、デバッグ・ターゲット５０１は、ＣＰＵ５０６とデバッグ機能としてハードウエアであるＯＣＤ(On Chip Debug)５０７を備え、電源回路５０４および汎用ＩＯポートであるＧＰＩＯ５０５、および消費電流検出手段５０３を具備する。パーソナルコンピュータ５０２は、ＣＰＵ５１２、表示装置５１３、入力装置５１０、Ｉ／ＦとしてＩＣＥ(In Circuit Emulator)５１１およびパラレルポート５０８を具備し、デバッガプログラム５０９が走ることによりデバッガとして機能する。デバッグ・ターゲット５０１ではデバッグ対象プログラム５１４が実行されている。ＯＣＤ５０７とＩＣＥ５１１の接続はたとえがＪＴＡＧをあげることが出来る。また、ＩＣＥ５１１とパーソナルコンピュータ５０２との接続はＵＳＢ、イーサネット（富士ゼロックス株式会社の登録商標）などをあげることが出来る。   FIG. 5 shows the configuration of the second embodiment of the present invention. In this embodiment, the debug target 501 includes a CPU 506 and an OCD (On Chip Debug) 507 that is hardware as a debugging function, and includes a power supply circuit 504, a GPIO 505 that is a general-purpose IO port, and a consumption current detection unit 503. . The personal computer 502 includes a CPU 512, a display device 513, an input device 510, an ICE (In Circuit Emulator) 511 and a parallel port 508 as an I / F, and functions as a debugger by running a debugger program 509. A debug target program 514 is executed in the debug target 501. The connection between OCD507 and ICE511 can be JTAG. The connection between the ICE 511 and the personal computer 502 can be USB, Ethernet (registered trademark of Fuji Xerox Co., Ltd.), or the like.

本実施例は、第１実施例と比べ、デバッグ機能を提供するものがソフトウエアか、ハードウエアかの違いだけで動作は変わらない。   Compared with the first embodiment, the operation of the present embodiment is not changed by only the difference between the software and hardware that provide the debugging function.

デバッガ５０２は、通常ＩＣＥ５１１を通じてデバッグ・ターゲット５０１上で動作しているＯＣＤ５１５と通信している。図４を用いて、デバッガ５０２がＯＣＤ５１５から応答が返ってこないタイムアウト時における動作を説明する。タイムアウト発生後（Ｓ４０１）、パラレルポート５０８で消費電流検出手段５０３の出力を確認する（Ｓ４０２）。もし、Ｈであれば（Ｓ４０３）、デバッグ・ターゲット５０１の異常などが考えられ、エラー処理を行う（Ｓ４０４）。エラー処理としては、表示装置５１３にエラーメッセージを表示する等である。もし、Ｌであれば、省電力モードと判断して、通常動作状態へ復帰するまで、つまりＨになるまでポーリングし続け、状態の確認を続ける（Ｓ４０５）。   The debugger 502 communicates with the OCD 515 operating on the debug target 501 through the normal ICE 511. With reference to FIG. 4, the operation at the time-out when the debugger 502 does not return a response from the OCD 515 will be described. After the occurrence of timeout (S401), the output of the consumption current detecting means 503 is confirmed at the parallel port 508 (S402). If it is H (S403), an error of the debug target 501 is considered, and error processing is performed (S404). The error processing includes displaying an error message on the display device 513. If it is L, the power saving mode is determined, and polling is continued until the normal operation state is restored, that is, until the state becomes H, and the state confirmation is continued (S405).

本発明の概念図である。It is a conceptual diagram of this invention. 本発明の第１実施例の構成図である。It is a block diagram of 1st Example of this invention. デバッグ・ターゲットの動作状態の遷移図である。It is a transition diagram of the operation state of a debug target. デバッガのタイムアウト発生時の動作を示すフローチャートである。It is a flowchart which shows the operation | movement at the time of timeout occurrence of a debugger. 本発明の第２実施例の構成図である。It is a block diagram of 2nd Example of this invention.

符号の説明Explanation of symbols

１０１ デバッグ・ターゲット
１０２ デバッガ
１０３ デバッグ機能
１０４ 省電力モード検出手段
１０５ 表示装置
１０６ 入力装置
１０７ 記憶装置 101 Debug Target 102 Debugger 103 Debug Function 104 Power Saving Mode Detection Unit 105 Display Device 106 Input Device 107 Storage Device

Claims (4)

ＣＰＵの省電力機能を有するデバッグ・ターゲットにデバッグ装置を接続したデバッグシステムであって、
省電力モードでは前記ＣＰＵの一部機能が停止され省電力状態となり、前記応答が出力されない状態となり、
前記デバッグ・ターゲットは、前記ＣＰＵの省電力モードを検出して前記デバッグ装置へ第１の信号線を介して検出信号を出力する省電力モード検出手段を有し、
前記デバッグ・ターゲットと前記デバッグ装置とは第２の信号線を介して通信を行い、
前記デバッグ装置は、デバッグ中に前記デバッグ・ターゲットから前記第２の信号線を介した応答が返ってこないタイムアウトが発生すると、前記省電力モード検出手段の検出信号を確認して、前記デバッグ・ターゲットが省電力モードならば、前記デバッグ・ターゲットが通常モードになるまでその状態の確認を続け、前記デバッグ・ターゲットが省電力モードでなければ、エラー処理を行う、ＣＰＵの省電力機能を有する機器のデバッグシステム。 A debug system in which a debug device is connected to a debug target having a CPU power saving function,
In the power saving mode, a part of the functions of the CPU is stopped to enter a power saving state, and the response is not output.
It said debug target has a power saving mode detecting means for outputting a detection signal via the by detecting the power-saving mode of the CPU first signal line to the debugging unit,
The debug target communicates with the debug device via a second signal line,
The debugging device checks the detection signal of the power saving mode detection means when a timeout occurs in which a response is not returned from the debugging target via the second signal line during debugging, and the debugging target detects the debugging target. If the device is in the power saving mode, the status of the debug target is continuously checked until it enters the normal mode. If the debug target is not in the power saving mode, error processing is performed. Debug system. 前記省電力モード検出手段は、前記デバッグ・ターゲットの電源回路の消費電流の減少を検出することによってＣＰＵの省電力モードを検出することを特徴とする請求項１記載のＣＰＵの省電力機能を有する機器のデバッグシステム。   2. The CPU power saving function according to claim 1, wherein the power saving mode detecting means detects a power saving mode of the CPU by detecting a decrease in current consumption of the power supply circuit of the debug target. Device debugging system. ＣＰＵの省電力機能を有するデバッグ・ターゲットにデバッグ装置を接続したシステムのデバッグ方法であって、
省電力モードでは前記ＣＰＵの一部機能が停止され省電力状態となり、前記応答が出力されない状態となり、
前記デバッグ・ターゲットは、前記ＣＰＵの省電力モードを検出して前記デバッグ装置へ第１の信号線を介して検出信号を出力し、
前記デバッグ・ターゲットと前記デバッグ装置とは第２の信号線を介して通信を行い、
前記デバッグ装置は、デバッグ中に前記デバッグ・ターゲットから前記第２の信号線を介した応答が返ってこないタイムアウトが発生すると、前記デバッグ・ターゲットのＣＰＵの省電力モード検出信号を確認して、前記デバッグ・ターゲットが省電力モードならば、前記デバッグ・ターゲットが通常モードになるまでその状態の確認を続け、前記デバッグ・ターゲットが省電力モードでなければ、エラー処理を行う、
ＣＰＵの省電力機能を有する機器のデバッグ方法。 A debugging method of a system in which a debugging device is connected to a debugging target having a CPU power saving function,
In the power saving mode, a part of the functions of the CPU is stopped to enter a power saving state, and the response is not output.
The debug target detects a power saving mode of the CPU and outputs a detection signal to the debug device via a first signal line;
The debug target communicates with the debug device via a second signal line,
When a time-out occurs in which no response is returned from the debug target via the second signal line from the debug target during debugging, the debug device checks the power-saving mode detection signal of the CPU of the debug target, and If the debug target is in the power saving mode, the confirmation of the state is continued until the debug target is in the normal mode, and if the debug target is not in the power saving mode, error processing is performed .
A method for debugging a device having a CPU power saving function. 前記デバッグ・ターゲットの電源回路の消費電流の減少を検出することによってＣＰＵの省電力モードを検出することを特徴とする請求項３記載のＣＰＵの省電力機能を有する機器のデバッグ方法。 4. The method of debugging a device having a CPU power saving function according to claim 3 , wherein the CPU power saving mode is detected by detecting a decrease in current consumption of the power supply circuit of the debug target.
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