JP4478169B2 - Semiconductor device - Google Patents
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Description
本発明は、パワーMOSFETやIGBT(Insulated gate bipolar transistor)等の絶縁ゲート型半導体装置に係り、特に、保護機能をチップ上に具備する絶縁ゲート型半導体装置の信頼性向上を図った電力用絶縁ゲート型半導体装置に関する。 The present invention relates to an insulated gate semiconductor device such as a power MOSFET or an IGBT (Insulated gate bipolar transistor), and more particularly, to an insulated gate for power with improved reliability of an insulated gate semiconductor device having a protection function on a chip. The present invention relates to a type semiconductor device.
パワーMOSFETと称されている大電力を扱う絶縁ゲート型電界効果トランジスタにおいて、その信頼性向上のために同一チップ上に過熱遮断回路を内蔵した例が、特開昭63−229758号公報に開示されている。この従来例では外部ゲート端子と外部ソース端子との間に抵抗とツェナーダイオードを直列接続し、前記ツェナーダイオードの両端に定電圧を発生させ、この両端の外部ソース端子側に抵抗を接続し、外部ゲート端子側にダイオードを接続し、前記抵抗とダイオードの分圧変動で温度検出を行っている。素子過熱時には前記抵抗の両端にゲートとソースを接続した保護回路用MOSFETがオンし、本体のパワーMOSFETを遮断させる。この従来の過熱遮断回路では、外部ゲート電圧変動に対する前記保護回路用nチャネルMOSFETのゲート・ソース間電圧変動が大きいため、ゲート電圧の変動が過熱遮断温度の変動に結び付きやすい。
上記従来技術においては、ゲート電圧の変動に対する遮断温度の変動を低減するため定電圧回路には前記ツェナーダイオードだけを用いていた。しかし、本発明者等の検討により、以下のことが明らかとなった。 In the above prior art, only the Zener diode is used in the constant voltage circuit in order to reduce the fluctuation of the cutoff temperature with respect to the fluctuation of the gate voltage. However, as a result of studies by the present inventors, the following has become clear.
(課題1)ツェナーダイオードの場合、耐圧が7V程度以下になるとソフトブレークダウンする。このため、外部ゲート電圧が5V前後で使用する場合には遮断温度が外部ゲート電圧の変動を受けやすくなる。したがって、素子のばらつきも考慮すると外部ゲート端子に許容される電圧範囲は4Vから7V程度以下と狭くなる。 (Problem 1) In the case of a Zener diode, a soft breakdown occurs when the breakdown voltage is about 7 V or less. For this reason, when the external gate voltage is used at around 5 V, the cutoff temperature is likely to be subject to fluctuations in the external gate voltage. Therefore, the voltage range allowed for the external gate terminal is narrowed to about 4V to 7V or less in consideration of device variations.
(課題2)ゲート電圧が負になったときには外部ドレイン端子から外部ゲート端子へ寄生バイポーラトランジスタの動作によるリーク電流が流れるため、ソースフォロア回路には使用できない。 (Problem 2) When the gate voltage becomes negative, a leakage current due to the operation of the parasitic bipolar transistor flows from the external drain terminal to the external gate terminal, and therefore cannot be used in the source follower circuit.
(課題3)ドレイン電圧が負になると寄生バイポーラトランジスタの動作により保護回路用のMOSFETのドレインから外部ソース端子に電流が流れる。 (Problem 3) When the drain voltage becomes negative, current flows from the drain of the MOSFET for the protection circuit to the external source terminal by the operation of the parasitic bipolar transistor.
(課題4)負荷短絡事故のときのように急激にドレイン電流が流れる場合には、ソースパッド部が最も温度が高くなるため温度検出素子の位置はソースパッドとの位置関係で決定する必要がある。 (Problem 4) When a drain current flows suddenly as in the case of a load short-circuit accident, the temperature of the source pad portion becomes the highest, so the position of the temperature detection element needs to be determined by the positional relationship with the source pad. .
本発明は上記の如き検討結果を基になされたものであり、その目的とするところは信頼性が高く使い勝手が良い保護回路機能を備えた絶縁ゲート型半導体装置を提供することにある。 The present invention has been made based on the above examination results, and an object of the present invention is to provide an insulated gate semiconductor device having a protection circuit function that is highly reliable and easy to use.
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。 The above and other objects and novel features of the present invention will be apparent from the description of this specification and the accompanying drawings.
上記目的を達成するために、本発明の一実施形態による絶縁ゲート型半導体装置は、
(手段1) 電力用絶縁ゲート型半導体素子(M9)と、
該電力用絶縁ゲート型半導体素子のゲート電流を制御する保護回路用MOSFET(M1〜M7)と、
第1のダイオード(D2a〜D2f)の順方向電圧を利用した定電圧回路と、
該定電圧回路の電源電圧の上限を制限する電圧制限手段(D1とD0a〜D0d)とを具備し、
該電圧制限手段の電力が前記電力用絶縁ゲート型半導体素子の外部ゲート端子から供給されることを特徴とするものである(図1)。
In order to achieve the above object, an insulated gate semiconductor device according to an embodiment of the present invention includes:
(Means 1) Power insulated gate semiconductor element (M9);
MOSFET for protection circuit (M1 to M7) for controlling the gate current of the insulated gate semiconductor element for power,
A constant voltage circuit using a forward voltage of the first diodes (D2a to D2f);
Voltage limiting means (D1 and D0a to D0d) for limiting the upper limit of the power supply voltage of the constant voltage circuit;
The power of the voltage limiting means is supplied from the external gate terminal of the insulated gate semiconductor device for power (FIG. 1).
(手段2) 電力用絶縁ゲート型半導体素子(M9)と、
該電力用絶縁ゲート型半導体素子を制御する保護回路用MOSFET(M1〜M7)と、
上記保護回路用MOSFETのドレイン・ボディ間ダイオードと逆方向に接続された第3のダイオード(D5〜D7)と、
前記電力用半導体素子の外部ゲート端子と外部ソース端子(外部エミッタ端子)の間に接続された第4のダイオード(D0a〜D0d)を具備し、
外部ゲート端子電圧が変化しても上記第3のダイオードが降伏しないように上記第4のダイオードに電流が流れ外部ゲート端子と外部ソース端子の電圧をクランプすることを特徴とするものである(図1)。
(Means 2) Power insulated gate semiconductor element (M9);
MOSFETs (M1 to M7) for protection circuits that control the insulated gate semiconductor elements for power,
A third diode (D5 to D7) connected in a reverse direction to the drain-body diode of the protection circuit MOSFET;
A fourth diode (D0a to D0d) connected between an external gate terminal and an external source terminal (external emitter terminal) of the power semiconductor element;
A current flows through the fourth diode so that the third diode does not breakdown even if the external gate terminal voltage changes, and the voltage of the external gate terminal and the external source terminal is clamped (see FIG. 1).
(手段3) 外部ドレイン電圧が負になったときに前記第1の保護回路用MOSFET(M1)のゲート・ソース間電圧を低減する手段を設けたことを特徴とするものである(図1)。 (Means 3) A means for reducing the gate-source voltage of the first protection circuit MOSFET (M1) when the external drain voltage becomes negative is provided (FIG. 1). .
(手段4) 電力用絶縁ゲート型半導体素子と、
温度検出回路と、
規定温度以上に達したときに上記電力用絶縁ゲート型半導体素子の電流を制限するゲート遮断回路とを具備する絶縁ゲート型半導体装置において、
前記温度検出回路に用いる温度検出用素子を前記温度検出用素子以外の保護回路領域と前記電力用絶縁ゲート型半導体素子の外部ソース端子用パッドの間の領域(P1〜P7で包含する領域)に形成したことを特徴とするものである(図2)。さらに限定するならば、上記温度検出用素子を上記電力用絶縁ゲート型半導体素子の外部ソース端子用パッドから300μm以内のところに配置したことを特徴とするものである(図2)。
(Means 4) Insulated gate semiconductor element for power,
A temperature detection circuit;
In an insulated gate semiconductor device comprising a gate cut-off circuit that limits a current of the insulated gate semiconductor element for power when the temperature exceeds a specified temperature,
The temperature detection element used in the temperature detection circuit is formed in a region (a region included in P1 to P7) between the protection circuit region other than the temperature detection device and the external source terminal pad of the power insulated gate semiconductor device. It is characterized by having been formed (FIG. 2). More specifically, the temperature detecting element is arranged within 300 μm from the external source terminal pad of the power insulated gate semiconductor element (FIG. 2).
本発明の代表的な実施形態では、
(作用1) 第1のダイオード(D2a〜D2f)の順方向電圧により3V程度の定電圧を発生し、外部ゲート電圧が10V程度以上になった場合には逆方向接続ダイオード等(D1とD0a〜D0d)により上記定電圧回路のゲート電圧依存性を抑制できる(図1)。
In an exemplary embodiment of the invention,
(Operation 1) When a forward voltage of the first diodes (D2a to D2f) generates a constant voltage of about 3V and the external gate voltage becomes about 10V or more, a reverse connection diode or the like (D1 and D0a to D0d) can suppress the gate voltage dependence of the constant voltage circuit (FIG. 1).
(作用2) D5〜D7、D0a〜D0の耐圧と順方向電圧降下が次式を満足する場合、保護回路用MOSFET(M1からM7)のドレイン・ボディ間ダイオードが順バイアスされることが防止でき、パワーMOSFETのドレインからゲートへ寄生バイポーラトランジスタの動作により電流が流れることを防止できる。
BV(D5)、BV(D6)、BV(D7)>Vf(D0a)+BV(D0b)+Vf(D0c)+Vf(D0d)(図1)
(作用3) 遮断回路が働いた状態でパワーMOSFETのドレイン電圧が負になると寄生バイポーラトランジスタが動作し、最悪の場合ラッチ情報が消失する。その後、パワーMOSFETのドレイン電圧が正になっても、チップが冷却してない場合には遮断回路を動作させなければならないがM5の追加によりパワーMOSFETのドレイン電圧が負になった場合にM5のドレイン電圧はゼロボルトに向かうため、M1はオフしやすくする。このため、遮断回路が働きやすくなる(図1)。
(Operation 2) When the breakdown voltage and the forward voltage drop of D5 to D7 and D0a to D0 satisfy the following formula, it is possible to prevent the drain-body diode of the MOSFET for protection circuit (M1 to M7) from being forward-biased. The current can be prevented from flowing from the drain to the gate of the power MOSFET by the operation of the parasitic bipolar transistor.
BV (D5), BV (D6), BV (D7)> Vf (D0a) + BV (D0b) + Vf (D0c) + Vf (D0d) (FIG. 1)
(Operation 3) When the drain voltage of the power MOSFET becomes negative with the cutoff circuit activated, the parasitic bipolar transistor operates, and in the worst case, the latch information is lost. After that, even if the drain voltage of the power MOSFET becomes positive, the cutoff circuit must be operated if the chip is not cooled. However, if the drain voltage of the power MOSFET becomes negative due to the addition of M5, Since the drain voltage goes to zero volts, M1 is easily turned off. For this reason, the interruption circuit is easy to work (FIG. 1).
(作用4) 通常のパワーMOSFETの場合、半導体表面には金属電極層が1層だけである。この1層の金属電極層でパワーMOSFETのソース電極層と温度検出用素子等の回路配線を形成する必要がある。温度検出用素子を前記温度検出用素子以外の保護回路領域と前記電力用絶縁ゲート型半導体素子の外部ソース端子用パッドの間の領域に形成することにより、負荷短絡事故の場合に半導体チップ内で最も温度が上昇しやすいソースパッド近傍に温度検出用素子を近づけられると同時に、パワーMOSFETのソース電極層が寸断されにくくなるためソース電極層の抵抗増加を防止できる。 (Operation 4) In the case of a normal power MOSFET, there is only one metal electrode layer on the semiconductor surface. It is necessary to form a circuit wiring such as a source electrode layer of the power MOSFET and a temperature detecting element with this one metal electrode layer. By forming the temperature detection element in a region between the protection circuit area other than the temperature detection element and the external source terminal pad of the power insulated gate semiconductor element, in the case of a load short-circuit accident, in the semiconductor chip The temperature detection element can be brought close to the vicinity of the source pad where the temperature is most likely to rise, and at the same time, the source electrode layer of the power MOSFET is hardly cut off, so that an increase in resistance of the source electrode layer can be prevented.
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。 Among the inventions disclosed in the present application, effects obtained by typical ones will be briefly described as follows.
高信頼で使い勝手の良い保護回路内蔵パワーMOSFETやIGBTのを提供できる。 It is possible to provide a power MOSFET or IGBT with a built-in protection circuit that is highly reliable and easy to use.
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。 Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. Note that components having the same function are denoted by the same reference symbols throughout the drawings for describing the embodiment, and the repetitive description thereof will be omitted.
以下、本発明の実施の形態を図面を参照して、より詳細に説明する。 Hereinafter, embodiments of the present invention will be described in more detail with reference to the drawings.
図1は本発明の第1の実施の形態の半導体装置の回路図である。本発明の半導体装置はパワーMOSFET部(M9)の過熱または過電流による素子破壊を防止するために、M9と同一チップ上に過熱保護ならびに過電流保護回路を内蔵している。 FIG. 1 is a circuit diagram of a semiconductor device according to a first embodiment of the present invention. The semiconductor device of the present invention incorporates overheat protection and overcurrent protection circuits on the same chip as M9 in order to prevent element destruction due to overheating or overcurrent of the power MOSFET portion (M9).
本実施の形態の半導体装置は、ゲート保護回路、定電圧回路、温度検出回路、ラッチ回路、ゲート遮断回路、過電流保護回路そしてパワーMOSFETから構成される。 The semiconductor device of this embodiment includes a gate protection circuit, a constant voltage circuit, a temperature detection circuit, a latch circuit, a gate cutoff circuit, an overcurrent protection circuit, and a power MOSFET.
温度検出回路は温度検出用素子として多結晶シリコンダイオードD3a〜D3gを用いている。本実施の形態の多結晶シリコンダイオードの順方向電圧Vfは一個当り約−1.5mV/℃の温度特性を有する。このため、チップ温度が上昇すると多結晶シリコン抵抗R1と多結晶シリコンダイオードD3a〜D3gの接続点の電圧が低下し、この電圧がM1のしきい電圧以下に下がるとM1がオフし、遮断回路が動作する。 The temperature detection circuit uses polycrystalline silicon diodes D3a to D3g as temperature detection elements. The forward voltage Vf of the polycrystalline silicon diode of this embodiment has a temperature characteristic of about −1.5 mV / ° C. per one. Therefore, when the chip temperature rises, the voltage at the connection point between the polycrystalline silicon resistor R1 and the polycrystalline silicon diodes D3a to D3g decreases, and when this voltage falls below the threshold voltage of M1, M1 is turned off, and the cutoff circuit is turned off. Operate.
ラッチ回路の抵抗R4は抵抗R3より約1桁程度高く設定する。このため、半導体チップが高温になっていない場合にはゲート端子に正の電圧が印加されると、ラッチ回路の出力は低電位になりゲート遮断回路は働かない。 The resistance R4 of the latch circuit is set higher by about one digit than the resistance R3. For this reason, when the semiconductor chip is not at a high temperature and the positive voltage is applied to the gate terminal, the output of the latch circuit becomes low potential and the gate cutoff circuit does not work.
ゲート遮断回路では、温度検出回路により温度上昇が検出され、ラッチ回路の出力が低電位から高電位になった時、M6がオンし、パワーMOSFETM9をオフする。一旦過熱遮断回路が動作するとラッチ回路の出力が高電位になり遮断状態が保持されるため、チップ温度が低下してもM9のゲート電圧は低電位に保持する。パワーMOSFETM9を再びオンさせるためには一旦外部ゲート端子の電圧をゼロボルト付近まで低下し、ラッチ回路をリセットする必要がある。 In the gate cutoff circuit, when a temperature rise is detected by the temperature detection circuit and the output of the latch circuit changes from a low potential to a high potential, M6 is turned on and the power MOSFET M9 is turned off. Once the overheat cutoff circuit operates, the output of the latch circuit becomes a high potential and the cutoff state is maintained, so that the gate voltage of M9 is held at a low potential even when the chip temperature is lowered. In order to turn on the power MOSFET M9 again, it is necessary to once reduce the voltage of the external gate terminal to near zero volts and reset the latch circuit.
過電流保護回路はメイン用MOSFETM9の約1000分の1程度以下のゲート幅(例えば900μm)を有するセンス用MOSFETM8のドレイン電流でM9のドレイン電流をモニタし、M9に過電流が流れた場合にはM7がオンし、M9のゲート電圧を下げてM9のドレイン電流を制限する。 The overcurrent protection circuit monitors the drain current of M9 with the drain current of the sense MOSFET M8 having a gate width (for example, 900 μm) which is about 1/1000 or less than that of the main MOSFET M9. M7 is turned on, and the gate voltage of M9 is lowered to limit the drain current of M9.
本実施の形態の第1の特徴は、ゲート端子の正電圧を20V以下に制限するゲート保護用多結晶シリコンダイオードD0a、D0c、D0dの他に多結晶シリコンダイオードD2a〜D2fの順方向電圧を利用した定電圧回路を設け、この電圧Vz1を用いて温度検出回路を動作している点にある。また、本実施の形態では温度検出回路のゲート電圧依存性をさらに低減するために、多結晶シリコンダイオードD1によりVz2を約8V以下に制限している点にある。なお、本実施の形態では定電圧回路用のダイオードD2a〜D2fと温度検出用のダイオードD3a〜D3gが同一方向に配列されているためダイオードの素子ばらつきを相殺するように働くという効果がある。 The first feature of the present embodiment is that the forward voltage of the polycrystalline silicon diodes D2a to D2f is used in addition to the polycrystalline silicon diodes D0a, D0c, and D0d for gate protection that limit the positive voltage of the gate terminal to 20V or less. The constant voltage circuit is provided, and the temperature detection circuit is operated using the voltage Vz1. In this embodiment, in order to further reduce the gate voltage dependency of the temperature detection circuit, Vz2 is limited to about 8 V or less by the polycrystalline silicon diode D1. In this embodiment, the diodes D2a to D2f for constant voltage circuits and the diodes D3a to D3g for temperature detection are arranged in the same direction, so that there is an effect of canceling out element variations of the diodes.
ダイオードの降伏特性は耐圧が6V程度以下ではソフトブレークダウンとなり良好な定電圧回路が得られない。本実施の形態では多結晶シリコンの順方向電圧を利用することによりゲート端子電圧の変化に対するVz1の変化を抑制し、3V程度以下に定電圧化できた。このため、過熱遮断回路が正常動作するゲート端子電圧の下限値を従来の4V程度から3V程度に拡大できるという効果がある。さらに、多結晶シリコンダイオードD1の降伏電圧を利用した定電圧化手段は、Vz1のゲート端子依存性を低減するのみでなく、温度検出回路の出力電源電圧Vz2のゲート端子電圧依存性を抑えることができた。このため、過熱遮断回路が正常動作するゲート端子電圧の上限値は従来の7V程度から18V以上に拡大できるという効果がある。 The breakdown characteristics of the diode are soft breakdown when the withstand voltage is about 6 V or less, and a good constant voltage circuit cannot be obtained. In this embodiment, the change in Vz1 with respect to the change in the gate terminal voltage is suppressed by using the forward voltage of the polycrystalline silicon, and the voltage can be kept constant at about 3V or less. For this reason, there is an effect that the lower limit value of the gate terminal voltage at which the overheat cutoff circuit normally operates can be expanded from about 4V to about 3V. Furthermore, the constant voltage means using the breakdown voltage of the polycrystalline silicon diode D1 not only reduces the dependency of Vz1 on the gate terminal, but also suppresses the dependency of the output power supply voltage Vz2 on the temperature detection circuit on the gate terminal voltage. did it. Therefore, there is an effect that the upper limit value of the gate terminal voltage at which the overheat cutoff circuit normally operates can be expanded from about 7V to 18V or more.
図11に本発明の定電圧回路がある場合と定電圧回路がない従来回路の場合に関して遮断温度のゲート端子電圧依存性を示す。本発明の定電圧回路の内蔵化により外部ゲート端子電圧が変化したときの遮断温度の変動が抑えられるため信頼性向上が図れ、使用可能なゲート電圧範囲が拡大することにより使い勝手が向上するという効果がある。具体的には、従来はゲート電圧を3V変化させただけで遮断温度は20℃程度変化していたが、本発明によればゲート電圧を10V以上変化させるまで同レベルの遮断温度変化はない。すなわち、本発明によれば、製造マージンを考慮したときゲート電圧を10V変化させたときの遮断温度の変化を30℃以下に抑えられる。よって、5V電源用にも12V電源用にも同一素子で使用できるため使い勝手が向上し、信頼性も向上するという効果がある。 FIG. 11 shows the dependence of the cutoff temperature on the gate terminal voltage in the case where the constant voltage circuit of the present invention is provided and in the case of the conventional circuit without the constant voltage circuit. By incorporating the constant voltage circuit of the present invention, the fluctuation of the cutoff temperature when the external gate terminal voltage changes can be suppressed, so that the reliability can be improved and the usability can be improved by expanding the usable gate voltage range. There is. Specifically, in the past, the cut-off temperature changed by about 20 ° C. only by changing the gate voltage by 3 V, but according to the present invention, there is no change in cut-off temperature at the same level until the gate voltage is changed by 10 V or more. That is, according to the present invention, the change in the cutoff temperature when the gate voltage is changed by 10 V when the manufacturing margin is taken into consideration can be suppressed to 30 ° C. or less. Therefore, since the same element can be used for both the 5V power supply and the 12V power supply, the usability is improved and the reliability is improved.
本実施の形態の第2の特徴は、温度検出回路の入力電源電圧Vz1より温度検出回路の出力電源電圧Vz2を高くするため抵抗R0cを設けている点である。Vz1は外部ゲート端子電圧が3V程度に下がった場合でも過熱遮断回路が正常動作できるように低い値で定電圧化する必要がある。これに対し、Vz2はラッチ回路を高速動作するためにM2のゲートにはVz1より高い電圧を印加しなければならない。 The second feature of the present embodiment is that a resistor R0c is provided to make the output power supply voltage Vz2 of the temperature detection circuit higher than the input power supply voltage Vz1 of the temperature detection circuit. Vz1 needs to be constant at a low value so that the overheat cutoff circuit can operate normally even when the external gate terminal voltage drops to about 3V. On the other hand, Vz2 must apply a voltage higher than Vz1 to the gate of M2 in order to operate the latch circuit at high speed.
本実施の形態の第3の特徴は、温度検出用のMOSFETM1のチャネル長をゲート遮断回路用MOSFETM6のチャネル長より長くしている点である。すなわち、M1のチャネル長はしきい電圧のばらつきが充分小さくなるように長く取り、温度検出精度を向上するのに対し、しきい電圧のばらつきが遮断温度の変動に影響が小さいM6のチャネル長は短くして電流駆動能力を増加する。これにより、遮断温度精度の劣化を防止したまま保護回路部の面積低減が図れるという効果がある。なお、M6のしきい電圧をM1のしきい電圧より低くした場合にも同様の効果が図れる。 The third feature of the present embodiment is that the channel length of the temperature detection MOSFET M1 is made longer than the channel length of the gate cutoff circuit MOSFET M6. That is, the channel length of M1 is set to be long so that the variation in threshold voltage becomes sufficiently small, and the temperature detection accuracy is improved. On the other hand, the channel length of M6 in which the variation in threshold voltage has little influence on the variation in cutoff temperature is Shorten to increase current drive capability. Thereby, there is an effect that the area of the protection circuit portion can be reduced while preventing the deterioration of the shutoff temperature accuracy. The same effect can be achieved when the threshold voltage of M6 is made lower than the threshold voltage of M1.
本実施の形態の第4の特徴は、温度検出用ダイオードD3a〜D3gを温度検出回路MOSFETM1のゲート・ドレイン側でなくゲート・ソース間に配置してある点である。ゲート端子電圧の変動によりVz1が変動した場合、その変動はダイオードD3a〜D3gの両端の電圧変化でなく抵抗R1の両端の電圧変化となる。このため、本実施の形態の場合には従来回路(特開昭63−229758号公報記載)に比べ遮断温度のゲート電圧依存性を低減できる。 The fourth feature of the present embodiment is that the temperature detection diodes D3a to D3g are arranged not between the gate and the drain of the temperature detection circuit MOSFET M1, but between the gate and the source. When Vz1 fluctuates due to fluctuations in the gate terminal voltage, the fluctuations are not voltage changes across the diodes D3a to D3g, but voltage changes across the resistor R1. For this reason, in the case of this embodiment, the gate voltage dependency of the cut-off temperature can be reduced as compared with the conventional circuit (described in JP-A-63-229758).
本実施の形態の第5の特徴は、M9の遮断に使用するゲート遮断回路用MOSFETM6のゲート電圧用電源Vz3を温度検出回路の出力電源電圧Vz2より高くするため抵抗R0bを設けている点である(R0a=0でも良い)。これにより、遮断回路の応答速度を高速化できるという効果がある。 The fifth feature of the present embodiment is that a resistor R0b is provided in order to make the gate voltage power supply Vz3 of the gate cutoff circuit MOSFET M6 used for blocking M9 higher than the output power supply voltage Vz2 of the temperature detection circuit. (R0a = 0 may also be used). Thereby, there is an effect that the response speed of the cutoff circuit can be increased.
本実施の形態の第6の特徴は、ゲート端子電圧が負になっても、保護回路用MOSFETM1〜M7のドレイン・ボディ間にある寄生ダイオードが順バイアスされることを防止するため、多結晶シリコンダイオードD5、D6、D7を設け、さらにこのD5〜D6が降伏することを防止するために、電流経路D0a〜D0dを設けている点である。 The sixth feature of the present embodiment is that, even if the gate terminal voltage becomes negative, polycrystalline silicon is used to prevent a parasitic diode between the drain and body of the protection circuit MOSFETs M1 to M7 from being forward biased. Diodes D5, D6, and D7 are provided, and further, current paths D0a to D0d are provided to prevent the breakdown of D5 to D6.
保護回路用MOSFETのドレイン・ボディ間ダイオード(図5のn型領域13aとp型領域4で構成されるpn接合ダイオード)が順バイアスされると、パワーMOSFETのドレイン(図5のn型領域2)をコレクタとする寄生npnトランジスタが動作し、ドレイン端子からゲート端子に電流が流れるという問題が生じる。ゲート・ソース間に電流が流れることを防止するため多結晶シリコンダイオードD5〜D7を追加しただけではこれらのダイオードの耐圧以上に外部ゲート端子に負の電圧が印加された場合(たとえばVgs=−10V程度以下)には結局上述の寄生npnトランジスタが動作してしまうという問題がある。本実施の形態のポイントは、外部ソース端子から外部ゲート端子に電流が流れるのを防止するのではなく、保護回路用MOSFETの寄生ダイオードが順バイアスされるのを防止するためにこれとは別の電流経路を外部ソース端子と外部ゲート端子の間に設けたことにある(本実施の形態ではゲート保護回路を上記電流経路とした)。これを実現するために、D5〜D7、D0a〜D0dのダイオードの耐圧と順方向電圧は以下の条件を満足するように設定される。
BV(D5),BV(D6),BV(D7)
>Vf(D0a)+BV(D0b)+Vf(D0c)+Vf(D0d)
ここで、
BV(D0b)=4V、
BV(D5)=BV(D6)=BV(D7)=7V、
Vf(D0a)=Vf(D0c)=Vf(D0d)=0.3Vである。
When the drain-body diode of the protection circuit MOSFET (pn junction diode formed by the n-
BV (D5), BV (D6), BV (D7)
> Vf (D0a) + BV (D0b) + Vf (D0c) + Vf (D0d)
here,
BV (D0b) = 4V,
BV (D5) = BV (D6) = BV (D7) = 7V,
Vf (D0a) = Vf (D0c) = Vf (D0d) = 0.3V.
なお、D0bの降伏電圧をD5、D6、D7より低くするためには図6の低濃度のp型多結晶シリコン層7bの長さを短くすることにより実現できる。
In order to make the breakdown voltage of D0b lower than D5, D6, and D7, it can be realized by shortening the length of the low-concentration p-
本実施の形態の第7の特徴はラッチ回路の安定化を図るため保護回路用MOSFETM5を設けている点にある。本来M5はなくても本回路は動作するがラッチ回路の負荷が抵抗であるためラッチ状態が不安定化になり易いという問題がある。本実施の形態ではM5を追加することにより、遮断回路が動作しラッチ回路の出力電圧が高電位になりはじめるとM5がオンし遮断動作に正帰還がかかる。すなわち、温度検出回路用MOSFETM1のゲート電圧をさらに下げ、これによりラッチ回路の入力電圧がさらに増加し、ラッチ回路状態が安定しやすくなるという効果がある。また、M5を追加すると次のような効果もある。インダクタンス成分を有する負荷の場合、過熱遮断回路が動作した後に外部ドレイン電圧が外部ソース電圧より一瞬低くなることがある。この時、保護回路用MOSFETM1〜M7のドレイン(図5のn型領域13a)をコレクタ、ボディ(図5のp型領域4)をベース、パワーMOSFETのドレイン(図5のn型領域2)をエミッタとする寄生npnトランジスタが動作し、M1とM4のドレイン電圧の電圧が下がり、最悪の場合ラッチ回路の情報が消失する。その後、外部ドレイン電圧が高くなったとき、チップ温度が遮断温度以上の場合には再び遮断回路が動作しなければならない。本回路ではM5の追加によりパワーMOSFETの外部ドレイン端子が負になったときM5のドレイン電圧も上記寄生npnトランジスタの影響により低下させるためM1を充分深くオフできる。よって、遮断回路が高速に働きやすくなる。なお、本実施の形態ではM5のドレインをD3eとD3fの間に接続した場合を示したが、遮断回路が動作しはじめたときに正帰還が働くならば他の場所に接続しても良い。例えば、M1のゲートや定電圧回路の多結晶シリコンダイオードD2aからD2fの接続点などがある。
The seventh feature of the present embodiment is that a protection circuit MOSFET M5 is provided in order to stabilize the latch circuit. Although the circuit operates originally without M5, there is a problem that the latch state is likely to become unstable because the load of the latch circuit is a resistor. In this embodiment, by adding M5, when the cutoff circuit operates and the output voltage of the latch circuit starts to become high potential, M5 is turned on and positive feedback is applied to the cutoff operation. That is, there is an effect that the gate voltage of the temperature detection circuit MOSFET M1 is further lowered, whereby the input voltage of the latch circuit is further increased, and the latch circuit state is easily stabilized. In addition, the addition of M5 has the following effects. In the case of a load having an inductance component, the external drain voltage may become lower than the external source voltage for a moment after the overheat cutoff circuit operates. At this time, the drain of the protection circuit MOSFETs M1 to M7 (n-
本発明の第8の特徴は、誤動作防止用のキャパシタCを内蔵させている点である。これにより、ゲート電圧が急速に立ち上がった場合にM2がオンし遮断回路が誤って働くことを防止している。このキャパシタCはM1のドレインに直接接続した方がゲートからの雑音防止には効果が高いがチップが高温になったときの遮断回路の応答速度が低下するという問題があるため、R2aとR2bの中間点に接続し最適化を図っている。 The eighth feature of the present invention is that a capacitor C for preventing malfunction is incorporated. As a result, when the gate voltage rises rapidly, M2 is turned on to prevent the cutoff circuit from operating erroneously. This capacitor C is more effective in preventing noise from the gate if it is directly connected to the drain of M1, but there is a problem that the response speed of the cutoff circuit is lowered when the chip becomes hot, so that R2a and R2b It is connected to an intermediate point for optimization.
図2は本発明の第1の実施の形態の半導体装置の平面構造図である。 FIG. 2 is a plan structural view of the semiconductor device according to the first embodiment of the present invention.
本実施の形態の第9の特徴は、温度検出用素子がソースパッドの近傍(300μm以内)のところに配置してある点にある。ここで、温度検出用素子とは温度上昇により電圧変動または抵抗値変動または電流変動が顕著であるため温度検出に用いる素子のことである。本実施の形態では多結晶シリコンダイオードD3a〜D3gを使用している。従来、パワーMOSFETの最大温度を示すのはアクティブ領域の中心と考えられていた。しかし、これはチップの温度上昇速度をチップ内の温度伝達速度より充分ゆっくりとさせた場合である。負荷短絡事故等のようにドレイン電流が急増することによる発熱の場合には、ソースパッド近傍で最も温度が上昇することが判明した。このため、温度検出用ダイオードは、M1等(図1参照)の温度検出回路部よりもソースパッド側に近接して配置されている。 The ninth feature of the present embodiment is that the temperature detecting element is arranged in the vicinity of the source pad (within 300 μm). Here, the temperature detecting element is an element used for temperature detection because voltage fluctuation, resistance value fluctuation, or current fluctuation is remarkable due to temperature rise. In the present embodiment, polycrystalline silicon diodes D3a to D3g are used. Conventionally, the maximum temperature of the power MOSFET was considered to be the center of the active region. However, this is the case where the temperature rise rate of the chip is made sufficiently slower than the temperature transmission speed in the chip. In the case of heat generation due to a sudden increase in drain current, such as a load short circuit accident, it has been found that the temperature rises most near the source pad. For this reason, the temperature detection diode is arranged closer to the source pad side than the temperature detection circuit unit such as M1 (see FIG. 1).
本実施の形態の第10の特徴は、ソースパッドはチップ周辺から300μm以上離れたところに配置してある点にある。これは、ソース電極に流れる電流密度を低減し局部的な温度上昇を回避するためとソース電極のオン抵抗増加を防止するためである。 The tenth feature of the present embodiment is that the source pad is arranged at a distance of 300 μm or more from the periphery of the chip. This is to reduce the current density flowing through the source electrode to avoid a local temperature rise and to prevent an increase in on-resistance of the source electrode.
本実施の形態の第11の特徴は、温度検出用ダイオードを温度検出用ダイオード以外の保護回路部とソースパッドとの間(P1、P2、P3、P4、P5、P6、P7で囲まれる領域内)に配置している点にある。通常のパワーMOSFETプロセスはチップ表面の電極は1層だけであるため、この1層の金属電極層でパワーMOSFETのソース電極と温度検出用ダイオード等の配線を形成する必要がある。温度検出用ダイオードを温度検出用ダイオード以外の保護回路領域と外部ソース端子用パッドの間の領域に形成することにより、負荷短絡事故の場合に半導体チップ内で最も温度上昇しやすいソースパッド近傍に温度検出用ダイオードを近付けられると同時に、パワーMOSFETのソース電極が寸断されにくくなるためソース抵抗の増加を防止できる。また、ソース電極の増加防止のためゲートフィンガ(ゲート抵抗低減のための金属電極層)はパワーMOSFETのアクティブ領域をおおうように配線しさらにソースパッドに向かって配置する。 The eleventh feature of the present embodiment is that the temperature detection diode is disposed between the protection circuit unit other than the temperature detection diode and the source pad (in the region surrounded by P1, P2, P3, P4, P5, P6, and P7). ). Since the normal power MOSFET process has only one electrode on the chip surface, it is necessary to form the source electrode of the power MOSFET and wiring such as a temperature detection diode by this one metal electrode layer. By forming the temperature detection diode in the area between the protection circuit area other than the temperature detection diode and the external source terminal pad, the temperature near the source pad where the temperature rises most easily in the semiconductor chip in the event of a load short circuit accident At the same time as the detection diode is brought closer, the source electrode of the power MOSFET is not easily cut off, so that an increase in source resistance can be prevented. In order to prevent an increase in the source electrode, the gate finger (metal electrode layer for reducing the gate resistance) is wired so as to cover the active region of the power MOSFET and further arranged toward the source pad.
本実施の形態の第12の特徴は、ゲートパッドの周辺にゲート保護用ダイオードをゲートパッドを囲むように形成し、保護回路部の角に配置してある点にある。これにより、温度検出用ダイオードとゲート保護回路以外の保護回路の配線がゲートパッドにより阻害されることを防止できるためチップ面積の増加を抑えることが可能となる。 A twelfth feature of the present embodiment is that a gate protection diode is formed around the gate pad so as to surround the gate pad, and is arranged at a corner of the protection circuit portion. As a result, it is possible to prevent the wiring of the protection circuit other than the temperature detection diode and the gate protection circuit from being obstructed by the gate pad, thereby suppressing an increase in the chip area.
図3は本発明の第1の実施の形態の半導体装置の温度検出素子部の平面構造図、図4は図3のc−c’部の断面構造図である。1は高濃度n型半導体基板、2はn型エピタキシャル層でこれらはパワーMOSFETのドレインである。7aはパワーMOSFETのゲート、12は高濃度n型領域でパワーMOSFETのソース、10はp型領域でパワーMOSFETのチャネルが形成されるボディー、5は高濃度p型領域でパワーMOSFETのソース・ボディ・ドレイン間に存在する寄生npnトランジスタを低減するために形成してある。また、この高濃度p型領域5は温度検出用ダイオード直下にも形成し温度検出用ダイオード直下のp型領域5がn反転し、寄生素子が働くことを防止している。13は高濃度p領域でパワーMOSFETのボディ10を低抵抗でソースと接続するため形成している。
FIG. 3 is a plan structural view of the temperature detecting element portion of the semiconductor device according to the first embodiment of the present invention, and FIG. 4 is a cross-sectional structural view of the c-c ′ portion of FIG. 1 is a high concentration n-type semiconductor substrate, 2 is an n-type epitaxial layer, and these are the drains of the power MOSFET. 7a is the gate of the power MOSFET, 12 is the source of the power MOSFET in the high concentration n-type region, 10 is the body in which the channel of the power MOSFET is formed in the p type region, and 5 is the source body of the power MOSFET in the high concentration p type region. -It is formed in order to reduce the parasitic npn transistor existing between the drains. The high-concentration p-
本実施の形態の第13の特徴は、温度検出用ダイオードのアノード(p型多結晶シリコン層7d)とカソード(n型多結晶シリコン層7c)がリング状形成している点にある。このため、pn接合の端におけるリーク電流の増加や温度特性のバラツキ増加要因をなくせるという効果がある。なお、図3では接合が四角形の場合を示したが、この4角を円弧または鈍角にすることにより、角における接合電流の増加をさらに低減できるという効果がある。
The thirteenth feature of the present embodiment is that the anode (p-type
本実施の形態の第14の特徴は、温度検出用ダイオード直下の絶縁層6がパワーMOSFETのゲート酸化膜と同レベルの100nm程度以下の薄い酸化膜上に形成し、さらにp領域多結晶シリコンダイオード7dとn型多結晶シリコンダイオード7cのパターンを多結晶シリコン層7両側部から離れた内側部分のみに形成している点にある。本実施の形態では、p領域多結晶シリコンダイオード7dを形成するためのボロンイオン打ち込み工程を13のボロンイオン打ち込み工程と同時に行い、n型多結晶シリコンダイオード7cを形成する工程を12のヒ素(またはリン)イオン打ち込みと同時に行っている。このため、もしもn型多結晶シリコンダイオード7cのパターンを多結晶シリコン層7の外側までの延ばした場合には上記ヒ素(またはリン)イオン打ち込み工程によって多結晶シリコンダイオードの周辺のp型領域5にフローティングのn型領域が形成されため好ましくない。なお、温度検出用ダイオード直下に薄い絶縁層を用いる理由はパワーMOSFETのドレイン領域2からの熱伝達速度を速くするためである。
The fourteenth feature of the present embodiment is that the insulating
図5は図2のa−a’部の断面構造図、図6は図2のb−b’部の断面構造図である。図5に示した多結晶シリコンダイオードは図1のD2a〜D2fのように定電圧回路に用いる素子の構造である。 5 is a cross-sectional structure diagram of the a-a ′ portion of FIG. 2, and FIG. 6 is a cross-sectional structure diagram of the b-b ′ portion of FIG. 2. The polycrystalline silicon diode shown in FIG. 5 has a structure of an element used for a constant voltage circuit like D2a to D2f in FIG.
本実施の形態の第15の特徴は、順方向電圧降下を用いた定電圧回路用多結晶シリコンダイオードは図3に示した温度検出用多結晶シリコンダイオードと同様に高濃度n型多結晶シリコン層7cと高濃度p型多結晶シリコン層7cを直接接続し、さらにリング状に形成したことである。高濃度領域を直接接続することにより寄生抵抗成分の低下を図り、リング状に形成することによりpn接合の端におけるリーク電流の増加や温度特性のバラツキ増加要因をなくせるという効果がある。なお、接合の形は温度検出用ダイオードの説明でも述べたように4角を円弧または鈍角にした場合には、角における接合電流の増加をさらに低減できるという効果がある。
A fifteenth feature of the present embodiment is that a polycrystalline silicon diode for a constant voltage circuit using a forward voltage drop is a high-concentration n-type polycrystalline silicon layer, similar to the polycrystalline silicon diode for temperature detection shown in FIG. 7c and the high-concentration p-type
本実施の形態の第16の特徴は、図1のキャパシタは図10に示すようにMOSキャパシタを用いゲート酸化膜直下は保護回路用MOSFETのp型領域4より表面濃度が高いp型領域5を用いている点にある。これにより、MOSキャパシタの多結晶シリコン層7aの電圧が高くなってもp型領域5の表面がn型反転したり、抵抗が高くなることを防止している(図8参照)。さらに、p型領域13をキャパシタ用多結晶シリコン層7aで囲んで形成することにより、p型領域5における寄生抵抗を低減している。
The sixteenth feature of the present embodiment is that the capacitor of FIG. 1 is a MOS capacitor as shown in FIG. 10, and a p-
図7(a)から図7(b)は本発明の第1の実施の形態の半導体装置の製造工程図で、図5の構造が得られるまでの主要過程の断面構造図である。また、図8は保護回路用MOSFETのp型ウェル4の不純物プロファイルとパワーMOSFETのp型ウェル領域とキャパシタ直下に用いるp型領域5の不純物プロファイルを示す。p型領域5はp型領域4に比べボロンのイオン打ち込み量を約1桁高くすることにより高濃度化している。
FIGS. 7A to 7B are manufacturing process diagrams of the semiconductor device according to the first embodiment of the present invention, and are cross-sectional structure diagrams of main processes until the structure of FIG. 5 is obtained. FIG. 8 shows the impurity profile of the p-type well 4 of the protection circuit MOSFET, the p-type well region of the power MOSFET, and the impurity profile of the p-
以下に半導体装置の製造方法の概略を述べる。 An outline of a method for manufacturing a semiconductor device will be described below.
(1)高濃度n型基板1上にn型エピタキシャル層2を形成した後、絶縁層3を形成し、これをマスクにしてp型領域4と5を形成するためのボロンイオン打ち込みと拡散を行う{図7(a)}。
(1) After forming the n-
(2)絶縁層3を除去した後、窒化膜を利用した選択酸化とゲート酸化工程により絶縁層6を形成し、次に、多結晶シリコン層7を形成する。その後、多結晶シリコンダイオードと高抵抗の多結晶シリコン抵抗を形成する領域に絶縁層8を形成する{図7(b)}。
(2) After removing the insulating
(3)リン等のn型不純物を多結晶シリコン層7の絶縁層8で保護されない領域にドープし7a領域を形成する。次に、絶縁層8を除去しボロン打ち込みによりp型多結晶シリコン層7bを形成する。次に、多結晶シリコン層7aと7bのパターンニングを行いパワーMOSFETのチャネル領域形成を主目的としたp型領域10形成のため多結晶シリコン層7aと自己整合的に形成して拡散する。そして、保護回路用MOSFETの高耐圧化のため低濃度n型領域11をリン(またはヒ素)のイオン打ち込み工程により形成した後、絶縁層9を形成する。
(3) An n-type impurity such as phosphorus is doped in a region not protected by the insulating
(4)その後は、n型多結晶シリコンダイオード7cを形成する工程をn型領域12のヒ素(またはリン)イオン打ち込みと同時に行い、p領域多結晶シリコンダイオード7dを形成するためのボロンイオン打ち込みはp領域領域13のボロンイオン打ち込み工程と同時に行う。その後、絶縁層14(絶縁層9を含む、他の図においても同様)を形成し、コンタクト形成、金属電極層15の形成、絶縁層16の形成、裏面エッチング、裏面電極17の形成を行い、図5に至る。
(4) Thereafter, the step of forming the n-type
図9は本発明の第2の実施の形態の半導体装置の不純物プロファイルである。本実施の形態の特徴は、保護回路用MOSFETのボディ領域であるp型領域4を表面濃度に比べシリコン内部の方が不純物濃度が約1桁高くなるレトログレード型プロファイルした点である。ここで、4aはp型拡散層のプロファイル〔5〕の4aの表面濃度を低減するためのn型拡散層のプロファイルである。これにより、保護回路用MOSFETのしきい電圧は第1の実施の形態と同様に1.5V程度以下に抑えられ、外部ゲート電圧が3V程度まで下がっても遮断回路が働く。また、保護回路用MOSFETのドレインとボディとパワーMOSFETのドレインにより構成される寄生npnトランジスタの効果を抑えられるという効果がある。
FIG. 9 is an impurity profile of the semiconductor device according to the second embodiment of the present invention. The feature of this embodiment is that the p-
図10は本発明の第3の実施の形態の半導体装置の断面構造図である。本実施の形態の特徴はp型領域4をp型領域5より深く形成した点にある。これにより、保護回路用MOSFETのしきい電圧は第1の実施の形態と同様に1.5V程度以下に抑えたまま、保護回路用MOSFETのドレインとボディとパワーMOSFETのドレインにより構成される寄生npnトランジスタの効果を抑えることができる。
FIG. 10 is a sectional structural view of a semiconductor device according to the third embodiment of the present invention. The feature of the present embodiment is that the p-
図12は本発明の第4の実施の形態の半導体装置の平面図である。本実施の形態でも第1の実施の形態の場合と同様に温度検出用素子を温度検出用素子以外の保護回路領域とソースパッドの間(P7、P8、P9、P10、P11、P12、P13、P14、P15、P16で囲まれる領域内)に配置している。また、本実施の形態ではソース電極抵抗を抑えたまま温度検出用素子をチップ温度が最高になる領域に近づけるため、温度検出用素子以外の保護回路領域の角が4つ以上の多角形にしている。 FIG. 12 is a plan view of a semiconductor device according to the fourth embodiment of the present invention. In the present embodiment as well, in the same manner as in the first embodiment, the temperature detection element is arranged between the protection circuit region other than the temperature detection element and the source pad (P7, P8, P9, P10, P11, P12, P13, (In the region surrounded by P14, P15, P16). Further, in this embodiment, the temperature detection element is brought close to the region where the chip temperature is highest while suppressing the source electrode resistance, so that the corners of the protection circuit region other than the temperature detection element are made into four or more polygons. Yes.
図13は本発明の第5の実施の形態の半導体装置の平面図である。本実施の形態ではソースパッドが複数個ある場合の温度検出用素子の配置例を示す。本実施の形態でも第1の実施の形態の場合と同様に温度検出用素子を温度検出用素子以外の保護回路領域とソースパッドの間(P17、P18、P19、P20、P21、P22、P23、P24で囲まれる領域内)に配置している。また、温度検出用素子は1個所に置いてもよいが温度検出精度を増加するために本実施の形態では温度検出用素子は2個所に設けた。例えば、図1の回路の場合にはD3a、D3b、D3c、D3gとD3d、D3e、D3fに分割し2個所に配置すればよい。 FIG. 13 is a plan view of a semiconductor device according to the fifth embodiment of the present invention. In the present embodiment, an example of arrangement of temperature detecting elements when there are a plurality of source pads is shown. In the present embodiment as well, in the same manner as in the first embodiment, the temperature detection element is arranged between the protection circuit region other than the temperature detection element and the source pad (P17, P18, P19, P20, P21, P22, P23, (In the region surrounded by P24). In addition, the temperature detecting element may be placed in one place, but in order to increase the temperature detection accuracy, the temperature detecting element is provided in two places in the present embodiment. For example, in the case of the circuit of FIG. 1, it may be divided into D3a, D3b, D3c, D3g and D3d, D3e, D3f and arranged at two locations.
図14は本発明の第6の実施の形態の半導体装置の回路図である。本実施の形態では図13のように温度検出素子を2個所以上離れた場所に配置する場合の回路を示す。もちろん、本実施の形態では温度検出用ダイオードを並列に配列することにより温度検出精度を向上した場合の実施の形態である。 FIG. 14 is a circuit diagram of a semiconductor device according to the sixth embodiment of the present invention. In the present embodiment, a circuit in the case where two temperature detection elements are arranged apart from each other as shown in FIG. 13 is shown. Of course, in this embodiment, the temperature detection accuracy is improved by arranging the temperature detection diodes in parallel.
図15は本発明の第7の実施の形態の半導体装置の平面図である。本実施の形態の特徴は負荷短絡事故においてチップ温度が最も高くなるソースパッド直下に温度検出用ダイオードを配置させた点にある。 FIG. 15 is a plan view of a semiconductor device according to the seventh embodiment of the present invention. The feature of this embodiment is that a temperature detection diode is arranged immediately below the source pad where the chip temperature becomes highest in a load short circuit accident.
図16は図15のd−d’部の断面構造を示す。本実施の形態では保護回路の上に絶縁層16を介して第2の金属電極層18を設けていることが特徴である。このため、図15のようにソースパッドの直下に温度検出回路を配置可能となる。また、本実施の形態のように第2の金属電極層18を温度検出素子上に、すなわち温度検出用ダイオード部を覆うように形成した場合には第2の金属電極層18で発生した熱も絶縁層16を伝わって来るため温度検出の応答速度が速くなるという効果がある。このため、温度検出用素子はソースパッド直下に配置しない場合にも、第2の金属電極層18を追加することにより熱応答速度が良くなる。
FIG. 16 shows a cross-sectional structure of the d-d 'portion of FIG. The present embodiment is characterized in that the second
図17は本発明の第8の実施の形態の半導体装置の回路図である。本実施の形態と図1との相違はM5のゲート端子の接続点が異なっているだけである。本実施の形態の場合には図1のようにラッチ回路に正帰還はかからないが、前述のようにM5を追加することによる第2の効果、すなわち、本回路ではM5の追加によりパワーMOSFETのドレイン端子が負になったときM5のドレイン電圧も上記寄生npnトランジスタの影響により低下するためM1を充分深くオフできる。このため、遮断回路が高速に働きやすくなる。 FIG. 17 is a circuit diagram of a semiconductor device according to the eighth embodiment of the present invention. The only difference between this embodiment and FIG. 1 is the connection point of the gate terminal of M5. In the case of this embodiment, positive feedback is not applied to the latch circuit as shown in FIG. 1, but the second effect by adding M5 as described above, that is, the drain of the power MOSFET by adding M5 in this circuit. When the terminal becomes negative, the drain voltage of M5 also decreases due to the influence of the parasitic npn transistor, so that M1 can be turned off sufficiently deeply. For this reason, it becomes easy to operate the interruption circuit at high speed.
図18は本発明の第9の実施の形態の半導体装置の回路図である。本実施の形態では図17のM5の働きをM10で実現していることが特徴である。また、M10は定電圧回路の多結晶シリコンダイオードD1の働きも同時に果たしている。 FIG. 18 is a circuit diagram of a semiconductor device according to the ninth embodiment of the present invention. The present embodiment is characterized in that the operation of M5 in FIG. 17 is realized by M10. M10 also serves as the polycrystalline silicon diode D1 of the constant voltage circuit.
図19は本発明の第10の実施の形態の半導体装置の回路図である。本実施の形態ではパワーMOSFETのドレイン端子が負になり、ラッチ回路の情報が消失しても多結晶シリコンダイオードD8により、M6のゲート電圧が保持されやすくした場合の実施の形態である。本実施の形態では遮断回路のリセットが完全に終了するのはダイオードD8のリーク電流によりVxの電圧が下がる必要がある。 FIG. 19 is a circuit diagram of a semiconductor device according to the tenth embodiment of the present invention. In this embodiment, the drain terminal of the power MOSFET becomes negative, and the gate voltage of M6 is easily held by the polycrystalline silicon diode D8 even if the information of the latch circuit is lost. In the present embodiment, the reset of the cutoff circuit is completely completed because the voltage Vx needs to be lowered due to the leakage current of the diode D8.
図20は本発明の第11の実施の形態の半導体装置の回路図である。本実施の形態ではラッチ回路の電流が抵抗R0aを流れないようにした場合の実施の形態である。これにより遮断回路が働き始めた時、R0aの電流が増加することによりVz2やVz1の電圧が変動し遮断条件が不安定となることを防止できるという効果がある。図21は本発明の第12の実施の形態の半導体装置の回路図である。これまでの実施の形態の回路図はラッチ型の過熱保護回路内蔵パワーMOSFETに関するものであった。これに対し、本実施の形態ではチップが高温になって遮断回路が動作してもチップ温度がたとえば100℃程度低下すると自動的に遮断状態が解除されるヒステリシス型の過熱保護内蔵パワーMOSFETの場合の回路図である。本実施の形態の特徴は図1とM3の結線が異なることとM5がいらないことである(M3がM5と同じ働きをするようになる)。本実施の形態は遮断回路が動作した後のふるまいがラッチ型回路と異なるだけであり、本回路の特徴は第1の実施の形態で記述したことと同様の効果がある。 FIG. 20 is a circuit diagram of the semiconductor device according to the eleventh embodiment of the present invention. In this embodiment, the current in the latch circuit is prevented from flowing through the resistor R0a. As a result, when the cutoff circuit starts to work, there is an effect that it is possible to prevent the voltage Vz2 or Vz1 from fluctuating due to an increase in the current of R0a and the cutoff condition becoming unstable. FIG. 21 is a circuit diagram of a semiconductor device according to a twelfth embodiment of the present invention. The circuit diagrams of the embodiments so far have been related to the latch type overheat protection circuit built-in power MOSFET. On the other hand, in the present embodiment, in the case of the hysteresis type overheat protection built-in power MOSFET that is automatically released when the chip temperature drops, for example, by about 100 ° C. even if the chip becomes hot and the cutoff circuit operates. FIG. The feature of the present embodiment is that the connection between FIG. 1 and M3 is different and that M5 is not required (M3 comes to work the same as M5). The present embodiment is different from the latch type circuit only in the behavior after the shut-off circuit operates, and the characteristics of this circuit are the same as those described in the first embodiment.
図22は本発明の第13の実施の形態の半導体装置の回路図である。本実施の形態ではヒステリシス回路とラッチ回路を内蔵させ、さらにヒステリシス回路の方がラッチ回路より低い温度で動作するようにしてある。これにより、緩慢な温度上昇に対してはヒステリシス回路が働きチップ冷却後には自動的に遮断回路が解除されるが、急激なチップ温度の増加にたいしてはヒステリシス回路が動作して温度検出回路に帰還がかかる前にラッチ回路も動作するためチップが冷却した後にも遮断状態が保持される。すなわち、負荷短絡のように負荷の異常時にはラッチ回路が働き、周囲温度の緩慢な上昇によりチップ温度が上昇するような場合にはヒステリシス回路が働くというように状況により異なった動作をさせることが可能である。 FIG. 22 is a circuit diagram of a semiconductor device according to a thirteenth embodiment of the present invention. In this embodiment, a hysteresis circuit and a latch circuit are incorporated, and the hysteresis circuit operates at a lower temperature than the latch circuit. As a result, the hysteresis circuit works for slow temperature rise, and the shut-off circuit is automatically released after the chip cools down.However, the hysteresis circuit operates and feeds back to the temperature detection circuit for a sudden increase in chip temperature. Since the latch circuit also operates before this, the cut-off state is maintained even after the chip cools down. In other words, it is possible to operate differently depending on the situation, such as the latch circuit works when the load is abnormal, such as a load short circuit, and the hysteresis circuit works when the chip temperature rises due to a slow rise in ambient temperature. It is.
図23は本発明の第14の実施の形態の半導体装置の回路図である。本実施の形態では過電流保護回路にM11を追加しヒステリシス回路に接続してあることが特徴である。比較的レベルの低い過電流が流れる場合にはこれまでの実施の形態のようにM7によりパワーMOSFETのゲート電圧を下げて過電流を制限するが、負荷短絡時のように比較的レベルの高い過電流が流れた場合にはM11によりヒステリシス回路を動作させてチップ温度が低下するまで完全に遮断するようにした。これにより、温度検出回路の応答が間にあわないような急激なチップ温度上昇に対しても保護することが可能となる。なお、本実施の形態のM11を図22の回路に追加し、M11のドレインをM4’のゲートに接続するとラッチ型の過熱遮断特性とヒステリシス型の過電流遮断回路を内蔵化することも可能である。 FIG. 23 is a circuit diagram of a semiconductor device according to a fourteenth embodiment of the present invention. The present embodiment is characterized in that M11 is added to the overcurrent protection circuit and connected to the hysteresis circuit. When an overcurrent with a relatively low level flows, the gate current of the power MOSFET is lowered by M7 to limit the overcurrent as in the previous embodiments, but an overcurrent with a relatively high level such as when the load is short-circuited. When a current flows, the hysteresis circuit is operated by M11 to completely cut off until the chip temperature decreases. As a result, it is possible to protect against a sudden rise in the chip temperature that does not keep up with the response of the temperature detection circuit. If M11 of this embodiment is added to the circuit of FIG. 22 and the drain of M11 is connected to the gate of M4 ′, it is possible to incorporate a latch-type overheat cutoff characteristic and a hysteresis-type overcurrent cutoff circuit. is there.
図24は本発明の第15の実施の形態の半導体装置の回路図で、図25はその断構造図である。高濃度のP型半導体基板19はコレクタ、高濃度n型領域20はコレクタからの少数キャリヤ注入防止のためのn型バッファ層、n型エピタキシャル層2はnベース、p領域10はp型ベース、高濃度n型領域12はエミッタである。本実施の形態ではパワーMOSFETの代わりにIGBT(Insulated Gate Bipolar Transistor) を用い、過電流保護回路を内蔵させた場合の回路図である。M9がメイン用のIGBT、M8がセンス用のIGBTである。本実施の形態の特徴は、ゲートが負になった場合にコレクタからゲートへの寄生電流を防止するために、図1の説明で述べたと同様、多結晶シリコンダイオードD7a〜D7c,D0e〜D0hを設けてある点である。IGBTの場合にはゲート電圧が負になり保護回路用MOSFETM7のドレイン・ボディ間ダイオードが順バイアスされると、n領域13a、p領域4、n型領域2と20、p領域19で構成される寄生サイリスタが動作するためパワーMOSFETの場合に比べ状況がさらに深刻である。この寄生サイリスタの動作防止のためには、図1の場合と同様の考え方により、次の関係となるように多結晶シリコンダイオードの耐圧と順方向電圧を設定すれば良い。
FIG. 24 is a circuit diagram of a semiconductor device according to a fifteenth embodiment of the present invention, and FIG. 25 is a sectional view thereof. The high-concentration P-
BV(D7a)+BV8(D7b)+BV(D7c)〉
Vf(D0e)+BV(D0f)+Vf(D0g)+BV(D0h)
ここで、BV(D7a)=BV8(D7b)=BV(D7c)=BV(D0f)=BV(D0h)=7V、Vf(D0e)=BV(D0f)=Vf(D0g)=0.4V
なお、ゲートが負になった場合の耐圧が必要ない場合には多結晶シリコンダイオードはD7aとD0eだけでも構わない。この場合には、
BV(D7a)〉Vf(D0e)
の関係式が成立すれば上記寄生サイリスタ動作を防止できる。なお、本素子をエミッタフォロア回路(コレクタを電源に接続し、エミッタを負荷に接続する回路)で高速に遮断動作させる場合にはエミッタ端子からゲート端子に電流が流れるが、この電流が大きくなると上記不等式の右辺が大きくなる。このため、エミッタ端子からゲート端子への許容電流を高くする必要がある場合にはD0e、D0f、D0g、D0hで構成されるゲート保護回路は外づけダイオードにして上述の不等式を満足させてD7a、D7b、D7cの降伏を防止する必要がある。
BV (D7a) + BV8 (D7b) + BV (D7c)>
Vf (D0e) + BV (D0f) + Vf (D0g) + BV (D0h)
Here, BV (D7a) = BV8 (D7b) = BV (D7c) = BV (D0f) = BV (D0h) = 7V, Vf (D0e) = BV (D0f) = Vf (D0g) = 0.4V
If the breakdown voltage is not required when the gate becomes negative, the polycrystalline silicon diodes may be only D7a and D0e. In this case,
BV (D7a)> Vf (D0e)
If this relational expression is established, the parasitic thyristor operation can be prevented. When this element is operated at high speed by an emitter follower circuit (a circuit in which a collector is connected to a power source and an emitter is connected to a load), a current flows from the emitter terminal to the gate terminal. The right side of the inequality increases. Therefore, when it is necessary to increase the allowable current from the emitter terminal to the gate terminal, the gate protection circuit composed of D0e, D0f, D0g, and D0h is formed as an external diode to satisfy the above inequality and D7a, It is necessary to prevent the breakdown of D7b and D7c.
図26は図24の過電流保護回路内蔵IGBTを用いた3層インバータ回路である。図24の回路の場合、上述のようにゲートに負電圧が印加されてもIGBTのコレクタからゲートにリーク電流が生じないため、本実施の形態のように過電流保護回路内蔵IGBTをエミッタフォロアで使用することが可能である。 FIG. 26 shows a three-layer inverter circuit using the IGBT with built-in overcurrent protection circuit shown in FIG. In the case of the circuit of FIG. 24, since a leak current does not occur from the collector of the IGBT to the gate even when a negative voltage is applied to the gate as described above, the IGBT with a built-in overcurrent protection circuit is configured with an emitter follower as in this embodiment. It is possible to use.
図27は本発明で述べた保護回路内蔵パワーMOSFET遮断回路が働くとゲート電流が急増する。このため、ゲート電流検出回路を用いてこのゲート電流をモニタし、過熱保護回路内蔵パワーMOSFETで遮断動作が働いた場合はコントローラであるマイコンの出力Voutを低電位にし、異常の有無を検査した後に再びVoutを高電位にするという高信頼システムを構築することが可能である。 In FIG. 27, the gate current increases rapidly when the protection circuit built-in power MOSFET cutoff circuit described in the present invention is activated. For this reason, after monitoring this gate current using the gate current detection circuit, and when the shut-off operation works with the power MOSFET with built-in overheat protection circuit, the output Vout of the microcomputer, which is the controller, is set to a low potential, and after checking for abnormalities It is possible to construct a highly reliable system in which Vout is set to a high potential again.
図28は図22の動作の補足説明図である。T1はヒステリシス型の過熱遮断回路が動作し始めるチップ温度、T2は上記ヒステリシス型の遮断動作が解除される温度、T3はラッチ型の過熱遮断回路が動作するチップ温度である。チップ温度がT1以下の場合にはドレイン電流Idが流れる。もしもチップ温度の上昇が緩慢だとチップ温度がT1に達すると遮断回路が働きチップ温度が下がり、T2になると自動的に電流が流れるようになる。ところが、チップ温度の上昇速度が急激な場合にはシステリシス回路が働き始めた後もチップ温度が増加し、ラッチ回路の動作温度T3に達する。この場合にはパワーMOSFETが遮断しチップ温度が下がった後にもドレイン電流の自動復帰は行なわれず、外部ゲート端子を一旦ゼロボルトまで下げてリセットする必要がある。 FIG. 28 is a supplementary explanatory diagram of the operation of FIG. T1 is a chip temperature at which the hysteresis type overheat cutoff circuit starts to operate, T2 is a temperature at which the hysteresis type cutoff operation is released, and T3 is a chip temperature at which the latch type overheat cutoff circuit operates. When the chip temperature is equal to or lower than T1, the drain current Id flows. If the rise in the chip temperature is slow, the cutoff circuit works when the chip temperature reaches T1, and the chip temperature falls, and when T2, the current automatically flows. However, when the rising speed of the chip temperature is abrupt, the chip temperature increases even after the systemic circuit starts to work, and reaches the operating temperature T3 of the latch circuit. In this case, the drain current is not automatically restored even after the power MOSFET is cut off and the chip temperature is lowered, and it is necessary to reset the external gate terminal to zero volt once.
上記した本発明の種々の実施の形態(半導体装置の平面構造:チップレイアウト)において、定電圧回路用ダイオードD2a〜D2f(図1参照)は、温度検出用ダイオードD3a〜D3gと同様に温度特性を有したものであるため、抵抗R1も含めてD3a〜D3gと同一場所(図2参照)に配列できる。 In various embodiments of the present invention described above (planar structure of semiconductor device: chip layout), the constant voltage circuit diodes D2a to D2f (see FIG. 1) have temperature characteristics similar to those of the temperature detection diodes D3a to D3g. Since it has, it can arrange in the same place (refer FIG. 2) as D3a-D3g including resistance R1.
本発明は、電力用絶縁ゲート型半導体装置に利用することができる。 The present invention can be used for a power insulated gate semiconductor device.
M1〜M7、M10、M11、M2’〜M6’ 保護回路用MOSFET
M8 パワーMOSFET(IGBT)のセンス素子部
M9 パワーMOSFET(IGBT)のメイン素子部
D1 〜D9 ダイオード
D0a〜D0h ゲート保護回路用ダイオード
D1、D2a〜D2f 定電圧回路用ダイオード
D3a〜D3f 温度検出用ダイオード
D4aD4b、D4c 過電流保護回路用ダイオード
D5、D6、D6’、D7 負電圧保護用ダイオード
C キャパシタ
R0a〜R0c、R1、R2、R2a、R2b、R3、R3’、R4、R4’、Rg、Rg1、Rg2、Rs 抵抗
1、2、11、12、20 n型領域
3、6、8、9、14、16 絶縁層
4、5、10、13、19 p型領域
7 多結晶シリコン層
7a、7c、7c n型多結晶シリコン層
7b、7d p型多結晶シリコン層
15、17、18 金属電極層
M1〜M9 保護回路用MOSFET
M1 to M7, M10, M11, M2 ′ to M6 ′ MOSFET for protection circuit
M8 Sense element of power MOSFET (IGBT) M9 Main element of power MOSFET (IGBT) D1 to D9 Diode D0a to D0h Gate protection circuit diode D1, D2a to D2f Constant voltage circuit diode D3a to D3f Temperature detection diode D4aD4b , D4c Overcurrent protection circuit diode D5, D6, D6 ′, D7 Negative voltage protection diode C Capacitors R0a to R0c, R1, R2, R2a, R2b, R3, R3 ′, R4, R4 ′, Rg, Rg1, Rg2 ,
Claims (8)
第2端子と;
第3端子と;
前記第1端子に結合される第1ゲート端子を有し、半導体基板をコレクタとする第1絶縁ゲート型バイポーラ・トランジスタと;
前記第2端子と前記第3端子との間に、それぞれ前記第1絶縁ゲート型バイポーラ・トランジスタのコレクタ、エミッタが結合されることによって生じる第1電流パスと;
前記第1端子に結合される第2ゲート端子を有し、前記第1絶縁ゲート型バイポーラ・トランジスタが形成された前記半導体基板上に形成された第2絶縁ゲート型バイポーラ・トランジスタと;
前記第1絶縁ゲート型バイポーラ・トランジスタの前記第1電流パスに供給される第1ドレイン電流をモニタするために、前記第2端子と前記第3端子との間に、それぞれ前記第2絶縁ゲート型バイポーラ・トランジスタのコレクタ、エミッタが結合されることによって生じる第2ドレイン電流が流れる第2電流パスと;
前記第2電流パスに設けられた第1ダイオードと;
前記第1ダイオードにより生成された電圧が供給される第3ゲート端子を有し、前記第1および第2絶縁ゲート型バイポーラ・トランジスタが形成された前記半導体基板上に形成された第3MOSFETと;
前記第3MOSFETのドレインが前記第1端子に結合され、前記第3MOSFETのソースが前記第3端子に結合されることによって生じる第3電流パスと;
前記第3MOSFETのボディ下部に延在する前記第1絶縁ゲート型バイポーラ・トランジスタのコレクタと、前記第1絶縁ゲート型バイポーラ・トランジスタのベース層と、前記第3MOSFETのボディと、前記第3MOSFETのドレインで形成された寄生サイリスタと;
前記寄生サイリスタを形成する前記第3MOSFETのボディと前記第3MOSFETのドレイン間が順バイアスされ、前記寄生サイリスタがサイリスタ動作することにより、前記第2端子から前記第1端子へ電流が流れるのを妨げるために、前記第3電流パスに設けられた第2ダイオードと;
前記第1端子と前記第3端子との間に結合され、前記第2ダイオードが降伏するのを防ぐための保護回路とを含み、
前記保護回路は、前記第1端子の電位が前記第3端子の電位より低い場合に、ある所定以上の電位差が印加された際に、前記第2ダイオードが降伏するのを防ぐことを特徴とする半導体装置。 A first terminal;
A second terminal;
A third terminal;
A first insulated gate bipolar transistor having a first gate terminal coupled to the first terminal and having a semiconductor substrate as a collector ;
A first current path generated by coupling a collector and an emitter of the first insulated gate bipolar transistor, respectively, between the second terminal and the third terminal;
A second insulated gate bipolar transistor having a second gate terminal coupled to the first terminal and formed on the semiconductor substrate on which the first insulated gate bipolar transistor is formed;
In order to monitor the first drain current supplied to the first current path of the first insulated gate bipolar transistor, the second insulated gate type is provided between the second terminal and the third terminal, respectively. A second current path through which a second drain current caused by coupling of the collector and emitter of the bipolar transistor flows;
A first diode provided in the second current path;
A third MOSFET having a third gate terminal to which the voltage generated by the first diode is supplied and formed on the semiconductor substrate on which the first and second insulated gate bipolar transistors are formed;
A third current path produced by coupling a drain of the third MOSFET to the first terminal and coupling a source of the third MOSFET to the third terminal;
The collector of the first insulated gate bipolar transistor extending under the body of the third MOSFET , the base layer of the first insulated gate bipolar transistor, the body of the third MOSFET , and the third MOSFET A parasitic thyristor formed at the drain of
The body of the third MOSFET forming the parasitic thyristor and the drain of the third MOSFET are forward-biased, and the parasitic thyristor operates as a thyristor so that current flows from the second terminal to the first terminal. A second diode provided in the third current path for blocking;
A protection circuit coupled between the first terminal and the third terminal for preventing the second diode from breakdown;
The protection circuit prevents the second diode from breakdown when a potential difference of a predetermined value or more is applied when the potential of the first terminal is lower than the potential of the third terminal. Semiconductor device.
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