JP4473264B2 - カットベース手法を用いたリタイミング回路 - Google Patents
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Description
本出願は、2003年3月19日に出願された米国仮出願第60/456306号の恩典を主張し、また2003年11月21日に出願された米国仮出願第60/524300号の恩典を主張する。両出願を参照により本明細書に組み込む。
本出願は、例えばフィールド・プログラマブル・ゲート・アレイなどの集積回路のリタイミングに関する。
Claims (38)
- EDA(コンピュータによる電子回路の設計自動化)環境において集積回路をリタイミングするための方法であって、
コンピュータが、前記集積回路内の1つまたは複数のパスについてタイミング解析を実行して、前記パスに沿って伝播する信号の遅延時間を取得するステップと、
コンピュータが、前記取得した遅延時間に基づいてタイミング制約を満たさない遅延時間を有するパスを選択するステップであって、前記選択したパスは、始点順序素子で始まり、終点順序素子で終り、前記選択したパスは、2つまたはより多くの論理インスタンスをさらに含む、ステップと、
コンピュータが、前記タイミング制約を満たすように前記始点順序素子または前記終点順序素子の一方を再配置できる前記選択したパス沿いのリタイミング・ロケーションを決定するステップであって、前記リタイミング・ロケーションは、前記一方からの少なくとも2つの論理インスタンスである、ステップと、
コンピュータが、前記集積回路のネットリスト構造に起因する、前記一方についての1つまたは複数の構造上の制約を緩和するステップであって、前記緩和するステップは、
前記一方から1つまたは複数の制御信号を分離するステップと、
前記一方からの別の出力により駆動されるレジスタを駆動しない前記一方からの出力を運ぶ1つまたは複数の論理インスタンスを複製するステップと
を含み、前記方法はさらに、
コンピュータが、前記集積回路の設計データベースを更新して、前記一方を前記リタイミング・ロケーションに再配置するステップと、
を含む方法。 - 請求項1に記載の方法であって、前記タイミング解析を実行するステップは、コンピュータが、前記取得した遅延時間と前記タイミング制約を用いてスラック値を決定するステップをさらに含み、前記パスを選択するステップは、前記スラック値を評価するステップをさらに含む、方法。
- 請求項1に記載の方法であって、前記リタイミング・ロケーションを決定するステップは、コンピュータが、回路機能を維持するため、前記集積回路における1つまたは複数の他の順序素子が、前記リタイミング・ロケーションあるいは1つまたは複数の追加のリタイミング・ロケーションに再配置する必要があるかどうか判定するステップを含む、方法。
- 請求項3に記載の方法であって、前記リタイミング・ロケーションおよび前記1つまたは複数の追加のリタイミング・ロケーションは、リタイミング可能カットを含み、前記リタイミング可能カットは、1つまたは複数のリタイミングされた順序素子を結合することのできる、前記集積回路における1つまたは複数の論理インスタンスの一組のピンを含む、方法。
- 請求項1に記載の方法であって、前記リタイミング・ロケーションを決定するステップは、
コンピュータが、論理インスタンスの1つまたは複数の出力ピンから少なくとも1つのフォワード・トレースを実行するステップであって、前記論理インスタンスを越えて前記一方を再配置することができる、ステップと、
コンピュータが、論理インスタンスの1つまたは複数の入力ピンから少なくとも1つのバックワード・トレースを実行するステップであって、前記論理インスタンスを越えて前記一方を再配置することができる、ステップと、
を含む、方法。 - 請求項1に記載の方法であって、
コンピュータが、前記一方のリタイミング後の初期状態を決定するステップを、
さらに含む方法。 - 請求項1に記載の方法であって、前記リタイミング・ロケーションを決定するステップは、
コンピュータが、前記選択したパス内の複数の可能なリタイミング・ロケーションに関連するスラック値を比較するステップと、
コンピュータが、前記スラック値に基づいて前記複数の可能なリタイミング・ロケーションから前記リタイミング・ロケーションを選択するステップと、
を含む、方法。 - 請求項7に記載の方法であって、前記選択したリタイミング・ロケーションは、前記選択したパスのスラック値に改善をもたらす、方法。
- 請求項1に記載の方法であって、前記集積回路は、フィールド・プログラマブル・ゲート・アレイである、方法。
- 請求項1乃至9のいずれかに記載の方法をコンピュータシステムに実行させるコンピュータ実行可能命令を保存するコンピュータ可読媒体。
- EDA(コンピュータによる電子回路の設計自動化)環境において集積回路をリタイミングするための方法であって、
コンピュータが、タイミング制約を満たさない遅延時間を有する前記集積回路内のフェイリング信号パスを特定するステップであって、前記フェイリング信号パスは、始点順序素子で始まり、論理コーンの1つまたは複数の論理インスタンスを通過して延び、終点順序素子で終る、ステップと、
コンピュータが、前記フェイリング信号パスの前記遅延時間を改善するために前記始点順序素子または前記終点順序素子の一方を再配置できる前記フェイリング信号パス沿いのロケーションを選択するステップであって、前記選択したロケーションは、前記論理インスタンスのうちの関連する1つの論理インスタンスの入力に結合される、ステップと、
コンピュータが、前記選択したロケーションから、前記関連する論理インスタンスの出力パスと入力パスをサーチして、回路機能を維持するために再配置する前記集積回路における1つまたは複数の他の順序素子を特定するステップと、
を含む方法。 - 請求項11に記載の方法であって、前記出力パスと入力パスをサーチするステップは、コンピュータが、回路機能を維持するために前記集積回路において前記1つまたは複数の他の順序素子を再配置する前記集積回路内の1つまたは複数の他のロケーションを特定するステップを含む、方法。
- 請求項12に記載の方法であって、前記選択したロケーションおよび前記1つまたは複数の特定した他のロケーションは、1つまたは複数のリタイミングされた順序素子を結合することのできる、前記関連する1つの論理インスタンスの入力を含む一組のピンを含む、方法。
- 請求項11に記載の方法であって、前記選択したロケーションは、リタイミング可能カットの一部であり、前記リタイミング可能カットは、1つまたは複数のリタイミングされた順序素子を結合することができ、ファンインのない論理コーンを駆動する、前記集積回路における1つまたは複数の論理インスタンスの一組の入力ピンを含み、前記出力パスと入力パスをサーチするステップは、コンピュータが、前記関連する論理インスタンスが1つまたは複数の順序素子を駆動することを確認するステップを含む、方法。
- 請求項11に記載の方法であって、前記選択したロケーションは、リタイミング可能カットの一部であり、前記リタイミング可能カットは、1つまたは複数のリタイミングされた順序素子を結合することができ、ファンアウトのない論理コーンにより駆動される、前記集積回路における1つまたは複数の論理インスタンスの一組の入力ピンを含み、前記出力パスと入力パスをサーチするステップは、コンピュータが、前記関連する論理インスタンスが、1つまたは複数の順序素子によって、または1つまたは複数の定常入力/出力ピンによって、駆動されることを確認するステップを含む、方法。
- 請求項11に記載の方法であって、前記選択したロケーションは、前記一方を再配置する複数の可能なロケーションの1つであり、前記選択したロケーションは、前記フェイリング信号パスのスラック時間に改善をもたらす、方法。
- 請求項11に記載の方法であって、
再配置できる前記一方のリタイミング後の初期状態、あるいは1つまたは複数の前記特定した他の順序素子のリタイミング後の初期状態を決定するステップを、
さらに含む方法。 - 請求項11に記載の方法であって、
再配置できる前記一方あるいは1つまたは複数の前記特定した他の順序素子の、1つまたは複数の制約を緩和するステップを、
さらに含み、緩和された1つまたは複数の制約は、前記集積回路の設計またはネットリスト構造の少なくとも1つに起因する方法。 - 請求項11に記載の方法であって、前記集積回路が、フィールド・プログラマブル・ゲート・アレイである、方法。
- 請求項11乃至19のいずれかに記載の方法をコンピュータシステムに実行させるコンピュータ実行可能命令を保存するコンピュータ可読媒体。
- コンピュータが、集積回路内でリタイミングする信号パスを選択するステップであって、前記信号パスは、始点順序素子で始まり、1つまたは複数の論理インスタンスを通過して延び、終点順序素子で終る、ステップと、
コンピュータが、前記信号パス沿いにリタイミング可能カットを発見するステップであって、前記リタイミング可能カットは、1つまたは複数のリタイミングされた順序素子を結合することのできる、前記集積回路における1つまたは複数の論理インスタンスの一組の入力ピンを含み、前記発見するステップは、
前記信号パス内の前記論理インスタンスのうちの選択された1つの論理インスタンスの1つまたは複数の出力ピンからフォワード・トレースを実行するステップと、
前記信号パス内の前記選択された1つの論理インスタンスの1つまたは複数の入力ピンからバックワード・トレースを実行するステップと、
を含み、さらに、
コンピュータが、前記リタイミング可能カットに関連する遅延時間を決定するために前記リタイミング可能カットを用いてタイミング評価を実行するステップと、
を含む方法。 - 請求項21に記載の方法であって、
コンピュータが、前記遅延時間が関連するタイミング制約に違反していない場合、前記リタイミング可能カットをセーブするステップを、
さらに含む方法。 - 請求項21に記載の方法であって、前記リタイミング可能カットは、第1のリタイミング可能カットであり、該方法は、
コンピュータが、リタイミングする前記信号パス沿いに第2のリタイミング可能カットを発見するステップと、
コンピュータが、前記第2のリタイミング可能カットを用いてタイミング評価を実行して、前記第2のリタイミング可能カットに関連する遅延時間を決定するステップと、
コンピュータが、前記第1のリタイミング可能カットに関連する前記遅延時間と前記第2のリタイミング可能カットに関連する前記遅延時間を比較して、最善のリタイミング可能カットを決定するステップと、
をさらに含む方法。 - 請求項21に記載の方法であって、前記最善のリタイミング可能カットは、リタイミングする前記信号パスのスラック値に全体として改善をもたらす、方法。
- 請求項21に記載の方法であって、1つまたは複数のリタイミングされた順序素子を結合することのできる、前記集積回路における前記1つまたは複数の論理インスタンスは、ファンインのない論理コーンを駆動する、方法。
- 請求項21に記載の方法であって、1つまたは複数のリタイミングされた順序素子を結合することのできる、前記集積回路における前記1つまたは複数の論理インスタンスは、ファンアウトのない論理コーンにより駆動される、方法。
- 請求項21に記載の方法であって、
コンピュータが、前記リタイミング可能カットに含まれる少なくとも1つの順序素子のリタイミング後の初期状態を決定するステップを、
さらに含む方法。 - 請求項21に記載の方法であって、
コンピュータが、前記リタイミング可能カットに含まれる少なくとも1つの順序素子の1つまたは複数の制御信号を分離するステップを、
さらに含む方法。 - 請求項21に記載の方法であって、前記集積回路が、フィールド・プログラマブル・ゲート・アレイである、方法。
- 請求項21乃至29のいずれかに記載の方法をコンピュータシステムに実行させるコンピュータ実行可能命令を保存するコンピュータ可読媒体。
- EDA(コンピュータによる電子回路の設計自動化)環境において集積回路をリタイミングするための方法であって、
コンピュータが、前記集積回路内の1つまたは複数のパスについてタイミング解析を実行して、スラック値を取得するステップと、
コンピュータが、前記取得したスラック値に基づいて前記パスの1つを選択するステップと、
コンピュータが、前記選択したパス沿いのリタイミング可能カットを決定するステップであって、前記リタイミング可能カットは、前記集積回路内の1つまたは複数の論理インスタンスの一組の入力ピンを含み、前記選択されたパスのスラック値を改善するため、前記入力ピンに1つまたは複数のリタイミングした順序素子をそれぞれ結合することができ、前記リタイミング可能カットは、前記選択したパス沿いの2つまたはより多くの可能なカットから自動的に選択される、ステップと、
コンピュータが、前記1つまたは複数のリタイミングした順序素子の少なくとも1つについての構造上の制約を緩和するステップであって、前記構造上の制約は前記集積回路のネットリスト構造に起因する、ステップと
を含む方法。 - 請求項31に記載の方法であって、前記一組の入力ピンは、前記リタイミングした順序素子の少なくとも1つから少なくとも論理インスタンス2つ離して配置された論理インスタンスに関連付けられる、方法。
- 請求項31に記載の方法であって、
コンピュータが、前記リタイミングした順序素子の少なくとも1つの初期状態を決定するステップを、
さらに含む方法。 - 請求項31に記載の方法であって、前記構造上の制約を緩和するステップは、
コンピュータが、前記リタイミングした順序素子の1つまたは複数から制御信号を分離するステップを、
さらに含む方法。 - 請求項31に記載の方法であって、
コンピュータが、前記リタイミング可能カット内に入力ピンを有する論理インスタンスからフォワード・トレースおよびバックワード・トレースを実行するステップを、
さらに含む方法。 - 請求項31に記載の方法であって、前記リタイミング可能カットは、バックワード・リタイミング可能カットである、方法。
- 請求項31に記載の方法であって、前記リタイミング可能カットは、フォワード・リタイミング可能カットである、方法。
- 請求項31乃至37のいずれかに記載の方法をコンピュータシステムに実行させるコンピュータ実行可能命令を保存するコンピュータ可読媒体。
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