JP4471997B2

JP4471997B2 - Digital receiver

Info

Publication number: JP4471997B2
Application number: JP2007243668A
Authority: JP
Inventors: 浩文内座; 功人鈴木; 孝子渋谷; 智久田中
Original assignee: Toa Corp
Current assignee: Toa Corp
Priority date: 2007-09-20
Filing date: 2007-09-20
Publication date: 2010-06-02
Anticipated expiration: 2022-09-25
Also published as: JP2008054334A

Description

本発明は、例えばデジタルオーディオ信号のようなデジタル化波形信号列で変調された送信信号を受信するデジタル受信機に関する。 The present invention relates to a digital receiver that receives a transmission signal modulated by a digitized waveform signal sequence such as a digital audio signal.

一般に、デジタル受信機には、例えば無線伝送路を伝送され送信信号を受信するデジタルオーディオ無線受信機がある。このデジタルオーディオ無線受信機は、デジタルオーディオ無線送信機と共に使用される。これらデジタルオーディオ無線受信機及びデジタルオーディオ無線送信機の一例を図８に示す。図８において、デジタルオーディオ送信機２では、マイクロホン４等のオーディオ信号源からのオーディオ信号が増幅器６によって所定のレベルにまで増幅された後、アナログ・デジタル変換器８に供給される。アナログ・デジタル変換器８は、基準信号源１０が所定のサンプリング周期ごとに発生するサンプリングタイミング信号に基づいて、増幅オーディオ信号を順次サンプリングし、所定ビット数のデジタル化波形信号からなるデジタル化波形信号列、例えばデジタルオーディオデータ列に変換する。デジタルオーディオデータ列の各デジタルオーディオデータは、サンプリングタイミングごとに信号処理部１２に供給される。信号処理部１２では、基準信号源１０からのサンプリングタイミング信号に基づくタイミングによって、デジタルオーディオデータ列に、フレーム同期信号や誤り検出または誤り訂正符号等を付加して、デジタル変調データ列を生成し、高周波部１４に供給する。高周波部１４では、デジタル変調データ列によって搬送波を変調して送信信号を生成し、これを増幅し、アンテナ１６から送信する。アナログ・デジタル変換器８及び信号処理部１２には、基準信号源１０から同じサンプリングタイミング信号が供給されているので、デジタル変換及び信号処理は同期している。 Generally, digital receivers include, for example, digital audio wireless receivers that transmit a transmission signal through a wireless transmission path. This digital audio radio receiver is used together with a digital audio radio transmitter. An example of these digital audio radio receivers and digital audio radio transmitters is shown in FIG. In FIG. 8, in the digital audio transmitter 2, an audio signal from an audio signal source such as a microphone 4 is amplified to a predetermined level by an amplifier 6 and then supplied to an analog / digital converter 8. The analog-to-digital converter 8 sequentially samples the amplified audio signal based on the sampling timing signal generated by the reference signal source 10 every predetermined sampling period, and the digitized waveform signal composed of the digitized waveform signal having a predetermined number of bits. To a sequence, for example, a digital audio data sequence. Each digital audio data in the digital audio data string is supplied to the signal processing unit 12 at every sampling timing. The signal processing unit 12 generates a digital modulation data sequence by adding a frame synchronization signal, an error detection or error correction code, etc. to the digital audio data sequence according to the timing based on the sampling timing signal from the reference signal source 10, The high frequency unit 14 is supplied. The high frequency unit 14 modulates a carrier wave with a digital modulation data string to generate a transmission signal, amplifies it, and transmits it from the antenna 16. Since the same sampling timing signal is supplied from the reference signal source 10 to the analog / digital converter 8 and the signal processing unit 12, the digital conversion and the signal processing are synchronized.

デジタルオーディオ無線受信機１８では、アンテナ２０によって受信された送信信号が、高周波部２２によってデジタル変調データ列に対応するデータ列に復調される。この復調デジタル変調データ列は、信号処理部２４に供給され、ここでデジタルオーディオデータ列に復調される。この復調は、後述する伝送クロックＦｃｌｋに各ビットが同期した復調デジタル変調データ列から、フレーム同期信号を検出し、誤り検出や誤り訂正処理を行うことによってなされる。高周波部２２と信号処理部２４とが復調手段として機能している。高周波部２２によって復調されたデジタル変調データ列と基準信号源２６から所定周期ごとに発生する基準信号とをＰＬＬ２８に供給し、位相同期をとることによって、復調デジタル変調データ列の各ビットに同期した伝送クロックＦｃｌｋが再生される。この伝送クロックＦｃｌｋに基づいて信号処理部２４において、再生サンプリングタイミング信号Ｆｓｒが再生され、デジタル・アナログ変換器３０にサンプリングタイミングを与えるために供給される。デジタル・アナログ変換器３０では、復調デジタルオーディオ信号列をアナログ信号に変換し、増幅器３２によって増幅し、スピーカ３４から拡声する。 In the digital audio radio receiver 18, the transmission signal received by the antenna 20 is demodulated by the high frequency unit 22 into a data sequence corresponding to the digital modulation data sequence. This demodulated digital modulation data string is supplied to the signal processing unit 24 where it is demodulated into a digital audio data string. This demodulation is performed by detecting a frame synchronization signal from a demodulated digital modulation data string in which each bit is synchronized with a transmission clock Fclk described later, and performing error detection and error correction processing. The high frequency unit 22 and the signal processing unit 24 function as demodulation means. The digital modulation data sequence demodulated by the high-frequency unit 22 and the reference signal generated from the reference signal source 26 every predetermined period are supplied to the PLL 28 and synchronized with each bit of the demodulated digital modulation data sequence by phase synchronization. The transmission clock Fclk is regenerated. Based on the transmission clock Fclk, the signal processing unit 24 reproduces the reproduction sampling timing signal Fsr and supplies it to the digital / analog converter 30 in order to give the sampling timing. In the digital / analog converter 30, the demodulated digital audio signal sequence is converted into an analog signal, amplified by an amplifier 32, and output from a speaker 34.

このデジタル無線受信機では、ＰＬＬ２８によって復調デジタル変調データ列の各ビットに同期した伝送クロックＦｃｌｋを再生しているので、送信側と受信側とで同期がとれており、受信時にデータの重複や欠落等が生じない。しかし、無線伝送されるデジタル変調信号には、無線伝送路で生じるフェージングの影響を受け、ジッタが生じている。ＰＬＬ２８の応答速度等に起因するジッタもあり、伝送クロックＦｃｌｋの位相にずれが生じ、この伝送クロックＦｃｌｋに基づいて再生された再生サンプリングタイミング信号Ｆｓｒは、基準信号源１０のサンプリングタイミング信号と完全に一致したものではない。そのため、デジタル・アナログ変換器でのサンプリングタイミングも一定でなくなり、変換されるアナログ信号には、サンプリングタイミングの変動による位相歪みが発生する。 In this digital radio receiver, since the transmission clock Fclk synchronized with each bit of the demodulated digital modulation data string is reproduced by the PLL 28, the transmission side and the reception side are synchronized, and duplication or omission of data at the time of reception Etc. does not occur. However, a digitally modulated signal transmitted wirelessly is affected by fading that occurs in the wireless transmission path, and jitter is generated. There is also jitter due to the response speed of the PLL 28, and a phase shift occurs in the transmission clock Fclk. The reproduction sampling timing signal Fsr reproduced based on the transmission clock Fclk is completely different from the sampling timing signal of the reference signal source 10. It is not a match. For this reason, the sampling timing in the digital / analog converter is also not constant, and phase distortion due to fluctuations in sampling timing occurs in the converted analog signal.

本発明は、デジタル化波形信号列から最終的に変換されたアナログ信号の位相歪みを減少させるデジタル受信機を提供することを目的とする。 An object of the present invention is to provide a digital receiver that reduces the phase distortion of an analog signal finally converted from a digitized waveform signal sequence.

本発明によるデジタル受信機の一態様では、復調手段が設けられている。この復調手段は、送信信号を復調する。この送信信号は、送信源から送信された、連続する複数のデジタル化波形信号からなるデジタル化波形信号列で搬送波を変調したものである。このデジタル化波形信号列中の１つのデジタル化波形信号の処理手段への入力タイミング信号を規定する入力タイミング信号の複数倍の周波数を持つ基準タイミング信号によって表される複数の基準タイミングのいずれの位置に各デジタル化波形信号列中の他のデジタル化波形信号の位置が該当するかを、位置決定手段が決定する。これら他のデジタル化波形信号の値と、位置決定手段によって決定された他のデジタル化波形信号の位置とに基づいて、補間手段が、前記１つのデジタル化波形信号の処理手段の入力タイミングにおける補間デジタル化波形信号を算出し、処理手段に供給する。補間手段が使用する補間法には、公知の種々のものを使用することができ、例えば多項式補間法、より具体的にはラグランジェ補間法を使用することができる。 In one aspect of the digital receiver according to the present invention, demodulation means is provided. This demodulation means demodulates the transmission signal. This transmission signal is obtained by modulating a carrier wave with a digitized waveform signal sequence composed of a plurality of continuous digitized waveform signals transmitted from a transmission source. Any position of a plurality of reference timings represented by a reference timing signal having a frequency that is a multiple of the input timing signal defining the input timing signal to the processing means for one digitized waveform signal in this digitized waveform signal sequence The position determining means determines whether or not the position of the other digitized waveform signal in each digitized waveform signal sequence corresponds. Based on the values of these other digitized waveform signals and the positions of the other digitized waveform signals determined by the position determining means, the interpolation means performs interpolation at the input timing of the processing means for the one digitized waveform signal. A digitized waveform signal is calculated and supplied to the processing means. Various known methods can be used as the interpolation method used by the interpolation means. For example, a polynomial interpolation method, more specifically, a Lagrange interpolation method can be used.

このように構成したデジタル受信機では、補間によって得られる補間デジタル化波形信号のタイミングは、全て処理手段における入力タイミングに一致したものであるので、例えばデジタル・アナログ変換手段が処理手段として使用された場合、位相歪みを軽減することができる。 In the digital receiver configured as described above, the timings of the interpolated digitized waveform signals obtained by interpolation are all coincident with the input timings in the processing means. For example, digital / analog conversion means is used as the processing means. In this case, phase distortion can be reduced.

さらに、復調手段と補間手段との間に、デジタル化波形信号列のタイミングのずれを緩和する手段を設けることができる。このような緩和手段を設けると、補間手段に入力されるデジタル化波形信号のタイミングのずれが、緩和された後に、補間が行われるので、例えば処理手段がデジタル・アナログ変換手段の場合、タイミング変動による位相歪みを増大させることはない。 Furthermore, a means for reducing the timing shift of the digitized waveform signal sequence can be provided between the demodulating means and the interpolating means. Providing such mitigation means interpolates after mitigating the timing shift of the digitized waveform signal input to the interpolation means. For example, when the processing means is a digital / analog conversion means, timing fluctuations Does not increase phase distortion.

以上のように、本発明によるデジタル受信機では、送信信号が伝送路を伝送されている間に受けたジッタの影響を低減して、最終的にアナログ信号に変換されたときに位相歪みの発生を抑えることができる。 As described above, in the digital receiver according to the present invention, the influence of jitter received while the transmission signal is transmitted through the transmission path is reduced, and phase distortion occurs when it is finally converted into an analog signal. Can be suppressed.

本発明の第１の実施形態のデジタルオーディオ無線受信機を図１に示す。このデジタルオーディオ無線受信機は、上述した従来のものと同様に、アンテナ２０、高周波部２２、信号処理部２４、ＰＬＬ２８、デジタル・アナログ変換器３０、増幅器３２、スピーカ３４を有している。 A digital audio radio receiver according to a first embodiment of the present invention is shown in FIG. This digital audio radio receiver includes an antenna 20, a high frequency unit 22, a signal processing unit 24, a PLL 28, a digital / analog converter 30, an amplifier 32, and a speaker 34, as in the conventional apparatus described above.

但し、信号処理部２４とデジタル・アナログ変換器３０との間に、記憶手段、例えばＦＩＦＯ（先入れ先出し）方式のレジスタ３６を有している。このレジスタ３６は、図２に示すように複数の段、例えば６つの段Ｒｅｇ１乃至Ｒｅｇ６を有している。各段Ｒｅｇ１乃至Ｒｅｇ６は、信号処理部２４から出力されたデジタルオーディオデータ列を構成している各デジタルオーディオデータを記憶可能なビットを有している。 However, a storage means, for example, a FIFO (first-in first-out) type register 36 is provided between the signal processing unit 24 and the digital / analog converter 30. As shown in FIG. 2, the register 36 has a plurality of stages, for example, six stages Reg1 to Reg6. Each stage Reg1 to Reg6 has a bit capable of storing each digital audio data constituting the digital audio data string output from the signal processing unit 24.

このレジスタ３６には、信号処理部２４からのデジタルオーディオデータが順に書き込まれる。この書き込みは、その書き込み可能な段のうちすでに書き込みが行われている段の最終の段の次の段に行われる。例えば、いずれの段にもデータが書き込まれていないとすると、まず段Ｒｅｇ１に書き込まれ、次に段Ｒｅｇ２に書き込まれ、次に段Ｒｅｇ３にというように順に書き込まれる。その書き込みタイミングは、信号処理部２４から出力される再生サンプリングタイミング信号Ｆｓｒに同期している。 Digital audio data from the signal processing unit 24 is sequentially written in the register 36. This writing is performed in the next stage after the last stage in which writing has already been performed among the writable stages. For example, if no data is written in any of the stages, the data is first written in the stage Reg1, then written in the stage Reg2, and then written in the stage Reg3. The write timing is synchronized with the reproduction sampling timing signal Fsr output from the signal processing unit 24.

また、このレジスタ３６からの読み出しは、周波数可変発振器、例えば数値制御発振器（ＮＣＯ）４０からのパルス状の読み出し信号Ｆｓｆｉｆｏが発生するごとに行われ、最初の段Ｒｅｇ１から読み出される。この読み出しが行われるごとに、各段のデータは１つずつ前段側にシフトする。即ち、レジスタ３６はシフトレジスタに構成されている。 Further, reading from the register 36 is performed every time a pulse-like read signal Fsfifo from a frequency variable oscillator, for example, a numerically controlled oscillator (NCO) 40, is read from the first stage Reg1. Each time this reading is performed, the data in each stage is shifted one by one to the previous stage. That is, the register 36 is configured as a shift register.

数値制御発振器４０には、所定の周期ごとに発生する基準信号がタイミング供給手段２７から供給されている。タイミング供給手段２７は、基準信号源２６ａからのクロック信号に基づいて基準信号を発生している。この基準信号は、ＰＬＬ２８にも供給されている。この基準信号の周波数を制御部４２からの周波数上昇／低下指令に基づいて変更して、読み出し信号Ｆｓｆｉｆｏの周波数を変更している。制御部４２は、レジスタ３６への最終書き込み段が、予め定めた段、例えば段Ｒｅｇ３よりも上段であるか下段であるかを判断し、その結果に従って周波数制御指令を変更している。 A reference signal generated every predetermined cycle is supplied from the timing supply means 27 to the numerically controlled oscillator 40. The timing supply means 27 generates a reference signal based on the clock signal from the reference signal source 26a. This reference signal is also supplied to the PLL 28. The frequency of the read signal Fsfifo is changed by changing the frequency of the reference signal based on a frequency increase / decrease command from the control unit 42. The control unit 42 determines whether the final write stage to the register 36 is a predetermined stage, for example, an upper stage or a lower stage than the stage Reg3, and changes the frequency control command according to the result.

例えば段Ｒｅｇ３を超えて、段Ｒｅｇ４にデジタルオーディオデータが書き込まれている場合、即ち、上側閾値を上回っている場合、データの書き込み速度よりも読み出し速度が遅い状態を示している。逆に、段Ｒｅｇ３にデータが無く、段Ｒｅｇ２までにしかデータが書き込まれていない場合、即ち下側閾値を下回っている場合、データの書き込み速度よりも読み出し速度が速い状態を示している。いずれの場合でも、送信側のサンプリングタイミングが受信機側で正確に再生できていない。 For example, when digital audio data is written to the stage Reg4 beyond the stage Reg3, that is, when the upper threshold is exceeded, the reading speed is lower than the data writing speed. On the contrary, when there is no data in the stage Reg3 and data is written only up to the stage Reg2, that is, when it is below the lower threshold, the reading speed is faster than the data writing speed. In either case, the sampling timing on the transmission side cannot be accurately reproduced on the receiver side.

そこで、デジタルオーディオデータが上側閾値を超えた段に書き込まれている場合、読み出しの速度を速めるため、読み出し信号Ｆｓｆｉｆｏの周波数を所定値だけ高めるように、周波数上昇指令を制御部４２がＮＣＯ４０に供給する。また、デジタルオーディオデータが下側閾値を超えた段にしか書き込まれていない場合、読み出し速度を遅くするために、読み出し信号Ｆｓｆｉｆｏの周波数を所定周波数だけ低下させるように周波数低下指令を制御部４２がＮＣＯ４０に供給する。 Therefore, when digital audio data is written in a stage exceeding the upper threshold, the control unit 42 supplies a frequency increase command to the NCO 40 so as to increase the frequency of the read signal Fsfifo by a predetermined value in order to increase the speed of reading. To do. Further, when the digital audio data is written only in the stage where the lower threshold value is exceeded, the control unit 42 issues a frequency reduction command so as to reduce the frequency of the readout signal Fsfifo by a predetermined frequency in order to slow down the readout speed. Supply to NCO 40.

但し、読み出し信号の周波数が増減する量は、実際に再生サンプリングタイミング信号Ｆｓｒにおいて生じると目される周波数の変動量よりも少なく設定されている。従って、再生サンプリングタイミング信号Ｆｓｒがジッタの影響によって、変動しても、そのタイミングの変動に追従しつつ、その変動の影響を少なくした状態で、デジタルオーディオデータをレジスタ３６から出力することができる。 However, the amount by which the frequency of the read signal increases or decreases is set to be smaller than the amount of frequency fluctuation that is actually expected to occur in the reproduction sampling timing signal Fsr. Therefore, even if the reproduction sampling timing signal Fsr fluctuates due to the influence of jitter, the digital audio data can be output from the register 36 while following the fluctuation of the timing and reducing the influence of the fluctuation.

図３は、再生サンプリングタイミング信号Ｆｓｒ、読み出し信号Ｆｓｆｉｆｏ、書き込みデータＷＤ、読み出しデータＲＤ、レジスタ３６の残留データ量及び周波数上昇／低下指令の関係を示したものである。時刻ｔ１において、再生サンプリングタイミング信号Ｆｓｒと読み出し信号Ｆｓｆｉｆｏとが一致し、これらに応じてデータｘ１が書き込まれ、かつデータｙ１が読み出される。このときのレジスタ３６における残留データの段数は３であり、周波数上昇／低下指令も基準となる周波数を指令している。 FIG. 3 shows the relationship among the reproduction sampling timing signal Fsr, the read signal Fsfifo, the write data WD, the read data RD, the residual data amount of the register 36, and the frequency increase / decrease command. At time t1, the reproduction sampling timing signal Fsr and the read signal Fsfifo coincide with each other, and data x1 is written and data y1 is read according to these. At this time, the number of stages of residual data in the register 36 is 3, and the frequency increase / decrease command also instructs the reference frequency.

時刻ｔ２に再生サンプリングタイミング信号Ｆｓｒによる書き込みタイミングとなると、データｘ２が書き込まれ、このとき、残留データの段数は４となる。時刻ｔ３に読み出しタイミングになると、データｙ２が読み出され、残留データの段数は３となるが、この直前の残留データ段数が上述したように４であるので、即ち書き込みタイミングの方が読み込みタイミングよりも速いので、読み出し信号Ｆｓｆｉｆｏの周波数が所定値だけ高くなる。 Data x2 is written at the time t2 when the write sampling timing signal Fsr is reached. At this time, the number of remaining data stages is four. When the read timing is reached at time t3, the data y2 is read and the number of remaining data stages is 3, but the number of remaining data stages immediately before is 4, as described above, that is, the write timing is more than the read timing. Therefore, the frequency of the read signal Fsfifo is increased by a predetermined value.

時刻ｔ４に書き込みタイミングとなると、データｘ３が書き込まれ、このとき、残留データの段数は再び４となる。先に読み出し信号Ｆｓｆｉｆｏの周波数を高くしたことにより時刻ｔ５において読み出しのタイミングとなり、データｙ３が読み出され、残留データの段数は３となるが、その直前の段数が４であり、まだ書き込みタイミングの方が読み込みタイミングよりも速いので、読み出し信号Ｆｓｆｉｆｏの周波数を現在の周波数よりさらに所定値だけ高くする。これによって、時刻ｔ６において読み出しタイミングとなり、データｙ４（＝ｘ１）が読み出され、残留データの段数は２となるが、その直前の段数が３であり、所定の段数となっているので、現在の周波数を維持する。 When the write timing comes at time t4, the data x3 is written. At this time, the number of remaining data stages becomes four again. By increasing the frequency of the read signal Fsfifo first, the read timing is reached at time t5, the data y3 is read, and the number of remaining data stages is 3, but the immediately preceding stage number is 4, and the write timing still remains. Since this is faster than the read timing, the frequency of the read signal Fsfifo is set higher than the current frequency by a predetermined value. As a result, the read timing is reached at time t6, data y4 (= x1) is read, and the number of remaining data stages is 2, but the immediately preceding stage number is 3, which is the predetermined number of stages. Maintain the frequency of.

時刻ｔ７において書き込みタイミングとなり、データｘ４が書き込まれ、残留データの段数は３となる。時刻ｔ８において読み出しタイミングとなり、データｙ５（＝ｘ２）が読み出され、残留データの段数は２となる。その直前の段数は３であるので、読み出し信号Ｆｓｆｉｆｏは、現在の周波数を維持する。時刻ｔ９において読み出しタイミングとなり、データｙ６（＝ｘ３）が読み出され、その直前の残留データの段数が２で所定の段数３よりも小さくなっている。従って、読み出し信号Ｆｓｆｉｆｏの周波数が現在の周波数よりも所定値だけ低くなる。以下、同様にして、読み出しタイミングが調整される。しかも、読み出し信号Ｆｓｆｉｆｏの周波数が変更される量は、再生サンプリングタイミング信号が変化すると目される量よりも少なく設定されているので、レジスタ３６から読み出されたデジタルオーディオデータ列に対するジッタの影響は軽減されている。 At time t7, the write timing is reached, data x4 is written, and the number of remaining data stages is three. At time t8, the read timing is reached, data y5 (= x2) is read, and the number of remaining data stages is two. Since the number of stages immediately before is 3, the read signal Fsfifo maintains the current frequency. At time t9, the read timing is reached, data y6 (= x3) is read, and the number of remaining data steps immediately before is 2, which is smaller than the predetermined number of steps 3. Therefore, the frequency of the read signal Fsfifo is lower than the current frequency by a predetermined value. Thereafter, the read timing is adjusted in the same manner. Moreover, since the amount by which the frequency of the read signal Fsfifo is changed is set to be smaller than the amount that the reproduction sampling timing signal is expected to change, the influence of jitter on the digital audio data string read from the register 36 is not affected. It has been reduced.

このようにしてジッタの影響が軽減されたデジタルオーディオデータ列は、補間部４４に供給される。補間部４４は、図４に示すように、補間手段、例えばラグランジェ補間を行うためのラグランジェサンプリングレートコンバータ４６を有している。このラグランジェサンプリングレートコンバータ４６は、レジスタ３６から読み出されたジッタの影響を低減したデジタルオーディオデータ列を、処理手段、例えばデジタル・アナログ変換器３０の変換タイミングに一致したデジタルオーディオデータからなるデジタルオーディオデータ列に補間するものである。 The digital audio data string in which the influence of jitter is reduced in this way is supplied to the interpolation unit 44. As shown in FIG. 4, the interpolation unit 44 includes an interpolation means, for example, a Lagrange sampling rate converter 46 for performing Lagrangian interpolation. The Lagrangian sampling rate converter 46 converts a digital audio data string read from the register 36 and having a reduced influence of jitter into digital audio data composed of digital audio data that matches the conversion timing of the processing means, for example, the digital / analog converter 30. It interpolates to the audio data sequence.

ラグランジェ補間は、例えば入力タイミングｘ（０）乃至ｘ（ｎ）に対応するデータｙ（０）乃至ｙ（ｎ）がある場合、ｙ（０）乃至ｙ（ｎ）からｎ−１次補間多項式を求め、任意のタイミング、この場合、デジタル・アナログ変換器３０の変換タイミングにおけるデータｙを求めるもので、その補間式は

によって表され、この演算をラグランジェサンプリングレートコンバータ４６が行う。 For example, when there is data y (0) to y (n) corresponding to input timings x (0) to x (n), the Lagrangian interpolation is an n−1 order interpolation polynomial from y (0) to y (n). Is obtained at any timing, in this case, the data y at the conversion timing of the digital-analog converter 30, and the interpolation formula is

The Lagrange sampling rate converter 46 performs this calculation.

ここで、デジタル・アナログ変換器３０の変換タイミングにおけるデータｙを求めるためには、この変換タイミングと、各データｙ（０）乃至ｙ（ｎ）の入力タイミングｘ（０）乃至ｘ（ｎ）との位置関係を明確にする必要がある。そのため、デジタル・アナログ変換器３０に変換タイミングを与えている基準信号Ｆｓｄａｃを、基準タイミング信号発生手段、例えば逓倍手段４８によってｋ（例えば５１２のような２^ｎとなる値）倍して、ｋ＊Ｆｓｄａｃとして、位置決定部５０に供給する。なお、基準信号Ｆｓｄａｃは、基準信号源２６ａのクロック信号に基づいてタイミング供給手段２７によって生成されている。位置決定部５０には、数値制御発振器４０から読み出し信号Ｆｓｆｉｆｏが供給されており、入力される読み出し信号Ｆｓｆｉｆｏが、ｋ＊Ｆｓｄａｃを基準とした場合、どの位置に位置するかを決定し、その位置をラグランジェサンプリングレートコンバータ４６に供給する。これが上記公式のｘ［ｉ］となる。なお、基準信号Ｆｓｄａｃは、上記公式のｘとして、ラグランジェサンプリングレートコンバータ４６に供給されている。 Here, in order to obtain the data y at the conversion timing of the digital-analog converter 30, the conversion timing and the input timings x (0) to x (n) of each data y (0) to y (n) It is necessary to clarify the positional relationship. Therefore, the reference signal Fsdac giving the conversion timing to the digital / analog converter 30 is multiplied by k (for example, a value of ²ⁿ such as 512) by the reference timing signal generating means, for example, the multiplying means 48, and k * This is supplied to the position determination unit 50 as Fsdac. The reference signal Fsdac is generated by the timing supply unit 27 based on the clock signal of the reference signal source 26a. The position determination unit 50 is supplied with the read signal Fsfifo from the numerically controlled oscillator 40. When the input read signal Fsfifo is based on k * Fsdac, the position determination unit 50 determines the position where the read signal Fsfifo is based. Is supplied to the Lagrange sampling rate converter 46. This is the above formula x [i]. The reference signal Fsdac is supplied to the Lagrangian sampling rate converter 46 as the above formula x.

図５に、Ｆｓｄａｃ、ｋ＊Ｆｓｄａｃ、Ｆｓｆｉｆｏの関係を示す。同図において、破線で示すのがｋ＊Ｆｓｄａｃで、実線で示すのがＦｓｆｉｆｏで、各Ｆｓｆｉｆｏにおいて白丸で示すのがｙ（０）乃至ｙ（ｎ）である（同図ではｎは６）。一点鎖線で示すのがＦｓｄａｃである。このようにして、ｙ（０）乃至ｙ（ｎ）のタイミングｘ（０）乃至ｘ（ｎ）とデジタル・アナログ変換器３０の変換タイミングｘとの関係が、ｋ＊Ｆｓｄａｃを基準として求められ、デジタル・アナログ変換器３０の変換タイミングが到達するごとに、補間されたデジタルオーディオデータｙが出力される。 FIG. 5 shows the relationship between Fsdac, k * Fsdac, and Fsfifo. In the figure, k * Fsdac is indicated by a broken line, Fsfifo is indicated by a solid line, and y (0) to y (n) are indicated by white circles in each Fsfifo (n is 6 in the figure). Fsdac is indicated by a one-dot chain line. In this way, the relationship between the timings x (0) to x (n) of y (0) to y (n) and the conversion timing x of the digital-analog converter 30 is obtained based on k * Fsdac. Each time the conversion timing of the digital / analog converter 30 arrives, the interpolated digital audio data y is output.

この補間されたデジタルオーディオデータｙがデジタル・アナログ変換器３０によってアナログ変換され、増幅器３２によって増幅され、スピーカ３４から拡声される。 The interpolated digital audio data y is converted into an analog signal by a digital / analog converter 30, amplified by an amplifier 32, and output from a speaker 34.

このように構成すると、デジタル・アナログ変換器３０における変換タイミングに一致するように補間部４４によってデジタルオーディオデータ列の各デジタルオーディオデータの補間が行われているので、位相歪みを増大させることがない。 With this configuration, since the digital audio data of the digital audio data sequence is interpolated by the interpolation unit 44 so as to coincide with the conversion timing in the digital / analog converter 30, the phase distortion does not increase. .

サンプリングレートコンバータ４６としては、デジタルオーディオデータを、例えばＦｓｆｉｆｏの周波数とＦｓｄａｃの周波数との公倍数の周波数にオーバーサンプリングした後に、Ｆｓｄａｃの周波数にダウンサンプリングするものを使用することも考えられる。しかし、これにはオーバーサンプリング用のＦＩＲフィルタを構成するために、畳み込み演算を行う必要がある。畳み込み演算には、加算器と乗算器とシフトレジスタとが必要である。乗算器とシフトレジスタとは、フィルタの次数分だけ準備しなければならず、畳み込み演算の回路構成が複雑になる。しかも、デジタルオーディオデータを処理するためには、このＦＩＲフィルタは鋭い遮断特性が必要であり、ＦＩＲフィルタは、かなりの高次のものとしなければならず、ますます回路構成が複雑になる。 As the sampling rate converter 46, it is also conceivable to use a digital audio data that is oversampled to a frequency that is a common multiple of the Fsfifo frequency and the Fsdac frequency and then downsampled to the Fsdac frequency. However, this requires a convolution operation to form an oversampling FIR filter. The convolution operation requires an adder, a multiplier, and a shift register. Multipliers and shift registers must be prepared for the order of the filter, and the circuit configuration of the convolution operation becomes complicated. Moreover, in order to process digital audio data, this FIR filter needs to have a sharp cutoff characteristic, and the FIR filter must be of a considerably higher order, and the circuit configuration becomes increasingly complex.

これに対し、ラグランジェ補間を行う場合、上記の式から明らかなように、ラグランジェ補間サンプリングレートコンバータ４６は、加算器と乗算器と除算器等から構成でき、畳み込み演算と比較して、回路構成を簡略化することができる。しかも、補間のための（ｎ−１）次の多項式の次数を比較的小さい次数としても補間データを得ることができ、ますます回路構成を簡略化することができる。 On the other hand, when Lagrangian interpolation is performed, the Lagrange interpolation sampling rate converter 46 can be composed of an adder, a multiplier, a divider, and the like, as is apparent from the above equation. The configuration can be simplified. In addition, interpolation data can be obtained even when the order of the (n−1) -order polynomial for interpolation is set to a relatively small order, and the circuit configuration can be further simplified.

第２の実施の形態のデジタル無線受信機の一部を図６及び図７に示す。第２の実施の形態では、レジスタ３６の制御が異なる以外、第１の実施の形態と同様に構成されている。同等部分には同一符号を付して、その説明を省略する。第１の実施の形態では、レジスタ３６へのデータの書き込み段数が所定段数よりも多いか少ないかによって読み出しタイミング信号の周波数を調整している。そのため、再生サンプリングタイミング信号Ｆｓｒがタイミング供給手段２７からの基準信号と位相も含めて完全に一致していない限り、データが書き込まれる段が所定段Ｒｅｇ３を前後することになる。従って、読み出し信号Ｆｓｆｉｆｏも常に変動する。レジスタ３６から読み出されたオーディオデータ列は、補間部４４において補間されるので、補間部４４に供給されるオーディオデータ列のタイミングの変動が少ない程、補間演算の精度が高くなる。 A part of the digital radio receiver according to the second embodiment is shown in FIGS. The second embodiment is configured similarly to the first embodiment except that the control of the register 36 is different. Equivalent parts are denoted by the same reference numerals and description thereof is omitted. In the first embodiment, the frequency of the read timing signal is adjusted depending on whether the number of data write stages to the register 36 is larger or smaller than a predetermined number. Therefore, as long as the reproduction sampling timing signal Fsr does not completely match the phase of the reference signal from the timing supply means 27 including the phase, the stage in which the data is written goes around the predetermined stage Reg3. Accordingly, the read signal Fsfifo also constantly varies. Since the audio data sequence read from the register 36 is interpolated by the interpolation unit 44, the smaller the variation in the timing of the audio data sequence supplied to the interpolation unit 44, the higher the accuracy of the interpolation calculation.

そこで、第２の実施の形態では、読み出し信号Ｆｓｆｉｆｏの変動を小さくするために、書き込まれる段数の変化量、即ち、微分量に応じて周波数上昇／低下指令を制御部４２が生成する。即ち、図６に示すように、レジスタ３６の所定段、例えば３段を基準段であるＦＩＦＯ「０」段に設定し、これよりも１つ上段の段をＦＩＦＯ「＋１」段に、これよりも更に１つ上段の段をＦＩＦＯ「＋２」段に設定する。また、ＦＩＦＯ「０」段よりも１つ下段の段をＦＩＦＯ「−１」段に、さらに１つ下段の段をＦＩＦＯ「−２」段と設定する。 Therefore, in the second embodiment, the control unit 42 generates a frequency increase / decrease command according to the amount of change in the number of stages to be written, that is, the differential amount, in order to reduce the fluctuation of the read signal Fsfifo. That is, as shown in FIG. 6, a predetermined stage of the register 36, for example, three stages is set as the FIFO "0" stage which is the reference stage, and the stage one level higher than this is set as the FIFO "+1" stage. Is set to the FIFO “+2” level. Further, the level one level lower than the FIFO “0” level is set as the FIFO “−1” level, and the level one level lower is set as the FIFO “−2” level.

そして、制御部４２は、書き込まれた段数がＦＩＦＯ「０」段よりも例えば１段増加した結果、ＦＩＦＯ「＋１」段まで達すると、所定値だけ読み出し信号Ｆｓｆｉｆｏの周波数を高くする。これでも、さらに書き込まれた段数がＦＩＦＯ「２」段まで増加すると、所定値だけ読み出し信号Ｆｓｆｉｆｏの周波数を更に高くする。書き込まれる段がＦＩＦＯ「＋１」段またはＦＩＦＯ「＋２」段に維持されているときには、そのときの周波数を維持する。或いは書き込まれた段数が基準段ＦＩＦＯ「０」よりも１段減少した結果、ＦＩＦＯ「−１」段にしか書き込まれていない場合、読み出し信号Ｆｓｆｉｆｏの周波数を所定値だけ低下させる。これでも、さらに書き込まれた段数がＦＩＦＯ「−２」段まで減少すると、さらに所定値だけ読み出し信号Ｆｓｆｉｆｏの周波数を低下させる。ＦＩＦＯ「−１」段またはＦＩＦＯ「−２」段において、書き込まれる段数に変化がない場合には、そのときの周波数を維持する。 The controller 42 increases the frequency of the read signal Fsfifo by a predetermined value when it reaches the FIFO “+1” stage as a result of, for example, one stage increase from the FIFO “0” stage. Even when the number of written stages further increases to the FIFO “2” stage, the frequency of the read signal Fsfifo is further increased by a predetermined value. When the stage to be written is maintained in the FIFO “+1” stage or the FIFO “+2” stage, the frequency at that time is maintained. Alternatively, when the number of written stages is decreased by one stage from the reference stage FIFO “0”, and only the FIFO “−1” stage is written, the frequency of the read signal Fsfifo is lowered by a predetermined value. Even when the number of written stages further decreases to the FIFO “−2” stage, the frequency of the read signal Fsfifo is further lowered by a predetermined value. If there is no change in the number of stages to be written in the FIFO “−1” stage or the FIFO “−2” stage, the frequency at that time is maintained.

例えば図７に示す時刻Ｔ１乃至Ｔ１３は、読み出し信号Ｆｓｆｉｆｏによって与えられる書き込みタイミングを示している。時刻Ｔ１では、読み出し信号Ｆｓｆｉｆｏの周波数が、再生サンプリングタイミング信号Ｆｓｒの周波数よりも低く、読み出し速度が書き込み速度よりも遅れている。このとき、現在値よりも所定値だけ読み出し信号Ｆｓｆｉｆｏの周波数が高くされ、読み出し信号Ｆｓｆｉｆｏの速度が速められる。時刻Ｔ２、Ｔ３では、レジスタ３６において書き込みが行われる段は、ＦＩＦＯ「＋１」段のままであるので、読み出し信号Ｆｓｆｉｆｏの周波数は高い周波数に維持される。 For example, times T1 to T13 shown in FIG. 7 indicate write timings given by the read signal Fsfifo. At time T1, the frequency of the read signal Fsfifo is lower than the frequency of the reproduction sampling timing signal Fsr, and the read speed is delayed from the write speed. At this time, the frequency of the read signal Fsfifo is increased by a predetermined value from the current value, and the speed of the read signal Fsfifo is increased. At times T2 and T3, the stage in which writing is performed in the register 36 remains the FIFO “+1” stage, so that the frequency of the read signal Fsfifo is maintained at a high frequency.

時刻Ｔ４において、読み出し信号Ｆｓｆｉｆｏの周波数を高めたが、まだ書き込み速度よりも読み出し速度が遅く、書き込まれる段数がＦＩＦＯ「＋２」段に増加している。そこで、更に所定値だけ読み出し信号Ｆｓｆｉｆｏの周波数が高められる。この状態が時刻Ｔ５、Ｔ６においても維持される。 At time T4, the frequency of the read signal Fsfifo is increased, but the read speed is still slower than the write speed, and the number of stages written increases to the FIFO “+2” stage. Therefore, the frequency of the read signal Fsfifo is further increased by a predetermined value. This state is maintained at times T5 and T6.

時刻Ｔ７において、書き込まれる段数がＦＩＦＯ「＋１」段まで減少している。それは、再生サンプリングタイミング信号Ｆｓｒの周波数が低くなって、書き込み速度が遅くなったからである。従ってレジスタ３６の書き込み及び読み出し速度が追従してきたものであるので、読み出し信号Ｆｓｆｉｆｏの周波数は現在の値を維持する。従って、通常には読み出し信号Ｆｓｆｉｆｏの周波数が下がるように、周波数変更指令を出力するのであるが、読み出し信号Ｆｓｆｉｆｏの周波数は変化せずに、書き込まれる段が変更されていない。時刻Ｔ８、Ｔ９でも、この状態を維持する。 At time T7, the number of stages to be written is reduced to the FIFO “+1” stage. This is because the frequency of the reproduction sampling timing signal Fsr is lowered and the writing speed is lowered. Therefore, since the writing and reading speed of the register 36 has followed, the frequency of the reading signal Fsfifo maintains the current value. Therefore, normally, the frequency change command is output so that the frequency of the read signal Fsfifo is lowered, but the frequency of the read signal Fsfifo is not changed and the stage to be written is not changed. This state is also maintained at times T8 and T9.

時刻Ｔ１０では、読み出し信号Ｆｓｆｉｆｏの周波数は変化していないが、再生サンプリングタイミング信号Ｆｓｒの周波数が低くなり、書き込み速度が遅くなり、書き込まれる段がＦＩＦＯ「０」まで減少する。このとき、読み出し速度が書き込み速度よりも速いが、レジスタ３６での書き込みが基準であるＦＩＦＯ「０」段に行われたので、見かけ上、書き込みと読み出しとは均衡している。従って、読み出し信号Ｆｓｆｉｆｏの周波数は現在の値を維持する。書き込まれる段がＦＩＦＯ「０」段を維持しているので、時刻Ｔ１１、Ｔ１２においても読み出し信号Ｆｓｆｉｆｏの周波数は、時刻Ｔ１０での値が維持される。 At time T10, the frequency of the read signal Fsfifo does not change, but the frequency of the reproduction sampling timing signal Fsr decreases, the write speed decreases, and the stage to be written decreases to FIFO “0”. At this time, the read speed is faster than the write speed, but since writing in the register 36 is performed in the FIFO “0” stage, which is the reference, apparently writing and reading are balanced. Therefore, the frequency of the read signal Fsfifo maintains the current value. Since the stage to be written maintains the FIFO “0” stage, the frequency of the read signal Fsfifo is maintained at the time T10 even at times T11 and T12.

時刻Ｔ１３では、読み出し信号Ｆｓｆｉｆｏの周波数が、再生サンプリングタイミング信号の周波数よりも高く、書き込み速度が読み出し速度よりも遅いので、書き込まれる段がＦＩＦＯ「−１」段まで減少している。そこで、読み出し信号Ｆｓｆｉｆｏの周波数を所定値だけ低くする。以下同様にして、動作する。 At time T13, since the frequency of the read signal Fsfifo is higher than the frequency of the reproduction sampling timing signal and the write speed is slower than the read speed, the stage to be written is reduced to the FIFO “−1” stage. Therefore, the frequency of the read signal Fsfifo is lowered by a predetermined value. Thereafter, the same operation is performed.

このように、レジスタ３６における書き込まれる段数の変化量に応じて読み出し信号Ｆｓｆｉｆｏの周波数を制御しているので、読み出し信号Ｆｓｆｉｆｏの変動が小さくなり、読み出されるデジタルオーディオデータのタイミングの変動も小さくなる。従って、補間部４４において補間が行われたときに高精度に補間を行うことができる。 Thus, since the frequency of the read signal Fsfifo is controlled according to the amount of change in the number of stages written in the register 36, the fluctuation of the read signal Fsfifo is reduced, and the fluctuation of the timing of the read digital audio data is also reduced. Therefore, when interpolation is performed in the interpolation unit 44, interpolation can be performed with high accuracy.

上記の実施の形態では、レジスタ３６による読み出しタイミングの変動の低減と、補間部４４による読み出しタイミングの変動の低減とを行ったが、いずれか一方のみを行うように構成しても、位相歪みを低減させ、アナログオーディオ信号を再生することができる。この場合、両方を設けた場合よりも位相歪みの低減効果が低くなるが、使用する回路の構成を簡略化することができるし、コストも低減することができる。 In the above embodiment, the reading timing fluctuation is reduced by the register 36 and the reading timing fluctuation is reduced by the interpolating unit 44. However, even if only one of them is configured, phase distortion is reduced. It is possible to reduce the analog audio signal and reproduce it. In this case, the effect of reducing the phase distortion is lower than when both are provided, but the configuration of the circuit to be used can be simplified and the cost can be reduced.

上記の実施の形態では、補間部４４ではラグランジェ補間法を用いたが、これに限ったものではなく、例えばニュートン補間法、ネヴィル補間法等の多項式補間法はもちろん、直線補間法等の公知の補間法を使用することができる。 In the above embodiment, the Lagrangian interpolation method is used in the interpolation unit 44. However, the interpolation unit 44 is not limited to this. The interpolation method can be used.

上記の第１の実施の形態では、レジスタ３６における上限閾値及び下限閾値の段を３段としたが、これに限ったものではなく、他の段とすることもできる。また、上限閾値の段と下限閾値の段とを別々の段とすることもでき、例えば上限閾値の段を４段とし、下限閾値の段を２段とすることもできる。 In the first embodiment described above, the upper limit threshold and the lower limit threshold in the register 36 are three stages. However, the present invention is not limited to this, and other stages may be used. Also, the upper threshold level and the lower threshold level may be separate stages, for example, the upper threshold level may be four and the lower threshold level may be two.

上記の第１及び第２の実施の形態では、本発明をデジタル無線受信機に実施したが、これに限ったものではなく、例えば有線伝送路を伝送される送信信号を受信するデジタル有線受信機に実施することもできる。 In the first and second embodiments described above, the present invention is implemented in a digital wireless receiver. However, the present invention is not limited to this. For example, a digital wired receiver that receives a transmission signal transmitted through a wired transmission path. It can also be implemented.

また、上記の第１及び第２の実施の形態では、デジタル・アナログ変換器を使用して、アナログ信号に変換したが、これに限ったものではなく、他のデジタル処理手段、例えばデジタルオーディオインターフェースやデジタルオーディオトランスミッタを使用することもできる。 In the first and second embodiments, the digital / analog converter is used to convert the signal into an analog signal. However, the present invention is not limited to this, and other digital processing means such as a digital audio interface is used. You can also use a digital audio transmitter.

また、上記の第１及び第２の実施の形態では、デジタル波形信号列としてデジタルオーディオデータ列を使用したが、これに限ったものではなく、例えば心電図測定装置のような測定手段が発生したアナログ波形信号をデジタル波形信号列に変換したものを使用することもできる。 In the first and second embodiments described above, a digital audio data string is used as the digital waveform signal string. However, the present invention is not limited to this. For example, an analog generated by a measuring means such as an electrocardiogram measuring apparatus is used. A waveform signal converted into a digital waveform signal sequence can also be used.

上記の第１及び第２の実施の形態では、デジタル・アナログ変換器３０に変換タイミングを与えているタイミング供給手段２７からの基準信号Ｆｓｄａｃを、ｋ（例えば５１２のような２^ｎとなる値）倍して、ｋ＊Ｆｓｄａｃを発生したが、逆にｋ＊Ｆｓｄａｃの周波数を持つ基準信号をタイミング供給手段２７に発生させ、ｋ＊Ｆｓｄａｃを位置決定部５０に供給し、かつｋ＊Ｆｓｄａｃを１／ｋに分周した分周信号をタイミング供給手段２７によって発生させ、この分周信号をデジタル・アナログ変換器３０に変換タイミングを与える基準信号として供給することもできる。 In the first and second embodiments described above, the reference signal Fsdac from the timing supply means 27 giving the conversion timing to the digital / analog converter 30 is set to k (for example, a value of ²ⁿ such as 512). The reference signal having a frequency of k * Fsdac is generated in the timing supply means 27, k * Fsdac is supplied to the position determination unit 50, and k * Fsdac is set to 1 It is also possible to generate a frequency-divided signal divided by / k by the timing supply means 27 and supply this frequency-divided signal as a reference signal for giving a conversion timing to the digital / analog converter 30.

本発明の第１の実施の形態のデジタル無線受信機のブロック図である。1 is a block diagram of a digital radio receiver according to a first embodiment of this invention. 図１のデジタル無線受信機において使用されるレジスタの構成を示す図である。It is a figure which shows the structure of the register | resistor used in the digital radio receiver of FIG. 図１のデジタル無線受信機におけるレジスタ３６におけるデータの書き込み及び読み出しの説明図である。It is explanatory drawing of writing and reading of the data in the register | resistor 36 in the digital radio receiver of FIG. 図１のデジタル無線受信機における補間部４４のブロック図である。It is a block diagram of the interpolation part 44 in the digital wireless receiver of FIG. 図４の補間部４４において実行される補間の説明図である。It is explanatory drawing of the interpolation performed in the interpolation part 44 of FIG. 本発明の第２の実施の形態のデジタル無線受信機におけるレジスタの構成を示す図である。It is a figure which shows the structure of the register | resistor in the digital radio receiver of the 2nd Embodiment of this invention. 図６のデジタル無線受信におけるレジスタ３６におけるデータの書き込み及び読み出しの説明図である。FIG. 7 is an explanatory diagram of data writing and reading in a register in the digital wireless reception of FIG. 6. 従来のデジタル無線送信機及びデジタル無線受信機のブロック図である。It is a block diagram of a conventional digital radio transmitter and digital radio receiver.

符号の説明Explanation of symbols

２２高周波部（復調手段）
２４信号処理部（信号処理手段）
４４補間部（補間手段）
５０位置決定部（位置決定手段） 22 High frequency section (demodulation means)
24 Signal processing unit (signal processing means)
44 Interpolation section (interpolation means)
50 Position determining unit (position determining means)

Claims

送信源から送信された、連続するデジタル化波形信号からなるデジタル化波形信号列で搬送波を変調した送信信号を復調する復調手段と、
この復調手段によって復調された復調デジタル化波形信号列の１つのデジタル化波形信号の処理手段への入力タイミングを規定する入力タイミング信号の複数倍の周波数を持つ基準タイミング信号によって表される基準タイミングのいずれの位置に前記復調デジタル化波形信号の他のデジタル化波形信号が位置するか決定する位置決定手段と、
前記他のデジタル化波形信号の値と、前記位置決定手段によって決定された前記他のデジタル化波形信号の位置とに基づいて、前記１つのデジタル化波形信号の前記処理手段への入力タイミングにおける補間デジタル化波形信号を算出し、前記処理手段に供給する補間手段とを、
具備するデジタル受信機。 Demodulating means for demodulating a transmission signal modulated from a carrier wave with a digitized waveform signal sequence composed of continuous digitized waveform signals transmitted from a transmission source;
The reference timing signal represented by the reference timing signal having a frequency multiple of the input timing signal defining the input timing to the processing means of one digitized waveform signal of the demodulated digitized waveform signal sequence demodulated by the demodulating means. Position determining means for determining at which position another digitized waveform signal of the demodulated digitized waveform signal is located;
Based on the value of the other digitized waveform signal and the position of the other digitized waveform signal determined by the position determining means, interpolation is performed at the input timing of the one digitized waveform signal to the processing means. Interpolating means for calculating a digitized waveform signal and supplying it to the processing means,
Digital receiver provided.

請求項１記載のデジタル受信機において、前記復調手段と前記補間手段との間に、前記デジタル化波形信号のタイミングのずれを緩和する手段を設けたデジタル受信機。 2. The digital receiver according to claim 1, wherein means for reducing timing deviation of the digitized waveform signal is provided between the demodulating means and the interpolating means.