JP4470454B2 - Semiconductor device and manufacturing method thereof - Google Patents

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Description

本発明は、１対の電極を備え、その電極同士を結ぶ方向に伸びる半導体領域によって耐圧特性を向上させている半導体装置に関する。ここでいう電極は、その間を電流が流れる電極をいい、例えばカソードとアノード電極、ソースとドレイン電極、エミッタとコレクタ電極等を言い、半導体装置の抵抗ないしオン・オフを制御する制御信号を印加するためのゲート電極を含まない。
本発明は特に、電極間方向に伸びる第１導電型の第１部分領域と、電極間方向に伸びる第２導電型の第２部分領域が、電極間方向に直交する面内で交互に繰返されている、所謂スーパージャンクション構造を備えた半導体装置に関し、なかでも、スーパージャンクション構造を構成する第１部分領域と第２部分領域の繰返し単位が微細化された半導体装置に関する。 The present invention relates to a semiconductor device including a pair of electrodes and having improved breakdown voltage characteristics by a semiconductor region extending in a direction connecting the electrodes. The electrode here refers to an electrode through which a current flows, for example, a cathode and an anode electrode, a source and drain electrode, an emitter and a collector electrode, and the like, and applies a control signal for controlling resistance or on / off of the semiconductor device. Does not include a gate electrode.
In the present invention, in particular, the first conductivity type first partial region extending in the interelectrode direction and the second conductivity type second partial region extending in the interelectrode direction are alternately repeated in a plane perpendicular to the interelectrode direction. The present invention relates to a semiconductor device having a so-called super junction structure, and more particularly to a semiconductor device in which a repeating unit of a first partial region and a second partial region constituting the super junction structure is miniaturized.

ｎ型不純物を含有するｎ型コラム（第１部分領域）とｐ型不純物を含有するｐ型コラム（第２部分領域）の組合せを単位構造とし、その単位構造が繰返されている繰返し構造（所謂スーパージャンクション構造）を備えた半導体装置が知られている。その一例を図３６に例示する。   A combination of an n-type column (first partial region) containing an n-type impurity and a p-type column (second partial region) containing a p-type impurity is used as a unit structure, and a repeating structure (so-called so-called unit structure) is repeated. A semiconductor device having a super junction structure) is known. An example of this is illustrated in FIG.

図３６の半導体装置１９は、ｎ型コラム５２とｐ型コラム領域５４の互層を単位構造とし、その単位構造が繰返されている繰返し領域５６を備えている。具体的に説明すると、ドレイン電極Ｄ上にｎ＋型のドレイン領域５１が形成されており、そのドレイン領域５１上に繰返し領域５６が形成されており、その繰返し領域５６上にｐ型のボディ領域６２が形成されており、そのボディ領域６２内にｎ＋型のソース領域６４が選択的に形成されており、ソース領域６４はソース電極Ｓと接触している。図３６の半導体装置１９は、トレンチゲート電極６０を備えており、トレンチゲート電極６０は繰返し領域５６のｎ型コラム５２とソース領域６４との間に介在するボディ領域６２に対して絶縁膜６１を介して対向している。
繰返し領域５６のｎ型コラム５２とｐ型コラム５４は、その間を電流が流れるソース電極Ｓとドレイン電極Ｄを結ぶ方向Ａに沿って長く伸び、電極間方向Ａに直交する方向Ｂに沿って繰返されている。ｎ型コラム５２とｐ型コラム５４の繰返し方向は、トレンチゲート電極６０が伸びる方向Ｃに繰返されていてもよく、電極間方向Ａに直交する面内で繰返されていればよい。
図３６の例では、ｎ型コラム５２とｐ型コラム５４がＣ方向に長く伸びているが、ｎ型コラム５２とｐ型コラム５４が柱状であって、Ｂ方向にもＣ方向にも繰返されていてもよいし、柱状のｎ型コラム５２がｐ型領域内に分散配置された構造であってもよいし、柱状のｐ型コラム５４がｎ型領域内に分散配置された構造であってもよい。要は、第１導電型の第１部分領域と、第２導電型の第２部分領域を組合せた単位構造が、少なくとも一方方向に繰返されていればよい。 The semiconductor device 19 shown in FIG. 36 includes a repeating region 56 in which the n-type column 52 and the p-type column region 54 have a unit structure and the unit structure is repeated. More specifically, an n + -type drain region 51 is formed on the drain electrode D, a repeating region 56 is formed on the drain region 51, and a p-type body region is formed on the repeating region 56. 62 is formed, and an n + -type source region 64 is selectively formed in the body region 62, and the source region 64 is in contact with the source electrode S. 36 includes a trench gate electrode 60, and the trench gate electrode 60 forms an insulating film 61 with respect to the body region 62 interposed between the n-type column 52 and the source region 64 in the repeating region 56. Are facing each other.
The n-type column 52 and the p-type column 54 in the repeating region 56 extend long along the direction A connecting the source electrode S and the drain electrode D through which current flows, and are repeated along the direction B orthogonal to the inter-electrode direction A. It is. The repeating direction of the n-type column 52 and the p-type column 54 may be repeated in the direction C in which the trench gate electrode 60 extends, and may be repeated in a plane orthogonal to the inter-electrode direction A.
In the example of FIG. 36, the n-type column 52 and the p-type column 54 extend long in the C direction, but the n-type column 52 and the p-type column 54 are columnar and are repeated in both the B direction and the C direction. The columnar n-type columns 52 may be distributed in the p-type region, or the columnar p-type columns 54 may be distributed in the n-type region. Also good. In short, it is only necessary that the unit structure combining the first partial region of the first conductivity type and the second partial region of the second conductivity type is repeated in at least one direction.

第１導電型の第１部分領域と第２導電型の第２部分領域を組合せた単位構造が繰返されていると、半導体装置の１対の電極間に逆バイアス電圧が印加されたときに、第１部分領域と第２部分領域のｐｎ接合界面から、第１部分領域と第２部分領域のそれぞれに空乏層が広がる。第１部分領域と第２部分領域の不純物濃度と繰返し方向の幅との積を適値に設定しておくと、繰返し領域の広い範囲を完全空乏化することができる。電極間方向に伸びる第１導電型の第１部分領域と、電極間方向に伸びる第２導電型の第２部分領域が、電極間方向に直交する面内で交互に繰返されているスーパージャンクション構造を備えた半導体装置は、高い耐圧特性を実現する。   When the unit structure combining the first partial region of the first conductivity type and the second partial region of the second conductivity type is repeated, when a reverse bias voltage is applied between the pair of electrodes of the semiconductor device, A depletion layer spreads from the pn junction interface between the first partial region and the second partial region to each of the first partial region and the second partial region. If the product of the impurity concentration of the first partial region and the second partial region and the width in the repeating direction is set to an appropriate value, the wide range of the repeating region can be completely depleted. Superjunction structure in which a first conductive type first partial region extending in the interelectrode direction and a second conductive type second partial region extending in the interelectrode direction are alternately repeated in a plane orthogonal to the interelectrode direction The semiconductor device provided with realizes high breakdown voltage characteristics.

スーパージャンクション構造を備えていると、半導体装置の１対の電極間に逆バイアス電圧が印加されたときに、第１部分領域と第２部分領域のｐｎ接合界面から空乏層が広がるために、高い耐圧特性を得ることができる。この現象を利用すると、高い耐圧特性を得るために繰返し領域の不純物濃度を下げる必要がなく、不純物濃度が高い状態で高い耐圧特性を得ることができる。繰返し領域の不純物濃度が高めると、半導体装置のオン抵抗やオン電圧は低下する。
スーパージャンクション構造は、高い不純物濃度の半導体領域を利用して低いオン抵抗や低いオン電圧を実現し、しかも、高い耐圧特性を実現する。
スーパージャンクション構造を微細化すると、半導体領域の不純物濃度を高めても空乏化することから、高い耐圧特性を確保しながらオン抵抗やオン電圧をさらに低下することができるものと期待することができる。
第１導電型の第１部分領域と第２導電型の第２部分領域が繰返されているスーパージャンクション構造の場合、いずれか一方が電流経路となる。図３６の場合、ｎ型コラム５２が電流経路となる。必要な耐圧特性を確保しながら、電流経路となる側の部分領域の不純物濃度を上げることができれば、オン抵抗やオン電圧をさらに低下することができるものと期待することができる。 With a super junction structure, when a reverse bias voltage is applied between a pair of electrodes of a semiconductor device, a depletion layer spreads from the pn junction interface between the first partial region and the second partial region, which is high. A breakdown voltage characteristic can be obtained. By utilizing this phenomenon, it is not necessary to lower the impurity concentration in the repeated region in order to obtain high breakdown voltage characteristics, and high breakdown voltage characteristics can be obtained with a high impurity concentration. When the impurity concentration in the repeating region is increased, the on-resistance and on-voltage of the semiconductor device are lowered.
The super junction structure realizes a low on-resistance and a low on-voltage by using a semiconductor region having a high impurity concentration, and also realizes a high breakdown voltage characteristic.
When the super junction structure is miniaturized, depletion occurs even when the impurity concentration of the semiconductor region is increased. Therefore, it can be expected that the on-resistance and the on-voltage can be further reduced while ensuring high breakdown voltage characteristics.
In the case of a super junction structure in which the first partial region of the first conductivity type and the second partial region of the second conductivity type are repeated, either one becomes a current path. In the case of FIG. 36, the n-type column 52 becomes a current path. If the impurity concentration of the partial region on the current path side can be increased while ensuring the required breakdown voltage characteristics, it can be expected that the on-resistance and the on-voltage can be further reduced.

特許文献１に、スーパージャンクション構造を備えた半導体装置が記載されている。
ＵＳＰ５２１６２７５ Patent Document 1 describes a semiconductor device having a super junction structure.
USP 5216275

特許文献１には、スーパージャンクション構造を構成するｎ型コラムとｐ型コラムの界面に絶縁膜を形成すると、ｎ型コラムとｐ型コラム間で不純物が相互拡散するのを防止することができ、各コラムの不純物濃度を意図した値に調整しやすいことが記載されている。
しかしながら、ｎ型コラムとｐ型コラムの不純物濃度を意図した値に調整することさえできれば、ｎ型コラムとｐ型コラムの界面に絶縁膜が形成されている半導体装置と、界面に絶縁膜が形成されていない半導体装置の特性には大差がなく、絶縁膜の存在は半導体装置の耐圧特性やオン抵抗やオン電圧に大きな影響を及ぼさないことが報告されている。 In Patent Document 1, when an insulating film is formed at the interface between an n-type column and a p-type column constituting a super junction structure, it is possible to prevent impurities from interdiffusing between the n-type column and the p-type column, It is described that the impurity concentration of each column can be easily adjusted to an intended value.
However, as long as the impurity concentration of the n-type column and the p-type column can be adjusted to an intended value, a semiconductor device in which an insulating film is formed at the interface between the n-type column and the p-type column, and an insulating film is formed at the interface. It has been reported that there is no great difference in the characteristics of the semiconductor devices that are not used, and the presence of the insulating film does not significantly affect the breakdown voltage characteristics, on-resistance, and on-voltage of the semiconductor devices.

確かに特許文献１に記載されているサイズのスーパージャンクション構造の場合、ｎ型コラムとｐ型コラムの界面に形成されている絶縁膜の存在は半導体装置の耐圧特性やオン抵抗やオン電圧に影響を及ぼさない。
しかしながら、本発明者の研究によって、スーパージャンクション構造の単位となる互層の微細化を進めて電流経路となるコラムの不純物濃度を上げていくと、ｎ型コラムとｐ型コラムの界面に絶縁膜を形成することが有用な結果をもたらすことが判明してきた。即ち、ｎ型コラムとｐ型コラムの界面に絶縁膜を形成しないでも、スーパージャンクション構造の単位となる互層の微細化を進めて電流経路となるコラムの不純物濃度を上げていくことによって、オン抵抗やオン電圧が低い状態を維持しながら耐圧特性を向上させていくことができる。この現象を利用するために微細化を進め、ｎ型コラムの中心からｐ型コラムの中心までの距離が1.4μm以下になるまで微細化をすすめると、ｎ型コラムとｐ型コラムの界面に絶縁膜を形成しない場合に比してｎ型コラムとｐ型コラムの界面に絶縁膜を形成すると耐圧特性が向上することが見出された。ｎ型コラムの中心からｐ型コラムの中心までの距離が数μmの場合には、ｎ型コラムとｐ型コラムの界面に絶縁膜を形成しても形成しなくても耐圧特性に影響しないのに、ｎ型コラムの中心からｐ型コラムの中心までの距離が1.4μm以下の場合には、ｎ型コラムとｐ型コラムの界面に絶縁膜を形成すると耐圧特性がさらに向上するのである。 Certainly, in the case of the super junction structure of the size described in Patent Document 1, the presence of the insulating film formed at the interface between the n-type column and the p-type column affects the breakdown voltage characteristics, on-resistance, and on-voltage of the semiconductor device. Does not affect.
However, according to the inventor's research, if the impurity concentration of the column that becomes the current path is increased by proceeding with the miniaturization of the alternating layer that becomes the unit of the super junction structure, an insulating film is formed at the interface between the n-type column and the p-type column. It has been found that forming yields useful results. That is, even if an insulating film is not formed at the interface between the n-type column and the p-type column, the on-resistance can be increased by increasing the impurity concentration of the column that becomes the current path by advancing the miniaturization of the alternating layer that becomes the unit of the super junction structure. In addition, withstand voltage characteristics can be improved while maintaining a low on-voltage state. In order to take advantage of this phenomenon, miniaturization is promoted, and if the miniaturization is promoted until the distance from the center of the n-type column to the center of the p-type column is 1.4 μm or less, the interface between the n-type column and the p-type column is insulated. It has been found that the breakdown voltage characteristics are improved when an insulating film is formed at the interface between the n-type column and the p-type column as compared with the case where no film is formed. When the distance from the center of the n-type column to the center of the p-type column is several μm, it does not affect the breakdown voltage characteristics even if an insulating film is formed at the interface between the n-type column and the p-type column. In addition, when the distance from the center of the n-type column to the center of the p-type column is 1.4 μm or less, the withstand voltage characteristics are further improved by forming an insulating film at the interface between the n-type column and the p-type column.

本発明に係る半導体装置は、上記の知見を活用し、スーパージャンクション構造の単位となる互層の微細化を進めることによって耐圧特性が向上する以上に耐圧特性を高めることに成功したものである。
本発明の半導体装置は、ＭＯＳに具現化することができる、ＭＯＳは、ドレイン電極と、そのドレイン電極上に設けられている第１導電型のドレイン領域と、そのドレイン領域に接するドリフト領域と、そのドリフト領域に接するとともにドレイン領域からはドリフト領域によって隔てられている第２導電型のボディ領域と、そのボディ領域に接するとともにドリフト領域からはボディ領域によって隔てられている第１導電型のソース領域と、そのソース領域に接するソース電極と、ソース領域とドリフト領域を隔てているボディ領域に絶縁層を介して対向しているトレンチゲート電極を備えている。本発明のＭＯＳでは、ドリフト領域が、ドレイン電極とソース電極を結ぶ方向（電極間方向）に伸びる第１導電型の第１部分領域と、電極間方向に伸びる第２導電型の第２部分領域が、電極間方向に直交する面内で交互に繰返されており、スーパージャンクション構造を実現している。トレンチゲート電極は、ボディ領域を貫通して第１部分領域に達している。本発明のＭＯＳは、第１部分領域の中心から第２部分領域の中心までの距離が1.4μm以下であり、第１部分領域と第２部分領域の界面の少なくとも一部に絶縁膜が形成されている。また、その絶縁膜は、第１部分領域と第２部分領域の界面の少なくとも一部からボディ領域内にまで伸びており、ボディ領域を介してトレンチゲート電極に対向しているとともに、その端部がボディ領域内に位置していることを特徴とする。 The semiconductor device according to the present invention has succeeded in improving the withstand voltage characteristics more than improving the withstand voltage characteristics by utilizing the above-described knowledge and proceeding with the miniaturization of the alternating layers as the unit of the super junction structure.
The semiconductor device of the present invention can be embodied in a MOS. The MOS includes a drain electrode, a drain region of a first conductivity type provided on the drain electrode, a drift region in contact with the drain region, A second conductivity type body region in contact with the drift region and separated from the drain region by a drift region, and a first conductivity type source region in contact with the body region and separated from the drift region by the body region And a source electrode in contact with the source region, and a trench gate electrode facing the body region separating the source region and the drift region via an insulating layer. In the MOS of the present invention, the drift region has a first conductivity type first partial region extending in the direction connecting the drain electrode and the source electrode (interelectrode direction), and a second conductivity type second partial region extending in the interelectrode direction. Are alternately repeated in a plane orthogonal to the inter-electrode direction to realize a super junction structure. The trench gate electrode passes through the body region and reaches the first partial region. In the MOS of the present invention, the distance from the center of the first partial region to the center of the second partial region is 1.4 μm or less, and an insulating film is formed on at least a part of the interface between the first partial region and the second partial region. ing. The insulating film extends from at least a part of the interface between the first partial region and the second partial region into the body region, faces the trench gate electrode through the body region, and has an end portion Is located in the body region.

スーパージャンクション構造の単位となる互層の微細化を進めると空乏化しやすくなり、電流経路となるセルの不純物濃度を高めることができる。高い耐圧と低いオン抵抗ないしオン電圧を得ることができる。単位となる互層の微細化を進め、ｎ型領域の中心からｐ型領域の中心までの距離（ハーフピッチという）が1.4μm以下になるまで微細化すると、極めて興味深い現象が生じ始める。ハーフピッチが1.4μm以上であるとｎ型領域とｐ型領域の界面に絶縁膜を設けても耐圧を高めるのに寄与しないのに、ハーフピッチが1.4μm以下であるとｎ型領域とｐ型領域の界面に絶縁膜を設けると耐圧が高められる。ハーフピッチが1.4μm以上であるとｎ型領域とｐ型領域の界面に絶縁層を設けても設けなくても耐圧が変化しないのに対し、ハーフピッチが1.4μm以下であるとｎ型領域とｐ型領域の界面に絶縁膜を設けた場合の耐圧は設けない場合の耐圧よりも高められる。ハーフピッチが1.4μm以下となるまで微細化すると、微細化によって耐圧が高くなりオン抵抗ないしオン電圧が低くなることに加え、界面に絶縁膜を設けることによってさらに耐圧が高められる現象を利用することが可能となる。
本発明の半導体装置は、第１部分領域の中心から第２部分領域の中心までの距離が1.4μm以下であり、第１部分領域と第２部分領域の間の少なくとも一部に絶縁膜が形成されていることから、微細化することによって耐圧が高くなりオン抵抗ないしオン電圧が低くなることに加え、界面に設けられた絶縁膜によってさらに耐圧が高められる。
本発明は、電流が流れる１対の電極を結ぶ方向に伸びる半導体領域を備えた半導体装置に有用であり、ソースとドレイン電極を有する縦型のＭＯＳ、エミッタとドレイン電極を有する縦型のバイポーラトランジスタ（ＩＧＢＴ）等に適用することができる。
第１導電型の第１部分領域と第２導電型の第２部分領域は電極間方向に伸びておればよく、柱状に伸びていてよいし、薄板状であってもよい。薄板状の場合、電極間方向に直交する面内で交互に繰返されて配置される。柱状の場合、導電型を異にする２本の柱の組合せが電極間方向に直交する面内で繰返されて配置されていてもよいし、直交面内で広く広がる半導体領域中に異なる導電型の柱群が分散配置されていてもよい。 When the miniaturization of the alternating layer that is a unit of the super junction structure is promoted, depletion easily occurs, and the impurity concentration of the cell that becomes the current path can be increased. High breakdown voltage and low on-resistance or on-voltage can be obtained. When the miniaturization of alternating layers as a unit is advanced and the distance from the center of the n-type region to the center of the p-type region (called half pitch) is 1.4 μm or less, a very interesting phenomenon starts to occur. If the half pitch is 1.4 μm or more, providing an insulating film at the interface between the n-type region and the p-type region does not contribute to increasing the breakdown voltage, but if the half pitch is 1.4 μm or less, the n-type region and the p-type Providing an insulating film at the interface between regions increases the breakdown voltage. When the half pitch is 1.4 μm or more, the withstand voltage does not change whether or not an insulating layer is provided at the interface between the n-type region and the p-type region, whereas when the half pitch is 1.4 μm or less, the n-type region The breakdown voltage when the insulating film is provided at the interface of the p-type region is higher than the breakdown voltage when the insulating film is not provided. When miniaturization is performed until the half pitch becomes 1.4 μm or less, the breakdown voltage increases due to the miniaturization, and the on-resistance or the on-voltage decreases. In addition, the phenomenon that the breakdown voltage can be further increased by providing an insulating film at the interface is utilized. Is possible.
In the semiconductor device of the present invention, the distance from the center of the first partial region to the center of the second partial region is 1.4 μm or less, and an insulating film is formed at least at a part between the first partial region and the second partial region. Therefore, with miniaturization, the withstand voltage is increased and the on-resistance or the on-voltage is lowered, and the withstand voltage is further increased by the insulating film provided at the interface.
The present invention is useful for a semiconductor device having a semiconductor region extending in a direction connecting the pair of electrodes current flows, the vertical with source over scan and the drain electrode MOS, vertical with emitter and drain electrodes It can be applied to a bipolar transistor (IGBT) or the like.
The first partial region of the first conductivity type and the second partial region of the second conductivity type only have to extend in the direction between the electrodes, and may extend in a columnar shape or a thin plate shape. In the case of a thin plate shape, they are alternately repeated in a plane orthogonal to the inter-electrode direction. In the case of a columnar shape, a combination of two columns having different conductivity types may be repeatedly arranged in a plane orthogonal to the inter-electrode direction, or different conductivity types in a semiconductor region that extends widely in the orthogonal plane. These column groups may be dispersedly arranged.

ＭＯＳは、ドレイン電極とソース電極間に高い電圧が印加されても耐えられるように、ドレイン電極とソース電極を結ぶ方向に伸びるドリフト領域を備えている。そのドリフト領域のスーパージャンクション構造の微細化を進め、ハーフピッチが1.4μm以下にすると、微細化することによって耐圧を高めると同時にオン抵抗を低くすることができることに加え、ｐｎ接合界面に設けられた絶縁膜によってさらに耐圧を高めることができる。
本発明を適用したＭＯＳは、従来のＭＯＳでは得られない高耐圧と低抵抗を実現する。 The MOS includes a drift region extending in a direction connecting the drain electrode and the source electrode so that the MOS transistor can withstand even when a high voltage is applied between the drain electrode and the source electrode. If the super junction structure in the drift region is further miniaturized and the half pitch is 1.4 μm or less, the miniaturization can increase the breakdown voltage and simultaneously reduce the on-resistance, and is provided at the pn junction interface. The breakdown voltage can be further increased by the insulating film.
The MOS to which the present invention is applied realizes a high breakdown voltage and a low resistance that cannot be obtained by a conventional MOS.

第１部分領域と第２部分領域の間に絶縁膜を配置すると、第１部分領域の不純物濃度を1×1016cm-3以上とし、第２部分領域の不純物濃度を1×1016cm-3以上としても、ドレイン電極とソース電極間に逆バイアス電圧がかかったときにドリフト領域が完全空乏化することができる。本発明によって始めてスーパージャンクション構造のセル群の不純物濃度を上記まで高めることに成功したものであり、完全空乏化による高い耐圧と、高不純物濃度による低いオン抵抗の両者を得ることに成功している。 When an insulating film is disposed between the first partial region and the second partial region, the impurity concentration of the first partial region is set to 1 × 10 16 cm −3 or more, and the impurity concentration of the second partial region is set to 1 × 10 16 cm −. Even if 3 or more, the drift region can be completely depleted when a reverse bias voltage is applied between the drain electrode and the source electrode. For the first time, the present invention has succeeded in increasing the impurity concentration of the cell group of the super junction structure to the above, and has succeeded in obtaining both high breakdown voltage due to complete depletion and low on-resistance due to high impurity concentration. .

スーパージャンクション構造を構成する第１部分領域と第２部分領域のそれぞれが薄板状である場合、第１部分領域と第２部分領域は、その繰返し方向に直交する面内で伸びている。この構造の場合、第１部分領域のコラム幅が1.0μm以下であり、第２部分領域のコラム幅が1.0μm以下であり、第１部分領域と第２部分領域の間に形成されている絶縁膜の膜厚が0.2μm以下であることが好ましい。
第１部分領域と第２部分領域のコラム幅が双方とも1.0μm以下であるという条件のなかでハーフピッチ幅を1.4μm以下にすると、本発明の作用がよく得られる。そのときの絶縁膜の膜厚は0.2μm以下であるのが好ましい。 When each of the first partial region and the second partial region constituting the super junction structure has a thin plate shape, the first partial region and the second partial region extend in a plane orthogonal to the repeating direction. In this structure, the column width of the first partial region is 1.0 μm or less, the column width of the second partial region is 1.0 μm or less, and the insulation formed between the first partial region and the second partial region. The film thickness is preferably 0.2 μm or less.
When the half pitch width is 1.4 μm or less under the condition that both the column widths of the first partial region and the second partial region are 1.0 μm or less, the effect of the present invention can be obtained well. In this case, the thickness of the insulating film is preferably 0.2 μm or less.

第１部分領域と第２部分領域のそれぞれが薄板状で、繰返し方向に直交する面内で伸びているスーパージャンクション構造の場合、ｐｎ界面に絶縁膜を配置すると、電流経路となる部分領域のコラム幅と不純物濃度の積を、電流経路とならない部分領域のコラム幅と不純物濃度の積よりも大きくすることができる。
スーパージャンクション構造のｐｎ界面に絶縁膜が形成されていると、チャージバランスが崩れていても完全空乏化する現象が得られる。チャージバランスを維持するために不純物濃度を精密に制御する必要がなくなり、製造上の自由度が増す。また、電流経路となる部分領域のコラム幅と不純物濃度の積を、電流経路とならない部分領域のコラム幅と不純物濃度の積よりも大きくすることができ、一層の低抵抗化が可能となる。
さらに、電流経路となる部分領域に過大のキャリアが存在していると、ターンオフ時のキャリアの再結合現象を促進することができ、キャリアの引き抜きに起因するリカバリー電流の急激な変化を抑制することができ、リカバリーサージ電圧を低減し得る。 In the case of a super junction structure in which each of the first partial region and the second partial region has a thin plate shape and extends in a plane orthogonal to the repetitive direction, if an insulating film is disposed at the pn interface, the column of the partial region serving as a current path The product of the width and the impurity concentration can be made larger than the product of the column width and the impurity concentration of the partial region that does not serve as a current path.
If an insulating film is formed at the pn interface of the super junction structure, a phenomenon of complete depletion can be obtained even if the charge balance is lost. It is not necessary to precisely control the impurity concentration in order to maintain the charge balance, and the degree of freedom in manufacturing increases. Further, the product of the column width and the impurity concentration of the partial region that becomes the current path can be made larger than the product of the column width and the impurity concentration of the partial region that does not become the current path, so that the resistance can be further reduced.
Furthermore, if there are excessive carriers in the partial region that becomes the current path, the carrier recombination phenomenon at the turn-off time can be promoted, and a rapid change in the recovery current caused by the carrier extraction can be suppressed. The recovery surge voltage can be reduced.

第１部分領域と第２部分領域のそれぞれが薄板状で、繰返し方向に直交する面内で伸びているスーパージャンクション構造の場合、ボディ領域を貫通してドリフト領域に達するトレンチゲートを、第１部分領域が伸びている面と平行に伸ばすようにしてもよい。
この場合、スーパージャンクション構造の第１部分領域と第２部分領域と、トレンチゲート電極が平行に形成され、トレンチゲート電極が全長に亘って、電流経路となる第１部分領域に達している構造を得ることができる。トレンチゲート電極にゲートオン電圧が印加された場合に形成されるチャネル領域と電流経路となる第１部分領域が広い範囲で接する構造が得られ、オン抵抗が一層に低減される。 In the case of a super junction structure in which each of the first partial region and the second partial region has a thin plate shape and extends in a plane orthogonal to the repeating direction, the trench gate that reaches the drift region through the body region is You may make it extend in parallel with the surface where the area | region is extended.
In this case, a structure in which the first partial region and the second partial region of the super junction structure are formed in parallel with the trench gate electrode, and the trench gate electrode reaches the first partial region serving as a current path over the entire length. Obtainable. A structure is obtained in which the channel region formed when a gate-on voltage is applied to the trench gate electrode and the first partial region serving as a current path are in contact with each other over a wide range, and the on-resistance is further reduced.

第１部分領域と第２部分領域のそれぞれが薄板状であれば、第１部分領域と第２部分領域は一方方向に繰返される。第１部分領域と第２部分領域のそれぞれの断面が長方形の柱状であれば、各柱を千鳥格子状に配置することで各部分領域が２方向に繰返されるスーパージャンクション構造が得られる。第１部分領域と第２部分領域のそれぞれの断面が正六角形の柱状であれば、交互に隙間なく配置することで各部分領域が３方向に繰返されるスーパージャンクション構造が得られる。
If each of the first partial region and the second partial region is thin, the first partial region and the second partial region are repeated in one direction. If the cross section of each of the first partial region and the second partial region is a rectangular column shape, a super junction structure in which each partial region is repeated in two directions can be obtained by arranging the columns in a staggered pattern. If the cross section of each of the first partial region and the second partial region is a regular hexagonal columnar shape, a super junction structure in which each partial region is repeated in three directions can be obtained by arranging them alternately without gaps .

第１部分領域と第２部分領域の間の全界面に絶縁膜が形成されていることが好ましい。
第１部分領域と第２部分領域の間の全界面に絶縁膜が形成されていると、効果的に耐圧を向上させることができる。オン抵抗の低減にも効果的である。 It is preferable that an insulating film is formed on the entire interface between the first partial region and the second partial region.
When an insulating film is formed on the entire interface between the first partial region and the second partial region, the breakdown voltage can be effectively improved. It is also effective in reducing on-resistance.

ドレイン電極とドレイン領域の間に第２導電型の半導体領域が付加されていてもよい。
この構造の半導体装置は、いわゆるＩＧＢＴとして機能する。ゲート電極にオン電圧が印加されると、ドレイン領域の電流経路となる導電型の部分領域に正負のキャリアが流入し、伝導度変調現象が生じる。ＩＧＢＴの場合、ＭＯＳの場合のドレイン領域はドレイン領域と称され、ドレイン電極はコレクタ電極と称され、ソース領域はエミッタ領域と称され、ソース電極はエミッタ電極と称されることが多い。
ＩＧＢＴの場合でも、スーパージャンクション構造を実現する第１部分領域と第２部分領域の界面の少なくとも一部に絶縁膜を形成することで耐圧を向上することができる。 A second conductivity type semiconductor region may be added between the drain electrode and the drain region.
The semiconductor device having this structure functions as a so-called IGBT. When an on-voltage is applied to the gate electrode, positive and negative carriers flow into a conductive partial region serving as a current path in the drain region, and a conductivity modulation phenomenon occurs. In the case of IGBT, the drain region in the case of MOS is called a drain region, the drain electrode is called a collector electrode, the source region is called an emitter region, and the source electrode is often called an emitter electrode.
Even in the case of an IGBT, the withstand voltage can be improved by forming an insulating film at least part of the interface between the first partial region and the second partial region that realizes the super junction structure.

本発明のスーパージャンクション構造は、ドリフト領域以外にも活用することができ、例えば、周辺領域に適用することができる。
この場合の半導体装置は、半導体スイッチング素子群が形成されている中心領域と、その周囲であって半導体スイッチング素子群が形成されていない周辺領域を備える。
本発明を周辺領域に適用した半導体装置の周辺領域では、半導体スイッチング素子群の電極間方向に伸びる第１導電型の第１部分領域と、電極間方向に伸びる第２導電型の第２部分領域が、電極間方向に直交する面内で交互に繰返され、中心領域から周辺領域に向かって連続して形成されており、周辺領域の第１部分領域の中心から周辺領域の第２部分領域の中心までの距離が1.4μm以下であり、周辺領域の第１部分領域と周辺領域の第２部分領域の界面の少なくとも一部からボディ領域内にまで伸びている絶縁膜が形成されていることを特徴とする。
半導体装置の周辺領域でも、空乏層を広げ、電界を保持して耐圧を向上させることが求められる。本発明のスーパージャンクション構造は、周辺領域の耐圧を向上させ、ひいては半導体装置の耐圧を向上させる。
本発明を周辺領域に適用するときにも、第１部分領域の不純物濃度が1×1016cm-3以上であり、第２部分領域の不純物濃度が1×1016cm-3以上であるのが好ましい。また、第１部分領域の幅が1.0μm以下であり、第２部分領域の幅が1.0μm以下であり、第１部分領域と第２部分領域との間に形成されている絶縁膜の膜厚が、0.2μm以下であることが好ましい。 The super junction structure of the present invention can be used in areas other than the drift region, and can be applied to the peripheral region, for example.
In this case, the semiconductor device includes a central region in which the semiconductor switching element group is formed and a peripheral region around the central region in which the semiconductor switching element group is not formed.
In the peripheral region of the semiconductor device in which the present invention is applied to the peripheral region, the first conductive type first partial region extending in the inter-electrode direction of the semiconductor switching element group and the second conductive type second partial region extending in the inter-electrode direction Are alternately repeated in a plane orthogonal to the inter-electrode direction, and are continuously formed from the central region toward the peripheral region, and from the center of the first partial region of the peripheral region to the second partial region of the peripheral region. the distance to the center is not more than 1.4 [mu] m, an insulation film from at least a portion of the interface of the second partial region of the first partial region and the peripheral region of the peripheral region extends to the body region is formed Features.
Also in the peripheral region of the semiconductor device, it is required to expand the depletion layer and maintain the electric field to improve the breakdown voltage. The super junction structure of the present invention improves the breakdown voltage of the peripheral region, and consequently improves the breakdown voltage of the semiconductor device.
Even when the present invention is applied to the peripheral region, the impurity concentration of the first partial region is 1 × 10 16 cm −3 or more and the impurity concentration of the second partial region is 1 × 10 16 cm −3 or more. Is preferred. The width of the first partial region is 1.0 μm or less, the width of the second partial region is 1.0 μm or less, and the thickness of the insulating film formed between the first partial region and the second partial region Is preferably 0.2 μm or less.

本発明のスーパージャンクション構造を備える半導体装置は、下記の製造方法によって製造することができる。
即ち、裏面にドレイン電極が設けられており、表面にソース電極が設けられており、そのドレイン電極とソース電極間を電流が流れる半導体装置を製造するにあたって、ドレイン電極とソース電極を結ぶ方向に伸びる第１導電型の第１部分領域を、電極間方向に直交する面内で第１導電型のドレイン領域上に溝を隔てて複数形成する第１部分領域形成段階と、第１部分領域形成段階に次いで、溝に露出する第１部分領域群の側壁に絶縁膜を形成する絶縁膜形成段階と、絶縁膜形成段階に次いで、溝内及び第１部分領域群の上面に第２導電型の半導体領域を成長させる第２半導体領域形成段階と、第２半導体領域形成段階に次いで、第１部分領域群の上部を第２導電型に反転させて反転領域を形成する反転領域形成段階を備えている。さらに、反転領域形成段階の後に、第２半導体領域の表面から第２半導体領域及び反転領域を貫通して反転領域形成段階で導電型が反転しなかった第１部分領域に達するとともに、第２半導体領域及び反転領域に絶縁層を介して対向する複数のトレンチゲート電極を形成するトレンチゲート形成段階と、第２半導体領域内のトレンチゲート電極に隣接する位置に第３部分領域を形成する第３部分領域形成段階とを備えている。
上記の製造方法によって製造される半導体装置は、第１部分領域群の上面に形成された第２半導体領域と、反転領域と、絶縁膜を介して反転領域に対向する第２半導体領域の一部がボディ領域を構成し、絶縁膜がボディ領域内に伸びて形成されている。また、その半導体装置は、第１部分領域の中心から溝内の第２半導体領域の中心までの距離が1.4μm以下である。
上記の製造方法によれば、スーパージャンクション構造を構成する第１導電型の第１部分領域と第２導電型の第２部分領域の界面に絶縁膜が形成されており、半導体装置の表裏に１対の電極が形成されている縦型半導体装置を製造することができる。 A semiconductor device including the super junction structure of the present invention can be manufactured by the following manufacturing method.
That is, the back surface drain electrode provided on the source electrode is provided on the surface, when the between the drain and source electrodes a current to produce a semi-conductor device Ru flow direction connecting the drain and source electrodes a first partial region forming step of forming a plurality spaced grooves extending first partial region of the first conductivity type, in a plane orthogonal to the inter-electrode direction on a first conductivity type drain region, the first partial region Next to the forming step, an insulating film forming step of forming an insulating film on the side wall of the first partial region group exposed in the groove, and after the insulating film forming step, the second conductivity type is formed in the groove and on the upper surface of the first partial region group. of the second semiconductor region forming step of the semiconductor region Ru grown, next to the second semiconductor region forming step, a reversal region formation step of the upper portion of the first partial area group is inverted to the second conductivity type to form the inversion region I have. Further, after the inversion region formation step, the second semiconductor region is reached from the surface of the second semiconductor region through the second semiconductor region and the inversion region to reach the first partial region where the conductivity type is not inverted in the inversion region formation step. A trench gate forming step of forming a plurality of trench gate electrodes facing the region and the inversion region via an insulating layer, and a third portion forming a third partial region at a position adjacent to the trench gate electrode in the second semiconductor region A region forming stage .
Semiconductor device thus manufactured in the above manufacturing method, a second semiconductor region formed on the upper surface of the first partial region group, and the inversion region, one second semiconductor region opposed to the inversion region through the insulating film The portion constitutes a body region, and an insulating film is formed extending in the body region. In the semiconductor device, the distance from the center of the first partial region to the center of the second semiconductor region in the trench is 1.4 μm or less.
According to the manufacturing method described above, the interface with the insulating film of the second partial region of the first partial region and a second conductivity type first conductivity type constituting the super junction structure and is formed, on the front and back of the semiconductor device 1 A vertical semiconductor device in which a pair of electrodes is formed can be manufactured .

第１部分領域群の上部を第２導電型に反転する反転領域形成段階は、第１導電型の第１部分領域群と第２導電型の半導体領域の相互拡散であってもよい。あるいは、第１部分領域群の上部に、第２導電型の不純物をイオン注入することであってもよい。
第１部分領域の上部が第２導電型に変化し、絶縁膜の端部がボディ領域内に伸びている半導体装置を製造することができる。 The inversion region forming step of inverting the upper part of the first partial region group to the second conductivity type may be mutual diffusion of the first conductivity type first partial region group and the second conductivity type semiconductor region. Alternatively, the second conductivity type impurity may be ion-implanted into the upper portion of the first partial region group.
A semiconductor device in which the upper portion of the first partial region is changed to the second conductivity type and the end portion of the insulating film extends into the body region can be manufactured.

本発明のスーパージャンクション構造を備える半導体装置は、スーパージャンクション構造を微細化することによって得られる高耐圧化と低抵抗化に加え、スーパージャンクション構造の単位となる互層の間に絶縁膜を配置することによって一層の高耐圧化と低抵抗化が得られる。十分に高い耐圧と十分に低い抵抗をともに実現することができる。   In the semiconductor device having the super junction structure according to the present invention, in addition to the high breakdown voltage and low resistance obtained by miniaturizing the super junction structure, an insulating film is disposed between the alternating layers that are units of the super junction structure. As a result, higher breakdown voltage and lower resistance can be obtained. Both sufficiently high breakdown voltage and sufficiently low resistance can be realized.

図１に示す斜視図は、発明を実施するための一つの最良の半導体装置１の斜視図である。これは以下に説明する複数実施例の共通構造である。図１に示す半導体装置１は縦型電界効果トランジスタであり、ｎ型（第１導電型）の第１部分領域２２とｐ型（第２導電型）の第２部分領域２４が交互に繰返されている繰返し領域２６を、キャリアがドリフトする領域に備えている。
第１電極（ドレイン電極Ｄ）上にｎ型（第１導電型）のドレイン領域２１が形成されており、ドレイン領域２１上に繰返し領域（ドリフト領域）２６が形成されており、繰返し領域（ドリフト領域）２６上にｐ型（第２導電型）のボディ領域３２が形成されている。 The perspective view shown in FIG. 1 is a perspective view of one best semiconductor device 1 for carrying out the invention. This is a common structure of a plurality of embodiments described below. The semiconductor device 1 shown in FIG. 1 is a vertical field effect transistor, and an n-type (first conductivity type) first partial region 22 and a p-type (second conductivity type) second partial region 24 are alternately repeated. The repeating region 26 is provided in a region where carriers drift.
An n-type (first conductivity type) drain region 21 is formed on the first electrode (drain electrode D), a repeating region (drift region) 26 is formed on the drain region 21, and the repeating region (drift) A p-type (second conductivity type) body region 32 is formed on the region 26.

ボディ領域３２内にｎ型（第１導電型）の第３部分領域（ソース領域）３４とｐ＋型のボディコンタクト領域３８が選択的に形成されており、第３部分領域（ソース領域）３４とボディコンタクト領域３８はソース電極Ｓと接触している。
図１の半導体装置１はトレンチタイプのゲート電極Ｇが備えられており、トレンチゲート電極３０が、第３部分領域（ソース電極）３４に隣接し、ボディ領域３２を貫通して繰返し領域（ドリフト領域）２６の第１部分領域２２まで到達している。トレンチゲート電極３０は、繰返し領域（ドリフト領域）２６の第１部分領域２２と第３部分領域（ソース領域）３４との間に介在するボディ領域３２に対してゲート絶縁膜３１を介して対向している。
トレンチゲート電極３０は、繰返し領域（ドリフト領域）２６の第１部分領域２２と第２部分領域２４の組合せの繰返し方向に直交方向に伸びており、薄板状の第１部分領域２２と平行方向に伸びている。 An n-type (first conductivity type) third partial region (source region) 34 and a p + -type body contact region 38 are selectively formed in the body region 32, and the third partial region (source region) 34 is formed. The body contact region 38 is in contact with the source electrode S.
The semiconductor device 1 of FIG. 1 includes a trench type gate electrode G, and the trench gate electrode 30 is adjacent to the third partial region (source electrode) 34, penetrates the body region 32, and repeats (drift region). ) 26 first partial region 22 is reached. The trench gate electrode 30 is opposed to the body region 32 interposed between the first partial region 22 and the third partial region (source region) 34 of the repetitive region (drift region) 26 via the gate insulating film 31. ing.
The trench gate electrode 30 extends in a direction orthogonal to the repeating direction of the combination of the first partial region 22 and the second partial region 24 of the repeating region (drift region) 26 and extends in a direction parallel to the thin plate-like first partial region 22. It is growing.

繰返し領域（ドリフト領域）２６の第１部分領域２２と第２部分領域２４は、その間を電流が流れるドレイン電極Ｄとソース電極Ｓとを結ぶ方向Ａに沿って長く伸び、電極間方向Ａに直交する方向Ｂに沿って繰返されている。
第１部分領域２２と第２部分領域２４のそれぞれの幅は、どちらか一方の幅のみを大きく、また狭く形成するのは好ましくない。半導体装置１では、ｎ型の第１部分領域がキャリアの流れる領域であるが、この第１部分領域２２がｐ型の第２部分領域２４に比して狭く形成されていると、繰返し領域２６のうち第１部分領域２２の横断面積の占める割合が減少し、オン抵抗が増大してしまう。また、どちらか一方の幅のみを狭く形成するのは製造の点からの困難であり、それぞれの部分領域（２２、２４）の幅はバランス良く形成されているのが好ましい。それぞれの部分領域（２２、２４）の幅が1.0μm以下であり、ハーフピッチ幅が1.4μm以下であるのが好ましい。 The first partial region 22 and the second partial region 24 of the repetitive region (drift region) 26 extend long along the direction A connecting the drain electrode D and the source electrode S through which current flows, and are orthogonal to the inter-electrode direction A. It is repeated along the direction B.
It is not preferable that the width of each of the first partial region 22 and the second partial region 24 is made larger or narrower. In the semiconductor device 1, the n-type first partial region is a region where carriers flow. However, if the first partial region 22 is formed narrower than the p-type second partial region 24, the repeated region 26. Of these, the proportion of the cross-sectional area of the first partial region 22 decreases, and the on-resistance increases. Moreover, it is difficult from the point of manufacture to form only one of the widths narrowly, and it is preferable that the widths of the respective partial regions (22, 24) are formed in a well-balanced manner. The width of each partial region (22, 24) is preferably 1.0 μm or less, and the half pitch width is preferably 1.4 μm or less.

第１部分領域２２と第２部分領域２４のそれぞれの不純物濃度と幅の積（チャージバランス）が1×1012cm-2〜5×1012cm-2の範囲内にあるのが好ましい。なお、本発明の１つの特徴は、チャージバランスが崩れた場合においても、耐圧の向上やリカバリー電流の低減に効果を奏する。
また、第１部分領域２２の不純物濃度は1×1016cm-3以上が好ましく、第２部分領域２４の不純物濃度は1×1016cm-3以上であるのが好ましい。なお、この種の繰返し領域２６では、それぞれの部分領域（２２、２４）の不純物濃度が高くなると、それぞれの部分領域（２２、２４）の幅は狭くなる。他方、それぞれの部分領域（２２、２４）の不純物濃度が小さくなると、それぞれの部分領域（２２、２４）の幅は広くなる。そのため、それぞれの部分領域（２２、２４）の不純物濃度は、それぞれの部分領域（２２、２４）の幅との関係で実質的に決まってくる。したがって、それぞれの部分領域（２２、２４）の不純物濃度が極端に大きいということはなく、実質的な範囲内で大きいことが好ましい。 The product (charge balance) of the impurity concentration and width of each of the first partial region 22 and the second partial region 24 is preferably in the range of 1 × 10 12 cm −2 to 5 × 10 12 cm −2 . Note that one feature of the present invention is effective in improving the breakdown voltage and reducing the recovery current even when the charge balance is lost.
The impurity concentration of the first partial region 22 is preferably 1 × 10 16 cm -3 or more, that the impurity concentration of the second partial region 24 is 1 × 10 16 cm -3 or more preferred. In this type of repeating region 26, when the impurity concentration of each partial region (22, 24) increases, the width of each partial region (22, 24) becomes narrower. On the other hand, when the impurity concentration of each partial region (22, 24) decreases, the width of each partial region (22, 24) increases. Therefore, the impurity concentration of each partial region (22, 24) is substantially determined by the relationship with the width of each partial region (22, 24). Therefore, the impurity concentration of each partial region (22, 24) is not extremely high, and is preferably high within a substantial range.

繰返し領域（ドリフト領域）２６の第１部分領域２２と第２部分領域２４の界面には絶縁膜２８が形成されており、この絶縁膜２８は第１部分領域２２と第２部分領域２４の界面の全領域に亘って形成されており、さらにボディ領域３２内にまで伸びて形成されている。ボディ領域３２内に伸びて形成されている絶縁膜２８は、第３部分領域（ソース領域）３４に接触しない程度にボディ領域３２内に伸びて形成されているのが好ましい。この場合、オン抵抗の低減に効果がある。
なお、図１に示す半導体装置１の導電型が、逆の構成であっても本形態を具現化することが可能である。 An insulating film 28 is formed at the interface between the first partial region 22 and the second partial region 24 in the repetitive region (drift region) 26, and the insulating film 28 is an interface between the first partial region 22 and the second partial region 24. Are formed over the entire region, and further extend into the body region 32. The insulating film 28 formed to extend into the body region 32 is preferably formed to extend into the body region 32 so as not to contact the third partial region (source region) 34. In this case, it is effective in reducing the on-resistance.
Note that this embodiment can be embodied even if the conductivity type of the semiconductor device 1 shown in FIG.

図面を参照して以下に各実施例を詳細に説明する。なお、略同一の構造には同一番号を付して説明を省略する場合がある。
（第１実施例）実施例１では酸化膜の有無による半導体装置の耐圧への影響を調べた。
図２〜４のそれぞれに、実施例１の半導体装置（２〜４）の単位セルが示されている。なお、図２〜４に示すｐ型コラム１２４は、そのコラム幅のちょうど半分づつが、左右対称に示されている。図２の半導体装置２は、ｎ型コラム１２２とｐ型コラム１２４の間に酸化膜が形成されてない半導体装置であり、図３の半導体装置３と図４の半導体装置４には酸化膜１２８が形成されており、またその形状が異なるものが示されている。 Embodiments will be described in detail below with reference to the drawings. In addition, the same number is attached | subjected to a substantially identical structure, and description may be abbreviate | omitted.
(First Embodiment) In the first embodiment, the influence of the presence or absence of an oxide film on the breakdown voltage of a semiconductor device was examined.
The unit cell of the semiconductor device (2-4) of Example 1 is shown by each of FIGS. Note that the p-type column 124 shown in FIGS. 2 to 4 is shown symmetrically about exactly half the column width. The semiconductor device 2 in FIG. 2 is a semiconductor device in which no oxide film is formed between the n-type column 122 and the p-type column 124. The semiconductor device 3 in FIG. 3 and the semiconductor device 4 in FIG. Are formed and are different in shape.

実施例１のそれぞれの半導体装置（２〜４）は、酸化膜１２８を除けば、その基本的な構成は同一であるので、図２を参照してその構成を説明する。
図２の半導体装置２は、ｎ型の不純物を含有するｎ型コラム１２２とｐ型の不純物を含有するｐ型コラム１２４が交互に繰返されている繰返し領域１２６を、キャリアがドリフトする領域に備えた半導体装置２である。
図示１２１はドレイン領域１２１であり、その裏面側には図示しないドレイン電極が形成されており、主面側には繰返し領域１２６が形成されており、その繰返し領域１２６上にｐ型のボディ領域１３２が形成されている。ボディ領域１３２内にｎ型のソース領域１３４が選択的に形成されており、ソース領域１３４は図示しないソース電極と接触している。なお、ボディ領域１３２とｐ型コラム１２４の不純物濃度は等しい。 Since the basic configuration of each semiconductor device (2 to 4) of Example 1 is the same except for the oxide film 128, the configuration will be described with reference to FIG.
The semiconductor device 2 of FIG. 2 includes a repeating region 126 in which an n-type column 122 containing n-type impurities and a p-type column 124 containing p-type impurities are alternately repeated in a region where carriers drift. This is a semiconductor device 2.
121 is a drain region 121, a drain electrode (not shown) is formed on the back side thereof, a repeating region 126 is formed on the main surface side, and a p-type body region 132 is formed on the repeating region 126. Is formed. An n-type source region 134 is selectively formed in the body region 132, and the source region 134 is in contact with a source electrode (not shown). The impurity concentration of body region 132 and p-type column 124 is equal.

繰返し領域１２６はｎ型コラム１２２とｐ型コラム１２４で構成され、ｎ型コラム１２２とｐ型コラム１２４が、図示しないドレイン電極とソース電極を結ぶ方向に対して直交する面内において交互に繰返されて形成されている。
ソース領域１３４に隣接し、ボディ領域１３２を貫通して繰返し領域１２６のｎ型コラム１２４まで到達するトレンチゲート電極１３０が形成されており、トレンチゲート電極１３０は繰返し領域１２６のｎ型コラム１２２とソース領域１３４との間に介在するボディ領域１３２に対してゲート絶縁膜１３１を介して対向している。
トレンチゲート電極１３０にゲートオン電圧が印加されると、トレンチゲート電極１３０に対向するボディ領域１３２にｎ型の反転層が形成され、ドレイン領域１２１からソース領域１３４が導通することになる。 The repeating region 126 includes an n-type column 122 and a p-type column 124, and the n-type column 122 and the p-type column 124 are alternately repeated in a plane orthogonal to a direction connecting a drain electrode and a source electrode (not shown). Is formed.
A trench gate electrode 130 is formed adjacent to the source region 134 and passing through the body region 132 and reaching the n-type column 124 of the repeating region 126, and the trench gate electrode 130 is connected to the n-type column 122 and the source of the repeating region 126. It faces the body region 132 interposed between the region 134 and the gate insulating film 131.
When a gate-on voltage is applied to the trench gate electrode 130, an n-type inversion layer is formed in the body region 132 facing the trench gate electrode 130, and the drain region 121 and the source region 134 are conducted.

図２に示す半導体装置２のｎ型コラム１２２のコラム幅は0.6μmであり、ｐ型コラム１２４のコラム幅は0.8μmである。したがってｎ型コラム１２２の中心からｐ型コラムの中心までの距離（ハーフピッチという）の幅（Ｘ）は（0.6＋0.8）／２＝0.7μmで形成されている。繰返し領域１２６の膜厚方向の膜厚（Ｙ）は12μmである。
ｎ型コラム１２２の不純物濃度は5×1016cm-3であり、ｐ型コラム１２４の不純物濃度は3.70×1016cm-3で形成されている。したがって、ｎ型コラム１２２のチャージバランスは5×1016cm-3×0.6／2μm＝1.5×1012cm-2であり、ｐ型コラム１２４のチャージバランスは3.70×1016cm-3×0.8／2μm＝1.48×1012cm-2である。半導体装置２では若干ながらチャージバランスが崩れて形成されている。なお、一般的にこの種の半導体装置ではチャージバランスを確保して形成される。チャージバランスが確保されていると、半導体装置のオフ状態において、それぞれのコラムのキャリアが結合し消滅する。したがって、それぞれのコラムが実質完全空乏化するので、耐圧を高くすることができる。 In the semiconductor device 2 shown in FIG. 2, the n-type column 122 has a column width of 0.6 μm, and the p-type column 124 has a column width of 0.8 μm. Therefore, the width (X) of the distance (referred to as half pitch) from the center of the n-type column 122 to the center of the p-type column is (0.6 + 0.8) /2=0.7 μm. The film thickness (Y) in the film thickness direction of the repeating region 126 is 12 μm.
The impurity concentration of the n-type column 122 is 5 × 10 16 cm −3 , and the impurity concentration of the p-type column 124 is 3.70 × 10 16 cm −3 . Therefore, the charge balance of the n-type column 122 is 5 × 10 16 cm −3 × 0.6 / 2 μm = 1.5 × 10 12 cm −2 , and the charge balance of the p-type column 124 is 3.70 × 10 16 cm −3 × 0.8 / 2 μm = 1.48 × 10 12 cm −2 . In the semiconductor device 2, the charge balance is slightly broken and formed. In general, this type of semiconductor device is formed while ensuring a charge balance. When the charge balance is secured, the carriers of the respective columns are combined and disappear in the off state of the semiconductor device. Accordingly, each column is substantially completely depleted, so that the breakdown voltage can be increased.

図３と図４に示す半導体装置（３、４）も、図２に示す半導体装置２と基本的な構成は同様であり、図３と図４の半導体装置（３、４）には酸化膜１２８が形成されている点が図２の半導体装置２とは異なる。
図３の半導体装置３の酸化膜１２８は、繰返し領域１２６のｎ型コラム１２２とｐ型コラム１２４の界面のほぼ全領域に亘って広く形成されている。
図４の半導体装置４の酸化膜１２８は、繰返し領域１２６のｎ型コラム１２２とｐ型コラム１２４の界面のほぼ全領域に亘って広く形成されていると同時に、ボディ領域１３２内に伸びて形成されている。図３と図４のいずれの酸化膜１２８の膜厚は20nmである。 The basic configuration of the semiconductor device (3, 4) shown in FIGS. 3 and 4 is the same as that of the semiconductor device 2 shown in FIG. 2, and the semiconductor device (3, 4) shown in FIGS. 2 is different from the semiconductor device 2 of FIG.
The oxide film 128 of the semiconductor device 3 of FIG. 3 is widely formed over almost the entire region of the interface between the n-type column 122 and the p-type column 124 in the repeating region 126.
The oxide film 128 of the semiconductor device 4 of FIG. 4 is formed to extend over the entire region of the interface between the n-type column 122 and the p-type column 124 in the repeating region 126 and at the same time, extends into the body region 132. Has been. The thickness of either oxide film 128 in FIGS. 3 and 4 is 20 nm.

トレンチゲート電極１３０と図示しないソース電極を０Ｖとし、図示しないドレイン電極に正電圧を印加し（オフ状態）たときのそれぞれの半導体装置（２〜４）の耐圧を調べた。
図２の半導体装置２の耐圧は232Ｖであり、図３の半導体装置３の耐圧は263Ｖであり、図４の半導体装置４の耐圧は264Ｖであった。繰返し領域１２６のｎ型コラム１２２とｐ型コラム１２４の界面に酸化膜１２８が形成されると、耐圧が向上することが分かった。なお、半導体装置３と半導体装置４の耐圧はほとんど相違しなかった。したがって、酸化膜１２８をボディ領域１３２内に伸びて形成しても耐圧にはほとんど影響しないことが分かる。
他方、それぞれの半導体装置（２〜４）のオン抵抗を調べてみると、図２の半導体装置２のオン抵抗は0.0953Ωmm2であり、図３の半導体装置３のオン抵抗は0.0894Ωmm2であり、図４の半導体装置４のオン抵抗は0.0884Ωmm2であった。繰返し領域１２６のｎ型コラム１２２とｐ型コラム１２４の界面に酸化膜１２８を形成すると、オン抵抗が低減されることが分かった。さらに、図３の半導体装置３に比して図４の半導体装置４のオン抵抗はさらに低減された。したがって、酸化膜１２８をボディ領域１３２内に伸びて形成するとオン抵抗の低減には有利であることが分かった。 The breakdown voltage of each of the semiconductor devices (2 to 4) when the trench gate electrode 130 and the source electrode (not shown) were set to 0 V and a positive voltage was applied to the drain electrode (not shown) (off state) was examined.
The breakdown voltage of the semiconductor device 2 in FIG. 2 is 232V, the breakdown voltage of the semiconductor device 3 in FIG. 3 is 263V, and the breakdown voltage of the semiconductor device 4 in FIG. 4 is 264V. It was found that the breakdown voltage is improved when the oxide film 128 is formed at the interface between the n-type column 122 and the p-type column 124 in the repetitive region 126. Note that the breakdown voltages of the semiconductor device 3 and the semiconductor device 4 were almost the same. Therefore, it can be seen that even if the oxide film 128 is formed extending in the body region 132, the breakdown voltage is hardly affected.
On the other hand, when the ON resistances of the respective semiconductor devices (2 to 4) are examined, the ON resistance of the semiconductor device 2 in FIG. 2 is 0.0953 Ωmm 2 , and the ON resistance of the semiconductor device 3 in FIG. 3 is 0.0894 Ωmm 2 . In addition, the on-resistance of the semiconductor device 4 of FIG. 4 was 0.0884 Ωmm 2 . It was found that when the oxide film 128 is formed at the interface between the n-type column 122 and the p-type column 124 in the repetitive region 126, the on-resistance is reduced. Further, the on-resistance of the semiconductor device 4 of FIG. 4 is further reduced as compared with the semiconductor device 3 of FIG. Therefore, it has been found that forming the oxide film 128 extending in the body region 132 is advantageous in reducing the on-resistance.

次に、図２に示す半導体装置２（酸化膜が形成されていない場合）と、図４に示す半導体装置４（酸化膜１２８がボディ領域１３２内に伸びて形成されている場合）において、それぞれのｐ型コラム１２４の不純物濃度を変化させた場合の耐圧に与える影響を調べた。同時に図４の半導体装置４においては、酸化膜１２８の膜厚を変化させた場合の耐圧への影響を調べた。   Next, in the semiconductor device 2 shown in FIG. 2 (when the oxide film is not formed) and the semiconductor device 4 shown in FIG. 4 (when the oxide film 128 is formed extending in the body region 132), respectively. The effect on the breakdown voltage when the impurity concentration of the p-type column 124 was changed was examined. At the same time, in the semiconductor device 4 of FIG. 4, the influence on the breakdown voltage when the thickness of the oxide film 128 was changed was examined.

図５にその結果が示されており、横軸は酸化膜１２８の膜厚であり、縦軸は半導体装置の耐圧である。図中iはｐ型コラム１２４の不純物濃度が3.75×1016cm-3であり、チャージバランスが取れている場合の結果である。なお、ｎ型コラム１２２の不純物濃度は5×1016cm-3で一定である。図中のj、k、lは、それぞれｐ型コラム１２４の不純物濃度が3.70×1016cm-3、3.625×1016cm-3、3.50×1016cm-3の結果である。酸化膜厚がゼロの場合が図２の半導体装置２の構成に対応することになる。
なお、図中ｈ（破線で表示）はハーフピッチ幅が2.0μm（従来の半導体装置に相当する）で、チャージバランスが取れている状態の結果である。 The results are shown in FIG. 5, where the horizontal axis represents the thickness of the oxide film 128 and the vertical axis represents the breakdown voltage of the semiconductor device. In the figure, i is the result when the impurity concentration of the p-type column 124 is 3.75 × 10 16 cm −3 and the charge balance is achieved. The impurity concentration of the n-type column 122 is constant at 5 × 10 16 cm −3 . J, k, and l in the figure are the results when the impurity concentration of the p-type column 124 is 3.70 × 10 16 cm −3 , 3.625 × 10 16 cm −3 , and 3.50 × 10 16 cm −3 , respectively. The case where the oxide film thickness is zero corresponds to the configuration of the semiconductor device 2 of FIG.
In the figure, h (indicated by a broken line) is a result of a state where the half pitch width is 2.0 μm (corresponding to a conventional semiconductor device) and the charge is balanced.

まず、図中ｈのハーフピッチ幅が2.0μmの結果をみてみると、酸化膜が形成された場合であっても耐圧が向上しておらず、むしろ若干ながら耐圧が劣化していることが分かる。つまり、ハーフピッチ幅が2.0μmの大きさの半導体装置では、酸化膜を形成しても耐圧を向上させる効果がないことが分かる。
一方、図中i〜ｌの結果（ハーフピッチ幅が0.7μm）をみてみると、酸化膜が形成されることで、いずれも耐圧が向上していることが分かる。特にチャージバランスが崩れている場合（j、k、l）ほど、酸化膜による耐圧の向上効果がより顕著に現れていることがわかる。
また、酸化膜厚が20nmのときの、図中ｈとiの結果を比較してみると、図中iの場合の方が耐圧は高いことが分かる。つまり、ハーフピッチ幅が0.7μｍ以下まで微細化された半導体装置では、酸化膜を形成すると酸化膜を形成しない場合に比して耐圧が向上するのみならず、従来（ハーフピッチ幅が2.0μｍ）に比して耐圧を向上し得ることが分かる。また、この場合のコラム幅は従来よりも狭いので、不純物濃度が高く、したがってオン抵抗も低減することができる。 First, looking at the result of the half pitch width of 2.0 μm in the figure, it can be seen that the breakdown voltage is not improved even when the oxide film is formed, but rather the breakdown voltage is slightly deteriorated. . That is, it can be seen that a semiconductor device having a half pitch width of 2.0 μm has no effect of improving the breakdown voltage even if an oxide film is formed.
On the other hand, looking at the results of i to l (half pitch width is 0.7 μm) in the figure, it can be seen that the breakdown voltage is improved by forming the oxide film. It can be seen that the effect of improving the breakdown voltage by the oxide film appears more prominently when the charge balance is lost (j, k, l).
Further, comparing the results of h and i in the figure when the oxide film thickness is 20 nm, it can be seen that the breakdown voltage is higher in the case of i in the figure. In other words, in a semiconductor device miniaturized to a half pitch width of 0.7 μm or less, the formation of an oxide film not only improves the breakdown voltage compared to the case where the oxide film is not formed, but also the conventional (half pitch width is 2.0 μm). It can be seen that the withstand voltage can be improved as compared with FIG. Further, since the column width in this case is narrower than the conventional one, the impurity concentration is high, and therefore the on-resistance can be reduced.

図６は、図５に示す結果を、横軸にｐ型コラムの不純物濃度とし、縦軸に半導体装置の耐圧とした結果である。図中mは酸化膜厚が60nmの結果であり、図中nは酸化膜厚が20nmの結果であり、図中oは酸化膜が形成されていない場合に対応している。なお、ｎ型コラム１２２の不純物濃度は5×1016cm-3で一定である。いずれの結果もハーフピッチ幅は0.7μmの場合（図２の半導体装置２又は図４の半導体装置４）である。なお、ｐ型コラムの不純物濃度が3.75×1016cm-3のときの結果が、チャージバランスが取れている場合に対応している。
図６から、チャージバランスが取れている場合、また崩れている場合のいずれの場合でも酸化膜を形成することで耐圧が向上する。さらにチャージバランスの崩れが大きいほど酸化膜の効果が顕著に現れてくることが分かる。また、酸化膜が形成されていない場合（図中ｏ）をみると、チャージバランスの崩れによって耐圧が直線的に劣化する。一方、酸化膜が形成されている場合（図中ｍ、ｎ）では、多少のチャージバランスの崩れでは耐圧が著しく劣化しない。したがって、製造の観点からは、チャージバランスを維持するために不純物濃度を精密に制御する必要がなくなり、製造上の自由度が増す。
また、酸化膜の膜厚の大きさは、チャージバランスの崩れる大きさによって、酸化膜厚を大きくした方が有利であったり、小さくしたほうが有利であったりする。したがって、酸化膜厚の大きさは、その構成に合わして適宜調整するのが好適である。なお、ｐｎ接合界面から空乏層を広げるには酸化膜厚0.2μm以下が好ましい。また半導体装置の微細化の点と絶縁破壊電界を高くする点で、より薄い方が好ましく、それぞれのコラム幅が０．１μm以下であって、上記の効果を奏する範囲で酸化膜を薄くするのが好ましい。 FIG. 6 shows the result shown in FIG. 5 in which the horizontal axis represents the impurity concentration of the p-type column and the vertical axis represents the breakdown voltage of the semiconductor device. In the figure, m is the result of the oxide film thickness of 60 nm, n in the figure is the result of the oxide film thickness of 20 nm, and o in the figure corresponds to the case where the oxide film is not formed. The impurity concentration of the n-type column 122 is constant at 5 × 10 16 cm −3 . In either case, the half pitch width is 0.7 μm (semiconductor device 2 in FIG. 2 or semiconductor device 4 in FIG. 4). The result when the impurity concentration of the p-type column is 3.75 × 10 16 cm −3 corresponds to the case where charge balance is achieved.
From FIG. 6, the breakdown voltage is improved by forming the oxide film in either case where the charge balance is achieved or the case where the charge balance is lost. Further, it can be seen that the effect of the oxide film becomes more prominent as the charge balance collapses. Further, when the oxide film is not formed (“o” in the figure), the breakdown voltage linearly deteriorates due to the loss of charge balance. On the other hand, in the case where an oxide film is formed (m and n in the figure), the breakdown voltage is not significantly deteriorated if the charge balance is slightly lost. Therefore, from the viewpoint of manufacturing, it is not necessary to precisely control the impurity concentration in order to maintain the charge balance, and the degree of freedom in manufacturing increases.
In addition, the thickness of the oxide film may be advantageous when the oxide film thickness is increased or decreased depending on the size of the charge balance. Therefore, it is preferable to appropriately adjust the size of the oxide film thickness according to the configuration. In order to spread the depletion layer from the pn junction interface, an oxide film thickness of 0.2 μm or less is preferable. In addition, the thinner one is preferable in terms of miniaturization of the semiconductor device and the increase in the dielectric breakdown electric field, and each column width is 0.1 μm or less, and the oxide film is thinned within the range in which the above effect is obtained. Is preferred.

図７と図８にはハーフピッチ幅を変えた場合の半導体装置の耐圧に及ぼす影響を調べた結果が示されている。なお、酸化膜がない場合の基本的な構成は図２の半導体装置２であり、酸化膜を形成している場合の基本的な構成は図４の半導体装置４である。
図７中ｐとqは、ｎ型コラムとｐ型コラムの不純物濃度が同じで、チャージバランスしている場合である。図中ｐは酸化膜が形成されていない場合の結果であり、図中ｑは膜厚が20nmの酸化膜が形成されている場合の結果である。
図７中ｒとｓは、ｐ型コラムの不純物総量が1.4×1012cm-2で崩れており、図中ｒは酸化膜が形成されていない場合の結果であり、図中ｓは膜厚が20nmの酸化膜が形成されている場合の結果である。ｐ型コラムの不純物濃度は少なく、オフ状態ではｎ型コラムにキャリアが残存する状態である。
図７に示すように、チャージバランスが取れている場合（ｐ、ｑ）であっても、またチャージバランスが取れていない場合（ｒ、ｓ）であっても、ハーフピッチ幅が狭くなるほど酸化膜を形成することによって耐圧向上の効果が顕著に現れてくる。特にチャージバランスが崩れている場合（ｒ、ｓ）には、絶縁膜による耐圧向上効果とともに、その絶縁膜を形成したことによる寄生ＭＯＳの効果により耐圧向上はより顕著になる。
図７より、具体的には、ハーフピッチ幅が1.4μm以下になると耐圧向上の効果が顕著であることが分かる。 FIGS. 7 and 8 show the results of examining the influence on the breakdown voltage of the semiconductor device when the half pitch width is changed. 2 is the semiconductor device 2 in FIG. 2, and the basic configuration in the case of forming the oxide film is the semiconductor device 4 in FIG.
In FIG. 7, p and q are cases where the n-type column and the p-type column have the same impurity concentration and are in charge balance. In the figure, p is the result when the oxide film is not formed, and q in the figure is the result when the oxide film having a thickness of 20 nm is formed.
In FIG. 7, r and s are collapsed when the total amount of impurities in the p-type column is 1.4 × 10 12 cm −2 , and r in the figure is the result when no oxide film is formed, and s in the figure is the film thickness. Is the result when an oxide film of 20 nm is formed. The impurity concentration of the p-type column is small, and carriers are left in the n-type column in the off state.
As shown in FIG. 7, even when the charge balance is achieved (p, q) and when the charge balance is not achieved (r, s), the oxide film becomes smaller as the half pitch width becomes narrower. The effect of improving the breakdown voltage appears remarkably by forming. In particular, when the charge balance is broken (r, s), the breakdown voltage improvement becomes more remarkable due to the effect of the parasitic MOS due to the formation of the insulating film as well as the breakdown voltage improvement effect by the insulating film.
As can be seen from FIG. 7, specifically, when the half pitch width is 1.4 μm or less, the effect of improving the breakdown voltage is remarkable.

図８中ｔとuは、ｎ型コラムとｐ型コラムの不純物濃度が同じで、チャージバランスしている場合である。図中ｔは酸化膜が形成されていない場合の結果であり、図中uは膜厚が20nmの酸化膜が形成されている場合の結果である。
図８中ｖとｗは、ｎ型コラムの不純物総量が1.575×1012cm-２で崩れており、図中ｖは酸化膜が形成されていない場合の結果であり、図中ｗは膜厚が20nmの酸化膜が形成されている場合の結果である。ｎ型コラムの不純物濃度は高く、オフ状態ではｎ型コラムにキャリアが残存する状態である。
図８に示すように、チャージバランスが取れている場合（ｔ、u）であっても、またチャージバランスが取れていない場合（ｖ、ｗ）であっても、ハーフピッチ幅が狭くなるほど酸化膜を形成することによる耐圧向上の効果が顕著に現れてくることが分かる。特に、チャージバランスが崩れている場合には、絶縁膜による耐圧向上効果とともに、その絶縁膜を形成したことによる寄生ＭＯＳの効果により耐圧向上はより顕著になる。
図８より、具体的には、ハーフピッチ幅が1.4μm以下になるとその効果が顕著であることが分かる。 In FIG. 8, t and u are cases where the n-type column and the p-type column have the same impurity concentration and are in charge balance. In the figure, t is the result when the oxide film is not formed, and u in the figure is the result when the oxide film having a thickness of 20 nm is formed.
In FIG. 8, “v” and “w” are collapsed when the total amount of impurities in the n-type column is 1.575 × 10 12 cm −2 , and “v” in the figure is the result when no oxide film is formed. Is the result when an oxide film of 20 nm is formed. The impurity concentration of the n-type column is high, and in the off state, carriers remain in the n-type column.
As shown in FIG. 8, even when the charge balance is achieved (t, u) or when the charge balance is not achieved (v, w), the oxide film becomes smaller as the half pitch width becomes narrower. It can be seen that the effect of improving the breakdown voltage due to the formation of sapphire appears. In particular, when the charge balance is lost, the breakdown voltage improvement becomes more remarkable due to the effect of the parasitic MOS due to the formation of the insulating film as well as the breakdown voltage improvement effect by the insulating film.
From FIG. 8, specifically, it can be seen that the effect is remarkable when the half pitch width is 1.4 μm or less.

図９は、ｎ型コラムとｐ型コラムがチャージバランスしている場合において、チャージバランスの設定値を変えたときの半導体装置の耐圧を検討した結果である。図示７２と図示７４の半導体装置は、酸化膜が形成されている場合（図４の半導体装置４に相当する）であり、そのハーフピッチ幅は図示７２が0.7μmであり、図示７４が2.0μmである。一方、図示７６と図示７８の半導体装置は、酸化膜が形成されていない場合（図２の半導体装置２に相当する）であり、そのハーフピッチ幅は図示７６が0.7μmであり、図示７８が2.0μmである。なお、チャージバランスの設定値が2.0×1012cm-2が従来からの一般的な設定値である。
図９から、ハーフピッチ幅が狭くなると半導体装置の耐圧が向上する。また、同じハーフピッチ幅（図示７２と７６、あるいは図示７４と７８を比較）であっても、酸化膜を形成することによって半導体装置の耐圧が向上する。このことから、所望の耐圧を確保しつつ、チャージバランスの設定値を高くできることがわかる。とくに従来のチャージバランス設定値（2.0×1012cm-2）よりも高い場合において、酸化膜を形成することによる半導体装置の耐圧の向上効果が顕著である。なお、酸化膜を形成する場合、所望する半導体装置の耐圧が約100Ｖであれば、チャージバランス設定値は4.5×1012cm-2以下とすることができる。オン抵抗の低い半導体装置を実現できる。 FIG. 9 shows a result of examining the breakdown voltage of the semiconductor device when the set value of the charge balance is changed when the n-type column and the p-type column are in charge balance. 72 and 74 are cases where an oxide film is formed (corresponding to the semiconductor device 4 of FIG. 4), and the half pitch width is 0.7 μm in FIG. 72 and 2.0 μm in FIG. It is. On the other hand, the semiconductor device shown in FIGS. 76 and 78 is a case where an oxide film is not formed (corresponding to the semiconductor device 2 shown in FIG. 2), and its half pitch width is 0.7 μm in FIG. 2.0 μm. The charge balance setting value of 2.0 × 10 12 cm −2 is a general setting value from the past.
From FIG. 9, the breakdown voltage of the semiconductor device is improved when the half pitch width is narrowed. Even with the same half-pitch width (72 and 76 shown in the drawing, or 74 and 78 shown in the drawing), the breakdown voltage of the semiconductor device is improved by forming the oxide film. This shows that the set value of charge balance can be increased while ensuring a desired withstand voltage. In particular, when the charge balance is higher than the conventional charge balance setting value (2.0 × 10 12 cm −2 ), the effect of improving the breakdown voltage of the semiconductor device by forming the oxide film is remarkable. In the case of forming an oxide film, the charge balance set value can be 4.5 × 10 12 cm −2 or less if the breakdown voltage of the desired semiconductor device is about 100V. A semiconductor device with low on-resistance can be realized.

（第２実施例）第２実施例では、繰返し領域のｎ型コラムとｐ型コラムとの間の界面に形成する絶縁膜の形成する位置によって、半導体装置の耐圧及びオン抵抗への影響を調べた結果である。
図１０〜図１５に示すように、繰返し領域３２６のｎ型コラム３２２とｐ型コラム３２４との間の界面に形成する位置等を変えて形成している。なお、図１０の半導体装置５は酸化膜が形成されていない場合である。実施例２のそれぞれの半導体装置（５〜１０）は、酸化膜３２８を除けば、その基本的な構成は同一であるので、図１０を参照してその構成を説明する。 (Second Embodiment) In the second embodiment, the influence on the breakdown voltage and on-resistance of the semiconductor device is examined by the position where the insulating film formed at the interface between the n-type column and the p-type column in the repetitive region is formed. It is a result.
As shown in FIGS. 10 to 15, the position formed at the interface between the n-type column 322 and the p-type column 324 in the repeating region 326 is changed. Note that the semiconductor device 5 of FIG. 10 is a case where an oxide film is not formed. Since the basic configuration of each semiconductor device (5 to 10) of Example 2 is the same except for the oxide film 328, the configuration will be described with reference to FIG.

図１０に示す半導体装置５は、実施例１の半導体装置（２〜４）とドレイン領域３２１と繰返し領域３２６は同一構成であり、トレンチゲート電極３３０とソース領域３３４が異なっている。トレンチゲート電極３３０がｎ型コラム３２２だけでなく、ｐ型コラム３２４にも到達して形成されている。したがって、トレンチゲート電極３３０にゲートオン電圧が印加されると、トレンチゲート電極３３０に対向するボディ領域３３２のうち、ソース領域３３４とｎ型コラム３２４に介在するボディ領域３２２側のみにｎ型の反転層が形成され、ドレイン領域１２１からソース領域１３４が導通することになる。ｐ型コラム３２４の上方のボディ領域３３２には反転層が形成されてない。   In the semiconductor device 5 shown in FIG. 10, the semiconductor device (2 to 4) of the first embodiment, the drain region 321 and the repeating region 326 have the same configuration, and the trench gate electrode 330 and the source region 334 are different. The trench gate electrode 330 is formed to reach not only the n-type column 322 but also the p-type column 324. Therefore, when a gate-on voltage is applied to trench gate electrode 330, n-type inversion layer is formed only on the side of body region 322 interposed between source region 334 and n-type column 324 among body regions 332 facing trench gate electrode 330. Is formed, and the drain region 121 and the source region 134 are conducted. No inversion layer is formed in the body region 332 above the p-type column 324.

次に図１１〜図１５の酸化膜３２８の構成を順に説明すると、図１１の半導体装置６は酸化膜３２８がソース領域３３４側のｎ型コラム３２２とｐ型コラム３２４の界面に形成されている。図１２の半導体装置７は酸化膜３２８がソース領域３３４側とは逆のｎ型コラム３２２とｐ型コラム３２４の界面の上半分に形成されている。図１３に示す半導体装置８は、酸化膜３２８がソース領域３３４側とは逆のｎ型コラム３２２とｐ型コラム３２４の界面の下半分に形成されている。図１４の半導体装置９は、酸化膜３２８がソース領域３３４側とは逆のｎ型コラム３２２とｐ型コラム３２４の界面に形成されている。図１５に示す半導体装置１０は、酸化膜３２８がｎ型コラム３２２とｐ型コラム３２４の界面に広く形成されている。
なお、ｎ型コラム３２２の不純物濃度は5×1016cm-3であり、ｐ型コラム３２４の不純物濃度は3.70×1016cm-3で形成されている。 Next, the structure of the oxide film 328 of FIGS. 11 to 15 will be described in order. In the semiconductor device 6 of FIG. 11, the oxide film 328 is formed at the interface between the n-type column 322 and the p-type column 324 on the source region 334 side. . In the semiconductor device 7 of FIG. 12, the oxide film 328 is formed on the upper half of the interface between the n-type column 322 and the p-type column 324 opposite to the source region 334 side. In the semiconductor device 8 shown in FIG. 13, the oxide film 328 is formed in the lower half of the interface between the n-type column 322 and the p-type column 324 opposite to the source region 334 side. In the semiconductor device 9 of FIG. 14, the oxide film 328 is formed at the interface between the n-type column 322 and the p-type column 324 opposite to the source region 334 side. In the semiconductor device 10 shown in FIG. 15, the oxide film 328 is widely formed at the interface between the n-type column 322 and the p-type column 324.
The n-type column 322 has an impurity concentration of 5 × 10 16 cm −3 , and the p-type column 324 has an impurity concentration of 3.70 × 10 16 cm −3 .

図示しないソース電極と、トレンチゲート電極３３０を０Ｖとし、図示しないドレイン電極に正電圧を印加した場合（オフ状態）、それぞれの半導体装置（５〜１０）の耐圧は、図１０の半導体装置５は230Ｖであり、図１１の半導体装置６は243Ｖであり、図１２の半導体装置７は250Ｖであり、図１３の半導体装置８は258Ｖであり、図１４の半導体装置９は265Ｖであり、図１５の半導体装置１０は265Ｖであった。
この結果から、半導体装置の耐圧向上に効果のある順に説明すると、絶縁膜が形成されない場合（半導体装置５）に比して、チャネルの形成される側のｎ型コラムとｐ型コラムの界面に酸化膜を形成するのが好ましく（半導体装置６）、それよりもチャネルの形成される側とは離れた側のｎ型コラムとｐ型コラムの界面の上半分に形成するのが好ましく（半導体装置７）、それよりもチャネルの形成される側とは離れた側のｎ型コラムとｐ型コラムの界面の下半分に形成するのが好ましく（半導体装置８）、それよりもチャネルの形成される側とは離れた側のｎ型コラムとｐ型コラムの界面に形成するのが好ましく（半導体装置９）、それよりもｎ型コラムとｐ型コラムの界面の全領域に形成するのが好ましい（半導体装置１０）。 When the source electrode (not shown) and the trench gate electrode 330 are set to 0 V and a positive voltage is applied to the drain electrode (not shown) (OFF state), the breakdown voltage of each semiconductor device (5 to 10) is as follows. 11 is 243V, the semiconductor device 7 of FIG. 12 is 250V, the semiconductor device 8 of FIG. 13 is 258V, the semiconductor device 9 of FIG. 14 is 265V, and FIG. The semiconductor device 10 was 265V.
From this result, it will be described in the order effective in improving the breakdown voltage of the semiconductor device. Compared with the case where the insulating film is not formed (semiconductor device 5), the interface between the n-type column and the p-type column on the channel formation side is An oxide film is preferably formed (semiconductor device 6), and is preferably formed on the upper half of the interface between the n-type column and the p-type column farther from the channel formation side (semiconductor device). 7) Preferably, it is formed in the lower half of the interface between the n-type column and the p-type column on the side farther from the side where the channel is formed (semiconductor device 8), and the channel is formed more than that. It is preferably formed at the interface between the n-type column and the p-type column on the side away from the side (semiconductor device 9), and more preferably at the entire region of the interface between the n-type column and the p-type column ( Semiconductor device 10).

次に、それぞれの半導体装置（５〜１０）のオン抵抗を計測した結果が図１６に示されており、図中の番号はそれぞれの半導体装置（５〜１０）に対応している。それぞれの半導体装置（５〜１０）のオン抵抗は、図１０の半導体装置５は0.1059Ωmm2であり、図１１の半導体装置６は0.1022Ωmm2であり、図１２の半導体装置７は0.1055Ωmm2であり、図１３の半導体装置８は0.1052Ωmm2であり、図１４の半導体装置９は0.1045Ωmm2であり、図１５の半導体装置１０は0.101Ωmm2であった。
この結果から、半導体装置のオン抵抗の低減に効果のある順に説明すると、絶縁膜が形成されない場合（半導体装置５）に比して、チャネルの形成される側とは離れた側のｎ型コラムとｐ型コラムの界面の上半分に形成するのが好ましく（半導体装置７）、それよりもチャネルの形成される側とは離れた側のｎ型コラムとｐ型コラムの界面の下半分に形成するのが好ましく（半導体装置８）、それよりもチャネルの形成される側とは離れた側のｎ型コラムとｐ型コラムの界面に形成するのが好ましく（半導体装置９）、それよりもチャネルの形成される側のｎ型コラムとｐ型コラムの界面に酸化膜を形成するのが好ましく（半導体装置６）、それよりもｎ型コラムとｐ型コラムの界面の全領域に形成するのが好ましい（半導体装置１０）。 Next, the results of measuring the on-resistance of the respective semiconductor devices (5 to 10) are shown in FIG. 16, and the numbers in the figure correspond to the respective semiconductor devices (5 to 10). On-resistance of each semiconductor device (5-10) is a semiconductor device 5 of FIG. 10 is a 0.1059Omumm 2, the semiconductor device 6 in FIG. 11 is a 0.1022Omumm 2, the semiconductor device 7 in FIG. 12 0.1055Omumm 2 13 is 0.1052 Ωmm 2 , the semiconductor device 9 in FIG. 14 is 0.1045 Ωmm 2 , and the semiconductor device 10 in FIG. 15 is 0.101 Ωmm 2 .
From this result, it will be described in the order effective in reducing the on-resistance of the semiconductor device. Compared to the case where the insulating film is not formed (semiconductor device 5), the n-type column on the side farther from the side where the channel is formed. Preferably, it is formed in the upper half of the interface between the p-type column and the p-type column (semiconductor device 7), and is formed in the lower half of the interface between the n-type column and the p-type column that is further away from the channel formation side. Preferably, it is formed at the interface between the n-type column and the p-type column on the side farther from the side where the channel is formed (semiconductor device 9). Preferably, an oxide film is formed at the interface between the n-type column and the p-type column on the side where the semiconductor layer is formed (semiconductor device 6), and it is formed over the entire region of the interface between the n-type column and the p-type column. Preferred (semiconductor device 10).

（第３実施例）第３実施例では、高耐圧系の半導体装置において、酸化膜を形成することによる半導体装置の耐圧への効果を調べた。図１７は酸化膜が形成されていない半導体装置１１のハーフ単位セルが示されており、図１８には酸化膜が形成されている半導体装置１２のハーフ単位セルが示されている。実施例３のそれぞれの半導体装置（１１、１２）は、酸化膜４２８を除けば、その基本的な構成は同一であるので、図１７を参照してその構成を説明する。   (Third Embodiment) In the third embodiment, the effect on the breakdown voltage of a semiconductor device by forming an oxide film in a high breakdown voltage semiconductor device was examined. 17 shows a half unit cell of the semiconductor device 11 in which no oxide film is formed, and FIG. 18 shows a half unit cell of the semiconductor device 12 in which an oxide film is formed. Since the basic configuration of each semiconductor device (11, 12) of the third embodiment is the same except for the oxide film 428, the configuration will be described with reference to FIG.

図１７に示す半導体装置１１は、ｐ＋型のコレクタ領域４２１上にｎ型のバッファ領域４２７が形成されている。コレクタ領域４２１の裏面側には図示しないドレイン電極が形成されている。バッファ領域４２７上には繰返し領域４２６が形成されており、その繰返し領域４２６上にボディ領域４３７が形成されている。ボディ領域４３７内には選択的にエミッタ領域４３８が形成されており、そのエミッタ領域４３８は図示しないエミッタ電極に接触している。
繰返し領域４２６はｎ型の不純物を含有するｎ型コラム４２２と、ｐ型の不純物を含有するｐ型コラム４２４を備えている。ｎ型コラム４２２とｐ型コラム４２４とは、図示しないドレイン電極とエミッタ電極とを結ぶ方向に垂直直交する面内で交互に繰返して形成されている。
エミッタ領域４３８に隣接し、ボディ領域４３７を貫通して繰返し領域４２６のｎ型コラム４２２にまで到達するトレンチゲート電極４３５が形成されている。トレンチゲート電極４３５は、ｎ型コラム４２２とエミッタ領域４３８に介在するボディ領域４３７に対して、ゲート絶縁膜４３６を介して対向して形成されている。
ｎ型コラム４２２のコラム幅は0.6μmであり、ｐ型コラム４２５のコラム幅は0.8μmである。したがってハーフピッチ幅は0.7μmで形成されている。
ｎ型コラム４２３の不純物濃度は、3×1016cm-3であり、ｐ型コラム４２５の不純物濃度は2.25×1016cm-3である。この場合、チャージバランスが0.9×1012cm-2で設定されている。繰返し領域４２６の膜厚方向の距離は、110μmで形成されている。バッファ領域４２７の不純物濃度は3×1016cm-3である。 In the semiconductor device 11 shown in FIG. 17, an n-type buffer region 427 is formed on a p + -type collector region 421. A drain electrode (not shown) is formed on the back side of the collector region 421. A repeat region 426 is formed on the buffer region 427, and a body region 437 is formed on the repeat region 426. An emitter region 438 is selectively formed in the body region 437, and the emitter region 438 is in contact with an emitter electrode (not shown).
The repeating region 426 includes an n-type column 422 containing an n-type impurity and a p-type column 424 containing a p-type impurity. The n-type column 422 and the p-type column 424 are alternately and repeatedly formed in a plane perpendicular to the direction connecting a drain electrode and an emitter electrode (not shown).
A trench gate electrode 435 is formed adjacent to the emitter region 438 and reaching the n-type column 422 of the repeating region 426 through the body region 437. The trench gate electrode 435 is formed to face the body region 437 interposed between the n-type column 422 and the emitter region 438 with a gate insulating film 436 interposed therebetween.
The column width of the n-type column 422 is 0.6 μm, and the column width of the p-type column 425 is 0.8 μm. Therefore, the half pitch width is 0.7 μm.
The impurity concentration of the n-type column 423 is 3 × 10 16 cm −3 , and the impurity concentration of the p-type column 425 is 2.25 × 10 16 cm −3 . In this case, the charge balance is set at 0.9 × 10 12 cm −2 . The distance in the film thickness direction of the repeat region 426 is 110 μm. The impurity concentration of the buffer region 427 is 3 × 10 16 cm −3 .

図１８に示す半導体装置１２には、図１７に示す半導体装置１１に加えて酸化膜４２８が繰返し領域４２６のｎ型コラム４２２とｐ型コラム４２４との間の界面の広い領域に亘って形成されており、さらにボディ領域４３７内にまで伸びて形成されている。
それぞれの半導体装置（１１、１２）の動作を説明すると、トレンチゲート電極４３５に正電圧を印加すると、トレンチゲート電極４３５に対向するボディ領域４３７にｎ型の反転層が形成され、エミッタ領域４３８から繰返し領域４２６へ向けて電子キャリアが供給される。他方、図示しないドレイン電極に正電圧が印加されている場合には、コレクタ領域４２１から繰返し領域４２６へ向けて正孔キャリアが供給される。この結果、それぞれの半導体装置（１１、１２）はオン状態となり動作する。 In addition to the semiconductor device 11 shown in FIG. 17, an oxide film 428 is formed over the wide region of the interface between the n-type column 422 and the p-type column 424 in the repeat region 426 in the semiconductor device 12 shown in FIG. Further, it extends into the body region 437.
The operation of each semiconductor device (11, 12) will be described. When a positive voltage is applied to the trench gate electrode 435, an n-type inversion layer is formed in the body region 437 facing the trench gate electrode 435, and the emitter region 438 Electron carriers are supplied toward the repeating region 426. On the other hand, when a positive voltage is applied to a drain electrode (not shown), hole carriers are supplied from the collector region 421 toward the repeating region 426. As a result, each semiconductor device (11, 12) is turned on and operates.

図示しないエミッタ電極とゲート電極を０Ｖとし、図示しないドレイン電極に正電圧を印加した場合（オフ状態）のドレイン電圧とドレイン電流の関係が図１９と図２０に示されており、図１９は図１７に示す半導体装置１１の結果であり、図２０は図１８に示す半導体装置１２の結果である。
図１９に示すように、酸化膜を形成していない半導体装置１１では、ドレイン電圧が357Ｖの箇所で半導体装置１１が絶縁破壊されていることが分かる。他方、酸化膜４２８を形成している半導体装置１２では、1000Ｖを超えても絶縁破壊がまだ生じていないことが分かる。特に半導体装置１２の等電位線分布は、繰返し領域４２６の全領域に亘って略等間隔に分布するようになり、電界の集中は緩和される。このように高耐圧系の半導体装置では、酸化膜４２８を形成することで、繰返し領域４２６の全領域に亘って電界を保持し、耐圧が向上する効果が極めて高いことが分かった。
また、トレンチゲート電極４３５がｎ型部分領域４２３に浸入しているこの種の半導体装置では、トレンチゲート電極４３５が浸入している領域近傍において、チャージバランスが崩れ易い。高耐圧系では、そのチャージバランスの崩れによって、電界強度が繰返し領域４２６の上部に偏って集中してしまう。そのチャージバランスの崩れに対して、酸化膜４２８を形成することで、その影響を緩和することができ、繰返し領域４２６の広い領域に亘って電界を保持できる。このように高耐圧系では耐圧を向上する効果が極めて大きく現れると推察される。
なお、それぞれの半導体装置（１１、１２）において、ｐ＋型のコレクタ領域４２１のない構成（いわゆる電界効果トランジスタに相当する）としても、同様の作用効果によって耐圧を向上する効果がある。 19 and 20 show the relationship between the drain voltage and the drain current when the emitter electrode and the gate electrode (not shown) are set to 0 V and a positive voltage is applied to the drain electrode (not shown) (off state). 17 shows the result of the semiconductor device 11 shown in FIG. 17, and FIG. 20 shows the result of the semiconductor device 12 shown in FIG.
As shown in FIG. 19, in the semiconductor device 11 in which the oxide film is not formed, it can be seen that the semiconductor device 11 is broken down at a location where the drain voltage is 357V. On the other hand, in the semiconductor device 12 in which the oxide film 428 is formed, it can be seen that dielectric breakdown has not yet occurred even if the voltage exceeds 1000V. In particular, the equipotential line distribution of the semiconductor device 12 is distributed at substantially equal intervals over the entire region of the repetitive region 426, and the concentration of the electric field is alleviated. As described above, it was found that, in the high breakdown voltage semiconductor device, by forming the oxide film 428, the electric field is maintained over the entire region of the repeated region 426, and the effect of improving the breakdown voltage is extremely high.
Further, in this type of semiconductor device in which the trench gate electrode 435 penetrates into the n-type partial region 423, the charge balance tends to be lost near the region where the trench gate electrode 435 penetrates. In the high breakdown voltage system, the electric field strength is concentrated on the upper portion of the repeated region 426 due to the collapse of the charge balance. By forming the oxide film 428 against the breakdown of the charge balance, the influence can be mitigated, and the electric field can be maintained over a wide region of the repeated region 426. In this way, it is assumed that the effect of improving the withstand voltage appears extremely greatly in the high withstand voltage system.
In each of the semiconductor devices (11, 12), even if the configuration without the p + -type collector region 421 (corresponding to a so-called field effect transistor) is used, there is an effect that the breakdown voltage is improved by the same effect.

図２１には、高耐圧系のそれぞれの半導体装置（１１、１２）において、ｎ型コラムとｐ型コラムのチャージバランスの設定値を変化させた場合の半導体装置の耐圧への影響を調べた結果が示されている。
図２１には、横軸にチャージバランスの設定値とし、縦軸に半導体装置の耐圧としている。図中の各番号（１１、１２）は各半導体装置（１１、１２）に対応している。
なお、高耐圧系の半導体装置においては、チャージバランスの設定値は典型的には1×1012〜2×1012cm-2の範囲で設定される。 FIG. 21 shows the result of examining the influence on the breakdown voltage of the semiconductor device when the set value of the charge balance of the n-type column and the p-type column is changed in each of the high breakdown voltage semiconductor devices (11, 12). It is shown.
In FIG. 21, the horizontal axis represents the charge balance set value, and the vertical axis represents the breakdown voltage of the semiconductor device. Each number (11, 12) in the figure corresponds to each semiconductor device (11, 12).
In a high breakdown voltage semiconductor device, the charge balance setting value is typically set in the range of 1 × 10 12 to 2 × 10 12 cm −2 .

図２１に示すように、典型的なチャージバランスの設定値の範囲内において、酸化膜を形成することで半導体装置１２の耐圧は優位に向上している。高耐圧系の半導体装置では、酸化膜による耐圧向上の効果が極めて大きく、酸化膜の形成は有効な手段であることが分かる。   As shown in FIG. 21, the breakdown voltage of the semiconductor device 12 is significantly improved by forming an oxide film within a range of typical charge balance set values. In a high breakdown voltage semiconductor device, the effect of improving the breakdown voltage by the oxide film is extremely large, and it can be seen that the formation of the oxide film is an effective means.

（第４実施例）第４実施例は、周辺領域Ｎにおいて繰返し領域５２６を構成し、その繰返し領域５２６に酸化膜５２８を形成した場合の耐圧への効果を調べた。周辺領域Ｎとは半導体装置において、半導体スイッチング素子が形成されている中心領域Ｍの周囲であって、半導体スイッチング素子が形成されていない終端領域のことをいう。通常は、中心領域Ｍの繰返し領域５２６が周辺領域Ｎに向かって連続して形成されている。
図２２と図２３の（ａ）には、周辺領域Ｎと、その周辺領域Ｎと接する中心領域Ｍの要部断面図が模式的に示されている。
図２２と図２３の（ｂ）には、それぞれの半導体装置にブレークダウン電圧を印加したときの等電位線分布のうち、周辺領域Ｎ側のみが図に重ねて描かれている。なお、図２２と図２３の（ｂ）は、図２２と図２３の（ａ）の周辺領域Ｎと対応しているが、図２２と図２３の（ａ）はデフォルメして描かれているため、ｎ型コラム５２２などの数は一致していない。
図２２は繰返し領域５２６のｎ型コラム５２２とｐ型コラム５２４との間に酸化膜５２８が形成されていない場合であり、図２３は酸化膜５２８が形成された場合である。 (Fourth Embodiment) In the fourth embodiment, the effect on the breakdown voltage when the repeating region 526 is formed in the peripheral region N and the oxide film 528 is formed in the repeating region 526 was examined. In the semiconductor device, the peripheral region N refers to a termination region around the central region M where the semiconductor switching elements are formed and where no semiconductor switching elements are formed. Usually, the repeating region 526 of the central region M is continuously formed toward the peripheral region N.
FIG. 22 and FIG. 23A schematically show a cross-sectional view of the main part of the peripheral region N and the central region M in contact with the peripheral region N.
In FIG. 22 and FIG. 23B, only the peripheral region N side of the equipotential line distribution when a breakdown voltage is applied to each semiconductor device is shown in the drawing. FIG. 22 and FIG. 23B correspond to the peripheral region N of FIG. 22 and FIG. 23A, but FIG. 22 and FIG. Therefore, the numbers of n-type columns 522 and the like do not match.
FIG. 22 shows a case where the oxide film 528 is not formed between the n-type column 522 and the p-type column 524 in the repeating region 526, and FIG. 23 shows a case where the oxide film 528 is formed.

図２２（ａ）を参照して周辺領域Ｎの構成を説明する。図２２（ａ）の半導体装置１３は、半導体スイッチング素子が形成される中心領域Ｍと、その周囲であって半導体スイッチング素子が形成されていない周辺領域Ｎを備える半導体装置１３である。
まず中心領域Ｍと周辺領域Ｎの共通部分に関して説明すると、ｎ型のドレイン領域５２１上に繰返し領域５２６が形成されており、繰返し領域５２６上にボディ領域５３２が形成されている。中心領域Ｍ側から周辺領域Ｎ側をみたときに、繰返し領域５２６のさらに周辺には、ｎ型の終端部５２９が形成されている。
周辺領域Ｎ側を説明すると、ボディ領域５３２上には、オフ状態においてより効果的にボディ領域５３２に空乏層を広げるために、ｎ型のトップ領域５４３が形成されている。トップ領域５４３上は二酸化シリコンからなる選択酸化膜５４０で覆われている。
中心領域Ｍ側を説明すると、中心領域Ｍ側のボディ領域５３２内には、ｎ＋型のソース領域５３４とｐ＋型のボディコンタクト領域５３８が選択的に形成されており、そのソース領域５３４と繰返し領域５２６を隔てるボディ領域５３２に、ゲート絶縁膜５３１を介してトレンチゲート電極５３０が対向している。ソース領域５３４とボディコンタクト領域５３８はコンタクトホール５４２を介してソース電極５４１と接続している。トレンチゲート電極５３０とソース電極５４１は選択酸化膜５４０によって分離されている。ドレイン領域５２１の裏面側には図示しないドレイン電極が形成されている。繰返し領域５２６には、中心領域Ｍのドレイン電極とソース電極５４１を結ぶ方向に伸びるｎ型のｎ型コラム５２２と、その電極間方向に伸びるｐ型のｐ型コラム５２４が、その電極間方向に直交する面内で交互に繰り返して形成されている。
ｎ型コラム５２２のコラム幅は0.6μmであり、ｐ型コラム５２４のコラム幅は0.8μmである。したがってｎ型コラム５２２とｐ型コラム５２４との組み合わせのハーフピッチ幅が0.7μmである。ｎ型コラム５２２の不純物濃度は5×1016cm-3であり、ｐ型コラム５２４の不純物濃度は、3.70×1016cm-3である。また、周辺領域Ｎのボディ領域５３２とトップ領域５４３のそれぞれの不純物濃度や膜厚（紙面上下方向の厚み）は、例えばｎ型コラム５２２やｐ型コラム５２４と同じ設計としてもよい。好ましくは、ボディ領域５３２とトップ領域５４３の不純物濃度を下げながら不純物総量が2×1012cm-2以下となるように設計するのがよく、不純物分布としては均一または濃度勾配を有してもよい。
なお、図２３の半導体装置１４には第１部分領域５２２と第２部分領域５２４との間の界面の全領域に亘って酸化膜５２８が形成されている。 The configuration of the peripheral region N will be described with reference to FIG. The semiconductor device 13 of FIG. 22A is a semiconductor device 13 including a central region M where semiconductor switching elements are formed and a peripheral region N around which a semiconductor switching element is not formed.
First, a common part of the central region M and the peripheral region N will be described. A repeating region 526 is formed on the n-type drain region 521, and a body region 532 is formed on the repeating region 526. When viewed from the central region M side to the peripheral region N side, an n-type termination portion 529 is formed further around the repeating region 526.
Describing the peripheral region N side, an n-type top region 543 is formed on the body region 532 in order to spread a depletion layer in the body region 532 more effectively in the off state. The top region 543 is covered with a selective oxide film 540 made of silicon dioxide.
Explaining the center region M side, an n + -type source region 534 and a p + -type body contact region 538 are selectively formed in the body region 532 on the center region M side. A trench gate electrode 530 is opposed to the body region 532 that separates the repeated region 526 with the gate insulating film 531 interposed therebetween. Source region 534 and body contact region 538 are connected to source electrode 541 through contact hole 542. The trench gate electrode 530 and the source electrode 541 are separated by a selective oxide film 540. A drain electrode (not shown) is formed on the back side of the drain region 521. In the repeat region 526, an n-type n-type column 522 extending in the direction connecting the drain electrode and the source electrode 541 in the central region M, and a p-type p-type column 524 extending in the inter-electrode direction are provided in the inter-electrode direction. It is repeatedly formed alternately in the orthogonal plane.
The column width of the n-type column 522 is 0.6 μm, and the column width of the p-type column 524 is 0.8 μm. Therefore, the half pitch width of the combination of the n-type column 522 and the p-type column 524 is 0.7 μm. The impurity concentration of the n-type column 522 is 5 × 10 16 cm −3 , and the impurity concentration of the p-type column 524 is 3.70 × 10 16 cm −3 . Further, the impurity concentration and film thickness (thickness in the vertical direction on the paper surface) of the body region 532 and the top region 543 in the peripheral region N may be the same design as the n-type column 522 and the p-type column 524, for example. Preferably, the total impurity amount is designed to be 2 × 10 12 cm −2 or less while lowering the impurity concentration of the body region 532 and the top region 543, and the impurity distribution may be uniform or have a concentration gradient. Good.
In the semiconductor device 14 of FIG. 23, an oxide film 528 is formed over the entire region of the interface between the first partial region 522 and the second partial region 524.

図２２と図２３の（ｂ）にはブレークダウン電圧における等電位線分布が重ねて描かれており、等電位分布は１０Ｖステップである。
図２２と図２３（ｂ）の等電位線分布を比較してみると、図２３（ｂ）の半導体装置１４は、図２２（ｂ）の半導体装置１３に比して等電位線分布が繰返し領域５２６において広い領域に亘って略等間隔に並んでおり、電界集中が緩和されていることが分かる。これにより広い範囲に亘って電界を保持することができる。この結果、図２２（ｂ）の半導体装置１３の耐圧は１８５Ｖであるのに比して、図２３（ｂ）の半導体装置１４の耐圧は２４５Ｖであり、大きく向上している。 22 and 23 (b), the equipotential line distributions at the breakdown voltage are drawn in an overlapping manner, and the equipotential distribution is 10 V step.
Comparing the equipotential line distributions of FIG. 22 and FIG. 23B, the semiconductor device 14 of FIG. 23B repeats the equipotential line distribution as compared with the semiconductor device 13 of FIG. 22B. It can be seen that the electric field concentration is alleviated in the region 526 that are arranged at substantially equal intervals over a wide region. As a result, the electric field can be maintained over a wide range. As a result, the withstand voltage of the semiconductor device 13 in FIG. 22B is 245 V, which is significantly improved compared to the withstand voltage of the semiconductor device 13 in FIG.

（第５実施例）第５実施例では、繰返し領域を備えた半導体装置において、酸化膜が形成された場合の逆回復電流への効果を調べた。逆回復電流とは、半導体装置の内蔵ダイオードに印加する準バイアス電圧をターンオフしたときに、過渡的な瞬間に逆方向へ流れる電流のことをいう。この逆方向へ流れる電流の絶対値は、始めは増大し、その後はゼロに向かって収束して流れる。このとき逆方向へ流れる電流の最大値や、電流が逆方向へ流れ続けている時間を低減することは損失の低減にとって重要である。また、逆方向へ流れる電流がゼロへ収束していくときの電流の変化率が大きいとサージ電圧が発生する原因となる。したがってこの逆回復電流の変化率を低減することも重要である。   (Fifth Embodiment) In the fifth embodiment, the effect on the reverse recovery current in the case where an oxide film is formed in a semiconductor device having a repeating region was examined. The reverse recovery current is a current that flows in the reverse direction at a transient moment when the quasi-bias voltage applied to the built-in diode of the semiconductor device is turned off. The absolute value of the current flowing in the opposite direction increases at first and then converges toward zero and flows. At this time, it is important to reduce the loss to reduce the maximum value of the current flowing in the reverse direction and the time during which the current continues to flow in the reverse direction. Further, if the rate of change of current when the current flowing in the reverse direction converges to zero, a surge voltage is generated. Therefore, it is also important to reduce the rate of change of the reverse recovery current.

図２４に示す半導体装置１５は縦型電界効果トランジスタであり、そのハーフセル単位が示されている。図２４の半導体装置１５の特徴は、ｎ型コラム６２２の幅が0.3μmであり、ｐ型コラム６２４の幅が0.9μmである。不純物濃度は、ｎ型コラム６２２が1.44×1016cm-3であり、ｐ型コラム６２４が5×1016cm-3である。したがって、ｎ型コラム６２２のチャージバランスが高く崩れており、オフ状態ではｎ型コラム６２２にキャリアが残存する構成となっている。また、ｎ型コラム６２２とｐ型コラム６２４との界面の全領域に亘って酸化膜６２８が形成されており、その膜厚は20nmである。なお、酸化膜６２８はボディ領域６３２内の伸びて形成されている。 The semiconductor device 15 shown in FIG. 24 is a vertical field effect transistor, and its half cell unit is shown. The semiconductor device 15 of FIG. 24 is characterized in that the width of the n-type column 622 is 0.3 μm and the width of the p-type column 624 is 0.9 μm. The impurity concentration of the n-type column 622 is 1.44 × 10 16 cm −3 and the p-type column 624 is 5 × 10 16 cm −3 . Therefore, the charge balance of the n-type column 622 is highly disrupted, and the carrier remains in the n-type column 622 in the off state. An oxide film 628 is formed over the entire region of the interface between the n-type column 622 and the p-type column 624, and the film thickness is 20 nm. Note that the oxide film 628 is formed extending in the body region 632.

この半導体装置１５の内蔵ダイオードに流れる電流を示したのが図２５であり、この内蔵ダイオードをターンオフしたときの過渡的な瞬間に流れる逆回復電流が示されている。図２５中８２は酸化膜が形成されていない場合の電流であり、図２５中８４は酸化膜が形成されている場合（図２４の半導体装置１５）の電流である。
図中８２の過渡的な瞬間に流れる逆方向電流の最大値に比して、図中８４の逆方向電流の最大値が減少していることが分かる。また、その逆方向電流の流れる時間も減少していることが分かる。具体的には、酸化膜が形成されていない場合（図中８２）の過渡的な期間に流れる逆回復電流の最大値は-1.95Aであり、電流が流れる時間は30nsecであった。他方、酸化膜を形成した場合（図中８４）の過渡的な期間に流れる逆回復電流の最大値は-1.57Aであり、電流が流れる時間は２１nsecであった。したがって低損失化が可能となっている。
さらに、酸化膜が形成されない場合（図中８２）では、逆回復電流が瞬間的に急激に変化しているが（図中の破線に囲まれた箇所８３）、酸化膜が形成された場合（図中８４）では、このような急激な電流変化が観察されない。したがってサージ電圧を低減するにも効果的である。 FIG. 25 shows the current flowing through the built-in diode of the semiconductor device 15, and the reverse recovery current flowing at a transient moment when the built-in diode is turned off is shown. In FIG. 25, 82 is the current when the oxide film is not formed, and 84 in FIG. 25 is the current when the oxide film is formed (semiconductor device 15 in FIG. 24).
It can be seen that the maximum value of the reverse current 84 in the figure is reduced compared to the maximum value of the reverse current flowing at the transient moment 82 in the figure. It can also be seen that the reverse current flow time is reduced. Specifically, the maximum value of the reverse recovery current that flows during a transitional period when no oxide film is formed (82 in the figure) was -1.95 A, and the current flow time was 30 nsec. On the other hand, the maximum value of the reverse recovery current flowing during the transitional period when the oxide film was formed (84 in the figure) was -1.57 A, and the current flow time was 21 nsec. Therefore, the loss can be reduced.
Further, when the oxide film is not formed (82 in the figure), the reverse recovery current changes instantaneously and abruptly (location 83 surrounded by a broken line in the figure), but when the oxide film is formed ( In FIG. 84), such a rapid current change is not observed. Therefore, it is also effective in reducing the surge voltage.

（第６実施例）図２６と図２７では、繰返し領域を備えた半導体装置（１６、１７）の斜視図が示されている。このような半導体装置（１６、１７）においても、酸化膜を形成することで、耐圧を向上することができる。
図２６に示す半導体装置１６は、横方向にキャリアがドリフトする電界効果トランジスタが示されている。ドレイン電極Ｄとソース電極がＳ半導体装置の同一平面側に形成されており、したがって、キャリアは半導体装置１６の膜厚方向に対して横方向にドリフトする。この場合、繰返し領域７２６のｎ型部分領域７２２とｐ型部分領域７２４は、ドレイン電極Ｄとソース電極Ｓを結ぶ方向（半導体装置１６に対して横方句）に対して直交する面内において交互に繰返されて形成されている。ｎ型部分領域７２２とｐ型部分領域７２４のハーフピッチ幅は1.4μｍ以下であるのが好ましい。 (Sixth Embodiment) FIGS. 26 and 27 show perspective views of a semiconductor device (16, 17) having a repeating region. In such semiconductor devices (16, 17), the breakdown voltage can be improved by forming the oxide film.
The semiconductor device 16 shown in FIG. 26 shows a field effect transistor in which carriers drift in the horizontal direction. The drain electrode D and the source electrode are formed on the same plane side of the S semiconductor device. Therefore, carriers drift in the lateral direction with respect to the film thickness direction of the semiconductor device 16. In this case, the n-type partial region 722 and the p-type partial region 724 of the repeating region 726 are alternately arranged in a plane orthogonal to the direction connecting the drain electrode D and the source electrode S (lateral phrase with respect to the semiconductor device 16). It is repeated and formed. The half pitch width of the n-type partial region 722 and the p-type partial region 724 is preferably 1.4 μm or less.

図２７にダイオードの半導体装置１７が示されている。カソード電極Ｃと接触するｎ＋型の第１導電型領域９２１上に繰返し領域９２６が形成されており、その繰返し領域９２６上にｐ＋型の第２導電型領域９３２が形成されており、その第２導電型領域９３２はアノード電極Ａと接触している。
繰返し領域９２６にｎ型部分領域９２２とｐ型部分領域９２４とを単位互層とする組み合わせがカソード電極Ｃとアノード電極Ａとを結ぶ方向に対して直行する面内で交互に繰返されている。ｎ型部分領域９２２とｐ型部分領域９２４のハーフピッチ幅が1.4μｍ以下であるのが好ましい。ｎ型部分領域９２２とｐ型部分領域９２４の間の界面には酸化膜９２８が形成されている。
上記の半導体装置１７が逆バイアス状態のとき、酸化膜９２８がない構成の半導体装置に比して、繰返し領域９２６の広い範囲に亘って空乏層が広がり、電界を保持することができるため、高い耐圧を確保することができる。 FIG. 27 shows a semiconductor device 17 of a diode. A repeat region 926 is formed on the n + -type first conductivity type region 921 that is in contact with the cathode electrode C, and a p + -type second conductivity type region 932 is formed on the repeat region 926, The second conductivity type region 932 is in contact with the anode electrode A.
A combination in which the n-type partial region 922 and the p-type partial region 924 are unit alternating layers is repeated in the repeating region 926 in a plane orthogonal to the direction connecting the cathode electrode C and the anode electrode A. The half pitch width of the n-type partial region 922 and the p-type partial region 924 is preferably 1.4 μm or less. An oxide film 928 is formed at the interface between the n-type partial region 922 and the p-type partial region 924.
When the semiconductor device 17 is in a reverse bias state, the depletion layer extends over a wide range of the repeating region 926 and can hold an electric field as compared with a semiconductor device having no oxide film 928. A breakdown voltage can be secured.

（比較例）次に、ハーフピッチ幅が2.0μmの場合を比較例として、酸化膜を形成した場合の耐圧への影響を調べた。
図２８に示す半導体装置１８は縦型電界効果トランジスタであり、そのハーフセル単位が示されている。図２８の半導体装置１８の特徴は、ｎ型コラム２２２の幅が1.0μmであり、ｐ型コラム２２４の幅が3.0μmである。不純物濃度は、ｎ型コラム２２２が3.0×1016cm-3であり、ｐ型コラム２２４が1.0×1016cm-3である。したがって、ｎ型コラム２２２とｐ型コラム２２４のチャージバランスは確保されている。ｎ型コラム２２２とｐ型コラム２２４との界面のほぼ全領域に亘って酸化膜２２８が形成されており、その膜厚は20nmである。 (Comparative Example) Next, the case where the half pitch width was 2.0 μm was taken as a comparative example, and the influence on the breakdown voltage when the oxide film was formed was examined.
The semiconductor device 18 shown in FIG. 28 is a vertical field effect transistor, and its half cell unit is shown. The semiconductor device 18 of FIG. 28 is characterized in that the width of the n-type column 222 is 1.0 μm and the width of the p-type column 224 is 3.0 μm. The impurity concentration is 3.0 × 10 16 cm −3 for the n-type column 222 and 1.0 × 10 16 cm −3 for the p-type column 224. Therefore, the charge balance between the n-type column 222 and the p-type column 224 is ensured. An oxide film 228 is formed over almost the entire region of the interface between the n-type column 222 and the p-type column 224, and the film thickness is 20 nm.

図示しないソース電極とゲート電極２３０を０Ｖとし、図示しないドレイン電極に正電圧を印加したとき（オフ状態）、酸化膜が形成されていない場合の耐圧が263Ｖであるのに対し、酸化膜を形成した場合の耐圧は262Ｖであった。耐圧の差はほとんど計測されなかった。したがって、ハーフピッチ幅が2.0μmまで大きい場合には、酸化膜を形成することの効果はほとんどみられない。
また、ｐ型コラム２２４のチャージバランスが崩れた場合において、酸化膜２２８の有無による影響も調べた。
ｐ型コラム２２４の不純物濃度を9.34×1015cm-3で形成した場合、酸化膜２２８が形成されていないときの耐圧が249Ｖであるのに対し、酸化膜２２８を形成したときの耐圧は239Ｖであった。
ｐ型コラム２２４の不純物濃度を8.0×1015cm-3で形成した場合、酸化膜２２８が形成されていないときの耐圧が162Ｖであるのに対し、酸化膜２２８を形成したときの耐圧は159Ｖであった。
いずれの場合でも、ハーフピッチ幅が2.0μmまで大きい場合には、ｐ型コラム２２４のチャージバランスが崩れているときに酸化膜を形成しても、耐圧向上の効果はみられないことが分かった。 When the source electrode (not shown) and the gate electrode 230 are set to 0 V and a positive voltage is applied to the drain electrode (not shown) (off state), the breakdown voltage is 263 V when no oxide film is formed, whereas an oxide film is formed. In this case, the withstand voltage was 262V. Little difference in pressure resistance was measured. Therefore, when the half pitch width is as large as 2.0 μm, the effect of forming the oxide film is hardly observed.
In addition, when the charge balance of the p-type column 224 was lost, the influence of the presence or absence of the oxide film 228 was also examined.
When the impurity concentration of the p-type column 224 is 9.34 × 10 15 cm −3 , the breakdown voltage when the oxide film 228 is not formed is 249 V, whereas the breakdown voltage when the oxide film 228 is formed is 239 V. Met.
When the impurity concentration of the p-type column 224 is formed at 8.0 × 10 15 cm −3 , the breakdown voltage when the oxide film 228 is not formed is 162 V, whereas the breakdown voltage when the oxide film 228 is formed is 159 V. Met.
In any case, it was found that when the half pitch width is large up to 2.0 μm, even if an oxide film is formed when the charge balance of the p-type column 224 is broken, the effect of improving the breakdown voltage is not seen. .

（第７実施例）第７実施例では繰返し領域を備え、その繰返し領域に酸化膜が形成された半導体装置の製造方法の主要な工程を、図２９〜図３５を用いて説明する。
図２９に示すように、ｎ＋型の単結晶シリコンからなるドレイン領域２１の上に離間して存在するｎ型コラム２２を準備する。具体的には、ｎ＋型のドレイン領域２２の上に、ｎ型のシリコン結晶をエピタキシャル成長させ、次にＲＩＥ等のドライエッチング（異方性エッチング）によって溝を形成することによって離間して存在するｎ型コラム２２を準備することができる。
次に、図３０に示すように、離間して存在するｎ型コラム２２とドレイン領域２１とを熱酸化して酸化膜２８を形成する。
次に図３１に示すように異方性エッチングを実施して、ドレイン領域２１の上面と、離間して存在するｎ型コラム２２の上面の酸化膜２８をエッチング除去する。
次に図３２に示すように、露出するドレイン領域２１の上面からｎ型コラム２２を囲繞するまでｐ型のシリコン結晶を埋め込みエピタキシャル成長させて、ｐ型コラム２４とｎ型コラム２６が交互に繰返された繰返し領域２６を形成する。なお、この繰返し領域２６の製造方法としてはエピタキシャル成長に限定されず、例えば、斜めイオン注入法、マルチエピタキシャル法、埋め込みエピタキシャル法によって形成することができる。 (Seventh Embodiment) In the seventh embodiment, the main steps of a method of manufacturing a semiconductor device having a repeating region and having an oxide film formed in the repeating region will be described with reference to FIGS.
As shown in FIG. 29, an n-type column 22 is prepared that is spaced apart from the drain region 21 made of n + -type single crystal silicon. Specifically, n-type silicon crystals are epitaxially grown on the n + -type drain region 22 and then separated by dry etching (anisotropic etching) such as RIE. An n-type column 22 can be prepared.
Next, as shown in FIG. 30, the n-type column 22 and the drain region 21 that are present apart from each other are thermally oxidized to form an oxide film 28.
Next, anisotropic etching is performed as shown in FIG. 31 to etch away the oxide film 28 on the upper surface of the drain region 21 and the upper surface of the n-type column 22 that is spaced apart.
Next, as shown in FIG. 32, a p-type silicon crystal is buried and epitaxially grown from the upper surface of the exposed drain region 21 until it surrounds the n-type column 22, and the p-type column 24 and the n-type column 26 are alternately repeated. The repeated region 26 is formed. The method for manufacturing the repetitive region 26 is not limited to epitaxial growth, and can be formed by, for example, an oblique ion implantation method, a multi-epitaxial method, or a buried epitaxial method.

このとき、ｐ型コラム２４のｐ型の不純物とｎ型コラム２２のｎ型の不純物が、ｎ型コラム２２の上面の界面において相互拡散する。そのためｎ型コラム２２の上面は実質的にカウンタードーピングされ、ｐ型に反転される場合がある。なお、ｎ型コラム２２の上部（図３２に示す破線より上）を積極的にｐ型に反転させるため、その位置に対してｐ型の不純物をイオン注入してもよい。その結果、図３３に示すように、ｎ型コラム２２の上面はｐ型に反転される。これにより、繰返し領域２６のｎ型コラム２２とｐ型コラムの２４との間の界面に形成されている酸化膜２８が繰返し領域２６から上部へ伸びて形成された状態を形成することができる。
次に図３４に示すように、繰返し領域２６の繰返し方向（紙面左右）と直交方向（紙面垂直）に異方性エッチングによりトレンチを形成する。トレンチはｎ型コラム２２の形成位置に対応して形成される。
次に、トレンチの壁面を熱酸化してゲート絶縁膜３１を形成する。
次に、図３５に示すようにトレンチ内にポリシリコン等を充填しトレンチゲート電極３０を形成する。この後に、トレンチゲート電極３０に隣接する位置にソース領域形成するなどすると、ｎ型コラム２２とｐ型コラム２４の界面に絶縁膜２８が形成された繰返し領域２６を備えた半導体装置を形成することができる。 At this time, the p-type impurity of the p-type column 24 and the n-type impurity of the n-type column 22 are mutually diffused at the interface of the upper surface of the n-type column 22. Therefore, the upper surface of the n-type column 22 is substantially counter-doped and may be inverted to p-type. In order to positively invert the upper part of n-type column 22 (above the broken line shown in FIG. 32) to p-type, p-type impurities may be ion-implanted into that position. As a result, as shown in FIG. 33, the upper surface of the n-type column 22 is inverted to the p-type. As a result, it is possible to form a state in which the oxide film 28 formed at the interface between the n-type column 22 and the p-type column 24 in the repeat region 26 extends upward from the repeat region 26.
Next, as shown in FIG. 34, trenches are formed by anisotropic etching in a direction orthogonal to the repeating direction (left and right of the paper surface) of the repeating region 26 (perpendicular to the paper surface). The trench is formed corresponding to the formation position of the n-type column 22.
Next, the gate insulating film 31 is formed by thermally oxidizing the wall surface of the trench.
Next, as shown in FIG. 35, a trench gate electrode 30 is formed by filling the trench with polysilicon or the like. Thereafter, when a source region is formed at a position adjacent to the trench gate electrode 30, a semiconductor device including a repeating region 26 in which an insulating film 28 is formed at the interface between the n-type column 22 and the p-type column 24 is formed. Can do.

以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。
本発明の半導体は、単結晶のシリコンに限られず、例えばＧａＮ、ＳｉＣ、ダイヤモンド、ＺｎＯなどのワイドバンドギャップの半導体材料、また単結晶に限られずアモルファスや多結晶によって構成してもよい。同様の作用効果を奏し得る。また、絶縁膜は酸化膜に限定することなく、窒化シリコンなどの高誘電体膜でもよい。
また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。 Specific examples of the present invention have been described in detail above, but these are merely examples and do not limit the scope of the claims. The technology described in the claims includes various modifications and changes of the specific examples illustrated above.
The semiconductor of the present invention is not limited to single crystal silicon, but may be composed of a wide band gap semiconductor material such as GaN, SiC, diamond, ZnO, or the like, or not limited to a single crystal, but may be amorphous or polycrystalline. Similar effects can be achieved. The insulating film is not limited to an oxide film, and may be a high dielectric film such as silicon nitride.
The technical elements described in this specification or the drawings exhibit technical usefulness alone or in various combinations, and are not limited to the combinations described in the claims at the time of filing. In addition, the technology exemplified in this specification or the drawings can achieve a plurality of objects at the same time, and has technical usefulness by achieving one of the objects.

本発明に係る半導体装置１の最良の形態の斜視図を示す。1 is a perspective view of the best mode of a semiconductor device 1 according to the present invention. 実施例１の半導体装置２の単位セルを示す。1 shows a unit cell of a semiconductor device 2 of Example 1. 実施例１の半導体装置３の単位セルを示す。1 shows a unit cell of a semiconductor device 3 of Example 1. 実施例１の半導体装置４の単位セルを示す。1 shows a unit cell of a semiconductor device 4 of Example 1. 実施例１の半導体装置の酸化膜厚と耐圧の関係を示す。The relationship between the oxide film thickness and the breakdown voltage of the semiconductor device of Example 1 is shown. 実施例１の半導体装置のｐ型コラム濃度と耐圧の関係を示す。3 shows the relationship between the p-type column concentration and the breakdown voltage of the semiconductor device of Example 1. ハーフピッチ幅と耐圧の関係を示す（１）。The relationship between the half pitch width and the withstand voltage is shown (1). ハーフピッチ幅と耐圧の関係を示す（２）。The relationship between the half pitch width and the breakdown voltage is shown (2). チャージバランス設定値と耐圧の関係を示す。The relationship between the charge balance set value and the breakdown voltage is shown. 実施例２の半導体装置５の単位セルを示す。3 shows a unit cell of a semiconductor device 5 of Example 2. 実施例２の半導体装置６の単位セルを示す。2 shows a unit cell of a semiconductor device 6 of Example 2. 実施例２の半導体装置７の単位セルを示す。5 shows a unit cell of a semiconductor device 7 of Example 2. 実施例２の半導体装置８の単位セルを示す。4 shows a unit cell of a semiconductor device 8 of Example 2. 実施例２の半導体装置９の単位セルを示す。5 shows a unit cell of a semiconductor device 9 of Example 2. 実施例２の半導体装置１０の単位セルを示す。2 shows a unit cell of a semiconductor device 10 according to a second embodiment. 実施例２の半導体装置のそれぞれのオン抵抗を示す。Each on-resistance of the semiconductor device of Example 2 is shown. 実施例３の半導体装置１１のハーフ単位セルを示す。5 shows a half unit cell of a semiconductor device 11 of Example 3. 実施例３の半導体装置１２のハーフ単位セルを示す。6 shows a half unit cell of a semiconductor device 12 of Example 3. 実施例３の半導体装置１１のドレイン電圧とドレイン電流の関係を示す。The relationship between the drain voltage and drain current of the semiconductor device 11 of Example 3 is shown. 実施例３の半導体装置１２のドレイン電圧とドレイン電流の関係を示す。The relationship between the drain voltage and drain current of the semiconductor device 12 of Example 3 is shown. 実施例３の半導体装置のチャージバランス設定値と耐圧の関係を示す。The relationship between the charge balance set value and the breakdown voltage of the semiconductor device of Example 3 is shown. （ａ）実施例４の半導体装置１３の中心領域と周辺領域の要部断面図の模式図を示す。（ｂ）周辺領域のブレークダウン電圧での等電位線分布を示す。(A) The schematic diagram of the principal part sectional drawing of the center area | region and peripheral region of the semiconductor device 13 of Example 4 is shown. (B) The equipotential line distribution at the breakdown voltage in the peripheral region is shown. （ａ）実施例４の半導体装置１４の中心領域と周辺領域の要部断面図の模式図を示す。（ｂ）周辺領域のブレークダウン電圧での等電位線分布を示す。(A) The schematic diagram of the principal part sectional drawing of the center area | region and peripheral region of the semiconductor device 14 of Example 4 is shown. (B) The equipotential line distribution at the breakdown voltage in the peripheral region is shown. 実施例５の半導体装置１５のハーフ単位セルを示す。10 shows a half unit cell of a semiconductor device 15 of Example 5. 実施例５の半導体装置のターンオフ時の電流変化を示す。6 shows a change in current when the semiconductor device of Example 5 is turned off. 実施例６の半導体装置１６の斜視図を示す。FIG. 10 is a perspective view of a semiconductor device 16 of Example 6. 実施例６の半導体装置１７の斜視図を示す。FIG. 10 is a perspective view of a semiconductor device 17 of Example 6. 比較例の半導体装置１８のハーフ単位セルを示す。The half unit cell of the semiconductor device 18 of a comparative example is shown. 実施例７の半導体装置の製造方法を示す（１）。The manufacturing method of the semiconductor device of Example 7 is shown (1). 実施例７の半導体装置の製造方法を示す（２）。A manufacturing method of a semiconductor device of Example 7 is shown (2). 実施例７の半導体装置の製造方法を示す（３）。A method for manufacturing a semiconductor device according to Example 7 will be described (3). 実施例７の半導体装置の製造方法を示す（４）。A manufacturing method of a semiconductor device of Example 7 is shown (4). 実施例７の半導体装置の製造方法を示す（５）。A method for manufacturing a semiconductor device according to Example 7 will be described (5). 実施例７の半導体装置の製造方法を示す（６）。A method for manufacturing a semiconductor device according to Example 7 will be described (6). 実施例７の半導体装置の製造方法を示す（７）。A method for manufacturing a semiconductor device according to Example 7 will be described (7). 従来の半導体装置１９の斜視図を示す。A perspective view of a conventional semiconductor device 19 is shown.

符号の説明Explanation of symbols

２１：ドレイン領域
２２：ｎ型コラム（第１部分領域）
２４：ｐ型コラム（第２部分領域）
２６：繰返し領域
２８：絶縁膜
３０：トレンチゲート電極
３１：ゲート絶縁膜
３２：ボディ領域
３４：ソース領域（第３部分領域） 21: Drain region 22: n-type column (first partial region)
24: p-type column (second partial region)
26: repetitive region 28: insulating film 30: trench gate electrode 31: gate insulating film 32: body region 34: source region (third partial region)

Claims (11)

ドレイン電極と、
そのドレイン電極上に設けられている第１導電型のドレイン領域と、
そのドレイン領域に接するドリフト領域と、
そのドリフト領域に接するとともにドレイン領域からはドリフト領域によって隔てられている第２導電型のボディ領域と、
そのボディ領域に接するとともにドリフト領域からはボディ領域によって隔てられている第１導電型のソース領域と、
そのソース領域に接するソース電極と、
ソース領域とドリフト領域を隔てているボディ領域に絶縁層を介して対向しているトレンチゲート電極を備え、
そのドリフト領域は、ドレイン電極とソース電極を結ぶ方向（電極間方向）に伸びる第１導電型の第１部分領域と、電極間方向に伸びる第２導電型の第２部分領域が、電極間方向に直交する面内で交互に繰返されており、
トレンチゲート電極は、ボディ領域を貫通して第１部分領域に達しており、
第１部分領域の中心から第２部分領域の中心までの距離が1.4μm以下であり、
第１部分領域と第２部分領域の界面の少なくとも一部に絶縁膜が形成されており、
前記絶縁膜は、前記第１部分領域と第２部分領域の界面の少なくとも一部からボディ領域内にまで伸びており、ボディ領域を介してトレンチゲート電極に対向しているとともに、その端部がボディ領域内に位置していることを特徴とする半導体装置。 A drain electrode;
A drain region of a first conductivity type provided on the drain electrode;
A drift region in contact with the drain region;
A second conductivity type body region in contact with the drift region and separated from the drain region by the drift region;
A first conductivity type source region in contact with the body region and separated from the drift region by the body region;
A source electrode in contact with the source region;
A trench gate electrode facing the body region separating the source region and the drift region through an insulating layer,
The drift region includes a first conductivity type first partial region extending in a direction connecting the drain electrode and the source electrode (interelectrode direction) and a second conductivity type second partial region extending in the interelectrode direction. It is repeated alternately in the plane orthogonal to
The trench gate electrode reaches the first partial region through the body region,
The distance from the center of the first partial region to the center of the second partial region is 1.4 μm or less,
An insulating film is formed on at least a part of the interface between the first partial region and the second partial region;
The insulating film extends from at least a part of the interface between the first partial region and the second partial region into the body region, faces the trench gate electrode through the body region, and has an end portion thereof A semiconductor device which is located in a body region. 第１部分領域の不純物濃度が1×1016cm-3以上であり、
第２部分領域の不純物濃度が1×1016cm-3以上であることを特徴とする請求項１に記載の半導体装置。 The impurity concentration of the first partial region is 1 × 10 16 cm −3 or more,
2. The semiconductor device according to claim 1, wherein the impurity concentration of the second partial region is 1 × 10 16 cm −3 or more. 第１部分領域と第２部分領域のそれぞれは薄板状であり、
第１部分領域のコラム幅が1.0μm以下であり、
第２部分領域のコラム幅が1.0μm以下であり、
第１部分領域と第２部分領域の界面に形成されている絶縁膜の膜厚が0.2μm以下であることを特徴とする請求項１又は２に記載の半導体装置。 Each of the first partial region and the second partial region is a thin plate,
The column width of the first partial region is 1.0 μm or less,
The column width of the second partial region is 1.0 μm or less,
3. The semiconductor device according to claim 1, wherein a film thickness of an insulating film formed at an interface between the first partial region and the second partial region is 0.2 μm or less. 第１部分領域と第２部分領域のそれぞれは薄板状であり、
電流経路となる部分領域のコラム幅と不純物濃度の積が、電流経路とならない部分領域のコラム幅と不純物濃度の積よりも大きいことを特徴とする請求項１〜３のいずれか１項に記載の半導体装置。 Each of the first partial region and the second partial region is a thin plate,
The product of the column width and the impurity concentration of the partial region serving as the current path is larger than the product of the column width and the impurity concentration of the partial region not serving as the current path. Semiconductor device. 第１部分領域と第２部分領域のそれぞれは薄板状であり、
前記トレンチゲート電極は、第１部分領域が伸びている面と平行に伸びていることを特徴とする請求項１〜４のいずれか１項に記載の半導体装置。 Each of the first partial region and the second partial region is a thin plate,
The semiconductor device according to claim 1, wherein the trench gate electrode extends in parallel with a surface on which the first partial region extends. 絶縁膜が、第１部分領域と第２部分領域の間の全界面に形成されていることを特徴とする請求項１〜５のいずれか１項に記載の半導体装置。   The semiconductor device according to claim 1, wherein the insulating film is formed on an entire interface between the first partial region and the second partial region. ドレイン電極とドレイン領域の間に第２導電型の半導体領域が付加されていることを特徴とする請求項１〜６のいずれかの半導体装置。   7. The semiconductor device according to claim 1, wherein a second conductivity type semiconductor region is added between the drain electrode and the drain region. 請求項１〜７のいずれか１項に記載の素子群が形成されている中心領域と、その周囲であって半導体スイッチング素子群が形成されていない周辺領域を備える半導体装置であり、
周辺領域では、半導体スイッチング素子群の電極間方向に伸びる第１導電型の第１部分領域と、電極間方向に伸びる第２導電型の第２部分領域が、電極間方向に直交する面内で交互に繰返され、中心領域から周辺領域に向かって連続して形成されており、
周辺領域の第１部分領域の中心から周辺領域の第２部分領域の中心までの距離が1.4μm以下であり、
周辺領域の第１部分領域と周辺領域の第２部分領域の界面の少なくとも一部からボディ領域内にまで伸びている絶縁膜が形成されていることを特徴とする半導体装置。 A semiconductor device comprising a central region in which the element group according to any one of claims 1 to 7 is formed, and a peripheral region around the central region in which the semiconductor switching element group is not formed,
In the peripheral region, the first conductivity type first partial region extending in the inter-electrode direction of the semiconductor switching element group and the second conductivity type second partial region extending in the inter-electrode direction are within a plane orthogonal to the inter-electrode direction. It is repeated alternately and formed continuously from the central region toward the peripheral region ,
The distance from the center of the first partial region of the peripheral region to the center of the second partial region of the peripheral region is 1.4 μm or less,
The semiconductor device, wherein an insulating film from at least a portion of the interface of the second partial region of the first partial region and the peripheral region of the peripheral region extends to the body region is formed. 裏面にドレイン電極が設けられており、表面にソース電極が設けられており、そのドレイン電極とソース電極間を電流が流れる半導体装置の製造方法であり、
ドレイン電極とソース電極を結ぶ方向に伸びる第１導電型の第１部分領域を、電極間方向に直交する面内で第１導電型のドレイン領域上に溝を隔てて複数形成する第１部分領域形成段階と、
第１部分領域形成段階に次いで、前記溝に露出する第１部分領域群の側壁に絶縁膜を形成する絶縁膜形成段階と、
絶縁膜形成段階に次いで、前記溝内及び前記第１部分領域群の上面に第２導電型の半導体領域を成長させる第２半導体領域形成段階と、
第２半導体領域形成段階に次いで、第１部分領域群の上部を第２導電型に反転させて反転領域を形成する反転領域形成段階と、
反転領域形成段階の後に、第２半導体領域の表面から第２半導体領域及び反転領域を貫通して前記反転領域形成段階で導電型が反転しなかった第１部分領域に達するとともに、第２半導体領域及び反転領域に絶縁層を介して対向する複数のトレンチゲート電極を形成するトレンチゲート形成段階と、第２半導体領域内のトレンチゲート電極に隣接する位置に第３部分領域を形成する第３部分領域形成段階とを備えており、
前記第１部分領域群の上面に形成された前記第２半導体領域と、前記反転領域と、前記絶縁膜を介して反転領域に対向する第２半導体領域の一部がボディ領域を構成し、前記絶縁膜がボディ領域内に伸びて形成されており、
第１部分領域の中心から前記溝内の第２半導体領域の中心までの距離が1.4μm以下である半導体装置の製造方法。 Back surface drain electrode provided on the source electrode is provided on the surface, a method of manufacturing a semi-conductor device current Ru flows between the drain and source electrodes,
A first partial region of the first conductivity type extending in a direction connecting the drain electrode and the source electrode, a first partial region forming a plurality spaced grooves in a plane perpendicular to the inter-electrode direction on a first conductivity type drain region The formation stage;
Next to the first partial region forming step, an insulating film forming step of forming an insulating film on the sidewall of the first partial region group exposed in the groove ;
Following insulating film formation step, a second semiconductor region forming step where Ru grown semiconductor region of a second conductivity type on the upper surface of the groove and the first partial area group,
An inversion region forming step of forming an inversion region by inverting the upper part of the first partial region group to the second conductivity type after the second semiconductor region forming step ;
After the inversion region forming step, the second semiconductor region is reached from the surface of the second semiconductor region through the second semiconductor region and the inversion region to reach the first partial region where the conductivity type is not inverted in the inversion region forming step. And a trench gate forming step for forming a plurality of trench gate electrodes opposed to the inversion region via an insulating layer, and a third partial region for forming a third partial region at a position adjacent to the trench gate electrode in the second semiconductor region A formation stage,
The second semiconductor region formed on the upper surface of the first partial region group, the inversion region, and a part of the second semiconductor region facing the inversion region through the insulating film constitutes a body region, An insulating film is formed extending in the body region,
The method of manufacturing a semiconductor device distance Ru der less 1.4μm from the center of the first partial area to the center of the second semiconductor region of the groove. 第１部分領域群の上部を第２導電型に反転する反転領域形成段階が、第１導電型の第１部分領域群と第２導電型の半導体領域の相互拡散であることを特徴とする請求項９に記載の半導体装置の製造方法。 The inversion region forming step of inverting the upper part of the first partial region group to the second conductivity type is an interdiffusion between the first conductivity type first partial region group and the second conductivity type semiconductor region. Item 10. A method for manufacturing a semiconductor device according to Item 9. 第１部分領域群の上部を第２導電型に反転する反転領域形成段階が、第１部分領域群の上部に、第２導電型の不純物をイオン注入することであることを特徴とする請求項９又は１０に記載の半導体装置の製造方法。 The inversion region forming step of inverting the upper portion of the first partial region group to the second conductivity type is ion implantation of a second conductivity type impurity into the upper portion of the first partial region group. A method for manufacturing a semiconductor device according to 9 or 10.
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