JP4460552B2 - 半導体記憶装置 - Google Patents
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Description
次に、本発明装置の別実施形態について説明する。
11: 可変抵抗素子
12: 選択トランジスタ
13: 下部電極
14: 可変抵抗体
15: 上部電極
20: メモリセルアレイ
21: 列デコーダ
22: 行デコーダ
23: 電圧スイッチ回路
24: 読み出し回路
25: 制御回路
26: アドレス線
27: データ線
28: 制御信号線
30: 半導体基板
31: 素子分離膜
32: ゲート絶縁膜
33: ゲート電極
34: チャネル領域
35,36: 不純物拡散層
37,38: コンタクトホール
M11:個別書き込み動作対象の選択メモリセル
BL,BL1〜BLn: ビット線
SL,SL1,SL2: ソース線
WL,WL1〜WLm: ワード線
Vcc:電源電圧
Vss:接地電圧
Vr: 読み出し電圧
Vp: 書き込み動作用の供給電圧(第1電圧の絶対値)
Ve: 消去動作用の供給電圧(第2電圧の絶対値)
Vwr:読み出し動作用の選択ワード線電圧
Vwp:書き込み動作用の選択ワード線電圧
Vwe:消去動作用の選択ワード線電圧
Claims (7)
- 極性の異なる電圧を両端に各別に印加することで電気抵抗が第1状態と第2状態の間で変化することによって情報を記憶可能な2端子構造の可変抵抗素子と、ゲート端子並びにソースまたはドレインを構成する第1端子及び第2端子を備えるとともに前記可変抵抗素子の一端を前記第1端子と接続する選択トランジスタとによって直列回路が構成されたメモリセルと、
前記メモリセルの両端間に所定の第1電圧を印加するとともに、前記選択トランジスタをオン状態にするのに十分なゲート電位を前記ゲート端子に印加して前記可変抵抗素子の電気抵抗を前記第1状態から前記第2状態に変化させる第1書き換え動作と、前記メモリセルの両端間に前記第1電圧と逆極性の所定の第2電圧を印加するとともに、前記ゲート端子に前記ゲート電位を印加して前記可変抵抗素子の電気抵抗を前記第2状態から前記第1状態に変化させる第2書き換え動作の2つの書き換え動作を行う書き換え手段と、を備え、
前記第1電圧と前記第2電圧の各絶対値が同電圧であり、
前記第1書き換え動作と前記第2書き換え動作のうち、書き換え対象の前記メモリセル内の前記可変抵抗素子の両端に印加すべき電圧の絶対値が小さい前記第1書き換え動作の実行時には、印加すべき電圧の絶対値が大きい前記第2書き換え動作の実行時よりも、前記ゲート電位を変化させることなく書き換え対象の前記メモリセル内の前記選択トランジスタの前記第1端子と前記第2端子間の電圧の絶対値が大きくなるように前記選択トランジスタのバイアス条件が設定されていることを特徴とする半導体記憶装置。 - 前記可変抵抗素子は、第1抵抗端子と第2抵抗端子の2端子を有し、前記第1抵抗端子を第1信号線に、他端である前記第2抵抗端子を前記選択トランジスタの前記第1端子にそれぞれ接続し、
前記選択トランジスタは、前記第2端子を前記第1信号線とは別の第2信号線に接続する構成であり、
前記第1書き換え動作時には、前記第1信号線を基準として前記第2信号線が正電位となるような極性で前記第1電圧が印加される一方、前記第2書き換え動作時には前記第1信号線を基準として前記第2信号線が負電位となるような極性で前記第2電圧が印加されることを特徴とする請求項1に記載の半導体記憶装置 - 前記選択トランジスタがエンハンスメント型のNチャネルMOSFETであることを特徴とする請求項1又は2に記載の半導体記憶装置。
- 前記第1書き換え動作において、書き換え対象の前記メモリセルの両端電位の高電位側の電位レベルと、書き換え対象の前記メモリセルの前記選択トランジスタのゲート電位が同電位であることを特徴とする請求項3に記載の半導体記憶装置。
- 前記第2書き換え動作において、書き換え対象の前記メモリセルの両端電位の高電位側の電位レベルと、書き換え対象の前記メモリセルの前記選択トランジスタのゲート電位が同電位であることを特徴とする請求項3又は4に記載の半導体記憶装置。
- 前記第1書き換え動作と前記第2書き換え動作の各動作時における書き換え対象の前記メモリセルの両端電位の高電位側の電位レベルが同電位であることを特徴とする請求項3〜5の何れか1項に記載の半導体記憶装置。
- 前記メモリセルを行方向及び列方向に夫々複数配列してなるメモリセルアレイを備え、
前記メモリセルアレイ内において、同一行に配列した前記メモリセルの前記選択トランジスタのゲートが行方向に延伸する共通のワード線に接続し、同一列に配列した前記メモリセルの一方端が列方向に延伸する共通のビット線に接続し、前記メモリセルの他方端が行方向または列方向に延伸するソース線に接続し、
前記書き換え手段が、
前記第1書き換え動作において、書き換え対象の前記メモリセルに接続する前記ビット線と前記ソース線間に前記第1電圧を印加し、書き換え対象の前記メモリセルの前記選択トランジスタのゲートに接続する前記ワード線に前記ゲート電位を印加し、
前記第2書き換え動作において、書き換え対象の前記メモリセルに接続する前記ビット線と前記ソース線間に前記第2電圧を印加し、書き換え対象の前記メモリセルの前記選択トランジスタのゲートに接続する前記ワード線に前記第1書き換え動作時と共通の前記ゲート電位を印加することを特徴とする請求項1〜6の何れか1項に記載の半導体記憶装置。
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