JP4459696B2 - Semiconductor memory device and digital filter - Google Patents
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Description
本発明は、シングルポート型のメモリセルからなる半導体記憶装置とそれを利用したデジタルフィルタに関し、特に、ΔΣ型DAコンバータのインターポレーションフィルタとして用いられるデジタルフィルタ等を構築する際に好適な半導体記憶装置とそれを利用したデジタルフィルタに関するものである。 The present invention relates to a semiconductor memory device including a single-port memory cell and a digital filter using the same, and more particularly, a semiconductor memory suitable for constructing a digital filter or the like used as an interpolation filter for a ΔΣ DA converter. The present invention relates to a device and a digital filter using the device.
従来、ΔΣ型DAコンバータのようなオーバーサンプルリング型DAコンバータのインターポレーションデジタルフィルタ(Interpolation Digital Filter)として、下記の(1)式に示すような演算を行うハーフバンド(Half Band) のFIRフィルタ(Finite Impulse Response Filter)が知られている。 Conventionally, as an interpolation digital filter of an oversampling type DA converter such as a ΔΣ type DA converter, a half band FIR filter that performs an operation represented by the following equation (1) (Finite Impulse Response Filter) is known.
上記の(1)式に示されるような演算は、最新の時系列データXが入力されてから、次に最新の時系列データが入力されるまでの1サイクルの間に、図8の示すように、予め記憶装置(メモリ)7に記憶しておいた時系列データX(z-k)(kはすなわちそのデータが記憶装置に何サイクル記憶保持されていたかを示す)をその記憶装置7から読み出し、その読み出した時系列データX(z-k)に所定の係数h2k-1を乗じ、その乗算結果を累積加算することにより可能である。このとき, 累積加算されるデータの総数は任意の偶数n個である。
The calculation shown in the above equation (1) is performed as shown in FIG. 8 during one cycle from when the latest time series data X is input to when the latest time series data is input next. In addition, time series data X (z −k ) (k indicates that how many cycles the data is stored in the storage device) stored in the storage device (memory) 7 in advance is stored from the
ここで、デジタルフィルタを実現する際に、時間対称な係数をもつFIRフィルタの性質を利用して上記の(1)式を下記の(2)式に示すように変形し、同じ係数を乗ずる2個のデータを先に加算し、その後に加算結果に係数を乗ずることで乗算回数を半減することができる。
ここでいう時間対象な係数とは、(1)式の条件にあるようにhn+m =hn-m (ただし、nは偶数、mは0か正の整数)となるようなhn を中心に対称である係数をさす。以後、この手法をプリアディングと呼ぶ。
下記の(2)式は係数の時系列的な対称性を利用しているので、ハーフバンドFIRフィルタに限らず係数が時系列的に対称な特徴を持つデジタルフィルタすべてにおいて同様に乗算回数の半減が可能である。
Here, when the digital filter is realized, the above equation (1) is modified as shown in the following equation (2) using the properties of the FIR filter having a time-symmetric coefficient, and the same coefficient is multiplied by 2 The number of multiplications can be halved by adding the data first and then multiplying the addition result by a coefficient.
The time target coefficient here, (1) h n + m = h nm as in the condition of formula (where, n is an even number, m is 0 or a positive integer) and a like around the h n Refers to a coefficient that is symmetric. Hereinafter, this method is referred to as pre-adding.
Since the following equation (2) uses the time-series symmetry of the coefficient, not only the half-band FIR filter but also all the digital filters having the characteristic that the coefficient is time-sequentially halved in the same way. Is possible.
上記の(2)式に示されるような演算は、図9に示すように、予め記憶装置12に記憶しておいた時系列データX(z-k)とX(z-(n-k+1))とを2つ同時に読み出し、その読み出しておいた時系列データX(z-k)とX(z-(n-k+1))とを加算し、その加算結果に所定の係数h2k-1を乗じ、その乗算結果を累積加算することにより行われる。
1サイクルという時間的な制限があるなか、乗算回数を半減することは、FIRフィルタを構成するのに以下のいずれかの利点を生かしたフィルタのハード設計を行うことができる。
As shown in FIG. 9, the calculation shown in the above equation (2) is performed by using time series data X (z −k ) and X (z − (n−k + ) stored in the
While there is a time limit of one cycle, halving the number of multiplications makes it possible to design a hard filter that makes use of any of the following advantages to construct an FIR filter.
(1)演算回数を増やしてFIRタップ数を多くでき、FIRフィルタの特性の高性能化に有利である。
(2)同一のハードウエアを多チャンネルで時分割利用する場合に、演算時間が短くなるので余った演算時間を他チャンネルの演算時間に割り当てることによって、多チャンネルハードウエアの共通化、集積回路化に有利である。
(3)同一のハードウエアを多チャンネルで時分割利用する場合に、演算時間が短くなるのでFIRフィルタの高速化に有利である。
(1) The number of operations can be increased to increase the number of FIR taps, which is advantageous for improving the performance of the FIR filter characteristics.
(2) When the same hardware is used in multiple channels in a time-sharing manner, the calculation time is shortened, so the remaining calculation time is allocated to the calculation time of other channels, so that the multi-channel hardware can be shared and integrated circuit integrated. Is advantageous.
(3) When the same hardware is used in a time-sharing manner with multiple channels, the calculation time is shortened, which is advantageous for increasing the speed of the FIR filter.
以上のようなデジタルフィルタに使用される半導体記憶装置について、以下に述べる。半導体記憶装置に記憶されている任意の偶数n個の時系列データXに対して上記の(2)式で示されるデジタルフィルタを実現する場合には、図10のタイミングチャートに示すようになる。
すなわち、図10に示すように、クロック信号CLK1で示される1サイクル中に、((n/2)−1)回エッジのあるクロック信号CLK2に応じて、半導体記憶装置12から時系列データを出力A及びBとして2つづつ、つまりX(z-(n/2))とX(z-(n/2+1))、X(z-(n/2-1))とX(z-(n/2+2))、・・・X(z-1)とX(z-n)など同じ係数を乗ずべきデータ対を同時に加算器に出力する必要がある。
A semiconductor memory device used for the digital filter as described above will be described below. When the digital filter represented by the above equation (2) is realized for any even number n of time series data X stored in the semiconductor memory device, the timing chart of FIG. 10 is used.
That is, as shown in FIG. 10, time series data is output from the
このような半導体記憶装置の一例として、図11に示すようなものが知られている(例えば、特許文献1参照)。
この半導体記憶装置は、図11および図12に示すように、デュアルポートと呼ばれる2系統の出力を持ったメモリセル17でメモリセルアレイを構成している。このデュアルポート型のメモリセル17は、図13に示すシングルポート型のメモリセル20に対して、図12に示すように1つのメモリセルが2系統の取り出し口を持っており、2系統のビット線を接続するとそのどちらからもデータを取り出すことができる。
As an example of such a semiconductor memory device, the one shown in FIG. 11 is known (for example, see Patent Document 1).
In this semiconductor memory device, as shown in FIGS. 11 and 12, a memory cell array is composed of
図11に示す半導体記憶装置は、n個の時系列データを記憶可能なデュアルポート型のメモリセル17を用いてメモリセルアレイを構成し、ワード線群のワード線を選択する行デコーダを2系統具備している。2系統の行デコーダは、第1の行デコーダ22と第2の行デコーダ23からなり、それぞれの出力を第1のワード線24群と、第2のワード線25とに供給するようになっている。
The semiconductor memory device shown in FIG. 11 comprises a memory cell array using dual-
各メモリセル17は、スイッチ18、19を有し、そのスイッチ18はワード線24上の信号によりオンオフ制御され、そのスイッチ19はワード線25上の信号によりオンオフ制御されるようになっている。
すなわち、各行方向に配列されるメモリセル17のスイッチ18は、ワード線24群のうちのあるワード線24の信号によってのみオンとなり、その各行方向に配列されるメモリセル17のスイッチ19は、ワード線25群のうちのあるワード線25の信号によってのみオンとなるように構成されている。
Each
That is, the
また、メモリセル17のスイッチ18はビット線27と接続され、メモリセル17のスイッチ19はビット線26と接続されている。さらに、各ビット線26にはセンスアンプ28がそれぞれ接続され、各ビット線27にはセンスアンプ29が接続されている。
すなわち、第1のワード線24群内で選択されたメモリセル17のデータは、メモリセルアレイ内の行方向に並んでいるすべてのメモリセル17のスイッチ18のオンにより接続された第1のビット線27から前半部分(ここではX(z-1)からX(z-(n/2)))として第1のセンスアンプ29を介して出力される。
The
That is, the data of the
一方、第2のワード線25群内で選択されたメモリセル17のデータは、メモリセルアレイ内の行方向に並んでいるすべてのメモリセル17のスイッチ19のオンにより接続された第2のビット線26から後半部分(ここではX(z-(n/2+1))からX(z-n))として第2のセンスアンプ28を介して出力される。
ここで、あるアドレスのメモリセルに格納されたデータはプリアディングによって加算される時系列データの前半部分にもなり、後半部にもなる。前半部分として演算されるときの出力と後半部分として演算される時の出力とをそれぞれを別に持つために、デュアルポートセルを使用し、プリアディングに必要なデータ対の同時出力を可能にしていた。
Here, the data stored in the memory cell at a certain address becomes both the first half and the latter half of the time-series data added by pre-adding. In order to have separate output when calculated as the first half and output when calculated as the second half, dual port cells were used to enable simultaneous output of data pairs required for pre-adding .
ところで、多数のメモリセルから構成されるメモリセルアレイを備えた半導体記憶装置では、メモリセルアレイの規模が大きくなればなるほど、個々のメモリセルの面積が小さい方が集積回路化には有利となる。
しかし、特許文献1に記載の半導体記憶装置では、メモリセルがデュアルポート型のメモリセルのために、メモリセルの取り出し口が2系統となり、その分面積が大きく集積回路化、省面積化に不向きである。
そこで、本発明の目的は、上記の点に鑑み、高集積回路化が可能であるプリアディング用の2出力が得られる半導体記憶装置、およびその半導体記憶装置を含む小面積なデジタルフィルタを提供することにある。
By the way, in a semiconductor memory device having a memory cell array composed of a large number of memory cells, the larger the size of the memory cell array, the smaller the area of each memory cell is advantageous for integration.
However, in the semiconductor memory device described in
In view of the above, an object of the present invention is to provide a semiconductor memory device capable of providing two outputs for pre-adding that can be highly integrated, and a small-area digital filter including the semiconductor memory device. There is.
本発明者は前記課題を解決するために、デュアルポート型のメモリセルよりも面積の小さい、シングルポート型のメモリセルを用いてメモリセルアレイのプリアディング用の2出力を得られる半導体記憶装置の構成と、それにともなう行デコーダの小規模な構成とを見出し、以下のような構成からなる本発明を完成するに至った。 In order to solve the above problems, the present inventor has a configuration of a semiconductor memory device capable of obtaining two outputs for pre-adding a memory cell array using a single-port memory cell having a smaller area than a dual-port memory cell. As a result, the present inventors have found a small-scale configuration of the row decoder, and have completed the present invention having the following configuration.
すなわち、請求項1に係る発明は、行方向および列方向に2次元マトリクス状に配列されたシングルポート型の複数のメモリセルからなるメモリセルアレイと、行方向に配列されるメモリセルを選択するワード線群と、列方向に配列されるメモリセルのうち奇数番目のメモリセルと接続自在な第1のビット線群と、列方向に配列されるメモリセルのうち偶数番目のメモリセルと接続自在な第2のビット線群と、前記第1および第2のビット線群上の各出力データを、それぞれ出力するセンスアンプ群と、前記ワード線群のうちの2つのワード線を所定の条件で同時に選択し、この選択に応じて、前記第1のビット線群のうちの所定の第1のビット線と当該第1のビット線と接続自在な奇数番目のメモリセルとを接続し、かつ、前記第2のビット線群のうちの所定の第2のビット線と当該第2のビット線と接続自在な偶数番目のメモリセルとを接続し、奇数番目および偶数番目のメモリセルに格納される各データを、前記所定の第1のビット線と前記所定の第2のビット線とに同時に読み出す読み出し手段と、を備えている。 That is, according to the first aspect of the present invention, there is provided a memory cell array composed of a plurality of single-port memory cells arranged in a two-dimensional matrix in the row direction and the column direction, and a word for selecting the memory cells arranged in the row direction. A line group, a first bit line group that can be connected to odd-numbered memory cells among memory cells arranged in the column direction, and an even-numbered memory cell that can be connected to odd-numbered memory cells arranged in the column direction. A second bit line group, a sense amplifier group for outputting each output data on the first and second bit line groups, and two word lines of the word line group at the same time under a predetermined condition In response to the selection, a predetermined first bit line in the first bit line group is connected to an odd-numbered memory cell that can be connected to the first bit line, and Second bit Connects the predetermined second bit line and said second bit line and connected freely even-numbered memory cells of the lines, each data stored in the odd and even memory cell, wherein and a, a reading means for reading at the same time as the predetermined first bit line and the predetermined second bit line.
請求項2に係る発明は、請求項1に記載の半導体記憶装置において、前記読み出し手段は、前記ワード線群のうちの所定の1つのワード線を選択する信号を生成して出力する第1の行デコーダと、前記ワード線群のうちの所定の他の1つのワード線を選択する信号を生成して出力する第2の行デコーダと、前記両行デコーダから出力される対応する各出力信号の論理和演算をそれぞれ行う複数のオア回路と、を備え、前記複数のオア回路の各出力信号を前記ワード線群の各ワード線にそれぞれ供給するようになっている。
このような構成によれば、必要な2出力を得ることのできる半導体記憶装置を、シングルポート型のメモリセルからなるメモリセルアレイで実現でき、高集積回路化が可能となる。
According to a second aspect of the present invention, in the semiconductor memory device according to the first aspect, the reading unit generates and outputs a signal for selecting a predetermined one word line in the word line group. A row decoder; a second row decoder for generating and outputting a signal for selecting one other predetermined word line of the word line group; and a logic of each corresponding output signal output from the both row decoders A plurality of OR circuits each performing a sum operation, and each output signal of the plurality of OR circuits is supplied to each word line of the word line group.
According to such a configuration, a semiconductor memory device capable of obtaining the necessary two outputs can be realized by a memory cell array composed of single-port memory cells, and a highly integrated circuit can be realized.
請求項3に係る発明は、請求項2に記載の半導体記憶装置において、前記第1および第2の行デコーダはそれぞれ第1および第2のシフトレジスタで構成され、前記第1のシフトレジスタの最終段のフリップフロップの出力は初段のフリップフロップに帰還してシフトレジスタのデータが循環されるようになっており、前記第2のシフトレジスタの初段のフリップフロップの出力は最終段のフリップフロップに帰還してシフトレジスタのデータが循環されるようになっており、かつ、前記第1のシフトレジスタと前記第2のシフトレジスタのデータが循環する方向は、お互いに逆方向である。
ここで、循環する方向がお互いに逆方向とは、どちらかの行デコーダが上位の行の方向に順次選択してゆくとすると、もう一方の行デコーダが下位の行の方向に順次選択してゆくことを意味する。
このような構成によれば、複雑な行デコーダを有することなくメモリセルアレイの行に対して順次読み出しが可能である。
According to a third aspect of the present invention, in the semiconductor memory device according to the second aspect, the first and second row decoders include first and second shift registers, respectively, and the last of the first shift registers. The output of the first stage flip-flop is fed back to the first stage flip-flop so that the data of the shift register is circulated, and the output of the first stage flip-flop of the second shift register is fed back to the last stage flip-flop. Thus, the data in the shift register is circulated, and the directions in which the data in the first shift register and the second shift register are circulated are opposite to each other.
Here, when the direction of circulation is opposite to each other, if one of the row decoders sequentially selects in the direction of the upper row, the other row decoder sequentially selects in the direction of the lower row. It means to go.
According to such a configuration, it is possible to sequentially read out the rows of the memory cell array without having a complicated row decoder.
請求項4に係る発明は、請求項3に記載の半導体記憶装置において、前記メモリセルアレイは、1行目、((N/2)+1)行目、2行目、((N/2)+2)行目、・・・I行目、((N/2)+I)行目、・・・((N/2)−1)行目、(N−1)行目、(N/2)行目、N行目という順序で並ぶN行から構成され、前記第1および第2のシフトレジスタは、それぞれ、N行の半数のフリップフロップを直列に接続して構成され、かつ、前記シフトレジスタの各フリップフロップの各出力を選択的に取り出す選択部をそれぞれ有し、1番目の選択部は1行目と((N/2)+1)行目のうちのいずれか一方を選択でき、2番目の選択部は2行目と((N/2)+2)行目のうちのいずれか一方を選択でき、以下I番目の選択部はI行目と((N/2)+I)行目のうちのいずれか一方を選択できるように構成するようにした。
このような構成によれば、行デコーダの選択先がN/2だけ離れた行に選択部の選択を変えるだけで移動でき、サイクル開始時に行デコーダの選択開始行(シフトレジスタのシフト開始行)を記憶しておく回路を必要とせず回路規模を小型化できる。
According to a fourth aspect of the present invention, in the semiconductor memory device according to the third aspect, the memory cell array has a first row, a ((N / 2) +1) th row, a second row, and a ((N / 2) +2 ) Line, ... I line, ((N / 2) + I) line, ... ((N / 2) -1) line, (N-1) line, (N / 2) The first and second shift registers are each configured by connecting half the flip-flops of N rows in series, and the shift register Each of the flip-flops has a selection unit that selectively takes out each output, and the first selection unit can select either the first row or the ((N / 2) +1) th row. The first selection unit can select either the second row or the ((N / 2) +2) th row, and the I-th selection unit is the I-th row below. ((N / 2) + I) was to constitute so as to select either one of the row.
According to such a configuration, the selection destination of the row decoder can be moved to a row separated by N / 2 only by changing the selection of the selection unit. At the start of the cycle, the selection start row of the row decoder (shift start row of the shift register) The circuit scale can be reduced without the need for a circuit for storing the data.
請求項5に係る発明は、請求項1乃至請求項4うちのいずれかに記載の半導体記憶装置と前記半導体記憶装置から出力される第1の出力と第2の出力を加算する加算手段と、前記加算手段で加算された出力信号と係数を乗算する乗算手段と、前記乗算手段で乗算された乗算結果を累積加算する累積加算手段と、を備えている
このような構成によれば、プリアディング手法のデジタルフィルタを小面積な回路で実現できる。
According to a fifth aspect of the present invention, there is provided the semiconductor memory device according to any one of the first to fourth aspects, an adding means for adding the first output and the second output output from the semiconductor memory device, Multiplying means for multiplying the output signal added by the adding means by a coefficient, and cumulative addition means for cumulatively adding the multiplication results multiplied by the multiplication means. According to such a configuration, pre-adding is provided. The digital filter can be realized with a small area circuit.
以上のような構成からなる本発明では、メモリセルアレイをシングルポート型のメモリセルで構成できるので、従来回路と比べて集積回路化が可能となり、行デコーダの構成においては行デコーダの選択開始行を記憶しておく回路等を必要とせず回路規模を削減できる。
このため、本発明によれば、プリアディング手法を用いたデジタルフィルタにおいて高集積回路化が可能な半導体記憶装置が実現できる上に、小面積なデジタルフィルタが実現できる。
In the present invention configured as described above, the memory cell array can be composed of single-port type memory cells, so that it can be integrated as compared with the conventional circuit. In the configuration of the row decoder, the row decoder selection start row can be selected. The circuit scale can be reduced without requiring a circuit to be stored.
Therefore, according to the present invention, it is possible to realize a semiconductor memory device that can be highly integrated in a digital filter using a pre-adding technique, and to realize a small-area digital filter.
以下、本発明の実施の形態を、図面を参照して具体的に説明する。
(半導体記憶装置の第1実施形態)
本発明の半導体記憶装置の第1実施形態の概略構成について、図1を参照しながら説明する。
この半導体記憶装置の第1実施形態は、図1に示すように、シングルポート型の複数のメモリセル20が行方向(図中の横方向)および列方向(図中の縦方向)に2次元マトリクス状に配置されたメモリセルアレイを備えている。
Embodiments of the present invention will be specifically described below with reference to the drawings.
(First Embodiment of Semiconductor Memory Device)
A schematic configuration of the first embodiment of the semiconductor memory device of the present invention will be described with reference to FIG.
In the first embodiment of the semiconductor memory device, as shown in FIG. 1, a plurality of single-
メモリセル20の配列に対応して、その行方向には、メモリセルアレイの行アドレスを選択するためのワード線34群が、それぞれ配列されている。また、その列方向には、メモリセルアレイの列アドレスを選択するためのビット線35群とビット線36群とがそれぞれ配列されている。
ここで、ビット線35とビット線36とは、両者で1組のビット線を形成し、これによりメモリセルアレイの列アドレスを選択するようになっている。
Corresponding to the arrangement of the
Here, the
各列方向に配列される各メモリセル20は、図1および図2に示すように、スイッチ21を介してビット線35とビット線36に交互に接続されている。すなわち、図2に示すように、列方向に配列される各メモリセル20に対して、時系列に順番に格納されたデータに対して交互になるように、ビット線35とビット線36とが、各メモリセル20に交互に接続されている。
As shown in FIGS. 1 and 2, each
各ビット線35の先端には、その各ビット線35上に読み出されたデータを出力するためのセンスアンプ37がそれぞれ設けられている。また、各ビット線36の先端には、その各ビット線36上に読み出されたデータを出力するためのセンスアンプ38がそれぞれ設けられている。そして、センスアンプ37、38から所望のデータ対39が得られるようになっている。
At the tip of each
また、この第1実施形態では、ワード線34群のうちの所定の2つのワード線34を使用して2つの行アドレスを選択(指定)するために、行デコーダ31と、行デコーダ32と、その両行デコーダ31、32の対応する各出力の論理和演算を行う複数のオア回路33とを備え、その各オア回路33の各出力を対応する各ワード線34に供給するようになっている。そして、その各ワード線34上の信号に従って、各メモリセル20に対応する各スイッチ21がオンオフ制御されるようになっている。
In the first embodiment, in order to select (specify) two row addresses using two
このような構成からなる第1実施形態によれば、必要な2出力を得ることのできる半導体記憶装置をシングルポート型からなるメモリセルのメモリセルアレイで実現でき、高集積回路化が可能となる。以下にその理由を説明する。
上記の(2)式より同時出力が必要とされる時系列データX(z-k)とX(z-(n-k+1))に着目すると、データの総数であるnは偶数であるので、kが偶数の場合(n−k+1)は奇数、kが奇数の場合(n−k+1)が偶数である。
According to the first embodiment having such a configuration, a semiconductor memory device capable of obtaining two necessary outputs can be realized by a memory cell array of single-port type memory cells, and a highly integrated circuit can be realized. The reason will be described below.
Focusing on the time-series data X (z −k ) and X (z − (n−k + 1) ) that require simultaneous output from the above equation (2), n, which is the total number of data, is an even number. Therefore, when k is an even number (n−k + 1), it is an odd number, and when k is an odd number (n−k + 1) is an even number.
すなわち、ある時間において半導体記憶装置が出力すべき第1のデータが奇数番目であるならば、対になる第2のデータは偶数番目、また第1のデータが偶数番目であるならば、対になる第2のデータは奇数番目である。プリアディングに必要なデータ対は両方とも奇数番目もしくは両方とも偶数番目になることはない。
したがって、メモリセルアレイにおいて、奇数番目のメモリセル群、偶数番目のメモリセル群でそれぞれビット線を有することによって従来技術と同様に必要な2系列出力データを取り出すことができる。
That is, if the first data to be output by the semiconductor memory device at a certain time is an odd number, the second data to be paired is an even number, and if the first data is an even number, the pair is The second data is an odd number. The data pairs required for pre-adding cannot both be odd or both even.
Therefore, in the memory cell array, the odd-numbered memory cell group and the even-numbered memory cell group have the bit lines, respectively, so that necessary two-series output data can be taken out as in the prior art.
すなわち、この第1実施形態によれば、ワード線34群中で2つの出力を得るために2アドレスが選択される。しかし、この2アドレスに格納されている2つのデータは必ず奇数番目と偶数番目のメモリセル20であるので、異なるビット線35、36からそれぞれ出力される。このため、1つのビット線群に対して2つのアドレスが選択されても、出力データがぶつかることはない。
また、メモリセルアレイの行方向に対してデータが時系列に格納された場合(図2参照)、1組のビット線が交互に接続される形となる。さらに、メモリセルアレイに格納されたデータが時間的に連続するデータと同じビット線を共有しない方法であれば、データの格納方法は行方向に時系列でなくとも任意にできる。
That is, according to the first embodiment, two addresses are selected in order to obtain two outputs in the group of word lines 34. However, since the two data stored in the two addresses are always odd-numbered and even-numbered
When data is stored in time series in the row direction of the memory cell array (see FIG. 2), a set of bit lines are alternately connected. Furthermore, as long as the data stored in the memory cell array does not share the same bit line as the temporally continuous data, the data storage method can be arbitrarily set without being time-sequential in the row direction.
次に、図1に示すメモリセル20などの具体的な構成について、図3を参照して説明する。
図3は、メモリセル20としてMOSトランジスタを使用して集積回路化したものであり、スタティック・ランダムアクセスメモリ(SRAM)回路で構成した例である。
通常、SRAM回路では、図3に示すように、メモリセルアレイを構成する各メモリセルはインバータ20aおよびインバータ20bからなり、正論理出力と負論理出力を1組とした1系統の出力を持つようになっている。
Next, a specific configuration of the
FIG. 3 shows an example in which a MOS transistor is used as the
Normally, in an SRAM circuit, as shown in FIG. 3, each memory cell constituting a memory cell array is composed of an
従って、シングルポート型のメモリセルでは、図示のようにMOSトランジスタ21a,21bからなるスイッチを2個有し、そのMOSトランジスタ21a,21bの各ゲートが対応するワード線34にそれぞれ接続されている。そして、ビット線35a,35bのレベル差、およびビット線36a,36bのレベル差を、接続されたセンスアンプ37、38でそれぞれ増幅し、「H」レベルまたは「L」レベルのデジタル信号出力39として出力するようになっている。
Therefore, the single port type memory cell has two switches composed of
このように、図3に使用されるシングルポート型のメモリセルは、デュアルポート型のメモリセルに比べて1系統取り出し口が少ない。シングルポート型のメモリセルでは、通常、1系統の取り出し口に対して2つのMOSトランジスタが必要である。このため、2つのMOSトランジスタを省略できるシングルポート型のメモリセルで構成する場合には、デュアルポート型のメモリセルで構成する場合に比べて、約2/3の面積で記憶回路のメモリセルアレイを実現することが可能となった。
なお、図3はSRAM回路による例であるが、ダイナミック・ランダムアクセスメモリ(DRAM)回路でも実現するようにしても良い。
As described above, the single-port memory cell used in FIG. 3 has fewer one-system outlets than the dual-port memory cell. In a single-port type memory cell, normally, two MOS transistors are required for one extraction port. For this reason, in the case of a single port type memory cell in which two MOS transistors can be omitted, the memory cell array of the memory circuit has an area of about 2/3 as compared with the case of a dual port type memory cell. It became possible to realize.
Although FIG. 3 shows an example using an SRAM circuit, it may also be realized by a dynamic random access memory (DRAM) circuit.
次に、図1に示す行デコーダ31および行デコーダ32の具体的な構成について、図4を参照して説明する。
行デコーダ31は、図4に示すようなシフトレジスタからなる。すなわち、(N/2)個のフリップフロップ回路(FF回路)41を直列に接続させるとともに、その最終段のFF回路41の出力を初段のFF回路41の入力側に帰還させ、かつ、各FF回路41からの各出力を取り出すようになっている。また、各FF回路41には、第1の方向基準クロック信号(以下、クロック信号)CLKAがそれぞれ供給されるとともに、初段のFF回路41にはリセット信号RESETがインバータ42を介して供給され、初段以外のFF回路41にはリセット信号RESETがそのまま供給されるようになっている。
Next, specific configurations of the
The
すなわち、各FF回路41には前段のFF回路41の出力とクロック信号CLKAとが入力され、そのクロック信号CLKAに同期してFF回路41の出力を順次シフトするとともに、最終段のFF回路41の出力が初段のFF回路41に入力され、FF回路41の出力が循環するようになっている。ここで、クロック信号CLKAは、所定周期を有する方形波が、1サイクル中に((N/2)−1)回だけ繰り返される信号である。
That is, each
このように構成される行デコーダ31では、初期状態において(リセット信号RESETによりリセットされたとき)、連結されたN個のFF回路41のうち初段のFF回路41だけ「H」レベルが設定され、それ以外のFF回路41は「L」レベルにが設定される。このため、クロック信号CLKAに同期してその「H」レベルがFF回路41を順次シフトしてゆき、クロック信号CLKAに同期して現在選択されているワード線よりも1つ下位のワード線を順次選択することになる。
In the
行デコーダ32は、図4に示すようなシフトレジスタからなる。すなわち、(N/2)個のフリップフロップ回路(FF回路)回路43を直列に接続させるとともに、その最終段のFF回路43の出力を初段のFF回路43の入力側に帰還させ、かつ、各FF回路43からの各出力を取り出すようになっている。また、各FF回路43には、第2の方向基準クロック信号(以下、クロック信号)CLKBが供給されるとともに、初段のFF回路43にはリセット信号RESETがインバータ44を介して供給され、初段以外のFF回路43にはリセット信号RESETがそのまま供給されるようになっている。
The
すなわち、各FF回路43には前段のFF回路43の出力とクロック信号CLKBとが入力され、そのクロック信号CLKBに同期してFF回路43の出力を順次シフトするとともに、最終段のFF回路43の出力が初段のFF回路43に入力され、FF回路43の出力が循環するようになっている。ここで、クロック信号CLKBは、クロック信号CLKAと同一の周期を有する方形波が、1サイクル中に((N/2)−1)回だけ繰り返される信号である。
That is, each
このように構成される行デコーダ32では、初期状態において、連結されたN個のFF回路43のうち初段のFF回路43だけ「H」レベルが設定され、それ以外のFF回路43は「L」レベルにが設定される。このため、クロック信号CLKBに同期してその「H」レベルがFF回路43を順次シフトしてゆき、クロック信号CLKBに同期して現在選択されているワード線よりも1つ上位(行デコーダ31とは反対方向)のワード線を順次選択することになる。
なお、行デコーダ31の各出力と行デコーダ32の対応する各出力とは、図1に示す複数のオア回路33のうちの対応する各オア回路33にそれぞれ供給されるようになっている。
In the
Each output from the
(半導体記憶装置の第2実施形態)
本発明の半導体記憶装置の第2実施形態の構成について、図5など参照しながら説明する。
この半導体記憶装置の第2実施形態は、図1に示す第1実施形態を基本とするものであり、メモリセルアレイの行を選択(指定)する行デコーダとして、図5に示すように、図4に示す行デコーダ31、32に、選択回路61、62と選択制御回路63、64とをそれぞれ追加するようにしたものである。
また、この第2実施形態では、メモリセルアレイのワード線(行アドレス)が、1行目、((N/2)+1)行目、2行目、((N/2)+2)行目、・・・I行目、((N/2)+I)行目、・・・((N/2)−1)行目、(N−1)行目、(N/2)行目、N行目という順序で並ぶN行から構成されるようになっている。
(Second Embodiment of Semiconductor Memory Device)
The configuration of the second embodiment of the semiconductor memory device of the present invention will be described with reference to FIG.
The second embodiment of the semiconductor memory device is based on the first embodiment shown in FIG. 1, and as a row decoder for selecting (designating) a row of the memory cell array, as shown in FIG. The
In the second embodiment, the word lines (row addresses) of the memory cell array are the first row, the ((N / 2) +1) th row, the second row, the ((N / 2) +2) row, ... I line, ((N / 2) + I) line, ... ((N / 2) -1) line, (N-1) line, (N / 2) line, N It is composed of N rows arranged in the order of rows.
行デコーダ31、32は、図4に示す行デコーダ31、32の構成と同一であるので、同一の構成要素には同一符号を付してその説明は省略する。
選択回路61は、図5に示すように、スイッチ49群とスイッチ50群とからなり、その各組のスイッチ49、50により、行デコーダ31を構成する各FF回路41の各出力を選択的に取り出すようになっている。すなわち、選択回路61の選択部であるスイッチ49、50は、メモリセルアレイ上に隣り合う、順番的には(N/2)離れた2つの行のどちらかを選択するようになっている。
Since the
As shown in FIG. 5, the
さらに、図5を参照して詳述すると、行デコーダ31の初段のFF回路41に係るスイッチ49、50は、スイッチ49が閉じたときにN行目を選択でき、スイッチ50を閉じたときにN/2行目を選択できるようになっている。また、行デコーダ31の2段目のFF回路41に係るスイッチ49、50は、スイッチ49を閉じたときに(N−1)行目を選択でき、スイッチ50を閉じたときに((N/2)−1)行目を選択できるようになっている。そして、行デコーダ31の最終段のFF回路41に係るスイッチ49、50は、スイッチ49を閉じたときに((N/2)+1)行目を選択でき、スイッチ50を閉じたときに1行目を選択できるようになっている。
Further, referring to FIG. 5 in detail, the
選択制御回路63は、スイッチ49群とスイッチ50群とを選択的にオンオフ制御するものである。このために、選択制御回路63は、図5に示すように、クロック信号CLK1と行デコーダ31の最終段のFF回路41の出力との論理和演算を行うオア回路53と、オア回路53の出力信号を入力してスイッチ49群とスイッチ50群とを選択的にオンオフ制御させる信号を生成するトグルフリップフロップ回路(TFF回路)54とを備えている。
選択回路62は、図5に示すように、スイッチ51群とスイッチ52群とからなり、その各組のスイッチ51、52により、行デコーダ32を構成する各FF回路43の各出力を選択的に取り出すようになっている。
The
As shown in FIG. 5, the
さらに、図5を参照して詳述すると、行デコーダ32の初段のFF回路43に係るスイッチ51、52は、スイッチ51を閉じたときに((N/2)+1)行目を選択でき、スイッチ52を閉じたときに1行目を選択できるようになっている。また、行デコーダ32の最終段の1つ前のFF回路43に係るスイッチ51、52は、スイッチ51を閉じたときに(N−1)行目を選択でき、スイッチ52を閉じたときに((N/2)−1)行目を選択できるようになっている。そして、行デコーダ32の最終段のFF回路43に係るスイッチ51、52は、スイッチ51を閉じたときにN行目を選択でき、スイッチ52を閉じたときに(N/2)行目を選択できるようになっている。
Further, in detail with reference to FIG. 5, the
選択制御回路64は、スイッチ51群とスイッチ52群とを選択的にオンオフ制御するものである。このために、選択制御回路64は、図5に示すように、クロック信号CLK1と行デコーダ32の初段のFF回路43の出力との論理和演算を行うオア回路55と、オア回路55の出力信号を入力してスイッチ51群とスイッチ52群とを選択的にオンオフ制御させる信号を生成するTFF回路56とを備えている。
そして、選択回路61で選択される行デコーダ31のFF回路41の各出力と、選択回路62で選択される行デコーダ31のFF回路41の各出力とは、オア回路によって論理和演算されたものが、行を選択するワード信号として使用されるようになっている。
The
Each output of the
次に、図5に示すような構成からなる第2実施形態の行デコーダの動作例について、図6を参照して説明する。
図6に示すように、クロック信号CLK1が立ち下がると、これにより選択制御回路63は選択回路61のスイッチ50群をオンにする。このため、行デコーダ31の初段のFF回路41の出力により、(N/2)番目の行アドレスに対応するワード線が選択されるとともに、その行のメモリセルが選択され、その選択された各メモリセルに記憶されているデータX(N/2)が出力される。
Next, an operation example of the row decoder according to the second embodiment configured as shown in FIG. 5 will be described with reference to FIG.
As shown in FIG. 6, when the clock signal CLK1 falls, the
次に、クロック信号CLKAの1クロックが経過すると、そのクロック信号CLKAに同期してその初段のFF回路41の出力である「H」レベル信号が次段のFF回路41にシフトされて1つ下位のアドレス行である((N/2)−1)行が選択され、上記と同様にデータX(N/2−1)が読み出される。
そして、図6に示すように、クロック信号CLKAのクロックがなくなるまで上記手順が繰り返され、最下位アドレス行に対応するメモリセルに記憶されているデータX(1)が読み出されたところでアドレス行の選択及びデータの読み出しが終了する。
Next, when one clock of the clock signal CLKA elapses, the “H” level signal, which is the output of the first
Then, as shown in FIG. 6, the above procedure is repeated until the clock of the clock signal CLKA runs out, and when the data X (1) stored in the memory cell corresponding to the lowest address row is read, the address row This completes the selection and reading of data.
一方、これらの動作に並行して、図6に示すように、クロック信号CLK1が立ち下がると、これにより選択制御回路64は選択回路61のスイッチ51群をオンにする。このため、行デコーダ32の初段のFF回路43の出力により、((N/2)+1)番目の行アドレスに対応するワード線が選択されるとともに、その行のメモリセルが選択され、その選択された各メモリセルに記憶されているデータX(N/2+1)が出力される。
On the other hand, in parallel with these operations, as shown in FIG. 6, when the clock signal CLK1 falls, the
次に、クロック信号CLKBの1クロックが経過すると、そのクロック信号CLKBに同期してその初段のFF回路43の出力である「H」レベル信号が次段のFF回路43にシフトされて1つ上位のアドレス行である((N/2)+2)番目の行が選択され、上記と同様にデータX(N/2+2)が読み出される。
そして、図6に示すように、クロック信号CLKBが((N/2)−1)クロック目になるまで上記手順が繰り返され、クロック信号CLKBが((N/2)−1)クロック目になったとき、つまり、このサイクルでは((N/2)+1)番目の行からスタートした時でのN行目に、最新のデータであるX(N)が書き込まれ、同時に読み出される。
Next, when one clock of the clock signal CLKB elapses, the “H” level signal that is the output of the first
Then, as shown in FIG. 6, the above procedure is repeated until the clock signal CLKB reaches the ((N / 2) -1) th clock, and the clock signal CLKB reaches the ((N / 2) -1) th clock. That is, in this cycle, X (N) which is the latest data is written and read out simultaneously on the Nth row when starting from the ((N / 2) +1) th row.
その後、図6に示すように、クロック信号CLKBが2クロック入力されると、FF回路43の「H」レベルはあと2回シフトをする。そのうちクロック信号CLKBの1回目のクロックでは、最上位のFF回路43から更に最上位にシフトする。このため、選択制御回路64のTFF回路56の出力QAが「H」レベルから「L」レベルになり、スイッチ52群がオンになり、選択回路62は1行目のアドレスを選択する。さらに、クロック信号CLKBの2回目のクロックでは、選択回路62が2行目の行アドレスを選択し、このサイクルの動作を終了する。
Thereafter, as shown in FIG. 6, when two clock signals CLKB are input, the “H” level of the
その後、次のサイクルが始まったとすると、図6に示すように、クロック信号CLK1の立ち下がりにより選択制御回路63のTFF回路54の出力QAが「L」レベルから「H」レベルになり、スイッチ49群がオンとなり、選択回路61は((N/2)+1)番目の行を選択する。そして、その選択された行のメモリセルに記憶されているデータX(N/2+1)が出力される。
Then, if the next cycle starts, as shown in FIG. 6, the output QA of the
次に、クロック信号CLKAの1クロックが経過したとすると、そのクロック信号CLKAに同期してFF回路41の出力である「H」レベル信号がシフトされて1つ下位のアドレス行が選択されるが、((N/2)+1)番目の行に対応するFF回路41は最下位である。このため、そのFF回路41の出力がシフトする際に、選択制御回路63は、スイッチ50群をオンにする。この結果、選択回路61は、(N/2)番目の行を選択し、上記と同様の手順でその選択された行のメモリセルからデータX(N/2)が読み出される。
Next, if one clock of the clock signal CLKA has elapsed, the “H” level signal that is the output of the
そして、図6に示すように、クロック信号CLKAのクロックがなくなるまで上記手順が繰り返され、最下位アドレス行に対応するメモリセルに記憶されているデータX(2)が読み出されたところでアドレス行の選択及びデータの読み出しが終了する。
一方、これらの動作に並行して、図6に示すように、クロック信号CLK1が立ち下がると、選択制御回路64のTFF回路56の出力QBが「L」レベルから「H」レベルになり、スイッチ51群がオンとなり、選択回路62は((N/2)+2)番目の行を選択する。そして、その選択された行のメモリセルに記憶されているデータX(N/2+2)が出力される。
Then, as shown in FIG. 6, the above procedure is repeated until the clock of the clock signal CLKA runs out, and when the data X (2) stored in the memory cell corresponding to the lowest address row is read, the address row This completes the selection and reading of data.
On the other hand, in parallel with these operations, as shown in FIG. 6, when the clock signal CLK1 falls, the output QB of the
次に、クロック信号CLKBの1クロックが経過したとすると、そのクロック信号CLKBに同期してFF回路43の出力である「H」レベル信号がシフトされて1つ上位のアドレス行である((N/2)+3)番目の行が選択され、上記と同様の手順でデータX(N/2+3)が読み出される。
そして、図6に示すように、クロック信号CLKBが((N/2)−1)クロック目になるまで上記手順が繰り返され、クロック信号CLKBが((N/2)−1)クロック目になったとき、このサイクルでは((N/2)+2)番目の行からスタートしたので1行目に最新のデータであるX(N+1)が書き込まれ、同時にそれが読み出される。
Next, assuming that one clock of the clock signal CLKB has elapsed, the “H” level signal that is the output of the
Then, as shown in FIG. 6, the above procedure is repeated until the clock signal CLKB reaches the ((N / 2) -1) th clock, and the clock signal CLKB reaches the ((N / 2) -1) th clock. In this cycle, since it started from the ((N / 2) +2) th row, X (N + 1) which is the latest data is written to the first row, and it is read at the same time.
その後、図6に示すように、クロック信号CLKBが2クロック入力されると、FF回路43の「H」レベルはあと2回シフトをする。クロック信号CLKBの2回目のクロックにより、選択回路62が3行目の行アドレスを選択し、この2回目のサイクルの動作を終了する。
以後、クロック信号CLK1にしたがって各サイクルの動作が開始され、3回目のサイクルの動作は図6に示すようになり、4回目以後の各サイクルの各動作も上記と同様になる。
以上説明したように、この第2実施形態によれば、行デコーダ31、32の選択先がN/2だけ離れた行に選択回路61、62の選択動作により移動でき、サイクル開始時に行デコーダの選択開始行(シフトレジスタのシフト開始行)を記憶しておく回路を必要とせず回路規模を削減できる。
Thereafter, as shown in FIG. 6, when two clock signals CLKB are input, the “H” level of the
Thereafter, the operation of each cycle is started in accordance with the clock signal CLK1, and the operation of the third cycle is as shown in FIG. 6, and each operation of each cycle after the fourth time is the same as described above.
As described above, according to the second embodiment, the selection destination of the
次に、その動作について、表1を参照して説明する。
行デコーダ31が下位の行にシフトするとすると、ある任意の行A行からX(z-(n/2+1))から出力を開始する。行デコーダの選択行は1サイクルに((N/2)−1)回シフトするので、A−((N/2)−1)行に移動して選択終了となる。
次のサイクルにX(z-(n/2+1))を出力するには、(A+1)行から選択を開始する必要があるが、これは選択回路61、62の選択部分であるスイッチの切り替えて実現できる。
したがって、((N/2)−1)回のシフト後にN/2行離れた行に選択先を変えられれば、必ず選択開始行を1行ごとにずらしていけるので、毎サイクルにおいて同一の順番のデータから選択を開始できる。
Next, the operation will be described with reference to Table 1.
When the
In order to output X (z − (n / 2 + 1) ) in the next cycle, it is necessary to start selection from the (A + 1) row, which is the selection part of the
Therefore, if the selection destination can be changed to a row separated by N / 2 rows after ((N / 2) -1) shifts, the selection start row can be shifted by every row, so the same order in each cycle. You can start selecting from the data.
(デジタルフィルタの実施形態)
次に、本発明のデジタルフィルタの実施形態について、図7を参照して説明する。
図7は、本発明のデジタルフィルタの実施形態を使用したΔΣ型DAコンバータの概略構成図である。
このΔΣ型DADAコンバータは、図7に示すように、インターポレーションフィルタ1、2及び3と、ΔΣ変調器4と、ローパスフィルタ5a及び5bとを備えている。
インターポレーションフィルタ1〜3は、それぞれ入力されるデジタル信号を補間して、サンプリング周波数を高くし、所定の周波数特性を有するデジタルフィルタである。ΔΣ変調器4はノイズシェーパとも呼ばれ、ノイズを高域に押し上げて、1ビットもしくは多ビットの密度変調されたPDM信号を出力する。
(Embodiment of digital filter)
Next, an embodiment of the digital filter of the present invention will be described with reference to FIG.
FIG. 7 is a schematic configuration diagram of a ΔΣ DA converter using an embodiment of the digital filter of the present invention.
As shown in FIG. 7, this ΔΣ DADA converter includes
The interpolation filters 1 to 3 are digital filters having a predetermined frequency characteristic by interpolating each input digital signal to increase the sampling frequency. The
図7に示すブロック図では、デジタル信号は主に時分割されて同一のハードウエアで処理され、ΔΣ変調器4の出力で多チャンネルに分離される。チャンネルごとに分離された後に、それぞれローパスフィルタ5a及び5bで高域ノイズを除去し、アナログ信号を出力する。インターポレーションフィルタ1〜3はそれぞれデジタルフィルタで構成され、ハーフバンドFIRフィルタでプリアディング方式をとっている。
In the block diagram shown in FIG. 7, the digital signal is mainly time-divided and processed by the same hardware, and separated into multiple channels at the output of the
インターポレーションフィルタ1〜3は、図7に示すように、それぞれ入力されたデジタル信号を記憶保持する記憶装置12と、乗算する係数が記憶された係数記憶装置11、プリアディングするための加算器13、データに乗算して累積加算する加算器16とレジスタ15とを備えている。ここで、記憶装置12としては、上述した半導体記憶装置の各実施形態が使用される。
As shown in FIG. 7, the
このような構成からなるインターポレーションフィルタ1〜3では、(2)式に示すように、記憶装置12に記憶されているデータX(z-k)とX(z-(n-k+1))とを2つ同時に読み出し、その読み出したデータ対を加算器13で加算し、その加算結果に所定の係数h2k-1を乗じ、その加算結果を累積加算して、インターポレーションフィルタで補間されたデータY(z)を出力するようになっている。
In the
以上説明したように、本発明のデジタルフィルタの実施形態では、記憶装置として本発明の実施形態に係る記憶装置を用いることによって、効果的に半導体回路の面積の縮小を行うことができる。
特に、デジタルフィルタを高性能化する場合に合っては、通常デジタルフィルタのタップ数を増やす手法がとられ、扱う係数の総数とデータの数が多くなるため、記憶装置の小面積化の効果がより大きくなる。
また本発明は、入力される時系列データに時間対称な係数を乗じて出力を得るデジタルフィルタを用いる場合においては、ΔΣ型DAコンバータに限らず、ΔΣ型ADコンバータのデシメーションフィルタ等にも用いることができる。
As described above, in the embodiment of the digital filter of the present invention, the area of the semiconductor circuit can be effectively reduced by using the memory device according to the embodiment of the present invention as the memory device.
In particular, in order to improve the performance of a digital filter, a method of increasing the number of taps of the digital filter is usually used, and the total number of coefficients to be handled and the number of data are increased. Become bigger.
In addition, the present invention is not limited to a ΔΣ type DA converter, but is also used for a decimation filter of a ΔΣ type AD converter when a digital filter that obtains an output by multiplying input time series data by a time symmetric coefficient is used. Can do.
12 記憶装置
20 メモリセル
21 スイッチ
31、32 行デコーダ
33 オア回路
34 ワード線
35、36 ビット線
37、38 センスアンプ
41、43 フリップフロップ回路(FF回路)
49〜52 スイッチ
61、62 選択回路
63、64 選択制御回路
DESCRIPTION OF
49-52
Claims (5)
行方向に配列されるメモリセルを選択するワード線群と、
列方向に配列されるメモリセルのうち奇数番目のメモリセルと接続自在な第1のビット線群と、
列方向に配列されるメモリセルのうち偶数番目のメモリセルと接続自在な第2のビット線群と、
前記第1および第2のビット線群上の各出力データを、それぞれ出力するセンスアンプ群と、
前記ワード線群のうちの2つのワード線を所定の条件で同時に選択し、この選択に応じて、前記第1のビット線群のうちの所定の第1のビット線と当該第1のビット線と接続自在な奇数番目のメモリセルとを接続し、かつ、前記第2のビット線群のうちの所定の第2のビット線と当該第2のビット線と接続自在な偶数番目のメモリセルとを接続し、奇数番目および偶数番目のメモリセルに格納される各データを、前記所定の第1のビット線と前記所定の第2のビット線とに同時に読み出す読み出し手段と、
を備えていることを特徴とする半導体記憶装置。 A memory cell array comprising a plurality of single-port memory cells arranged in a two-dimensional matrix in the row direction and the column direction;
A group of word lines for selecting memory cells arranged in the row direction ;
And the odd-numbered first bit line group memory cell and freely connected among the memory cells arranged in a column direction,
A second bit line group freely connected to the even-numbered memory cells among the memory cells arranged in a column direction,
A sense amplifier group for outputting each output data on the first and second bit line groups;
Two word lines in the word line group are simultaneously selected under a predetermined condition, and in response to the selection, a predetermined first bit line in the first bit line group and the first bit line are selected. An odd-numbered memory cell connectable to the second bit line group, and a predetermined second bit line in the second bit line group and an even-numbered memory cell connectable to the second bit line; And reading means for simultaneously reading each data stored in the odd-numbered and even-numbered memory cells to the predetermined first bit line and the predetermined second bit line ,
A semiconductor memory device comprising:
前記ワード線群のうちの所定の1つのワード線を選択する信号を生成して出力する第1の行デコーダと、
前記ワード線群のうちの所定の他の1つのワード線を選択する信号を生成して出力する第2の行デコーダと、
前記両行デコーダから出力される対応する各出力信号の論理和演算をそれぞれ行う複数のオア回路と、を備え、
前記複数のオア回路の各出力信号を前記ワード線群の各ワード線にそれぞれ供給するようになっていることを特徴とする請求項1に記載の半導体記憶装置。 The reading means includes
A first row decoder for generating and outputting a signal for selecting a predetermined one of the word line groups;
A second row decoder for generating and outputting a signal for selecting a predetermined other one of the word line groups;
A plurality of OR circuits each performing a logical OR operation of corresponding output signals output from the both row decoders,
2. The semiconductor memory device according to claim 1, wherein each output signal of the plurality of OR circuits is supplied to each word line of the word line group.
前記第1のシフトレジスタの最終段のフリップフロップの出力は初段のフリップフロップに帰還してシフトレジスタのデータが循環されるようになっており、
前記第2のシフトレジスタの初段のフリップフロップの出力は最終段のフリップフロップに帰還してシフトレジスタのデータが循環されるようになっており、
かつ、前記第1のシフトレジスタと前記第2のシフトレジスタのデータが循環する方向は、お互いに逆方向であることを特徴とする請求項2に記載の半導体記憶装置。 Each of the first and second row decoders includes first and second shift registers,
The output of the last flip-flop of the first shift register is fed back to the first flip-flop so that the data of the shift register is circulated.
The output of the first stage flip-flop of the second shift register is fed back to the last stage flip-flop so that the data of the shift register is circulated.
3. The semiconductor memory device according to claim 2, wherein directions in which data of the first shift register and the second shift register circulate are opposite to each other.
前記第1および第2のシフトレジスタは、それぞれ、N行の半数のフリップフロップを直列に接続して構成され、
かつ、前記シフトレジスタの各フリップフロップの各出力を選択的に取り出す選択部をそれぞれ有し、1番目の選択部は1行目と((N/2)+1)行目のうちのいずれか一方を選択でき、2番目の選択部は2行目と((N/2)+2)行目のうちのいずれか一方を選択でき、以下I番目の選択部はI行目と((N/2)+I)行目のうちのいずれか一方を選択できるようになっていることを特徴とする請求項3に記載の半導体記憶装置。 The memory cell array has a first row, a ((N / 2) +1) row, a second row, a ((N / 2) +2) row,... I row, ((N / 2) + I) The line is composed of N lines arranged in the order of ((N / 2) -1) line, (N-1) line, (N / 2) line, and N line,
Each of the first and second shift registers is configured by connecting half of N flip-flops in series,
In addition, each of the flip-flops of the shift register has a selection unit that selectively extracts each output, and the first selection unit is either the first row or the ((N / 2) +1) th row. The second selection unit can select either the second row or the ((N / 2) +2) th row, and the I-th selection unit hereinafter selects the I-th row and ((N / 2 4. The semiconductor memory device according to claim 3, wherein any one of () + I) lines can be selected.
前記半導体記憶装置から出力される第1の出力と第2の出力を加算する加算手段と、
前記加算手段で加算された出力信号と係数を乗算する乗算手段と、
前記乗算手段で乗算された乗算結果を累積加算する累積加算手段と、
を備えていることを特徴とするデジタルフィルタ。 5. The semiconductor memory device according to claim 1, and an adding unit that adds a first output and a second output output from the semiconductor memory device;
Multiplication means for multiplying the output signal added by the addition means by a coefficient;
Cumulative addition means for cumulatively adding the multiplication results multiplied by the multiplication means;
A digital filter characterized by comprising:
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---|---|---|---|
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