JP4457642B2 - Semiconductor device and manufacturing method thereof - Google Patents
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Description
本発明は半導体装置、半導体基板およびそれらの製造方法に関し、特に、半導体基板上にインダクタやキャパシタなどの受動素子が設けられたシステムインパッケージ(SiP)と呼ばれる形態の半導体装置と、その半導体装置を形成するための半導体基板、およびそれらの製造方法に関するものである。 The present invention relates to a semiconductor device, a semiconductor substrate, and a manufacturing method thereof, and more particularly, to a semiconductor device in a form called a system in package (SiP) in which passive elements such as inductors and capacitors are provided on a semiconductor substrate, and the semiconductor device. The present invention relates to a semiconductor substrate to be formed and a manufacturing method thereof.
デジタルビデオカメラ、デジタル携帯電話、あるいはノートパソコンなど、携帯用電子機器の小型化、薄型化、軽量化に対する要求は強くなる一方であり、これに応えるために近年のVLSIなどの半導体装置においては3年で7割の縮小化を実現してきた一方で、このような半導体装置をプリント配線基板上に実装した電子回路装置としても、実装基板(プリント配線基板)上の部品の実装密度をいかに向上させるかが重要な課題として研究および開発がなされてきた。 The demand for downsizing, thinning, and weight reduction of portable electronic devices such as digital video cameras, digital mobile phones, and notebook personal computers is increasing. While 70% reduction has been achieved year by year, how to improve the mounting density of components on the mounting board (printed wiring board) even in an electronic circuit device in which such a semiconductor device is mounted on the printed wiring board Research and development has been made as an important issue.
例えば、半導体装置のパッケージ形態としては、DIP(Dual Inline Package )などのリード挿入型から表面実装型へと移行し、さらには半導体チップのパッド電極にはんだや金などからなるバンプ(突起電極)を設け、フェースダウンでバンプを介して配線基板に接続するフリップチップ実装法が開発された。 For example, as a package form of a semiconductor device, a transition from a lead insertion type such as DIP (Dual Inline Package) to a surface mounting type is performed, and furthermore, bumps (projection electrodes) made of solder, gold, or the like are provided on a pad electrode of a semiconductor chip. A flip-chip mounting method has been developed in which a face-down connection is made to the wiring board via bumps.
さらに、能動素子を有する半導体チップと受動素子を組み合わせて実装して構成されるシステムインパッケージ(SiP)と呼ばれる複雑な形態のパッケージへと開発が進んでいる。
上記のSiPにおいて、受動素子として高周波LSI用フィルタを構成するインダクタやキャパシタなどを半導体基板上に構成することがあるが、この場合、LSIで使用するシリコンの比抵抗率が10〜15Ω・cm程度であるため、フィルタを構成するインダクタのシリコン基板との寄生容量が大きくなってしまい、性能特性指数であるQ値が低くなり、このために高周波動作が困難になってしまうという問題があった。
Furthermore, development is progressing into a package of a complicated form called a system in package (SiP) configured by combining a semiconductor chip having an active element and a passive element.
In the above SiP, an inductor, a capacitor or the like constituting a high frequency LSI filter as a passive element may be formed on a semiconductor substrate. In this case, the specific resistivity of silicon used in the LSI is about 10 to 15 Ω · cm. As a result, the parasitic capacitance of the inductor constituting the filter with the silicon substrate increases, and the Q value, which is a performance characteristic index, decreases, which makes it difficult to perform high-frequency operation.
そこで、上記に対する従来技術での対策として、SOI(Silicon on Insulator)基板を用い、絶縁膜によりシリコン基板とインダクタ間の距離を大きくすることで寄生容量を低減する方法が行われている。
図11は、上記のSOI基板の構成となっている半導体装置の模式断面図である。
例えば、250〜725μmの板厚のシリコン基板100上に、1〜5μmの膜厚の酸化シリコンからなる層間絶縁膜101が形成され、その上層にSOI構造のシリコン層(SOI層)102が形成されている。
例えば、SOI層102上に形成されたインダクタなどの受動素子は、層間絶縁膜101の存在によりシリコン基板100からの距離がSOI構造でない場合よりも遠くなり、寄生容量を低減することができる。
Therefore, as a countermeasure against the above in the prior art, a method of reducing the parasitic capacitance by using an SOI (Silicon on Insulator) substrate and increasing the distance between the silicon substrate and the inductor by an insulating film is performed.
FIG. 11 is a schematic cross-sectional view of a semiconductor device having the above-described SOI substrate configuration.
For example, an
For example, a passive element such as an inductor formed on the
上記のSOI構造の基板を製造する方法について説明する。
まず、図12(a)に示すように、SOI構造のベースの基板となる第1のシリコン基板100を準備する。
一方、図12(b)に示すように、SOI構造のSOI層となる第2のシリコン基板100’を準備し、熱酸化法などの酸化工程により、第2のシリコン基板100’の表面全面に酸化シリコン層101’を形成する。
次に、図12(c)に示すように、第1のシリコン基板100と第2のシリコン基板100’を重ね合わせ、例えば酸素雰囲気下、1100℃の温度で2時間の熱処理を施して酸化シリコン層101’を介して2枚のシリコン基板を接合させる。
次に、図12(d)に示すように、第1のシリコン基板100と貼り合わせた側と反対側の表面から、例えば残りの膜厚が20μm程度となるまで第2のシリコン基板100’を研削し、酸化シリコンからなる層間絶縁膜101上にシリコン層(SOI)102が残された状態とする。あるいは、第1のシリコン基板100と第2のシリコン基板100’の接合面からある程度の厚さを残して第2のシリコン基板100’を剥離して、上記の状態とする。
さらに、例えば1μm程度の所定の膜厚となるまでSOI層102を研削、研磨し、図11に示す状態のSOI基板とする。
A method for manufacturing the SOI structure substrate will be described.
First, as shown in FIG. 12A, a
On the other hand, as shown in FIG. 12B, a
Next, as shown in FIG. 12C, the
Next, as shown in FIG. 12 (d), the
Further, the
しかし、上記のSOI基板においては、層間絶縁膜の膜厚をそれほど厚くすることができないため、寄生容量を十分に低減することができなかった。
また、上記のようにSOI基板の製造工程は複雑であり、製造コストの低減が困難となっていた。
However, in the SOI substrate described above, the thickness of the interlayer insulating film cannot be increased so much that the parasitic capacitance cannot be sufficiently reduced.
Further, as described above, the manufacturing process of the SOI substrate is complicated, and it is difficult to reduce the manufacturing cost.
一方、図13に示すように、シリコン基板110上に厚い絶縁膜111を形成し、その上層にインダクタなどの受動素子を形成する方法では、絶縁膜111の厚さに応じてインダクタなどの受動素子をシリコン基板110から遠ざけることができる。
しかし、絶縁膜とシリコン基板の弾性率および熱膨張係数の差により絶縁膜の成膜時にウェハ(シリコン基板110)に反りが発生してしまい、これが残留応力となり、プロセス工程での熱ストレスなどにより配線へのストレスが発生し、信頼性を低下させることになる。上記の理由およびシリコン酸化膜の堆積速度が15nm/時程度と低いことも合わせて、絶縁膜の厚さはシリコン酸化膜として15μmが限界となっている。
On the other hand, as shown in FIG. 13, in the method in which a thick
However, due to the difference in elastic modulus and thermal expansion coefficient between the insulating film and the silicon substrate, the wafer (silicon substrate 110) is warped during the formation of the insulating film, which becomes a residual stress, which is caused by thermal stress in the process process. As a result, stress on the wiring is generated and reliability is lowered. In combination with the above reason and the deposition rate of the silicon oxide film as low as about 15 nm / hour, the thickness of the insulating film is limited to 15 μm as the silicon oxide film.
その他、熱膨張係数がシリコンに近い値であるシリサイドやアルミナについて、シリコンとのプラズマ溶射などで厚い絶縁膜を形成する方法が検討されているが、この方法では割れの発生を防止するためにシリコン上にボンドメタルを形成する必要があり、このボンドメタルが導体となっているので、絶縁膜上に形成される受動素子で構成されるフィルタの機能低下を招くことになる。 In addition, for silicide and alumina whose thermal expansion coefficient is close to that of silicon, a method of forming a thick insulating film by plasma spraying with silicon or the like has been studied. In this method, silicon is prevented in order to prevent cracking. It is necessary to form a bond metal on the top, and since this bond metal is a conductor, the function of the filter composed of passive elements formed on the insulating film is reduced.
このように、シリコン基板上に絶縁膜を介して形成するインダクタなどの受動素子と基板の距離を十分確保できないので寄生容量を十分に低減できない。 Thus, that can not be sufficiently reduced parasitic capacitance can not be sufficiently ensured passive elements and the distance of the substrate, such as an inductor formed by an insulating film on a silicon substrate.
本発明の半導体装置は、半導体基板と、前記半導体基板上に形成されたダミー層と、前記ダミー層上に形成された絶縁膜とを有し、受動素子形成領域において前記ダミー層が除去されており、前記ダミー層が除去された部分に誘電体層が形成されており、前記受動素子形成領域において、前記絶縁膜上、前記誘電体層上および/あるいは前記誘電体層中に、受動素子が形成されている。 The semiconductor device of the present invention includes a semiconductor substrate, a dummy layer formed on the semiconductor substrate, and an insulating film formed on the dummy layer, and the dummy layer is removed in the passive element formation region. A dielectric layer is formed in a portion where the dummy layer is removed, and in the passive element formation region, passive elements are formed on the insulating film, on the dielectric layer and / or in the dielectric layer. Is formed.
上記の本発明の半導体装置は、半導体基板上に、ダミー層と絶縁膜が積層されており、受動素子形成領域においてダミー層が除去されている。
ここで、ダミー層が除去された部分に誘電体層が形成されており、受動素子形成領域において、絶縁膜上、誘電体層上および/あるいは誘電体層中に、受動素子が形成されている構成となっている。
In the semiconductor device of the present invention, a dummy layer and an insulating film are stacked on a semiconductor substrate, and the dummy layer is removed in the passive element formation region.
Here, the dielectric layer is formed in the portion where the dummy layer is removed, and the passive element is formed on the insulating film, on the dielectric layer and / or in the dielectric layer in the passive element forming region. It has a configuration.
また、本発明の半導体基板は、表面にダミー層と絶縁層とが積層された半導体基板であって、受動素子形成領域において前記ダミー層が除去されており、前記ダミー層が除去された部分に誘電体層が形成され、前記受動素子形成領域において、前記絶縁膜上、前記誘電体層上および/あるいは前記誘電体層中に、受動素子が形成される。 The semiconductor substrate of the present invention is a semiconductor substrate having a dummy layer and an insulating layer laminated on the surface, wherein the dummy layer is removed in the passive element formation region, and the dummy layer is removed at the portion where the dummy layer is removed. A dielectric layer is formed, and in the passive element formation region, a passive element is formed on the insulating film, on the dielectric layer, and / or in the dielectric layer.
上記の本発明の半導体基板は、表面にダミー層と絶縁層とが積層された半導体基板であって、受動素子形成領域においてダミー層が除去されている構成となっている。
ダミー層が除去された部分に誘電体層が形成され、受動素子形成領域において、絶縁膜上、誘電体層上および/あるいは誘電体層中に、受動素子が形成されて用いられる。
The semiconductor substrate of the present invention described above is a semiconductor substrate having a dummy layer and an insulating layer laminated on the surface, and has a configuration in which the dummy layer is removed in the passive element formation region.
A dielectric layer is formed in the portion where the dummy layer has been removed, and a passive element is formed and used on the insulating film, on the dielectric layer, and / or in the dielectric layer in the passive element formation region.
また、本発明の半導体装置の製造方法は、半導体基板上にダミー層を形成する工程と、前記ダミー層の上層に絶縁層を形成する工程と、受動素子形成領域における前記ダミー層を除去する工程と、前記受動素子形成領域における前記ダミー層が除去された部分に誘電体層を形成し、前記受動素子形成領域において、前記絶縁膜上、前記誘電体層上および/あるいは前記誘電体層中に、受動素子を形成する工程とを有する。 The method for manufacturing a semiconductor device of the present invention includes a step of forming a dummy layer on a semiconductor substrate, a step of forming an insulating layer on the dummy layer, and a step of removing the dummy layer in the passive element formation region. A dielectric layer is formed in the passive element forming region where the dummy layer is removed, and in the passive element forming region, on the insulating film, on the dielectric layer and / or in the dielectric layer. And forming a passive element.
上記の本発明の半導体装置の製造方法は、まず、半導体基板上にダミー層を形成し、ダミー層の上層に絶縁層を形成し、受動素子形成領域におけるダミー層を除去する。
次に、受動素子形成領域におけるダミー層が除去された部分に誘電体層を形成し、受動素子形成領域において、絶縁膜上、誘電体層上および/あるいは誘電体層中に、受動素子を形成する。
In the semiconductor device manufacturing method of the present invention, first, a dummy layer is formed on a semiconductor substrate, an insulating layer is formed on the upper layer of the dummy layer, and the dummy layer in the passive element formation region is removed.
Next, a dielectric layer is formed in the passive element formation region where the dummy layer is removed, and in the passive element formation region, the passive element is formed on the insulating film, on the dielectric layer, and / or in the dielectric layer. To do.
また、本発明の半導体基板の製造方法は、半導体基板上にダミー層を形成する工程と、前記ダミー層の上層に絶縁層を形成する工程と、受動素子形成領域における前記ダミー層を除去する工程とを有し、前記ダミー層が除去された部分に誘電体層が形成され、前記受動素子形成領域において、前記絶縁膜上、前記誘電体層上および/あるいは前記誘電体層中に、受動素子が形成される半導体基板を製造する。 The method for manufacturing a semiconductor substrate of the present invention includes a step of forming a dummy layer on the semiconductor substrate, a step of forming an insulating layer on the dummy layer, and a step of removing the dummy layer in the passive element formation region. A dielectric layer is formed in the portion where the dummy layer is removed, and in the passive element formation region, a passive element is formed on the insulating film, on the dielectric layer, and / or in the dielectric layer. A semiconductor substrate on which is formed is manufactured.
上記の本発明の半導体基板の製造方法は、半導体基板上にダミー層を形成し、ダミー層の上層に絶縁層を形成し、受動素子形成領域における前記ダミー層を除去する。
ダミー層が除去された部分に誘電体層が形成され、受動素子形成領域において、絶縁膜上、誘電体層上および/あるいは誘電体層中に、受動素子が形成されて用いられる半導体基板とする。
In the semiconductor substrate manufacturing method of the present invention, a dummy layer is formed on the semiconductor substrate, an insulating layer is formed on the dummy layer, and the dummy layer in the passive element formation region is removed.
A dielectric layer is formed in the portion from which the dummy layer is removed, and a semiconductor substrate is used in which a passive element is formed on the insulating film, on the dielectric layer and / or in the dielectric layer in the passive element formation region. .
本発明の半導体装置は、基板上に絶縁膜を介して形成されたインダクタやキャパシタなどの受動素子と基板の距離を十分確保でき、受動素子の寄生容量を低減できる。 The semiconductor device of the present invention can secure a sufficient distance between the substrate and a passive element such as an inductor or a capacitor formed on the substrate via an insulating film, and can reduce the parasitic capacitance of the passive element.
本発明の半導体基板は、基板上に絶縁膜を介して形成されるインダクタやキャパシタなどの受動素子と、基板の距離を十分確保でき、受動素子の寄生容量を低減できる。 The semiconductor substrate of the present invention can secure a sufficient distance between a passive element such as an inductor and a capacitor formed on the substrate via an insulating film and the substrate, and can reduce the parasitic capacitance of the passive element.
本発明の半導体装置の製造方法は、基板上に絶縁膜を介して形成されたインダクタやキャパシタなどの受動素子と基板の距離を十分確保でき、受動素子の寄生容量を低減できる半導体装置を製造できる。 The method for manufacturing a semiconductor device of the present invention can manufacture a semiconductor device that can secure a sufficient distance between the substrate and a passive element such as an inductor or a capacitor formed on the substrate via an insulating film and reduce the parasitic capacitance of the passive element. .
本発明の半導体基板の製造方法は、基板上に絶縁膜を介して形成されるインダクタやキャパシタなどの受動素子と、基板の距離を十分確保でき、受動素子の寄生容量を低減できる半導体基板を製造できる。 The method of manufacturing a semiconductor substrate of the present invention manufactures a semiconductor substrate that can secure a sufficient distance between the substrate and a passive element such as an inductor or a capacitor formed on the substrate via an insulating film and reduce the parasitic capacitance of the passive element. it can.
以下に、本発明に係る半導体装置およびその製造方法の実施の形態について、図面を参照して説明する。 Embodiments of a semiconductor device and a method for manufacturing the same according to the present invention will be described below with reference to the drawings.
第1実施形態
図1は本実施形態に係る半導体基板の模式断面図である。
n型あるいはp型のシリコン半導体基板10上に、例えば200〜300nmの膜厚の酸化シリコンからなるエッチングストッパ層11が形成されており、その上層に例えば10μmの膜厚のポリシリコンからなるダミー層12が形成されており、その上層に例えば600nmの膜厚の窒化シリコン層13および例えば25μmの膜厚の酸化シリコン層14からなる絶縁膜が形成されている。
窒化シリコン層13および酸化シリコン層14からなる絶縁膜には、これを貫通する開口部P1 が形成されており、さらに受動素子形成領域Xにおいて、開口部P1 を介してダミー層12が除去され、空隙P2 が形成されている。
First Embodiment FIG. 1 is a schematic sectional view of a semiconductor substrate according to this embodiment.
An
The insulating film composed of the
上記の半導体基板は、ダミー層12が除去された空隙部分P2 に誘電体層が形成され、受動素子形成領域Xにおいて、絶縁膜(13,14)上、誘電体層上および/あるいは誘電体層中に、受動素子が形成されるような構成となっている。
このように形成される受動素子は、半導体基板10からダミー層12と絶縁膜(13,14)を合わせた膜厚である約35μm程度離れて形成されることが可能となっている。従って、上記の半導体基板によれば、半導体基板上に絶縁膜を介して形成されるキャパシタなどの受動素子と、基板の距離を十分確保でき、受動素子の寄生容量を低減できる。
In the semiconductor substrate, a dielectric layer is formed in the void portion P 2 from which the
The passive element thus formed can be formed away from the
図2は、上記の本実施形態の半導体基板を用いて、受動素子形成領域にキャパシタCを形成した半導体装置の模式断面図である。
シリコン半導体基板10上に、エッチングストッパ層11、ダミー層12、窒化シリコン層13および酸化シリコン層14からなる絶縁膜が形成されており、窒化シリコン層13および酸化シリコン層14からなる絶縁膜に、これを貫通する開口部P1 が形成されており、さらに受動素子形成領域Xにおいて、開口部P1 を介してダミー層12が除去され、空隙P2 が形成されている。
さらに、ダミー層12が除去された空隙部分P2 と、窒化シリコン層13および酸化シリコン層14からなる絶縁膜に形成された開口部に誘電体層15が形成され、絶縁膜(13,14)上おいて誘電体層15に埋め込まれるように、導電層16aに接続して上部電極16bおよび下部電極16cが誘電体層15を挟んで対向するように形成され、受動素子であるキャパシタCが構成されている。
FIG. 2 is a schematic cross-sectional view of a semiconductor device in which a capacitor C is formed in a passive element formation region using the semiconductor substrate of the present embodiment.
An insulating film composed of an
Further, the
上記の半導体装置における受動素子であるキャパシタは、半導体基板10からダミー層12と絶縁膜(13,14)を合わせた膜厚である約35μm程度離れて形成されている。従って、上記の半導体装置によれば、半導体基板上に絶縁膜を介して形成されるキャパシタなどの受動素子と、半導体基板との間の距離を十分確保でき、受動素子の寄生容量を低減できる。
例えば、上記のように受動素子が半導体基板から35μm離れることで寄生容量を十分に低減でき、半導体の比抵抗率が例えば10Ω・cm〜5kΩ・cmの範囲で変動しても影響をほとんど受けない。半導体基板からの影響を考慮すると、高周波の場合、35μm以上離すことが好ましいが、本実施形態の半導体装置では、酸化シリコン層を35μm成長させなくてもこの問題を解決できる構成となっている。
The capacitor, which is a passive element in the semiconductor device, is formed about 35 μm away from the
For example, as described above, the passive element can be sufficiently reduced by 35 μm away from the semiconductor substrate, and the parasitic capacitance can be sufficiently reduced, and even if the specific resistivity of the semiconductor fluctuates in the range of 10 Ω · cm to 5 kΩ · cm, it is hardly affected. . Considering the influence from the semiconductor substrate, it is preferable that the separation is 35 μm or more in the case of high frequency. However, the semiconductor device of this embodiment has a configuration that can solve this problem without growing the silicon oxide layer by 35 μm.
次に、上記の半導体装置の製造方法について図面を参照して説明する。
まず、図3(a)に示すように、n型あるいはp型のシリコン半導体基板10を準備する。シリコン半導体基板10は、例えば10Ω・cm〜5kΩ・cm程度の抵抗率を有する。
Next, a method for manufacturing the semiconductor device will be described with reference to the drawings.
First, as shown in FIG. 3A, an n-type or p-type
次に、図3(b)に示すように、例えば、CVD(Chemical Vapor Deposition)法あるいは熱酸化法により、半導体基板10上に200〜300nmの膜厚の酸化シリコンを成膜し、エッチングストッパ層11を形成する。
Next, as shown in FIG. 3B, a silicon oxide film having a thickness of 200 to 300 nm is formed on the
次に、図4(a)に示すように、例えば、CVD法によりエッチングストッパ層11上に10μmの膜厚のポリシリコンを堆積させ、ダミー層12を形成する。
ポリシリコンは酸化シリコンよりも成膜速度が速く、10μm程度に厚くても短い時間で成膜できる。
Next, as shown in FIG. 4A, for example, polysilicon having a thickness of 10 μm is deposited on the
Polysilicon has a higher deposition rate than silicon oxide and can be deposited in a short time even if it is as thick as about 10 μm.
次に、図4(b)に示すように、例えば、スパッタリング法により、ダミー層12上に600nmの膜厚の窒化シリコン層13を形成する。
Next, as shown in FIG. 4B, a
次に、図5に示すように、上記のようにエッチングストッパ層11から窒化シリコン層13までを形成した2枚の半導体基板(A,B)を、ダミー層と反対側の面において、陽極接合あるいはガラスフリット接合などの手法により、多孔質酸化シリコンなどの貼り合わせ層20を介して貼り合わせる。
Next, as shown in FIG. 5, two semiconductor substrates (A, B) on which the
次に、図6に示すように、2枚の半導体基板(A,B)を貼り合わせた状態で、例えば、熱処理炉内に(SiH4 +H2 +O2 )などのシリコンを含む反応ガスを供給しながら行うパイロジェニック熱酸化処理により、2枚の半導体基板(A,B)のそれぞれにおいて、窒化シリコン層13の上層に25μmの膜厚の酸化シリコン層14を形成する。
上記の酸化シリコン層14の成膜工程においては30nm/時という高速の成膜速度を達成できる。
さらに、25μmという厚膜の酸化シリコンを形成しても、2枚の半導体基板(A,B)を貼り合わせた状態で行っているので成膜による残留応力がなく、さらに熱酸化を用いることにより均一な酸化膜を成膜することができる。
また、比較的遅いプロセスである酸化膜の成膜処理を2枚の半導体基板に同時に行うことができるので、工程時間を短縮し、製造コストを削減することができる。
このようにして、窒化シリコン層13および酸化シリコン層14からなる絶縁膜を形成する。
Next, as shown in FIG. 6, with the two semiconductor substrates (A, B) bonded together, for example, a reactive gas containing silicon such as (SiH 4 + H 2 + O 2 ) is supplied into a heat treatment furnace. The
In the film forming process of the
Further, even when a silicon oxide film having a thickness of 25 μm is formed, since the two semiconductor substrates (A, B) are bonded together, there is no residual stress due to film formation, and further, thermal oxidation is used. A uniform oxide film can be formed.
In addition, since the oxide film forming process, which is a relatively slow process, can be simultaneously performed on two semiconductor substrates, the process time can be shortened and the manufacturing cost can be reduced.
In this way, an insulating film composed of the
次に、図7に示すように、多孔質酸化シリコンからなる貼り合わせ層20部分で機械的に分離を行い、ポリッシュあるいはエッチングなどにより余分な酸化膜を除去する。
これにより、再び2枚の半導体基板(A,B)に分離され、それぞれにおいて窒化シリコン層13上に酸化シリコン層14が形成された構成となっている。
Next, as shown in FIG. 7, mechanical separation is performed at the
As a result, the semiconductor substrate (A, B) is separated again, and the
次に、図8(a)に示すように、フォトリソグラフィー工程により、窒化シリコン層13および酸化シリコン層14からなる絶縁膜に開口するパターンのレジスト膜Rをパターン形成する。
Next, as shown in FIG. 8A, a resist film R having a pattern opening in the insulating film composed of the
次に、図8(b)に示すように、レジスト膜をマスクとする反応性イオンエッチング(RIE)などのエッチングにより、窒化シリコン層13および酸化シリコン層14からなる絶縁膜を貫通する開口部P1 を開口する。この後、レジスト膜を剥離する。
Next, as shown in FIG. 8B, an opening P penetrating the insulating film composed of the
次に、開口部P1 をマスクにしたKOHあるいはTMAH(水酸化テトラメチルアンモニウム)水溶液によるウェットエッチングなどのエッチングにより、開口部P1 を介して受動素子形成領域Xにおけるダミー層12を除去し、空隙P2 を形成する。このときのエッチングは、エッチングストッパ層11で止まり、ダミー層12のみを除去できる。
以上で、図1に示す本実施形態に係る半導体基板を製造することができる。
Next, the
With the above, the semiconductor substrate according to the present embodiment shown in FIG. 1 can be manufactured.
上記の半導体基板に対して、例えば、空隙P2 および開口部P1 内を、エポキシ樹脂、ポリイミド樹脂、アクリル樹脂あるいはBCBなどの比誘電率の高い絶縁体材料(誘電体材料)で埋め込んで誘電体層15を形成し、また、誘電体層15の形成とともに、受動素子形成領域Xにおいて、窒化シリコン層13および酸化シリコン層14からなる絶縁膜上において誘電体層15に埋め込むように、導電層16aに接続し、誘電体層15を挟んで対向して上部電極16bおよび下部電極16cを形成することで、受動素子であるキャパシタCを形成し、図2に示す半導体装置とすることができる。
For example, the gap P 2 and the opening P 1 are embedded in the semiconductor substrate with an insulating material (dielectric material) having a high relative dielectric constant such as epoxy resin, polyimide resin, acrylic resin, or BCB. The conductive layer is formed so as to be embedded in the
上記の本実施形態に係る半導体基板の製造方法によれば、受動素子を半導体基板10からダミー層12と酸化シリコン層14を合わせた膜厚である約35μm程度離して形成することが可能となっている。従って、半導体基板上に絶縁膜を介して形成されるキャパシタなどの受動素子と、半導体基板の距離を十分確保でき、受動素子の寄生容量を低減できる半導体基板を製造できる。
According to the semiconductor substrate manufacturing method of the present embodiment, the passive element can be formed away from the
上記の本実施形態に係る半導体装置の製造方法によれば、受動素子を半導体基板10からダミー層12と酸化シリコン層14を合わせた膜厚である約35μm程度離して形成することが可能であり、キャパシタなどの受動素子と半導体基板の距離を十分確保でき、受動素子の寄生容量を低減した半導体装置を製造できる。
According to the semiconductor device manufacturing method of the present embodiment, the passive element can be formed away from the
上記の実施形態によれば、熱酸化により形成した厚膜の酸化膜上に受動素子を形成しており、熱酸化によりリーク、耐圧、耐エッチング性に優れた強い緻密な絶縁膜とすることができ、例えば、ダイアフラム、圧力センサ、ジャイロ、加速センサ、赤外センサなどのMEMSに用途が広がる。 According to the above embodiment, the passive element is formed on the thick oxide film formed by thermal oxidation, and a strong dense insulating film excellent in leakage, withstand voltage, and etching resistance can be obtained by thermal oxidation. For example, the application is expanded to MEMS such as a diaphragm, a pressure sensor, a gyroscope, an acceleration sensor, and an infrared sensor.
第2実施形態
図9は本実施形態に係る受動素子形成領域にインダクタLを形成した半導体装置の模式断面図である。
実質的に図2に示す半導体装置と同様であるが、受動素子として、キャパシタCの代わりに、平面スパイラル状に加工された導電体16dからなるインダクタLが窒化シリコン層13および酸化シリコン層14からなる絶縁膜上に形成されている。
第1実施形態と同様に、インダクタLが形成される領域においてダミー層12が除去され、誘電体層15で埋め込まれている。受動素子であるインダクタは半導体基板10からダミー層12と絶縁膜(13,14)を合わせた膜厚である約35μm程度離れて形成され、半導体基板上に絶縁膜を介して形成されるインダクタなどの受動素子と半導体基板の距離を十分確保でき、受動素子の寄生容量を低減できる。これにより、半導体基板とインダクタとの電磁誘導による漏れを防止し、インダクタの高周波特性を改善することができる。
Second Embodiment FIG. 9 is a schematic cross-sectional view of a semiconductor device in which an inductor L is formed in a passive element formation region according to this embodiment.
Although substantially the same as the semiconductor device shown in FIG. 2, an inductor L made of a
Similar to the first embodiment, the
第3実施形態
図10は本実施形態に係る受動素子形成領域にキャパシタCおよびインダクタLを形成した半導体装置の模式断面図である。
実質的に図2に示す半導体装置と同様であるが、受動素子として、導電層16eに接続して上部電極16fおよび下部電極16gが誘電体層15を挟んで対向するように形成されたキャパシタCと、平面スパイラル状に加工された導電体16hからなるインダクタLおよびこれらに接続する導電層16iが、誘電体層15に埋め込まれるように、窒化シリコン層13および酸化シリコン層14からなる絶縁膜上に形成されている。
第1実施形態と同様に、キャパシタCおよびインダクタLが形成される領域においてダミー層12が除去され、誘電体層15で埋め込まれている。受動素子であるキャパシタやインダクタは半導体基板10からダミー層12と酸化シリコン層14を合わせた膜厚である約35μm程度離れて形成され、半導体基板上に絶縁膜を介して形成されるキャパシタやインダクタなどの受動素子と半導体基板の距離を十分確保でき、受動素子の寄生容量を低減できる。
Third Embodiment FIG. 10 is a schematic cross-sectional view of a semiconductor device in which a capacitor C and an inductor L are formed in a passive element formation region according to this embodiment.
2 is substantially the same as the semiconductor device shown in FIG. 2, but a capacitor C is formed as a passive element so as to be connected to the
Similar to the first embodiment, the
本発明は上記の説明に限定されない。
例えば、半導体装置としては、キャパシタやインダクタなどの受動素子は1つが形成されていればよく、複数種類が形成されていてもよい。
キャパシタやインダクタなどの受動素子は、実質的にダミー層と絶縁膜を構成する酸化シリコン層を合わせた膜厚分、半導体基板から離されて形成されればよく、絶縁膜上に形成されていても、絶縁膜に形成された開口部およびダミー層に形成された空隙を埋め込んで形成される誘電体層に埋め込まれるように形成されていてもよい。さらに、誘電体層上に形成されていてもよい。
半導体基板10には、CMOS(Complementary metal−oxide−semiconductor)トランジスタやバイポーラトランジスタなどの能動素子が形成されていてもよい。
その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
The present invention is not limited to the above description.
For example, as a semiconductor device only needs a passive element such as a capacitor or an inductor is one form may have a plurality of types are formed.
Passive elements such as capacitors and inductors may be formed away from the semiconductor substrate by a thickness substantially equal to the total thickness of the dummy layer and the silicon oxide layer constituting the insulating film, and are formed on the insulating film. Alternatively, it may be formed so as to be embedded in the dielectric layer formed by filling the opening formed in the insulating film and the gap formed in the dummy layer. Further, it may be formed on a dielectric layer.
The
In addition, various modifications can be made without departing from the scope of the present invention.
本発明の半導体装置は、システムインパッケージ形態の半導体装置に適用でき、例えば、ダイアフラム、圧力センサ、ジャイロ、加速センサ、赤外センサなどのMEMSに用途が広がる。
本発明の半導体基板は、上記の半導体装置を構成する基板として用いることができる。
また、本発明の半導体装置の製造方法は、システムインパッケージ形態の半導体装置を製造するのに適用することができる。
本発明の半導体基板の製造方法は、上記の半導体装置を構成する半導体基板を製造するのに適用することができる。
The semiconductor device of the present invention can be applied to a semiconductor device in a system-in-package form. For example, the use expands to MEMS such as a diaphragm, a pressure sensor, a gyroscope, an acceleration sensor, and an infrared sensor.
The semiconductor substrate of the present invention can be used as a substrate constituting the above semiconductor device.
The semiconductor device manufacturing method of the present invention can be applied to manufacture a semiconductor device in a system-in-package form.
The method for manufacturing a semiconductor substrate according to the present invention can be applied to manufacturing a semiconductor substrate constituting the semiconductor device.
10…半導体基板、11…エッチングストッパ膜、12…ダミー層、13…窒化シリコン層、14…酸化シリコン層、15…誘電体層、16a…導電層、16b…上部電極、16c…下部電極、16d…平面スパイラル状に加工された導電体、16e…導電層、16f…上部電極、16g…下部電極、16h…平面スパイラル状に加工された導電体、16i…導電層、100…(第1の)シリコン基板、100’…第2のシリコン基板、101…層間絶縁膜、101’…酸化シリコン層、102…SOI層、110…シリコン基板、111…絶縁膜、X…受動素子形成領域、C…キャパシタ、L…インダクタ。
DESCRIPTION OF
Claims (9)
前記シリコン半導体基板上に形成されたエッチングストッパとして機能する酸化シリコン膜と、
前記酸化シリコン膜上に形成された、少なくとも10μmの厚さのポリシリコン層と、
前記ポリシリコン層上に形成された、窒化シリコン層と、
上記シリコン半導体基板と、上記酸化シリコン膜と、上記ポリシリコン層と上記窒化シリコン層が形成された2枚の基板を張り合わせた状態で上記窒化シリコン層上に形成された少なくとも25μmの酸化シリコン層と、
前記窒化シリコン層と前記酸化シリコン層とからなる絶縁膜に形成されたエッチング用開口部と、
前記エッチング用開口部を介して受動素子が形成される領域の対応する領域だけ、前記ポリシリコン層がエッチングで除去された空隙と、
前記開口部および前記空隙に形成された誘電体層とを有し、
前記ポリシリコン層、前記窒化シリコン層および前記酸化シリコン層の厚さの合計が少なくとも35μmである
半導体装置。 A silicon semiconductor substrate;
A silicon oxide film functioning as an etching stopper formed on the silicon semiconductor substrate;
A polysilicon layer having a thickness of at least 10 μm formed on the silicon oxide film;
A silicon nitride layer formed on the polysilicon layer;
At least a 25 μm silicon oxide layer formed on the silicon nitride layer in a state where the two substrates on which the polysilicon layer and the silicon nitride layer are formed are bonded together; ,
An etching opening formed in an insulating film composed of the silicon nitride layer and the silicon oxide layer;
A gap where the polysilicon layer is removed by etching only in a region corresponding to a region where a passive element is formed through the etching opening,
A dielectric layer formed in the opening and the gap,
A semiconductor device in which a total thickness of the polysilicon layer, the silicon nitride layer, and the silicon oxide layer is at least 35 μm .
請求項1記載の半導体装置。The semiconductor device according to claim 1.
請求項1記載の半導体装置。The semiconductor device according to claim 1.
前記エッチング用開口部の周囲の前記絶縁膜にスパイラル状に、インダクタが前記受動素子として形成されている
請求項1記載の半導体装置。 The dielectric layer is formed beyond the insulating film, and the dielectric layer formed beyond the insulating film has the dielectric layer as a dielectric and has electrodes formed opposite to each other Is formed as the passive element,
The semiconductor device according to claim 1, wherein an inductor is formed as the passive element in a spiral shape on the insulating film around the etching opening .
前記酸化シリコン膜上に少なくとも10μmの厚さのポリシリコン層を形成する工程と、
前記ポリシリコン層上に窒化シリコン層を形成する工程と、
2枚の前記シリコン半導体基板を前記ポリシリコン層と反対側の面において貼り合わせ層を介して貼り合わせる工程と、
前記窒化シリコン層上に少なくとも25μmの厚さの酸化シリコン層を形成する工程と、
前記張り合わせ層部分において2枚の前記シリコン半導体基板を分離する工程と、
前記窒化シリコン層と前記酸化シリコン層とからなる絶縁膜にエッチング用開口部を形成する工程と、
前記酸化シリコン膜をエッチングストッパとして、前記ポリシリコン層を、前記開口部を介して受動素子が形成される領域の対応する領域だけエッチングで除去し、空隙を形成する工程と、
前記開口部および前記空隙に誘電体層を形成する工程と
を有する半導体装置の製造方法。 Forming a silicon oxide film on the silicon semiconductor substrate;
Forming a polysilicon layer having a thickness of at least 10 μm on the silicon oxide film;
Forming a silicon nitride layer on the polysilicon layer;
Bonding the two silicon semiconductor substrates through a bonding layer on a surface opposite to the polysilicon layer;
Forming a silicon oxide layer having a thickness of at least 25 μm on the silicon nitride layer;
Separating the two silicon semiconductor substrates in the bonding layer portion;
Forming an etching opening in an insulating film composed of the silicon nitride layer and the silicon oxide layer ;
Using the silicon oxide film as an etching stopper, removing the polysilicon layer by etching only a region corresponding to a region where a passive element is formed through the opening, and forming a void;
Forming a dielectric layer in the opening and the gap .
請求項5記載の半導体装置の製造方法。 Wherein in the step of bonding via a layer laminated in the surface opposite to the two of the silicon semiconductor substrate the polysilicon layer, according to claim 5, wherein the bonding through the silicon oxide layer of porous as the bonding layer Semiconductor device manufacturing method.
前記誘電体層を形成する工程において、前記絶縁膜を超えて形成された誘電体層内に、前記受動素子として、前記誘電体層を誘電体とし、対向して電極を形成してキャパシタを形成する工程をさらに有する、In the step of forming the dielectric layer, a capacitor is formed by forming the dielectric layer as a dielectric and forming electrodes facing each other as the passive element in the dielectric layer formed beyond the insulating film. Further comprising the step of:
請求項5または6記載の半導体装置の製造方法。A method for manufacturing a semiconductor device according to claim 5 or 6.
請求項5または6記載の半導体装置の製造方法。A method for manufacturing a semiconductor device according to claim 5 or 6.
前記誘電体層を形成する工程において、前記絶縁膜を超えて形成された誘電体層内に、前記誘電体層を誘電体とし、対向して電極を形成してキャパシタを形成する工程と、In the step of forming the dielectric layer, a step of forming a capacitor in the dielectric layer formed beyond the insulating film by using the dielectric layer as a dielectric and opposingly forming electrodes; and
前記エッチング用開口部の周囲の前記絶縁膜に、スパイラル状にインダクタを形成する工程とをさらに有するAnd a step of forming an inductor in a spiral shape on the insulating film around the etching opening.
請求項5または6記載の半導体装置の製造方法。A method for manufacturing a semiconductor device according to claim 5 or 6.
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