JP4455393B2

JP4455393B2 - Programmable logic controller

Info

Publication number: JP4455393B2
Application number: JP2005119868A
Authority: JP
Inventors: 貴之都築
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2005-04-18
Filing date: 2005-04-18
Publication date: 2010-04-21
Anticipated expiration: 2025-04-18
Also published as: JP2006301784A

Description

本発明は、シリアルバスで発生したエラーを検出するプログラマブルロジックコントローラに関するものである。 The present invention relates to a programmable logic controller that detects an error occurring in a serial bus.

近年、ホスト側の装置と端末装置をシリアルバスなどで接続し、ホスト側の装置によって遠隔から端末装置を管理するシステムが普及している。このようなシステムにおいては、ホスト側の装置が端末装置の異常やシリアルバスの異常を検出することが望まれる。 In recent years, a system in which a host-side device and a terminal device are connected by a serial bus or the like, and the terminal device is remotely managed by the host-side device has been widely used. In such a system, it is desired that a host-side device detects a terminal device abnormality or a serial bus abnormality.

従来の端末制御方式は、主通信パスに接続されるメイン回路と、メイン回路のメインデータバスに接続され当該端末装置の異常情報を表示する操作パネルと、メイン回路とは独立して動作する監視回路とを有し、監視回路は、メイン回路のメインデータバスに接続され操作パネルに表示される異常情報を取り込んで格納するための異常情報監視レジスタと、異常情報監視レジスタに格納された異常情報を補助通信バスによってホストに伝送するためのシリアルパラレル変換部と、異常情報監視レジスタ及びシリアルパラレル変換部を制御するプロセッサとを有して構成している。（例えば、特許文献１参照） The conventional terminal control method includes a main circuit connected to the main communication path, an operation panel connected to the main data bus of the main circuit and displaying abnormality information of the terminal device, and a monitoring that operates independently of the main circuit. The monitoring circuit is connected to the main data bus of the main circuit and is connected to the main data bus for detecting and storing abnormality information displayed on the operation panel, and abnormality information stored in the abnormality information monitoring register. Is connected to the host via the auxiliary communication bus, and the processor for controlling the abnormality information monitoring register and the serial / parallel converter is configured. (For example, see Patent Document 1)

特開平４−３４４９６２号公報Japanese Patent Laid-Open No. 4-344962

上記従来の技術によれば、端末装置のメイン回路に異常が発生した場合に、ホスト側において端末装置の異常を検出することはできる。しかしながら、主通信バスそのものの異常を検出することはできるが、バス内で発生する伝送エラー検出やエラー解析のための仕組みがなく、バス内で発生するエラー解析に対応できないという問題があった。 According to the above conventional technique, when an abnormality occurs in the main circuit of the terminal device, the abnormality of the terminal device can be detected on the host side. However, although an abnormality of the main communication bus itself can be detected, there is no mechanism for detecting transmission errors and analyzing errors occurring in the bus, and there is a problem that it cannot cope with error analysis occurring in the bus.

また、ＣＰＵユニットとインテリジェント機能ユニット間をシリアルバスで接続する場合、シリアルバスで発生する伝送エラーを解析するためには、シリアルバスにデジタルオシロスコープやプロトコルアナライザーのプローブなどを物理的に接続し、伝送エラーの解析作業を行なう必要があった。しかしながら、シリアルバスの転送レートが数Ｇｂｐｓを越える場合、計測機のプローブなどを接続したことによる容量増加やインピーダンスの不整合によって波形に大きな影響を与える。このため、プローブなどを接続することによってエラーの検出がしにくくなったり、実機で発生しているエラーとは異なるエラーが発生する場合があり、伝送エラーの解析作業が困難で不確実になるという問題があった。 When connecting the CPU module and intelligent function module via a serial bus, in order to analyze transmission errors that occur on the serial bus, a digital oscilloscope or a protocol analyzer probe is physically connected to the serial bus for transmission. It was necessary to perform error analysis work. However, when the transfer rate of the serial bus exceeds several Gbps, the waveform is greatly affected by an increase in capacity and impedance mismatch caused by connecting a probe of a measuring instrument. For this reason, it may be difficult to detect an error by connecting a probe or the like, or an error different from the error occurring in the actual machine may occur, which makes transmission error analysis work difficult and uncertain. There was a problem.

また、プローブなどを接続したことによる容量増加やインピーダンスの不整合によって波形に大きな影響を与えるため、実機において実際に発生しているビット化け（送信データと受信データの相違）の内容やエラーの発生頻度を正確に把握することが困難になるという問題があった。 In addition, since the waveform is greatly affected by the increase in capacity and impedance mismatch caused by connecting a probe, etc., the contents of bit corruption (difference between transmitted data and received data) actually generated in the actual machine and the occurrence of errors There was a problem that it was difficult to accurately grasp the frequency.

本発明は、上記に鑑みてなされたものであって、実機で発生しているシリアルバス上の伝送エラーの内容を、簡易な構成で正確に検出して記録することが可能なプログラマブルロジックコントローラを得ることを目的とする。 The present invention has been made in view of the above, and is a programmable logic controller capable of accurately detecting and recording the content of a transmission error on a serial bus occurring in an actual machine with a simple configuration. The purpose is to obtain.

上述した課題を解決し、目的を達成するために、本発明は、第１のユニットと、前記第１のユニットにシリアルバスおよびパラレルバスで接続された第２のユニットと、を備え、前記第１のユニットと第２のユニットとの間のシリアルバス上のエラーを検出するプログラマブルロジックコントローラにおいて、前記第１のユニットは、前記第２のユニットに送信する第１の送信データを記憶しておく第１の送信データ記憶部と、前記第１の送信データ毎のＣＲＣコードを送信側ＣＲＣコードとして生成する第１の送信側ＣＲＣコード生成部と、前記第２のユニットに送信する第１の送信データを識別する識別番号を送信側識別番号として生成し当該第１の送信データに付加する第１の識別番号付加部と、前記識別番号付加部が付加した送信側識別番号を前記第１の送信データと対応付けて記憶する第１の送信側識別番号記憶部と、を備え、前記第２のユニットは、前記第１のユニットから受信した第１の送信データのＣＲＣコードを受信側ＣＲＣコードとして生成する第１の受信側ＣＲＣコード生成部と、前記受信側ＣＲＣコードと前記送信側ＣＲＣコードを比較して前記第１のユニットと第２のユニットとの間のシリアルバス上のエラーを検出する第１のＣＲＣ比較部と、前記第１のＣＲＣ比較部によってシリアルバス上のエラーが検出された送信側ＣＲＣコードに対応する第１の送信データを格納する第１のエラーデータ格納部と、前記第１のＣＲＣ比較部がシリアルバス上のエラーを検出した際に、前記第１のユニットにエラー通知を行う第１のエラー通知部と、前記第１のＣＲＣ比較部によってシリアルバス上のエラーが検出された送信側ＣＲＣコードに対応する第１の送信データを識別する識別番号をエラー識別番号として格納する第１のエラー識別番号記憶部と、を備え、前記第１のユニットは前記第１の送信データおよび前記送信側ＣＲＣコードを前記シリアルバスを介して前記第２のユニットに送信するとともに、前記第２のユニットは前記エラー通知を前記パラレルバスを介して前記第１のユニットに送信し、前記第１のユニットは、前記第２のユニットから前記エラー通知を受けると前記パラレルバスを介して前記第１のエラーデータ格納部が格納する第１の送信データとともに前記第１のエラー識別番号記憶部が格納するエラー識別番号を読み出し、該読み出したエラー識別番号および前記第１の送信側識別番号記憶部が記憶する送信側識別番号に基づいて、前記読み出した第１の送信データと前記読み出した第１の送信データに対応する前記第１の送信データ記憶部内の第１の送信データとを対応付けて記憶することを特徴とする。 In order to solve the above-described problems and achieve the object, the present invention includes a first unit, and a second unit connected to the first unit by a serial bus and a parallel bus . In a programmable logic controller that detects an error on a serial bus between one unit and a second unit, the first unit stores first transmission data to be transmitted to the second unit. A first transmission data storage unit; a first transmission side CRC code generation unit that generates a CRC code for each of the first transmission data as a transmission side CRC code; and a first transmission that is transmitted to the second unit. A first identification number adding unit that generates an identification number for identifying data as a transmission side identification number and adds the identification number to the first transmission data, and a transmission side added by the identification number adding unit And a first transmission-side identification number storage unit that stores in association with different numbers and the first transmission data, the second unit, the first transmission data received from the first unit A first reception side CRC code generation unit that generates a CRC code as a reception side CRC code; and a comparison between the reception side CRC code and the transmission side CRC code between the first unit and the second unit. A first CRC comparison unit that detects an error on the serial bus, and a first transmission data that stores first transmission data corresponding to the transmission-side CRC code in which the error on the serial bus is detected by the first CRC comparison unit an error data storing unit, when the first CRC comparison unit detects an error on a serial bus, a first error notification section for issuing an error notification to the first unit, the first And a first error identification number storing unit for storing the error identification number the identification number identifying the first transmission data corresponding to the sender CRC code error is detected on the serial bus by the RC comparing unit, The first unit transmits the first transmission data and the transmission side CRC code to the second unit via the serial bus, and the second unit sends the error notification via the parallel bus. To the first unit, and when the first unit receives the error notification from the second unit, the first transmission is stored in the first error data storage unit via the parallel bus. The error identification number stored in the first error identification number storage unit together with the data is read, and the read error identification number and the first transmission The first transmission data in the first transmission data storage unit corresponding to the read first transmission data and the read first transmission data based on the transmission side identification number stored in the transmission side identification number storage unit The data is stored in association with each other.

この発明によれば、実機で発生しているシリアルバス上の伝送エラーの内容を簡易な構成で正確に検出して記録することが可能になるという効果を奏する。 According to the present invention, it is possible to accurately detect and record the content of a transmission error on a serial bus occurring in an actual machine with a simple configuration.

以下に、本発明にかかるプログラマブルロジックコントローラの実施の形態を図面に基づいて詳細に説明する。なお、この実施の形態によりこの発明が限定されるものではない。また、本実施の形態では、データの送信側をＣＰＵ（Central Processing Unit）ユニット、データの受信側をインテリジェント機能ユニットとして説明するが、データの送信側がインテリジェント機能ユニットで、データの受信側がＣＰＵユニットの場合であっても同様の処理を行なうことが可能である。 Embodiments of a programmable logic controller according to the present invention will be described below in detail with reference to the drawings. Note that the present invention is not limited to the embodiments. In this embodiment, the data transmission side is described as a CPU (Central Processing Unit) unit, and the data reception side is described as an intelligent function unit. However, the data transmission side is an intelligent function unit, and the data reception side is a CPU unit. Even in this case, the same processing can be performed.

実施の形態
図１は、本発明にかかるプログラマブルロジックコントローラのＣＰＵユニットとインテリジェント機能ユニット間のシステム構成を示す図である。図１において、ＣＰＵユニット１とインテリジェント機能ユニット１００は、シリアルバス２００とパラレルバス３００を介して相互にデータ通信を行なう。 Embodiment FIG. 1 is a diagram showing a system configuration between a CPU unit and an intelligent function unit of a programmable logic controller according to the present invention. In FIG. 1, the CPU unit 1 and the intelligent function unit 100 perform data communication with each other via a serial bus 200 and a parallel bus 300.

ＣＰＵユニット１は、マイクロプロセッサ（以下、ＭＰＵ１０という）、シリアルバス回路６０、パラレルバス回路８０、シリアルバス用のコネクタ５０、パラレルバス用のコネクタ８１、エラーフレーム格納メモリ９０、デュアルポートメモリ８２を備えている。 The CPU unit 1 includes a microprocessor (hereinafter referred to as MPU 10), a serial bus circuit 60, a parallel bus circuit 80, a serial bus connector 50, a parallel bus connector 81, an error frame storage memory 90, and a dual port memory 82. ing.

コネクタ５０は、インテリジェント機能ユニット１００とシリアルバス２００によって接続し、インテリジェント機能ユニット１００とデータの通信を行う。コネクタ８１は、インテリジェント機能ユニット１００とパラレルバス３００によって接続し、インテリジェント機能ユニット１００とデータの通信を行う。コネクタ８１へは、インテリジェント機能ユニット１００から出力されたＣＲＣコードエラー割り込みなどが入力される。 The connector 50 is connected to the intelligent function unit 100 via the serial bus 200, and performs data communication with the intelligent function unit 100. The connector 81 is connected to the intelligent function unit 100 via the parallel bus 300, and performs data communication with the intelligent function unit 100. A CRC code error interrupt or the like output from the intelligent function unit 100 is input to the connector 81.

パラレルバス回路８０は、シリアルバス２００においてエラーが発生した場合に、インテリジェント機能ユニット１００に対しエラー割り込み（ＣＲＣコードエラー割り込み）を発生させる。 The parallel bus circuit 80 causes the intelligent function unit 100 to generate an error interrupt (CRC code error interrupt) when an error occurs in the serial bus 200.

デュアルポートメモリ８２は、ＭＰＵ１０とパラレルバス３００の両方から読み出しと書き込みが可能なメモリである。デュアルポートメモリ８２は、エラー発生時の基本フレームと、エラー発生直前のフレーム番号を格納する。 The dual port memory 82 is a memory that can be read and written from both the MPU 10 and the parallel bus 300. The dual port memory 82 stores the basic frame at the time of error occurrence and the frame number immediately before the error occurrence.

エラーフレーム格納メモリ９０は、ＭＰＵ１０から読み出しと書き込みが可能なメモリである。エラーフレーム格納メモリ９０は、エラー発生時の基本フレーム（ＣＰＵユニット１が送信した基本フレームとインテリジェント機能ユニット１００が受信した基本フレーム）と、エラー発生直前のフレーム番号を格納する。 The error frame storage memory 90 is a memory that can be read and written from the MPU 10. The error frame storage memory 90 stores the basic frame at the time of error occurrence (the basic frame transmitted by the CPU unit 1 and the basic frame received by the intelligent function unit 100) and the frame number immediately before the error occurs.

シリアルバス回路６０は、実行ユニット２０、送信バッファ３０、パラレルシリアル変換回路３１，４１、符号化回路３２、差動送信バッファ（差動ドライバ）３３、ＣＲＣコード生成回路３５，４５、受信バッファ４０、復号化回路４２、差動受信バッファ（差動受信レシーバ）４３を備えている。 The serial bus circuit 60 includes an execution unit 20, a transmission buffer 30, parallel-serial conversion circuits 31 and 41, an encoding circuit 32, a differential transmission buffer (differential driver) 33, CRC code generation circuits 35 and 45, a reception buffer 40, A decoding circuit 42 and a differential reception buffer (differential reception receiver) 43 are provided.

実行ユニット２０は、ＣＲＣ（Cyclic Redundancy Check character）コードによってエラー検出を行なうユニットであり、受信バッファ４０に格納されたコマンドをデコードするデコード回路２１、ＣＲＣコード生成回路４５が生成したＣＲＣコードと受信バッファ４０に格納されたＣＲＣコードを比較するＣＲＣ比較回路２２、ＣＲＣコードの比較対象となっているフレームを格納するフレームレジスタ２３、及び、ＣＲＣコード比較によって正常な受信が確認されたフレーム番号を格納するフレーム番号レジスタ２４を備えている。 The execution unit 20 is a unit that performs error detection using a CRC (Cyclic Redundancy Check character) code. The decoding circuit 21 that decodes the command stored in the reception buffer 40 and the CRC code generated by the CRC code generation circuit 45 and the reception buffer. A CRC comparison circuit 22 that compares the CRC code stored in 40, a frame register 23 that stores a frame to be compared with the CRC code, and a frame number that has been confirmed to be received normally by the CRC code comparison are stored. A frame number register 24 is provided.

送信バッファ３０へは、インテリジェント機能ユニット１００への基本フレームが実行ユニット２０によって書き込まれる。送信バッファ３０は、シリアルバス２００に送信するデータを蓄積する。送信バッファ３０は、ＦＩＦＯ（Fast In Fast Out）機能を有しており、実行ユニット２０によって書き込まれた基本フレーム２０１を、書込みが古い順にパラレルデータとして出力する。 The basic frame for the intelligent function unit 100 is written into the transmission buffer 30 by the execution unit 20. The transmission buffer 30 stores data to be transmitted to the serial bus 200. The transmission buffer 30 has a FIFO (Fast In Fast Out) function, and outputs the basic frame 201 written by the execution unit 20 as parallel data in the order of writing.

パラレルシリアル変換回路３１は、送信バッファ３０から出力されるパラレルデータをシリアルデータに変換する。ＣＲＣコード生成回路３５は、パラレルシリアル変換回路３１がパラレルデータをシリアルデータに変換する際に、送信側のＣＲＣコード（送信側ＣＲＣコード）を生成し基本フレームに付加する。 The parallel / serial conversion circuit 31 converts parallel data output from the transmission buffer 30 into serial data. The CRC code generation circuit 35 generates a transmission-side CRC code (transmission-side CRC code) and adds it to a basic frame when the parallel-serial conversion circuit 31 converts parallel data into serial data.

符号化回路３２は、ＣＲＣコード生成回路３５によってＣＲＣコードが付加されたシリアルデータを符号化（エンコーディング）する。差動送信バッファ３３は、符号化回路３２によって符号化されたデータを差動式の電気信号に変換する。 The encoding circuit 32 encodes (encodes) the serial data to which the CRC code is added by the CRC code generation circuit 35. The differential transmission buffer 33 converts the data encoded by the encoding circuit 32 into a differential electrical signal.

差動受信バッファ４３は、差動式の電気信号をシングルエンドのデータに戻す。復号化回路４２は、符号化されたシリアルデータを復号化する。パラレルシリアル変換回路４１は、復号化回路４２から出力されるシリアルデータをパラレルデータに変換する。ＣＲＣコード生成回路４５は、パラレルシリアル変換回路４１がシリアルデータをパラレルデータに変換する際に、受信側のＣＲＣコード（受信側ＣＲＣコード）を生成し基本フレームに付加する。 The differential reception buffer 43 returns the differential electrical signal to single-ended data. The decoding circuit 42 decodes the encoded serial data. The parallel / serial conversion circuit 41 converts the serial data output from the decoding circuit 42 into parallel data. The CRC code generation circuit 45 generates a reception-side CRC code (reception-side CRC code) and adds it to a basic frame when the parallel-serial conversion circuit 41 converts serial data into parallel data.

受信バッファ４０は、インテリジェント機能ユニット１００から受信したフレーム（後述するＣＲＣ付き基本フレーム２０２）と、ＣＲＣコード生成回路４５で生成する受信側ＣＲＣコードを格納する。受信バッファ４０は、ＦＩＦＯ機能を有しており、格納したデータを書込まれた順番が古い順に出力する。リトライバッファ３６は、シリアルバス２００に再送信するためのデータを蓄積する。 The reception buffer 40 stores a frame received from the intelligent function unit 100 (a CRC-added basic frame 202 described later) and a reception-side CRC code generated by the CRC code generation circuit 45. The reception buffer 40 has a FIFO function, and outputs the stored data in the order in which the data was written. The retry buffer 36 stores data to be retransmitted to the serial bus 200.

ＭＰＵ１０は、ＣＰＵユニット１を制御する。ＭＰＵ１０は、シリアルバスとパラレルバスの両方にアクセス可能であり、フレームレジスタ２３、フレーム番号レジスタ２４、送信バッファ３０、リトライバッファ３６、受信バッファ４０に対し読み出しと書き込みを行なう。ローカルバス１５は、ＭＰＵ１０、シリアルバス回路６０、パラレルバス回路８０、エラーフレーム格納メモリ９０を接続する。 The MPU 10 controls the CPU unit 1. The MPU 10 can access both the serial bus and the parallel bus, and performs reading and writing to the frame register 23, the frame number register 24, the transmission buffer 30, the retry buffer 36, and the reception buffer 40. The local bus 15 connects the MPU 10, the serial bus circuit 60, the parallel bus circuit 80, and the error frame storage memory 90.

インテリジェント機能ユニット１００は、ＣＰＵユニット１と同様の機能を有している。すなわち、インテリジェント機能ユニット１００のＭＰＵ１００がＭＰＵ１０に対応し、コネクタ１５０がコネクタ５０に対応し、コネクタ１８１がコネクタ８１に対応し、パラレルバス回路１８０がパラレルバス回路８０に対応し、デュアルポートメモリ１８２がデュアルポートメモリ８２に対応し、シリアルバス回路１６０がシリアルバス回路６０に対応し、エラーフレーム格納メモリ１９０がエラーフレーム格納メモリ９０に対応する。 The intelligent function unit 100 has the same function as the CPU unit 1. That is, the MPU 100 of the intelligent function unit 100 corresponds to the MPU 10, the connector 150 corresponds to the connector 50, the connector 181 corresponds to the connector 81, the parallel bus circuit 180 corresponds to the parallel bus circuit 80, and the dual port memory 182 Corresponding to the dual port memory 82, the serial bus circuit 160 corresponds to the serial bus circuit 60, and the error frame storage memory 190 corresponds to the error frame storage memory 90.

また、実行ユニット１２０が実行ユニット２０に対応し、送信バッファ１３０が送信バッファ３０に対応し、パラレルシリアル変換回路１３１，１４１がパラレルシリアル変換回路３１，４１に対応し、符号化回路１３２が符号化回路３２に対応し、差動送信バッファ１３３が差動送信バッファ３３に対応し、ＣＲＣコード生成回路１３５，１４５がＣＲＣコード生成回路３５，４５に対応し、受信バッファ１４０が受信バッファ４０に対応し、復号化回路４２が復号化回路４２に対応し、差動受信バッファ１４３が差動受信バッファ４３に対応する。 The execution unit 120 corresponds to the execution unit 20, the transmission buffer 130 corresponds to the transmission buffer 30, the parallel-serial conversion circuits 131 and 141 correspond to the parallel-serial conversion circuits 31 and 41, and the encoding circuit 132 performs encoding. Corresponding to the circuit 32, the differential transmission buffer 133 corresponds to the differential transmission buffer 33, the CRC code generation circuits 135 and 145 correspond to the CRC code generation circuits 35 and 45, and the reception buffer 140 corresponds to the reception buffer 40. The decoding circuit 42 corresponds to the decoding circuit 42, and the differential reception buffer 143 corresponds to the differential reception buffer 43.

また、デコード回路１２１がデコード回路２１に対応し、ＣＲＣ比較回路１２２がＣＲＣ比較回路２２に対応し、フレームレジスタ１２３がフレームレジスタ２３に対応し、フレーム番号レジスタ１２４がフレーム番号レジスタ２４に対応する。なお、ＣＰＵユニット１とインテリジェント機能ユニット１００は、シリアルバス２００とパラレルバス３００の何れを使用してもデータ通信が可能な構成となっている。 The decode circuit 121 corresponds to the decode circuit 21, the CRC comparison circuit 122 corresponds to the CRC comparison circuit 22, the frame register 123 corresponds to the frame register 23, and the frame number register 124 corresponds to the frame number register 24. Note that the CPU unit 1 and the intelligent function unit 100 are configured to allow data communication using either the serial bus 200 or the parallel bus 300.

なお、ここでのＣＰＵユニット１、インテリジェント機能ユニット１００が、特許請求の範囲に記載の第１のユニットまたは第２のユニットのいずれか一方に対応する。すなわち、ＣＰＵユニット１が第１のユニットに対応する場合はインテリジェント機能ユニット１００が第２のユニットに対応し、ＣＰＵユニット１が第２のユニットに対応する場合はインテリジェント機能ユニット１００が第１のユニットに対応する。 Here, the CPU unit 1 and the intelligent function unit 100 correspond to either the first unit or the second unit described in the claims. That is, when the CPU unit 1 corresponds to the first unit, the intelligent function unit 100 corresponds to the second unit, and when the CPU unit 1 corresponds to the second unit, the intelligent function unit 100 corresponds to the first unit. Corresponding to

ＣＰＵユニット１が第１のユニットに対応しインテリジェント機能ユニット１００が第２のユニットに対応する場合、リトライバッファ３６，１３６がそれぞれ第１の送信データ記憶部，第２の送信データ記憶部に対応し、ＣＲＣコード生成回路３５，１３５がそれぞれ第１の送信側ＣＲＣコード生成部、第２の送信側ＣＲＣコード生成部に対応する。そして、ＣＲＣコード生成回路１４５，４５がそれぞれ第１の受信側ＣＲＣコード生成部、第２の受信側ＣＲＣコード生成部に対応し、ＣＲＣ比較回路１２２，２２がそれぞれ第１のＣＲＣ比較部，第２のＣＲＣ比較部に対応し、デュアルポートメモリ１８２，８２がそれぞれ第１のエラーデータ格納部および第１のエラー識別番号記憶部、第２のエラーデータ格納部および第２のエラー識別番号記憶部に対応し、パラレルバス回路１８０，８０がそれぞれ第１のエラー通知部、第２のエラー通知部に対応する。さらに、フレーム番号レジスタ２４，１２４が第１の識別番号付加部および第１の送信側識別番号記憶部、第２の識別番号付加部および第２の送信側識別番号記憶部に対応する。 When the CPU unit 1 corresponds to the first unit and the intelligent function unit 100 corresponds to the second unit, the retry buffers 36 and 136 correspond to the first transmission data storage unit and the second transmission data storage unit, respectively. , CRC code generation circuits 35 and 135 correspond to a first transmission side CRC code generation unit and a second transmission side CRC code generation unit, respectively. The CRC code generation circuits 145 and 45 correspond to the first reception side CRC code generation unit and the second reception side CRC code generation unit, respectively, and the CRC comparison circuits 122 and 22 respectively correspond to the first CRC comparison unit and the first CRC comparison unit. Corresponding to two CRC comparison units, the dual port memories 182 and 82 have a first error data storage unit, a first error identification number storage unit, a second error data storage unit, and a second error identification number storage unit, respectively. The parallel bus circuits 180 and 80 correspond to the first error notification unit and the second error notification unit, respectively. Further, the frame number registers 24 and 124 correspond to a first identification number adding unit and a first transmission side identification number storage unit, a second identification number addition unit and a second transmission side identification number storage unit.

一方、ＣＰＵユニット１が第２のユニットに対応しインテリジェント機能ユニット１００が第１のユニットに対応する場合、リトライバッファ３６，１３６がそれぞれ第２の送信データ記憶部，第１の送信データ記憶部に対応し、ＣＲＣコード生成回路３５，１３５がそれぞれ第２の送信側ＣＲＣコード生成部、第１の送信側ＣＲＣコード生成部に対応する。そして、ＣＲＣコード生成回路１４５，４５がそれぞれ第２の受信側ＣＲＣコード生成部、第１の受信側ＣＲＣコード生成部に対応し、ＣＲＣ比較回路１２２，２２がそれぞれ第２のＣＲＣ比較部，第１のＣＲＣ比較部に対応し、デュアルポートメモリ１８２，８２がそれぞれ第２のエラーデータ格納部および第２のエラー識別番号記憶部、第１のエラーデータ格納部および第１のエラー識別番号記憶部に対応し、パラレルバス回路１８０，８０がそれぞれ第２のエラー通知部、第１のエラー通知部に対応する。さらに、フレーム番号レジスタ２４，１２４が第２の識別番号付加部および第２の送信側識別番号記憶部、第１の識別番号付加部および第１の送信側識別番号記憶部に対応する。 On the other hand, when the CPU unit 1 corresponds to the second unit and the intelligent function unit 100 corresponds to the first unit, the retry buffers 36 and 136 are respectively stored in the second transmission data storage unit and the first transmission data storage unit. Correspondingly, the CRC code generation circuits 35 and 135 correspond to a second transmission side CRC code generation unit and a first transmission side CRC code generation unit, respectively. The CRC code generation circuits 145 and 45 correspond to the second reception side CRC code generation unit and the first reception side CRC code generation unit, respectively, and the CRC comparison circuits 122 and 22 respectively correspond to the second CRC comparison unit and the first CRC comparison unit. The dual port memories 182 and 82 correspond to one CRC comparison unit, and the second error data storage unit, the second error identification number storage unit, the first error data storage unit, and the first error identification number storage unit, respectively. The parallel bus circuits 180 and 80 correspond to the second error notification unit and the first error notification unit, respectively. Further, the frame number registers 24 and 124 correspond to a second identification number adding unit and a second transmission side identification number storage unit, a first identification number addition unit and a first transmission side identification number storage unit.

ここで、ＣＰＵユニット１とインテリジェント機能ユニット１００の接続について説明する。図１においては、ＣＰＵユニット１とインテリジェント機能ユニット１００をシリアルバス２００、パラレルバス３００によって接続する場合について説明したが、ＣＰＵユニット１とインテリジェント機能ユニット１００の接続はこの接続に限られるものではない。 Here, the connection between the CPU unit 1 and the intelligent function unit 100 will be described. Although the case where the CPU unit 1 and the intelligent function unit 100 are connected by the serial bus 200 and the parallel bus 300 has been described in FIG. 1, the connection between the CPU unit 1 and the intelligent function unit 100 is not limited to this connection.

図２は、ベース上にシリアルバスとパラレルバスを敷設した場合のシステム構成を示す図であり、図３は、ベース上にパラレルバスを敷設し、ＣＰＵユニットとインテリジェント機能ユニットをケーブルで接続した場合のシステム構成を示す図である。 2 is a diagram showing a system configuration when a serial bus and a parallel bus are laid on the base, and FIG. 3 is a case where the parallel bus is laid on the base and the CPU unit and the intelligent function unit are connected with a cable. FIG.

図２および図３に示すように、ベース５０１，５０２は、電源ユニット５１０、ＣＰＵユニット１、インテリジェント機能ユニット１００、ＩＯユニット５２０を含んで構成されている。また、ベース５０１はパラレルバス３００とシリアルバス２００を備え、ベース５０２はパラレルバス３００とケーブル２０１（シリアルバス）を備えている。 As shown in FIGS. 2 and 3, the bases 501 and 502 include a power supply unit 510, a CPU unit 1, an intelligent function unit 100, and an IO unit 520. The base 501 includes a parallel bus 300 and a serial bus 200, and the base 502 includes a parallel bus 300 and a cable 201 (serial bus).

図２に示すように、ＣＰＵユニット１とインテリジェント機能ユニット１００をベース５０１上のパラレルバス３００とシリアルバス２００を介して接続してもよいし、図３に示すように、ＣＰＵユニット１とインテリジェント機能ユニット１００をベース５０２上のパラレルバス３００とケーブル（シリアルバス）２０１を介して接続してもよい。 As shown in FIG. 2, the CPU unit 1 and the intelligent function unit 100 may be connected via a parallel bus 300 and a serial bus 200 on the base 501. As shown in FIG. The unit 100 may be connected to the parallel bus 300 on the base 502 via a cable (serial bus) 201.

なお、プログラマブルロジックコントローラが１つのＣＰＵユニット１と１つのインテリジェント機能ユニット１００を備える場合に限られず、図２，３に示すようにプログラマブルロジックコントローラが複数のＣＰＵユニット１を備える構成としてもよい。 The programmable logic controller is not limited to the case where the programmable logic controller includes one CPU unit 1 and one intelligent function unit 100, and the programmable logic controller may include a plurality of CPU units 1 as illustrated in FIGS.

次に、ＣＰＵユニット１とインテリジェント機能ユニット１００の動作処理手順について説明する。まず、通常動作時（エラー不発生時）の動作について説明する。ＣＰＵユニット１内のＭＰＵ１０は、シリアルバス２００に接続されたインテリジェント機能ユニット１００の内部のリソースにアクセスし、インテリジェント機能ユニット１００が備えるメモリマップ上のシリアルバス領域のエリアを読み書きする。 Next, an operation processing procedure of the CPU unit 1 and the intelligent function unit 100 will be described. First, the operation during normal operation (when no error occurs) will be described. The MPU 10 in the CPU unit 1 accesses the internal resources of the intelligent function unit 100 connected to the serial bus 200 and reads / writes the area of the serial bus area on the memory map provided in the intelligent function unit 100.

図４は、メモリマップの構成の一例を示す図である。同図に示すように、メモリマップ４００において、所定の領域にシリアルバス領域４０１が配置されている。ＭＰＵ１０は、このシリアルバス領域４０１内のデータを読み書き（リード／ライト）する。例えば、ＭＰＵ１０がシリアルバス領域４０１をリードする場合の動作について説明する。 FIG. 4 is a diagram illustrating an example of the configuration of the memory map. As shown in the figure, a serial bus area 401 is arranged in a predetermined area in the memory map 400. The MPU 10 reads and writes (reads / writes) data in the serial bus area 401. For example, an operation when the MPU 10 reads the serial bus area 401 will be described.

実行ユニット２０は、ＭＰＵ１０がローカルバス１５にストローブしたコマンド（リードコマンド）、アドレスの情報（インテリジェント機能ユニット１００内のメモリなどのアドレス）に、実行ユニット２０で生成したフレーム番号を付加し、所定のデータとともに送信バッファ３０とリトライバッファ３６に書き込みを行う。ここでの実行ユニット２０は、フレーム番号レジスタ２４に基づいてフレーム番号を生成する。すなわち、実行ユニット２０が生成するフレーム番号は、その前（直前）にフレーム番号レジスタ２４が生成したフレーム番号に１を加えた番号をフレーム番号として生成し書き込みを行なう。このフレーム番号、コマンド、アドレス、データからなるデータが基本フレーム（後述する基本フレーム２０１）となる。 The execution unit 20 adds the frame number generated by the execution unit 20 to the command (read command) and address information (address of memory in the intelligent function unit 100) strobeted by the MPU 10 to the local bus 15, The data is written to the transmission buffer 30 and the retry buffer 36 together with the data. The execution unit 20 here generates a frame number based on the frame number register 24. That is, the frame number generated by the execution unit 20 is generated by writing a frame number obtained by adding 1 to the frame number generated by the frame number register 24 before (immediately before). Data including the frame number, command, address, and data is a basic frame (a basic frame 201 described later).

送信バッファ３０は、実行ユニット２０によって書き込まれた基本フレーム２０１を、書込みが古い順にパラレルデータとして出力する。送信バッファ３０から出力されたパラレルデータは、パラレルシリアル変換回路３１によってシリアルデータに変換される。その際、ＣＲＣコード生成回路１３５が基本フレーム２０１から送信側ＣＲＣコードを生成し、基本フレーム２０１の例えば一番後ろに付加する。この、基本フレーム２０１に送信側ＣＲＣコードを付加したフレームがＣＲＣ付き基本フレーム２０２となる。 The transmission buffer 30 outputs the basic frame 201 written by the execution unit 20 as parallel data in the order of writing. The parallel data output from the transmission buffer 30 is converted into serial data by the parallel-serial conversion circuit 31. At that time, the CRC code generation circuit 135 generates a transmission-side CRC code from the basic frame 201 and adds it to the rear of the basic frame 201, for example. The frame obtained by adding the transmission side CRC code to the basic frame 201 becomes the basic frame 202 with CRC.

ここで、基本フレーム２０１、ＣＲＣ付き基本フレーム２０２のデータ構成を説明する。図５は、基本フレームおよびＣＲＣ付き基本フレーム２０２の構成を示す図である。基本フレーム２０１は、フレーム番号レジスタ２４に基づいて生成されたフレーム番号、ＭＰＵ１０がローカルバス１５にストローブしたコマンド、インテリジェント機能ユニット１００内のアドレス、インテリジェント機能ユニット１００に送るデータを含んで構成されている。また、ＣＲＣ付き基本フレーム２０２は、基本フレーム２０１と送信側ＣＲＣコードを含んで構成されている。 Here, the data structure of the basic frame 201 and the basic frame 202 with CRC will be described. FIG. 5 is a diagram showing the configuration of the basic frame and the basic frame 202 with CRC. The basic frame 201 includes a frame number generated based on the frame number register 24, a command that the MPU 10 strobes to the local bus 15, an address in the intelligent function unit 100, and data to be sent to the intelligent function unit 100. . The CRC-added basic frame 202 includes the basic frame 201 and a transmission side CRC code.

ＣＲＣ付き基本フレーム２０２は、「１」や「０」が決められた所定の回数以上に連続しないよう、符号化回路３２によってエンコーディングされ、差動送信バッファ３３から出力される。差動送信バッファ３３から出力されたＣＲＣ付き基本フレーム２０２は、コネクタ５０、シリアルバス２００を介してインテリジェント機能ユニット１００に送られる。 The CRC-added basic frame 202 is encoded by the encoding circuit 32 and output from the differential transmission buffer 33 so that “1” and “0” do not continue for a predetermined number of times or more. The CRC-added basic frame 202 output from the differential transmission buffer 33 is sent to the intelligent function unit 100 via the connector 50 and the serial bus 200.

ＣＰＵユニット１からのＣＲＣ付き基本フレーム２０２は、インテリジェント機能ユニット１００のコネクタ１５０を介して差動受信バッファ１４３に入力される。このＣＲＣ付き基本フレーム２０２は、復号化回路１４２とシリアルパラレル変換回路１４１によってパラレルデータに戻される。その際に、ＣＲＣコード生成回路１４５が改めて基本フレーム２０１からＣＲＣコード（受信側ＣＲＣコード）を生成する。 The basic frame 202 with CRC from the CPU unit 1 is input to the differential reception buffer 143 via the connector 150 of the intelligent function unit 100. The CRC-added basic frame 202 is returned to parallel data by the decoding circuit 142 and the serial / parallel conversion circuit 141. At that time, the CRC code generation circuit 145 newly generates a CRC code (reception side CRC code) from the basic frame 201.

受信バッファ１４０には、ＣＲＣ付き基本フレーム２０２と受信側ＣＲＣコードが格納される。受信バッファ１４０はＦＩＦＯメモリになっているので、格納したデータ（ＣＲＣ付き基本フレーム２０２と受信側ＣＲＣコード）を古い順にパラレルデータとして出力する。 The reception buffer 140 stores the CRC-added basic frame 202 and the reception side CRC code. Since the reception buffer 140 is a FIFO memory, the stored data (the CRC-added basic frame 202 and the reception side CRC code) is output as parallel data in the oldest order.

受信バッファ１４０から出力されたＣＲＣ付き基本フレーム２０２内の送信側ＣＲＣコードと、ＣＲＣコード生成回路１４５が生成した受信側ＣＲＣコードは、実行ユニット１２０のＣＲＣ比較回路１２２で比較される。 The transmission side CRC code in the CRC-added basic frame 202 output from the reception buffer 140 and the reception side CRC code generated by the CRC code generation circuit 145 are compared by the CRC comparison circuit 122 of the execution unit 120.

ＣＲＣ比較回路１２２において、送信側ＣＲＣコードと受信側ＣＲＣコードが同一である（相違なし）と判断されると、ＣＰＵユニット１からのデータを正常に受信できたものと判断し、基本フレーム２０１内のフレーム番号をフレーム番号レジスタ１２４に書き込む。 When the CRC comparison circuit 122 determines that the transmission side CRC code and the reception side CRC code are the same (no difference), it is determined that the data from the CPU unit 1 has been normally received, and the basic frame 201 Are written into the frame number register 124.

さらに、ＣＲＣ付き基本フレーム２０２がデコード回路１２１でデコードされ、ＣＲＣ付き基本フレーム２０２内のコマンドに従った処理が実行される。例えば、コマンドがメモリリードコマンドであれば、ＣＲＣ付き基本フレーム２０２内のアドレス（シリアルバス領域４０１のアドレス）のメモリ（図示せず）をリードし、読み出したデータを送信バッファ１３０に書き込む。送信バッファ１３０に書き込む際のフレーム番号は、ＣＰＵユニット１から要求のあったフレーム（基本フレーム２０１内のフレーム番号）と同じフレーム番号を使用する。 Further, the CRC-added basic frame 202 is decoded by the decoding circuit 121, and processing according to the command in the CRC-added basic frame 202 is executed. For example, if the command is a memory read command, the memory (not shown) at the address (address of the serial bus area 401) in the basic frame 202 with CRC is read, and the read data is written in the transmission buffer 130. As the frame number for writing to the transmission buffer 130, the same frame number as the frame requested by the CPU unit 1 (the frame number in the basic frame 201) is used.

実行ユニット１２０は、メモリから読み出したデータ、ＣＰＵユニット１内のアドレスなどに、フレーム番号を付加し、送信バッファ１３０に書き込み（インテリジェント機能ユニット１００側の基本フレーム２０１の書込み）を行う。 The execution unit 120 adds a frame number to the data read from the memory, the address in the CPU unit 1 and the like, and writes it in the transmission buffer 130 (writing of the basic frame 201 on the intelligent function unit 100 side).

送信バッファ１３０は、インテリジェント機能ユニット１００側の基本フレーム２０１を書込みが古い順にパラレルデータとして出力する。送信バッファ１３０から出力されたパラレルデータは、パラレルシリアル変換回路１３１によってシリアルデータに変換される。その際、ＣＲＣコード生成回路１３５がインテリジェント機能ユニット１００側の基本フレーム２０１から送信側ＣＲＣコードを生成し、インテリジェント機能ユニット１００側の基本フレーム２０１の例えば一番後ろに付加する。送信側ＣＲＣコードが付加されたインテリジェント機能ユニット１００側の基本フレーム２０１が応答用のＣＲＣ付き基本フレーム２０２となる。 The transmission buffer 130 outputs the basic frame 201 on the intelligent function unit 100 side as parallel data in the order of writing. The parallel data output from the transmission buffer 130 is converted into serial data by the parallel-serial conversion circuit 131. At this time, the CRC code generation circuit 135 generates a transmission-side CRC code from the basic frame 201 on the intelligent functional unit 100 side, and adds it to, for example, the back of the basic frame 201 on the intelligent functional unit 100 side. The basic frame 201 on the intelligent functional unit 100 side to which the transmission-side CRC code is added becomes a basic frame 202 with a CRC for response.

応答用のＣＲＣ付き基本フレーム２０２は、符号化回路１３２によってエンコーディングされ、差動送信バッファ１３３から出力される。差動送信バッファ１３３から出力された応答用のＣＲＣ付き基本フレーム２０２は、ＣＰＵユニット１の差動受信バッファ４３に入力される。この応答用のＣＲＣ付き基本フレーム２０２は、要求用のＣＲＣ付き基本フレーム（ＣＰＵユニット１からインテリジェント機能ユニット１００へのＣＲＣ付き基本フレーム２０２）と同様に、復号化回路４２とシリアルパラレル変換回路４１によってパラレルデータに戻される。その際に、ＣＲＣコード生成回路４５が改めてインテリジェント機能ユニット１００側の基本フレーム２０１からＣＲＣコード（受信側ＣＲＣコード）を生成する。 The basic frame 202 with CRC for response is encoded by the encoding circuit 132 and output from the differential transmission buffer 133. The basic frame 202 with CRC for response output from the differential transmission buffer 133 is input to the differential reception buffer 43 of the CPU unit 1. Similar to the basic frame with CRC for request (the basic frame with CRC 202 from the CPU unit 1 to the intelligent function unit 100), the basic frame 202 with CRC for response is sent by the decoding circuit 42 and the serial / parallel conversion circuit 41. Return to parallel data. At that time, the CRC code generation circuit 45 newly generates a CRC code (reception side CRC code) from the basic frame 201 on the intelligent functional unit 100 side.

受信バッファ４０には、インテリジェント機能ユニット１００側のＣＲＣ付き基本フレーム２０２と受信側ＣＲＣコードが格納される。受信バッファ４０はＦＩＦＯメモリになっているので、格納したデータ（インテリジェント機能ユニット１００側のＣＲＣ付き基本フレーム２０２と受信側ＣＲＣコード）を古い順にパラレルデータとして出力する。 The reception buffer 40 stores the CRC-added basic frame 202 and the reception-side CRC code on the intelligent function unit 100 side. Since the reception buffer 40 is a FIFO memory, the stored data (the CRC-added basic frame 202 and the reception side CRC code on the intelligent function unit 100 side) are output as parallel data in the oldest order.

実行ユニット２０は、受信バッファ４０から出力される応答用のＣＲＣ付き基本フレーム２０２内の送信側ＣＲＣコードと、受信側ＣＲＣコードを比較回路２２で比較する。ＣＲＣ比較回路２２において、送信側ＣＲＣコードと受信側ＣＲＣコードが同一であると判断されると、インテリジェント機能ユニット１００からのデータを正常に受信できたものと判断する。実行ユニット２０は、リトライバッファ３６に格納されている同一フレーム番号（正常に受信できたフレーム番号と同一のフレーム番号）の基本フレームデータを削除（無効化）するとともに、応答用のＣＲＣ付き基本フレーム２０２内のデータをＭＰＵ１０に通知する。そして、ＭＰＵ１０が応答用のＣＲＣ付き基本フレーム２０２内のデータに基づいた処理を行なう。 The execution unit 20 compares the transmission side CRC code in the basic frame 202 with a response CRC output from the reception buffer 40 with the reception side CRC code by the comparison circuit 22. When the CRC comparison circuit 22 determines that the transmission side CRC code and the reception side CRC code are the same, it is determined that the data from the intelligent function unit 100 has been normally received. The execution unit 20 deletes (invalidates) the basic frame data of the same frame number (the same frame number as the frame number that has been successfully received) stored in the retry buffer 36, and responds with a basic frame with a CRC. The MPU 10 is notified of the data in 202. Then, the MPU 10 performs processing based on the data in the CRC-attached basic frame 202 for response.

次に、エラー発生時の動作について説明する。なお、通常動作時と同様の処理を行なう動作については説明を省略する。ここでは、インテリジェント機能ユニット１００がエラーを検出した場合について説明するが、ＣＰＵユニット１がエラーを検出した場合も同様の動作を行なう。 Next, the operation when an error occurs will be described. The description of the operation for performing the same processing as that in the normal operation is omitted. Although the case where the intelligent function unit 100 detects an error will be described here, the same operation is performed when the CPU unit 1 detects an error.

ＣＰＵユニット１の差動送信バッファ３３から出力されたＣＲＣ付き基本フレーム内の送信側ＣＲＣコードと受信側ＣＲＣコードは、通常動作時と同様に、インテリジェント機能ユニット１００の実行ユニット１２０のＣＲＣ比較回路１２２で比較される。 The transmission side CRC code and the reception side CRC code in the basic frame with CRC output from the differential transmission buffer 33 of the CPU unit 1 are the CRC comparison circuit 122 of the execution unit 120 of the intelligent function unit 100 as in the normal operation. Compared.

ＣＲＣ比較回路１２２において、送信側ＣＲＣコードと受信側ＣＲＣコードが同一でない（相違あり）と判断されると、ＣＰＵユニット１からのデータを正常に受信できなかったもの（エラー）と判断し、実行ユニット１２０はＭＰＵ１１０に対してＣＲＣコードエラー割り込みによってエラーを通知する。 If the CRC comparison circuit 122 determines that the transmission side CRC code and the reception side CRC code are not the same (there is a difference), it is determined that the data from the CPU unit 1 could not be received normally (error) and executed. The unit 120 notifies the MPU 110 of an error by a CRC code error interrupt.

エラーの検出されたフレーム（ＣＲＣ付き基本フレーム２０２）は、フレームレジスタ１２３に格納される。また、フレーム番号レジスタ１２４には、エラー検出前の正常に受信したフレームのフレーム番号（以下、直前正常フレーム番号という）が格納されている。 The frame in which the error is detected (the CRC-added basic frame 202) is stored in the frame register 123. Further, the frame number register 124 stores the frame number of a normally received frame before error detection (hereinafter referred to as a previous normal frame number).

インテリジェント機能ユニット１００のＭＰＵ１１０は、実行ユニット１２０からの割り込みによってＣＲＣコードエラーの通知を受けると、フレームレジスタ１２３に格納されているエラー発生時の基本フレーム２０１と、フレーム番号レジスタ１２４に格納されている直前正常フレーム番号を、デュアルポートメモリ１８２に格納させる。 When the MPU 110 of the intelligent function unit 100 is notified of the CRC code error by an interrupt from the execution unit 120, the MPU 110 stored in the frame register 123 is stored in the basic frame 201 and the frame number register 124 stored in the frame register 123. The previous normal frame number is stored in the dual port memory 182.

更に、デュアルポートメモリ１８２へ基本フレーム２０１、直前正常フレーム番号を格納した後に、パラレルバス回路１８０を使用して、ＣＰＵユニット１に対しＣＲＣコードエラー割り込みを発生させる。このＣＲＣコードエラー割り込みは、コネクタ１８１を介して出力される。出力されたＣＲＣコードエラー割り込みは、パラレルバス３００を介してＣＰＵユニット１に送られコネクタ８１から入力される。 Further, after storing the basic frame 201 and the immediately preceding normal frame number in the dual port memory 182, a CRC code error interrupt is generated for the CPU unit 1 using the parallel bus circuit 180. This CRC code error interrupt is output via the connector 181. The output CRC code error interrupt is sent to the CPU unit 1 via the parallel bus 300 and input from the connector 81.

インテリジェント機能ユニット１００からＣＲＣコードエラー割り込みの通知を受けたＣＰＵユニット１のＭＰＵ１０は、パラレルバス回路８０を使用して、エラー発生時の基本フレーム２０１と直前正常フレーム番号を、デュアルポートメモリ１８２から読み出し、エラーフレーム格納メモリ９０に書き込む。 Receiving the CRC code error interrupt notification from the intelligent function unit 100, the MPU 10 of the CPU unit 1 uses the parallel bus circuit 80 to read out the basic frame 201 and the previous normal frame number at the time of error from the dual port memory 182. The error frame storage memory 90 is written.

また、リトライバッファ３６から、エラー発生時の一つ前に受け付けたフレーム番号（直前正常フレーム）に１を足したフレーム番号（エラー発生時のフレーム番号）に対応する基本フレーム２０１（インテリジェント機能ユニット１００においてエラーと判断された基本フレーム２０１）を読み出し、エラーフレーム格納メモリ９０に格納する。これにより、元々送信した基本フレーム２０１（ＣＰＵユニット１が送信した基本フレーム２０１）とＣＲＣエラーとなった基本フレーム２０１（インテリジェント機能ユニット１００が受信した基本フレーム２０１）がそれぞれ対応付けされてエラーフレーム格納メモリ９０に格納される。 Further, the basic frame 201 (intelligent function unit 100) corresponding to the frame number (frame number at the time of error occurrence) obtained by adding 1 to the frame number (the previous normal frame) received immediately before the error occurrence from the retry buffer 36. The basic frame 201) determined to be an error is read out and stored in the error frame storage memory 90. As a result, the basic frame 201 originally transmitted (the basic frame 201 transmitted by the CPU unit 1) and the basic frame 201 having the CRC error (the basic frame 201 received by the intelligent function unit 100) are associated with each other and stored in the error frame. Stored in the memory 90.

このような、送信した基本フレーム２０１とＣＲＣエラーとなった基本フレーム２０１をそれぞれエラーフレーム格納メモリ９０に格納する処理を繰り返し実施することによって、エラーフレーム格納メモリ９０には、ＣＲＣエラーが発生した基本フレーム２０１が複数格納される。 By repeatedly performing the process of storing the transmitted basic frame 201 and the basic frame 201 in which a CRC error has occurred in the error frame storage memory 90, the error frame storage memory 90 has the basic in which the CRC error has occurred. A plurality of frames 201 are stored.

図６は、エラーフレーム格納メモリの構成を示す図である。図６に示すように、エラーフレーム格納メモリ９０には、送信時基本フレームと受信時基本フレームが対応付けられて格納されている。ここでの送信時基本フレームがＣＰＵユニット１から送信した基本フレーム２０１を示し、受信時基本フレームがインテリジェント機能ユニット１００がＣＰＵユニット１から受信した基本フレーム２０１に対応する。 FIG. 6 is a diagram showing the configuration of the error frame storage memory. As shown in FIG. 6, the error frame storage memory 90 stores a transmission basic frame and a reception basic frame in association with each other. Here, the basic frame at transmission indicates the basic frame 201 transmitted from the CPU unit 1, and the basic frame at reception corresponds to the basic frame 201 received by the intelligent function unit 100 from the CPU unit 1.

このエラーフレーム格納メモリ９０内のデータ（送信時基本フレーム、受信時基本フレーム）を解析することによって、ＣＲＣコードだけでは判別できない情報（どのビットがどのようにビット化けしているかに関する情報など）を正確に取得することが可能となる。 By analyzing the data (basic frame at the time of transmission, basic frame at the time of reception) in the error frame storage memory 90, information (such as information about which bits are garbled and how) that cannot be determined only by the CRC code. It becomes possible to acquire accurately.

また、エラー発生時のフレーム番号を調査することによって、どの程度の頻度でエラーが発生しているかを正確に知ることが可能となる。これにより、実機（ＣＰＵユニット１、インテリジェント機能ユニット１００）において、どういったシリアルデータのビット列を送信した場合に、何れのビットがビット化けをするかなどのビットエラーが発生する傾向を把握することが可能となる。 Further, by examining the frame number at the time of error occurrence, it is possible to accurately know how often the error has occurred. As a result, in a real machine (CPU unit 1, intelligent function unit 100), when a bit string of serial data is transmitted, the tendency of bit errors such as which bits are garbled is grasped. Is possible.

また、シリアルバス２００による伝送レートを上げることによって、伝送レートとエラーレートの関係が分かるため、伝送レートの限界を把握することが可能となる。同様に、シリアルバス２００の伝送距離を長くすることによって、伝送距離とエラーレートの関係が分かるため、伝送距離の限界を把握することが可能となる。 Further, since the relationship between the transmission rate and the error rate can be understood by increasing the transmission rate using the serial bus 200, the limit of the transmission rate can be grasped. Similarly, by increasing the transmission distance of the serial bus 200, the relationship between the transmission distance and the error rate can be understood, so that the limit of the transmission distance can be grasped.

なお、本実施の形態においては、インテリジェント機能ユニット１００のＭＰＵ１１０が、実行ユニット１２０からの割り込みによってＣＲＣコードエラーの通知を受けた際に、フレーム番号レジスタ１２４に格納されている直前正常フレーム番号をデュアルポートメモリ１８２に格納させることとしたが、エラーの発生したＣＲＣ付き基本フレーム２０２を識別することが可能な情報であればデュアルポートメモリ１８２に格納させる情報は直前正常フレーム番号に限られない。 In the present embodiment, when the MPU 110 of the intelligent function unit 100 receives a CRC code error notification from the execution unit 120, the previous normal frame number stored in the frame number register 124 is set to dual. Although the information is stored in the port memory 182, the information stored in the dual port memory 182 is not limited to the immediately preceding normal frame number as long as the information can identify the CRC-added basic frame 202 with the error.

また、本実施の形態においては、ＣＰＵユニット１とインテリジェント機能ユニット１００が同様の構成を有する場合について説明したが、一方のユニットがシリアルバス２００を介してＣＲＣ付き基本フレーム２０２を送信し、他方のユニットがＣＲＣ付き基本フレーム２０２のエラーを検出し、前記一方のユニットがエラーの検出された基本フレーム２０１を記憶しておく構成としてもよい。 In this embodiment, the case where the CPU unit 1 and the intelligent function unit 100 have the same configuration has been described. However, one unit transmits the basic frame 202 with CRC via the serial bus 200, and the other unit The unit may detect an error in the CRC-added basic frame 202, and the one unit may store the basic frame 201 in which the error is detected.

このように実施の形態によれば、実機におけるエラーレートを正確かつ定量的に把握できるため、基板（ベース５０１，５０２）のパターン配線の調整、ケーブルやコネクタなどの通信経路を含めた回路の調整を、容易かつ的確に実施することが可能となる。 As described above, according to the embodiment, the error rate in an actual machine can be accurately and quantitatively determined. Therefore, adjustment of the pattern wiring of the board (bases 501 and 502) and adjustment of a circuit including a communication path such as a cable and a connector are possible. Can be carried out easily and accurately.

また、シリアルバス２００の伝送レートや伝送距離などの通信の安定度の評価を、短時間で実現することができるため、シリアルバス２００の開発が容易になり、ＣＰＵユニット１、インテリジェント機能ユニット１００を含んで構成されるプログラマブルロジックコントローラの早期市場投入が可能になる。また、市場で発生したエラー発生頻度が分かるため、市場（実使用）でのシリアルバス２００のノイズの影響など、ユーザ使用環境がシステムに与える影響度を把握することができ、市場での生産設備の早期立ち上げやトラブル時の早期復旧が可能となる。 In addition, since it is possible to evaluate the stability of communication such as the transmission rate and transmission distance of the serial bus 200 in a short time, the development of the serial bus 200 is facilitated, and the CPU unit 1 and the intelligent function unit 100 are installed. The programmable logic controller configured to be included can be put on the market at an early stage. In addition, since the frequency of errors occurring in the market can be known, it is possible to ascertain the degree of influence that the user usage environment has on the system, such as the effects of serial bus 200 noise in the market (actual use). It is possible to start up the system early and to recover quickly in case of trouble.

以上のように、本発明にかかるプログラマブルロジックコントローラは、シリアルバス上の伝送エラーの検出や記録に適している。 As described above, the programmable logic controller according to the present invention is suitable for detection and recording of transmission errors on the serial bus.

本発明にかかるプログラマブルロジックコントローラのＣＰＵユニットとインテリジェント機能ユニット間のシステム構成を示す図である。It is a figure which shows the system configuration | structure between the CPU unit and intelligent function unit of the programmable logic controller concerning this invention. ベース上にシリアルバスとパラレルバスを敷設した場合のシステム構成を示す図である。It is a figure which shows the system configuration | structure at the time of laying a serial bus and a parallel bus on a base. ベース上にパラレルバスを敷設しＣＰＵユニットとインテリジェント機能ユニットをケーブルで接続した場合のシステム構成を示す図である。It is a figure which shows the system configuration | structure at the time of laying a parallel bus on a base and connecting a CPU unit and an intelligent function unit with a cable. メモリマップの構成の一例を示す図である。It is a figure which shows an example of a structure of a memory map. 基本フレームおよびＣＲＣ付き基本フレームの構成を示す図である。It is a figure which shows the structure of a basic frame and a basic frame with CRC. エラーフレーム格納メモリの構成を示す図である。It is a figure which shows the structure of an error frame storage memory.

符号の説明Explanation of symbols

１ＣＰＵユニット
１０，１１０ＭＰＵ
１５，１１５ローカルバス
２０，１２０実行ユニット
２１，１２１デコード回路
２２，１２２比較回路
２３，１２３フレームレジスタ
２４，１２４フレーム番号レジスタ
３０，１３０送信バッファ
３１，４１，１３１，１４１パラレルシリアル変換回路
３２，１３２符号化回路
３３，１３３差動送信バッファ
３５，４５，１３５，１４５ＣＲＣコード生成回路
３６，１３６リトライバッファ
４０，１４０受信バッファ
４２，１４２復号化回路
４３，１４３差動受信バッファ
５０，８１，１５０，１８１コネクタ
６０，１６０シリアルバス回路
８０，１８０パラレルバス回路
８２，１８２デュアルポートメモリ
９０，１９０エラーフレーム格納メモリ
１００インテリジェント機能ユニット
２０１基本フレーム
２０２ＣＲＣ付き基本フレーム
４００メモリマップ
４０１シリアルバス領域
５０１，５０２ベース
５１０電源ユニット
５２０Ｉ／Ｏユニット

1 CPU unit 10,110 MPU
15, 115 Local bus 20, 120 Execution unit 21, 121 Decoding circuit 22, 122 Comparison circuit 23, 123 Frame register 24, 124 Frame number register 30, 130 Transmission buffer 31, 41, 131, 141 Parallel serial conversion circuit 32, 132 Encoding circuit 33, 133 Differential transmission buffer 35, 45, 135, 145 CRC code generation circuit 36, 136 Retry buffer 40, 140 Reception buffer 42, 142 Decoding circuit 43, 143 Differential reception buffer 50, 81, 150, 181 Connector 60, 160 Serial bus circuit 80, 180 Parallel bus circuit 82, 182 Dual port memory 90, 190 Error frame storage memory 100 Intelligent function unit 201 Basic frame 2 2 CRC with basic frame 400 memory map 401 serial bus region 501 base 510 power supply unit 520 I / O unit

Claims

第１のユニットと、前記第１のユニットにシリアルバスおよびパラレルバスで接続された第２のユニットと、を備え、前記第１のユニットと第２のユニットとの間のシリアルバス上のエラーを検出するプログラマブルロジックコントローラにおいて、
前記第１のユニットは、
前記第２のユニットに送信する第１の送信データを記憶しておく第１の送信データ記憶部と、
前記第１の送信データ毎のＣＲＣコードを送信側ＣＲＣコードとして生成する第１の送信側ＣＲＣコード生成部と、
前記第２のユニットに送信する第１の送信データを識別する識別番号を送信側識別番号として生成し当該第１の送信データに付加する第１の識別番号付加部と、
前記識別番号付加部が付加した送信側識別番号を前記第１の送信データと対応付けて記憶する第１の送信側識別番号記憶部と、
を備え、
前記第２のユニットは、
前記第１のユニットから受信した第１の送信データのＣＲＣコードを受信側ＣＲＣコードとして生成する第１の受信側ＣＲＣコード生成部と、
前記受信側ＣＲＣコードと前記送信側ＣＲＣコードを比較して前記第１のユニットと第２のユニットとの間のシリアルバス上のエラーを検出する第１のＣＲＣ比較部と、
前記第１のＣＲＣ比較部によってシリアルバス上のエラーが検出された送信側ＣＲＣコードに対応する第１の送信データを格納する第１のエラーデータ格納部と、
前記第１のＣＲＣ比較部がシリアルバス上のエラーを検出した際に、前記第１のユニットにエラー通知を行う第１のエラー通知部と、
前記第１のＣＲＣ比較部によってシリアルバス上のエラーが検出された送信側ＣＲＣコードに対応する第１の送信データを識別する識別番号をエラー識別番号として格納する第１のエラー識別番号記憶部と、
を備え、
前記第１のユニットは前記第１の送信データおよび前記送信側ＣＲＣコードを前記シリアルバスを介して前記第２のユニットに送信するとともに、前記第２のユニットは前記エラー通知を前記パラレルバスを介して前記第１のユニットに送信し、
前記第１のユニットは、前記第２のユニットから前記エラー通知を受けると前記パラレルバスを介して前記第１のエラーデータ格納部が格納する第１の送信データとともに前記第１のエラー識別番号記憶部が格納するエラー識別番号を読み出し、該読み出したエラー識別番号および前記第１の送信側識別番号記憶部が記憶する送信側識別番号に基づいて、前記読み出した第１の送信データと前記読み出した第１の送信データに対応する前記第１の送信データ記憶部内の第１の送信データとを対応付けて記憶することを特徴とするプログラマブルロジックコントローラ。 A first unit; and a second unit connected to the first unit by a serial bus and a parallel bus, wherein errors on the serial bus between the first unit and the second unit are detected. In the programmable logic controller to detect,
The first unit is:
A first transmission data storage unit for storing first transmission data to be transmitted to the second unit;
A first transmission side CRC code generation unit that generates a CRC code for each of the first transmission data as a transmission side CRC code;
A first identification number adding unit that generates an identification number for identifying first transmission data to be transmitted to the second unit as a transmission side identification number and adds the identification number to the first transmission data;
A first transmission side identification number storage unit that stores the transmission side identification number added by the identification number addition unit in association with the first transmission data;
With
The second unit is
A first reception side CRC code generation unit for generating a CRC code of the first transmission data received from the first unit as a reception side CRC code;
A first CRC comparator for comparing the receiving CRC code and the transmitting CRC code to detect an error on the serial bus between the first unit and the second unit;
A first error data storage unit for storing first transmission data corresponding to a transmission side CRC code in which an error on the serial bus is detected by the first CRC comparison unit;
A first error notification unit that notifies the first unit of an error when the first CRC comparison unit detects an error on the serial bus;
A first error identification number storage unit for storing, as an error identification number, an identification number for identifying first transmission data corresponding to the transmission side CRC code in which an error on the serial bus is detected by the first CRC comparison unit; ,
With
The first unit transmits the first transmission data and the transmission side CRC code to the second unit via the serial bus, and the second unit sends the error notification via the parallel bus. To the first unit,
When the first unit receives the error notification from the second unit, the first unit stores the first error identification number together with the first transmission data stored in the first error data storage unit via the parallel bus. The error identification number stored in the storage unit is read, and based on the read error identification number and the transmission side identification number stored in the first transmission side identification number storage unit, the read first transmission data and the read A programmable logic controller, wherein the first transmission data in the first transmission data storage unit corresponding to the first transmission data is stored in association with each other.

前記第２のユニットは、
前記第１のユニットに送信する第２の送信データを記憶する第２の送信データ記憶部と、
前記第２の送信データ毎のＣＲＣコードを送信側ＣＲＣコードとして生成する第２の送信側ＣＲＣコード生成部と、
をさらに備え、
前記第１のユニットは、
前記第２のユニットから受信した第２の送信データのＣＲＣコードを受信側ＣＲＣコードとして生成する第２の受信側ＣＲＣコード生成部と、
前記受信側ＣＲＣコードと前記送信側ＣＲＣコードを比較して前記第２のユニットと第１のユニットとの間のシリアルバス上のエラーを検出する第２のＣＲＣ比較部と、
前記第２のＣＲＣ比較部によってシリアルバス上のエラーが検出された送信側ＣＲＣコードに対応する第２の送信データを格納する第２のエラーデータ格納部と、
前記第２のＣＲＣ比較部がシリアルバス上のエラーを検出した際に、前記第２のユニットにエラー通知を行う第２のエラー通知部と、
をさらに備え、
前記第２のユニットは前記第２の送信データおよび前記送信側ＣＲＣコードを前記シリアルバスを介して前記第１のユニットに送信するとともに、前記第１のユニットは前記エラー通知を前記パラレルバスを介して前記第２のユニットに送信し、
前記第２のユニットは、前記第１のユニットから前記エラー通知を受けると前記パラレルバスを介して前記第２のエラーデータ格納部が格納する第２の送信データを読み出して、該読み出した第２の送信データと前記読み出した第２の送信データに対応する前記第２の送信データ記憶部内の第２の送信データとを対応付けて記憶することを特徴とする請求項１に記載のプログラマブルロジックコントローラ。 The second unit is
A second transmission data storage unit for storing second transmission data to be transmitted to the first unit;
A second transmission side CRC code generation unit that generates a CRC code for each of the second transmission data as a transmission side CRC code;
Further comprising
The first unit is:
A second reception side CRC code generation unit that generates a CRC code of the second transmission data received from the second unit as a reception side CRC code;
A second CRC comparator for comparing the receiving CRC code and the transmitting CRC code to detect an error on the serial bus between the second unit and the first unit;
A second error data storage unit that stores second transmission data corresponding to a transmission side CRC code in which an error on the serial bus is detected by the second CRC comparison unit;
A second error notification unit for notifying the second unit of an error when the second CRC comparison unit detects an error on the serial bus;
Further comprising
The second unit transmits the second transmission data and the transmission side CRC code to the first unit via the serial bus, and the first unit sends the error notification via the parallel bus. To the second unit,
When the second unit receives the error notification from the first unit, the second unit reads the second transmission data stored in the second error data storage unit via the parallel bus, and reads the read second data. 2. The programmable logic controller according to claim 1, wherein the transmission data and the second transmission data in the second transmission data storage unit corresponding to the read second transmission data are stored in association with each other. .

前記第２のユニットは、
前記第１のユニットに送信する第２の送信データを識別する識別番号を送信側識別番号として生成し当該第２の送信データに付加する第２の識別番号付加部と、
前記識別番号付加部が付加した送信側識別番号を前記第２の送信データと対応付けて記憶する第２の送信側識別番号記憶部と、
をさらに備え、
前記第１のユニットは、
前記第２のＣＲＣ比較部によってシリアルバス上のエラーが検出された送信側ＣＲＣコードに対応する第２の送信データを識別する識別番号をエラー識別番号として格納する第２のエラー識別番号記憶部をさらに備え、
前記第２のユニットは、前記第２のエラーデータ格納部が格納する第２の送信データとともに前記第２のエラー識別番号記憶部が格納するエラー識別番号を読み出し、該読み出したエラー識別番号および前記第２の送信側識別番号記憶部が記憶する送信側識別番号に基づいて、前記読み出した第２の送信データと前記第２の送信データ記憶部が記憶する第２の送信データとを対応付けし記憶することを特徴とする請求項２に記載のプログラマブルロジックコントローラ。 The second unit is
A second identification number adding unit that generates an identification number for identifying the second transmission data to be transmitted to the first unit as a transmission side identification number and adds the identification number to the second transmission data;
A second transmission side identification number storage unit for storing the transmission side identification number added by the identification number addition unit in association with the second transmission data;
Further comprising
The first unit is:
A second error identification number storage unit for storing, as an error identification number, an identification number for identifying second transmission data corresponding to a transmission side CRC code in which an error on the serial bus is detected by the second CRC comparison unit; In addition,
The second unit reads the error identification number stored in the second error identification number storage unit together with the second transmission data stored in the second error data storage unit, and the read error identification number and the Based on the transmission side identification number stored in the second transmission side identification number storage unit, the read second transmission data is associated with the second transmission data stored in the second transmission data storage unit. The programmable logic controller according to claim 2, wherein the programmable logic controller is stored.