JP4454890B2

JP4454890B2 - Decoding circuit and communication device

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Publication number: JP4454890B2
Application number: JP2001203652A
Authority: JP
Inventors: 浩嗣小倉; 芳浩丹野
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2001-07-04
Filing date: 2001-07-04
Publication date: 2010-04-21
Anticipated expiration: 2021-07-04
Also published as: JP2003018021A

Description

【０００１】
【発明の属する技術分野】
本発明は、多数決論理判定法および最尤系列推定法のいずれでも復号可能な所定の符号化方式で符号化された符号化ビット列から前記元ビット列の復号を行う復号回路および通信装置に関する。
【０００２】
【従来の技術】
Reed-Muller符号（Reed-Muller符号）は、多数決論理判定法および最尤系列推定法のいずれでも復号が可能な符号である。多数決論理判定法は、簡易な回路構成で実現出来るため、広く採用されている。しかしながら多数決論理判定法は、最尤系列推定法と比較すると性能的に劣る。
【０００３】
最尤系列推定法は、送信される可能性のある全てのパターンを符号化したレプリカを生成し、受信信号とレプリカとの相関をとり、比較することで実現される。しかしながら、元ビット列のビット数が多くなると、比較すべきデータ系列の数（レプリカの数）が飛躍的に多くなり、相関・比較の回数が増大する。例えば、符号化するビット数が３ビットであれば、たかだか２³＝８回の比較を行えば良いが、３０ビットともなれば、２³⁰＝約１０億回の比較が必要となってしまう。
【０００４】
このため、最尤系列推定法による復号回路は、元ビット列のビット数が多いときには、回路規模が大きくなってしまうとともに、非常に高速のクロックを用いて回路を動作させなければならないことから消費電力増加を招く。
【０００５】
さらに最尤系列推定法では、尤度の最大のものを選択するという方式であるから、レプリカの数が多くなるほど判定を誤る確率も高くなるため、元ビット列のビット数が多くなるほど、一般的には多数決論理判定法との性能差が小さくなる。
【０００６】
このような事情から、元ビット列のビット数が多いのであれば、多数決論理判定法が一般的に使用される。
【０００７】
ところで、IMT-2000規格である3GPP規格TS25.212で規定されるＴＦＣＩ（Transport Format Combination Indicator）は、Reed-Muller符号を用いて符号化されて伝送される。このＴＦＣＩは、１０ビットのビット列であって、ＴＦＣＩの復調には前述のような一般論に従って多数決論理判定法が使用されることになる。
【０００８】
さて、ＴＦＣＩは１０ビットであるから最大で１０２４パターンを有するのであるが、IMT-2000のシステムではＴＦＣＩの１０２４パターンのうちのいくつを実際に使用するかが、基地局毎で任意に設定可能となっている。すなわち、実際には１０ビットのビット列が伝送されていても、使用されるパターンは１０２４パターンよりも少ない数に制限される場合があるのである。そしてＴＦＣＩの使用パターン数が少くなれば最尤系列推定法では性能が飛躍的に向上するが、多数決論理判定法ではReed-Muller符号の性質を利用しているため、たとえ使用パターン数が減少しても処理内容は変わらず、性能改善効果は得られない。例えば使用パターン数を８パターン程度とした場合、最尤系列推定法では多数決論理判定法と比較し特定の条件下では２桁以上の性能改善が可能である。つまり、ＴＦＣＩの使用パターン数が少ないほど、最尤系列推定法に対する性能低下が顕著となってしまう。
【０００９】
とはいえ、このようなＴＦＣＩの使用パターン数が少ない場合に備えて最尤系列推定法を採用したのでは、使用パターン数が多いときにも対応できるように複雑かつ大消費電力の回路が必要となってしまう。
【００１０】
【発明が解決しようとする課題】
以上のように元ビット列の使用パターン数が可変である場合には、多数決論理判定法および最尤系列推定法のいずれを採用した場合であっても、常に効率的な復号を行うことが困難であった。
【００１１】
本発明はこのような事情を考慮してなされたものであり、その目的とするところは、元ビット列の使用パターン数の大小に拘わらずに常に効率的な復号を行うことを簡易な構成で実現可能とすることにある。
【００１２】
【課題を解決するための手段】
以上の目的を達成するために第１の本発明は、ｉビットにより取り得る２ⁱパターンのうちので使用されるパターン数が変化する元ビット列を多数決論理判定法および最尤系列推定法のいずれでも復号可能な所定の符号化方式で符号化してなる符号化ビット列から前記元ビット列の復号を行うために、前記多数決論理判定法により復号を行う第１復号手段と、前記最尤系列推定法により復号を行う第２復号手段と、例えば通信装置では通信網からの通知に基づいて判定した使用されるパターン数が所定のしきい値以上であるときには前記第１復号手段に、また前記使用されるパターン数が前記しきい値よりも小さいときには前記第２復号手段にそれぞれ復号を行わせる制御手段とを備えた。
【００１３】
このような手段を講じたことにより、元ビット列として使用されるパターン数が所定のしきい値以上であるときには第１復号手段により多数決論理判定法により、また前記使用されるパターン数が前記しきい値よりも小さいときには第２復号手段により最尤系列推定法によりそれぞれ符号化ビット列から前記元ビット列の復号がなされる。従って、元ビット列において比較的多数のパターンが使用され得る状況下においては、多数決論理判定法による簡易な処理により十分な性能での復号が実現され、また比較的少ないパターンしか使用されない状況下においては、最尤系列推定法により良好な性能が達成される。そして第２復号手段は少ないパターン数の元ビット列にのみ対応すれば良い。
【００１４】
また前記目的を達成するために第２の本発明は、ｉビット（ただし、ｉ＝ｊ＋ｋ）により取り得る２ⁱパターンのうちで使用されるパターンの数が変化する元ビット列を、この元ビット列のうちの所定のｊビット分の第１部分に対応するビット列は多数決論理判定法および最尤系列推定法のいずれでも復号可能な第１符号をなし、残りのｋビット分の第２部分に対応するビット列は前記第１符号とは異なる所定の第２符号であってその第２符号が前記第２部分のパターンに応じた所定のパターンをなす生成行列を掛け合わせて線形符号化してなるｍビットの符号化ビット列から前記元ビット列を復号するために、前記符号化ビット列を記憶する記憶手段と、ｋビットのビット列を、２^kパターンのそれぞれで出力する第１ビット列出力手段と、この第１ビット列出力手段により出力される各パターンのビット列のそれぞれについて、そのビット列に対応した前記第２符号に応じた所定のパターンのｍビットのビット列を出力する第２ビット列出力手段と、この第２符号除去ビット列出力手段が出力する各ビット列のそれぞれに基づいて、前記記憶手段に記憶されている符号化ビット列からの除去試行手段と、この除去試行手段により前記第２符号の影響の除去が試みられた後の各符号化ビット列についてそれぞれ多数決論理判定法で前記第１部分の復号を行う多数決判定手段と、前記元ビット列として使用され得る全てのパターンのビット列をそれぞれ出力する第３ビット列出力手段と、複数のパターンのｉビットのビット列のそれぞれに対して前記線形符号化を行う符号化手段と、この符号化手段により得られる複数の符号化ビット列のそれぞれと前記記憶手段に記憶されている符号化ビット列との相関を検出する相関検出手段と、この相関検出手段により検出される相関が最も大きくなる前記符号化ビット列が前記符号化手段により得られる入力ビット列のパターンを判定する判定手段と、前記多数決判定手段により復号されたビット列を前記第１部分とするとともに前記第１ビット列出力手段により出力されるビット列を前記第２部分とするｉビットのビット列および前記第３ビット列出力手段が出力するｉビットのビット列を選択的に前記符号化手段へと与える選択手段と、例えば通信装置では通信網からの通知に基づいて判定した使用されるパターン数が所定のしきい値以上であるときには前記多数決判定手段により復号されたビット列を前記第１部分とするとともに前記第１ビット列出力手段により出力されるビット列を前記第２部分とするｉビットのビット列を、また前記使用されるパターン数が前記しきい値よりも小さいときには前記第３ビット列出力手段が出力するｉビットのビット列をそれぞれ前記選択手段に選択させる制御手段とを備えた。
【００１５】
このような手段を講じたことにより、元ビット列として使用されるパターン数が所定のしきい値以上であるときには、多数決論理判定法による復号を基本とし、第２符号に関する復号についてのみ最尤系列推定法により行われて符号化ビット列から元ビット列の復号が行われる。また元ビット列として使用されるパターン数が所定のしきい値よりも少ない時には、最尤系列推定法のみにより符号化ビット列から元ビット列の復号が行われる。そして最尤系列推定法に基づく処理は、同一の符号化手段、相関検出手段および判定手段を共用してなされる。従って、元ビット列において比較的多数のパターンが使用され得る状況下においては、一部の少ないパターンのみ取り得る部分についての復号にのみ最尤系列推定法を用いることで基本的には多数決論理判定法による簡易な処理により十分な性能での復号が実現され、また比較的少ないパターンしか使用されない状況下においては、最尤系列推定法により良好な性能が達成される。そして両状況下での最尤系列推定法での処理は、共通の処理系により行われる。
【００１６】
また第３の本発明は、前記第２の発明において、ｉビットのビット列をそのパターンを変化させつつ順次出力するカウンタを備え、かつ前記制御手段が、前記使用されるパターン数が所定のしきい値以上であるときにはｉビットのビット列のうちの所定のｋビットのパターンが２^kパターンのそれぞれとなるように前記カウンタを動作させることで前記カウンタを前記第１ビット列出力手段として機能させ、また前記使用されるパターン数が前記しきい値よりも小さいときにはｉビットのビット列が前記元ビット列として使用され得る全てのパターンのそれぞれとなるように前記カウンタを動作させることで前記カウンタを前記第３ビット列出力手段として機能させるようにした。
【００１７】
このような手段を講じたことにより、１つのカウンタが、制御手段の制御の下に第１ビット列出力手段および第３ビット列出力手段のそれぞれとして機能する。従って、第１ビット列出力手段および第３ビット列出力手段も、１つのカウンタを共用して実現される。
【００１８】
【発明の実施の形態】
以下、図面を参照して本発明の実施形態につき説明する。
【００１９】
図１は、本発明を適用して構成されたＣＤＭＡ移動通信端末の構成を示す機能ブロック図である。
【００２０】
この図に示すように本実施形態のＣＤＭＡ移動通信端末は、アンテナ１、無線部２、ＣＤＭＡ信号処理部３、圧縮伸長処理部４、ＰＣＭ符号処理部５、通話部６、ユーザインタフェース部７、記憶部８、タイミング回路９および制御部１０を有している。無線部２はさらに、アンテナ共用器（ＤＵＰ）２１、受信回路（ＲＸ）２２、周波数シンセサイザ（ＳＹＮ）２３および送信回路（ＴＸ）２４を有する。ＣＤＭＡ信号処理部３はさらに、受信処理部３１、ＴＦＣＩ復号回路３２および送信処理部３３を有する。通話部６はさらに、受話増幅器６１、スピーカ６２、マイクロホン６３および送話増幅器６４を有する。ユーザインタフェース部７はさらに、入力部７１および表示部７２を有する。
【００２１】
図示しない基地局から送信された無線信号は、アンテナ１で受信されたのち無線部２に入力される。無線部２では、上記無線信号をアンテナ共用器２１を介して受信回路２２に入力し、この受信回路２２において周波数シンセサイザ２３から出力された受信局部発振信号とミキシングして中間周波信号に周波数変換する。なお、上記周波数シンセサイザ２３から発生される受信局部発振信号の周波数は、制御部１０から出力される制御信号によって設定される。
【００２２】
上記受信中間周波信号はＣＤＭＡ信号処理部３の受信処理部３１に入力される。受信処理部３１では、上記受信中間周波信号を先ず受信チャネルに割り当てられた拡散符号により逆拡散処理し、続いて例えばＱＰＳＫ（Quadrature Phase Shift Keying）変調方式に対応する直交復調を行い、これによりデータレートに応じた所定のフォーマットの復調データに変換する。そしてこの変換された復調データを圧縮伸長処理部４に入力するとともに、ＴＦＣＩ復号回路３２へも入力する。ＴＦＣＩ復号回路３２では、上記復調データに含まれる符号化された状態のＴＦＣＩ（以下、符号化ＴＦＣＩと称する）を抽出して、元のＴＦＣＩ（以下、元ＴＦＣＩと称する）を復号する。そしてＴＦＣＩ復号回路３２は、復号した元ＴＦＣＩを制御部１０に通知する。
【００２３】
圧縮伸長処理部４は、上記ＣＤＭＡ信号処理部３から出力された復調データに対し、制御部１０から通知される受信データレートに応じた伸長処理を施したのち、ビタビ復号などを用いた復号処理および誤り訂正復号処理を行って、ベースバンドの受信音声データまたは受信パケットデータを再生する。そして、受信音声データはＰＣＭ符号処理部５へ、また電子メールなどの受信パケットデータは制御部１０へそれぞれ出力する。
【００２４】
ＰＣＭ符号処理部５は、圧縮伸長処理部４から出力された受信音声ディジタルデータをＰＣＭ復号してアナログ受話信号を出力する。このアナログ受話信号は、通話部６の受話増幅器６１で増幅されたのちスピーカ６２より拡声出力される。
【００２５】
一方、通話部６のマイクロホン６３に入力された話者の入力音声信号は、送話増幅器６４により適正レベルまで増幅されたのち、ＰＣＭ符号処理部５へと与えられる。そして入力音声信号は、ＰＣＭ符号処理部５にてＰＣＭ符号化処理が施され、送信音声データとして圧縮伸長処理部４に入力される。また、制御部１０において作成された電子メールなどのパケットデータは、制御部１０から圧縮伸長処理部４に入力される。
【００２６】
圧縮伸長処理部４は、ＰＣＭ符号処理部５から出力された送信音声データより入力音声成分をその重要度に応じてCLASS A，CLASS B，CLASS Cの３つの送信音声データに分離する。そして圧縮伸長処理部４は、各送信音声データのエネルギー量を検出し、この検出結果に基づいておのおののデータレートを決定する。そして、上記各送信音声データを上記データレートに応じたフォーマットの信号にＡＭＲ（Adaptive Multi Rate）により圧縮し、さらに例えば畳み込み符号化による誤り訂正符号化処理を施したのちＣＤＭＡ信号処理部３へ出力する。これに対し、パケットデータ送信時には、制御部１０から出力された送信パケットデータに対し例えばTurbo符号化により誤り訂正符号化処理を施してＣＤＭＡ信号処理部３へ出力する。
【００２７】
ＣＤＭＡ信号処理部３の送信処理部３３は、上記圧縮伸長処理部４から個々に与えられる各種伝送チャネルの送信データを多重化する。また送信処理部３３は、これら各種伝送チャネルの多重形態に応じたＴＦＣＩを選定して、これを送信データに付加する。さらに送信処理部３３は、この多重化後の送信データにより搬送波信号を例えばＱＰＳＫ変調し、この変調された搬送波信号に対して、送信チャネルごとに割り当てられたＰＮ符号を用いてスペクトラム拡散処理を施す。そして、これにより拡散符号化された送信信号を無線部２の送信回路２４へ出力する。
【００２８】
送信回路２４は、上記拡散符号化された送信信号を、周波数シンセサイザ２３から発生される送信局部発振信号と合成して無線周波信号に周波数変換する。そして、送信回路２４は、制御部１０により通知される送信データレートに基づいて、上記無線周波信号の有効部分だけを高周波増幅し、送信無線周波信号として出力する。この送信回路２４から出力された送信無線周波信号は、アンテナ共用器２１を介してアンテナ１に供給され、このアンテナ１から接続中の基地局へ向けて送信される。
【００２９】
ユーザインタフェース部７の入力部７１には、ダイヤルキーや発信キー、電源キー、終了キー、音量調節キー、モード指定キーなどのキー群が設けられている。そしてこの入力部７１は、これらのキーの押下によるユーザ指示を入力する。また表示部７２には、ＬＣＤ表示器やＬＥＤランプが設けられている。ＬＣＤ表示器には、通信相手の端末の電話番号や自端末の動作状態をはじめ、送受信メールなどが表示される。またＬＥＤランプは、図示しないバッテリのDischarge状態を表示するために使用される。
【００３０】
記憶部８は、例えばフラッシュメモリなどを用いてなり、各種の設定情報や受信したメールデータや画像データ、あるいは本装置で作成されたメールデータが画像データなど、さまざまなデータを記憶保持する。
【００３１】
タイミング回路９は、所定速度の基準クロックを発生し、この基準クロックを制御部１０をはじめ動作クロックを必要とする端末内の各回路部に供給する。
【００３２】
制御部１０は、例えばプロセッサを主体としてなり、ソフトウェア処理により各部の制御処理を行うことで、ＣＤＭＡ移動通信端末としての動作を実現する。また制御部１０は、電子メールの送受信機能や、インターネットアクセスのためのブラウザ機能を実現するためのデータ処理も行う。さらに制御部１０は、判定手段をソフトウェア処理により実現する。この判定手段は、基地局からの通知に基づいてＴＦＣＩの使用パターン数を判定し、ＴＦＣＩ復号回路３２に通知する。
【００３３】
（第１の実施形態）
ところでＣＤＭＡ信号処理部３のＴＦＣＩ復号回路３２は、第１実施形態においては図２に示すような構成をなしている。なお図２において、図１と同一部分には同一符号を付し、その詳細な説明は省略する。
【００３４】
この図に示すように本実施形態におけるＴＦＣＩ復号回路３２は、抽出部３２１、多数決判定回路３２２、最尤系列推定回路３２３、セレクタ３２４，３２５および復号制御回路３２６を有している。
【００３５】
抽出部３２１は、受信処理部３１から与えられる復調データに含まれる符号化符号化ＴＦＣＩを抽出する。
【００３６】
多数決判定回路３２２は、周知の多数決論理判定法により抽出部３２１から与えられる符号化ＴＦＣＩの復号を行う。そして多数決判定回路３２２は、復号の結果得られる元ＴＦＣＩを制御部１０に通知するべく出力する。すなわちこの多数決判定回路３２２は、第１復号手段として機能する。
【００３７】
最尤系列推定回路３２３は、周知の最尤系列推定法により抽出部３２１から与えられる符号化ＴＦＣＩの復号を行う。そして最尤系列推定回路３２３は、復号の結果得られる元ＴＦＣＩを制御部１０に通知するべく出力する。すなわちこの最尤系列推定回路３２３は、第２復号手段として機能する。
【００３８】
セレクタ３２４，３２５は、連動して動作し、多数決判定回路３２２および最尤系列推定回路３２３のいずれか一方を選択する。そしてセレクタ３２４は、抽出部３２１から出力される符号化ＴＦＣＩを多数決判定回路３２２および最尤系列推定回路３２３のいずれかに選択的に与える。またセレクタ３２５は、多数決判定回路３２２および最尤系列推定回路３２３の出力を選択的に制御部１０へと出力する。
【００３９】
復号制御回路３２６は、例えばプロセッサを有して構成されていて、ファームウェア処理により多数決判定回路３２２、最尤系列推定回路３２３、セレクタ３２４，３２５および復号制御回路３２６を制御する制御手段として機能する。すなわち復号制御回路３２６は、制御部１０から通知される使用パターン数に基づいて多数決判定回路３２２および最尤系列推定回路３２３の一方を選択し、その選択した回路を動作させるとともにその回路側をセレクタ３２４，３２５に選択させる。
【００４０】
次に以上のように構成されたＣＤＭＡ移動通信端末の動作につき説明する。なお、音声通話や、電子メール送受信、インターネットアクセス通信などのような通信動作などのようなＣＤＭＡ移動通信端末における周知の動作は既存のＣＤＭＡ移動通信端末と同様に行われるのでその詳細な説明は省略し、ここではＴＦＣＩの受信に拘わる動作について詳しく説明することする。
【００４１】
送信側では、所定のＴＦＣＩがReed-Muller符号を用いて線形符号化される。ＴＦＣＩは１０ビットのビット列とする。これを（32，10）の２次Reed-Muller符号により符号化されているとする。従って、符号化ＴＦＣＩは、３２ビットのビット列をなす。
【００４２】
さて、１０ビットのＴＦＣＩで取り得る１０２４パターンのうち、いくつのパターンを有効とするかは通信を行うサービス種別毎に決められていて、予め制御チャネル等で基地局から端末に通知されている。そこで制御部１０は、この基地局からの通知に基づいて使用パターン数を判定する。そして制御部１０は、現在の使用パターン数をＴＦＣＩ復号回路３２へと通知する。
【００４３】
さてＴＦＣＩ復号回路３２にて復号制御回路３２６は、所定の時間間隔毎などの所定タイミング毎に図３に示す制御処理を実行する。
【００４４】
すなわちこの制御処理において復号制御回路３２６はまず、制御部１０から通知されるＴＦＣＩの使用パターン数を取得する（ステップＳＴ１）。そして復号制御回路３２６は、その取得した使用パターン数が予め定められたしきい値以上であるか否かを確認する（ステップＳＴ２）。
【００４５】
ここで使用パターン数がしきい値以上であることを確認したならば復号制御回路３２６は続いて、最尤系列推定回路３２３が現在起動中であるか否かを確認し（ステップＳＴ３）、最尤系列推定回路３２３が起動中である場合にはセレクタ３２４，３２５を多数決判定回路３２２を選択するように切り換えさせるとともに、多数決判定回路３２２を起動する（ステップＳＴ４）。なお、最尤系列推定回路３２３は、そのまま動作状態を維持させても良いが、動作を停止させて消費電力の低減を図るようにしても良い。
【００４６】
そしてこのような切り換えが済んだ場合、あるいは最尤系列推定回路３２３が起動中ではないこと、すなわち多数決判定回路３２２が既に起動中であることをステップＳＴ３で確認したならば、復号制御回路３２６はこれをもって今回の制御処理を終了する。
【００４７】
これに対して、使用パターン数がしきい値よりも小さいことをステップＳＴ２で確認したならば復号制御回路３２６は続いて、多数決判定回路３２２が現在起動中であるか否かを確認し（ステップＳＴ５）、多数決判定回路３２２が起動中である場合にはセレクタ３２４，３２５を最尤系列推定回路３２３を選択するように切り換えさせるとともに、最尤系列推定回路３２３を起動する（ステップＳＴ６）。なお、多数決判定回路３２２は、そのまま動作状態を維持させても良いが、動作を停止させて消費電力の低減を図るようにしても良い。
【００４８】
そしてこのような切り換えが済んだ場合、あるいは多数決判定回路３２２が起動中ではないこと、すなわち最尤系列推定回路３２３が既に起動中であることをステップＳＴ３で確認したならば、復号制御回路３２６はこれをもって今回の制御処理を終了する。
【００４９】
以上のように本実施形態によれば、ＴＦＣＩの使用パターン数が比較的多い場合には、多数決判定回路３２２により多数決論理判定法による復号がなされる。またＴＦＣＩの使用パターン数が比較的少ない場合には、最尤系列推定回路３２３により最尤系列推定法により復号がなされる。従って、多数のパターンが使用され得る状況下においては、多数決論理判定法による簡易な処理により、十分な性能での復号が実現される。少ないパターンしか使用されない状況下においては、最尤系列推定法により良好な性能が達成される。そして最尤系列推定回路３２３は、少ない数のパターンにのみ対応するように構成すればよいから、その回路規模および消費電力を小さくすることが可能である。
【００５０】
なおしきい値は、多数決論理判定法と最尤系列推定法とでの性能差の使用パターン数に応じた変化具合や、使用パターン数に応じた最尤系列推定回路３２３の回路規模をそれぞれ考慮して適切に設定することが望ましい。
【００５１】
（第２の実施形態）
ところで、3GPP規格TS25.211に規定されるＴＦＣＩ符号化法は、基本的には上述のような２時のReed-Muller符号を用いてなる生成行列による線形符号化であるが、より具体的に言うならば、Reed-Muller符号は、生成行列を構成する１０ビットづつの各ビット列のうちの上位６ビットのみとなっている。そして残りの４ビットには、MASK符号が用いられる。このMASK符号は、ＴＦＣＩの下位４ビットのパターンに応じた固定的なパターンのビット列が用意されていて、符号化するべきＴＦＣＩの下位４ビットのパターンに対応するビット列が選択的に使用される。従ってこのMASK符号は、多数決論理判定法による復号が行えないのである。
【００５２】
そこで3GPP規格TS25.211に準拠した符号化ＴＦＣＩの復号のためには、前述の第１実施形態における多数決判定回路３２２は、実際には図４に示すような構成がとられる。
【００５３】
すなわち、メモリ３２７に記憶しておいた符号化ＴＦＣＩに対し、カウンタ３２８によりそのパターンを順次変化させつつ仮想的に出力される下位４ビットのそれぞれに応じたパターンのビット列としてMASK信号発生器３２９により発生されるMASK信号を、乗算器３３０により乗算することで、元ＴＦＣＩの下位４ビットの全てのパターンについて、MASK符号の影響の除去を試みる。そして乗算器３３０の出力に関して、元ＴＦＣＩの上位６ビットについての復号を、周知の多数決論理判定法によって多数決判定回路３３１により行う。そうすると、符号化ＴＦＣＩの生成時に使用されたMASK符号に応じた適切なMASK信号がMASK信号発生器３２９から出力されているタイミングでのみ、多数決判定回路３３１で正しい復号が行え、真の元ＴＦＣＩの上位６ビットが多数決判定回路３３１の出力として得られる。またその時のカウンタ３２８の出力が、真の元ＴＦＣＩの下位４ビットに相当する。
【００５４】
多数決判定回路３３１の出力を上位６ビット、カウンタ３２８の出力を下位４ビットとした１０ビットのビット列をＴＦＣＩと見なしてその符号化を3GPP規格TS25.211に準拠してＴＦＣＩ符号化器３３２で行い、それにより得られる符号化ビット列とメモリ３２７に記憶されている符号化ＴＦＣＩとの相関を相関器３３３で取れば、上述のように真のＴＦＣＩが多数決判定回路３３１およびカウンタ３２８の出力に現れているときに相関器３３３の出力が最大となる。
【００５５】
そこで、最大値判定器３３４で、カウンタ３２８の出力が取り得る全パターンのそれぞれに対する相関器３３３の出力を比較し、それが最大になるときにおける多数決判定回路３３１およびカウンタ３２８の出力を選定することで、正しく復号された元ＴＦＣＩが得られるのである。
【００５６】
このように前述の第１実施形態における多数決判定回路３２２は、多数決論理判定法と最尤系列推定法とを組み合わせて使用する構成をなしているのであり、この構成を最大限に生かすことで、より簡易な構成によりＴＦＣＩ復号回路３２を構成することが可能となる。
【００５７】
以下に、このような思想の下にＴＦＣＩ復号回路３２を構成してなる第２実施形態につき説明する。
【００５８】
図４は本実施形態に係るＴＦＣＩ復号回路３２の構成を示す機能ブロック図である。なお、図１、図２および図４と同一部分には同一符号を付する。
【００５９】
この図に示すように本実施形態におけるＴＦＣＩ復号回路３２は、抽出部３２１、メモリ３２７、MASK信号発生器３２９、乗算器３３０、多数決判定回路３３１、ＴＦＣＩ符号化器３３２、相関器３３３、最大値判定器３３４、カウンタ３３５、セレクタ３３６および復号制御回路３３７を有している。
【００６０】
抽出部３２１により抽出された符号化ＴＦＣＩはメモリ３２７に記憶される。このメモリ３２７に記憶された符号化ＴＦＣＩは、乗算器３３０および相関器３３３に与えられる。すなわちメモリ３２７は、記憶手段として機能する。
【００６１】
カウンタ３３５は、元ＴＦＣＩと同ビット数、すなわちここでは１０ビットのビット列を、そのパターンを変化させつつ順次出力する。このカウンタ３３５が出力する１０ビットのビット列のうちの下位４ビットは、MASK信号の指定値としてMASK信号発生器３２９へと与えられるとともに、１０ビットのビット列のうちの下位４ビットとしてＴＦＣＩ符号化器３３２および最大値判定器３３３へとそれぞれ与えられ、上位６ビットはセレクタ３３６へ与えられる。なお、このカウンタ３３５は、復号制御回路３３７からの制御の下に出力するビット列のパターンの変化範囲を変更することができる。すなわちカウンタ３３５は、下位４ビットで２⁴パターンのビット列を出力する第１ビット列出力手段としても、元ＴＦＣＩで使用される全パターンの１０ビットのビット列を出力する第３ビット列出力手段としても機能する。
【００６２】
MASK信号発生器３２９は、カウンタ３２８の出力ビット列のうちの下位４ビットのパターンに応じたパターンを持つ３２ビットのビット列からなるMASK信号を発生する。そしてMASK信号発生器３２９は、この発生したMASK信号を乗算器３３０へと与える。すなわちこのMASK信号発生器３２９は、第２ビット列出力手段として機能する。
【００６３】
乗算器３３０は、メモリ３２７に記憶されている符号化ＴＦＣＩにMASK信号発生器３２９から与えられるMASK信号を乗算することで、MASK符号の影響の除去を試みる。そしてその乗算結果を、多数決判定回路３３１に与える。従ってこの乗算器３３０は、除去試行手段として機能する。
【００６４】
多数決判定回路３３１は、乗算器３３０から与えられるビット列に関して、周知の多数決論理判定法に基づく復号処理を施す。そして多数決判定回路３３１は、復号結果の６ビットのビット列をセレクタ３３６へと与える。すなわちこの多数決判定回路３３１は、多数決判定手段として機能する。
【００６５】
セレクタ３３６は、復号制御回路３３７の制御の下に、カウンタ３３５および多数決判定回路３３１のいずれかを選択し、その選択側が出力しているビット列を１０ビットのビット列のうちの上位６ビットとしてＴＦＣＩ符号化器３３２および最大値判定器３３４へと与える。すなわちこのセレクタ３３６は、選択手段として機能する。
【００６６】
ＴＦＣＩ符号化器３３２は、多数決判定回路３３１およびカウンタ３３５から与えられる１０ビットのビット列に対する符号化を3GPP規格TS25.211のＴＦＣＩの符号化法に準拠して行う。そしてＴＦＣＩ符号化器３３２は、この符号化の結果得られる符号化ビット列を相関器３３３へと与える。すなわちこのＴＦＣＩ符号化器３３２は、符号化手段として機能する。
【００６７】
相関器３３３は、ＴＦＣＩ符号化器３３２から与えられる符号化ビット列とメモリ３２７に記憶されている符号化ＴＦＣＩとの相関を取り、相関値を最大値判定器３３４へと与える。すなわちこの相関器３３３は、相関検出手段として機能する。
【００６８】
最大値判定器３３４は、カウンタ３２８の出力が取り得る全パターンのそれぞれに対する相関器３３３の出力値を比較し、それが最大になるときにおける多数決判定回路３３１およびカウンタ３２８の出力を元ＴＦＣＩとして選定する。すなわちこの最大値判定器３３４は、判定手段として機能する。
【００６９】
復号制御回路３３７は、例えばプロセッサを有して構成されていて、ファームウェア処理によりカウンタ３３５およびセレクタ３３６を制御する制御手段として機能する。すなわち復号制御回路３３７は、制御部１０から通知される使用パターン数に基づいて、多数決論理判定法および最尤系列推定法のいずれかで復号処理が行われるようにカウンタ３３５およびセレクタ３３６の状態を切換制御する。
【００７０】
次に以上のように構成されたＴＦＣＩ復号回路３２の動作につき説明する。
【００７１】
さてＴＦＣＩ復号回路３２にて復号制御回路３３７は、所定の時間間隔毎などの所定タイミング毎に図６に示す制御処理を実行する。
【００７２】
すなわちこの制御処理において復号制御回路３３７はまず、制御部１０から通知されるＴＦＣＩの使用パターン数を取得する（ステップＳＴ１１）。そして復号制御回路３３７は、その取得した使用パターン数が予め定められたしきい値以上であるか否かを確認する（ステップＳＴ１２）。
【００７３】
ここで使用パターン数がしきい値以上であることを確認したならば復号制御回路３３７はさらに、後述する最尤系列推定による復号を実行中であるか否かを確認する（ステップＳＴ１３）。そして、最尤系列推定による復号を実行中であることを確認した場合に復号制御回路３３７は、セレクタ３３６を多数決判定回路３３１を選択するように切り換えさせる（ステップＳＴ１４）。またこれに続いて復号制御回路３３７は、カウンタ３３５に対して、その出力範囲として「００００００００００」から「００００００１１１１」までの多数決用範囲を設定する（ステップＳＴ１５）。これにより、ＴＦＣＩ復号回路３２は多数決判定による復号を実行する状態に切り換わる。
【００７４】
そしてこのような実行状態の切り換えが済んだ場合、あるいは最尤系列推定による復号を実行中ではないこと、すなわち多数決判定による復号を既に実行中であることをステップＳＴ１３で確認したならば、復号制御回路３３７はこれをもって今回の制御処理を終了する。
【００７５】
さて、このような多数決判定による復号を実行する状態においては、カウンタ３３５は「００００００００００」から「００００００１１１１」までを順次出力する。従ってカウンタ３３５の出力のうちの上位６ビットは常に「００００００」であって、かつそのデータはセレクタ３３６により選択されていないので、無効なビット列となっている。すなわちこのときにカウンタ３３５は、４ビットのビット列を、そのビット列で取り得る２⁴パターンのそれぞれで順次出力することとなる。そしてこの４ビットは、元ＴＦＣＩの仮想的な下位４ビットとして、MASK信号発生器３２９、ＴＦＣＩ符号化器３３２および最大値判定器３３４へと与えられることになる。つまりこのときのカウンタ３３５は、図４に示す多数決判定回路３２２におけるカウンタ３２８と全く同様に動作することとなる。
【００７６】
そして、多数決判定回路３３１の出力がセレクタ３３６により選択されて、１０ビットのビット列のうちの上位６ビットとしてＴＦＣＩ符号化器３３２および最大値判定器３３４へと与えられるのであるから、ＴＦＣＩ復号回路３２は図４に示す多数決判定回路３２２と全く同様に動作することになり、上述のようにして元ＴＦＣＩの復号が行われる。
【００７７】
これに対して、使用パターン数がしきい値よりも小さいことをステップＳＴ１２で確認したならば復号制御回路３３７はさらに、多数決論理判定による復号を実行中であるか否かを確認する（ステップＳＴ１６）。そして多数決論理判定による復号が実行中であることを確認した場合に復号制御回路３３７は、セレクタ３３６をカウンタ３３５を選択するように切り換えさせる（ステップＳＴ１７）。またこれに続いて復号制御回路３３７は、カウンタ３３５に対して、その出力範囲としてＴＦＣＩの使用パターン数に応じた範囲を設定する（ステップＳＴ１８）。ＴＦＣＩの使用パターン数に応じた出力範囲とは具体的には、使用パターン数をｎと表わすならば、「００００００００００」からｎ−１に相当する２進数までの範囲であり、例えば使用パターン数が「６４」ならば設定する出力範囲は「００００００００００」から「００００１１１１１１」までであり、また使用パターン数が「５１２」ならば設定する出力範囲は「００００００００００」から「０１１１１１１１１１」までとなる。そしてこれにより、ＴＦＣＩ復号回路３２は最尤系列推定による復号を実行する状態に切り換わる。
【００７８】
そしてこのような実行状態の切り換えが済んだ場合、あるいは多数決論理判定による復号を実行中ではないこと、すなわち最尤系列推定による復号を既に実行中であることをステップＳＴ１６で確認したならば、復号制御回路３３７はこれをもって今回の制御処理を終了する。
【００７９】
さて、このような最尤系列推定による復号を実行する状態においては、多数決判定回路３３１がセレクタ３３６により選択されていないから、MASK信号生成器３２８、乗算器３３０および多数決判定回路３３１は無いものと見なすことができる。そして、カウンタ３３５が出力する１０ビットのビット列をＴＦＣＩ符号化器３３２で符号化して得られる符号化ビット列と符号化ＴＦＣＩとの相関が相関器３３３で取られ、この相関が最も大きくなるときにカウンタ３３５が出力する１０ビットのビット列が最大値判定器３３４により元ＴＦＣＩとして選定されて復号が完了する。カウンタ３３５は、元ＴＦＣＩとして使用され得る全てのパターンを順次出力するから、このカウンタ３３５およびＴＦＣＩ符号化器３３２により、送信される可能性のある符号化ＴＦＣＩの全てのレプリカが生成されて、そのレプリカと符号化ＴＦＣＩとの比較により最も確からしい元ＴＦＣＩが選定されるのであって、最尤系列推定法による復号がなされるのである。
【００８０】
以上のように本実施形態によれば、ＴＦＣＩの使用パターン数が比較的多い場合には、多数決論理判定法による復号がなされる。またＴＦＣＩの使用パターン数が比較的少ない場合には、最尤系列推定法により復号がなされる。従って、多数のパターンが使用され得る状況下においては、多数決論理判定法による簡易な処理により、十分な性能での復号が実現される。少ないパターンしか使用されない状況下においては、最尤系列推定法により良好な性能が達成される。そして最尤系列推定のための構成をなす、ＴＦＣＩ符号化器３３２、相関器３３３および最大値判定器３３４は、少ない数のパターンにのみ対応するように構成すればよいから、その回路規模および消費電力を小さくすることが可能である。
【００８１】
なおしきい値は、多数決論理判定法と最尤系列推定法とでの性能差の使用パターン数に応じた変化具合や、使用パターン数に応じたＴＦＣＩ符号化器３３２、相関器３３３および最大値判定器３３４の回路規模をそれぞれ考慮して適切に設定することが望ましい。
【００８２】
また本実施形態によれば、ＴＦＣＩ符号化器３３２、相関器３３３および最大値判定器３３４を、多数決論理判定法使用時におけるMASK符号に関する最尤系列復号の際および最尤系列推定法使用時のいずれにも共用するようにしているので、図２に示す第１実施形態のＴＦＣＩ復号回路３２における最尤系列推定回路３２３に相当する回路部分を省略した構成により実現することが可能で、前述の第１実施形態よりもさらに回路規模の縮小を図ることが可能である。
【００８３】
さらに本実施形態によれば、カウンタ３３５を、多数決論理判定法使用時における元ＴＦＣＩの下位４ビットの出力を行う第１ビット列出力手段および最尤系列推定法使用時に元ＴＦＣＩのパターンを出力する第３ビット列出力手段の双方として共用するようにしているので、これら第１ビット列出力手段および第３ビット列出力手段に相当する回路を個別に設ける場合に比べてさらなる回路規模の縮小を図ることが可能である。
【００８４】
なお、本発明は前記各実施形態に限定されるものではない。例えば前記各実施形態では、本発明を３ＧＰＰに準拠したＣＤＭＡ移動通信端末に適用する例を示しているが、別の規格に準拠した移動通信端末に適用することも可能であるし、あるいは有線通信端末に適用することも可能である。
【００８５】
また前記各実施形態では、元ビット列をＴＦＣＩとした例を示しているが、ＴＦＣＩ以外のデータの復号のために本発明を適用することも可能である。
【００８６】
また前記各実施形態では、Reed-Muller符号を使用した符号化方式で符号化された符号化ビット列に関する復号を行う例を示しているが、多数決論理判定法および最尤系列推定法のいずれでも復号可能な符号化方式であれば、他の符号化方式で符号化された符号化ビット列に関する復号にも本発明の適用が可能である。
【００８７】
また前記第２実施形態では、最尤系列推定による復号は時分割処理により実現しているが、各レプリカの生成・比較を並列的な処理で行うようにしても良いし、あるいは時分割処理と並列処理とを組み合わせて行っても良い。
【００８８】
また前記第２実施形態では、除去試行手段として乗算器３３０を備え、乗算によりMASK符号の影響の除去を試みるようにしているが、除去試行手段は、MASK信号発生器３２９が発生するMASK信号の生成式との組み合わせで定まる処理を行えばよい。
【００８９】
また前記第２実施形態では、カウンタ３３５が単独で１０ビットの全てを出力できるようにする必要はなく、一部のビットを別の手段により発生する構成としても良い。すなわち、最尤系列推定による復号を行うときにはＴＦＣＩの使用パターン数はしきい値よりも小さく限られるのであるから、上位の数ビットは常に「０」となる場合があるのであり、このような場合には常時「０」となるビット数分だけカウンタ３３５の出力ビット数を減らして、セレクタ３３６へと与える該当ビットのレベルを「０」に固定すればよいのである。そしてこのようにすれば、カウンタ３３５の回路規模を縮小することが可能となる。
【００９０】
このほか、本発明の要旨を逸脱しない範囲で種々の変形実施が可能である。
【００９１】
【発明の効果】
第１の本発明によれば、元ビット列として使用されるパターン数が所定のしきい値以上であるときには第１復号手段により多数決論理判定法により、また前記使用されるパターン数が前記しきい値よりも小さいときには第２復号手段により最尤系列推定法によりそれぞれ符号化ビット列から前記元ビット列の復号を行うようにしたので、元ビット列において比較的多数のパターンが使用され得る状況下においては、多数決論理判定法による簡易な処理により十分な性能での復号が実現され、また比較的少ないパターンしか使用されない状況下においては、最尤系列推定法により良好な性能が達成され、さらに第２復号手段は少ないパターン数の元ビット列にのみ対応すれば良いので、この結果、元ビット列の使用パターン数の大小に拘わらずに常に効率的な復号を簡易な構成により実現可能となる。
【００９２】
また第２の本発明によれば、元ビット列として使用されるパターン数が所定のしきい値以上であるときには、多数決論理判定法による復号を基本とし、第２符号に関する復号についてのみ最尤系列推定法により行われて符号化ビット列から元ビット列の復号が行い、また元ビット列として使用されるパターン数が所定のしきい値よりも少ない時には、最尤系列推定法のみにより符号化ビット列から元ビット列の復号が行うようにし、そして最尤系列推定法に基づく処理は、同一の符号化手段、相関検出手段および判定手段を共用して実行するようにしているので、元ビット列において比較的多数のパターンが使用され得る状況下においては、一部の少ないパターンのみ取り得る部分についての復号にのみ最尤系列推定法を用いることで基本的には多数決論理判定法による簡易な処理により十分な性能での復号が実現され、また比較的少ないパターンしか使用されない状況下においては、最尤系列推定法により良好な性能が達成され、さらに両状況下での最尤系列推定法での処理は共通の処理系により行われることとなり、この結果、元ビット列の使用パターン数の大小に拘わらずに常に効率的な復号を簡易な構成により実現可能となる。
【００９３】
また第３の本発明によれば、１つのカウンタを、制御手段の制御の下に第１ビット列出力手段および第３ビット列出力手段のそれぞれとして機能させるようにしたので、第１ビット列出力手段および第３ビット列出力手段を個別に設ける必要が無く、さらに構成を簡易とすることが可能となる。
【図面の簡単な説明】
【図１】本発明を適用して構成されたＣＤＭＡ移動通信端末の構成を示す機能ブロック図。
【図２】図１中のＴＦＣＩ復号回路３２の第１実施形態における具体的構成を示す機能ブロック図。
【図３】図２中の復号制御回路３２６による制御処理の際の処理手順を示すフローチャート。
【図４】図２中の多数決判定回路３２２の3GPP規格TS25.211に準拠した符号化ＴＦＣＩの復号のための構成例を示す機能ブロック図。
【図５】図１中のＴＦＣＩ復号回路３２の第２実施形態における具体的構成を示す機能ブロック図。
【図６】図５中の復号制御回路３３７による制御処理の際の処理手順を示すフローチャート。
【符号の説明】
１…アンテナ
２…無線部
３…信号処理部
４…圧縮伸長処理部
５…符号処理部
６…通話部
７…ユーザインタフェース部
８…記憶部
９…タイミング回路
１０…制御部
３１…受信処理部
３２…ＴＦＣＩ復号回路
３３…送信処理部
３２１…抽出部
３２２…多数決判定回路
３２３…最尤系列推定回路
３２４，３２５…セレクタ
３２６…復号制御回路
３２７…メモリ
３２８…カウンタ
３２９…MASK信号生成器
３３０…乗算器
３３１…多数決判定回路
３３２…ＴＦＣＩ符号化器
３３３…相関器
３３４…最大値判定器
３３５…カウンタ
３３６…セレクタ
３３７…復号制御回路[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a decoding circuit and a communication apparatus for decoding the original bit sequence from an encoded bit sequence encoded by a predetermined encoding method that can be decoded by either the majority logic determination method or the maximum likelihood sequence estimation method.
[0002]
[Prior art]
The Reed-Muller code (Reed-Muller code) is a code that can be decoded by either the majority logic determination method or the maximum likelihood sequence estimation method. The majority logic determination method is widely adopted because it can be realized with a simple circuit configuration. However, the majority logic determination method is inferior in performance compared with the maximum likelihood sequence estimation method.
[0003]
The maximum likelihood sequence estimation method is realized by generating a replica in which all patterns that can be transmitted are encoded, and comparing and comparing the received signal and the replica. However, when the number of bits of the original bit string increases, the number of data series to be compared (number of replicas) increases dramatically, and the number of correlations and comparisons increases. For example, if the number of bits to be encoded is 3 bits, at most 2 ^Three = 8 comparisons should be done, but with 30 bits, 2 ³⁰ = About 1 billion comparisons are required.
[0004]
For this reason, the decoding circuit based on the maximum likelihood sequence estimation method consumes power because the circuit scale becomes large and the circuit must be operated using a very high-speed clock when the number of bits of the original bit string is large. Incurs an increase.
[0005]
Furthermore, since the maximum likelihood sequence estimation method is a method of selecting the one with the maximum likelihood, the probability of erroneous determination increases as the number of replicas increases. Therefore, as the number of bits of the original bit string increases, Reduces the performance difference from the majority logic decision method.
[0006]
For this reason, if the number of bits of the original bit string is large, a majority logic determination method is generally used.
[0007]
By the way, TFCI (Transport Format Combination Indicator) defined by 3GPP standard TS25.212, which is IMT-2000 standard, is encoded using a Reed-Muller code and transmitted. This TFCI is a 10-bit bit string, and the majority logic judgment method is used for demodulating TFCI according to the general theory as described above.
[0008]
Now, since TFCI is 10 bits, it has a maximum of 1024 patterns, but in the IMT-2000 system, how many of TFCI's 1024 patterns are actually used can be arbitrarily set for each base station. It has become. That is, even if a 10-bit bit string is actually transmitted, the number of patterns used may be limited to a smaller number than 1024 patterns. And if the number of TFCI usage patterns decreases, the maximum likelihood sequence estimation method improves the performance dramatically, but the majority logic decision method uses the properties of the Reed-Muller code, so the number of usage patterns decreases. However, the processing content does not change and the performance improvement effect cannot be obtained. For example, when the number of used patterns is about 8, the maximum likelihood sequence estimation method can improve performance by two digits or more under specific conditions as compared with the majority logic determination method. That is, the smaller the number of TFCI usage patterns, the more significant the performance degradation with respect to the maximum likelihood sequence estimation method.
[0009]
Nonetheless, if the maximum likelihood sequence estimation method is adopted in preparation for the case where the number of such TFCI usage patterns is small, a complex and high power consumption circuit is required so as to cope with the case where the number of usage patterns is large. End up.
[0010]
[Problems to be solved by the invention]
As described above, when the number of used patterns of the original bit sequence is variable, it is difficult to always perform efficient decoding regardless of whether the majority logic determination method or the maximum likelihood sequence estimation method is adopted. there were.
[0011]
The present invention has been made in consideration of such circumstances, and the object of the present invention is to realize efficient decoding always with a simple configuration regardless of the number of used patterns of the original bit string. It is to make it possible.
[0012]
[Means for Solving the Problems]
In order to achieve the above object, the first aspect of the present invention can be realized by i bits. ⁱ Decoding of the original bit string from an encoded bit string obtained by encoding an original bit string in which the number of patterns used among the patterns is changed by a predetermined encoding method that can be decoded by either the majority logic determination method or the maximum likelihood sequence estimation method In order to perform the determination, a first decoding unit that performs decoding by the majority logic determination method, a second decoding unit that performs decoding by the maximum likelihood sequence estimation method, and, for example, a communication apparatus makes a determination based on a notification from a communication network Control that causes the first decoding unit to perform decoding when the number of patterns used is equal to or greater than a predetermined threshold, and causes the second decoding unit to perform decoding when the number of patterns used is smaller than the threshold. Means.
[0013]
By taking such means, when the number of patterns used as the original bit string is equal to or greater than a predetermined threshold, the first decoding means uses the majority logic judgment method and the number of patterns used is the threshold. When the value is smaller than the value, the original bit string is decoded from the encoded bit string by the second decoding means by the maximum likelihood sequence estimation method. Therefore, in a situation where a relatively large number of patterns can be used in the original bit string, decoding with sufficient performance is realized by a simple process using the majority logic judgment method, and in a situation where only a relatively small number of patterns are used. Good performance is achieved by the maximum likelihood sequence estimation method. The second decoding means only needs to deal with the original bit string having a small number of patterns.
[0014]
In order to achieve the above object, the second present invention can take 2 bits with i bits (where i = j + k). ⁱ The original bit string in which the number of patterns to be used among the patterns is changed, and the bit string corresponding to the first portion corresponding to a predetermined j bits of the original bit string is either the majority logic determination method or the maximum likelihood sequence estimation method. A bit string corresponding to the remaining k bits of the second part is a predetermined second code different from the first code, and the second code is a pattern of the second part. In order to decode the original bit sequence from an m-bit encoded bit sequence obtained by multiplying a generator matrix having a predetermined pattern and performing linear encoding, storage means for storing the encoded bit sequence, and a k-bit bit sequence are provided. 2 ^k First bit string output means for outputting each of the patterns, and each bit string of each pattern output by the first bit string output means, each of m bits of a predetermined pattern corresponding to the second code corresponding to the bit string A second bit string output means for outputting a bit string, a removal trial means from the encoded bit string stored in the storage means based on each of the bit strings output by the second code removal bit string output means, and this removal Majority decision means for decoding the first part with the majority logic decision method for each encoded bit string after the trial means has attempted to remove the influence of the second code, and all of the bits that can be used as the original bit string Third bit string output means for outputting each bit string of the pattern, and i-bit bit strings of a plurality of patterns Coding means for performing linear coding on each of them, and correlation detecting means for detecting the correlation between each of a plurality of coded bit strings obtained by the coding means and the coded bit strings stored in the storage means Determining means for determining a pattern of an input bit string obtained by the encoding means for the encoded bit string having the largest correlation detected by the correlation detecting means, and the bit string decoded by the majority determining means as the first bit string. The i-bit bit string output from the first bit string output means and the bit string output from the first bit string output means as the second portion and the i-bit bit string output from the third bit string output means are selectively supplied to the encoding means. For example, in the communication device, the number of patterns used is determined based on the notification from the communication network. An i-bit bit string having the bit string decoded by the majority decision judging means as the first part and the bit string output by the first bit string output means as the second part when the threshold value is equal to or greater than a certain threshold value, And a control means for causing the selection means to select an i-bit bit string output from the third bit string output means when the number of patterns used is smaller than the threshold value.
[0015]
As a result of such measures, when the number of patterns used as the original bit string is equal to or greater than a predetermined threshold value, the maximum likelihood sequence estimation is performed only for decoding related to the second code, based on decoding by the majority logic decision method. The original bit string is decoded from the encoded bit string. When the number of patterns used as the original bit string is smaller than a predetermined threshold value, the original bit string is decoded from the encoded bit string only by the maximum likelihood sequence estimation method. The processing based on the maximum likelihood sequence estimation method is performed by sharing the same encoding means, correlation detection means, and determination means. Therefore, in a situation where a relatively large number of patterns can be used in the original bit string, a majority decision logic judgment method is basically used by using the maximum likelihood sequence estimation method only for decoding a portion that can be obtained with only a small part of the pattern. Decoding with sufficient performance is realized by simple processing according to, and good performance is achieved by the maximum likelihood sequence estimation method in a situation where relatively few patterns are used. And the process by the maximum likelihood sequence estimation method in both situations is performed by a common processing system.
[0016]
According to a third aspect of the present invention, there is provided the counter according to the second aspect, further comprising a counter for sequentially outputting an i-bit bit string while changing the pattern, and the control means has a predetermined threshold number of patterns to be used. If the value is greater than or equal to the value, the predetermined k-bit pattern in the i-bit bit string is 2 ^k The counter is operated so as to be each of the patterns, thereby causing the counter to function as the first bit string output means. When the number of patterns used is smaller than the threshold value, an i-bit bit string is converted to the original bit string. The counter is caused to function as the third bit string output means by operating the counter so as to be all the patterns that can be used as the bit string.
[0017]
By taking such a means, one counter functions as each of the first bit string output means and the third bit string output means under the control of the control means. Therefore, the first bit string output means and the third bit string output means are also realized by sharing one counter.
[0018]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the present invention will be described with reference to the drawings.
[0019]
FIG. 1 is a functional block diagram showing a configuration of a CDMA mobile communication terminal configured by applying the present invention.
[0020]
As shown in this figure, the CDMA mobile communication terminal of this embodiment includes an antenna 1, a radio unit 2, a CDMA signal processing unit 3, a compression / decompression processing unit 4, a PCM code processing unit 5, a call unit 6, a user interface unit 7, A storage unit 8, a timing circuit 9, and a control unit 10 are provided. The radio unit 2 further includes an antenna duplexer (DUP) 21, a reception circuit (RX) 22, a frequency synthesizer (SYN) 23, and a transmission circuit (TX) 24. The CDMA signal processing unit 3 further includes a reception processing unit 31, a TFCI decoding circuit 32, and a transmission processing unit 33. The communication unit 6 further includes a reception amplifier 61, a speaker 62, a microphone 63, and a transmission amplifier 64. The user interface unit 7 further includes an input unit 71 and a display unit 72.
[0021]
A radio signal transmitted from a base station (not shown) is received by the antenna 1 and then input to the radio unit 2. In the radio unit 2, the radio signal is input to the receiving circuit 22 via the antenna duplexer 21, and the receiving circuit 22 mixes the received local oscillation signal output from the frequency synthesizer 23 and converts the frequency into an intermediate frequency signal. . The frequency of the reception local oscillation signal generated from the frequency synthesizer 23 is set by a control signal output from the control unit 10.
[0022]
The reception intermediate frequency signal is input to the reception processing unit 31 of the CDMA signal processing unit 3. The reception processing unit 31 first despreads the received intermediate frequency signal using a spreading code assigned to the reception channel, and then performs orthogonal demodulation corresponding to, for example, a QPSK (Quadrature Phase Shift Keying) modulation method, thereby obtaining data. The demodulated data is converted into a predetermined format according to the rate. The demodulated data thus converted is input to the compression / decompression processing unit 4 and also input to the TFCI decoding circuit 32. The TFCI decoding circuit 32 extracts the encoded TFCI (hereinafter referred to as encoded TFCI) included in the demodulated data, and decodes the original TFCI (hereinafter referred to as original TFCI). Then, the TFCI decoding circuit 32 notifies the control unit 10 of the decoded original TFCI.
[0023]
The compression / decompression processing unit 4 performs a decompression process on the demodulated data output from the CDMA signal processing unit 3 according to the reception data rate notified from the control unit 10, and then performs a decoding process using Viterbi decoding or the like In addition, error correction decoding processing is performed to reproduce baseband received voice data or received packet data. The received voice data is output to the PCM code processing unit 5, and the received packet data such as e-mail is output to the control unit 10.
[0024]
The PCM code processing unit 5 performs PCM decoding on the received voice digital data output from the compression / decompression processing unit 4 and outputs an analog received signal. The analog reception signal is amplified by the reception amplifier 61 of the communication unit 6 and then output from the speaker 62.
[0025]
On the other hand, the input voice signal of the speaker input to the microphone 63 of the call unit 6 is amplified to an appropriate level by the transmission amplifier 64 and then given to the PCM code processing unit 5. The input audio signal is subjected to PCM encoding processing by the PCM encoding processing unit 5 and input to the compression / decompression processing unit 4 as transmission audio data. Further, packet data such as an e-mail created by the control unit 10 is input from the control unit 10 to the compression / decompression processing unit 4.
[0026]
The compression / decompression processing unit 4 separates the input voice component from the transmission voice data output from the PCM code processing unit 5 into three transmission voice data of CLASS A, CLASS B, and CLASS C according to the importance. Then, the compression / decompression processing unit 4 detects the energy amount of each transmission audio data, and determines each data rate based on the detection result. Then, each transmission audio data is compressed to a signal in a format corresponding to the data rate by AMR (Adaptive Multi Rate), and further subjected to error correction coding processing by, for example, convolutional coding, and then output to the CDMA signal processing unit 3 To do. On the other hand, at the time of packet data transmission, the transmission packet data output from the control unit 10 is subjected to error correction encoding processing by, for example, Turbo encoding and output to the CDMA signal processing unit 3.
[0027]
The transmission processing unit 33 of the CDMA signal processing unit 3 multiplexes transmission data of various transmission channels individually given from the compression / decompression processing unit 4. Further, the transmission processing unit 33 selects a TFCI according to the multiplexing form of these various transmission channels and adds this to the transmission data. Further, the transmission processing unit 33 performs, for example, QPSK modulation on the carrier signal with the multiplexed transmission data, and performs spread spectrum processing on the modulated carrier signal using a PN code assigned to each transmission channel. . Then, the transmission signal subjected to spread coding is output to the transmission circuit 24 of the wireless unit 2.
[0028]
The transmission circuit 24 synthesizes the spread-encoded transmission signal with a transmission local oscillation signal generated from the frequency synthesizer 23 and converts the frequency into a radio frequency signal. The transmission circuit 24 amplifies only the effective portion of the radio frequency signal based on the transmission data rate notified by the control unit 10 and outputs the amplified signal as a transmission radio frequency signal. The transmission radio frequency signal output from the transmission circuit 24 is supplied to the antenna 1 via the antenna duplexer 21 and is transmitted from the antenna 1 toward the connected base station.
[0029]
The input unit 71 of the user interface unit 7 is provided with a key group such as a dial key, a call key, a power key, an end key, a volume adjustment key, and a mode designation key. The input unit 71 inputs a user instruction by pressing these keys. The display unit 72 is provided with an LCD display and an LED lamp. The LCD display displays the telephone number of the communication partner terminal, the operating state of the terminal itself, and sent / received mails. The LED lamp is used for displaying a discharge state of a battery (not shown).
[0030]
The storage unit 8 uses, for example, a flash memory, and stores and holds various data such as various setting information, received mail data and image data, or mail data created by the apparatus as image data.
[0031]
The timing circuit 9 generates a reference clock having a predetermined speed, and supplies this reference clock to each circuit unit in the terminal that requires an operation clock including the control unit 10.
[0032]
The control unit 10 is mainly composed of a processor, for example, and implements an operation as a CDMA mobile communication terminal by performing control processing of each unit by software processing. The control unit 10 also performs data processing for realizing an e-mail transmission / reception function and a browser function for Internet access. Furthermore, the control part 10 implement | achieves a determination means by software processing. This determination means determines the number of TFCI usage patterns based on the notification from the base station and notifies the TFCI decoding circuit 32 of the number.
[0033]
(First embodiment)
By the way, the TFCI decoding circuit 32 of the CDMA signal processing unit 3 is configured as shown in FIG. 2 in the first embodiment. 2, the same parts as those in FIG. 1 are denoted by the same reference numerals, and detailed description thereof is omitted.
[0034]
As shown in this figure, the TFCI decoding circuit 32 in this embodiment includes an extraction unit 321, a majority decision determination circuit 322, a maximum likelihood sequence estimation circuit 323, selectors 324 and 325, and a decoding control circuit 326.
[0035]
The extraction unit 321 extracts the encoded coding TFCI included in the demodulated data given from the reception processing unit 31.
[0036]
The majority decision circuit 322 decodes the encoded TFCI given from the extraction unit 321 by a known majority logic decision method. The majority decision determination circuit 322 outputs the original TFCI obtained as a result of the decoding to notify the control unit 10. That is, the majority decision circuit 322 functions as a first decryption unit.
[0037]
The maximum likelihood sequence estimation circuit 323 decodes the coded TFCI given from the extraction unit 321 by a known maximum likelihood sequence estimation method. Then, the maximum likelihood sequence estimation circuit 323 outputs the original TFCI obtained as a result of decoding to notify the control unit 10. That is, the maximum likelihood sequence estimation circuit 323 functions as a second decoding unit.
[0038]
The selectors 324 and 325 operate in conjunction with each other and select either the majority decision determination circuit 322 or the maximum likelihood sequence estimation circuit 323. The selector 324 selectively gives the encoded TFCI output from the extraction unit 321 to either the majority decision circuit 322 or the maximum likelihood sequence estimation circuit 323. The selector 325 selectively outputs the outputs of the majority decision determination circuit 322 and the maximum likelihood sequence estimation circuit 323 to the control unit 10.
[0039]
The decoding control circuit 326 includes, for example, a processor, and functions as a control unit that controls the majority decision determination circuit 322, the maximum likelihood sequence estimation circuit 323, the selectors 324, 325, and the decoding control circuit 326 by firmware processing. That is, the decoding control circuit 326 selects one of the majority decision determination circuit 322 and the maximum likelihood sequence estimation circuit 323 based on the number of used patterns notified from the control unit 10, operates the selected circuit, and selects the circuit side as a selector. 324 and 325 are selected.
[0040]
Next, the operation of the CDMA mobile communication terminal configured as described above will be described. Since known operations in CDMA mobile communication terminals such as voice calls, communication operations such as e-mail transmission / reception, Internet access communication, etc. are performed in the same manner as existing CDMA mobile communication terminals, detailed description thereof is omitted. Here, an operation related to reception of TFCI will be described in detail.
[0041]
On the transmission side, a predetermined TFCI is linearly encoded using a Reed-Muller code. The TFCI is a 10-bit bit string. It is assumed that this is encoded by a (32, 10) secondary Reed-Muller code. Therefore, the encoded TFCI forms a 32-bit bit string.
[0042]
Of the 1024 patterns that can be taken by 10-bit TFCI, how many patterns are valid is determined for each service type to be communicated, and is previously notified from the base station to the terminal through a control channel or the like. Therefore, the control unit 10 determines the number of usage patterns based on the notification from the base station. Then, the control unit 10 notifies the TFCI decoding circuit 32 of the current number of used patterns.
[0043]
In the TFCI decoding circuit 32, the decoding control circuit 326 executes the control process shown in FIG. 3 at every predetermined timing such as every predetermined time interval.
[0044]
That is, in this control process, the decoding control circuit 326 first acquires the number of TFCI usage patterns notified from the control unit 10 (step ST1). Then, the decoding control circuit 326 confirms whether or not the acquired number of used patterns is equal to or greater than a predetermined threshold value (step ST2).
[0045]
If it is confirmed here that the number of used patterns is equal to or greater than the threshold value, the decoding control circuit 326 subsequently checks whether or not the maximum likelihood sequence estimation circuit 323 is currently activated (step ST3). When the likelihood sequence estimation circuit 323 is activated, the selectors 324 and 325 are switched so as to select the majority decision determination circuit 322, and the majority decision determination circuit 322 is activated (step ST4). The maximum likelihood sequence estimation circuit 323 may maintain the operation state as it is, but may stop the operation and reduce power consumption.
[0046]
When such switching is completed, or when it is confirmed in step ST3 that the maximum likelihood sequence estimation circuit 323 is not activated, that is, the majority decision circuit 322 is already activated, the decoding control circuit 326 This completes the current control process.
[0047]
On the other hand, if it is confirmed in step ST2 that the number of used patterns is smaller than the threshold value, the decoding control circuit 326 confirms whether the majority decision circuit 322 is currently activated (step ST5) When majority decision circuit 322 is activated, selectors 324 and 325 are switched to select maximum likelihood sequence estimation circuit 323 and maximum likelihood sequence estimation circuit 323 is activated (step ST6). Note that the majority decision circuit 322 may maintain the operation state as it is, but may stop the operation and reduce power consumption.
[0048]
When such switching is completed, or when it is confirmed in step ST3 that the majority decision circuit 322 is not activated, that is, the maximum likelihood sequence estimation circuit 323 is already activated, the decoding control circuit 326 This completes the current control process.
[0049]
As described above, according to the present embodiment, when the number of TFCI usage patterns is relatively large, the majority decision circuit 322 performs decoding by the majority logic determination method. When the number of TFCI usage patterns is relatively small, the maximum likelihood sequence estimation circuit 323 performs decoding by the maximum likelihood sequence estimation method. Therefore, in a situation where a large number of patterns can be used, decoding with sufficient performance is realized by a simple process using the majority logic determination method. In situations where only a few patterns are used, good performance is achieved by the maximum likelihood sequence estimation method. Since the maximum likelihood sequence estimation circuit 323 only needs to be configured to support only a small number of patterns, the circuit scale and power consumption can be reduced.
[0050]
Note that the threshold value considers the degree of change in performance difference between the majority logic judgment method and the maximum likelihood sequence estimation method according to the number of used patterns, and the circuit scale of the maximum likelihood sequence estimation circuit 323 according to the number of used patterns. It is desirable to set it appropriately.
[0051]
(Second Embodiment)
By the way, the TFCI encoding method stipulated in the 3GPP standard TS25.211 is basically linear encoding by a generator matrix using the 2 o'clock Reed-Muller code as described above. In other words, the Reed-Muller code is only the upper 6 bits of each 10-bit bit string constituting the generator matrix. A MASK code is used for the remaining 4 bits. In the MASK code, a fixed pattern bit string corresponding to the pattern of the lower 4 bits of TFCI is prepared, and a bit string corresponding to the pattern of the lower 4 bits of TFCI to be encoded is selectively used. Therefore, this MASK code cannot be decoded by the majority logic decision method.
[0052]
Therefore, in order to decode the encoded TFCI compliant with the 3GPP standard TS25.211, the majority decision determination circuit 322 in the first embodiment described above is actually configured as shown in FIG.
[0053]
That is, the coded TFCI stored in the memory 327 is changed by the MASK signal generator 329 as a bit string of a pattern corresponding to each of the lower 4 bits virtually output while the pattern is sequentially changed by the counter 328. By multiplying the generated MASK signal by the multiplier 330, an attempt is made to remove the influence of the MASK code for all the patterns of the lower 4 bits of the original TFCI. Then, with respect to the output of the multiplier 330, decoding of the upper 6 bits of the original TFCI is performed by the majority decision circuit 331 by a known majority logic decision method. Then, only when the appropriate MASK signal corresponding to the MASK code used when the encoded TFCI is generated is output from the MASK signal generator 329, the majority decision circuit 331 can perform correct decoding, and the true original TFCI can be decoded. The upper 6 bits are obtained as the output of the majority decision circuit 331. The output of the counter 328 at that time corresponds to the lower 4 bits of the true original TFCI.
[0054]
A 10-bit bit string in which the output of the majority decision circuit 331 is the upper 6 bits and the output of the counter 328 is the lower 4 bits is regarded as TFCI and is encoded by the TFCI encoder 332 in accordance with the 3GPP standard TS25.211. When the correlation between the encoded bit string obtained thereby and the encoded TFCI stored in the memory 327 is obtained by the correlator 333, the true TFCI appears at the outputs of the majority decision circuit 331 and the counter 328 as described above. The output of the correlator 333 is maximized.
[0055]
Therefore, the maximum value determiner 334 compares the outputs of the correlator 333 with respect to each of all patterns that can be taken by the counter 328, and selects the outputs of the majority decision circuit 331 and the counter 328 when the maximum value is obtained. Thus, a correctly decoded original TFCI is obtained.
[0056]
Thus, the majority decision circuit 322 in the first embodiment described above is configured to use a combination of the majority logic determination method and the maximum likelihood sequence estimation method. By making the most of this configuration, The TFCI decoding circuit 32 can be configured with a simpler configuration.
[0057]
Hereinafter, a second embodiment in which the TFCI decoding circuit 32 is configured under such a concept will be described.
[0058]
FIG. 4 is a functional block diagram showing the configuration of the TFCI decoding circuit 32 according to this embodiment. The same parts as those in FIGS. 1, 2, and 4 are denoted by the same reference numerals.
[0059]
As shown in this figure, the TFCI decoding circuit 32 in this embodiment includes an extraction unit 321, a memory 327, a MASK signal generator 329, a multiplier 330, a majority decision circuit 331, a TFCI encoder 332, a correlator 333, a maximum value. It has a determiner 334, a counter 335, a selector 336, and a decoding control circuit 337.
[0060]
The encoded TFCI extracted by the extraction unit 321 is stored in the memory 327. The encoded TFCI stored in the memory 327 is supplied to the multiplier 330 and the correlator 333. That is, the memory 327 functions as a storage unit.
[0061]
The counter 335 sequentially outputs a bit string having the same number of bits as that of the original TFCI, that is, a 10-bit bit string here, while changing the pattern. The lower 4 bits of the 10-bit bit string output from the counter 335 are supplied to the MASK signal generator 329 as a specified value of the MASK signal, and the TFCI encoder as the lower 4 bits of the 10-bit bit string. 332 and the maximum value determiner 333, respectively, and the upper 6 bits are supplied to the selector 336. The counter 335 can change the change range of the bit string pattern output under the control of the decoding control circuit 337. That is, the counter 335 is 2 in the lower 4 bits. ^Four It also functions as a first bit string output means for outputting a bit string of a pattern and also as a third bit string output means for outputting a 10-bit bit string of all patterns used in the original TFCI.
[0062]
The MASK signal generator 329 generates a MASK signal composed of a 32-bit bit string having a pattern corresponding to the pattern of the lower 4 bits of the output bit string of the counter 328. Then, the MASK signal generator 329 gives the generated MASK signal to the multiplier 330. That is, the MASK signal generator 329 functions as a second bit string output unit.
[0063]
The multiplier 330 attempts to remove the influence of the MASK code by multiplying the encoded TFCI stored in the memory 327 by the MASK signal given from the MASK signal generator 329. Then, the multiplication result is given to the majority decision circuit 331. Therefore, the multiplier 330 functions as a removal trial unit.
[0064]
The majority decision circuit 331 performs a decoding process on the bit string supplied from the multiplier 330 based on a known majority logic decision method. The majority decision circuit 331 gives the 6-bit bit string of the decoding result to the selector 336. That is, the majority decision determination circuit 331 functions as a majority decision determination unit.
[0065]
The selector 336 selects either the counter 335 or the majority decision circuit 331 under the control of the decoding control circuit 337, and sets the bit string output by the selection side as the upper 6 bits of the 10-bit bit string. To the generator 332 and the maximum value determiner 334. That is, the selector 336 functions as a selection unit.
[0066]
The TFCI encoder 332 performs encoding on the 10-bit bit string supplied from the majority decision circuit 331 and the counter 335 in accordance with the TFCI encoding method of 3GPP standard TS25.211. Then, the TFCI encoder 332 gives the encoded bit string obtained as a result of the encoding to the correlator 333. That is, the TFCI encoder 332 functions as an encoding unit.
[0067]
The correlator 333 obtains a correlation between the encoded bit string supplied from the TFCI encoder 332 and the encoded TFCI stored in the memory 327, and provides the correlation value to the maximum value determiner 334. That is, the correlator 333 functions as a correlation detection unit.
[0068]
The maximum value determiner 334 compares the output values of the correlator 333 with respect to each of all patterns that the output of the counter 328 can take, and selects the outputs of the majority decision determination circuit 331 and the counter 328 as the original TFCI when it becomes the maximum. To do. That is, the maximum value determiner 334 functions as a determination unit.
[0069]
The decoding control circuit 337 is configured to include a processor, for example, and functions as a control unit that controls the counter 335 and the selector 336 by firmware processing. That is, the decoding control circuit 337 sets the states of the counter 335 and the selector 336 so that the decoding process is performed by either the majority logic determination method or the maximum likelihood sequence estimation method based on the number of used patterns notified from the control unit 10. Switching control is performed.
[0070]
Next, the operation of the TFCI decoding circuit 32 configured as described above will be described.
[0071]
Now, in the TFCI decoding circuit 32, the decoding control circuit 337 executes the control processing shown in FIG. 6 at every predetermined timing such as every predetermined time interval.
[0072]
That is, in this control process, the decoding control circuit 337 first acquires the number of TFCI usage patterns notified from the control unit 10 (step ST11). Then, the decoding control circuit 337 checks whether or not the acquired number of used patterns is equal to or greater than a predetermined threshold value (step ST12).
[0073]
If it is confirmed here that the number of used patterns is greater than or equal to the threshold value, the decoding control circuit 337 further checks whether or not decoding by maximum likelihood sequence estimation described later is being executed (step ST13). When it is confirmed that decoding by maximum likelihood sequence estimation is being performed, the decoding control circuit 337 switches the selector 336 to select the majority decision circuit 331 (step ST14). Following this, the decoding control circuit 337 sets a majority voting range from “0000000” to “0000001111” as an output range for the counter 335 (step ST15). As a result, the TFCI decoding circuit 32 switches to a state in which decoding by majority decision is executed.
[0074]
When the execution state is switched, or when it is confirmed in step ST13 that decoding by maximum likelihood sequence estimation is not being executed, that is, decoding by majority decision is already being executed, decoding control is performed. The circuit 337 ends the control process this time.
[0075]
Now, in such a state where decoding by majority decision is executed, the counter 335 sequentially outputs from “0000000” to “0000001111”. Therefore, the upper 6 bits of the output of the counter 335 are always “000000”, and the data is not selected by the selector 336, so that it is an invalid bit string. That is, at this time, the counter 335 can take a 4-bit bit string as the bit string. ^Four Each pattern is sequentially output. These 4 bits are provided to the MASK signal generator 329, the TFCI encoder 332, and the maximum value determiner 334 as virtual lower 4 bits of the original TFCI. That is, the counter 335 at this time operates in exactly the same way as the counter 328 in the majority decision circuit 322 shown in FIG.
[0076]
Then, the output of the majority decision circuit 331 is selected by the selector 336 and is provided to the TFCI encoder 332 and the maximum value determiner 334 as the upper 6 bits of the 10-bit bit string. Operates in exactly the same manner as the majority decision circuit 322 shown in FIG. 4, and the original TFCI is decoded as described above.
[0077]
On the other hand, if it is confirmed in step ST12 that the number of used patterns is smaller than the threshold value, the decoding control circuit 337 further checks whether or not decoding by majority logic determination is being executed (step ST16). ). When it is confirmed that decoding by majority logic determination is being executed, the decoding control circuit 337 switches the selector 336 to select the counter 335 (step ST17). Following this, the decoding control circuit 337 sets a range corresponding to the number of used TFCI patterns as an output range for the counter 335 (step ST18). Specifically, the output range corresponding to the number of used patterns of TFCI is a range from “0000000” to a binary number corresponding to n−1 if the number of used patterns is represented by n. If “64”, the output range to be set is from “0000000000” to “000011111”, and if the number of use patterns is “512”, the output range to be set is from “0000000” to “0111111111”. As a result, the TFCI decoding circuit 32 switches to a state in which decoding by maximum likelihood sequence estimation is executed.
[0078]
When such execution state switching has been completed, or if it is confirmed in step ST16 that decoding by majority logic determination is not being executed, that is, decoding by maximum likelihood sequence estimation is already being executed, decoding is performed. With this, the control circuit 337 ends the current control process.
[0079]
Now, in such a state in which decoding by maximum likelihood sequence estimation is performed, since the majority decision circuit 331 is not selected by the selector 336, the MASK signal generator 328, the multiplier 330, and the majority decision circuit 331 are not present. Can be considered. Then, the correlation between the encoded bit string obtained by encoding the 10-bit bit string output from the counter 335 by the TFCI encoder 332 and the encoded TFCI is obtained by the correlator 333, and when this correlation becomes the largest, the counter The 10-bit bit string output from 335 is selected as the original TFCI by the maximum value determiner 334 and the decoding is completed. Since the counter 335 sequentially outputs all the patterns that can be used as the original TFCI, the counter 335 and the TFCI encoder 332 generate all replicas of the encoded TFCI that may be transmitted. The most probable original TFCI is selected by comparing the replica and the coded TFCI, and decoding is performed by the maximum likelihood sequence estimation method.
[0080]
As described above, according to the present embodiment, when the number of TFCI usage patterns is relatively large, decoding by the majority logic determination method is performed. When the number of TFCI usage patterns is relatively small, decoding is performed by the maximum likelihood sequence estimation method. Therefore, in a situation where a large number of patterns can be used, decoding with sufficient performance is realized by a simple process using the majority logic determination method. In situations where only a few patterns are used, good performance is achieved by the maximum likelihood sequence estimation method. Since the TFCI encoder 332, the correlator 333, and the maximum value determiner 334, which constitute the configuration for maximum likelihood sequence estimation, need only be configured to handle only a small number of patterns, the circuit scale and consumption Electric power can be reduced.
[0081]
Note that the threshold value varies according to the number of used patterns of the performance difference between the majority logic determination method and the maximum likelihood sequence estimation method, and the TFCI encoder 332, the correlator 333, and the maximum value determination according to the number of used patterns. It is desirable to set appropriately considering the circuit scale of the device 334.
[0082]
Further, according to the present embodiment, the TFCI encoder 332, the correlator 333, and the maximum value determiner 334 are used for maximum likelihood sequence decoding related to the MASK code when using the majority logic determination method and when using the maximum likelihood sequence estimation method. Since both are shared, the circuit portion corresponding to the maximum likelihood sequence estimation circuit 323 in the TFCI decoding circuit 32 of the first embodiment shown in FIG. It is possible to further reduce the circuit scale as compared with the first embodiment.
[0083]
Further, according to the present embodiment, the counter 335 outputs the first TFCI pattern for outputting the lower 4 bits of the original TFCI when using the majority logic judgment method and the original TFCI pattern when using the maximum likelihood sequence estimation method. Since both are used as both the 3 bit string output means, it is possible to further reduce the circuit scale as compared with the case where circuits corresponding to the first bit string output means and the third bit string output means are individually provided. is there.
[0084]
The present invention is not limited to the above embodiments. For example, in each of the above embodiments, the present invention is applied to a CDMA mobile communication terminal compliant with 3GPP. However, it can be applied to a mobile communication terminal compliant with another standard, or wired communication. It can also be applied to a terminal.
[0085]
In each of the above embodiments, an example in which the original bit string is TFCI is shown, but the present invention can also be applied to decode data other than TFCI.
[0086]
Further, in each of the above embodiments, an example is shown in which decoding is performed on an encoded bit string encoded by an encoding method using a Reed-Muller code. However, decoding is performed by either the majority logic determination method or the maximum likelihood sequence estimation method. The present invention can also be applied to decoding related to an encoded bit string encoded by another encoding method as long as it is possible.
[0087]
In the second embodiment, decoding by maximum likelihood sequence estimation is realized by time division processing. However, generation and comparison of each replica may be performed by parallel processing, or time division processing and You may carry out in combination with parallel processing.
[0088]
Further, in the second embodiment, the multiplier 330 is provided as a removal trial unit, and an attempt is made to remove the influence of the MASK code by multiplication. However, the removal trial unit uses the MASK signal generated by the MASK signal generator 329. Processing determined by the combination with the generation formula may be performed.
[0089]
In the second embodiment, it is not necessary for the counter 335 to be able to output all 10 bits alone, and some bits may be generated by another means. In other words, when performing decoding by maximum likelihood sequence estimation, the number of TFCI usage patterns is limited to be smaller than the threshold value, so the upper few bits may always be “0”. In this case, the number of output bits of the counter 335 is reduced by the number of bits that are always “0”, and the level of the corresponding bit given to the selector 336 is fixed to “0”. In this way, the circuit scale of the counter 335 can be reduced.
[0090]
In addition, various modifications can be made without departing from the scope of the present invention.
[0091]
【The invention's effect】
According to the first aspect of the present invention, when the number of patterns used as the original bit string is equal to or greater than a predetermined threshold value, the first decoding means performs the majority logic determination method, and the number of patterns used is the threshold value. When the value is smaller than the above, the second decoding means decodes the original bit string from the encoded bit string by the maximum likelihood sequence estimation method. Therefore, in a situation where a relatively large number of patterns can be used in the original bit string, a majority decision is made. Decoding with sufficient performance is realized by simple processing by the logic judgment method, and in a situation where only a relatively small number of patterns are used, good performance is achieved by the maximum likelihood sequence estimation method. Since it is only necessary to support the original bit string of a small number of patterns, this results in regardless of the number of used patterns of the original bit string. Always it is possible to realize efficient decoding by a simple construction.
[0092]
According to the second aspect of the present invention, when the number of patterns used as the original bit string is equal to or greater than a predetermined threshold value, the maximum likelihood sequence estimation is performed only for the decoding relating to the second code, based on decoding by the majority logic decision method. When the original bit string is decoded from the encoded bit string and the number of patterns used as the original bit string is less than a predetermined threshold value, the original bit string is converted from the encoded bit string only by the maximum likelihood sequence estimation method. Since the decoding is performed and the processing based on the maximum likelihood sequence estimation method is performed by sharing the same encoding means, correlation detection means, and determination means, there are relatively many patterns in the original bit string. In situations where it can be used, it is fundamental to use the maximum likelihood sequence estimation method only for the decoding of the part that can take only a small part of the pattern. Can achieve decoding with sufficient performance by simple processing using the majority logic decision method, and in situations where relatively few patterns are used, the maximum likelihood sequence estimation method achieves good performance. The maximum likelihood sequence estimation method in FIG. 4 is performed by a common processing system, and as a result, efficient decoding can always be realized with a simple configuration regardless of the number of used patterns of the original bit string. .
[0093]
According to the third aspect of the present invention, since one counter functions as the first bit string output means and the third bit string output means under the control of the control means, the first bit string output means and the first bit string output means There is no need to separately provide a 3-bit string output means, and the configuration can be further simplified.
[Brief description of the drawings]
FIG. 1 is a functional block diagram showing a configuration of a CDMA mobile communication terminal configured by applying the present invention.
FIG. 2 is a functional block diagram showing a specific configuration of the TFCI decoding circuit 32 in FIG. 1 in the first embodiment.
3 is a flowchart showing a processing procedure for control processing by a decoding control circuit 326 in FIG. 2;
4 is a functional block diagram showing a configuration example for decoding coded TFCI based on 3GPP standard TS25.211 of the majority decision circuit 322 in FIG. 2; FIG.
FIG. 5 is a functional block diagram showing a specific configuration of the TFCI decoding circuit 32 in FIG. 1 in the second embodiment.
6 is a flowchart showing a processing procedure during control processing by the decoding control circuit 337 in FIG. 5;
[Explanation of symbols]
1 ... Antenna
2 ... Radio part
3 ... Signal processor
4 ... Compression / decompression processor
5: Code processing section
6 ... Calling part
7. User interface part
8 ... Memory part
9 ... Timing circuit
10. Control unit
31. Reception processing unit
32 ... TFCI decoding circuit
33 ... transmission processing section
321 ... Extraction unit
322 ... Majority decision circuit
323 ... Maximum likelihood sequence estimation circuit
324, 325 ... selector
326: Decoding control circuit
327 memory
328 ... Counter
329 ... MASK signal generator
330 ... multiplier
331 ... Majority decision circuit
332 ... TFCI encoder
333: Correlator
334 ... Maximum value discriminator
335 ... Counter
336 ... selector
337 ... Decoding control circuit

Claims

ｉビットにより取り得る２ⁱパターンのうちので使用されるパターン数が変化する元ビット列を多数決論理判定法および最尤系列推定法のいずれでも復号可能な所定の符号化方式で符号化してなる符号化ビット列から前記元ビット列の復号を行う復号回路において、
前記多数決論理判定法により復号を行う第１復号手段と、
前記最尤系列推定法により復号を行う第２復号手段と、
前記使用されるパターン数が所定のしきい値以上であるときには前記第１復号手段に、また前記使用されるパターン数が前記しきい値よりも小さいときには前記第２復号手段にそれぞれ復号を行わせる制御手段とを具備したことを特徴とする復号回路。Encoding obtained by encoding an original bit string in which the number of patterns used in 2 ⁱ patterns that can be taken by i bits is changed by a predetermined encoding method that can be decoded by either the majority logic determination method or the maximum likelihood sequence estimation method In a decoding circuit for decoding the original bit string from a bit string,
First decoding means for decoding by the majority logic determination method;
Second decoding means for decoding by the maximum likelihood sequence estimation method;
When the number of patterns used is equal to or greater than a predetermined threshold, the first decoding unit performs decoding, and when the number of patterns used is smaller than the threshold, the second decoding unit performs decoding. And a control circuit.

ｉビット（ただし、ｉ＝ｊ＋ｋ）により取り得る２ⁱパターンのうちで使用されるパターンの数が変化する元ビット列を、この元ビット列のうちの所定のｊビット分の第１部分に対応するビット列は多数決論理判定法および最尤系列推定法のいずれでも復号可能な第１符号をなし、残りのｋビット分の第２部分に対応するビット列は前記第１符号とは異なる所定の第２符号であってその第２符号が前記第２部分のパターンに応じた所定のパターンをなす生成行列を掛け合わせて線形符号化してなるｍビットの符号化ビット列から前記元ビット列を復号する復号回路において、
前記符号化ビット列を記憶する記憶手段と、
ｋビットのビット列を、２^kパターンのそれぞれで出力する第１ビット列出力手段と、
この第１ビット列出力手段により出力される各パターンのビット列のそれぞれについて、そのビット列に対応した前記第２符号に応じた所定のパターンのｍビットのビット列を出力する第２ビット列出力手段と、
この第２符号除去ビット列出力手段が出力する各ビット列のそれぞれに基づいて、前記記憶手段に記憶されている符号化ビット列からの除去試行手段と、
この除去試行手段により前記第２符号の影響の除去が試みられた後の各符号化ビット列についてそれぞれ多数決論理判定法で前記第１部分の復号を行う多数決判定手段と、
前記元ビット列として使用され得る全てのパターンのビット列をそれぞれ出力する第３ビット列出力手段と、
複数のパターンのｉビットのビット列のそれぞれに対して前記線形符号化を行う符号化手段と、
この符号化手段により得られる複数の符号化ビット列のそれぞれと前記記憶手段に記憶されている符号化ビット列との相関を検出する相関検出手段と、
この相関検出手段により検出される相関が最も大きくなる前記符号化ビット列が前記符号化手段により得られる入力ビット列のパターンを判定する判定手段と、
前記多数決判定手段により復号されたビット列を前記第１部分とするとともに前記第１ビット列出力手段により出力されるビット列を前記第２部分とするｉビットのビット列および前記第３ビット列出力手段が出力するｉビットのビット列を選択的に前記符号化手段へと与える選択手段と、
前記使用されるパターン数が所定のしきい値以上であるときには前記多数決判定手段により復号されたビット列を前記第１部分とするとともに前記第１ビット列出力手段により出力されるビット列を前記第２部分とするｉビットのビット列を、また前記使用されるパターン数が前記しきい値よりも小さいときには前記第３ビット列出力手段が出力するｉビットのビット列をそれぞれ前記選択手段に選択させる制御手段とを具備したことを特徴とする復号回路。An original bit string in which the number of patterns used among 2 ⁱ patterns that can be taken by i bits (however, i = j + k) is changed to a bit string corresponding to a first portion of a predetermined j bits of the original bit string Is a first code that can be decoded by both the majority logic judgment method and the maximum likelihood sequence estimation method, and the bit string corresponding to the second part for the remaining k bits is a predetermined second code different from the first code. In the decoding circuit for decoding the original bit string from an m-bit encoded bit string obtained by linearly encoding the second matrix by multiplying a generator matrix having a predetermined pattern corresponding to the pattern of the second part,
Storage means for storing the encoded bit string;
first bit string output means for outputting a k-bit bit string in each of 2 ^k patterns;
Second bit string output means for outputting an m-bit bit string of a predetermined pattern corresponding to the second code corresponding to the bit string for each bit string output by the first bit string output means;
Based on each bit string output by the second code removal bit string output means, removal trial means from the encoded bit string stored in the storage means,
Majority determination means for decoding the first part by the majority logic determination method for each encoded bit string after the removal trial means has attempted to remove the influence of the second code;
Third bit string output means for outputting each bit string of all patterns that can be used as the original bit string;
Encoding means for performing the linear encoding for each of i-bit bit strings of a plurality of patterns;
Correlation detecting means for detecting a correlation between each of the plurality of encoded bit strings obtained by the encoding means and the encoded bit string stored in the storage means;
Determining means for determining a pattern of an input bit string obtained by the encoding means for the encoded bit string having the largest correlation detected by the correlation detecting means;
The bit string decoded by the majority decision means is the first part and the bit string output by the first bit string output means is the second part. The i-bit bit string and the third bit string output means output i Selection means for selectively giving a bit string of bits to the encoding means;
When the number of patterns used is equal to or greater than a predetermined threshold value, the bit string decoded by the majority decision judging means is set as the first part, and the bit string output by the first bit string output means is set as the second part. And a control means for causing the selection means to select the i-bit bit string output from the third bit string output means when the number of patterns used is smaller than the threshold value. A decoding circuit characterized by the above.

ｉビットのビット列をそのパターンを変化させつつ順次出力するカウンタを備え、
かつ前記制御手段が、前記使用されるパターン数が所定のしきい値以上であるときにはｉビットのビット列のうちの所定のｋビットのパターンが２^kパターンのそれぞれとなるように前記カウンタを動作させることで前記カウンタを前記第１ビット列出力手段として機能させ、また前記使用されるパターン数が前記しきい値よりも小さいときにはｉビットのビット列が前記元ビット列として使用され得る全てのパターンのそれぞれとなるように前記カウンタを動作させることで前記カウンタを前記第３ビット列出力手段として機能させることを特徴とする請求項２に記載の復号回路。a counter that sequentially outputs an i-bit bit string while changing its pattern;
And when the number of patterns used is equal to or greater than a predetermined threshold, the control means operates the counter so that a predetermined k-bit pattern in an i-bit bit string is a 2 ^k pattern. Thus, the counter functions as the first bit string output means, and when the number of patterns used is smaller than the threshold value, an i-bit bit string becomes each of all patterns that can be used as the original bit string. 3. The decoding circuit according to claim 2, wherein the counter functions as the third bit string output means by operating the counter as described above.

前記元ビット列は、３ＧＰＰ（3rd Generation Partnership Project）で規定されたＴＦＣＩ（Transport Format Combination Indicator）であることを特徴とする請求項１または請求項２に記載の復号回路。3. The decoding circuit according to claim 1, wherein the original bit string is a TFCI (Transport Format Combination Indicator) defined by 3GPP (3rd Generation Partnership Project).

ｉビットのビット列から構成されてそのパターンにより所定の情報を示し、かつ取り得る２ⁱパターンのうちで使用されるパターンの数が変化する通知データを、多数決論理判定法および最尤系列推定法のいずれでも復号可能な所定の符号化方式で符号化して伝送する通信網に適用されて使用される通信装置において、
前記多数決論理判定法により復号を行う第１復号手段と、
前記最尤系列推定法により復号を行う第２復号手段と、
前記通信網からの通知に基づいて前記使用されるパターン数を判定する判定手段と、
この判定手段により判定されたパターン数が所定のしきい値以上であるときには前記第１復号手段に、また前記パターン数が前記しきい値よりも小さいときには前記第２復号手段にそれぞれ復号を行わせる制御手段とを具備したことを特徴とする復号回路。Notification data composed of an i-bit bit string, indicating predetermined information by the pattern, and changing the number of patterns used among the 2 ⁱ patterns that can be taken, are determined by the majority logic judgment method and the maximum likelihood sequence estimation method. In a communication device used by being applied to a communication network that is encoded and transmitted by a predetermined encoding method that can be decoded in either case,
First decoding means for decoding by the majority logic determination method;
Second decoding means for decoding by the maximum likelihood sequence estimation method;
Determining means for determining the number of patterns used based on notification from the communication network;
When the number of patterns determined by the determination means is greater than or equal to a predetermined threshold value, the first decoding means performs decoding, and when the number of patterns is smaller than the threshold value, the second decoding means performs decoding. And a control circuit.

ｉビット（ただし、ｉ＝ｊ＋ｋ）のビット列から構成されてそのパターンにより所定の情報を示し、かつ取り得る２ⁱパターンのうちで使用されるパターンの数が変化する通知データを、この通知データのうちの所定のｊビット分の第１部分に対応するビット列は多数決論理判定法および最尤系列推定法のいずれでも復号可能な第１符号をなし、残りのｋビット分の第２部分に対応するビット列は前記第１符号とは異なる所定の第２符号であってその第２符号が前記第２部分のパターンに応じた所定のパターンをなす生成行列を掛け合わせて線形符号化してなるｍビットの符号化ビット列を伝送する通信網に適用されて使用される通信装置において、
前記符号化ビット列を記憶する記憶手段と、
ｋビットのビット列を、２^kパターンのそれぞれで出力する第１ビット列出力手段と、
この第１ビット列出力手段により出力される各パターンのビット列のそれぞれについて、そのビット列に対応した前記第２符号に応じた所定のパターンのｍビットのビット列を出力する第２ビット列出力手段と、
この第２符号除去ビット列出力手段が出力する各ビット列のそれぞれに基づいて、前記記憶手段に記憶されている符号化ビット列からの除去試行手段と、
この除去試行手段により前記第２符号の影響の除去が試みられた後の各符号化ビット列についてそれぞれ多数決論理判定法で前記第１部分の復号を行う多数決判定手段と、
前記元ビット列として使用され得る全てのパターンのビット列をそれぞれ出力する第３ビット列出力手段と、
複数のパターンのｉビットのビット列のそれぞれに対して前記線形符号化を行う符号化手段と、
この符号化手段により得られる複数の符号化ビット列のそれぞれと前記記憶手段に記憶されている符号化ビット列との相関を検出する相関検出手段と、
この相関検出手段により検出される相関が最も大きくなる前記符号化ビット列が前記符号化手段により得られる入力ビット列のパターンを判定する判定手段と、
前記多数決判定手段により復号されたビット列を前記第１部分とするとともに前記第１ビット列出力手段により出力されるビット列を前記第２部分とするｉビットのビット列および前記第３ビット列出力手段が出力するｉビットのビット列を選択的に前記符号化手段へと与える選択手段と、
前記通信網からの通知に基づいて前記使用されるパターン数を判定する判定手段と、
この判定手段により判定されたパターン数が所定のしきい値以上であるときには前記多数決判定手段により復号されたビット列を前記第１部分とするとともに前記第１ビット列出力手段により出力されるビット列を前記第２部分とするｉビットのビット列を、また前記パターン数が前記しきい値よりも小さいときには前記第３ビット列出力手段が出力するｉビットのビット列をそれぞれ前記選択手段に選択させる制御手段とを具備したことを特徴とする通信装置。Notification data composed of a bit string of i bits (where i = j + k) indicates predetermined information by the pattern, and the number of patterns used among the 2 ⁱ patterns that can be taken is changed to the notification data. A bit string corresponding to a first portion corresponding to a predetermined j bits forms a first code that can be decoded by both the majority logic determination method and the maximum likelihood sequence estimation method, and corresponds to a second portion corresponding to the remaining k bits. The bit string is a predetermined second code different from the first code, and the second code is linearly encoded by multiplying a generator matrix having a predetermined pattern corresponding to the pattern of the second part. In a communication device used by being applied to a communication network that transmits an encoded bit string,
Storage means for storing the encoded bit string;
first bit string output means for outputting a k-bit bit string in each of 2 ^k patterns;
Second bit string output means for outputting an m-bit bit string of a predetermined pattern corresponding to the second code corresponding to the bit string for each bit string output by the first bit string output means;
Based on each bit string output by the second code removal bit string output means, removal trial means from the encoded bit string stored in the storage means,
Majority determination means for decoding the first part by the majority logic determination method for each encoded bit string after the removal trial means has attempted to remove the influence of the second code;
Third bit string output means for outputting each bit string of all patterns that can be used as the original bit string;
Encoding means for performing the linear encoding for each of i-bit bit strings of a plurality of patterns;
Correlation detecting means for detecting a correlation between each of the plurality of encoded bit strings obtained by the encoding means and the encoded bit string stored in the storage means;
Determining means for determining a pattern of an input bit string obtained by the encoding means for the encoded bit string having the largest correlation detected by the correlation detecting means;
The bit string decoded by the majority decision means is the first part and the bit string output by the first bit string output means is the second part. The i-bit bit string and the third bit string output means output i Selection means for selectively giving a bit string of bits to the encoding means;
Determining means for determining the number of patterns used based on notification from the communication network;
When the number of patterns determined by the determination means is greater than or equal to a predetermined threshold value, the bit string decoded by the majority decision determination means is used as the first part, and the bit string output by the first bit string output means is the first bit string. A control means for causing the selection means to select an i-bit bit string that is two parts, and an i-bit bit string output by the third bit string output means when the number of patterns is smaller than the threshold value. A communication device.

ｉビットのビット列をそのパターンを変化させつつ順次出力するカウンタを備え、
かつ前記制御手段が、前記使用されるパターン数が所定のしきい値以上であるときにはｉビットのビット列のうちの所定のｋビットのパターンが２^kパターンのそれぞれとなるように前記カウンタを動作させることで前記カウンタを前記第１ビット列出力手段として機能させ、また前記使用されるパターン数が前記しきい値よりも小さいときにはｉビットのビット列が前記元ビット列として使用され得る全てのパターンのそれぞれとなるように前記カウンタを動作させることで前記カウンタを前記第３ビット列出力手段として機能させることを特徴とする請求項６に記載の通信装置。a counter that sequentially outputs an i-bit bit string while changing its pattern;
And when the number of patterns used is equal to or greater than a predetermined threshold, the control means operates the counter so that a predetermined k-bit pattern in an i-bit bit string is a 2 ^k pattern. Thus, the counter functions as the first bit string output means, and when the number of patterns used is smaller than the threshold value, an i-bit bit string becomes each of all patterns that can be used as the original bit string. The communication apparatus according to claim 6, wherein the counter functions as the third bit string output unit by operating the counter as described above.

前記通知データは、３ＧＰＰ（3rd Generation Partnership Project）で規定されたＴＦＣＩ（Transport Format Combination Indicator）であることを特徴とする請求項５または請求項６に記載の通信装置。7. The communication apparatus according to claim 5, wherein the notification data is a TFCI (Transport Format Combination Indicator) defined by 3GPP (3rd Generation Partnership Project).