JP4453753B2 - Fractional NPLL synthesizer and method for limiting oscillation frequency band of fractional NPLL synthesizer - Google Patents
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Description
本発明は、フラクショナルNPLLシンセサイザ、フラクショナルNPLLシンセサイザの発振周波数帯域制限方法に関するものである。 The present invention relates to a fractional NPLL synthesizer and an oscillation frequency band limiting method for the fractional NPLL synthesizer.
フラクショナルNPLLシンセサイザは、設定可能な出力周波数間隔が基準信号の周波数と一致するインテジャーNPLLシンセサイザと違い、基準信号の周波数よりも小さな周波数間隔で出力信号の周波数を制御できるもので、その構成は図5に示すように、位相比較器1と、低域通過フィルタ2と、電圧制御発振器3と、可変分周器4と、分周比制御回路15とから構成される。
The fractional NPLL synthesizer can control the frequency of the output signal at a frequency interval smaller than the frequency of the reference signal, unlike the integer NPLL synthesizer whose settable output frequency interval matches the frequency of the reference signal. As shown in FIG. 5, the circuit includes a
位相比較器1は、基準信号Frと可変分周器4の出力信号との位相差を検出して、検出結果を出力する回路である。低域通過フィルタ2は、位相比較器1の出力を平均化する回路である。電圧制御発振器3は、低域通過フィルタ2の出力電圧に応じた周波数の信号Fvcoを発振する回路である。可変分周器4は、電圧制御発振器3が出力する信号Fvcoの周波数を分周する回路である。分周比制御回路15は、キャリア周波数の設定信号と変調信号とを入力されて、可変分周器4の分周比を制御する回路である。
The
ここで、分周比制御回路15は可変分周器4の分周比を時間的に変化させ、平均値として整数でなく分数の精度で分周比を制御することを実現できるものである。この特性を利用し、電圧制御発振器3の出力信号Fvcoの周波数をキャリア周波数から所望の周波数偏移で発振させるFSK(Frequency Shift Keying)変調が可能となる。一般的に、図4(a)に示す1,0,1からなる変調信号を分周比制御回路15に入力すると、出力信号Fvcoの周波数偏移は図4(b)の様な正の周波数偏移と負の周波数偏移とを交互に行う矩形波になる(例えば、特許文献1参照。)。
Here, the frequency division
このように直接、FSK変調をかける事ができるフラクショナルNPLLシンセサイザにおいては、変調をかけた時の発振周波数帯域を制限する為、分周比制御回路15に変調信号を入力する際、フィルターを介して入力しており、そのときの出力信号Fvcoの周波数偏移は図4(c)の破線の様に図4(b)の矩形波に比べて鈍った波形となる。
しかしながら上述の構成、方法では、特にフラクショナルNPLLシンセサイザの同チップ内にフィルタを構成する場合、チップ面積が増大して、コスト上昇の原因となってしまうという問題があった。 However, in the above-described configuration and method, there is a problem in that, when a filter is configured in the same chip of the fractional NPLL synthesizer, the chip area increases, resulting in an increase in cost.
本発明は、上記事由に鑑みてなされたものであり、その目的は、不要な発振周波数帯域制限をかける事が無く、必要な回路を減らして、小サイズ低コストで実現できるフラクショナルNPLLシンセサイザ、フラクショナルNPLLシンセサイザの発振周波数帯域制限方法を提供することにある。 SUMMARY OF THE INVENTION The present invention has been made in view of the above-mentioned reasons, and the object thereof is to reduce the size of the fractional NPLL synthesizer and the fractional circuit that can be realized at a small size and at low cost without limiting unnecessary oscillation frequency band. An object of the present invention is to provide an oscillation frequency band limiting method for an NPLL synthesizer.
請求項1の発明は、入力の周波数を分周した信号を出力する可変分周器と、前記可変分周器の分周比を制御する分周比制御回路と、基準信号と前記可変分周器の出力信号との位相差を検出して、該検出結果を出力する位相比較器と、前記位相比較器の出力を平均化する低域通過フィルタと、前記低域通過フィルタの出力に応じた発振周波数を出力すると共に、発振周波数を前記可変分周器の入力とする電圧制御発振器とによって発振周波数を生成するフラクショナルNPLLシンセサイザにおいて、前記分周比制御回路は、周波数偏移をかける対象であるビット列信号を全ビットに亘って蓄積記憶し、蓄積記憶したビット列信号の全ビットに亘って極性の切り換わりを判別して、極性が切り換わっているときのみ分周比を段階毎に変化させて発振周波数の偏移を段階毎に行い、分周比が段階毎に変化する時間を設定することで、発振周波数が段階毎に偏移する時間を設定することを特徴とする。 According to the first aspect of the present invention, there is provided a variable frequency divider that outputs a signal obtained by dividing an input frequency, a frequency division ratio control circuit that controls a frequency division ratio of the variable frequency divider, a reference signal, and the variable frequency division. A phase comparator that detects a phase difference from the output signal of the detector and outputs the detection result, a low-pass filter that averages the output of the phase comparator, and an output according to the output of the low-pass filter In the fractional NPLL synthesizer that outputs an oscillation frequency and generates an oscillation frequency by a voltage-controlled oscillator that uses the oscillation frequency as an input to the variable frequency divider, the frequency division ratio control circuit is a target for frequency shift. Accumulate and store the bit string signal over all bits, determine the polarity switching over all bits of the accumulated bit string signal, and change the division ratio step by step only when the polarity is switched There row for each stage shift in resonant frequency, the frequency division ratio by setting a time that varies for each stage, the oscillation frequency and sets the time to shift per stage.
この発明によれば、従来別途設けていた変調信号用のフィルタ回路を削減でき、小サイズ低コストで発振周波数の帯域制限を実現することができる。さらに、周波数偏移をかける対象である信号ビット列の周波数波形列が同じ波形極性を連続して発生した場合に、その連続波形の途中に不要な発振周波数帯域制限をかける事が無く、従来別途設けていた変調信号用のフィルタ回路を備えることなしにこのフィルタ回路と同等の効果を実現することができ、発振周波数帯域の制限が可能になる。さらに、より最適な発振周波数の帯域制限が可能になる。 According to the present invention, it is possible to reduce the modulation signal filter circuit that has been separately provided conventionally, and to realize the band limitation of the oscillation frequency with a small size and low cost. In addition, when the frequency waveform sequence of the signal bit sequence that is the target of frequency deviation is generated with the same waveform polarity continuously, there is no need to limit unnecessary oscillation frequency band in the middle of the continuous waveform. An effect equivalent to that of this filter circuit can be realized without providing the filter circuit for the modulation signal, and the oscillation frequency band can be limited. Furthermore, it is possible to limit the bandwidth of the more optimal oscillation frequency.
請求項2の発明は、入力の周波数を分周した信号を出力する可変分周処理と、前記可変分周処理の分周比を制御する分周比制御処理と、基準信号と前記分周比制御処理による出力信号との位相差を検出して、該検出結果を出力する位相比較処理と、前記位相比較処理による出力を平均化する低域通過フィルタリング処理と、前記低域通過フィルタリング処理による出力に応じた発振周波数を出力すると共に、発振周波数を前記可変分周処理の入力とする電圧制御発振処理とによって発振周波数を生成するフラクショナルNPLLシンセサイザの発振周波数帯域制限方法において、周波数偏移をかける対象であるビット列信号を全ビットに亘って蓄積記憶し、蓄積記憶したビット列信号の全ビットに亘って極性の切り換わりを判別して、極性が切り換わっているときのみ分周比を段階毎に変化させて発振周波数の偏移を段階毎に行う分周比制御処理と、分周比が段階毎に変化する時間を設定することで、発振周波数が段階毎に偏移する時間を設定する偏移時間設定処理とを行うことを特徴とする。
The invention according to
この発明によれば、従来別途設けていた変調信号用のフィルタ回路を削減でき、小サイズ低コストで発振周波数の帯域制限を実現することができる。さらに、周波数偏移をかける対象である信号ビット列の周波数波形列が同じ波形極性を連続して発生した場合に、その連続波形の途中に不要な発振周波数帯域制限をかける事が無く、従来別途設けていた変調信号用のフィルタ回路を備えることなしにこのフィルタ回路と同等の効果を実現することができ、発振周波数帯域の制限が可能になる。さらに、より最適な発振周波数の帯域制限が可能になる。 According to the present invention, it is possible to reduce the modulation signal filter circuit that has been separately provided conventionally, and to realize the band limitation of the oscillation frequency with a small size and low cost. In addition, when the frequency waveform sequence of the signal bit sequence that is the target of frequency deviation is generated with the same waveform polarity continuously, there is no need to limit unnecessary oscillation frequency band in the middle of the continuous waveform. An effect equivalent to that of this filter circuit can be realized without providing the filter circuit for the modulation signal, and the oscillation frequency band can be limited. Furthermore, it is possible to limit the bandwidth of the more optimal oscillation frequency.
以上説明したように、本発明では、従来別途設けていた変調信号用のフィルタ回路を削減でき、小サイズ低コストで発振周波数の帯域制限を実現することができるという効果がある。さらに、周波数偏移をかける対象である信号ビット列の周波数波形列が同じ波形極性を連続して発生した場合に、その連続波形の途中に不要な発振周波数帯域制限をかける事が無く、従来別途設けていた変調信号用のフィルタ回路を備えることなしにこのフィルタ回路と同等の効果を実現することができ、発振周波数帯域の制限が可能になるという効果がある。さらに、より最適な発振周波数の帯域制限が可能になる。 As described above, according to the present invention, it is possible to reduce the modulation signal filter circuit conventionally provided separately, and to achieve the band limitation of the oscillation frequency with a small size and low cost. In addition, when the frequency waveform sequence of the signal bit sequence that is the target of frequency deviation is generated with the same waveform polarity continuously, there is no need to limit unnecessary oscillation frequency band in the middle of the continuous waveform. An effect equivalent to that of this filter circuit can be realized without providing the filter circuit for the modulation signal that has been provided, and the oscillation frequency band can be limited. Furthermore, it is possible to limit the bandwidth of the more optimal oscillation frequency.
以下、本発明の実施の形態を図面に基づいて説明する。 Hereinafter, embodiments of the present invention will be described with reference to the drawings.
(基本構成)
フラクショナルNPLLシンセサイザは図3にその基本構成を示され、従来例を示す図5と同様の構成には同一の符号を付して説明は省略する。本基本構成では、図4(c)の破線に示す、変調信号にフィルタをかけたときの出力信号Fvcoの周波数偏移の波形と同等な、図4(c)の実線に示す周波数偏移を2段階に行う波形を実現する。
(Basic configuration)
The basic configuration of the fractional NPLL synthesizer is shown in FIG. 3, and the same components as those in FIG. In this basic configuration, the frequency shift indicated by the solid line in FIG. 4C is equivalent to the waveform of the frequency shift of the output signal Fvco when the modulated signal is filtered, as indicated by the broken line in FIG. A two-stage waveform is realized.
分周比制御回路5は、レジスタ51,52と、制御回路53と、スイッチ54,55と、加算器56とを備えており、アキュムレータを1段用いた簡単な例を示している。まず、出力信号FvcoをN分周している可変分周器4の出力をクロックにして、レジスタ51,52は各々に設定された値分までカウントし、そのカウント値を各々、K、ΔKとする。加算器56では、このカウント値の和K’=K+ΔKが設定されたM値を超えると、オーバーフローして可変分周器4において分周比N+1を選択、実行し、最初に戻る。これを繰り返して[数1]の様に、所望の周波数偏移を持った電圧制御発振器3の出力信号Fvcoを得ている。
The division
ここでレジスタ52は2つのレジスタ521,522からなっており、そのカウント値を各々、αΔK,βΔKとする。ここで、αとβはΔKの係数であり、αとβの和は1である。また、それぞれにレジスタ51と接続・切断するためのスイッチ54,55が接続されており、スイッチ54,55は制御回路53によってオン,オフされる。
Here, the
そして、図4(a)に示す変調速度1/T1が既知である変調信号が制御回路53に入ってきたときの出力信号Fvcoの周波数偏移を図4(c)に示す。変調信号のデータ1が制御回路53に入ってくると、変調信号の立ち上がりエッジA1でトリガーがかかり、まずスイッチ54をオンする。すると、カウント値αΔKによって可変分周器4の分周比が増加して、結果として出力信号Fvcoには、キャリア周波数に対して+f1の周波数偏移(αΔK分の周波数偏移)がかかる。同時に制御回路53内のタイマー(図示せず)が作動して、T2(<T1/2)の時間が経過するまでスイッチ54がオンした状態となり、出力信号Fvcoはこの間、+f1の周波数偏移がかかった状態となる。
FIG. 4C shows the frequency shift of the output signal Fvco when a modulation signal having a known
次に、T1−2・T2の時間が経過するまでスイッチ54と共にスイッチ55がオンすると、カウント値αΔK+βΔKによって可変分周器4の分周比がさらに増加して、出力信号Fvcoには、キャリア周波数に対して、+(f1+f2)の周波数偏移(αΔK+βΔK分の周波数偏移)がかかった状態となる。
Next, when the
スイッチ55がオンしてからT1−2・T2の時間が経過すると、スイッチ55がオフし、レジスタ522のカウント値βΔKは遮断される。スイッチ55がオフしてからT2の時間が経過するまでスイッチ54はオンのままで、可変分周器4の分周比はカウント値βΔK分減少して、出力信号Fvcoは、キャリア周波数に対して+f1の周波数偏移がかかった状態になる。その状態で立ち下がりエッジA2を検出しない場合は同じ極性のデータが続くということなので、上記動作を繰り返す。
When the time T1-2 · T2 elapses after the
以上、変調信号のデータ1が入力された場合を説明したが、変調信号のデータ0が入力された場合や変調信号のデータ1が入力された後に立ち下がりエッジA2を検出した時は、同様の動作でキャリア周波数を挟んで逆に周波数偏移がかかる。
Although the case where the
このようにして、可変分周器4の分周比を段階毎に変化させて出力信号Fvcoの周波数偏移を段階毎に行うことで、図4(c)破線のように高域成分を減衰させるためにフィルタをかけた信号波形と同等な、図4(c)実線のように発振周波数が2段階に偏移した信号波形を実現できる。ここでは、カウンタ値αΔKとβΔKの2段で説明したが、例えばさらにカウンタ値γΔKを増やせば、3段に、さらに増やせば4段と可能であるのは明らかである。また、総合してΔKを実現するそれぞれのαΔK,βΔK,...と、それらをオン,オフするスイッチと、各スイッチを制御する制御回路があれば、分周比制御回路5は、アキュムレータ多段で構成されていても、ΣΔモジュレーターで構成されていても、分周比を制御する回路であればよい。
In this way, by changing the frequency dividing ratio of the
また、図3に示すレジスタ52内に構成されるレジスタ521とレジスタ522のカウンタ値の係数αとβのその和を1に保つ条件下で、係数α,βの各値を制御回路53経由で再設定することによって段階毎に変化する分周比を各々設定して、発振周波数が偏移する周波数を段階毎に任意に設定可能となる。偏移する段数が3段、4段などに増えても同様である。
Further, the values of the coefficients α and β are passed through the
さらに、制御回路53において、スイッチ54,55のいずれをオンするかオフするかを制御することによって分周比が変化する段数を設定して、レジスタ52内に構成されるレジスタ521,522の中から使用するレジスタを選択すると同時に、上記α,β等の係数を再設定することにより、1段階に変化させるのか、2段階に変化させるのか、あるいはさらに多くのレジスタを備えて3段階、4段階、...に変化させるのか等、その段数を任意に設定可能となる。
Further, in the
そして、制御回路53内のタイマー(図示せず)において、例えば図4に示すT2の設定を変えることで、周波数偏移を段階的に変化させている時間を任意に設定可能となる。偏移する段数が3段、4段などに増えても同様である。
In a timer (not shown) in the
このように本基本構成では、従来例のように変調信号の経路に別途フィルタを備えることなしに、発振周波数帯域の制限が可能になる。さらにシステムに応じて、発振周波数が偏移する周波数、段数、及び周波数偏移を段階的に変化させている時間を最適に設定することで、より最適な発振周波数帯域の制限が可能になり、目的の発振周波数帯域制限を成し遂げることができる。 As described above, in this basic configuration, it is possible to limit the oscillation frequency band without providing a separate filter in the path of the modulation signal as in the conventional example. Furthermore, depending on the system, it is possible to limit the oscillation frequency band more optimally by optimally setting the frequency at which the oscillation frequency shifts, the number of stages, and the time during which the frequency shift is changed stepwise. The desired oscillation frequency band limitation can be achieved.
(実施形態)
本実施形態の分周比制御回路5は図1に示すように、図3の分周比制御回路5にメモリバッファ57,58を付加したもので、他の構成は上記基本構成と同様であり、同様の構成には同一の符号を付して説明は省略する。図2は、制御回路53、及びメモリバッファ57,58の動作を説明するもので、まず、変調信号(送信データ)のビット数は予め判っており、メモリバッファ57はこのビット数以上に構成されており、分周比制御回路5に入力された送信データを一旦全てバッファする。この送信データを制御回路53が読み出して、そのビット毎のデータの極性が前のビットあるいは後のビットあるいは前後のビットの極性から変化していればそのビットにフラグFを付加してから、メモリバッファ58に格納する。
(Embodiment)
As shown in FIG. 1, the frequency division
全ての送信データがメモリバッファ58に格納されると、制御回路53はメモリバッファ58からデータを読み出し、フラグFが付加されているビットについては基本構成で説明したように、可変分周器4の分周比を段階毎に変化させて出力信号Fvcoの周波数偏移を段階毎に行う発振周波数帯域制限方法を実施する。
When all the transmission data is stored in the
対してフラグFが付加されていないビットについて発振周波数帯域制限の処理を行わない。例えば、データ1が連続した場合には、レジスタ52ではレジスタ521のカウンタ動作の係数α=1を設定し且つスイッチ54をオンさせ、レジスタ522のカウンタ動作の係数β=0を設定し且つスイッチ55をオフさせることで、出力信号Fvcoはデータ1が連続する間、キャリア周波数に対してカウント値ΔK分の周波数偏移がかかった状態を維持することができる。
On the other hand, the process of limiting the oscillation frequency band is not performed for the bits to which the flag F is not added. For example, when
なお、上記のようにレジスタ521のみを動作させても、あるいはレジスタ522のみ動作させてもよく、レジスタ522を動作させるときは、レジスタ522のカウンタ動作の係数β=1を設定し且つスイッチ55をオンさせ、レジスタ521のカウンタ動作の係数α=0を設定し且つスイッチ54をオフさせる。また、周波数偏移を3段,4段,...とした場合にはレジスタ52を構成するレジスタ521,522,...のうちいずれかのレジスタを一つだけ動作させればよい。
As described above, only the
1 位相比較器
2 低域通過フィルタ
3 電圧制御発振器
4 可変分周器
5 分周比制御回路
51,52 レジスタ
53 制御回路
54,55 スイッチ
56 加算器
57,58 メモリバッファ
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