JP4453753B2

JP4453753B2 - Fractional NPLL synthesizer and method for limiting oscillation frequency band of fractional NPLL synthesizer

Info

Publication number: JP4453753B2
Application number: JP2007316188A
Authority: JP
Inventors: 秀樹笠井; 正信小川; 和久吉木; 昌行松尾
Original assignee: Panasonic Corp; Matsushita Electric Works Ltd
Current assignee: Panasonic Corp; Panasonic Electric Works Co Ltd
Priority date: 2007-12-06
Filing date: 2007-12-06
Publication date: 2010-04-21
Anticipated expiration: 2022-10-24
Also published as: JP2008104230A

Description

本発明は、フラクショナルＮＰＬＬシンセサイザ、フラクショナルＮＰＬＬシンセサイザの発振周波数帯域制限方法に関するものである。 The present invention relates to a fractional NPLL synthesizer and an oscillation frequency band limiting method for the fractional NPLL synthesizer.

フラクショナルＮＰＬＬシンセサイザは、設定可能な出力周波数間隔が基準信号の周波数と一致するインテジャーＮＰＬＬシンセサイザと違い、基準信号の周波数よりも小さな周波数間隔で出力信号の周波数を制御できるもので、その構成は図５に示すように、位相比較器１と、低域通過フィルタ２と、電圧制御発振器３と、可変分周器４と、分周比制御回路１５とから構成される。 The fractional NPLL synthesizer can control the frequency of the output signal at a frequency interval smaller than the frequency of the reference signal, unlike the integer NPLL synthesizer whose settable output frequency interval matches the frequency of the reference signal. As shown in FIG. 5, the circuit includes a phase comparator 1, a low-pass filter 2, a voltage controlled oscillator 3, a variable frequency divider 4, and a frequency division ratio control circuit 15.

位相比較器１は、基準信号Ｆｒと可変分周器４の出力信号との位相差を検出して、検出結果を出力する回路である。低域通過フィルタ２は、位相比較器１の出力を平均化する回路である。電圧制御発振器３は、低域通過フィルタ２の出力電圧に応じた周波数の信号Ｆｖｃｏを発振する回路である。可変分周器４は、電圧制御発振器３が出力する信号Ｆｖｃｏの周波数を分周する回路である。分周比制御回路１５は、キャリア周波数の設定信号と変調信号とを入力されて、可変分周器４の分周比を制御する回路である。 The phase comparator 1 is a circuit that detects a phase difference between the reference signal Fr and the output signal of the variable frequency divider 4 and outputs a detection result. The low-pass filter 2 is a circuit that averages the output of the phase comparator 1. The voltage controlled oscillator 3 is a circuit that oscillates a signal Fvco having a frequency corresponding to the output voltage of the low-pass filter 2. The variable frequency divider 4 is a circuit that divides the frequency of the signal Fvco output from the voltage controlled oscillator 3. The frequency division ratio control circuit 15 is a circuit that receives the carrier frequency setting signal and the modulation signal and controls the frequency division ratio of the variable frequency divider 4.

ここで、分周比制御回路１５は可変分周器４の分周比を時間的に変化させ、平均値として整数でなく分数の精度で分周比を制御することを実現できるものである。この特性を利用し、電圧制御発振器３の出力信号Ｆｖｃｏの周波数をキャリア周波数から所望の周波数偏移で発振させるＦＳＫ（ＦｒｅｑｕｅｎｃｙＳｈｉｆｔＫｅｙｉｎｇ）変調が可能となる。一般的に、図４（ａ）に示す１，０，１からなる変調信号を分周比制御回路１５に入力すると、出力信号Ｆｖｃｏの周波数偏移は図４（ｂ）の様な正の周波数偏移と負の周波数偏移とを交互に行う矩形波になる（例えば、特許文献１参照。）。 Here, the frequency division ratio control circuit 15 can change the frequency division ratio of the variable frequency divider 4 with time, and can control the frequency division ratio with an accuracy of a fraction instead of an integer as an average value. Using this characteristic, FSK (Frequency Shift Keying) modulation that oscillates the frequency of the output signal Fvco of the voltage controlled oscillator 3 from the carrier frequency with a desired frequency shift becomes possible. In general, when a modulation signal composed of 1, 0, 1 shown in FIG. 4A is input to the frequency division ratio control circuit 15, the frequency shift of the output signal Fvco is a positive frequency as shown in FIG. A rectangular wave in which a shift and a negative frequency shift are alternately performed ( for example, refer to Patent Document 1).

このように直接、ＦＳＫ変調をかける事ができるフラクショナルＮＰＬＬシンセサイザにおいては、変調をかけた時の発振周波数帯域を制限する為、分周比制御回路１５に変調信号を入力する際、フィルターを介して入力しており、そのときの出力信号Ｆｖｃｏの周波数偏移は図４（ｃ）の破線の様に図４（ｂ）の矩形波に比べて鈍った波形となる。
特開２００１−２９８３６３号公報（５頁左欄第３１行〜第４４行、図１） In such a fractional NPLL synthesizer that can directly perform FSK modulation, in order to limit the oscillation frequency band when modulation is performed, when a modulation signal is input to the division ratio control circuit 15, a filter is used. The frequency shift of the output signal Fvco at that time becomes a dull waveform as compared with the rectangular wave of FIG. 4B, as indicated by the broken line of FIG.
JP 2001-298363 A (page 5, left column, lines 31 to 44, FIG. 1)

しかしながら上述の構成、方法では、特にフラクショナルＮＰＬＬシンセサイザの同チップ内にフィルタを構成する場合、チップ面積が増大して、コスト上昇の原因となってしまうという問題があった。 However, in the above-described configuration and method, there is a problem in that, when a filter is configured in the same chip of the fractional NPLL synthesizer, the chip area increases, resulting in an increase in cost.

本発明は、上記事由に鑑みてなされたものであり、その目的は、不要な発振周波数帯域制限をかける事が無く、必要な回路を減らして、小サイズ低コストで実現できるフラクショナルＮＰＬＬシンセサイザ、フラクショナルＮＰＬＬシンセサイザの発振周波数帯域制限方法を提供することにある。 SUMMARY OF THE INVENTION The present invention has been made in view of the above-mentioned reasons, and the object thereof is to reduce the size of the fractional NPLL synthesizer and the fractional circuit that can be realized at a small size and at low cost without limiting unnecessary oscillation frequency band. An object of the present invention is to provide an oscillation frequency band limiting method for an NPLL synthesizer.

請求項１の発明は、入力の周波数を分周した信号を出力する可変分周器と、前記可変分周器の分周比を制御する分周比制御回路と、基準信号と前記可変分周器の出力信号との位相差を検出して、該検出結果を出力する位相比較器と、前記位相比較器の出力を平均化する低域通過フィルタと、前記低域通過フィルタの出力に応じた発振周波数を出力すると共に、発振周波数を前記可変分周器の入力とする電圧制御発振器とによって発振周波数を生成するフラクショナルＮＰＬＬシンセサイザにおいて、前記分周比制御回路は、周波数偏移をかける対象であるビット列信号を全ビットに亘って蓄積記憶し、蓄積記憶したビット列信号の全ビットに亘って極性の切り換わりを判別して、極性が切り換わっているときのみ分周比を段階毎に変化させて発振周波数の偏移を段階毎に行い、分周比が段階毎に変化する時間を設定することで、発振周波数が段階毎に偏移する時間を設定することを特徴とする。 According to the first aspect of the present invention, there is provided a variable frequency divider that outputs a signal obtained by dividing an input frequency, a frequency division ratio control circuit that controls a frequency division ratio of the variable frequency divider, a reference signal, and the variable frequency division. A phase comparator that detects a phase difference from the output signal of the detector and outputs the detection result, a low-pass filter that averages the output of the phase comparator, and an output according to the output of the low-pass filter In the fractional NPLL synthesizer that outputs an oscillation frequency and generates an oscillation frequency by a voltage-controlled oscillator that uses the oscillation frequency as an input to the variable frequency divider, the frequency division ratio control circuit is a target for frequency shift. Accumulate and store the bit string signal over all bits, determine the polarity switching over all bits of the accumulated bit string signal, and change the division ratio step by step only when the polarity is switched There row for each stage shift in resonant frequency, the frequency division ratio by setting a time that varies for each stage, the oscillation frequency and sets the time to shift per stage.

この発明によれば、従来別途設けていた変調信号用のフィルタ回路を削減でき、小サイズ低コストで発振周波数の帯域制限を実現することができる。さらに、周波数偏移をかける対象である信号ビット列の周波数波形列が同じ波形極性を連続して発生した場合に、その連続波形の途中に不要な発振周波数帯域制限をかける事が無く、従来別途設けていた変調信号用のフィルタ回路を備えることなしにこのフィルタ回路と同等の効果を実現することができ、発振周波数帯域の制限が可能になる。さらに、より最適な発振周波数の帯域制限が可能になる。 According to the present invention, it is possible to reduce the modulation signal filter circuit that has been separately provided conventionally, and to realize the band limitation of the oscillation frequency with a small size and low cost. In addition, when the frequency waveform sequence of the signal bit sequence that is the target of frequency deviation is generated with the same waveform polarity continuously, there is no need to limit unnecessary oscillation frequency band in the middle of the continuous waveform. An effect equivalent to that of this filter circuit can be realized without providing the filter circuit for the modulation signal, and the oscillation frequency band can be limited. Furthermore, it is possible to limit the bandwidth of the more optimal oscillation frequency.

請求項２の発明は、入力の周波数を分周した信号を出力する可変分周処理と、前記可変分周処理の分周比を制御する分周比制御処理と、基準信号と前記分周比制御処理による出力信号との位相差を検出して、該検出結果を出力する位相比較処理と、前記位相比較処理による出力を平均化する低域通過フィルタリング処理と、前記低域通過フィルタリング処理による出力に応じた発振周波数を出力すると共に、発振周波数を前記可変分周処理の入力とする電圧制御発振処理とによって発振周波数を生成するフラクショナルＮＰＬＬシンセサイザの発振周波数帯域制限方法において、周波数偏移をかける対象であるビット列信号を全ビットに亘って蓄積記憶し、蓄積記憶したビット列信号の全ビットに亘って極性の切り換わりを判別して、極性が切り換わっているときのみ分周比を段階毎に変化させて発振周波数の偏移を段階毎に行う分周比制御処理と、分周比が段階毎に変化する時間を設定することで、発振周波数が段階毎に偏移する時間を設定する偏移時間設定処理とを行うことを特徴とする。 The invention according to claim 2 is a variable frequency dividing process for outputting a signal obtained by dividing an input frequency, a frequency dividing ratio control process for controlling a frequency dividing ratio of the variable frequency dividing process, a reference signal and the frequency dividing ratio. A phase comparison process for detecting a phase difference from the output signal by the control process and outputting the detection result, a low-pass filtering process for averaging the output by the phase comparison process, and an output by the low-pass filtering process In an oscillation frequency band limiting method of a fractional NPLL synthesizer that generates an oscillation frequency by a voltage-controlled oscillation process that outputs an oscillation frequency according to the frequency division and uses the oscillation frequency as an input of the variable frequency division process, The bit string signal is accumulated and stored over all bits, and the polarity switching is determined over all bits of the accumulated bit string signal. Ri behalf and shift division ratio control process performed for each stage of the oscillation frequency dividing ratio is changed for each step only when is, by the division ratio to set the time between the stage by stage, the oscillation A shift time setting process for setting a time during which the frequency shifts for each stage is performed.

以上説明したように、本発明では、従来別途設けていた変調信号用のフィルタ回路を削減でき、小サイズ低コストで発振周波数の帯域制限を実現することができるという効果がある。さらに、周波数偏移をかける対象である信号ビット列の周波数波形列が同じ波形極性を連続して発生した場合に、その連続波形の途中に不要な発振周波数帯域制限をかける事が無く、従来別途設けていた変調信号用のフィルタ回路を備えることなしにこのフィルタ回路と同等の効果を実現することができ、発振周波数帯域の制限が可能になるという効果がある。さらに、より最適な発振周波数の帯域制限が可能になる。 As described above, according to the present invention, it is possible to reduce the modulation signal filter circuit conventionally provided separately, and to achieve the band limitation of the oscillation frequency with a small size and low cost. In addition, when the frequency waveform sequence of the signal bit sequence that is the target of frequency deviation is generated with the same waveform polarity continuously, there is no need to limit unnecessary oscillation frequency band in the middle of the continuous waveform. An effect equivalent to that of this filter circuit can be realized without providing the filter circuit for the modulation signal that has been provided, and the oscillation frequency band can be limited. Furthermore, it is possible to limit the bandwidth of the more optimal oscillation frequency.

以下、本発明の実施の形態を図面に基づいて説明する。 Hereinafter, embodiments of the present invention will be described with reference to the drawings.

（基本構成）
フラクショナルＮＰＬＬシンセサイザは図３にその基本構成を示され、従来例を示す図５と同様の構成には同一の符号を付して説明は省略する。本基本構成では、図４（ｃ）の破線に示す、変調信号にフィルタをかけたときの出力信号Ｆｖｃｏの周波数偏移の波形と同等な、図４（ｃ）の実線に示す周波数偏移を２段階に行う波形を実現する。 (Basic configuration)
The basic configuration of the fractional NPLL synthesizer is shown in FIG. 3, and the same components as those in FIG. In this basic configuration, the frequency shift indicated by the solid line in FIG. 4C is equivalent to the waveform of the frequency shift of the output signal Fvco when the modulated signal is filtered, as indicated by the broken line in FIG. A two-stage waveform is realized.

分周比制御回路５は、レジスタ５１，５２と、制御回路５３と、スイッチ５４，５５と、加算器５６とを備えており、アキュムレータを１段用いた簡単な例を示している。まず、出力信号ＦｖｃｏをＮ分周している可変分周器４の出力をクロックにして、レジスタ５１，５２は各々に設定された値分までカウントし、そのカウント値を各々、Ｋ、ΔＫとする。加算器５６では、このカウント値の和Ｋ’＝Ｋ＋ΔＫが設定されたＭ値を超えると、オーバーフローして可変分周器４において分周比Ｎ＋１を選択、実行し、最初に戻る。これを繰り返して［数１］の様に、所望の周波数偏移を持った電圧制御発振器３の出力信号Ｆｖｃｏを得ている。 The division ratio control circuit 5 includes registers 51 and 52, a control circuit 53, switches 54 and 55, and an adder 56, and shows a simple example using one stage of accumulator. First, the output of the variable frequency divider 4 that divides the output signal Fvco by N is used as a clock, and the registers 51 and 52 count up to the values set in the respective registers, and the count values are K, ΔK, respectively. To do. When the sum K ′ = K + ΔK of the count value exceeds the set M value, the adder 56 overflows and selects and executes the frequency division ratio N + 1 in the variable frequency divider 4 and returns to the beginning. By repeating this, the output signal Fvco of the voltage controlled oscillator 3 having a desired frequency shift is obtained as in [Equation 1].

ここでレジスタ５２は２つのレジスタ５２１，５２２からなっており、そのカウント値を各々、αΔＫ，βΔＫとする。ここで、αとβはΔＫの係数であり、αとβの和は１である。また、それぞれにレジスタ５１と接続・切断するためのスイッチ５４，５５が接続されており、スイッチ５４，５５は制御回路５３によってオン，オフされる。 Here, the register 52 includes two registers 521 and 522, and the count values are αΔK and βΔK, respectively. Here, α and β are coefficients of ΔK, and the sum of α and β is 1. Further, switches 54 and 55 for connecting / disconnecting to / from the register 51 are connected to each other, and the switches 54 and 55 are turned on / off by the control circuit 53.

そして、図４（ａ）に示す変調速度１／Ｔ１が既知である変調信号が制御回路５３に入ってきたときの出力信号Ｆｖｃｏの周波数偏移を図４（ｃ）に示す。変調信号のデータ１が制御回路５３に入ってくると、変調信号の立ち上がりエッジＡ１でトリガーがかかり、まずスイッチ５４をオンする。すると、カウント値αΔＫによって可変分周器４の分周比が増加して、結果として出力信号Ｆｖｃｏには、キャリア周波数に対して＋ｆ１の周波数偏移（αΔＫ分の周波数偏移）がかかる。同時に制御回路５３内のタイマー（図示せず）が作動して、Ｔ２（＜Ｔ１／２）の時間が経過するまでスイッチ５４がオンした状態となり、出力信号Ｆｖｃｏはこの間、＋ｆ１の周波数偏移がかかった状態となる。 FIG. 4C shows the frequency shift of the output signal Fvco when a modulation signal having a known modulation speed 1 / T1 shown in FIG. When data 1 of the modulation signal enters the control circuit 53, a trigger is applied at the rising edge A1 of the modulation signal, and the switch 54 is first turned on. Then, the frequency dividing ratio of the variable frequency divider 4 is increased by the count value αΔK, and as a result, the output signal Fvco is subjected to a frequency shift of + f1 (frequency shift of αΔK) with respect to the carrier frequency. At the same time, a timer (not shown) in the control circuit 53 is activated and the switch 54 is turned on until the time T2 (<T1 / 2) elapses. During this time, the output signal Fvco has a frequency shift of + f1. It will be in the state.

次に、Ｔ１−２・Ｔ２の時間が経過するまでスイッチ５４と共にスイッチ５５がオンすると、カウント値αΔＫ＋βΔＫによって可変分周器４の分周比がさらに増加して、出力信号Ｆｖｃｏには、キャリア周波数に対して、＋（ｆ１＋ｆ２）の周波数偏移（αΔＫ＋βΔＫ分の周波数偏移）がかかった状態となる。 Next, when the switch 55 is turned on together with the switch 54 until the time T1-2 · T2 elapses, the division ratio of the variable frequency divider 4 is further increased by the count value αΔK + βΔK, and the output signal Fvco includes a carrier frequency. In contrast, a frequency shift of + (f1 + f2) (a frequency shift of αΔK + βΔK) is applied.

スイッチ５５がオンしてからＴ１−２・Ｔ２の時間が経過すると、スイッチ５５がオフし、レジスタ５２２のカウント値βΔＫは遮断される。スイッチ５５がオフしてからＴ２の時間が経過するまでスイッチ５４はオンのままで、可変分周器４の分周比はカウント値βΔＫ分減少して、出力信号Ｆｖｃｏは、キャリア周波数に対して＋ｆ１の周波数偏移がかかった状態になる。その状態で立ち下がりエッジＡ２を検出しない場合は同じ極性のデータが続くということなので、上記動作を繰り返す。 When the time T1-2 · T2 elapses after the switch 55 is turned on, the switch 55 is turned off and the count value βΔK of the register 522 is cut off. The switch 54 remains on until the time T2 elapses after the switch 55 is turned off, the frequency division ratio of the variable frequency divider 4 decreases by the count value βΔK, and the output signal Fvco is equal to the carrier frequency. The frequency shift of + f1 is applied. If the falling edge A2 is not detected in this state, the same polarity data will continue, so the above operation is repeated.

以上、変調信号のデータ１が入力された場合を説明したが、変調信号のデータ０が入力された場合や変調信号のデータ１が入力された後に立ち下がりエッジＡ２を検出した時は、同様の動作でキャリア周波数を挟んで逆に周波数偏移がかかる。 Although the case where the modulation signal data 1 is input has been described above, the same applies when the modulation signal data 0 is input or when the falling edge A2 is detected after the modulation signal data 1 is input. On the contrary, frequency shift is applied across the carrier frequency in operation.

このようにして、可変分周器４の分周比を段階毎に変化させて出力信号Ｆｖｃｏの周波数偏移を段階毎に行うことで、図４（ｃ）破線のように高域成分を減衰させるためにフィルタをかけた信号波形と同等な、図４（ｃ）実線のように発振周波数が２段階に偏移した信号波形を実現できる。ここでは、カウンタ値αΔＫとβΔＫの２段で説明したが、例えばさらにカウンタ値γΔＫを増やせば、３段に、さらに増やせば４段と可能であるのは明らかである。また、総合してΔＫを実現するそれぞれのαΔＫ，βΔＫ，．．．と、それらをオン，オフするスイッチと、各スイッチを制御する制御回路があれば、分周比制御回路５は、アキュムレータ多段で構成されていても、ΣΔモジュレーターで構成されていても、分周比を制御する回路であればよい。 In this way, by changing the frequency dividing ratio of the variable frequency divider 4 for each step and performing the frequency shift of the output signal Fvco for each step, the high frequency component is attenuated as shown by the broken line in FIG. Therefore, it is possible to realize a signal waveform in which the oscillation frequency is shifted in two steps as shown by a solid line in FIG. Here, the two stages of counter values αΔK and βΔK have been described. However, for example, if the counter value γΔK is further increased, it is apparent that the number of stages can be increased to three, and further increased to four. In addition, each αΔK, βΔK,. . . If there are a switch for turning them on and off, and a control circuit for controlling each switch, the frequency division ratio control circuit 5 can be divided by either an accumulator multistage or a ΣΔ modulator. Any circuit that controls the ratio may be used.

また、図３に示すレジスタ５２内に構成されるレジスタ５２１とレジスタ５２２のカウンタ値の係数αとβのその和を１に保つ条件下で、係数α，βの各値を制御回路５３経由で再設定することによって段階毎に変化する分周比を各々設定して、発振周波数が偏移する周波数を段階毎に任意に設定可能となる。偏移する段数が３段、４段などに増えても同様である。 Further, the values of the coefficients α and β are passed through the control circuit 53 under the condition that the sum of the coefficients α and β of the counter values of the register 521 and the register 522 configured in the register 52 shown in FIG. By resetting, the frequency dividing ratio that changes at each stage is set, and the frequency at which the oscillation frequency shifts can be arbitrarily set at each stage. The same is true even if the number of shift stages is increased to 3, 4, or the like.

さらに、制御回路５３において、スイッチ５４，５５のいずれをオンするかオフするかを制御することによって分周比が変化する段数を設定して、レジスタ５２内に構成されるレジスタ５２１，５２２の中から使用するレジスタを選択すると同時に、上記α，β等の係数を再設定することにより、１段階に変化させるのか、２段階に変化させるのか、あるいはさらに多くのレジスタを備えて３段階、４段階、．．．に変化させるのか等、その段数を任意に設定可能となる。 Further, in the control circuit 53, the number of stages in which the division ratio changes is set by controlling which of the switches 54 and 55 is turned on or off, and the contents of the registers 521 and 522 configured in the register 52 are set. At the same time as selecting the register to be used from the above, by resetting the coefficients such as α, β, etc., it can be changed in one step, in two steps, or with more registers, three steps, four steps ,. . . It is possible to arbitrarily set the number of stages, such as whether to change to.

そして、制御回路５３内のタイマー（図示せず）において、例えば図４に示すＴ２の設定を変えることで、周波数偏移を段階的に変化させている時間を任意に設定可能となる。偏移する段数が３段、４段などに増えても同様である。 In a timer (not shown) in the control circuit 53, for example, by changing the setting of T2 shown in FIG. 4, it is possible to arbitrarily set the time during which the frequency shift is changed stepwise. The same is true even if the number of shift stages is increased to 3, 4, or the like.

このように本基本構成では、従来例のように変調信号の経路に別途フィルタを備えることなしに、発振周波数帯域の制限が可能になる。さらにシステムに応じて、発振周波数が偏移する周波数、段数、及び周波数偏移を段階的に変化させている時間を最適に設定することで、より最適な発振周波数帯域の制限が可能になり、目的の発振周波数帯域制限を成し遂げることができる。 As described above, in this basic configuration, it is possible to limit the oscillation frequency band without providing a separate filter in the path of the modulation signal as in the conventional example. Furthermore, depending on the system, it is possible to limit the oscillation frequency band more optimally by optimally setting the frequency at which the oscillation frequency shifts, the number of stages, and the time during which the frequency shift is changed stepwise. The desired oscillation frequency band limitation can be achieved.

（実施形態）
本実施形態の分周比制御回路５は図１に示すように、図３の分周比制御回路５にメモリバッファ５７，５８を付加したもので、他の構成は上記基本構成と同様であり、同様の構成には同一の符号を付して説明は省略する。図２は、制御回路５３、及びメモリバッファ５７，５８の動作を説明するもので、まず、変調信号（送信データ）のビット数は予め判っており、メモリバッファ５７はこのビット数以上に構成されており、分周比制御回路５に入力された送信データを一旦全てバッファする。この送信データを制御回路５３が読み出して、そのビット毎のデータの極性が前のビットあるいは後のビットあるいは前後のビットの極性から変化していればそのビットにフラグＦを付加してから、メモリバッファ５８に格納する。 (Embodiment)
As shown in FIG. 1, the frequency division ratio control circuit 5 of the present embodiment is obtained by adding memory buffers 57 and 58 to the frequency division ratio control circuit 5 of FIG. 3, and other configurations are the same as the basic configuration described above. The same components are denoted by the same reference numerals and description thereof is omitted. FIG. 2 illustrates the operation of the control circuit 53 and the memory buffers 57 and 58. First, the number of bits of the modulation signal (transmission data) is known in advance, and the memory buffer 57 is configured to have more than this number of bits. All the transmission data input to the frequency division ratio control circuit 5 is once buffered. The control circuit 53 reads this transmission data, and if the polarity of the data for each bit has changed from the polarity of the previous bit, the subsequent bit, or the previous and subsequent bits, a flag F is added to the bit, and then the memory Store in buffer 58.

全ての送信データがメモリバッファ５８に格納されると、制御回路５３はメモリバッファ５８からデータを読み出し、フラグＦが付加されているビットについては基本構成で説明したように、可変分周器４の分周比を段階毎に変化させて出力信号Ｆｖｃｏの周波数偏移を段階毎に行う発振周波数帯域制限方法を実施する。 When all the transmission data is stored in the memory buffer 58, the control circuit 53 reads the data from the memory buffer 58, and the bits to which the flag F is added are stored in the variable frequency divider 4 as described in the basic configuration. An oscillation frequency band limiting method is performed in which the frequency shift of the output signal Fvco is performed at each stage by changing the frequency division ratio at each stage.

対してフラグＦが付加されていないビットについて発振周波数帯域制限の処理を行わない。例えば、データ１が連続した場合には、レジスタ５２ではレジスタ５２１のカウンタ動作の係数α＝１を設定し且つスイッチ５４をオンさせ、レジスタ５２２のカウンタ動作の係数β＝０を設定し且つスイッチ５５をオフさせることで、出力信号Ｆｖｃｏはデータ１が連続する間、キャリア周波数に対してカウント値ΔＫ分の周波数偏移がかかった状態を維持することができる。 On the other hand, the process of limiting the oscillation frequency band is not performed for the bits to which the flag F is not added. For example, when data 1 is continuous, the register 52 sets the counter operation coefficient α = 1 of the register 521 and turns on the switch 54, sets the counter operation coefficient β = 0 of the register 522 and sets the switch 55. By turning OFF, the output signal Fvco can maintain a state in which the frequency shift of the count value ΔK is applied to the carrier frequency while the data 1 continues.

なお、上記のようにレジスタ５２１のみを動作させても、あるいはレジスタ５２２のみ動作させてもよく、レジスタ５２２を動作させるときは、レジスタ５２２のカウンタ動作の係数β＝１を設定し且つスイッチ５５をオンさせ、レジスタ５２１のカウンタ動作の係数α＝０を設定し且つスイッチ５４をオフさせる。また、周波数偏移を３段，４段，．．．とした場合にはレジスタ５２を構成するレジスタ５２１，５２２，．．．のうちいずれかのレジスタを一つだけ動作させればよい。 As described above, only the register 521 may be operated or only the register 522 may be operated. When the register 522 is operated, the coefficient β = 1 of the counter operation of the register 522 is set and the switch 55 is turned on. Then, the counter operation coefficient α = 0 of the register 521 is set and the switch 54 is turned off. Also, the frequency shift is set to 3, 4,. . . In this case, the registers 521, 522,. . . Only one of the registers needs to be operated.

実施形態のフラクショナルＮＰＬＬシンセサイザの構成を示す図である。It is a figure which shows the structure of the fractional NPLL synthesizer of embodiment. 同上の制御回路、及びメモリバッファの動作を示す図である。It is a figure which shows operation | movement of a control circuit same as the above, and a memory buffer. 基本構成のフラクショナルＮＰＬＬシンセサイザの構成を示す図である。It is a figure which shows the structure of the fractional NPLL synthesizer of a basic composition. （ａ）変調信号を示す図である。（ｂ）従来の周波数偏移を示す図である。（ｃ）本発明の周波数偏移を示す図である。(A) It is a figure which shows a modulation signal. (B) It is a figure which shows the conventional frequency shift. (C) It is a figure which shows the frequency shift of this invention. 従来のフラクショナルＮＰＬＬシンセサイザの構成を示す図である。It is a figure which shows the structure of the conventional fractional NPLL synthesizer.

１位相比較器
２低域通過フィルタ
３電圧制御発振器
４可変分周器
５分周比制御回路
５１，５２レジスタ
５３制御回路
５４，５５スイッチ
５６加算器
５７，５８メモリバッファ DESCRIPTION OF SYMBOLS 1 Phase comparator 2 Low-pass filter 3 Voltage controlled oscillator 4 Variable frequency divider 5 Divider ratio control circuit 51,52 Register 53 Control circuit 54,55 Switch 56 Adder 57,58 Memory buffer

Claims

入力の周波数を分周した信号を出力する可変分周器と、前記可変分周器の分周比を制御する分周比制御回路と、基準信号と前記可変分周器の出力信号との位相差を検出して、該検出結果を出力する位相比較器と、前記位相比較器の出力を平均化する低域通過フィルタと、前記低域通過フィルタの出力に応じた発振周波数を出力すると共に、発振周波数を前記可変分周器の入力とする電圧制御発振器とによって発振周波数を生成するフラクショナルＮＰＬＬシンセサイザにおいて、前記分周比制御回路は、周波数偏移をかける対象であるビット列信号を全ビットに亘って蓄積記憶し、蓄積記憶したビット列信号の全ビットに亘って極性の切り換わりを判別して、極性が切り換わっているときのみ分周比を段階毎に変化させて発振周波数の偏移を段階毎に行い、分周比が段階毎に変化する時間を設定することで、発振周波数が段階毎に偏移する時間を設定することを特徴とするフラクショナルＮＰＬＬシンセサイザ。 A variable frequency divider that outputs a signal obtained by dividing an input frequency, a frequency division ratio control circuit that controls a frequency division ratio of the variable frequency divider, a reference signal, and an output signal of the variable frequency divider. A phase comparator that detects a phase difference and outputs the detection result, a low-pass filter that averages the output of the phase comparator, and an oscillation frequency according to the output of the low-pass filter, In a fractional NPLL synthesizer that generates an oscillation frequency by a voltage controlled oscillator that uses an oscillation frequency as an input to the variable frequency divider, the frequency division ratio control circuit includes a bit string signal that is a target of frequency shift over all bits. The change in polarity is discriminated over all bits of the stored bit string signal, and only when the polarity is changed, the division ratio is changed step by step to change the oscillation frequency. There line to each floor, that the division ratio is set to the time varies from stage fractional NPLL synthesizer oscillation frequency and sets the time to shift per stage.

入力の周波数を分周した信号を出力する可変分周処理と、前記可変分周処理の分周比を制御する分周比制御処理と、基準信号と前記分周比制御処理による出力信号との位相差を検出して、該検出結果を出力する位相比較処理と、前記位相比較処理による出力を平均化する低域通過フィルタリング処理と、前記低域通過フィルタリング処理による出力に応じた発振周波数を出力すると共に、発振周波数を前記可変分周処理の入力とする電圧制御発振処理とによって発振周波数を生成するフラクショナルＮＰＬＬシンセサイザの発振周波数帯域制限方法において、周波数偏移をかける対象であるビット列信号を全ビットに亘って蓄積記憶し、蓄積記憶したビット列信号の全ビットに亘って極性の切り換わりを判別して、極性が切り換わっているときのみ分周比を段階毎に変化させて発振周波数の偏移を段階毎に行う分周比制御処理と、分周比が段階毎に変化する時間を設定することで、発振周波数が段階毎に偏移する時間を設定する偏移時間設定処理とを行うことを特徴とするフラクショナルＮＰＬＬシンセサイザの発振周波数帯域制限方法。 A variable frequency dividing process for outputting a signal obtained by dividing an input frequency, a frequency dividing ratio control process for controlling a frequency dividing ratio of the variable frequency dividing process, and a reference signal and an output signal by the frequency dividing ratio control process. A phase comparison process that detects a phase difference and outputs the detection result, a low-pass filtering process that averages the output of the phase comparison process, and an oscillation frequency according to the output of the low-pass filtering process In addition, in the oscillation frequency band limiting method of the fractional NPLL synthesizer that generates the oscillation frequency by the voltage-controlled oscillation processing using the oscillation frequency as the input of the variable frequency division processing, the bit string signal to be subjected to frequency shift is all bits When the polarity is switched over by determining the polarity switching over all the bits of the stored bit string signal. And shift division ratio control process performed for each stage of the oscillation frequency only by changing the frequency dividing ratio for each stage, that the dividing ratio to control the time between each step, for each oscillation frequency stage A method for limiting an oscillation frequency band of a fractional NPLL synthesizer, characterized by performing a shift time setting process for setting a shift time .