JP4453238B2 - 2重化プロセッサシステム - Google Patents
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Description
【発明の属する技術分野】
本発明は2重化プロセッサシステムに関し、特に各プロセッサカードに複数のプロセッサユニットが搭載された2重化プロセッサシステムに関する。
【0002】
【従来の技術】
通信機器等の高可用性を実現するために構成される2重化プロセッサシステムでは、一般的にプロセッサが搭載されるプロセッサカードと入出力部が分離されており、プロセッサカードには高速なプロセッサが設けられ、稼働系及び待機系のプロセッサ内のメモリ内容を一致化させるべく稼働系及び待機系のプロセッサがバス等で接続されている。このような2重化プロセッサシステムに対して、近年、プロセッサの高性能化、メイト間通信機構の信頼性の向上や一枚のカード辺りの機能を増やしスペースファクタを改善することが要求されている。
【0003】
このような要請に応えるために、例えば、「小型ノード制御プロセッサ(電子通信学会2001年ソサイエティ大会B−6−74)」に開示されているように、高速なプロセッサを内蔵し、ECC(誤り訂正符号)を付加したシリアルリンクでメイト間通信機構を実現し、入出力カードへの交絡インタフェースを設けることにより2重化プロセッサシステムを構成することが提案されている。
【0004】
この文献に記載された2重化プロセッサシステムの構成が図10に示されている。図10において、符号CP0及びCP1は中央処理装置であり、符号MC0及びMC1は他系プロセッサ接続部であり、符号MM0及びMM1はメインメモリであり、符号B00,B01,B10及びB11はバスインタフェース部であり、符号FM0及びFM1は入出力インタフェース部である。0系及び1系プロセッサカードC0及びC1に搭載された各プロセッサユニットは、中央処理装置と他系プロセッサ接続部とメインメモリとから構成される。他系プロセッサ接続部MC0及びMC1により0系及び1系のプロセッサユニット間において互いにデータを受け渡してメモリMM0及びMM1の内容を一致させている。このデータの受け渡しの際にECCを用いてデータエラーの発生に対処することにより、メモリMM0及びMM1の内容が不一致となることを防いでいる。
【0005】
また、交絡バスBS0,BS1により0系プロセッサカードC0と入出力カードC3間、1系プロセッサカードC1と入出力カードC2間を接続することにより、システムの入出力部をも2重化冗長構成としている。
【0006】
【発明が解決しようとする課題】
しかし、メイト間通信(0系及び1系のプロセッサユニット間通信)において、ECCにより訂正できないデータエラーが発生すると、その結果他系切り離し処理を行い1重化運転動作となり可用性を低下させるという問題がある。また、図10に示したように、2重化システムを構成するために最低でも4枚のカードを必要とし、省スペースが求められる装置への適用が困難であるという問題がある。
【0007】
また、各プロセッサカードに搭載されるプロセッサは1つであるため、プロセッサパワーを要するアプリケーションソフトを実行した場合に、一定時間内に演算が完了せず、その結果、この2重化プロセッサシステムが適用される通信機器としての動作を保証できないという問題がある。なお、この問題を解決するためには、2重化プロセッサシステムとして2重化マルチプロセッサシステムを採用すればよい。例えばCPU、他系プロセッサ接続部及びメインメモリから構成されるプロセッサユニットを各プロセッサカードに複数搭載する2重化マルチプロセッサシステムを採用する場合、同一カード上のプロセッサユニット間の通信が必要であるが、この通信により各プロセッサユニットにかかる負荷を低減して、システムの性能をより向上させることが求められる。
【0008】
本発明の目的は、高性能かつ小型化可能な2重化プロセッサシステムを提供することである。
【0009】
【課題を解決するための手段】
本発明による2重化プロセッサシステムは、0系及び1系プロセッサカードにそれぞれ搭載されたプロセッサユニット間において互いにデータを受け渡して、前記プロセッサユニット内のメモリ内容を一致させるようにした2重化プロセッサシステムであって、前記プロセッサユニットの各々は、他系の前記プロセッサユニットへの送信データにその連続性を判断するための情報を付加する情報付加手段と、他系の前記プロセッサユニットからの受信データに付加されている前記情報を検出する情報検出手段と、前記情報検出手段により検出された前記情報が付加されたデータを受信した旨を示す受信完了通知を他系の前記プロセッサユニットに送信する通知手段と、他系の前記プロセッサユニットからの前記受信完了通知を基に他系の前記プロセッサユニットへのデータ送信を制御する送信制御手段とを含み、前記送信制御手段は、他系の前記プロセッサユニットからの前記受信完了通知が示す他系の前記プロセッサユニットの前記情報検出手段により検出された前記情報を基にデータ欠落有りと判断する場合にこの欠落したデータが他系の前記プロセッサユニットに再送信されるよう、他系の前記プロセッサユニットへのデータ送信を制御するようにしたことを特徴とする。
【0011】
また、前記2重化プロセッサシステムにおいて、前記プロセッサユニットの各々は、他系の前記プロセッサユニットへの送信データを記憶する記憶手段を含み、前記送信制御手段は、他系の前記プロセッサユニットからの前記受信完了通知が示す他系の前記プロセッサユニットの前記情報検出手段により検出された前記情報を基にデータ欠落無しと判断する場合、前記記憶手段の再送信用読出し位置を更新し、他系の前記プロセッサユニットからの前記受信完了通知が示す他系の前記プロセッサユニットの前記情報検出手段により検出された前記情報を基にデータ欠落有りと判断する場合、前記再送信用読出し位置から前記記憶手段に記憶されているデータが読出され他系の前記プロセッサユニットに送信されることを特徴とする。
【0012】
また、前記2重化プロセッサシステムにおいて、前記0系及び1系プロセッサカードの各々には前記プロセッサユニットが複数搭載されており、これ等複数の前記プロセッサユニットの各々とこれに1対1に対応付けられた他系の前記プロセッサユニット間において互いにデータを受け渡して、これ等プロセッサユニット内のメモリ内容を一致させるようにしたことを特徴とする。
【0013】
また、前記2重化プロセッサシステムにおいて、前記0系及び1系プロセッサカードの各々に設けられ、自系の前記プロセッサユニット間のデータ転送を自系の前記プロセッサユニット内の各メモリの所定領域に格納されたデータ転送命令を基に自律的に行うプロセッサ間通信手段を含むことを特徴とする。
【0014】
また、前記2重化プロセッサシステムにおいて、前記プロセッサ間通信手段は、自系の前記プロセッサユニットの各々に対応して設けられ、対応する前記プロセッサユニット内のメモリに格納されている前記データ転送命令を自律的に読出し、このデータ転送命令を基に当該メモリに格納されている転送データを自律的に読出し転送する転送手段と、自系の前記プロセッサユニットの各々に対応して設けられ、受信された前記転送データを対応する前記プロセッサユニット内のメモリに自律的に書込む受信手段とを有することを特徴とする。
【0015】
また、前記2重化プロセッサシステムにおいて、前記0系及び1系プロセッサカードの各々に自系の前記プロセッサユニットの各々に対応して設けられ、領域が自系の前記プロセッサユニットをそれぞれ示す領域に区分された送信レジスタ及び受信レジスタを含み、前記プロセッサユニットによりこれに対応する前記送信レジスタの区分された領域に書込まれたデータが、このデータが書込まれた領域が示す前記プロセッサユニットに対応する前記受信レジスタの当該データを前記送信レジスタに書込んだ前記プロセッサユニットを示す領域に書込まれることを特徴とする。
【0016】
また、前記2重化プロセッサシステムにおいて、前記0系及び1系プロセッサカードの各々に設けられ、自系の前記プロセッサユニット、他系の入出力部、システム外部からの入力データのデータパスを自系の前記プロセッサカードの動作状態に応じて切替える入出力部を含むことを特徴とする。
【0017】
また、前記2重化プロセッサシステムにおいて、前記入出力部の各々は、自系の前記プロセッサカードの動作状態に応じて自系の前記プロセッサユニットからの入力データ及び前記システム外部からの入力データの中から一の入力データを選択し他系の前記入出力部へ出力する選択手段と、自系の前記プロセッサカードの動作状態に応じて自系の前記プロセッサユニットからの入力データ及び他系の前記入出力部からの入力データの中から一の入力データを選択し前記システム外部へ出力する選択手段と、前記システム外部からの入力データ及び他系の前記入出力部からの入力データの中から一の入力データを選択し自系の前記プロセッサユニットへ出力する選択手段とを有することを特徴とする。
【0018】
本発明の作用は次の通りである。0系及び1系プロセッサカードにそれぞれ搭載されたプロセッサユニット間の通信において、送信側で送信データにその連続性を判断するための情報を付加し、受信側で受信データに付加されている当該情報を検出し、検出された当該情報に対する受信完了通知を送信側に通知するようにすることにより、送信側が送信データの欠落を知ることができ、この欠落データ以降のデータを再送信するようにする。
【0019】
また、同一プロセッサカード上の複数のプロセッサユニット間の通信において、プロセッサ間通信手段が、各プロセッサユニット内のメモリに格納されたデータ転送命令を基に、自律的にプロセッサユニット間のデータ転送を行うようにする。また、同一プロセッサカード上の複数のプロセッサユニットの各々に対応して設けられた送信レジスタ及び受信レジスタの領域を、同一プロセッサカード上の複数のプロセッサユニットをそれぞれ示す領域に区分することにより、送信レジスタに書込まれたデータが、そのデータが書込まれた領域が示すプロセッサユニットに対応して設けられた受信レジスタに書込まれるようにする。なお、このとき、受信レジスタに書込まれるデータは、そのデータを送信レジスタに書込んだプロセッサユニットを示す領域に書込まれる。
【0020】
また、2重化プロセッサシステムの入出力部を2重化して各プロセッサカードに搭載し、各入出力部が、それが搭載されているプロセッサカードの動作状態に応じて入力データのデータパスを切替えるようにしている。
【0021】
【発明の実施の形態】
以下に、本発明の実施例について図面を用いて説明する。図1は本発明の実施例による2重化マルチプロセッサシステムの構成を示す図である。図1を参照すると、0系プロセッサカードC0には、4個のプロセッサユニットPU00,PU01,PU02及びPU03と、プロセッサ間接続部(プロセッサ間通信部)PC0と、入出力切替部IC0及び入出力インタフェース部FM0を有する入出力部とが搭載されている。また、1系プロセッサカードC1には、4個のプロセッサユニットPU10,PU11,PU12及びPU13と、プロセッサ間接続部(プロセッサ間通信部)PC1と、入出力切替部IC1及び入出力インタフェース部FM1を有する入出力部とが搭載されている。
【0022】
各プロセッサユニットは、最も単純な構成例としては、図10に示したようにCPUと他系プロセッサ接続部とメインメモリとから構成される。0系のプロセッサユニットPU00は1系のプロセッサユニットPU10に対応付けられており、0系のプロセッサユニットPU01は1系のプロセッサユニットPU11に対応付けられており、0系のプロセッサユニットPU02は1系のプロセッサユニットPU12に対応付けられており、0系のプロセッサユニットPU03は1系のプロセッサユニットPU13に対応付けられている。このように、1対1に対応付けられたプロセッサユニット間で互いにデータを受け渡して、これ等プロセッサユニットのメモリ内容を一致させるようにしている。
【0023】
プロセッサ間接続部PC0,PC1は、同一プロセッサカード上の各プロセッサユニット間の通信を行うためのものである。入出力切替部IC0は、プロセッサユニットPU00、入出力インタフェース部FM0及び入出力切替部IC1に接続され、0系プロセッサカードの動作状態に応じて入力データのデータパスを切替える。入出力切替部IC1は、プロセッサユニットPU10、入出力インタフェース部FM1及び入出力切替部IC0に接続され、1系プロセッサカードの動作状態に応じて入力データのデータパスを切替える。なお、入出力インタフェース部FM0,FM1は、メモリ、例えばフラッシュメモリであってもよい。
【0024】
図2に図1に示した2重化マルチプロセッサシステムにおけるデータパス例が示されている。各プロセッサカード上の4つのプロセッサユニットはそれぞれ独立して動作しており、他系のそれぞれ対応するプロセッサに独立したデータパスを介してデータを受け渡し、各プロセッサ内のメモリ内容の一致化を行っている。このデータパス例は図2のAC1に示されている。
【0025】
図3は図1の各プロセッサユニット内の他系プロセッサ接続部(図10参照)の構成例を示す図である。図3において、他系プロセッサ接続部10は0系プロセッサカードC0上の各プロセッサユニット内の他系プロセッサ接続部であり、他系プロセッサ接続部11は1系プロセッサカードC1上の各プロセッサユニット内の他系プロセッサ接続部である。各他系プロセッサ接続部は、ローカルバスインタフェースL1と、シーケンス番号付加部100と、FIFO型バッファメモリ110と、受信完了通知部120と、パリティ生成部130と、パラレル/シリアル変換部140と、シリアル/パラレル変換部150と、パリティチェック部160と、シーケンス番号チェック部170と、再送制御部180とを有している。 シーケンス番号付加部100は、ローカルバスインタフェースL1に入力されたデータに、その連続性を判断するためのシーケンス番号を付加してFIFO型バッファメモリ110に出力する。パリティ生成部130は、受信完了通知部120からのデータにパリティビットを付加してパラレル/シリアル変換部140に出力する。パラレル/シリアル変換部140は、パリティ生成部130からのデータをパラレル/シリアル変換してシリアルリンクに出力する。このシリアルリンクは、他系プロセッサ接続部10,11が例えば図1のプロセッサユニットPU00,PU10内の他系プロセッサ接続部であれば、シリアルリンクs00,s10である。
【0026】
シリアル/パラレル変換部150は、シリアルリンクからのデータをシリアル/パラレル変換してパリティチェック部160に出力する。パリティチェック部160は、シリアル/パラレル変換部150からのデータに対してパリティチェックを行い、データが正常であれば当該データをシーケンス番号チェック部170に出力し、データ誤りを検出したならば当該データを廃棄する。シーケンス番号チェック部170は、パリティチェック部160からのデータに付加されているシーケンス番号を検出し、この検出されたシーケンス番号を受信完了通知部120に送出すると共に、パリティチェック部160からのデータを再送制御部180に出力する。
【0027】
受信完了通知部120は、シーケンス番号チェック部170により検出されたシーケンス番号に対する受信完了通知をFIFO型バッファメモリ110からのデータに付加してパリティ生成部130に出力することにより、当該シーケンス番号が付加されたデータを受信した旨を当該データの送信元である他系に通知する。再送制御部180は、シーケンス番号チェック部170からのデータに付加されている受信完了通知情報を基に、他系へのデータ送信を制御する。より具体的には、再送制御部180は、シーケンス番号チェック部170からのデータに付加されている受信完了通知情報を基に、FIFO型バッファメモリ110のリード・リトライポインタを制御する。
【0028】
FIFO型バッファメモリ110のリード・リトライポインタの制御について図4及び3を用いて説明する。FIFO型バッファメモリ110の構成は図4に示したように例えば256段構成であり、FIFO型バッファメモリ110への書込みはライトポインタ(WP)に示されるアドレスに対して行われ、書込みが完了するとライトポインタは更新される(1つ進められる)。また、FIFO型バッファメモリ110への読出しはリードポインタ(RP)に示されるアドレスに対して行われ、読出しが完了するとリードポインタは更新される(1つ進められる)。
【0029】
このような書込み及び読出し動作は通常のFIFO型バッファメモリと同様であるが、受信完了通知情報を基に欠落データを再送する再送機能を実現するために、3つめのポインタとしてリード・リトライポインタ(RRP)を使用する。再送制御部180は、シーケンス番号チェック部170からデータを受信すると、それに付加されている受信完了通知情報と前回受信された受信完了通知情報とを基に、他系のプロセッサユニットにおける受信データに欠落があるか否かを判断する。再送制御部180は、データに欠落がないと判断した場合、FIFO型バッファメモリ110のリード・リトライポインタを更新する(1つ進める)。
【0030】
一方、再送制御部180は、データに欠落があると判断した場合、FIFO型バッファメモリ110の読出しアドレスをリードポインタからリード・リトライポインタに切替えて、リード・リトライポインタに示されるアドレスからデータの読出しを行う。この読出しの後、再送制御部180は、リード・リトライポインタを更新して、更新されたリード・リトライポインタに示されるアドレスからデータの読出しを行う。
【0031】
このような再送制御部180の制御動作により、他系のプロセッサユニットにおいて受信されなかった欠落データ(エラーが検出されたデータも含む)からデータ送信をやり直すことができるので、障害発生時に他系プロセッサカードを切り離すことなく通常運転を継続することができ、これにより、信頼性の高い通信を実現することができる。また、処理時間のかかるECCを使用する必要がなく、パリティ等の簡易なエラー検出コードを使用することができ、回路規模の削減と処理時間の短縮から遅延時間の短縮を図ることができる。
【0032】
なお、FIFO型バッファメモリ110の各ポインタは255を過ぎると0から新たにカウントアップを行うものである。また、FIFO型バッファメモリ110の動作を示す状態として、FIFOフル状態とFIFOエンプティ状態があるが、図4に示したようにリード・リトライポインタが設けられているため、FIFOフル状態は、ライトポインタがリード・リトライポインタに追いつきリード・リトライポインタとライトポインタの差が1になった状態と定義され、FIFOエンプティ状態は、リードポインタがライトポインタに追いつきライトポインタとリードポインタの差が1になった状態と定義されることになる。
【0033】
また、シーケンス番号付加部100はシーケンス番号を生成して送信データに付加しているが、送信データの連続性を判断することができればよい。したがって、例えば、シーケンス番号としてFIFO型バッファメモリ110のリードポインタに示されるアドレスを使用することができる。リードポインタは順次カウントアップされるので、リードポインタに示されるアドレス情報を送信データに付加するようにしても、その連続性を判断することができる。
【0034】
次に、4つのプロセッサユニットがそれぞれ接続され互いにデータ通信を行うためのプロセッサ間接続部PC0,PC1(図1参照)について説明する。プロセッサ間接続部PC0によるデータパス例が図2のAC2に示されている。図5は図1のプロセッサ間接続部PC0,PC1の各々の構成を示す図である。図5を参照すると、各プロセッサ間接続部は、プロセッサインタフェースPI0〜PI3と、内部バスIB0〜IB3とから構成される。
【0035】
プロセッサインタフェースPI0は、ローカルバスを介して図1のプロセッサユニット(PU0)に接続され、プロセッサインタフェースPI1は、ローカルバスを介して図1のプロセッサユニット(PU1)に接続され、プロセッサインタフェースPI2は、ローカルバスを介して図1のプロセッサユニット(PU2)に接続され、プロセッサインタフェースPI3は、ローカルバスを介して図1のプロセッサユニット(PU3)に接続される。
【0036】
各プロセッサインタフェースは、ローカルバスインタフェースL12と、送信DMA(Direct Memory Access)部D0と、FIFO型バッファメモリD1及びD3と、受信DMA部D2と、セレクタD5とから構成される。ローカルバスインタフェースL12を介して、送信DMA部D0及び受信DMA部D2はプロセッサユニット内のメインメモリ(図10参照)へアクセスする。メモリの所定領域には送信DMA部D0と受信DMA部D2に対する命令と送信データが格納されており、また、メモリには受信データ格納領域が確保されている。
【0037】
送信DMA部D0は、メインメモリに格納されているデータ転送命令を自律的に読出し、メモリ上に送信データが準備されている事と当該送信データを送信すべきプロセッサユニットを示す送信先プロセッサナンバを解読する。次に、送信DMA部D0は、メモリの送信データをローカルバスインタフェースL12を介して自律的に読出し、FIFOバッファメモリD1に格納する。続いて、データ転送命令に記された送信先プロセッサユニットに対して送信データを送信するため、内部バスを経由して、送信先プロセッサユニットに接続されたプロセッサインタフェースのFIFO型バッファメモリD3に書込む。この時、送信先であるプロセッサインタフェースの受信DMA部D2を起動する。
【0038】
送信先プロセッサユニットに接続されたプロセッサインタフェースにおいて、起動された受信DMA部D2は、送信先プロセッサユニット内のメモリからローカルバスインタフェースL12を介して受信データ格納領域を示した命令を自律的に読出し、FIFO型バッファメモリD3から読出した送信データをその命令の示す格納領域に書込む。全ての送信データの書込みを完了すると、受信DMA部D2は、受信完了割り込みをローカルバスインタフェースL12を介して送信先プロセッサユニットに出力し、同時に送信元のプロセッサインタフェースの送信DMA部D0に通知する。
【0039】
この通知を受けた送信DMA部D0は、ローカルバスインタフェースL12を介して送信元プロセッサユニットに送信完了割り込みを出力し、処理を完了する。なお、送信DMA部D0及び受信DMA部D2は、当業者にとってよく知られているので、その詳細な構成は省略する。
【0040】
図8は図5のプロセッサ間接続部の状態遷移図である。この状態遷移図を用いて図5のプロセッサ間接続部の動作について説明する。なお、図8に示した状態遷移図は初期状態A1から時計回りに動作するものである。図8及び5を参照すると、初期状態A1において、送信DMA部D0が起動されると送信命令リード状態A2に遷移し、送信DMA部D0は、ローカルバスインタフェースL12を介して接続されているプロセッサユニット内のメモリからデータ転送命令を自律的に読出し、データ転送命令を基に、メモリの送信データ格納領域から送信データを読出して送信先プロセッサユニットに接続されたプロセッサインタフェースのFIFO型バッファメモリD3に転送すると共に、送信先プロセッサユニットに接続されたプロセッサインタフェースの受信DMA部D2を起動する。
【0041】
これにより、プロセッサ間接続部の状態が受信命令リード状態A3に遷移し、受信DMA部D2は、送信先プロセッサユニット内のメモリから受信データ格納領域を示した命令(受信命令)を自律的に読み出す。次に、データ転送状態A4に遷移し、受信DMA部D2は、FIFO型バッファメモリD3のデータを読出して、上記命令に示された受信データ格納領域を基に、送信先プロセッサユニット内のメモリに送信データを書込む。
【0042】
全ての書込みが完了すると受信完了書込み状態A5に遷移し、送信先プロセッサユニット内のメモリの受信命令領域に受信完了報告を書込み、受信完了割り込みを送信先プロセッサユニットに出力する。次に、送信完了書込み状態A6に遷移し、送信元プロセッサ内のメモリのデータ転送命令領域に送信完了報告を書き込み送信完了割り込みを送信元プロセッサユニットに出力する。これにより一連の状態遷移を完了し初期状態A1に遷移する。
【0043】
このように、同一カード上のプロセッサユニット間通信として大量データを通信する場合においても、プロセッサユニットから同一カード上の他のプロセッサユニット内のメモリへ直接ライトすることなく、自己のメモリにデータ転送命令と転送データを書込むことにより、プロセッサユニット間通信が可能となるので、プロセッサ能力に負担を掛けずプロセッサユニット間通信を実現することができる。
【0044】
図5を用いて説明したプロセッサユニット間通信は、特に大量データを通信する場合に使用されるものであり、同一カード上のプロセッサユニット間において少量データを通信する場合は図6に示した構成が用いられる。図6は図1のプロセッサ間接続部PC0,PC1の各々の構成を示す図である。
【0045】
図6を参照すると、各プロセッサ間接続部は、送信レジスタR01と受信レジスタR02とを有するレジスタペアR0と、送信レジスタR03と受信レジスタR04とを有するレジスタペアR1と、送信レジスタR05と受信レジスタR06とを有するレジスタペアR2と、送信レジスタR07と受信レジスタR08とを有するレジスタペアR3とから構成される。
【0046】
送信レジスタR01及び受信レジスタR02は図1のプロセッサユニット(PU0)に接続され、送信レジスタR03及び受信レジスタR04は図1のプロセッサユニット(PU1)に接続され、送信レジスタR05及び受信レジスタR06は図1のプロセッサユニット(PU2)に接続され、送信レジスタR07及び受信レジスタR08は図1のプロセッサユニット(PU3)に接続される。なお、図6に示した構成と図5に示した構成とは互いに独立しているものである。
【0047】
各送信レジスタは、4つの送信先プロセッサユニット(PU0,PU1,PU2,PU3)の各々毎にレジスタ内の領域が区分されている。また、各受信レジスタは、4つの送信元プロセッサユニット(PU0,PU1,PU2,PU3)の各々毎にレジスタ内の領域が区分されている。そして、送信レジスタ内の区分された領域に、当該送信レジスタに接続されたプロセッサユニットがデータを書込むと、その領域が示すプロセッサユニットに接続された受信レジスタの区分された領域(当該送信レジスタに接続されたプロセッサユニットを示す領域である)に当該データが書込まれるという動作が実行される。
【0048】
一例として、図1における0系プロセッサカード上のプロセッサユニット(PU0)PU00から、0系プロセッサカード上のプロセッサユニット(PU2)PU02に、少量データとしてのフラグデータを送信する場合について説明する。図1及び6において、プロセッサユニットPU00が送信レジスタR01のTo2の領域にフラグデータを書込むと、図6中の矢印のルートを経由して、プロセッサユニットPU02に接続された受信レジスタR06のFrom0の領域にフラグデータが書込まれる。
【0049】
このように、送信レジスタにおいて送信先プロセッサユニットを指定してフラグデータを書き込むと、当該送信先プロセッサユニットに接続された受信レジスタにおいて送信元プロセッサユニットを示す領域に当該フラグデータが書込まれることになる。割り込み通信も上述したフラグ通信と同様に実現されるが、割り込み通信は一般的に緊急度が高いため、送信先プロセッサユニットが受信レジスタに書込まれた割り込み要因ビットをクリアすることにより、送信元プロセッサユニットに接続された送信レジスタに書込まれた該当ビットのクリアを行うようにする。
【0050】
以上述べたように、領域が同一カード上のプロセッサユニットをそれぞれ示す領域に区分された送信レジスタ及び受信レジスタを用いて、同一カード上のプロセッサユニット間通信としてフラグ通信や割り込み通信等の少量データ通信を行うことにより、同一カード上のプロセッサユニット間の少量データ通信を簡易なプロセッサライト、リード命令で実現することができ、ソフトウェアの開発が容易となる。また、各レジスタの領域がプロセッサユニット毎に区分されているので、送信先アドレスや送信元アドレスの格納領域を必要とせず、少ないハード量で効率の良いデータ転送を実現している。
【0051】
次に、図1の入出力切替部IC0,IC1について説明する。図1において、0系プロセッサカードC0が稼動系、1系プロセッサカードC1が待機系とした場合のデータパス例が図2のAC3に示されている。図7は図1の入出力切替部IC0,IC1の各々の構成を示す図である。
【0052】
図7及び1において、各入出力切替部は、自系のプロセッサユニット(PU0)にプライマリバスを介して接続されるプライマリバス・インタフェースB0と、自系の入出力インタフェース部にセカンダリバスを介して接続されるセカンダリバス・インタフェースB1と、他系の入出力切替部にシリアルリンクを介して接続される送信用シリアルインタフェースB2と、他系の入出力切替部にシリアルリンクを介して接続される受信用シリアルインタフェースB3と、セレクタSEL0,SEL1及びSEL2とから構成される。
【0053】
各入出力切替部は、それが搭載されているプロセッサカードの動作状態(稼働状態、待機状態)に応じて、入力データのデータパスを切替えるものであり、動作状態に応じたセレクタSEL0及びSEL1の選択動作により、図2のAC3に示されたデータパスが実現される。セレクタSEL0及びSEL1の選択動作は動作状態を示す選択制御信号により制御され、選択制御信号がSBY=0のときが稼働状態を示し、SBY=1のときが待機状態を示す。セレクタSEL2は、アービトレーションを伴うセレクタであり、稼動系では常に動作するものである。なお、セレクタSEL2は、待機系では動作を停止している。
【0054】
自系のプロセッサユニット(PU0)からの入力データは、プライマリバス・インタフェースB0を介してセレクタSEL0及びSEL1に入力される。また、システム外部からの入力データは、セカンダリバス・インタフェースB1を介してセレクタSEL0及びSEL2に入力される。また、他系の入出力切替部からの入力データは、受信用シリアルインタフェースB3を介してセレクタSEL1及びSEL2に入力される。
【0055】
まず、入出力切替部が搭載されているプロセッサカードが稼動系の場合、すなわち、当該プロセッサカードの動作状態が稼働状態の場合、動作状態が稼働状態(SBY=0)であるため、セレクタSEL0は自系のプロセッサユニット(PU0)からの入力データを選択出力する。これにより、自系のプロセッサユニット(PU0)からの入力データは、他系の入出力切替部に出力されることになる。また、セレクタSEL1は、自系のプロセッサユニット(PU0)からの入力データを選択出力する。これにより、自系のプロセッサユニット(PU0)からの入力データは、システム外部に出力されることになる。
【0056】
また、システム外部からの入力データは、セカンダリバス・インタフェースB1,セレクタSEL2を経由してプライマリバス・インタフェースB0に到達し、自系のプロセッサユニット(PU0)に出力される。他系の入出力切替部からの入力データは、受信用シリアルインタフェースB3,セレクタSEL2を経由してプライマリバス・インタフェースB0に到達し、自系のプロセッサユニット(PU0)に出力される。
【0057】
一方、入出力切替部が搭載されているプロセッサカードが待機系の場合、すなわち、当該プロセッサカードの動作状態が待機状態の場合、動作状態が待機状態(SBY=1)であるため、セレクタSEL0はシステム外部からの入力データを選択出力する。これにより、システム外部からの入力データは、他系の入出力切替部に出力されることになる。また、セレクタSEL1は、他系の入出力切替部からの入力データを選択出力する。これにより、他系の入出力切替部からの入力データは、システム外部に出力されることになる。
【0058】
図7に示した構成により、図2のAC3に示したデータパスを実現することができ、入出力部の2重化を0系及び1系プロセッサカード上ですることができる。また、データパスの切替を3つのセレクタにより実現しており、回路規模を小さくすることが可能である。
【0059】
また、本実施例では、図1に示したように、各プロセッサユニット内の他系プロセッサ接続部や入出力切替部に、シリアルリンクS00〜S04,S10〜14を使用しているので、パラレルバスに比べ各プロセッサカードの端子数の影響を受けにくく、カード上のプロセッサユニット数の増大を図ることができる。
【0060】
次に、本発明の他の実施例について図面を用いて説明する。図9は本発明の他の実施例による2重化マルチプロセッサシステムの構成を示す図であり、図1と同等部分は同一符号にて示している。
【0061】
図1に示した2重化マルチプロセッサシステムでは、入出力切替部IC0,IC1は同一カード上のプロセッサユニットPU00,PU10に接続されるが、図9に示した2重化マルチプロセッサシステムでは、入出力切替部IC0,IC1は同一カード上のプロセッサ間接続部PC0,PC1に接続される。したがって、図9に示した2重化マルチプロセッサシステムでは、各プロセッサユニットから同一カード上の入出力切替部IC0,IC1に共通にアクセスすることが可能となり、図1と比べてプロセッサユニットPU00,PU10の負荷を低減することができる。
【0062】
このように、入出力切替部IC0,IC1が同一カード上のプロセッサ間接続部PC0,PC1に接続される場合、図5において内部バスが1本追加されて、これに図7のプライマリバスインタフェースB0が接続されることになる。
【0063】
【発明の効果】
本発明による効果は、高性能かつ小型化可能な2重化プロセッサシステムを実現することができることである。その理由は、0系及び1系プロセッサカードにそれぞれ搭載されたプロセッサユニット間の通信において、送信側で送信データにその連続性を判断するための情報を付加し、受信側で受信データに付加されている当該情報を検出し、検出された当該情報に対する受信完了通知を送信側に通知するようにすることにより、送信側が送信データの欠落を知ることができ、この欠落データを再送信するようにしているためである。これにより、0系及び1系プロセッサカードにそれぞれ搭載されたプロセッサユニット間通信の信頼性が向上される。
【0064】
また、同一プロセッサカード上の複数のプロセッサユニット間の通信において、プロセッサ間通信手段が、各プロセッサユニット内のメモリに格納されたデータ転送命令を基に、自律的にプロセッサユニット間のデータ転送を行うようにする。また、同一プロセッサカード上の複数のプロセッサユニットの各々に対応して設けられた送信レジスタ及び受信レジスタの領域を、同一プロセッサカード上の複数のプロセッサユニットをそれぞれ示す領域に区分することにより、送信レジスタに書込まれたデータが、そのデータが書込まれた領域が示すプロセッサユニットに対応して設けられた受信レジスタに書込まれるようにする。なお、このとき、受信レジスタに書込まれるデータは、そのデータを送信レジスタに書込んだプロセッサユニットを示す領域に書込まれる。これにより、同一プロセッサカード上のプロセッサユニット間通信による各プロセッサユニットの負荷が低減され、各プロセッサユニットの処理能力を向上することができる。
【0065】
また、2重化プロセッサシステムの入出力部を2重化して各プロセッサカードに搭載し、各入出力部が、それが搭載されているプロセッサカードの動作状態に応じて入力データのデータパスを切替えるようにする。これにより、入出力部がプロセッサカードから分離していた従来の2重化プロセッサシステムに比べて、小型化が可能となる。
【図面の簡単な説明】
【図1】本発明の実施例による2重化マルチプロセッサシステムの構成を示す図である。
【図2】図1の2重化マルチプロセッサシステムにおけるデータパス例を示す図である。
【図3】図1の各プロセッサユニット内の他系プロセッサ接続部の構成例を示す図である。
【図4】図3のバッファメモリについて説明するための図である。
【図5】図1のプロセッサ間接続部の構成を示す図である。
【図6】図1のプロセッサ間接続部の構成を示す図である。
【図7】図1の入出力切替部の構成を示す図である。
【図8】図5のプロセッサ間接続部の状態遷移図である。
【図9】本発明の他の実施例による2重化マルチプロセッサシステムの構成を示す図である。
【図10】従来の2重化プロセッサシステムの構成を示す図である。
【符号の説明】
B2,B3 シリアルインタフェース
C0,C1 プロセッサカード
D0 送信DMA部
D2 受信DMA部
D5,SEL0〜SEL2 セレクタ
FM0,FM1 入出力インタフェース部
IB0〜IB3 内部バス
IC0,IC1 入出力切替部
L1,L12,B0,B1 バスインタフェース
PC0,PC1 プロセッサ間接続部
PI0〜PI3 プロセッサインタフェース
PU00〜PU03,PU10〜PU13 プロセッサユニット
R0〜R3 レジスタペア
R01〜R08 レジスタ
S00〜S04,S10〜S14 シリアルリンク
10,11 他系プロセッサ接続部
100 シーケンス番号付加部
D1,D3,110 FIFO
120 受信完了通知部
130 パリティ生成部
140 パラレル/シリアル変換部
150 シリアル/パラレル変換部
160 パリティチェック部
170 シーケンス番号検出部
180 再送制御部
Claims (8)
- 0系及び1系プロセッサカードにそれぞれ搭載されたプロセッサユニット間において互いにデータを受け渡して、前記プロセッサユニット内のメモリ内容を一致させるようにした2重化プロセッサシステムであって、
前記プロセッサユニットの各々は、他系の前記プロセッサユニットへの送信データにその連続性を判断するための情報を付加する情報付加手段と、他系の前記プロセッサユニットからの受信データに付加されている前記情報を検出する情報検出手段と、前記情報検出手段により検出された前記情報が付加されたデータを受信した旨を示す受信完了通知を他系の前記プロセッサユニットに送信する通知手段と、他系の前記プロセッサユニットからの前記受信完了通知を基に他系の前記プロセッサユニットへのデータ送信を制御する送信制御手段とを含み、
前記送信制御手段は、他系の前記プロセッサユニットからの前記受信完了通知が示す他系の前記プロセッサユニットの前記情報検出手段により検出された前記情報を基にデータ欠落有りと判断する場合にこの欠落したデータが他系の前記プロセッサユニットに再送信されるよう、他系の前記プロセッサユニットへのデータ送信を制御するようにしたことを特徴とする2重化プロセッサシステム。 - 前記プロセッサユニットの各々は、他系の前記プロセッサユニットへの送信データを記憶する記憶手段を含み、前記送信制御手段は、他系の前記プロセッサユニットからの前記受信完了通知が示す他系の前記プロセッサユニットの前記情報検出手段により検出された前記情報を基にデータ欠落無しと判断する場合、前記記憶手段の再送信用読出し位置を更新し、他系の前記プロセッサユニットからの前記受信完了通知が示す他系の前記プロセッサユニットの前記情報検出手段により検出された前記情報を基にデータ欠落有りと判断する場合、前記再送信用読出し位置から前記記憶手段に記憶されているデータが読出され他系の前記プロセッサユニットに送信されることを特徴とする請求項1記載の2重化プロセッサシステム。
- 前記0系及び1系プロセッサカードの各々には前記プロセッサユニットが複数搭載されており、これ等複数の前記プロセッサユニットの各々とこれに1対1に対応付けられた他系の前記プロセッサユニット間において互いにデータを受け渡して、これ等プロセッサユニット内のメモリ内容を一致させるようにしたことを特徴とする請求項1又は2記載の2重化プロセッサシステム。
- 前記0系及び1系プロセッサカードの各々に設けられ、自系の前記プロセッサユニット間のデータ転送を自系の前記プロセッサユニット内の各メモリの所定領域に格納されたデータ転送命令を基に自律的に行うプロセッサ間通信手段を含むことを特徴とする請求項3記載の2重化プロセッサシステム。
- 前記プロセッサ間通信手段は、自系の前記プロセッサユニットの各々に対応して設けられ、対応する前記プロセッサユニット内のメモリに格納されている前記データ転送命令を自律的に読出し、このデータ転送命令を基に当該メモリに格納されている転送データを自律的に読出し転送する転送手段と、自系の前記プロセッサユニットの各々に対応して設けられ、受信された前記転送データを対応する前記プロセッサユニット内のメモリに自律的に書込む受信手段とを有することを特徴とする請求項4記載の2重化プロセッサシステム。
- 前記0系及び1系プロセッサカードの各々に自系の前記プロセッサユニットの各々に対応して設けられ、領域が自系の前記プロセッサユニットをそれぞれ示す領域に区分された送信レジスタ及び受信レジスタを含み、前記プロセッサユニットによりこれに対応する前記送信レジスタの区分された領域に書込まれたデータが、このデータが書込まれた領域が示す前記プロセッサユニットに対応する前記受信レジスタの当該データを前記送信レジスタに書込んだ前記プロセッサユニットを示す領域に書込まれることを特徴とする請求項3〜5いずれか記載の2重化プロセッサシステム。
- 前記0系及び1系プロセッサカードの各々に設けられ、自系の前記プロセッサユニット、他系の入出力部、システム外部からの入力データのデータパスを自系の前記プロセッサカードの動作状態に応じて切替える入出力部を含むことを特徴とする請求項1〜6いずれか記載の2重化プロセッサシステム。
- 前記入出力部の各々は、自系の前記プロセッサカードの動作状態に応じて自系の前記プロセッサユニットからの入力データ及び前記システム外部からの入力データの中から一の入力データを選択し他系の前記入出力部へ出力する選択手段と、自系の前記プロセッサカードの動作状態に応じて自系の前記プロセッサユニットからの入力データ及び他系の前記入出力部からの入力データの中から一の入力データを選択し前記システム外部へ出力する選択手段と、前記システム外部からの入力データ及び他系の前記入出力部からの入力データの中から一の入力データを選択し自系の前記プロセッサユニットへ出力する選択手段とを有することを特徴とする請求項7記載の2重化プロセッサシステム。
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