JP4451733B2 - 半導体装置 - Google Patents
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Description
まず、図1を参照し、本発明の実施形態に係る原理について説明する。
図1(A)は、本実施形態における再構成可能な半導体装置の原理を説明するための図である。本実施形態における再構成可能な半導体装置は、シーケンサー(制御回路)1、バス(セレクタ/レジスタ)2、メモリ再構成回路3、複数のメモリ(ram)4−1〜4−5、及び複数の演算部5を有する。
なお、図1(A)に示すように、各RAMポートRP1〜RP3は、アドレス信号AD、ライトデータ信号WD、及びリードデータ信号RDのやり取りが可能なように構成されている。また、メモリ再構成回路3と各メモリ4−1〜4−5とは、内部アドレス信号IAD、内部ライトデータ信号IWD、及び内部リードデータ信号RDを授受可能なように接続されている。
シーケンサー11は、外部(例えば外部バス13を介して接続されているプロセッサ)からの指示に応じて、当該半導体装置を統括的に制御するものであり、演算処理部12の回路構成を管理するとともに、それを動的に変更させる制御を行う。シーケンサー11は、アプリケーションに応じて動的に演算処理部12の回路構成を変更するためのコンフィグレーション情報を生成するとともに、当該コンフィグレーション情報が供給可能なように演算処理部12の各機能部と信号線を介して接続されている。
状態制御回路21は、予め設定された所定のシーケンスや演算処理部12からの状態遷移指示信号等に基づき、演算処理部12の状態(回路構成)を次状態に移すコンフィグレーション情報をコンフィグレーションメモリ23から読み出すためのコンフィグレーションメモリアドレス及びその読み出しタイミングを生成する。状態制御回路11によるコンフィグレーションメモリアドレスの生成は、状態レジスタ22に保持されている現在の状態を示す情報を参照して行われる。また、次状態に遷移する際に、状態レジスタ22に保持する情報は更新される。
バス31は、シーケンサー11から供給されるコンフィグレーション情報により制御される。バス31は、メモリ再構成回路32及び演算部34にそれぞれ接続され、メモリ再構成回路32及び演算部34との間でデータを授受する。
図3においては、説明の便宜上、メモリ再構成回路32に加えて、シーケンサー11、メモリ33−1、33−2、及びRAMポートRP1、RP2を図示している。
図4に示す再構成可能な半導体装置は、複数のクラスタ51−1、51−2、…、51−n(nは任意の自然数)、メモリ再構成回路55、及び複数のメモリ57からなるメモリ群56を有する。
本発明の諸態様を付記として以下に示す。
複数のメモリと、
上記構成情報を出力し当該半導体装置の状態を制御する制御回路と、
上記制御回路から供給される構成情報に応じて、上記複数のメモリにより構成されるメモリ領域を再構成するメモリ再構成回路とを備え、
上記メモリ再構成回路は、供給される上記構成情報に応じて、メモリポートに対する上記メモリの割り当てを動的に変更することを特徴とする半導体装置。
(付記2)上記メモリ再構成回路は、上記制御回路から供給される構成情報に応じて、上記メモリ領域を任意かつ動的に変更することを特徴とする付記1記載の半導体装置。
(付記3)上記メモリ再構成回路は、上記制御回路から供給される構成情報に応じて、上記メモリポートに対し上記メモリを1つ又は複数個併合して割り当てることを特徴とする付記1記載の半導体装置。
(付記4)上記メモリ再構成回路は、上記メモリポートを介して入力されるアドレス信号をデコードするデコーダを有し、
当該デコーダによるデコード結果に応じて、使用する上記メモリを選択し決定することを特徴とする付記1記載の半導体装置。
(付記5)上記デコーダは、上記制御回路から供給される構成情報に応じて回路構成が動的に変更可能であることを特徴とする付記4記載の半導体装置。
(付記6)上記デコーダは、入力される上記アドレス信号における上位の所定ビットをデコードすることを特徴とする付記4記載の半導体装置。
(付記7)上記メモリ再構成回路は、上記メモリポートを介して授受するアドレス信号、ライトデータ信号、及びリードデータ信号をそれぞれ選択する複数のセレクタを有することを特徴とする付記1記載の半導体装置。
(付記8)上記複数のセレクタは、上記制御回路から供給される構成情報に応じて回路構成が動的に変更可能であることを特徴とする付記7記載の半導体装置。
(付記9)上記メモリ再構成回路は、上記メモリポートからのアドレス信号が入力されるデコーダ及び第1のセレクタと、上記メモリポートからのライトデータ信号が入力される第2のセレクタと、上記メモリからの読み出しデータに係るリードデータ信号を上記メモリポートに対して出力する第3のセレクタとを有することを特徴とする付記1記載の半導体装置。
(付記10)上記メモリ再構成回路は、上記メモリ領域を再構成して上記メモリポートからアクセス可能なアドレス値の範囲を拡張することを特徴とする付記1記載の半導体装置。
(付記11)上記メモリ再構成回路は、上記メモリ領域を再構成して上記メモリポートを介して入出力されるデータ幅を変更することを特徴とする付記1記載の半導体装置。
(付記12)クロック毎に回路構成が動的に変更可能であることを特徴とする付記1記載の半導体装置。
(付記13)上記制御回路は、上記構成情報を記憶するコンフィグレーションメモリを有することを特徴とする付記1記載の半導体装置。
(付記14)構成情報に応じて動的に回路構成を再構成可能な演算器と、
上記構成情報を出力し状態を制御する制御回路と
をそれぞれ有する複数の半導体回路と、
複数のメモリと、
上記制御回路から供給される構成情報に応じて、上記複数のメモリにより構成されるメモリ領域を再構成するメモリ再構成回路とを備え、
上記メモリ再構成回路は、供給される上記構成情報に応じて、上記半導体回路に対する上記メモリの割り当てを動的に変更することを特徴とする半導体装置。
12 演算処理部
21 状態制御回路
22 状態レジスタ
23 コンフィグレーションメモリ
31 バス
32 メモリ再構成回路
33−1〜33−5 メモリ
34 演算部
Claims (8)
- 構成情報に応じてクロック単位で動的に回路構成を再構成可能な半導体装置であって、
複数のメモリと、
複数の演算部と、
第1及び第2の構成情報を出力し当該半導体装置の構成を制御する制御回路と、
上記複数のメモリに接続され、上記第2の構成情報に応じて、上記複数のメモリにより構成されるメモリ領域を再構成するメモリ再構成回路と、
上記第1の構成情報に応じて、上記メモリ再構成回路に接続される複数のメモリポートと上記複数の演算部とに接続されたバス制御回路とを備え、
上記メモリ再構成回路は、上記第2の構成情報に応じて、上記複数のメモリのうちどのメモリを上記メモリポートのうちどのメモリポートに接続するかをクロック単位で動的に変更することを特徴とする半導体装置。 - 上記メモリ再構成回路は、上記制御回路から供給される第2の構成情報に応じて、メモリポートに対し上記メモリを1つ又は複数個併合して割り当てることを特徴とする請求項1記載の半導体装置。
- 上記メモリ再構成回路は、上記メモリポートを介して入力されるアドレス信号をデコードするデコーダを有し、
当該デコーダによるデコード結果に応じて、使用する上記メモリを選択し決定することを特徴とする請求項1又は2記載の半導体装置。 - 上記デコーダは、入力される上記アドレス信号における上位の所定ビットをデコードすることを特徴とする請求項3記載の半導体装置。
- 上記メモリ再構成回路は、上記メモリポートを介して授受するアドレス信号、ライトデータ信号、及びリードデータ信号をそれぞれ選択する複数のセレクタを有することを特徴とする請求項1〜4の何れか1項に記載の半導体装置。
- 上記メモリ再構成回路は、上記メモリ領域を再構成して上記メモリポートからアクセス可能なアドレス値の範囲を拡張することを特徴とする請求項1〜5の何れか1項に記載の半導体装置。
- クロック毎に回路構成が動的に変更可能であることを特徴とする請求項1〜6の何れか1項に記載の半導体装置。
- 上記制御回路は、上記構成情報を記憶するコンフィギュレーションメモリを有することを特徴とする請求項1〜7の何れか1項に記載の半導体装置。
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