JP4449827B2 - Signal drive circuit - Google Patents
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Description
本発明は、例えばCMOS回路のようなトーテンポール接続を出力段に採用してディジタル信号を扱う信号駆動回路に関し、その貫通電流と負荷電流を一定値以下に制限する回路技術に関する。 The present invention relates to a signal drive circuit that uses a totem pole connection such as a CMOS circuit in an output stage to handle a digital signal, and relates to a circuit technology that limits a through current and a load current to a predetermined value or less.
半導体集積回路である例えばマイクロコンピュータでは、矩形波信号を外部出力する信号駆動回路の出力段にPMOSトランジスタとNMOSトランジスタとをトーテンポール接続したCMOS回路が用いられることがある。また、マイクロコンピュータに必要なクロックパルスを発生するクロック生成回路の出力段にも大電流スイッチングの可能なCMOS回路が採用されることがある。 For example, in a microcomputer that is a semiconductor integrated circuit, a CMOS circuit in which a PMOS transistor and an NMOS transistor are connected in a totem pole connection may be used in an output stage of a signal driving circuit that outputs a rectangular wave signal to the outside. In addition, a CMOS circuit capable of switching a large current may be employed for an output stage of a clock generation circuit that generates a clock pulse necessary for a microcomputer.
このCMOS回路では、出力が反転する途中でトーテンポール接続されたPMOSトランジスタとNMOSトランジスタとが同時に導通状態となる瞬間があり、この時に貫通電流と呼ばれる大電流が流れる。駆動能力の高いCMOS回路ではこの貫通電流も大きくなり、電源電圧の変動、接地電位の変動を来して他の回路に誤動作を起こさせる原因となることがある。 In this CMOS circuit, there is a moment when the PMOS transistor and the NMOS transistor which are totem-pole connected at the same time when the output is inverted, and a large current called a through current flows at this moment. In a CMOS circuit with high driving capability, this through current also increases, which may cause fluctuations in power supply voltage and ground potential, causing malfunctions in other circuits.
また、こうしたトーテンポール接続されたCMOS回路を信号駆動回路の出力段に使用した場合、過負荷や負荷短絡により大電流が流れて出力トランジスタが短時間のうちに破壊することがある。信頼性の高いマイクロコンピュータ・システムを構築するためには貫通電流が小さく、且つ短時間の短絡等では出力トランジスタに破壊を生じない信号駆動回路が求められる。 Further, when such a totem pole-connected CMOS circuit is used in the output stage of the signal drive circuit, a large current may flow due to overload or load short circuit, and the output transistor may be destroyed in a short time. In order to construct a highly reliable microcomputer system, a signal drive circuit is required that has a small through current and that does not cause damage to the output transistor when short-circuited for a short time.
こうした要望に応える従来技術として、例えば特許文献1には貫通電流を少なく抑えながら出力信号のスルーレートのコントロールも行なえるCMOS回路が開示されている。しかし、この回路の場合には過負荷電流によるトランジスタの破壊は防止することはできない。 As a conventional technique that meets such a demand, for example, Patent Document 1 discloses a CMOS circuit capable of controlling the slew rate of an output signal while suppressing a through current to a small amount. However, in the case of this circuit, destruction of the transistor due to overload current cannot be prevented.
また、特許文献2にはCMOS回路の駆動部にコンデンサと抵抗からなるローパスフィルタを取り付けて貫通電流を少なくすると共に、出力信号波形の立ち上がり、立ち下がり変化も緩慢にする回路が開示されている。しかし、この回路の場合も過負荷電流によるトランジスタの破壊を防止することはできない。
本発明はこのような従来技術の問題点を解決するためになされたもので、その課題は、例えばCMOS回路のようなトーテンポール接続を出力段に採用してディジタル信号を扱う信号駆動回路であって、貫通電流と負荷電流を一定値以下に制限して出力トランジスタの破壊を防ぐ信号駆動回路を提供することにある。 The present invention has been made to solve such problems of the prior art, and the problem is a signal driving circuit that uses a totem pole connection such as a CMOS circuit for an output stage to handle a digital signal. Another object of the present invention is to provide a signal drive circuit that prevents the output transistor from being destroyed by limiting the through current and the load current to a predetermined value or less.
前記課題を解決するための請求項1に記載の発明は、電源電位(Vd)と接地電位(GND)との間にPMOSトランジスタ(P1)とNMOSトランジスタ(N1)とをトーテンポール接続してそれらのゲートに入力端子(3)を経て入力信号(Vin)を印加する入出力反転式の信号駆動回路において、前記PMOSトランジスタのソースと電源電位との間には第1の抵抗(R1)、ゲートと電源電位との間には第2の抵抗(R2)、ゲートと前記入力端子との間には第3の抵抗(R3)を接続し、前記NMOSトランジスタのソースと接地電位との間には第4の抵抗(R4)、ゲートと接地電位との間には第5の抵抗(R5)、ゲートと前記入力端子との間には第6の抵抗(R6)を接続し、前記入力信号が高レベルの場合には前記PMOSトランジスタは非導通、前記NMOSトランジスタは導通状態となり、その状態においてNMOSトランジスタに所定値以上のドレイン電流が流れようとした場合にはドレイン電流が所定の制限電流値に制限され、反対に前記入力信号が低レベルの場合には前記NMOSトランジスタは非導通、前記PMOSトランジスタは導通状態となり、その状態においてPMOSトランジスタに所定値以上のドレイン電流が流れようとした場合にはドレイン電流が所定の制限電流値に制限されるように前記各抵抗の抵抗値を定めたことを特徴とする。 According to the first aspect of the present invention for solving the above-mentioned problem, a PMOS transistor (P1) and an NMOS transistor (N1) are connected to each other between a power supply potential (Vd) and a ground potential (GND) by a totem pole connection. In an input / output inversion signal driving circuit that applies an input signal (Vin) to the gate through the input terminal (3), a first resistor (R1), a gate, and a gate are connected between the source of the PMOS transistor and the power supply potential. A second resistor (R2) is connected between the power supply potential, a third resistor (R3) is connected between the gate and the input terminal, and a second resistor (R3) is connected between the source of the NMOS transistor and the ground potential. 4 resistor (R4), a fifth resistor (R5) is connected between the gate and the ground potential, and a sixth resistor (R6) is connected between the gate and the input terminal, so that the input signal is high. In the case of level, the PMO The transistor is non-conductive, and the NMOS transistor is in a conductive state. In this state, if a drain current exceeding a predetermined value flows through the NMOS transistor, the drain current is limited to a predetermined limit current value. Is low level, the NMOS transistor is non-conductive, and the PMOS transistor is conductive. In this state, if a drain current exceeding a predetermined value flows through the PMOS transistor, the drain current is a predetermined current limit value. The resistance value of each of the resistors is determined so as to be limited to
このような構成の信号駆動回路によれば、ドレイン電流が増していくと導通状態にあるトランジスタのソースに接続した抵抗両端の電圧が増加する。そうするとゲート−ソース間電圧が減少してドレイン電流を減少させようとするフィードバック作用が働く。このフィードバック作用によりドレイン電流の上昇は所定の制限電流値で止まり、それ以上には増加しない。このように動作することから貫通電流や、負荷短絡等の異常時のドレイン電流をその所定の制限電流値以下に抑えることができる。これにより過大な貫通電流による電源電圧の変動や、短時間の負荷短絡によるトランジスタの破壊を防止できる効果を奏する。 According to the signal driving circuit having such a configuration, as the drain current increases, the voltage across the resistor connected to the source of the transistor in the conductive state increases. As a result, a feedback action is attempted to reduce the drain-current by reducing the gate-source voltage. Due to this feedback action, the rise in drain current stops at a predetermined limit current value and does not increase any further. By operating in this way, the through current and the drain current at the time of abnormality such as a load short circuit can be suppressed to the predetermined limit current value or less. As a result, it is possible to prevent the power supply voltage from being fluctuated due to an excessive through current and the transistor from being damaged due to a short load short-circuit.
また、請求項2に記載の発明は、請求項1に記載の信号駆動回路において、前記制限電流値の値を変化させる制御信号(Vcon)の入力を受ける制御端子(6)を更に設け、該制御端子と前記PMOSトランジスタのゲートとの間には前記制御信号を反転させるインバータ回路(Q1)と第7の抵抗(R7)との直列回路を、前記制御端子と前記NMOSトランジスタのゲートとの間には前記制御信号をバッファする非反転バッファ回路(Q2)と第8の抵抗(R8)との直列回路をそれぞれ追加接続し、前記制御信号が高レベル又は低レベルの何れの状態であっても前記入力信号が高レベルの場合には前記PMOSトランジスタは非導通、前記NMOSトランジスタは導通状態となり、その状態においてNMOSトランジスタに所定値以上のドレイン電流が流れようとした場合にはドレイン電流が所定の制限電流値に制限され、反対に前記入力信号が低レベルの場合には前記NMOSトランジスタは非導通、前記PMOSトランジスタは導通状態となり、その状態においてPMOSトランジスタに所定値以上のドレイン電流が流れようとした場合にはドレイン電流が所定の制限電流値に制限されるように、前記各抵抗の抵抗値を定めたことを特徴とする。 The signal drive circuit according to claim 1 further includes a control terminal (6) for receiving an input of a control signal (Vcon) for changing the value of the limit current value. A series circuit of an inverter circuit (Q1) for inverting the control signal and a seventh resistor (R7) is provided between the control terminal and the gate of the NMOS transistor between the control terminal and the gate of the PMOS transistor. Are connected in series with a non-inverting buffer circuit (Q2) for buffering the control signal and an eighth resistor (R8), respectively, so that the control signal is in a high level or low level state. When the input signal is at a high level, the PMOS transistor is non-conductive and the NMOS transistor is conductive. In this state, the NMOS transistor has a predetermined value or more. When the rain current is about to flow, the drain current is limited to a predetermined limit current value. Conversely, when the input signal is low, the NMOS transistor is non-conductive and the PMOS transistor is conductive. The resistance values of the resistors are determined so that the drain current is limited to a predetermined limit current value when a drain current exceeding a predetermined value flows through the PMOS transistor in the state.
このような構成によれば、制御信号を高レベルとした時のPMOSトランジスタのゲート電位は制御信号が低レベルの場合よりも低くなる。従って、PMOSトランジスタの前記制限電流値は制御信号が高レベルである場合の方が低レベルの場合よりも大きくなる。また、制御信号を高レベルとした時のNMOSトランジスタのゲート電位は制御信号が低レベルの場合よりも高くなる。従って、NMOSトランジスタの前記制限電流値は制御信号が高レベルである場合の方が低レベルの場合よりも大きくなる。このように動作することから、制御信号により制限電流値の切り換えを行なうことができる。 According to such a configuration, the gate potential of the PMOS transistor when the control signal is at a high level is lower than when the control signal is at a low level. Therefore, the limit current value of the PMOS transistor is larger when the control signal is at a high level than when the control signal is at a low level. Further, the gate potential of the NMOS transistor when the control signal is at a high level is higher than when the control signal is at a low level. Therefore, the limit current value of the NMOS transistor is larger when the control signal is at a high level than when the control signal is at a low level. Because of this operation, the limit current value can be switched by the control signal.
以下、本発明に係る信号駆動回路を実施形態に分けて説明する。
(第1の実施形態)
図1は、第1の実施形態に係る信号駆動回路1の回路構成を示したものである。信号駆動回路1は、PMOSトランジスタP1、NMOSトランジスタN1と第1〜第6の抵抗R1〜R6により構成される。
Hereinafter, a signal driving circuit according to the present invention will be described in each embodiment.
(First embodiment)
FIG. 1 shows a circuit configuration of a signal driving circuit 1 according to the first embodiment. The signal driving circuit 1 includes a PMOS transistor P1, an NMOS transistor N1, and first to sixth resistors R1 to R6.
PMOSトランジスタP1とNMOSトランジスタN1とはトーテンポール接続され、相互接続されたドレインは出力端子4に接続される。PMOSトランジスタP1のソースと電源電位Vdとの間には第1の抵抗R1が、ゲートと電源電位Vdとの間には第2の抵抗R2が、ゲートと入力端子3との間には第3の抵抗R3が接続される。第1の抵抗R1はドレイン電流検出用であり抵抗値は低い値である。
The PMOS transistor P1 and the NMOS transistor N1 are connected to each other with a totem pole connection, and the drains connected to each other are connected to the
同様にNMOSトランジスタN1のソースと接地電位GNDとの間には第4の抵抗R4が、ゲートと接地電位GNDとの間には第5の抵抗R5が、ゲートと入力端子3との間には第6の抵抗R6が接続される。第4の抵抗R4はドレイン電流検出用であり抵抗値は低い値である。
Similarly, a fourth resistor R4 is provided between the source of the NMOS transistor N1 and the ground potential GND, a fifth resistor R5 is provided between the gate and the ground potential GND, and between the gate and the
第4〜第6の抵抗R4〜R6の値は、入力端子3に入力される入力信号Vinが低レベル(Vlとする。)の場合にはNMOSトランジスタN1が非導通状態となるように、反対に入力信号Vinが高レベル(Vhとする。)の場合には導通状態となるように決める。そのための条件は、次のようにして求めることができる。
The values of the fourth to sixth resistors R4 to R6 are opposite so that the NMOS transistor N1 becomes non-conductive when the input signal Vin input to the
NMOSトランジスタN1のゲート−ソース間電圧をVgs、ドレイン電流をIdnとするとゲート電位について次の式が成り立つ。
Vin・R5/(R5+R6)=Vgs+R4・Idn (1)式
Idn=0の時のゲート−ソース間電圧Vgs0は、次のようになる。
Vgs0=Vin・R5/(R5+R6) (2)式
Assuming that the gate-source voltage of the NMOS transistor N1 is Vgs and the drain current is Idn, the following equation holds for the gate potential.
Vin · R5 / (R5 + R6) = Vgs + R4 · Idn (1) The gate-source voltage Vgs0 when Idn = 0 is as follows.
Vgs0 = Vin · R5 / (R5 + R6) (2) Formula
入力信号Vinが低レベルVlである場合にNMOSトランジスタN1が非導通状態となるためには、その時の上記電圧Vgs0の値がドレイン電流の流れ始めるスレショールド電圧Vthより小さい必要がある。即ち、
Vl・R5/(R5+R6)<Vth (3)式
In order for the NMOS transistor N1 to become non-conductive when the input signal Vin is at the low level Vl, the value of the voltage Vgs0 at that time needs to be smaller than the threshold voltage Vth at which the drain current starts to flow. That is,
Vl · R5 / (R5 + R6) <Vth (3)
一方、入力信号Vinが高レベルVhである場合にNMOSトランジスタN1が導通状態となるためには、その時の上記電圧Vgs0の値がドレイン電流の流れ始めるスレショールド電圧Vthより大きい必要がある。即ち、
Vh・R5/(R5+R6)>Vth (4)式
On the other hand, in order for the NMOS transistor N1 to become conductive when the input signal Vin is at the high level Vh, the value of the voltage Vgs0 at that time needs to be larger than the threshold voltage Vth at which the drain current starts to flow. That is,
Vh · R5 / (R5 + R6)> Vth (4) Formula
(3)、(4)式を満たすように抵抗R5、R6を決めた場合におけるNMOSトランジスタN1の動作点について図2を参照して説明する。図2の横軸はゲート−ソース間電圧Vgs、縦軸はドレイン電流Idnである。図中の曲線(1)は、ドレイン−ソース間電圧Vdsがスレショールド電圧Vthより高い場合におけるId−Vgs曲線の例である。 The operating point of the NMOS transistor N1 when the resistors R5 and R6 are determined so as to satisfy the expressions (3) and (4) will be described with reference to FIG. In FIG. 2, the horizontal axis represents the gate-source voltage Vgs, and the vertical axis represents the drain current Idn. A curve (1) in the figure is an example of an Id-Vgs curve when the drain-source voltage Vds is higher than the threshold voltage Vth.
図中の直線(2)は入力信号Vinが低レベルVlに等しい場合における(1)式の関係を示している。また直線(3)は、入力信号Vinが高レベルVhに等しい場合における(1)式の関係を示している。B点の電圧Vgsは(3)式の左辺の値に等しく、C点の電圧Vgsは(4)式の左辺の値に等しい。入力信号Vinが低レベルVlに等しい場合のNMOSトランジスタN1の動作点は、曲線(1)と直線(2)の交点であるB点となる。B点のドレイン電流Idnはゼロであり、NMOSトランジスタN1は非導通状態となる。 The straight line (2) in the figure shows the relationship of the expression (1) when the input signal Vin is equal to the low level Vl. A straight line (3) shows the relationship of the expression (1) when the input signal Vin is equal to the high level Vh. The voltage Vgs at point B is equal to the value on the left side of equation (3), and the voltage Vgs at point C is equal to the value on the left side of equation (4). The operating point of the NMOS transistor N1 when the input signal Vin is equal to the low level Vl is a point B that is the intersection of the curve (1) and the line (2). The drain current Idn at point B is zero, and the NMOS transistor N1 becomes non-conductive.
一方、入力信号Vinが高レベルVhに等しい場合におけるNMOSトランジスタN1の動作点は、曲線(1)と直線(3)の交点であるA点となる。A点のドレイン電流Idnは図中に示すIdmaxであり、NMOSトランジスタN1は導通状態となる。 On the other hand, the operating point of the NMOS transistor N1 when the input signal Vin is equal to the high level Vh is the point A that is the intersection of the curve (1) and the straight line (3). The drain current Idn at point A is Idmax shown in the figure, and the NMOS transistor N1 becomes conductive.
ところで曲線(1)はドレイン−ソース間電圧Vdsがスレショールド電圧Vthより高い場合におけるId−Vgs曲線の例であると先に説明したが、このId−Vgs曲線はドレイン−ソース間電圧Vdsがスレショールド電圧Vthより高い範囲ではその値がかなり大きく変動しても曲線変化は僅かである。 The curve (1) has been described above as an example of the Id-Vgs curve when the drain-source voltage Vds is higher than the threshold voltage Vth. However, the Id-Vgs curve shows that the drain-source voltage Vds is In the range higher than the threshold voltage Vth, even if the value fluctuates considerably, the curve change is slight.
ここで、信号駆動回路1の負荷として図1に示すように電源電位Vdと出力端子4との間に負荷抵抗RLが接続されている場合を考える。そして、入力信号Vinとして高レベルVhが与えられてNMOSトランジスタN1が導通している状態を考える(この場合、PMOSトランジスタP1は後述するように非導通となる。)。
Here, consider a case where a load resistor RL is connected between the power supply potential Vd and the
この状態で負荷抵抗RLの値が短絡等の異常により低下したとすると、NMOSトランジスタN1のドレインには電源電位Vdに近い電圧が加わってドレイン−ソース間電圧Vdsはスレショールド電圧Vthより高くなる。その状態では上述したように動作点はA点となりドレイン電流IdnはIdmaxに制限される。即ち、本実施形態の信号駆動回路1では、入力信号Vinとして高レベルVhが入力されている状態で負荷短絡が生じたとしても、NMOSトランジスタN1のドレイン電流IdnはIdmaxに制限される。 In this state, if the value of the load resistance RL decreases due to an abnormality such as a short circuit, a voltage close to the power supply potential Vd is applied to the drain of the NMOS transistor N1, and the drain-source voltage Vds becomes higher than the threshold voltage Vth. . In this state, the operating point is the point A as described above, and the drain current Idn is limited to Idmax. That is, in the signal driving circuit 1 of the present embodiment, even if a load short circuit occurs in a state where the high level Vh is input as the input signal Vin, the drain current Idn of the NMOS transistor N1 is limited to Idmax.
動作点A点における消費電力がNMOSトランジスタN1の連続消費電力の定格内であれば、短絡が長時間継続したとしてもNMOSトランジスタN1は破壊を免れる。また、連続消費電力定格以上であったとしても、ドレイン電流IdnがIdmaxに制限されるため破壊に至るまでに時間がかかる。従って、短時間の短絡事故であれば破壊を免れることができる効果を奏する。 If the power consumption at the operating point A is within the rating of the continuous power consumption of the NMOS transistor N1, the NMOS transistor N1 is not damaged even if the short circuit continues for a long time. Even if the power consumption is above the continuous power consumption rating, the drain current Idn is limited to Idmax, so it takes time to break down. Therefore, if it is a short-circuit accident for a short time, there exists an effect which can avoid destruction.
入力信号Vinが高レベルVhであり、且つ短絡等の異常が生じていない正常状態では、出力信号Voutの電圧レベルは低くする必要がある。そのためNMOSトランジスタN1はドレイン−ソース間電圧Vdsが低い状態で動作させる。Id−Vgs曲線はドレイン−ソース間電圧Vdsが(Vgs−Vth)以下に低下すると急に変化を始め、図2中の曲線(4)、(5)、(6)のようにドレイン電流Idnが流れにくくなる曲線に変化する。 In a normal state where the input signal Vin is at the high level Vh and no abnormality such as a short circuit has occurred, the voltage level of the output signal Vout needs to be lowered. Therefore, the NMOS transistor N1 is operated in a state where the drain-source voltage Vds is low. The Id-Vgs curve starts to change suddenly when the drain-source voltage Vds drops below (Vgs-Vth), and the drain current Idn is changed as shown by the curves (4), (5), (6) in FIG. It changes to a curve that makes it difficult to flow.
動作点はドレイン−ソース間電圧Vdsが低下するにつれてD点、E点、F点とドレイン電流Idnの少ない点に移動する。抵抗R4、R5、R6の値は、(3)、(4)式を満足しつつ、且つ正常状態での動作点がF点あるいはE点のようなドレイン電流Idnの少ない点となるように決める。 As the drain-source voltage Vds decreases, the operating point moves to points D, E, F, and a point with a small drain current Idn. The values of the resistors R4, R5, and R6 are determined so that the expression (3) and (4) are satisfied and the operating point in the normal state is a point with a small drain current Idn such as the F point or the E point. .
以上は、NMOSトランジスタN1に接続する抵抗R4〜R6の値の決め方であったが、PMOSトランジスタP1に接続する抵抗R1〜R3の値も同様の考えで決める。その場合には、入力信号Vinが高レベルVhである時にはPMOSトランジスタP1が非導通状態となるように、反対に入力信号Vinが低レベルVlである時には導通状態となるように抵抗R1〜R3の値を決める。 The above is how to determine the values of the resistors R4 to R6 connected to the NMOS transistor N1, but the values of the resistors R1 to R3 connected to the PMOS transistor P1 are determined based on the same idea. In that case, the resistances of the resistors R1 to R3 are set so that the PMOS transistor P1 is turned off when the input signal Vin is at the high level Vh, and is turned on when the input signal Vin is at the low level Vl. Determine the value.
PMOSトランジスタP1のゲート−ソース間電圧をVgs、ドレイン電流をIdpとするとゲート電位について次の式が成り立つ(前記(1)式に相当)。
Vd−(Vin・R2+Vd・R3)/(R2+R3)=|Vgs|+R1・Idp
(5)式
Assuming that the gate-source voltage of the PMOS transistor P1 is Vgs and the drain current is Idp, the following equation holds for the gate potential (corresponding to the equation (1)).
Vd− (Vin · R2 + Vd · R3) / (R2 + R3) = | Vgs | + R1 · Idp
(5) Formula
また、入力信号Vinが高レベルVhの場合にPMOSトランジスタP1が非導通状態となるための条件式は次のようになる(前記(3)式に相当)。
Vd−(Vh・R2+Vd・R3)/(R2+R3)<|Vth| (6)式
また、入力信号Vinが低レベルVlの場合にPMOSトランジスタP1が導通状態となるための条件式は次のようになる(前記(4)式に相当)。
Vd−(Vl・R2+Vd・R3)/(R2+R3)>|Vth| (7)式
The conditional expression for turning off the PMOS transistor P1 when the input signal Vin is at the high level Vh is as follows (corresponding to the expression (3)).
Vd− (Vh · R2 + Vd · R3) / (R2 + R3) <| Vth | (6) Further, when the input signal Vin is at the low level Vl, the conditional expression for making the PMOS transistor P1 conductive is as follows. (Corresponding to the expression (4)).
Vd− (Vl · R2 + Vd · R3) / (R2 + R3)> | Vth | (7)
抵抗R1、R2、R3の値は、(6)、(7)式を満足しつつ、且つ正常状態でのドレイン電流Idpの値が低い値となるように決める。そのように決めておけばPMOSトランジスタP1の導通時に出力端子4が接地電位GNDに短絡したとしても、ドレイン電流Idpの値は前述の場合と同様にIdmaxに制限される。
The values of the resistors R1, R2, and R3 are determined so that the values of the drain current Idp in a normal state are low while satisfying the expressions (6) and (7). If determined in this way, even if the
以上、説明したように本実施形態の信号駆動回路1によれば、出力端子4が接地電位GNDあるいは電源電位Vdに短絡等したとしても、トーテンポール接続したPMOSトランジスタP1、NMOSトランジスタN1に流れるドレイン電流は入力信号Vinのレベルに関係なく所定の値以下に制限される。従って、短時間の負荷短絡等の事故によってトランジスタが破壊されることを防止することができる。
As described above, according to the signal driving circuit 1 of the present embodiment, even if the
また、このドレイン電流の制限は、出力信号Voutが反転する際にも働く。従って、貫通電流も所定の値以下に抑えられる。貫通電流が制限されることで電源電圧の変動、接地線電位の変動が抑えられる効果を奏する。
(第2の実施形態)
図3は、第2の実施形態に係る信号駆動回路の回路構成を示したものである。この信号駆動回路1aは、第1の実施形態に係る図1の信号駆動回路1にインバータ回路Q1、非反転バッファ回路Q2、第7の抵抗R7、第8の抵抗R8を新たに追加した構成となっている。
This drain current limitation also works when the output signal Vout is inverted. Therefore, the through current is also suppressed to a predetermined value or less. By limiting the through current, there is an effect of suppressing fluctuations in the power supply voltage and ground line potential.
(Second Embodiment)
FIG. 3 shows a circuit configuration of the signal driving circuit according to the second embodiment. This signal drive circuit 1a has a configuration in which an inverter circuit Q1, a non-inverting buffer circuit Q2, a seventh resistor R7, and an eighth resistor R8 are newly added to the signal drive circuit 1 of FIG. 1 according to the first embodiment. It has become.
インバータ回路Q1は、新たに追加した制御端子5に入力される制御信号Vconを反転して出力する。反転された信号は第7の抵抗R7を介してPMOSトランジスタP1のゲートに印加される。非反転バッファ回路Q2は、制御信号Vconをバッファした信号を出力する。バッファされた信号は第8の抵抗R8を介してNMOSトランジスタN1のゲートに印加される。
The inverter circuit Q1 inverts and outputs the control signal Vcon input to the newly added
本実施形態の信号駆動回路1aは、第1の実施形態で説明した負荷短絡時等の制限電流の値を2段階に切り換えられるようにしたものである。その切り換えは制御信号Vconで行なう。制御信号Vconが低レベルVlの場合にはその制限電流の値は小さい方の値となり、高レベルVhの場合には制限電流の値は大きい方の値となる。 The signal drive circuit 1a of the present embodiment is configured such that the value of the limiting current when the load is short-circuited as described in the first embodiment can be switched in two stages. The switching is performed by the control signal Vcon. When the control signal Vcon is at the low level Vl, the value of the limiting current is a smaller value, and when the control signal Vcon is at the high level Vh, the value of the limiting current is a larger value.
その切り換え動作について、最初にNMOSトランジスタN1側について説明する。制御信号Vconの如何に関わらず入力信号Vinが低レベルVlである時には、NMOSトランジスタN1は非導通となるようにする。 The switching operation will be described first on the NMOS transistor N1 side. When the input signal Vin is at the low level Vl regardless of the control signal Vcon, the NMOS transistor N1 is made non-conductive.
NMOSトランジスタN1のゲート電位について、前記(1)式に相当する次の式が成り立つ。
Vin・R58/(R6+R58)+V02・R56/(R8+R56)
=Vgs+R4・Idn (8)式
ここで、V02は非反転バッファ回路Q2の出力電圧、R58は抵抗R5とR8とを並列接続した抵抗値、R56は抵抗R5とR6とを並列接続した抵抗値である。
Regarding the gate potential of the NMOS transistor N1, the following equation corresponding to the equation (1) is established.
Vin · R58 / (R6 + R58) + V02 · R56 / (R8 + R56)
= Vgs + R4 · Idn (8) where V02 is an output voltage of the non-inverting buffer circuit Q2, R58 is a resistance value obtained by connecting resistors R5 and R8 in parallel, and R56 is a resistance value obtained by connecting resistors R5 and R6 in parallel. is there.
Idn=0の時のゲート−ソース間電圧Vgs0は次のようになる((2)式に相当)。
Vgs0=Vin・R58/(R6+R58)+V02・R56/(R8+R56) (9)式
入力信号Vinが低レベルVlである場合にはNMOSトランジスタN1を非導通状態とする必要があり、その条件は次のようになる((3)式に相当)。
Vl・R58/(R6+R58)+V02・R56/(R8+R56)<Vth
(10)式
The gate-source voltage Vgs0 when Idn = 0 is as follows (corresponding to equation (2)).
Vgs0 = Vin · R58 / (R6 + R58) + V02 · R56 / (R8 + R56) (9) When the input signal Vin is at the low level V1, the NMOS transistor N1 needs to be in a non-conductive state. (Corresponding to equation (3)).
Vl · R58 / (R6 + R58) + V02 · R56 / (R8 + R56) <Vth
Equation (10)
V02の値は高レベルVh、低レベルVlの双方の値をとるが、高レベルVhの時に(10)が満足されれば低レベルVlの時も当然に満足される。従って、(10)式の条件は次のように書ける。
Vl・R58/(R6+R58)+Vh・R56/(R8+R56)<Vth
(11)式
The value of V02 takes both values of the high level Vh and the low level Vl. If (10) is satisfied at the high level Vh, it is naturally also satisfied at the low level Vl. Therefore, the condition of equation (10) can be written as follows.
Vl · R58 / (R6 + R58) + Vh · R56 / (R8 + R56) <Vth
(11) Formula
一方、入力信号Vinが高レベルVhである場合にはNMOSトランジスタN1を導通状態とする必要があり、その条件は次のようになる((4)式に相当)。
Vh・R58/(R6+R58)+V02・R56/(R8+R56)>Vth (12)式
この式は、V02を低レベルVlとした時に満足されればV02を高レベルVhとした時も当然に満足される。従って、(12)式の条件は次のように書ける。
Vh・R58/(R6+R58)+Vl・R56/(R8R56)>Vth (13)式
従って、抵抗R5、R6、R8の値は(11)、(13)式を満足するように決めればよいことになる。
On the other hand, when the input signal Vin is at the high level Vh, it is necessary to make the NMOS transistor N1 conductive, and the condition is as follows (corresponding to the equation (4)).
Vh · R58 / (R6 + R58) + V02 · R56 / (R8 + R56)> Vth (12) This equation is satisfied when V02 is set to the low level Vl, and naturally when V02 is set to the high level Vh. . Therefore, the condition of equation (12) can be written as follows.
Vh · R58 / (R6 + R58) + Vl · R56 / (R8R56)> Vth (13) Therefore, the values of the resistors R5, R6, and R8 may be determined so as to satisfy the equations (11) and (13). .
このように抵抗R5、R6、R8の値を決めた場合におけるNMOSトランジスタN1の動作点は、図4に示すようにId−Vgs曲線と(8)式を表わす直線の交点として求まる。図4中の曲線(1)はId−Vgs曲線(但し、ドレイン−ソース間電圧Vdsがスレショールド電圧Vthより高い場合)を表わし、直線(2)はVin=Vl、V02=Vlである場合の(8)式を表わし、直線(3)はVin=Vl、V02=Vhである場合の(8)式を表わし、直線(4)はVin=Vh、V02=Vlである場合の(8)式を表わし、直線(5)はVin=Vh、V02=Vhである場合の(8)式を表わしている。 Thus, the operating point of the NMOS transistor N1 when the values of the resistors R5, R6, and R8 are determined is obtained as the intersection of the Id-Vgs curve and the straight line representing the equation (8) as shown in FIG. A curve (1) in FIG. 4 represents an Id-Vgs curve (where the drain-source voltage Vds is higher than the threshold voltage Vth), and a straight line (2) represents a case where Vin = Vl and V02 = Vl. (8) in the case where Vin = Vl and V02 = Vh, and the straight line (4) is in the case where Vin = Vh and V02 = Vl (8). The straight line (5) represents the formula (8) when Vin = Vh and V02 = Vh.
また、点BlはVin=Vl、V02=Vlである場合の動作点を、点BhはVin=Vl、V02=Vhである場合の動作点を、点AlはVin=Vh、V02=Vlである場合の動作点を、点AhはVin=Vh、V02=Vhである場合の動作点を表わしている。 Point Bl is an operating point when Vin = Vl and V02 = Vl, point Bh is an operating point when Vin = Vl and V02 = Vh, and point Al is Vin = Vh and V02 = Vl. In this case, the point Ah represents the operating point when Vin = Vh and V02 = Vh.
このようにNMOSトランジスタN1が導通状態にある場合の動作点は、電圧V02が低レベルVlの場合にはAl点、高レベルVhの場合にはAh点となる。ドレイン電流Idn(負荷電流でもある。)の制限電流値は制御信号Vconの信号レベルにより異なった値となる。図4中のId−Vgs曲線はドレイン−ソース間電圧Vdsがスレショールド電圧Vthより高い場合の曲線である。従って、動作点Al、Ahは負荷RLが短絡事故を起こした場合の動作点でもある。即ち、制御信号Vconの信号レベルにより負荷短絡した場合の制限電流の値を切り換えることができる。 Thus, the operating point when the NMOS transistor N1 is in the conducting state is the Al point when the voltage V02 is the low level Vl and the Ah point when the voltage V02 is the high level Vh. The limiting current value of the drain current Idn (also a load current) varies depending on the signal level of the control signal Vcon. The Id-Vgs curve in FIG. 4 is a curve when the drain-source voltage Vds is higher than the threshold voltage Vth. Accordingly, the operating points Al and Ah are also operating points when the load RL causes a short circuit accident. That is, the value of the limiting current when the load is short-circuited can be switched according to the signal level of the control signal Vcon.
入力信号Vinが高レベルVhであり、且つ短絡等の異常が生じていない正常状態では、出力信号Voutの電圧レベルは低くする必要がある。そのためNMOSトランジスタN1はドレイン−ソース間電圧Vdsが低い状態で動作させる。Id−Vgs曲線は、ドレイン−ソース間電圧Vdsが(Vgs−Vth)以下に低下すると急に変化を始め、図4中の曲線(6)、(7)のようにドレイン電流Idnが流れにくくなる曲線に変化する。 In a normal state where the input signal Vin is at the high level Vh and no abnormality such as a short circuit has occurred, the voltage level of the output signal Vout needs to be lowered. Therefore, the NMOS transistor N1 is operated in a state where the drain-source voltage Vds is low. The Id-Vgs curve starts to change suddenly when the drain-source voltage Vds drops below (Vgs-Vth), and the drain current Idn hardly flows as shown by the curves (6) and (7) in FIG. It changes to a curve.
動作点はドレイン−ソース間電圧Vdsが低下するにつれてEl点、Eh点、Fl点、Fh点とドレイン電流Idnの少ない点に移動する。抵抗R4〜R6、R8の値は、(11)、(13)式を満足しつつ、且つ正常状態での動作点がFl点あるいはFh点のようなドレイン電流Idnの少ない点となるように決める。 As the drain-source voltage Vds decreases, the operating point moves to the points El, Eh, Fl, Fh, and the point where the drain current Idn is small. The values of the resistors R4 to R6 and R8 are determined so that the equations (11) and (13) are satisfied and the operating point in the normal state is a point with a small drain current Idn such as the Fl point or the Fh point. .
以上は、NMOSトランジスタN1に接続する抵抗R4〜R6、R8の値の決め方であったが、PMOSトランジスタP1に接続する抵抗R1〜R3、R7の値も同様の考えで決める。その場合には、入力信号Vinが高レベルVhである時にはPMOSトランジスタP1は非導通状態となるように、反対に入力信号Vinが低レベルVlである時には導通状態となるように抵抗R1〜R3、R7の値を決める。 The above is how to determine the values of the resistors R4 to R6 and R8 connected to the NMOS transistor N1, but the values of the resistors R1 to R3 and R7 connected to the PMOS transistor P1 are also determined based on the same idea. In that case, the resistors R1 to R3, so that the PMOS transistor P1 becomes non-conductive when the input signal Vin is at the high level Vh, and conversely when the input signal Vin is at the low level Vl. Determine the value of R7.
PMOSトランジスタP1のゲート−ソース間電圧をVgs、ドレイン電流をIdpとするとゲート電位について次の式が成り立つ(前記(5)式に相当)。
Vd−(Vin・R27/(R3+R27)+V01・R23/(R7+R23)
+Vd・R37/(R2+R37))=|Vgs|+R1・Idp (14)式
ここで、V01はインバータ回路Q1の出力電圧、R27は抵抗R2とR7とを並列接続した抵抗値、R23は抵抗R2とR3とを並列接続した抵抗値、R37は抵抗R3とR7とを並列接続した抵抗値である。
Assuming that the gate-source voltage of the PMOS transistor P1 is Vgs and the drain current is Idp, the following equation holds for the gate potential (corresponding to the equation (5)).
Vd− (Vin · R27 / (R3 + R27) + V01 · R23 / (R7 + R23)
+ Vd · R37 / (R2 + R37)) = | Vgs | + R1 · Idp (14) where V01 is the output voltage of the inverter circuit Q1, R27 is a resistance value obtained by connecting the resistors R2 and R7 in parallel, and R23 is the resistance R2. R3 is a resistance value obtained by connecting R3 in parallel, and R37 is a resistance value obtained by connecting resistors R3 and R7 in parallel.
また、入力信号Vinが高レベルVhの場合にPMOSトランジスタP1が非導通状態となるための条件式は次のようになる(前記(6)式に対応)。
Vd−(Vh・R27/(R3+R27)+Vl・R23/(R7+R23)
+Vd・R37/(R2+R37))<|Vth| (15)式
Further, the conditional expression for turning off the PMOS transistor P1 when the input signal Vin is at the high level Vh is as follows (corresponding to the expression (6)).
Vd- (Vh.R27 / (R3 + R27) + Vl.R23 / (R7 + R23)
+ Vd · R37 / (R2 + R37)) <| Vth | (15)
また、入力信号Vinが低レベルVlの場合にPMOSトランジスタP1が導通状態となるための条件式は次のようになる(前記(7)式に対応)。
Vd−(Vl・R27/(R3+R27)+Vh・R23/(R7+R23)
+Vd・R37/(R2+R37))>|Vth| (16)式
Further, the conditional expression for turning on the PMOS transistor P1 when the input signal Vin is at the low level Vl is as follows (corresponding to the expression (7)).
Vd− (Vl · R27 / (R3 + R27) + Vh · R23 / (R7 + R23)
+ Vd · R37 / (R2 + R37))> | Vth | (16)
抵抗抵抗R1〜R3、R7の値は、(15)、(16)式を満足しつつ、且つ正常状態でのドレイン電流Idpの値が低い値となるように決める。そのように決めておけばPMOSトランジスタP1の導通時に出力端子4が接地電位GNDに短絡したとしても、PMOSトランジスタP1のドレイン電流Idpの値は図4におけるNMOSトランジスタN1の動作点Al点、Ah点に相当する動作点の電流に制限される。
The values of the resistance resistors R1 to R3 and R7 are determined so that the values of the drain current Idp in the normal state are low while satisfying the expressions (15) and (16). If determined in this way, even if the
以上、説明したように本実施形態の信号駆動回路1aも第1の実施形態の信号駆動回路1と同様に、出力端子4が接地電位GNDあるいは電源電位Vdに短絡等したとしても、トーテンポール接続したPMOSトランジスタP1、NMOSトランジスタN1に流れるドレイン電流は入力信号Vinのレベルに関係なく所定の値以下に制限される。従って、短時間の負荷短絡等の事故によってトランジスタが破壊されることを防止することができる。
Above, similarly to the signal driving circuit 1 also signal drive circuit 1a of the present embodiment as explains the first embodiment, as an
また、このドレイン電流の制限は、出力信号Voutが反転する際にも働く。従って、貫通電流も所定の値以下に抑えられる。貫通電流が制限されることで電源電圧の変動、接地線電位の変動も抑えられる効果を奏する。 This drain current limitation also works when the output signal Vout is inverted. Therefore, the through current is also suppressed to a predetermined value or less. By limiting the through current, there is an effect of suppressing fluctuations in the power supply voltage and ground line potential.
図面中、1、1aは信号駆動回路、3は入力端子、4は出力端子、5は制御端子、GNDは接地電位、N1はNMOSトランジスタ、P1はPMOSトランジスタ、Q1はインバータ回路、Q2は非反転バッファ回路、R1は第1の抵抗、R2は第2の抵抗、R3は第3の抵抗、R4は第4の抵抗、R5は第5の抵抗、R6は第6の抵抗、R7は第7の抵抗、R8は第8の抵抗、Vconは制御信号、Vdは電源電位、Vinは入力信号を示す。 In the drawings, 1, 1a is a signal drive circuit, 3 is an input terminal, 4 is an output terminal, 5 is a control terminal, GND is a ground potential, N1 is an NMOS transistor, P1 is a PMOS transistor, Q1 is an inverter circuit, and Q2 is non-inverted. R1 is a first resistor, R2 is a second resistor, R3 is a third resistor, R4 is a fourth resistor, R5 is a fifth resistor, R6 is a sixth resistor, and R7 is a seventh resistor. A resistor, R8 is an eighth resistor, Vcon is a control signal, Vd is a power supply potential, and Vin is an input signal.
Claims (2)
前記PMOSトランジスタのソースと電源電位との間には第1の抵抗(R1)、ゲートと電源電位との間には第2の抵抗(R2)、ゲートと前記入力端子との間には第3の抵抗(R3)を接続し、
前記NMOSトランジスタのソースと接地電位との間には第4の抵抗(R4)、ゲートと接地電位との間には第5の抵抗(R5)、ゲートと前記入力端子との間には第6の抵抗(R6)を接続し、
前記入力信号が高レベルの場合には前記PMOSトランジスタは非導通、前記NMOSトランジスタは導通状態となり、その状態においてNMOSトランジスタに所定値以上のドレイン電流が流れようとした場合にはドレイン電流が所定の制限電流値に制限され、反対に前記入力信号が低レベルの場合には前記NMOSトランジスタは非導通、前記PMOSトランジスタは導通状態となり、その状態においてPMOSトランジスタに所定値以上のドレイン電流が流れようとした場合にはドレイン電流が所定の制限電流値に制限されるように、前記各抵抗の抵抗値を定めたことを特徴とする信号駆動回路。 A PMOS transistor (P1) and an NMOS transistor (N1) are connected to each other between a power supply potential (Vd) and a ground potential (GND), and an input signal (Vin) is applied to their gates via an input terminal (3). In the input / output inversion signal driving circuit,
A first resistor (R1) is provided between the source of the PMOS transistor and the power supply potential, a second resistor (R2) is provided between the gate and the power supply potential, and a third resistor is provided between the gate and the input terminal. The resistor (R3)
A fourth resistor (R4) is provided between the source of the NMOS transistor and the ground potential, a fifth resistor (R5) is provided between the gate and the ground potential, and a sixth resistor (R5) is provided between the gate and the input terminal. The resistor (R6)
When the input signal is at a high level, the PMOS transistor is non-conductive and the NMOS transistor is conductive. In this state, when a drain current exceeding a predetermined value flows through the NMOS transistor, the drain current is predetermined. In contrast, when the input signal is low level, the NMOS transistor is non-conductive and the PMOS transistor is conductive when the input signal is at a low level. In this state, a drain current exceeding a predetermined value may flow through the PMOS transistor. In this case, the resistance value of each of the resistors is determined so that the drain current is limited to a predetermined limit current value.
該制御端子と前記PMOSトランジスタのゲートとの間には、前記制御信号を反転させるインバータ回路(Q1)と第7の抵抗(R7)との直列回路を、前記制御端子と前記NMOSトランジスタのゲートとの間には、前記制御信号をバッファする非反転バッファ回路(Q2)と第8の抵抗(R8)との直列回路を、それぞれ追加接続し、
前記制御信号が高レベル又は低レベルの何れの状態であっても、前記入力信号が高レベルの場合には前記PMOSトランジスタは非導通、前記NMOSトランジスタは導通状態となり、その状態においてNMOSトランジスタに所定値以上のドレイン電流が流れようとした場合にはドレイン電流が所定の制限電流値に制限され、反対に前記入力信号が低レベルの場合には前記NMOSトランジスタは非導通、前記PMOSトランジスタは導通状態となり、その状態においてPMOSトランジスタに所定値以上のドレイン電流が流れようとした場合にはドレイン電流が所定の制限電流値に制限されるように、前記各抵抗の抵抗値を定めたことを特徴とする信号駆動回路。
The signal drive circuit according to claim 1, further comprising a control terminal (6) for receiving an input of a control signal (Vcon) for changing the value of the limit current value,
Between the control terminal and the gate of the PMOS transistor, a series circuit of an inverter circuit (Q1) for inverting the control signal and a seventh resistor (R7) is connected to the control terminal and the gate of the NMOS transistor. In between, a series circuit of a non-inverting buffer circuit (Q2) for buffering the control signal and an eighth resistor (R8) is additionally connected,
Regardless of whether the control signal is at a high level or low level, if the input signal is at a high level, the PMOS transistor is non-conductive and the NMOS transistor is in a conductive state. When a drain current exceeding the value is about to flow, the drain current is limited to a predetermined limit current value. Conversely, when the input signal is at a low level, the NMOS transistor is non-conductive and the PMOS transistor is conductive. In this state, the resistance value of each resistor is determined so that the drain current is limited to a predetermined limit current value when a drain current exceeding a predetermined value flows through the PMOS transistor. A signal driving circuit.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005162894A JP4449827B2 (en) | 2005-06-02 | 2005-06-02 | Signal drive circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005162894A JP4449827B2 (en) | 2005-06-02 | 2005-06-02 | Signal drive circuit |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2006340088A JP2006340088A (en) | 2006-12-14 |
JP4449827B2 true JP4449827B2 (en) | 2010-04-14 |
Family
ID=37560223
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005162894A Expired - Fee Related JP4449827B2 (en) | 2005-06-02 | 2005-06-02 | Signal drive circuit |
Country Status (1)
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---|---|
JP (1) | JP4449827B2 (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN106849926A (en) * | 2017-01-06 | 2017-06-13 | 中国航天电子技术研究院 | A kind of pressure nmos switch control circuit wide |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5067934B2 (en) * | 2007-08-29 | 2012-11-07 | 株式会社日立国際電気 | Switching circuit |
JP5488550B2 (en) | 2011-08-19 | 2014-05-14 | 株式会社安川電機 | Gate drive circuit and power conversion device |
JP6863571B2 (en) * | 2016-12-20 | 2021-04-21 | Necプラットフォームズ株式会社 | Output driver circuit |
-
2005
- 2005-06-02 JP JP2005162894A patent/JP4449827B2/en not_active Expired - Fee Related
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN106849926A (en) * | 2017-01-06 | 2017-06-13 | 中国航天电子技术研究院 | A kind of pressure nmos switch control circuit wide |
Also Published As
Publication number | Publication date |
---|---|
JP2006340088A (en) | 2006-12-14 |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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