JP4449827B2 - Signal drive circuit - Google Patents
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Description
本発明は、例えばＣＭＯＳ回路のようなトーテンポール接続を出力段に採用してディジタル信号を扱う信号駆動回路に関し、その貫通電流と負荷電流を一定値以下に制限する回路技術に関する。 The present invention relates to a signal drive circuit that uses a totem pole connection such as a CMOS circuit in an output stage to handle a digital signal, and relates to a circuit technology that limits a through current and a load current to a predetermined value or less.
半導体集積回路である例えばマイクロコンピュータでは、矩形波信号を外部出力する信号駆動回路の出力段にＰＭＯＳトランジスタとＮＭＯＳトランジスタとをトーテンポール接続したＣＭＯＳ回路が用いられることがある。また、マイクロコンピュータに必要なクロックパルスを発生するクロック生成回路の出力段にも大電流スイッチングの可能なＣＭＯＳ回路が採用されることがある。 For example, in a microcomputer that is a semiconductor integrated circuit, a CMOS circuit in which a PMOS transistor and an NMOS transistor are connected in a totem pole connection may be used in an output stage of a signal driving circuit that outputs a rectangular wave signal to the outside. In addition, a CMOS circuit capable of switching a large current may be employed for an output stage of a clock generation circuit that generates a clock pulse necessary for a microcomputer.
このＣＭＯＳ回路では、出力が反転する途中でトーテンポール接続されたＰＭＯＳトランジスタとＮＭＯＳトランジスタとが同時に導通状態となる瞬間があり、この時に貫通電流と呼ばれる大電流が流れる。駆動能力の高いＣＭＯＳ回路ではこの貫通電流も大きくなり、電源電圧の変動、接地電位の変動を来して他の回路に誤動作を起こさせる原因となることがある。 In this CMOS circuit, there is a moment when the PMOS transistor and the NMOS transistor which are totem-pole connected at the same time when the output is inverted, and a large current called a through current flows at this moment. In a CMOS circuit with high driving capability, this through current also increases, which may cause fluctuations in power supply voltage and ground potential, causing malfunctions in other circuits.
また、こうしたトーテンポール接続されたＣＭＯＳ回路を信号駆動回路の出力段に使用した場合、過負荷や負荷短絡により大電流が流れて出力トランジスタが短時間のうちに破壊することがある。信頼性の高いマイクロコンピュータ・システムを構築するためには貫通電流が小さく、且つ短時間の短絡等では出力トランジスタに破壊を生じない信号駆動回路が求められる。 Further, when such a totem pole-connected CMOS circuit is used in the output stage of the signal drive circuit, a large current may flow due to overload or load short circuit, and the output transistor may be destroyed in a short time. In order to construct a highly reliable microcomputer system, a signal drive circuit is required that has a small through current and that does not cause damage to the output transistor when short-circuited for a short time.
こうした要望に応える従来技術として、例えば特許文献１には貫通電流を少なく抑えながら出力信号のスルーレートのコントロールも行なえるＣＭＯＳ回路が開示されている。しかし、この回路の場合には過負荷電流によるトランジスタの破壊は防止することはできない。 As a conventional technique that meets such a demand, for example, Patent Document 1 discloses a CMOS circuit capable of controlling the slew rate of an output signal while suppressing a through current to a small amount. However, in the case of this circuit, destruction of the transistor due to overload current cannot be prevented.
また、特許文献２にはＣＭＯＳ回路の駆動部にコンデンサと抵抗からなるローパスフィルタを取り付けて貫通電流を少なくすると共に、出力信号波形の立ち上がり、立ち下がり変化も緩慢にする回路が開示されている。しかし、この回路の場合も過負荷電流によるトランジスタの破壊を防止することはできない。
本発明はこのような従来技術の問題点を解決するためになされたもので、その課題は、例えばＣＭＯＳ回路のようなトーテンポール接続を出力段に採用してディジタル信号を扱う信号駆動回路であって、貫通電流と負荷電流を一定値以下に制限して出力トランジスタの破壊を防ぐ信号駆動回路を提供することにある。 The present invention has been made to solve such problems of the prior art, and the problem is a signal driving circuit that uses a totem pole connection such as a CMOS circuit for an output stage to handle a digital signal. Another object of the present invention is to provide a signal drive circuit that prevents the output transistor from being destroyed by limiting the through current and the load current to a predetermined value or less.
前記課題を解決するための請求項１に記載の発明は、電源電位（Ｖd）と接地電位（ＧＮＤ）との間にＰＭＯＳトランジスタ（Ｐ１）とＮＭＯＳトランジスタ（Ｎ１）とをトーテンポール接続してそれらのゲートに入力端子（３）を経て入力信号（Ｖin）を印加する入出力反転式の信号駆動回路において、前記ＰＭＯＳトランジスタのソースと電源電位との間には第１の抵抗（Ｒ１）、ゲートと電源電位との間には第２の抵抗（Ｒ２）、ゲートと前記入力端子との間には第３の抵抗（Ｒ３）を接続し、前記ＮＭＯＳトランジスタのソースと接地電位との間には第４の抵抗（Ｒ４）、ゲートと接地電位との間には第５の抵抗（Ｒ５）、ゲートと前記入力端子との間には第６の抵抗（Ｒ６）を接続し、前記入力信号が高レベルの場合には前記ＰＭＯＳトランジスタは非導通、前記ＮＭＯＳトランジスタは導通状態となり、その状態においてＮＭＯＳトランジスタに所定値以上のドレイン電流が流れようとした場合にはドレイン電流が所定の制限電流値に制限され、反対に前記入力信号が低レベルの場合には前記ＮＭＯＳトランジスタは非導通、前記ＰＭＯＳトランジスタは導通状態となり、その状態においてＰＭＯＳトランジスタに所定値以上のドレイン電流が流れようとした場合にはドレイン電流が所定の制限電流値に制限されるように前記各抵抗の抵抗値を定めたことを特徴とする。 According to the first aspect of the present invention for solving the above-mentioned problem, a PMOS transistor (P1) and an NMOS transistor (N1) are connected to each other between a power supply potential (Vd) and a ground potential (GND) by a totem pole connection. In an input / output inversion signal driving circuit that applies an input signal (Vin) to the gate through the input terminal (3), a first resistor (R1), a gate, and a gate are connected between the source of the PMOS transistor and the power supply potential. A second resistor (R2) is connected between the power supply potential, a third resistor (R3) is connected between the gate and the input terminal, and a second resistor (R3) is connected between the source of the NMOS transistor and the ground potential. 4 resistor (R4), a fifth resistor (R5) is connected between the gate and the ground potential, and a sixth resistor (R6) is connected between the gate and the input terminal, so that the input signal is high. In the case of level, the PMO The transistor is non-conductive, and the NMOS transistor is in a conductive state. In this state, if a drain current exceeding a predetermined value flows through the NMOS transistor, the drain current is limited to a predetermined limit current value. Is low level, the NMOS transistor is non-conductive, and the PMOS transistor is conductive. In this state, if a drain current exceeding a predetermined value flows through the PMOS transistor, the drain current is a predetermined current limit value. The resistance value of each of the resistors is determined so as to be limited to
このような構成の信号駆動回路によれば、ドレイン電流が増していくと導通状態にあるトランジスタのソースに接続した抵抗両端の電圧が増加する。そうするとゲート−ソース間電圧が減少してドレイン電流を減少させようとするフィードバック作用が働く。このフィードバック作用によりドレイン電流の上昇は所定の制限電流値で止まり、それ以上には増加しない。このように動作することから貫通電流や、負荷短絡等の異常時のドレイン電流をその所定の制限電流値以下に抑えることができる。これにより過大な貫通電流による電源電圧の変動や、短時間の負荷短絡によるトランジスタの破壊を防止できる効果を奏する。 According to the signal driving circuit having such a configuration, as the drain current increases, the voltage across the resistor connected to the source of the transistor in the conductive state increases. As a result, a feedback action is attempted to reduce the drain-current by reducing the gate-source voltage. Due to this feedback action, the rise in drain current stops at a predetermined limit current value and does not increase any further. By operating in this way, the through current and the drain current at the time of abnormality such as a load short circuit can be suppressed to the predetermined limit current value or less. As a result, it is possible to prevent the power supply voltage from being fluctuated due to an excessive through current and the transistor from being damaged due to a short load short-circuit.
また、請求項２に記載の発明は、請求項１に記載の信号駆動回路において、前記制限電流値の値を変化させる制御信号（Ｖcon）の入力を受ける制御端子（６）を更に設け、該制御端子と前記ＰＭＯＳトランジスタのゲートとの間には前記制御信号を反転させるインバータ回路（Ｑ１）と第７の抵抗（Ｒ７）との直列回路を、前記制御端子と前記ＮＭＯＳトランジスタのゲートとの間には前記制御信号をバッファする非反転バッファ回路（Ｑ２）と第８の抵抗（Ｒ８）との直列回路をそれぞれ追加接続し、前記制御信号が高レベル又は低レベルの何れの状態であっても前記入力信号が高レベルの場合には前記ＰＭＯＳトランジスタは非導通、前記ＮＭＯＳトランジスタは導通状態となり、その状態においてＮＭＯＳトランジスタに所定値以上のドレイン電流が流れようとした場合にはドレイン電流が所定の制限電流値に制限され、反対に前記入力信号が低レベルの場合には前記ＮＭＯＳトランジスタは非導通、前記ＰＭＯＳトランジスタは導通状態となり、その状態においてＰＭＯＳトランジスタに所定値以上のドレイン電流が流れようとした場合にはドレイン電流が所定の制限電流値に制限されるように、前記各抵抗の抵抗値を定めたことを特徴とする。 The signal drive circuit according to claim 1 further includes a control terminal (6) for receiving an input of a control signal (Vcon) for changing the value of the limit current value. A series circuit of an inverter circuit (Q1) for inverting the control signal and a seventh resistor (R7) is provided between the control terminal and the gate of the NMOS transistor between the control terminal and the gate of the PMOS transistor. Are connected in series with a non-inverting buffer circuit (Q2) for buffering the control signal and an eighth resistor (R8), respectively, so that the control signal is in a high level or low level state. When the input signal is at a high level, the PMOS transistor is non-conductive and the NMOS transistor is conductive. In this state, the NMOS transistor has a predetermined value or more. When the rain current is about to flow, the drain current is limited to a predetermined limit current value. Conversely, when the input signal is low, the NMOS transistor is non-conductive and the PMOS transistor is conductive. The resistance values of the resistors are determined so that the drain current is limited to a predetermined limit current value when a drain current exceeding a predetermined value flows through the PMOS transistor in the state.
このような構成によれば、制御信号を高レベルとした時のＰＭＯＳトランジスタのゲート電位は制御信号が低レベルの場合よりも低くなる。従って、ＰＭＯＳトランジスタの前記制限電流値は制御信号が高レベルである場合の方が低レベルの場合よりも大きくなる。また、制御信号を高レベルとした時のＮＭＯＳトランジスタのゲート電位は制御信号が低レベルの場合よりも高くなる。従って、ＮＭＯＳトランジスタの前記制限電流値は制御信号が高レベルである場合の方が低レベルの場合よりも大きくなる。このように動作することから、制御信号により制限電流値の切り換えを行なうことができる。 According to such a configuration, the gate potential of the PMOS transistor when the control signal is at a high level is lower than when the control signal is at a low level. Therefore, the limit current value of the PMOS transistor is larger when the control signal is at a high level than when the control signal is at a low level. Further, the gate potential of the NMOS transistor when the control signal is at a high level is higher than when the control signal is at a low level. Therefore, the limit current value of the NMOS transistor is larger when the control signal is at a high level than when the control signal is at a low level. Because of this operation, the limit current value can be switched by the control signal.
以下、本発明に係る信号駆動回路を実施形態に分けて説明する。
（第１の実施形態）
図１は、第１の実施形態に係る信号駆動回路１の回路構成を示したものである。信号駆動回路１は、ＰＭＯＳトランジスタＰ１、ＮＭＯＳトランジスタＮ１と第１〜第６の抵抗Ｒ１〜Ｒ６により構成される。
Hereinafter, a signal driving circuit according to the present invention will be described in each embodiment.
(First embodiment)
FIG. 1 shows a circuit configuration of a signal driving circuit 1 according to the first embodiment. The signal driving circuit 1 includes a PMOS transistor P1, an NMOS transistor N1, and first to sixth resistors R1 to R6.
ＰＭＯＳトランジスタＰ１とＮＭＯＳトランジスタＮ１とはトーテンポール接続され、相互接続されたドレインは出力端子４に接続される。ＰＭＯＳトランジスタＰ１のソースと電源電位Ｖdとの間には第１の抵抗Ｒ１が、ゲートと電源電位Ｖdとの間には第２の抵抗Ｒ２が、ゲートと入力端子３との間には第３の抵抗Ｒ３が接続される。第１の抵抗Ｒ１はドレイン電流検出用であり抵抗値は低い値である。
The PMOS transistor P1 and the NMOS transistor N1 are connected to each other with a totem pole connection, and the drains connected to each other are connected to the
同様にＮＭＯＳトランジスタＮ１のソースと接地電位ＧＮＤとの間には第４の抵抗Ｒ４が、ゲートと接地電位ＧＮＤとの間には第５の抵抗Ｒ５が、ゲートと入力端子３との間には第６の抵抗Ｒ６が接続される。第４の抵抗Ｒ４はドレイン電流検出用であり抵抗値は低い値である。
Similarly, a fourth resistor R4 is provided between the source of the NMOS transistor N1 and the ground potential GND, a fifth resistor R5 is provided between the gate and the ground potential GND, and between the gate and the
第４〜第６の抵抗Ｒ４〜Ｒ６の値は、入力端子３に入力される入力信号Ｖinが低レベル（Ｖｌとする。）の場合にはＮＭＯＳトランジスタＮ１が非導通状態となるように、反対に入力信号Ｖinが高レベル（Ｖｈとする。）の場合には導通状態となるように決める。そのための条件は、次のようにして求めることができる。
The values of the fourth to sixth resistors R4 to R6 are opposite so that the NMOS transistor N1 becomes non-conductive when the input signal Vin input to the
ＮＭＯＳトランジスタＮ１のゲート−ソース間電圧をＶgs、ドレイン電流をＩdnとするとゲート電位について次の式が成り立つ。
Ｖin・Ｒ５／（Ｒ５＋Ｒ６）＝Ｖgs＋Ｒ４・Ｉdn （１）式
Ｉdn＝０の時のゲート−ソース間電圧Ｖgs0は、次のようになる。
Ｖgs0＝Ｖin・Ｒ５／（Ｒ５＋Ｒ６） （２）式
Assuming that the gate-source voltage of the NMOS transistor N1 is Vgs and the drain current is Idn, the following equation holds for the gate potential.
Vin · R5 / (R5 + R6) = Vgs + R4 · Idn (1) The gate-source voltage Vgs0 when Idn = 0 is as follows.
Vgs0 = Vin · R5 / (R5 + R6) (2) Formula
入力信号Ｖinが低レベルＶｌである場合にＮＭＯＳトランジスタＮ１が非導通状態となるためには、その時の上記電圧Ｖgs0の値がドレイン電流の流れ始めるスレショールド電圧Ｖthより小さい必要がある。即ち、
Ｖｌ・Ｒ５／（Ｒ５＋Ｒ６）＜Ｖth （３）式
In order for the NMOS transistor N1 to become non-conductive when the input signal Vin is at the low level Vl, the value of the voltage Vgs0 at that time needs to be smaller than the threshold voltage Vth at which the drain current starts to flow. That is,
Vl · R5 / (R5 + R6) <Vth (3)
一方、入力信号Ｖinが高レベルＶｈである場合にＮＭＯＳトランジスタＮ１が導通状態となるためには、その時の上記電圧Ｖgs0の値がドレイン電流の流れ始めるスレショールド電圧Ｖthより大きい必要がある。即ち、
Ｖｈ・Ｒ５／（Ｒ５＋Ｒ６）＞Ｖth （４）式
On the other hand, in order for the NMOS transistor N1 to become conductive when the input signal Vin is at the high level Vh, the value of the voltage Vgs0 at that time needs to be larger than the threshold voltage Vth at which the drain current starts to flow. That is,
Vh · R5 / (R5 + R6)> Vth (4) Formula
（３）、（４）式を満たすように抵抗Ｒ５、Ｒ６を決めた場合におけるＮＭＯＳトランジスタＮ１の動作点について図２を参照して説明する。図２の横軸はゲート−ソース間電圧Ｖgs、縦軸はドレイン電流Ｉdnである。図中の曲線（１）は、ドレイン−ソース間電圧Ｖdsがスレショールド電圧Ｖthより高い場合におけるＩｄ−Ｖgs曲線の例である。 The operating point of the NMOS transistor N1 when the resistors R5 and R6 are determined so as to satisfy the expressions (3) and (4) will be described with reference to FIG. In FIG. 2, the horizontal axis represents the gate-source voltage Vgs, and the vertical axis represents the drain current Idn. A curve (1) in the figure is an example of an Id-Vgs curve when the drain-source voltage Vds is higher than the threshold voltage Vth.
図中の直線（２）は入力信号Ｖinが低レベルＶｌに等しい場合における（１）式の関係を示している。また直線（３）は、入力信号Ｖinが高レベルＶｈに等しい場合における（１）式の関係を示している。Ｂ点の電圧Ｖgsは（３）式の左辺の値に等しく、Ｃ点の電圧Ｖgsは（４）式の左辺の値に等しい。入力信号Ｖinが低レベルＶｌに等しい場合のＮＭＯＳトランジスタＮ１の動作点は、曲線（１）と直線（２）の交点であるＢ点となる。Ｂ点のドレイン電流Ｉdnはゼロであり、ＮＭＯＳトランジスタＮ１は非導通状態となる。 The straight line (2) in the figure shows the relationship of the expression (1) when the input signal Vin is equal to the low level Vl. A straight line (3) shows the relationship of the expression (1) when the input signal Vin is equal to the high level Vh. The voltage Vgs at point B is equal to the value on the left side of equation (3), and the voltage Vgs at point C is equal to the value on the left side of equation (4). The operating point of the NMOS transistor N1 when the input signal Vin is equal to the low level Vl is a point B that is the intersection of the curve (1) and the line (2). The drain current Idn at point B is zero, and the NMOS transistor N1 becomes non-conductive.
一方、入力信号Ｖinが高レベルＶｈに等しい場合におけるＮＭＯＳトランジスタＮ１の動作点は、曲線（１）と直線（３）の交点であるＡ点となる。Ａ点のドレイン電流Ｉdnは図中に示すＩdmaxであり、ＮＭＯＳトランジスタＮ１は導通状態となる。 On the other hand, the operating point of the NMOS transistor N1 when the input signal Vin is equal to the high level Vh is the point A that is the intersection of the curve (1) and the straight line (3). The drain current Idn at point A is Idmax shown in the figure, and the NMOS transistor N1 becomes conductive.
ところで曲線（１）はドレイン−ソース間電圧Ｖdsがスレショールド電圧Ｖthより高い場合におけるＩｄ−Ｖgs曲線の例であると先に説明したが、このＩｄ−Ｖgs曲線はドレイン−ソース間電圧Ｖdsがスレショールド電圧Ｖthより高い範囲ではその値がかなり大きく変動しても曲線変化は僅かである。 The curve (1) has been described above as an example of the Id-Vgs curve when the drain-source voltage Vds is higher than the threshold voltage Vth. However, the Id-Vgs curve shows that the drain-source voltage Vds is In the range higher than the threshold voltage Vth, even if the value fluctuates considerably, the curve change is slight.
ここで、信号駆動回路１の負荷として図１に示すように電源電位Ｖｄと出力端子４との間に負荷抵抗ＲＬが接続されている場合を考える。そして、入力信号Ｖinとして高レベルＶｈが与えられてＮＭＯＳトランジスタＮ１が導通している状態を考える（この場合、ＰＭＯＳトランジスタＰ１は後述するように非導通となる。）。
Here, consider a case where a load resistor RL is connected between the power supply potential Vd and the
この状態で負荷抵抗ＲＬの値が短絡等の異常により低下したとすると、ＮＭＯＳトランジスタＮ１のドレインには電源電位Ｖｄに近い電圧が加わってドレイン−ソース間電圧Ｖdsはスレショールド電圧Ｖthより高くなる。その状態では上述したように動作点はＡ点となりドレイン電流ＩdnはＩdmaxに制限される。即ち、本実施形態の信号駆動回路１では、入力信号Ｖinとして高レベルＶｈが入力されている状態で負荷短絡が生じたとしても、ＮＭＯＳトランジスタＮ１のドレイン電流ＩdnはＩdmaxに制限される。 In this state, if the value of the load resistance RL decreases due to an abnormality such as a short circuit, a voltage close to the power supply potential Vd is applied to the drain of the NMOS transistor N1, and the drain-source voltage Vds becomes higher than the threshold voltage Vth. . In this state, the operating point is the point A as described above, and the drain current Idn is limited to Idmax. That is, in the signal driving circuit 1 of the present embodiment, even if a load short circuit occurs in a state where the high level Vh is input as the input signal Vin, the drain current Idn of the NMOS transistor N1 is limited to Idmax.
動作点Ａ点における消費電力がＮＭＯＳトランジスタＮ１の連続消費電力の定格内であれば、短絡が長時間継続したとしてもＮＭＯＳトランジスタＮ１は破壊を免れる。また、連続消費電力定格以上であったとしても、ドレイン電流ＩdnがＩdmaxに制限されるため破壊に至るまでに時間がかかる。従って、短時間の短絡事故であれば破壊を免れることができる効果を奏する。 If the power consumption at the operating point A is within the rating of the continuous power consumption of the NMOS transistor N1, the NMOS transistor N1 is not damaged even if the short circuit continues for a long time. Even if the power consumption is above the continuous power consumption rating, the drain current Idn is limited to Idmax, so it takes time to break down. Therefore, if it is a short-circuit accident for a short time, there exists an effect which can avoid destruction.
入力信号Ｖinが高レベルＶｈであり、且つ短絡等の異常が生じていない正常状態では、出力信号Ｖoutの電圧レベルは低くする必要がある。そのためＮＭＯＳトランジスタＮ１はドレイン−ソース間電圧Ｖdsが低い状態で動作させる。Ｉｄ−Ｖgs曲線はドレイン−ソース間電圧Ｖdsが（Ｖgs−Ｖth）以下に低下すると急に変化を始め、図２中の曲線（４）、（５）、（６）のようにドレイン電流Ｉdnが流れにくくなる曲線に変化する。 In a normal state where the input signal Vin is at the high level Vh and no abnormality such as a short circuit has occurred, the voltage level of the output signal Vout needs to be lowered. Therefore, the NMOS transistor N1 is operated in a state where the drain-source voltage Vds is low. The Id-Vgs curve starts to change suddenly when the drain-source voltage Vds drops below (Vgs-Vth), and the drain current Idn is changed as shown by the curves (4), (5), (6) in FIG. It changes to a curve that makes it difficult to flow.
動作点はドレイン−ソース間電圧Ｖdsが低下するにつれてＤ点、Ｅ点、Ｆ点とドレイン電流Ｉdnの少ない点に移動する。抵抗Ｒ４、Ｒ５、Ｒ６の値は、（３）、（４）式を満足しつつ、且つ正常状態での動作点がＦ点あるいはＥ点のようなドレイン電流Ｉdnの少ない点となるように決める。 As the drain-source voltage Vds decreases, the operating point moves to points D, E, F, and a point with a small drain current Idn. The values of the resistors R4, R5, and R6 are determined so that the expression (3) and (4) are satisfied and the operating point in the normal state is a point with a small drain current Idn such as the F point or the E point. .
以上は、ＮＭＯＳトランジスタＮ１に接続する抵抗Ｒ４〜Ｒ６の値の決め方であったが、ＰＭＯＳトランジスタＰ１に接続する抵抗Ｒ１〜Ｒ３の値も同様の考えで決める。その場合には、入力信号Ｖinが高レベルＶｈである時にはＰＭＯＳトランジスタＰ１が非導通状態となるように、反対に入力信号Ｖinが低レベルＶｌである時には導通状態となるように抵抗Ｒ１〜Ｒ３の値を決める。 The above is how to determine the values of the resistors R4 to R6 connected to the NMOS transistor N1, but the values of the resistors R1 to R3 connected to the PMOS transistor P1 are determined based on the same idea. In that case, the resistances of the resistors R1 to R3 are set so that the PMOS transistor P1 is turned off when the input signal Vin is at the high level Vh, and is turned on when the input signal Vin is at the low level Vl. Determine the value.
ＰＭＯＳトランジスタＰ１のゲート−ソース間電圧をＶgs、ドレイン電流をＩdpとするとゲート電位について次の式が成り立つ（前記（１）式に相当）。
Ｖｄ−（Ｖin・Ｒ２＋Ｖd・Ｒ３）／（Ｒ２＋Ｒ３）＝｜Ｖgs｜＋Ｒ１・Ｉdp
（５）式
Assuming that the gate-source voltage of the PMOS transistor P1 is Vgs and the drain current is Idp, the following equation holds for the gate potential (corresponding to the equation (1)).
Vd− (Vin · R2 + Vd · R3) / (R2 + R3) = | Vgs | + R1 · Idp
(5) Formula
また、入力信号Ｖinが高レベルＶｈの場合にＰＭＯＳトランジスタＰ１が非導通状態となるための条件式は次のようになる（前記（３）式に相当）。
Ｖｄ−（Ｖｈ・Ｒ２＋Ｖd・Ｒ３）／（Ｒ２＋Ｒ３）＜｜Ｖth｜ （６）式
また、入力信号Ｖinが低レベルＶｌの場合にＰＭＯＳトランジスタＰ１が導通状態となるための条件式は次のようになる（前記（４）式に相当）。
Ｖｄ−（Ｖｌ・Ｒ２＋Ｖd・Ｒ３）／（Ｒ２＋Ｒ３）＞｜Ｖth｜ （７）式
The conditional expression for turning off the PMOS transistor P1 when the input signal Vin is at the high level Vh is as follows (corresponding to the expression (3)).
Vd− (Vh · R2 + Vd · R3) / (R2 + R3) <| Vth | (6) Further, when the input signal Vin is at the low level Vl, the conditional expression for making the PMOS transistor P1 conductive is as follows. (Corresponding to the expression (4)).
Vd− (Vl · R2 + Vd · R3) / (R2 + R3)> | Vth | (7)
抵抗Ｒ１、Ｒ２、Ｒ３の値は、（６）、（７）式を満足しつつ、且つ正常状態でのドレイン電流Ｉdpの値が低い値となるように決める。そのように決めておけばＰＭＯＳトランジスタＰ１の導通時に出力端子４が接地電位ＧＮＤに短絡したとしても、ドレイン電流Ｉdpの値は前述の場合と同様にＩdmaxに制限される。
The values of the resistors R1, R2, and R3 are determined so that the values of the drain current Idp in a normal state are low while satisfying the expressions (6) and (7). If determined in this way, even if the
以上、説明したように本実施形態の信号駆動回路１によれば、出力端子４が接地電位ＧＮＤあるいは電源電位Ｖｄに短絡等したとしても、トーテンポール接続したＰＭＯＳトランジスタＰ１、ＮＭＯＳトランジスタＮ１に流れるドレイン電流は入力信号Ｖinのレベルに関係なく所定の値以下に制限される。従って、短時間の負荷短絡等の事故によってトランジスタが破壊されることを防止することができる。
As described above, according to the signal driving circuit 1 of the present embodiment, even if the
また、このドレイン電流の制限は、出力信号Ｖoutが反転する際にも働く。従って、貫通電流も所定の値以下に抑えられる。貫通電流が制限されることで電源電圧の変動、接地線電位の変動が抑えられる効果を奏する。
（第２の実施形態）
図３は、第２の実施形態に係る信号駆動回路の回路構成を示したものである。この信号駆動回路１ａは、第１の実施形態に係る図１の信号駆動回路１にインバータ回路Ｑ１、非反転バッファ回路Ｑ２、第７の抵抗Ｒ７、第８の抵抗Ｒ８を新たに追加した構成となっている。
This drain current limitation also works when the output signal Vout is inverted. Therefore, the through current is also suppressed to a predetermined value or less. By limiting the through current, there is an effect of suppressing fluctuations in the power supply voltage and ground line potential.
(Second Embodiment)
FIG. 3 shows a circuit configuration of the signal driving circuit according to the second embodiment. This signal drive circuit 1a has a configuration in which an inverter circuit Q1, a non-inverting buffer circuit Q2, a seventh resistor R7, and an eighth resistor R8 are newly added to the signal drive circuit 1 of FIG. 1 according to the first embodiment. It has become.
インバータ回路Ｑ１は、新たに追加した制御端子５に入力される制御信号Ｖconを反転して出力する。反転された信号は第７の抵抗Ｒ７を介してＰＭＯＳトランジスタＰ１のゲートに印加される。非反転バッファ回路Ｑ２は、制御信号Ｖconをバッファした信号を出力する。バッファされた信号は第８の抵抗Ｒ８を介してＮＭＯＳトランジスタＮ１のゲートに印加される。
The inverter circuit Q1 inverts and outputs the control signal Vcon input to the newly added
本実施形態の信号駆動回路１ａは、第１の実施形態で説明した負荷短絡時等の制限電流の値を２段階に切り換えられるようにしたものである。その切り換えは制御信号Ｖconで行なう。制御信号Ｖconが低レベルＶｌの場合にはその制限電流の値は小さい方の値となり、高レベルＶｈの場合には制限電流の値は大きい方の値となる。 The signal drive circuit 1a of the present embodiment is configured such that the value of the limiting current when the load is short-circuited as described in the first embodiment can be switched in two stages. The switching is performed by the control signal Vcon. When the control signal Vcon is at the low level Vl, the value of the limiting current is a smaller value, and when the control signal Vcon is at the high level Vh, the value of the limiting current is a larger value.
その切り換え動作について、最初にＮＭＯＳトランジスタＮ１側について説明する。制御信号Ｖconの如何に関わらず入力信号Ｖinが低レベルＶｌである時には、ＮＭＯＳトランジスタＮ１は非導通となるようにする。 The switching operation will be described first on the NMOS transistor N1 side. When the input signal Vin is at the low level Vl regardless of the control signal Vcon, the NMOS transistor N1 is made non-conductive.
ＮＭＯＳトランジスタＮ１のゲート電位について、前記（１）式に相当する次の式が成り立つ。
Ｖin・Ｒ５８／（Ｒ６＋Ｒ５８）＋Ｖ02・Ｒ５６／（Ｒ８＋Ｒ５６）
＝Ｖgs＋Ｒ４・Ｉdn （８）式
ここで、Ｖ02は非反転バッファ回路Ｑ２の出力電圧、Ｒ５８は抵抗Ｒ５とＲ８とを並列接続した抵抗値、Ｒ５６は抵抗Ｒ５とＲ６とを並列接続した抵抗値である。
Regarding the gate potential of the NMOS transistor N1, the following equation corresponding to the equation (1) is established.
Vin · R58 / (R6 + R58) + V02 · R56 / (R8 + R56)
= Vgs + R4 · Idn (8) where V02 is an output voltage of the non-inverting buffer circuit Q2, R58 is a resistance value obtained by connecting resistors R5 and R8 in parallel, and R56 is a resistance value obtained by connecting resistors R5 and R6 in parallel. is there.
Ｉdn＝０の時のゲート−ソース間電圧Ｖgs0は次のようになる（（２）式に相当）。
Ｖgs0＝Ｖin・Ｒ５８／（Ｒ６＋Ｒ５８）＋Ｖ02・Ｒ５６／（Ｒ８＋Ｒ５６） (9)式
入力信号Ｖinが低レベルＶｌである場合にはＮＭＯＳトランジスタＮ１を非導通状態とする必要があり、その条件は次のようになる（（３）式に相当）。
Ｖｌ・Ｒ５８／（Ｒ６＋Ｒ５８）＋Ｖ02・Ｒ５６／（Ｒ８＋Ｒ５６）＜Ｖth
(10)式
The gate-source voltage Vgs0 when Idn = 0 is as follows (corresponding to equation (2)).
Vgs0 = Vin · R58 / (R6 + R58) + V02 · R56 / (R8 + R56) (9) When the input signal Vin is at the low level V1, the NMOS transistor N1 needs to be in a non-conductive state. (Corresponding to equation (3)).
Vl · R58 / (R6 + R58) + V02 · R56 / (R8 + R56) <Vth
Equation (10)
Ｖ02の値は高レベルＶｈ、低レベルＶｌの双方の値をとるが、高レベルＶｈの時に（１０）が満足されれば低レベルＶｌの時も当然に満足される。従って、（１０）式の条件は次のように書ける。
Ｖｌ・Ｒ５８／（Ｒ６＋Ｒ５８）＋Ｖｈ・Ｒ５６／（Ｒ８＋Ｒ５６）＜Ｖth
（11）式
The value of V02 takes both values of the high level Vh and the low level Vl. If (10) is satisfied at the high level Vh, it is naturally also satisfied at the low level Vl. Therefore, the condition of equation (10) can be written as follows.
Vl · R58 / (R6 + R58) + Vh · R56 / (R8 + R56) <Vth
(11) Formula
一方、入力信号Ｖinが高レベルＶｈである場合にはＮＭＯＳトランジスタＮ１を導通状態とする必要があり、その条件は次のようになる（（４）式に相当）。
Ｖｈ・Ｒ５８／（Ｒ６＋Ｒ５８）＋Ｖ02・Ｒ５６／（Ｒ８＋Ｒ５６）＞Ｖth （12）式
この式は、Ｖ02を低レベルＶｌとした時に満足されればＶ02を高レベルＶｈとした時も当然に満足される。従って、（１２）式の条件は次のように書ける。
Ｖｈ・Ｒ５８／（Ｒ６＋Ｒ５８）＋Ｖｌ・Ｒ５６／（Ｒ８Ｒ５６）＞Ｖth （13）式
従って、抵抗Ｒ５、Ｒ６、Ｒ８の値は（１１）、（１３）式を満足するように決めればよいことになる。
On the other hand, when the input signal Vin is at the high level Vh, it is necessary to make the NMOS transistor N1 conductive, and the condition is as follows (corresponding to the equation (4)).
Vh · R58 / (R6 + R58) + V02 · R56 / (R8 + R56)> Vth (12) This equation is satisfied when V02 is set to the low level Vl, and naturally when V02 is set to the high level Vh. . Therefore, the condition of equation (12) can be written as follows.
Vh · R58 / (R6 + R58) + Vl · R56 / (R8R56)> Vth (13) Therefore, the values of the resistors R5, R6, and R8 may be determined so as to satisfy the equations (11) and (13). .
このように抵抗Ｒ５、Ｒ６、Ｒ８の値を決めた場合におけるＮＭＯＳトランジスタＮ１の動作点は、図４に示すようにＩd−Ｖgs曲線と（８）式を表わす直線の交点として求まる。図４中の曲線（１）はＩd−Ｖgs曲線（但し、ドレイン−ソース間電圧Ｖdsがスレショールド電圧Ｖthより高い場合）を表わし、直線（２）はＶin＝Ｖｌ、Ｖ02＝Ｖｌである場合の（８）式を表わし、直線（３）はＶin＝Ｖｌ、Ｖ02＝Ｖｈである場合の（８）式を表わし、直線（４）はＶin＝Ｖｈ、Ｖ02＝Ｖｌである場合の（８）式を表わし、直線（５）はＶin＝Ｖｈ、Ｖ02＝Ｖｈである場合の（８）式を表わしている。 Thus, the operating point of the NMOS transistor N1 when the values of the resistors R5, R6, and R8 are determined is obtained as the intersection of the Id-Vgs curve and the straight line representing the equation (8) as shown in FIG. A curve (1) in FIG. 4 represents an Id-Vgs curve (where the drain-source voltage Vds is higher than the threshold voltage Vth), and a straight line (2) represents a case where Vin = Vl and V02 = Vl. (8) in the case where Vin = Vl and V02 = Vh, and the straight line (4) is in the case where Vin = Vh and V02 = Vl (8). The straight line (5) represents the formula (8) when Vin = Vh and V02 = Vh.
また、点ＢｌはＶin＝Ｖｌ、Ｖ02＝Ｖｌである場合の動作点を、点ＢｈはＶin＝Ｖｌ、Ｖ02＝Ｖｈである場合の動作点を、点ＡｌはＶin＝Ｖｈ、Ｖ02＝Ｖｌである場合の動作点を、点ＡｈはＶin＝Ｖｈ、Ｖ02＝Ｖｈである場合の動作点を表わしている。 Point Bl is an operating point when Vin = Vl and V02 = Vl, point Bh is an operating point when Vin = Vl and V02 = Vh, and point Al is Vin = Vh and V02 = Vl. In this case, the point Ah represents the operating point when Vin = Vh and V02 = Vh.
このようにＮＭＯＳトランジスタＮ１が導通状態にある場合の動作点は、電圧Ｖ02が低レベルＶｌの場合にはＡｌ点、高レベルＶｈの場合にはＡｈ点となる。ドレイン電流Ｉdn（負荷電流でもある。）の制限電流値は制御信号Ｖconの信号レベルにより異なった値となる。図４中のＩd−Ｖgs曲線はドレイン−ソース間電圧Ｖdsがスレショールド電圧Ｖthより高い場合の曲線である。従って、動作点Ａｌ、Ａｈは負荷ＲＬが短絡事故を起こした場合の動作点でもある。即ち、制御信号Ｖconの信号レベルにより負荷短絡した場合の制限電流の値を切り換えることができる。 Thus, the operating point when the NMOS transistor N1 is in the conducting state is the Al point when the voltage V02 is the low level Vl and the Ah point when the voltage V02 is the high level Vh. The limiting current value of the drain current Idn (also a load current) varies depending on the signal level of the control signal Vcon. The Id-Vgs curve in FIG. 4 is a curve when the drain-source voltage Vds is higher than the threshold voltage Vth. Accordingly, the operating points Al and Ah are also operating points when the load RL causes a short circuit accident. That is, the value of the limiting current when the load is short-circuited can be switched according to the signal level of the control signal Vcon.
入力信号Ｖinが高レベルＶｈであり、且つ短絡等の異常が生じていない正常状態では、出力信号Ｖoutの電圧レベルは低くする必要がある。そのためＮＭＯＳトランジスタＮ１はドレイン−ソース間電圧Ｖdsが低い状態で動作させる。Ｉｄ−Ｖgs曲線は、ドレイン−ソース間電圧Ｖdsが（Ｖgs−Ｖth）以下に低下すると急に変化を始め、図４中の曲線（６）、（７）のようにドレイン電流Ｉdnが流れにくくなる曲線に変化する。 In a normal state where the input signal Vin is at the high level Vh and no abnormality such as a short circuit has occurred, the voltage level of the output signal Vout needs to be lowered. Therefore, the NMOS transistor N1 is operated in a state where the drain-source voltage Vds is low. The Id-Vgs curve starts to change suddenly when the drain-source voltage Vds drops below (Vgs-Vth), and the drain current Idn hardly flows as shown by the curves (6) and (7) in FIG. It changes to a curve.
動作点はドレイン−ソース間電圧Ｖdsが低下するにつれてＥｌ点、Ｅｈ点、Ｆｌ点、Ｆｈ点とドレイン電流Ｉdnの少ない点に移動する。抵抗Ｒ４〜Ｒ６、Ｒ８の値は、（１１）、（１３）式を満足しつつ、且つ正常状態での動作点がＦｌ点あるいはＦｈ点のようなドレイン電流Ｉdnの少ない点となるように決める。 As the drain-source voltage Vds decreases, the operating point moves to the points El, Eh, Fl, Fh, and the point where the drain current Idn is small. The values of the resistors R4 to R6 and R8 are determined so that the equations (11) and (13) are satisfied and the operating point in the normal state is a point with a small drain current Idn such as the Fl point or the Fh point. .
以上は、ＮＭＯＳトランジスタＮ１に接続する抵抗Ｒ４〜Ｒ６、Ｒ８の値の決め方であったが、ＰＭＯＳトランジスタＰ１に接続する抵抗Ｒ１〜Ｒ３、Ｒ７の値も同様の考えで決める。その場合には、入力信号Ｖinが高レベルＶｈである時にはＰＭＯＳトランジスタＰ１は非導通状態となるように、反対に入力信号Ｖinが低レベルＶｌである時には導通状態となるように抵抗Ｒ１〜Ｒ３、Ｒ７の値を決める。 The above is how to determine the values of the resistors R4 to R6 and R8 connected to the NMOS transistor N1, but the values of the resistors R1 to R3 and R7 connected to the PMOS transistor P1 are also determined based on the same idea. In that case, the resistors R1 to R3, so that the PMOS transistor P1 becomes non-conductive when the input signal Vin is at the high level Vh, and conversely when the input signal Vin is at the low level Vl. Determine the value of R7.
ＰＭＯＳトランジスタＰ１のゲート−ソース間電圧をＶgs、ドレイン電流をＩdpとするとゲート電位について次の式が成り立つ（前記（５）式に相当）。
Ｖd−（Ｖin・Ｒ２７／（Ｒ３＋Ｒ２７）＋Ｖ01・Ｒ２３／（Ｒ７＋Ｒ２３）
＋Ｖd・Ｒ３７／（Ｒ２＋Ｒ３７））＝｜Ｖgs｜＋Ｒ１・Ｉdp （14）式
ここで、Ｖ01はインバータ回路Ｑ１の出力電圧、Ｒ２７は抵抗Ｒ２とＲ７とを並列接続した抵抗値、Ｒ２３は抵抗Ｒ２とＲ３とを並列接続した抵抗値、Ｒ３７は抵抗Ｒ３とＲ７とを並列接続した抵抗値である。
Assuming that the gate-source voltage of the PMOS transistor P1 is Vgs and the drain current is Idp, the following equation holds for the gate potential (corresponding to the equation (5)).
Vd− (Vin · R27 / (R3 + R27) + V01 · R23 / (R7 + R23)
+ Vd · R37 / (R2 + R37)) = | Vgs | + R1 · Idp (14) where V01 is the output voltage of the inverter circuit Q1, R27 is a resistance value obtained by connecting the resistors R2 and R7 in parallel, and R23 is the resistance R2. R3 is a resistance value obtained by connecting R3 in parallel, and R37 is a resistance value obtained by connecting resistors R3 and R7 in parallel.
また、入力信号Ｖinが高レベルＶｈの場合にＰＭＯＳトランジスタＰ１が非導通状態となるための条件式は次のようになる（前記（６）式に対応）。
Ｖd−（Ｖｈ・Ｒ２７／（Ｒ３＋Ｒ２７）＋Ｖｌ・Ｒ２３／（Ｒ７＋Ｒ２３）
＋Ｖd・Ｒ３７／（Ｒ２＋Ｒ３７））＜｜Ｖth｜ （15）式
Further, the conditional expression for turning off the PMOS transistor P1 when the input signal Vin is at the high level Vh is as follows (corresponding to the expression (6)).
Vd- (Vh.R27 / (R3 + R27) + Vl.R23 / (R7 + R23)
+ Vd · R37 / (R2 + R37)) <| Vth | (15)
また、入力信号Ｖinが低レベルＶｌの場合にＰＭＯＳトランジスタＰ１が導通状態となるための条件式は次のようになる（前記（７）式に対応）。
Ｖd−（Ｖｌ・Ｒ２７／（Ｒ３＋Ｒ２７）＋Ｖｈ・Ｒ２３／（Ｒ７＋Ｒ２３）
＋Ｖd・Ｒ３７／（Ｒ２＋Ｒ３７））＞｜Ｖth｜ （16）式
Further, the conditional expression for turning on the PMOS transistor P1 when the input signal Vin is at the low level Vl is as follows (corresponding to the expression (7)).
Vd− (Vl · R27 / (R3 + R27) + Vh · R23 / (R7 + R23)
+ Vd · R37 / (R2 + R37))> | Vth | (16)
抵抗抵抗Ｒ１〜Ｒ３、Ｒ７の値は、（１５）、（１６）式を満足しつつ、且つ正常状態でのドレイン電流Ｉdpの値が低い値となるように決める。そのように決めておけばＰＭＯＳトランジスタＰ１の導通時に出力端子４が接地電位ＧＮＤに短絡したとしても、ＰＭＯＳトランジスタＰ１のドレイン電流Ｉdpの値は図４におけるＮＭＯＳトランジスタＮ１の動作点Ａｌ点、Ａｈ点に相当する動作点の電流に制限される。
The values of the resistance resistors R1 to R3 and R7 are determined so that the values of the drain current Idp in the normal state are low while satisfying the expressions (15) and (16). If determined in this way, even if the
以上、説明したように本実施形態の信号駆動回路１ａも第１の実施形態の信号駆動回路１と同様に、出力端子４が接地電位ＧＮＤあるいは電源電位Ｖｄに短絡等したとしても、トーテンポール接続したＰＭＯＳトランジスタＰ１、ＮＭＯＳトランジスタＮ１に流れるドレイン電流は入力信号Ｖinのレベルに関係なく所定の値以下に制限される。従って、短時間の負荷短絡等の事故によってトランジスタが破壊されることを防止することができる。
Above, similarly to the signal driving circuit 1 also signal drive circuit 1a of the present embodiment as explains the first embodiment, as an
また、このドレイン電流の制限は、出力信号Ｖoutが反転する際にも働く。従って、貫通電流も所定の値以下に抑えられる。貫通電流が制限されることで電源電圧の変動、接地線電位の変動も抑えられる効果を奏する。 This drain current limitation also works when the output signal Vout is inverted. Therefore, the through current is also suppressed to a predetermined value or less. By limiting the through current, there is an effect of suppressing fluctuations in the power supply voltage and ground line potential.
図面中、１、１ａは信号駆動回路、３は入力端子、４は出力端子、５は制御端子、ＧＮＤは接地電位、Ｎ１はＮＭＯＳトランジスタ、Ｐ１はＰＭＯＳトランジスタ、Ｑ１はインバータ回路、Ｑ２は非反転バッファ回路、Ｒ１は第１の抵抗、Ｒ２は第２の抵抗、Ｒ３は第３の抵抗、Ｒ４は第４の抵抗、Ｒ５は第５の抵抗、Ｒ６は第６の抵抗、Ｒ７は第７の抵抗、Ｒ８は第８の抵抗、Ｖconは制御信号、Ｖdは電源電位、Ｖinは入力信号を示す。 In the drawings, 1, 1a is a signal drive circuit, 3 is an input terminal, 4 is an output terminal, 5 is a control terminal, GND is a ground potential, N1 is an NMOS transistor, P1 is a PMOS transistor, Q1 is an inverter circuit, and Q2 is non-inverted. R1 is a first resistor, R2 is a second resistor, R3 is a third resistor, R4 is a fourth resistor, R5 is a fifth resistor, R6 is a sixth resistor, and R7 is a seventh resistor. A resistor, R8 is an eighth resistor, Vcon is a control signal, Vd is a power supply potential, and Vin is an input signal.
Claims (2)
前記ＰＭＯＳトランジスタのソースと電源電位との間には第１の抵抗（Ｒ１）、ゲートと電源電位との間には第２の抵抗（Ｒ２）、ゲートと前記入力端子との間には第３の抵抗（Ｒ３）を接続し、
前記ＮＭＯＳトランジスタのソースと接地電位との間には第４の抵抗（Ｒ４）、ゲートと接地電位との間には第５の抵抗（Ｒ５）、ゲートと前記入力端子との間には第６の抵抗（Ｒ６）を接続し、
前記入力信号が高レベルの場合には前記ＰＭＯＳトランジスタは非導通、前記ＮＭＯＳトランジスタは導通状態となり、その状態においてＮＭＯＳトランジスタに所定値以上のドレイン電流が流れようとした場合にはドレイン電流が所定の制限電流値に制限され、反対に前記入力信号が低レベルの場合には前記ＮＭＯＳトランジスタは非導通、前記ＰＭＯＳトランジスタは導通状態となり、その状態においてＰＭＯＳトランジスタに所定値以上のドレイン電流が流れようとした場合にはドレイン電流が所定の制限電流値に制限されるように、前記各抵抗の抵抗値を定めたことを特徴とする信号駆動回路。 A PMOS transistor (P1) and an NMOS transistor (N1) are connected to each other between a power supply potential (Vd) and a ground potential (GND), and an input signal (Vin) is applied to their gates via an input terminal (3). In the input / output inversion signal driving circuit,
A first resistor (R1) is provided between the source of the PMOS transistor and the power supply potential, a second resistor (R2) is provided between the gate and the power supply potential, and a third resistor is provided between the gate and the input terminal. The resistor (R3)
A fourth resistor (R4) is provided between the source of the NMOS transistor and the ground potential, a fifth resistor (R5) is provided between the gate and the ground potential, and a sixth resistor (R5) is provided between the gate and the input terminal. The resistor (R6)
When the input signal is at a high level, the PMOS transistor is non-conductive and the NMOS transistor is conductive. In this state, when a drain current exceeding a predetermined value flows through the NMOS transistor, the drain current is predetermined. In contrast, when the input signal is low level, the NMOS transistor is non-conductive and the PMOS transistor is conductive when the input signal is at a low level. In this state, a drain current exceeding a predetermined value may flow through the PMOS transistor. In this case, the resistance value of each of the resistors is determined so that the drain current is limited to a predetermined limit current value.
該制御端子と前記ＰＭＯＳトランジスタのゲートとの間には、前記制御信号を反転させるインバータ回路（Ｑ１）と第７の抵抗（Ｒ７）との直列回路を、前記制御端子と前記ＮＭＯＳトランジスタのゲートとの間には、前記制御信号をバッファする非反転バッファ回路（Ｑ２）と第８の抵抗（Ｒ８）との直列回路を、それぞれ追加接続し、
前記制御信号が高レベル又は低レベルの何れの状態であっても、前記入力信号が高レベルの場合には前記ＰＭＯＳトランジスタは非導通、前記ＮＭＯＳトランジスタは導通状態となり、その状態においてＮＭＯＳトランジスタに所定値以上のドレイン電流が流れようとした場合にはドレイン電流が所定の制限電流値に制限され、反対に前記入力信号が低レベルの場合には前記ＮＭＯＳトランジスタは非導通、前記ＰＭＯＳトランジスタは導通状態となり、その状態においてＰＭＯＳトランジスタに所定値以上のドレイン電流が流れようとした場合にはドレイン電流が所定の制限電流値に制限されるように、前記各抵抗の抵抗値を定めたことを特徴とする信号駆動回路。
The signal drive circuit according to claim 1, further comprising a control terminal (6) for receiving an input of a control signal (Vcon) for changing the value of the limit current value,
Between the control terminal and the gate of the PMOS transistor, a series circuit of an inverter circuit (Q1) for inverting the control signal and a seventh resistor (R7) is connected to the control terminal and the gate of the NMOS transistor. In between, a series circuit of a non-inverting buffer circuit (Q2) for buffering the control signal and an eighth resistor (R8) is additionally connected,
Regardless of whether the control signal is at a high level or low level, if the input signal is at a high level, the PMOS transistor is non-conductive and the NMOS transistor is in a conductive state. When a drain current exceeding the value is about to flow, the drain current is limited to a predetermined limit current value. Conversely, when the input signal is at a low level, the NMOS transistor is non-conductive and the PMOS transistor is conductive. In this state, the resistance value of each resistor is determined so that the drain current is limited to a predetermined limit current value when a drain current exceeding a predetermined value flows through the PMOS transistor. A signal driving circuit.
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