JP4448048B2 - 構造解析プログラム - Google Patents
構造解析プログラム Download PDFInfo
- Publication number
- JP4448048B2 JP4448048B2 JP2005093281A JP2005093281A JP4448048B2 JP 4448048 B2 JP4448048 B2 JP 4448048B2 JP 2005093281 A JP2005093281 A JP 2005093281A JP 2005093281 A JP2005093281 A JP 2005093281A JP 4448048 B2 JP4448048 B2 JP 4448048B2
- Authority
- JP
- Japan
- Prior art keywords
- analysis
- circuit
- database
- block
- logic synthesis
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Evolutionary Computation (AREA)
- Geometry (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Description
1.HDL設計文書1から、マスターとなるDB2を作成する。
2.マスターDB2を複製する。
4.解析用DB4に対して解析処理5を実施し、結果データ6を取得する。この解析処理4では、以下を行っている。
4−1.解析用DB4からルートとなる要素を取得する。
4−2.解析処理(例えば、回路を構成する要素間の接続の状態のチェック、ポート間のルーティングチェック、結線状態のチェック 等)を実施し、その結果を保持する。
4−4.上記4−2〜4−3を繰り返す。
このように、最適化された解析用DBを解析処置ごとに作成することにより、メモリ消費量の抑止と解析処理の向上を図ることができる。
<第1の実施形態>
本実施形態では、HDLで記述された設計データを入力して、論理合成の前段でマスターデータから各種解析向けに特化したDBを動的に生成し、これを用いて情報抽出・不具合検出を高速に行うものである。
なお、非同期パス検索とは、異なるクロック信号源と接続されているレジスタを検索することをいう。
そうすると、Sub1についてS3の処理が終わり、ブロック一覧内の次のブロックSub2についてS3の処理を行う(S2)。では、Sub2について説明する。現ブロック配下にブロックがあるか否かについて判断する(S3−1)。
そうすると、Sub3についてS3の処理が終わり(S3−2)、ブロックSub2についてS3−3の処理を行う。すなわち、Sub2が管理している情報である、レジスタ1(12e)と、Not回路(12f)と、AND回路(12i)と、In1(12a),In2(12b),In3(12c),In4(12d)の入力ポートと、Out1(12g),Out2(12h)の出力ポートと、レジスタ1(13c)に関する情報を、Top管理下の情報とし、Sub2(12)を削除する。
(実施例2)ブロック間信号情報抽出を実行する場合
本実施例、ブロック間信号情報抽出について説明する。上述の通り、解析の種類によってDBを構築するので、本実施例、ブロック間信号情報抽出用のDBを構築する。
図11は、本実施形態の実施例2における複製されたマスターDB上において、全ての情報を含む回路構成を示す。図12は、図11の回路構成の概念図を示す。本実施形態において、回路構成の最上位の概念をTop(20)で表し、その配下にはSub1(21)で表されるブロックと,Sub2(22)で表されるブロックが存在する。またSub2(12)の配下には,Sub3(13)のブロックが存在する。各ブロック情報は、上述の実施例1と同様に、自身の配下のブロック及びノード群の情報を管理している。また、ブロックが管理する入出力ポート、レジスタ等のノード情報を示している。ノード間の接続情報は、ノード自身が保持している。
次に、当該ブロック配下にさらにブロックが存在するか否かを判断する(S13−2)。この場合、Sub2(22)の配下には、ブロックSub3(23)が存在するので(S13−2で「Yes」へ進む)ので、ブロック展開及び不要要素の削除の処理を行う(S13−3)。すなわち、ブロックSub3について、S13の処理を実行する。
このようにすることで、ブロックとブロック間相互のインターフェースである入出力ポートのみが残り、ブロック間の接続情報のみになるので、あるブロックから1つ進めば必ず次のブロックが存在し、回路構成を簡略化することができる。これにより、ブロック以外の要素が削除され、ブロック内要素の検索処理速度が向上する。
本実施形態では、解析処理において、試験的に要素を変更し、継続して解析を実施することについて説明する。
図17は、本実施形態におけるダミーモジュールを組み込んだ回路構成の一例を示す。図18は、図17の回路構成の概念図を示す。
図20は、本実施形態における正規モジュールを組み込んだ回路構成の一例を示す。図21は、図20の回路構成の概念図を示す。図20及び図21において、ダミーモジュールSub1(31D)が正規モジュールSub1(31)に置き換わっている。
解析処理を実行後に、未設計のブロック(正規モジュール)の設計が完了したら、HDLデータ構造解析システム100にその追加分のHDL設計データを入力する。制御装置により入力されたその追加分のHDL設計データが読み込まれ、モジュール(正規モジュール)に変換される。そして、制御装置はダミーモジュールを正規モジュールに置き換える(S27)(図19参照)。
本実施形態では、論理合成ルールを追加し、それをユーザ定義のモジュールに変換する場合について説明する。論理合成とは、HDLなどのハードウェア記述言語で記述した設計データからゲート・レベルの論理回路を自動生成することをいう。論理合成ルールとは、そのような論理合成のためのルールを定めたものである。
ハードウェア記述言語で記述された回路であって複数の要素から構成される該回路に関するデータである回路設計データの回路構造の構造解析を行う処理を、コンピュータに実行させる構造解析プログラムであって、
前記回路設計データを取得する取得処理と、
前記回路設計データに基づいて、構造解析用データベースを構築するデータベース構築処理と、
前記構造解析用データベースを複製するデータベース複製処理と、
前記複製された前記構造解析用データベースである複製データベースから、該複製データベースが表している前記回路を構成する前記要素のうち所定の要素を削除する要素削除処理と、
前記要素削除処理により前記要素が削除された前記複製データベースについて前記構造解析を行う構造解析処理と、
をコンピュータに実行させる構造解析プログラム。
前記要素削除処理は、前記構造解析処理により実行される構造解析処理の種別に応じて、前記要素を削除する処理
を行うことを特徴とする付記1に記載の構造解析プログラム。
前記構造解析処理により非同期パス検索が実行される場合、前記要素削除処理は、クロック信号線またはデータ信号線が接続されているレジスタ以外の前記要素を削除する処理
を行うことを特徴とする付記1に記載の構造解析プログラム。
前記構造解析処理によりブロック間信号情報抽出が実行される場合、前記要素削除処理は、前記要素の1種であるブロック間の接続に関する前記要素以外を削除する処理
を行うことを特徴とする付記1に記載の構造解析プログラム。
前記構造解析プログラムは、さらに、
前記回路設計データのうち未設計部分をダミーモジュールとして構築された前記構造解析用データベースにおいて、前記ダミーモジュールを正規のモジュールに置換する要素置換処理
をコンピュータに実行させる請求項1に記載の構造解析プログラム。
前記取得処理は、さらに論理合成のためのルールが記述された論理合成ルールを取得し、
前記構造解析プログラムは、さらに、
前記論理合成ルールに基づいて前記要素を生成し、前記回路設計データ又は前記解析用データベースに該要素を反映させる論理合成ルール要素生成処理と、
をコンピュータに実行させる付記1に記載の構造解析プログラム。
前記論理合成ルール要素生成処理は、
前記回路設計データ内または前記複製データベースに、前記論理合成ルールに記された条件に合致する前記要素が存在するか否かを判定する判定処理と、
前記論理合成ルールに基づく要素である論理合成ルール要素を生成し、前記判定処理による判定により取得された要素を前記論理合成ルール要素に変換する生成処理と、
を行うことを特徴とする付記6に記載の構造解析プログラム。
前記論理合成ルールは、スクリプト言語で作成されている
ことを特徴とする付記6に記載の構造解析プログラム。
ハードウェア記述言語で記述された回路であって複数の要素から構成される該回路に関するデータである回路設計データの回路構造の構造解析を行う処理を、コンピュータに実行させる構造解析プログラムであって、
未設計部分を含む前記回路設計データを取得する取得処理と、
前記未設計部分をダミーモジュールとするダミーモジュール作成処理と、
前記ダミーモジュール作成処理による前記回路設計データに基づいて、構造解析用データベースを構築する第1のデータベース構築処理と、
前記ダミーモジュールを、設計が完了した正規のモジュールと置換する要素置換処理と、
前記置換された正規のモジュールに基づいて構造解析用データベースを構築する第2のデータベース構築処理と、
前記解析用データベースについて前記構造解析を行う構造解析処理と、
をコンピュータに実行させる構造解析プログラム。
ハードウェア記述言語で記述された回路であって、複数の要素から構成される該回路に関するデータである回路設計データの回路構造の構造解析を行う処理を、コンピュータに実行させる構造解析プログラムであって、
前記回路設計データと論理合成のためのルールが記述された論理合成ルールとを取得する論理合成ルール取得処理と、
前記回路設計データに基づいて、構造解析用データベースを構築するデータベース構築処理と、
前記論理合成ルールに基づいて前記要素を生成し、前記回路設計データ又は前記解析用データベースに該要素を反映させる論理合成ルール要素生成処理と、
をコンピュータに実行させる構造解析プログラム。
前記論理合成ルール要素生成処理は、
前記回路設計データ内または前記複製データベースに、前記論理合成ルールに記された条件に合致する前記要素が存在するか否かを判定する判定処理と、
前記論理合成ルールに基づく要素である論理合成ルール要素を生成し、前記判定処理による判定により取得された要素を前記論理合成ルール要素に変換する生成処理と、
を行うことを特徴とする付記10に記載の構造解析プログラム。
前記論理合成ルールは、スクリプト言語で作成されている
ことを特徴とする付記10に記載の構造解析プログラム。
ハードウェア記述言語で記述された回路であって複数の要素から構成される該回路に関するデータである回路設計データの回路構造の構造解析を行う構造解析装置であって、
前記回路設計データを取得する取得手段と、
前記回路設計データに基づいて、構造解析用データベースを構築するデータベース構築手段と、
前記構造解析用データベースを複製するデータベース複製手段と、
前記複製された前記構造解析用データベースである複製データベースから、該複製データベースが表している前記回路を構成する前記要素のうち所定の要素を削除する要素削除手段と、
前記要素削除手段により前記要素が削除された前記複製データベースについて前記構造解析を行う構造解析手段と、
を備えることを特徴とする構造解析装置。
前記要素削除手段は、前記構造解析手段により実行される構造解析手段の種別に応じて、前記要素を削除する
ことを特徴とする付記13に記載の構造解析装置。
前記構造解析手段により非同期パス検索が実行される場合、前記要素削除手段は、クロック信号線またはデータ信号線が接続されているレジスタ以外の前記要素を削除する
ことを特徴とする付記13に記載の構造解析装置。
前記構造解析手段によりブロック間信号情報抽出が実行される場合、前記要素削除手段は、前記要素の1種であるブロック間の接続に関する前記要素以外を削除する
ことを特徴とする付記13に記載の構造解析装置。
前記構造解析装置は、さらに、
前記回路設計データのうち未設計部分をダミーモジュールとして構築された前記構造解析用データベースにおいて、前記ダミーモジュールを正規のモジュールに置換する要素置換手段
を備えることを特徴とする請求項13に記載の構造解析装置。
前記取得手段は、さらに論理合成のためのルールが記述された論理合成ルールを取得し、
前記構造解析装置は、さらに、
前記論理合成ルールに基づいて前記要素を生成し、前記回路設計データ又は前記解析用データベースに該要素を反映させる論理合成ルール要素生成手段と、
を備えることを付記13に記載の構造解析装置。
前記論理合成ルール要素生成手段は、
前記回路設計データ内または前記複製データベースに、前記論理合成ルールに記された条件に合致する前記要素が存在するか否かを判定する判定手段と、
前記論理合成ルールに基づく要素である論理合成ルール要素を生成し、前記判定手段による判定により取得された要素を前記論理合成ルール要素に変換する生成手段と、
を備えることを特徴とする付記18に記載の構造解析装置。
前記論理合成ルールは、スクリプト言語で作成されている
ことを特徴とする付記18に記載の構造解析装置。
ハードウェア記述言語で記述された回路であって複数の要素から構成される該回路に関するデータである回路設計データの回路構造の構造解析を行う構造解析装置であって、
未設計部分を含む前記回路設計データを取得する取得手段と、
前記未設計部分をダミーモジュールとするダミーモジュール作成手段と、
前記ダミーモジュール作成手段による前記回路設計データに基づいて、構造解析用データベースを構築する第1のデータベース構築手段と、
前記ダミーモジュールを、設計が完了した正規のモジュールと置換する要素置換手段と、
前記置換された正規のモジュールに基づいて構造解析用データベースを構築する第2のデータベース構築手段と、
前記解析用データベースについて前記構造解析を行う構造解析手段と、
を備えることを特徴とする構造解析装置。
ハードウェア記述言語で記述された回路であって、複数の要素から構成される該回路に関するデータである回路設計データの回路構造の構造解析を行う構造解析装置であって、
前記回路設計データと論理合成のためのルールが記述された論理合成ルールとを取得する論理合成ルール取得手段と、
前記回路設計データに基づいて、構造解析用データベースを構築するデータベース構築手段と、
前記論理合成ルールに基づいて前記要素を生成し、前記回路設計データ又は前記解析用データベースに該要素を反映させる論理合成ルール要素生成手段と、
を備えることを特徴とする構造解析装置。
前記論理合成ルール要素生成手段は、
前記回路設計データ内または前記複製データベースに、前記論理合成ルールに記された条件に合致する前記要素が存在するか否かを判定する判定手段と、
前記論理合成ルールに基づく要素である論理合成ルール要素を生成し、前記判定手段による判定により取得された要素を前記論理合成ルール要素に変換する生成手段と、
を備えることを特徴とする付記22に記載の構造解析装置。
前記論理合成ルールは、スクリプト言語で作成されている
ことを特徴とする付記22に記載の構造解析装置。
101 取得手段
102 DB構築手段
103 DB複製手段
104 要素削除手段
105 要素置換手段
106 論理合成ルール要素生成手段
106a 判定手段
106b 生成手段
107 構造解析手段
Claims (2)
- ハードウェア記述言語で記述された回路であって複数の要素から構成される該回路に関するデータである回路設計データの回路構造の構造解析を行う処理を、コンピュータに実行させる構造解析プログラムであって、
前記回路設計データを取得する取得処理と、
前記回路設計データに基づいて、構造解析用データベースを構築するデータベース構築処理と、
前記構造解析用データベースを複製するデータベース複製処理と、
前記複製された前記構造解析用データベースである複製データベースから、該複製データベースが表している前記回路を構成する前記要素のうち不要な要素を削除する要素削除処理と、
前記要素削除処理により前記要素が削除された前記複製データベースについて前記構造解析を行う構造解析処理と、
をコンピュータに実行させ、
前記要素削除処理は、前記構造解析処理により実行される構造解析処理の種別に応じて、前記要素を削除する処理を行うものであって、該構造解析処理で使用される要素以外の要素を前記不要な要素として削除する
ことを特徴とする構造解析プログラム。 - 前記構造解析プログラムは、さらに、
前記回路設計データのうち未設計部分をダミーモジュールとして構築された前記構造解析用データベースにおいて、前記ダミーモジュールを正規のモジュールに置換する要素置換処理
をコンピュータに実行させる請求項1に記載の構造解析プログラム。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005093281A JP4448048B2 (ja) | 2005-03-28 | 2005-03-28 | 構造解析プログラム |
US11/237,698 US7350162B2 (en) | 2005-03-28 | 2005-09-29 | Structure analytic program |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005093281A JP4448048B2 (ja) | 2005-03-28 | 2005-03-28 | 構造解析プログラム |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2006277154A JP2006277154A (ja) | 2006-10-12 |
JP4448048B2 true JP4448048B2 (ja) | 2010-04-07 |
Family
ID=37036445
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005093281A Expired - Fee Related JP4448048B2 (ja) | 2005-03-28 | 2005-03-28 | 構造解析プログラム |
Country Status (2)
Country | Link |
---|---|
US (1) | US7350162B2 (ja) |
JP (1) | JP4448048B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP6008695B2 (ja) * | 2012-11-01 | 2016-10-19 | 株式会社日立製作所 | 電力系統設備データモデル変換方法、電力系統設備データモデル変換装置及び電力系統設備データモデル変換プログラム |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6345378B1 (en) * | 1995-03-23 | 2002-02-05 | Lsi Logic Corporation | Synthesis shell generation and use in ASIC design |
SE518408C2 (sv) * | 1996-04-19 | 2002-10-08 | Kvaser Consultant Ab | Metod och anordning för framtagning av systemprotokoll för styr- och/eller kontrollutrustning |
JPH09311882A (ja) | 1996-05-23 | 1997-12-02 | Mitsubishi Electric Corp | 論理回路検証支援装置 |
JP2003216672A (ja) | 2002-01-21 | 2003-07-31 | Ricoh Co Ltd | 半導体回路設計支援装置及び方法、並びに半導体回路設計支援プログラム |
US6898770B2 (en) * | 2003-01-09 | 2005-05-24 | Lsi Logic Corporation | Split and merge design flow concept for fast turnaround time of circuit layout design |
US7155687B2 (en) * | 2004-05-04 | 2006-12-26 | Texas Instruments Incorporated | Methods and apparatus for scan insertion |
-
2005
- 2005-03-28 JP JP2005093281A patent/JP4448048B2/ja not_active Expired - Fee Related
- 2005-09-29 US US11/237,698 patent/US7350162B2/en active Active
Also Published As
Publication number | Publication date |
---|---|
JP2006277154A (ja) | 2006-10-12 |
US20060218202A1 (en) | 2006-09-28 |
US7350162B2 (en) | 2008-03-25 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7162706B2 (en) | Method for analyzing and validating clock integration properties in circuit systems | |
US8196076B2 (en) | Optimal flow in designing a circuit operable in multiple timing modes | |
US8239795B2 (en) | Timing analyzing system for clock delay | |
JP5852361B2 (ja) | 部品表を展開する装置及び方法 | |
JP2004013720A (ja) | 論理回路のタイミング制約モデル生成方法、論理回路のタイミング制約モデル生成プログラム、およびタイミング制約モデルを用いるタイミングドリブンレイアウト方法 | |
US7472371B2 (en) | Description style conversion method, program, and system of logic circuit | |
US20040088662A1 (en) | Timing path detailer | |
US7657851B2 (en) | Device, system, and method for correction of integrated circuit design | |
JP4448048B2 (ja) | 構造解析プログラム | |
JP2009223661A (ja) | 検証支援プログラム、該プログラムを記録した記録媒体、検証支援装置、および検証支援方法 | |
JP4370335B2 (ja) | Lsi解析プログラム、該プログラムを記録した記録媒体、lsi解析装置、およびlsi解析方法 | |
JP2006268165A (ja) | 集積回路のタイミング解析装置、集積回路のタイミング最適化装置、集積回路のタイミング解析方法、集積回路のタイミング最適化方法、集積回路基板の製造方法、制御プログラムおよび可読記録媒体 | |
JP5115003B2 (ja) | 論理設計支援システム及びプログラム | |
JP2008090695A (ja) | 集積回路設計方法、集積回路設計装置及び集積回路設計プログラム | |
JP5262678B2 (ja) | 動作合成システム、動作合成方法、及び動作合成用プログラム | |
JP2005293349A (ja) | 回路設計支援システム、設計方法及びプログラム | |
US6877140B1 (en) | Method and system for generating a schematic representing bus structures | |
JP4587754B2 (ja) | クロック合成方法、半導体装置及びプログラム | |
JP7351189B2 (ja) | タイミング制約抽出装置、タイミング制約抽出方法およびタイミング制約抽出プログラム | |
JP2009140028A (ja) | ハードウェア検証用プログラミング記述生成装置、ハードウェア検証用プログラミング記述生成方法、制御プログラムおよび可読記録媒体 | |
JP2008117136A (ja) | 検証支援プログラム、記録媒体、検証支援装置および検証支援方法 | |
JP5115056B2 (ja) | 論理回路の記述形式変換方法、プログラム及び装置 | |
JP3751410B2 (ja) | 論理回路変換装置 | |
JP2002163312A (ja) | ハードウェア設計情報変換装置及びその変換方法 | |
JPH06251102A (ja) | 回路設計方法と回路検索方法と回路修正方法および回路設計装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20071126 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20091020 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20091218 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20100119 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20100121 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130129 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 4448048 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130129 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140129 Year of fee payment: 4 |
|
LAPS | Cancellation because of no payment of annual fees |