JP4447227B2

JP4447227B2 - Semiconductor device and control method thereof

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Publication number: JP4447227B2
Application number: JP2003043196A
Authority: JP
Inventors: 紳一郎池田
Original assignee: Fujitsu Semiconductor Ltd
Current assignee: Fujitsu Semiconductor Ltd
Priority date: 2003-02-20
Filing date: 2003-02-20
Publication date: 2010-04-07
Anticipated expiration: 2023-02-20
Also published as: JP2004253072A

Description

【０００１】
【発明の属する技術分野】
本発明は、内部電源発生回路を備え、パワーダウンモード時に内部電源発生回路における内部電源電圧の発生を停止する半導体装置に関するものである。
【０００２】
半導体装置（ＬＳＩ）に搭載される内部電源発生回路は、外部電源の供給に基づいて、その外部電源の電圧とは異なる内部電源電圧を生成して内部回路に供給する。バッテリで動作する携帯型機器等に使用される半導体装置では、待機時における電流消費の削減が求められるため、内部電源発生回路を非活性化させるパワーダウン機能を有するものが実用化されている。その内部電源発生回路の非活性化時（パワーダウンモード時）における消費電流をより低減する技術が必要となっている。
【０００３】
【従来の技術】
従来、半導体装置における電流削減の具体的な手法として、待機時に内部電源発生回路を非活性化させ、該内部電源発生回路の出力電圧である内部電源電圧を外部電源電圧よりも低い電圧にする方法や、外部電源電圧が供給される電源経路を遮断する方法等が知られている（例えば、特許文献１、特許文献２参照）。
【０００４】
内部電源発生回路や内部回路を構成する半導体トランジスタには、サブシュレッショルド特性によりテーリング電流が流れるが、上記の方法により、テーリング電流が削減され、半導体装置の待機時における消費電流が極小の状態とされる。なおこのとき、内部電源電圧が供給される内部回路は、動作停止状態となるか、動作保証ができない状態となる。本明細書では、半導体装置における消費電流を極小とする動作モードをディープパワーダウンモード（ＤＰＤモード）と呼ぶことにする。
【０００５】
以下、従来の半導体装置において、通常モードからＤＰＤモードに移行させるための回路構成について説明する。
図１２には、第１従来例の半導体装置１のブロック回路図を示し、図１３には、その動作波形図を示す。
【０００６】
すなわち、半導体装置１において、入力回路２にはモード制御信号（チップイネーブル信号）ＣＥが入力され、入力回路２の出力信号はＤＰＤモード制御回路３に入力される。ＤＰＤモード制御回路３は、モード制御信号ＣＥに基づいてパワーダウンモード信号ＩＮＴＤＰＤを生成し、そのパワーダウンモード信号ＩＮＴＤＰＤを内部電源発生回路４に入力する。
【０００７】
具体的には、図１３に示すように、時刻ｔ１において、モード制御信号ＣＥがＨレベルからＬレベルになると、パワーダウンモード信号ＩＮＴＤＰＤがＬレベルからＨレベルに反転される。その後、時刻ｔ２において、モード制御信号ＣＥがＬレベルからＨレベルになると、パワーダウンモード信号ＩＮＴＤＰＤがＨレベルからＬレベルに反転される。
【０００８】
このように、パワーダウンモード信号ＩＮＴＤＰＤがＨレベルとなることで、半導体装置１の動作モードがＤＰＤモードとなり、内部電源発生回路４における電圧生成動作が停止される。これにより、内部電源発生回路４から内部回路５に供給される内部電源電圧ＶＩＮＴが低電位レベル（例えば、接地電位レベル）に低下する。
【０００９】
また、時刻ｔ２以降では、パワーダウンモード信号ＩＮＴＤＰＤがＬレベルとなり内部電源発生回路４が活性化されて電圧生成動作が再開されるため、内部電源電圧ＶＩＮＴが上昇する。そして、内部電源電圧ＶＩＮＴが所定の電圧値に達した時刻ｔ３にて半導体装置１の動作モードが通常モードに復帰する。
【００１０】
この半導体装置１では、ＤＰＤモードへのエントリと解除とがモード制御信号ＣＥに基づいて実施されるため入力回路２及びＤＰＤモード制御回路３を簡単に構成することができる。
【００１１】
図１４は、第２従来例の半導体装置（具体的には、シンクロナスＤＲＡＭ：ＳＤＲＡＭ）１１のブロック回路図を示す。この半導体装置１１は、ＤＰＤモードにエントリするために使用されるモード制御端子１１ａとＤＰＤモードを解除するために使用されるモード制御端子１１ａとの端子数が異なる。
【００１２】
詳述すると、半導体装置１１には、複数のモード制御端子１１ａからクロック信号ＣＬＫや各種制御信号（クロックイネーブル信号ＣＫＥ，チップセレクト信号／ＣＳ，ロウアドレスストローブ信号／ＲＡＳ，コラムアドレスストローブ信号／ＣＡＳ，ライトイネーブル信号／ＷＥ）が入力される。それら信号は入力回路１２を介してモード制御回路１３に入力される。モード制御回路１３は、制御信号ＣＫＥ，／ＣＳ，／ＲＡＳ，／ＣＡＳ，／ＷＥの論理レベルの組み合わせにより、装置外部から要求される各種のコマンドを認識し、そのコマンドに対応するモード信号を内部電源発生回路４及び内部回路５に出力する。モード信号としては、パワーダウンモード信号ＩＮＴＤＰＤを含み、そのパワーダウンモード信号ＩＮＴＤＰＤは内部電源発生回路４及び入力回路１２に入力される。
【００１３】
図１５には、ＤＰＤモードにエントリさせるためのエントリコマンドＤＰＤＥＮと、ＤＰＤモードを解除するための解除コマンドＤＰＤＥＸの真理値表を示している。
【００１４】
すなわち、クロックイネーブル信号ＣＫＥがＨレベルからＬレベルに反転し、かつ、クロック信号ＣＬＫの立ち上がりエッジのタイミングにおいて、各制御信号の論理レベルが、／ＣＳバ＝Ｌ，／ＲＡＳ＝Ｈ，／ＣＡＳ＝Ｈ，／ＷＥ＝Ｌであるときに、エントリコマンドＤＰＤＥＮが認識される。このエントリコマンドＤＰＤＥＮにより、パワーダウンモード信号ＩＮＴＤＰＤがＨレベルになり、半導体装置１１の動作モードがＤＰＤモードに移行される。
【００１５】
また、その移行後において、クロックイネーブル信号ＣＫＥがＬレベルで維持される期間ではＤＰＤモードが継続される。さらに、クロックイネーブル信号ＣＫＥがＬレベルからＨレベルに反転されると、クロック信号ＣＬＫの立ち上がりに同期して解除コマンドＤＰＤＥＸが認識される。この解除コマンドＤＰＤＥＸにより、パワーダウンモード信号ＩＮＴＤＰＤがＬレベルになりＤＰＤモードが解除される。
【００１６】
以下、半導体装置１１の各回路構成について説明する。
図１６には、入力回路１２を示している。入力回路１２は、複数のバッファ部１５，１６，１７，１８を含む。バッファ部１５では、クロックイネーブル信号ＣＫＥがアンド回路２１に入力され、該アンド回路２１の出力信号がバッファ回路２２を介して制御信号ＩＮＴＣＫＥとして出力される。
【００１７】
バッファ部１６では、クロック信号ＣＬＫがアンド回路２３の第１入力端子に入力され、第１パワーダウンモード信号ＩＮＴＤＰＤ１がインバータ回路２４を介してアンド回路２３の第２入力端子に入力される。そして、アンド回路２３の出力信号がバッファ回路２５を介して第１の内部クロック信号ＩＮＴＣＬＫ１として出力される。
【００１８】
また、バッファ部１７では、クロック信号ＣＬＫがアンド回路２６の第１入力端子に入力され、第２パワーダウンモード信号ＩＮＴＤＰＤ２がインバータ回路２７を介してアンド回路２６の第２入力端子に入力される。そして、アンド回路２６の出力信号がバッファ回路２８を介して第２の内部クロック信号ＩＮＴＣＬＫ２として出力される。
【００１９】
さらに、バッファ部１８では、チップセレクト信号／ＣＳがアンド回路２９の第１入力端子に入力され、第２パワーダウンモード信号ＩＮＴＤＰＤ２がインバータ回路３０を介してアンド回路２９の第２入力端子に入力される。そして、アンド回路２９の出力信号がバッファ回路３１を介して制御信号ＩＮＴＣＳとして出力される。なお、他の制御信号／ＲＡＳ，／ＣＡＳ、／ＷＥのバッファ部については、バッファ部１８と同様の構成であるため図示を省略している。また、入力回路１２における各回路２１〜３１にはその動作電圧として外部電源電圧ＶＥＸＴが供給されている。
【００２０】
このように構成した入力回路１２では、クロックイネーブル信号ＣＫＥの論理レベルに応じた制御信号ＩＮＴＣＫＥが出力される。また、第１及び第２パワーダウンモード信号ＩＮＴＤＰＤ１，ＩＮＴＤＰＤ２がＬレベルである場合、クロック信号ＣＬＫの論理レベルに応じた内部クロック信号ＩＮＴＣＬＫ１，ＩＮＴＣＬＫ２が出力され、チップセレクト信号／ＣＳに応じた制御信号ＩＮＴＣＳが出力される。
【００２１】
さらに、第１パワーダウンモード信号ＩＮＴＤＰＤ１がＨレベルである場合、内部クロック信号ＩＮＴＣＬＫ１の論理レベルがＬレベルに固定され、第２パワーダウンモード信号ＩＮＴＤＰＤ２がＨレベルである場合、内部クロック信号ＩＮＴＣＬＫ２や制御信号ＩＮＴＣＳ等の論理レベルがＬレベルに固定される。つまり、Ｈレベルのパワーダウンモード信号ＩＮＴＤＰＤ１，ＩＮＴＤＰＤ２により、入力回路１２におけるバッファ部１６〜１８が非活性化されて回路動作が停止される。これにより、入力回路１２やその出力信号で動作するモード制御回路１３での消費電流が低減される。
【００２２】
因みに、制御信号やクロック信号を入力するバッファ回路の動作を停止させることで消費電流の削減を図るようにした半導体記憶装置が特許文献３や特許文献４に開示されている。
【００２３】
次に、モード制御回路１３の具体的構成について説明する。
モード制御回路１３は、図１７に示すコマンドラッチ部３３と図１８に示すＤＰＤモード制御部３４とを含む。
【００２４】
図１７に示すように、コマンドラッチ部３３には、複数のフリップフロップ（ＳＦＦ）３５〜３９が設けられている。ＳＦＦ３５は、第１の内部クロック信号ＩＮＴＣＬＫ１に同期して制御信号ＩＮＴＣＫＥをラッチし、そのラッチした制御信号ＩＮＴＣＫＥを同期制御信号ＩＮＴＣＫＥＱとして出力するとともに、制御信号ＩＮＴＣＫＥの論理レベルを反転した同期制御信号ＩＮＴＣＫＥＱＢを出力する。
【００２５】
ＳＦＦ３６は、第２の内部クロック信号ＩＮＴＣＬＫ２に同期して制御信号ＩＮＴＣＳをラッチし、そのラッチした制御信号ＩＮＴＣＳを同期制御信号ＩＮＴＣＳＱとして出力するとともに、制御信号ＩＮＴＣＳの論理レベルを反転した同期制御信号ＩＮＴＣＳＱＢを出力する。
【００２６】
他のＳＦＦ３７，３８，３９もＳＦＦ３６と同様に第２の内部クロック信号ＩＮＴＣＬＫ２に同期して制御信号ＩＮＴＲＡＳ，ＩＮＴＣＡＳ，ＩＮＴＷＥをラッチする。そして、各ＳＦＦ３７〜３９は、ラッチした制御信号ＩＮＴＲＡＳ，ＩＮＴＣＡＳ，ＩＮＴＷＥに応じた各同期制御信号ＩＮＴＲＡＳＱ，ＩＮＴＲＡＳＱＢ，ＩＮＴＣＡＳＱ，ＩＮＴＣＡＳＱＢ，ＩＮＴＷＥＱ，ＩＮＴＷＥＱＢを出力する。
【００２７】
また、コマンドラッチ部３３において、各ＳＦＦ３５〜３９の電源端子には外部電源電圧ＶＥＸＴが供給され、リセット端子にはリセット信号ＣＬＲが入力されている。
【００２８】
図１８に示すように、ＤＰＤモード制御部３４におけるアンド回路４１には、コマンドラッチ部３３からの各同期制御信号ＩＮＴＣＫＥＱＢ，ＩＮＴＣＳＱＢ，ＩＮＴＲＡＳＱ，ＩＮＴＣＡＳＱ，ＩＮＴＷＥＱＢが入力される。アンド回路４１の出力信号は、アンド回路４２の第１入力端子に入力されるとともに、バッファ回路４３及びインバータ回路４４を介してアンド回路４２の第２入力端子に入力される。
【００２９】
ここで、各同期制御信号ＩＮＴＣＫＥＱＢ，ＩＮＴＣＳＱＢ，ＩＮＴＲＡＳＱ，ＩＮＴＣＡＳＱ，ＩＮＴＷＥＱＢが全てＨレベルになり、アンド回路４１の出力信号がＬレベルからＨレベルに反転するとき、アンド回路４２からパルス状のエントリ信号ＩＮＴＤＰＤＥＮが出力される。このエントリ信号ＩＮＴＤＰＤＥＮは、２つのノア回路４５ａ，４５ｂからなるラッチ部４５に入力される。
【００３０】
また、ＤＰＤモード制御部３４において、入力回路１２からの制御信号ＩＮＴＣＫＥは、アンド回路４６の第１入力端子に入力されるとともに、バッファ回路４７及びインバータ回路４８を介してアンド回路４６の第２入力端子に入力される。従って、制御信号ＩＮＴＣＫＥがＬレベルからＨレベルに反転するとき、アンド回路４６からパルス状の解除信号ＩＮＴＤＰＤＥＸが出力される。この解除信号ＩＮＴＤＰＤＥＸはラッチ部４５に入力される。
【００３１】
具体的に、ラッチ部４５において、ノア回路４５ａの第１入力端子にノア回路４５ｂの出力信号が入力され、ノア回路４５ａの第２入力端子にエントリ信号ＩＮＴＤＰＤＥＮが入力される。また、ノア回路４５ｂの第１入力端子には、解除信号ＩＮＴＤＰＤＥＸが入力され、ノア回路４５ｂの第２入力端子には、リセット信号ＣＬＲの反転信号ＣＬＲＢが入力される。さらに、ノア回路４５ｂの第３入力端子には、ノア回路４５ａの出力信号が入力されている。そして、そのノア回路４５ｂの出力信号が第１パワーダウンモード信号ＩＮＴＤＰＤ１として出力される。
【００３２】
さらに、ＤＰＤモード制御部３４は、第２パワーダウンモード信号ＩＮＴＤＰＤ２を生成するためのフリップフロップ（ＳＦＦ）５１を備える。ＳＦＦ５１のクロック端子には、第１の内部クロック信号ＩＮＴＣＬＫ１をインバータ回路５２を介して反転したクロック信号ＩＮＴＣＬＫ１Ｂが入力される。ＳＦＦ５１は、そのクロック信号ＩＮＴＣＬＫ１Ｂに同期して、コマンドラッチ部３３からの制御信号ＩＮＴＣＫＥＱをラッチし、その制御信号ＩＮＴＣＫＥＱの論理レベルを反転した第２パワーダウンモード信号ＩＮＴＤＰＤ２を出力する。
【００３３】
図１９は、半導体装置１１の動作例を示す波形図である。この動作例では、時刻ｔ１１においてＤＰＤモードのエントリコマンドＤＰＤＥＮが発行され、時刻ｔ１２において解除コマンドＤＰＤＥＸが発行されている。
【００３４】
すなわち、時刻ｔ１１では、ＤＰＤモード制御部３４のアンド回路４１に入力される各制御信号ＩＮＴＣＫＥＱＢ，ＩＮＴＣＳＱＢ，ＩＮＴＲＡＳＱ，ＩＮＴＣＡＳＱ，ＩＮＴＷＥＱＢがＨレベルになり、アンド回路４２からパルス状のエントリ信号ＩＮＴＤＰＤＥＮが出力される。このエントリ信号ＩＮＴＤＰＤＥＮにより、ラッチ部４５においてノア回路４５ａの出力信号がＬレベルになりノア回路４５ｂから出力される第１パワーダウンモード信号ＩＮＴＤＰＤ１がＬレベルからＨレベルに反転される。
【００３５】
また、時刻ｔ１１において、コマンドラッチ部３３のＳＦＦ３５では、入力回路１２からのＬレベルの制御信号ＩＮＴＣＫＥがラッチされる。そして、モード制御部３４のＳＦＦ５１では、内部クロック信号ＩＮＴＣＬＫ１の立ち下がりエッジ（クロック信号ＩＮＴＣＬＫ１Ｂの立ち上がりエッジ）で、Ｌレベルの同期制御信号ＩＮＴＣＫＥＱがラッチされる。これにより、ＳＦＦ５１から出力される第２パワーダウンモード信号ＩＮＴＤＰＤ２がＬレベルからＨレベルに反転される。
【００３６】
半導体装置１１において、Ｈレベルの第１パワーダウンモード信号ＩＮＴＤＰＤ１が内部電源発生回路４に入力されると、該内部電源発生回路４が非活性化される。つまり、内部電源発生回路４における内部電源電圧ＶＩＮＴの生成動作が停止される。そのため、内部電源電圧ＶＩＮＴは低電位レベル（接地電位レベル）になるまで徐々に低下する。
【００３７】
またこのとき、入力回路１２では、Ｈレベルの第１パワーダウンモード信号ＩＮＴＤＰＤ１により第１の内部クロック信号ＩＮＴＣＬＫ１がＬレベルに固定される。さらに、Ｈレベルの第２パワーダウンモード信号ＩＮＴＤＰＤ２により、第２の内部クロック信号ＩＮＴＣＬＫ２、各制御信号ＩＮＴＣＳ，ＩＮＴＲＡＳ，ＩＮＴＣＡＳ，ＩＮＴＷＥがＬレベルに固定される。
【００３８】
このように、半導体装置１１の動作モードがＤＰＤモードに移行されることにより、入力回路１２や内部回路５等での消費電流が低減される。
その後、クロックイネーブル信号ＣＫＥがＬレベルからＨレベルに反転されると、入力回路１２から出力される制御信号ＩＮＴＣＫＥがＬレベルからＨレベルに反転される。この制御信号ＩＮＴＣＫＥが反転されることで、ＤＰＤモード制御部３４におけるアンド回路４６からパルス状の解除信号ＩＮＴＤＰＤＥＸが出力される。この解除信号ＩＮＴＤＰＤＥＸにより、ラッチ部４５（ノア回路４５ｂ）から出力される第１パワーダウンモード信号ＩＮＴＤＰＤ１がＨレベルからＬレベルに反転される。
【００３９】
従って、時刻ｔ１２以降では、入力回路１２のバッファ部１６が活性化されてクロック信号ＣＬＫの論理レベルに応じた内部クロック信号ＩＮＴＣＬＫ１が出力されるようになる。また、コマンドラッチ部３３のＳＦＦ３５では、そのクロック信号ＩＮＴＣＬＫ１に同期してＨレベルの制御信号ＩＮＴＣＫＥがラッチされる。そして、ＤＰＤモード制御部３４のＳＦＦ５１では、内部クロック信号ＩＮＴＣＬＫ１の立ち下がりエッジ（クロック信号ＩＮＴＣＬＫ１Ｂの立ち上がりエッジ）で、Ｈレベルの同期制御信号ＩＮＴＣＫＥＱがラッチされる。
【００４０】
これにより、ＳＦＦ５１から出力される第２パワーダウンモード信号ＩＮＴＤＰＤ２がＨレベルからＬレベルに反転され、入力回路１２のバッファ部１７が活性化されてクロック信号ＣＬＫの論理レベルに応じた内部クロック信号ＩＮＴＣＬＫ２が出力されるようになる。さらに、第２パワーダウンモード信号ＩＮＴＤＰＤ２がＬレベルになることにより、入力回路１２から各制御信号の論理レベルに応じた信号が出力され、コマンドラッチ部３３では、内部クロック信号ＩＮＴＣＬＫ２に同期して入力回路１２から出力される制御信号がラッチされる。
【００４１】
従って、半導体装置１１において、内部電源の再起動期間（内部電源電圧ＶＩＮＴが所定の電圧値に達しその電圧値が安定するまで期間）の終了時刻ｔ１３では、通常モードに移行するための所定コマンドの認識が可能となる。
【００４２】
【特許文献１】
特開２００２−１７０３８３号公報
【００４３】
【特許文献２】
特開２００２−３０５２４５号公報
【００４４】
【特許文献３】
特開平１１−１６３４９号公報
【００４５】
【特許文献４】
特開平１１−６６８４９号公報
【００４６】
【発明が解決しようとする課題】
ところで、上記の第２従来例の半導体装置１１では、ＤＰＤモードへのエントリコマンドＤＰＤＥＮと解除コマンドＤＰＤＥＸについて、それらを認識するために使用する制御端子１１ａの数は、エントリコマンドＤＰＤＥＮのための端子数の方が多い。また、解除コマンドＤＰＤＥＸのための制御端子１１ａは、エントリコマンドＤＰＤＥＮと共通に使用されている。それらコマンドＤＰＤＥＮ，ＤＰＤＥＸを認識するために使用する回路（入力回路１２やモード制御回路１３）には、外部電源電圧ＶＥＸＴが常に供給される構成となっている。
【００４７】
半導体装置１１におけるＤＰＤモード中の機能要件としては、ＤＰＤモードを継続するか、解除コマンドＤＰＤＥＸを認識するかのみである。つまり、半導体装置１１がＤＰＤモードで動作しているときには、解除コマンドＤＰＤＥＸを認識するための回路のみを動作させればよい。ところが、半導体装置１１では、解除コマンドＤＰＤＥＸを認識するのに必要がない回路にも外部電源電圧ＶＥＸＴが供給されているので、その回路にはテーリング電流が流れてしまう。
【００４８】
また、図２０に示すように、半導体装置１１において、外部から入力されるアドレスＡＤＤやデータＤＱは入力回路１４を介して内部回路５に取り込まれる。半導体装置１１では、ＤＰＤモード時においてアドレスＡＤＤやデータＤＱの入力は不要であるため、その入力回路１４に内部電源電圧ＶＩＮＴを供給するよう構成することで、消費電流の低減が図られている。この場合、ＤＰＤモードから通常モードに移行する際には、外部電源電圧ＶＥＸＴに基づいて生成される信号（モード制御回路１３の出力信号）と、内部電源電圧ＶＩＮＴに基づいて生成される信号（アドレスＡＤＤやデータＤＱ）とでタイミングスキューが生じてしまう。そのため、各信号のタイミング調整が困難となり内部回路５が正常に動作しないといった問題も懸念される。
【００４９】
本発明は上記問題点を解決するためになされたものであって、その目的は、パワーダウンモード時における消費電流の低減を図ることができる半導体装置、及びその制御方法を提供することにある。
【００５０】
【課題を解決するための手段】
請求項１及び１２に記載の発明によれば、第１入力回路には、パワーダウンモードにエントリするためのエントリコマンドを認識するのに必要な制御信号と、パワーダウンモードを解除するための解除コマンドを認識するのに必要な制御信号のうち、両コマンドに共通な制御信号が入力され、その第１入力回路の出力信号が第１モード制御回路に入力される。また、エントリコマンドを認識するのに必要であり、解除コマンドを認識するのに不必要である制御信号が第２入力回路に入力され、その第２入力回路の出力信号が第２モード制御回路に入力される。そして、第１入力回路及び第１モード制御回路には第１電圧が供給され、第２入力回路及び第２モード制御回路には第２電圧が供給される。さらに、第１モード制御回路が第１入力回路の出力信号に応答して同期制御信号を第２モード制御回路に出力し、第２モード制御回路が第１モード制御回路から入力された同期制御信号に同期してエントリコマンドを判定する。この場合、解除コマンドを認識するのに不要な回路（第２入力回路及び第２モード制御回路）には第２電圧が供給されるため、パワーダウンモード時に、内部電源発生回路における第２電圧の発生が停止されることにより、第２入力回路及び第２モード制御回路でのテーリング電流が削減される。また、パワーダウンモード時において第１入力回路及び第１モード制御回路には第１電圧が供給されているので、それら回路により解除コマンドが認識され、パワーダウンモードが解除される。これにより、内部電源発生回路における第２電圧の発生が再開される。このようにすれば、パワーダウンモード時における更なる消費電流の削減が可能になる。
【００５１】
請求項２に記載の発明によれば、第１入力回路及び第１モード制御回路には、外部電源電圧が第１電圧として供給されるので、パワーダウンモード時に内部電源発生回路における第２電圧の発生が停止されたときにも、外部電源電圧の供給により、第１入力回路及び第１モード制御回路は動作している。そして、それらの回路動作によって、パワーダウンモードの解除コマンドが認識される。
【００５２】
請求項３に記載の発明によれば、第１モード制御回路は、第１コマンドラッチ部と第１パワーダウンモード制御部とを備える。第１コマンドラッチ部によって、クロック信号に同期して第１入力回路の出力信号がラッチされ、そのコマンドラッチ部の出力信号が第１パワーダウンモード制御部に入力される。
【００５３】
請求項４に記載の発明によれば、第１パワーダウンモード制御部は第１論理部を備え、その第１論理部には第１入力回路の出力信号と第２モード制御回路の出力信号とが入力され、それら信号に基づいて第１論理部から第１パワーダウンモード信号が出力される。
【００５４】
請求項５に記載の発明によれば、第１パワーダウンモード制御部は第２論理部を備え、その第２論理部にはクロック信号と第１コマンドラッチ部の出力信号とが入力され、それら信号に基づいて第２パワーダウンモード信号が出力される。
【００５５】
請求項６に記載の発明によれば、第２モード制御回路は、第２コマンドラッチ部と第２パワーダウンモード制御部とを備える。第２コマンドラッチ部によって、クロック信号に同期して第２入力回路の出力信号がラッチされ、そのコマンドラッチ部の出力信号が第２パワーダウンモード制御部に入力される。
【００５６】
請求項７に記載の発明によれば、第２パワーダウンモード制御部はレベルシフト回路を備え、入力信号が第２電圧から第１電圧の電圧レベルに変換されて出力される。そして、そのレベルシフト回路でレベル変換した信号が第２モード制御回路の出力信号として第１モード制御回路に入力され第１パワーダウンモード信号が活性化される。
【００５７】
請求項８に記載の発明によれば、第２入力回路は、入力制御部と出力部とを備え、入力制御部には第１電圧が供給され、出力部には第２電圧が供給される。
請求項９に記載の発明によれば、入力制御部は、入力信号を伝達するための複数段の素子を含み、入力側から偶数段目までの素子に第１電圧が供給される。
請求項１０に記載の発明によれば、入力制御部は、入力信号を伝達するための複数段の素子を含み、入力側から奇数段目までの素子に第１電圧が供給される。
請求項１１に記載の発明によれば、内部電源発生回路において、第１電圧に基づいてその電圧とは異なる第２電圧が発生され、該第２電圧が内部回路に供給される。そして、第１電圧及び第２電圧が供給される回路の動作によりパワーダウンモードのエントリコマンドが認識され、パワーダウンモード信号が活性化される。このパワーダウンモード信号により内部電源発生回路における第２電圧の発生が停止される。また、第１電圧が供給される回路の動作によりパワーダウンモードの解除コマンドが認識され、パワーダウンモード信号が非活性化される。これにより、内部電源発生回路における第２電圧の発生が再開される。このようにすれば、パワーダウンモード時における更なる消費電流の削減が可能になる。
【００５８】
【発明の実施の形態】
以下、本発明を具体化した一実施形態を図面に従って説明する。
図１は、本実施形態の半導体装置６１（具体的には、シンクロナスＤＲＡＭ：ＳＤＲＡＭ）を示している。
【００５９】
半導体装置６１は、第１〜第３入力回路６２〜６４、第１及び第２モード制御回路６５，６６、内部電源発生回路４、及び内部回路５を備える。尚、本実施形態の半導体装置６１において、内部電源発生回路４及び内部回路５は、図１４に示す第２従来例の半導体装置１１と同様の構成である。
【００６０】
半導体装置６１において、第１入力回路６２には外部からのクロックイネーブル信号ＣＫＥ及びクロック信号ＣＬＫがモード制御端子６１ａを介して入力される。そして、第１入力回路６２の出力信号は第１モード制御回路６５に入力される。また、第２入力回路６３には外部からのロウアドレスストローブ信号／ＲＡＳ、コラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥ、チップセレクト信号／ＣＳがモード制御端子６１ｂを介して入力される。そして、第２入力回路６３の出力信号は第２モード制御回路６６に入力される。さらに、第３入力回路６４にはアドレスＡＤＤとデータＤＱとが入力され、その第３入力回路６４の出力信号は内部回路５に入力される。
【００６１】
本実施形態において、第１入力回路６２に入力されるクロックイネーブル信号ＣＫＥ及びクロック信号ＣＬＫは、ＤＰＤモードのエントリコマンドＤＰＤＥＮと解除コマンドＤＰＤＥＸとの両コマンドを認識するのに必要な制御信号である（図１５参照）。また、第２入力回路６３に入力される各制御信号／ＲＡＳ，／ＣＡＳ，／ＷＥ，／ＣＳは、エントリコマンドＤＰＤＥＮを認識するのに必要で、解除コマンドＤＰＤＥＸを認識するのに不必要な制御信号である（図１５参照）。
【００６２】
図２には第１入力回路６２を示している。第１入力回路６２は、２つのバッファ部１５，１６を含む。バッファ部１５はアンド回路２１とバッファ回路２２とからなり、バッファ部１６はアンド回路２３とインバータ回路２４とバッファ回路２５とからなる。各バッファ部１５，１６の構成は、図１６に示す従来の入力回路１２のバッファ部１５，１６と同じであり、第１入力回路６２（各回路２１〜２５の電源端子）には外部電源電圧ＶＥＸＴが供給されている。
【００６３】
図３には第２入力回路６３を示している。第２入力回路６３は、バッファ部１７，１８を含む。バッファ部１７はアンド回路２６とインバータ回路２７とバッファ回路２８とからなり、バッファ部１８はアンド回路２９とインバータ回路３０とバッファ回路３１とからなる。各バッファ部１７，１８の構成は、図１６に示す従来の入力回路１２のバッファ部１７，１８と同じである。但し、従来の入力回路１２（各回路２６〜３１の電源端子）には外部電源電圧ＶＥＸＴが供給されるのに対し、本実施形態の第２入力回路６３（各回路２６〜３１の電源端子）には内部電源電圧ＶＩＮＴが供給されている。
【００６４】
図４には第１モード制御回路６５を示している。第１モード制御回路６５は、第１コマンドラッチ部６８と第１ＤＰＤモード制御部６９とを含む。第１コマンドラッチ部６８には、第１入力回路６２から第１の内部クロック信号ＩＮＴＣＬＫ１と制御信号ＩＮＴＣＫＥとが入力される。また、第１ＤＰＤモード制御部６９には、第１の内部クロック信号ＩＮＴＣＬＫ１と制御信号ＩＮＴＣＫＥとに加え、第２モード制御回路６６の出力信号（エントリ信号）ＩＮＴＤＰＤＥＮが入力される。
【００６５】
第１コマンドラッチ部６８にはフリップフロップ（ＳＦＦ）３５が設けられている。ＳＦＦ３５は、第１の内部クロック信号ＩＮＴＣＬＫ１に同期して制御信号ＩＮＴＣＫＥをラッチし、そのラッチした制御信号ＩＮＴＣＫＥを同期制御信号ＩＮＴＣＫＥＱとして出力するとともに、制御信号ＩＮＴＣＫＥの論理レベルを反転した同期制御信号ＩＮＴＣＫＥＱＢを出力する。ＳＦＦ３５の電源端子には外部電源電圧ＶＥＸＴが供給され、リセット端子にはリセット信号ＣＬＲが入力される。
【００６６】
第１ＤＰＤモード制御部６９は、第１パワーダウンモード信号ＩＮＴＤＰＤ１を出力する第１論理部６９ａと、第２パワーダウンモード信号ＩＮＴＤＰＤ２を出力する第２論理部６９ｂとを備える。
【００６７】
詳しくは、第１論理部６９ａにおいて、制御信号ＩＮＴＣＫＥは、アンド回路４６の第１入力端子に入力されるとともに、バッファ回路４７及びインバータ回路４８を介してアンド回路４６の第２入力端子に入力されている。従って、制御信号ＩＮＴＣＫＥがＬレベルからＨレベルに反転するとき、アンド回路４６からパルス状の解除信号ＩＮＴＤＰＤＥＸが出力される。この解除信号ＩＮＴＤＰＤＥＸはラッチ部４５に入力される。
【００６８】
ラッチ部４５は２つのノア回路４５ａ，４５ｂからなり、ノア回路４５ａの第１入力端子にノア回路４５ｂの出力信号が入力され、ノア回路４５ａの第２入力端子にエントリ信号ＩＮＴＤＰＤＥＮが入力される。また、ノア回路４５ｂの第１入力端子には、解除信号ＩＮＴＤＰＤＥＸが入力され、ノア回路４５ｂの第２入力端子には、リセット信号ＣＬＲの反転信号ＣＬＲＢが入力される。さらに、ノア回路４５ｂの第３入力端子には、ノア回路４５ａの出力信号が入力されており、そのノア回路４５ｂの出力信号が第１パワーダウンモード信号ＩＮＴＤＰＤ１として出力される。
【００６９】
第２論理部６９ｂには、フリップフロップ（ＳＦＦ）５１及びインバータ回路５２，５３が設けられている。ＳＦＦ５１のクロック端子には、第１の内部クロック信号ＩＮＴＣＬＫ１をインバータ回路５２を介して反転したクロック信号ＩＮＴＣＬＫ１Ｂが入力され、ＳＦＦ５１のセット端子には、リセット信号ＣＬＲをインバータ回路５３を介して反転した反転信号ＣＬＲＢが入力される。ＳＦＦ５１は、クロック信号ＩＮＴＣＬＫ１Ｂに同期して制御信号ＩＮＴＣＫＥＱをラッチし、その制御信号ＩＮＴＣＫＥＱの論理レベルを反転した第２パワーダウンモード信号ＩＮＴＤＰＤ２を出力する。
【００７０】
この第１モード制御回路６５（第１コマンドラッチ部６８及び第１ＤＰＤモード制御部６９を構成する各回路の電源端子）には、外部電源電圧ＶＥＸＴが供給されている。
【００７１】
図５には第２モード制御回路６６を示している。第２モード制御回路６６は、第２コマンドラッチ部７１と第２ＤＰＤモード制御部７２と他のモード制御部７３とを含む。
【００７２】
第２コマンドラッチ部７１には複数のフリップフロップ（ＳＦＦ）３６〜３９が設けられており、各ＳＦＦ３６〜３９には、第２入力回路６３から第２の内部クロック信号ＩＮＴＣＬＫ２と制御信号ＩＮＴＣＳ，ＩＮＴＲＡＳ，ＩＮＴＣＡＳ，ＩＮＴＷＥとが入力される。
【００７３】
ＳＦＦ３６は、第２の内部クロック信号ＩＮＴＣＬＫ２に同期して制御信号ＩＮＴＣＳをラッチし、そのラッチした制御信号ＩＮＴＣＳを同期制御信号ＩＮＴＣＳＱとして出力するとともに、制御信号ＩＮＴＣＳの論理レベルを反転した同期制御信号ＩＮＴＣＳＱＢを出力する。
【００７４】
また、他のＳＦＦ３７，３８，３９もＳＦＦ３６と同様に第２の内部クロック信号ＩＮＴＣＬＫ２に同期して制御信号ＩＮＴＲＡＳ，ＩＮＴＣＡＳ，ＩＮＴＷＥをラッチする。そして、各ＳＦＦ３７〜３９は、ラッチした制御信号ＩＮＴＲＡＳ，ＩＮＴＣＡＳ，ＩＮＴＷＥに応じた各同期制御信号ＩＮＴＲＡＳＱ，ＩＮＴＲＡＳＱＢ，ＩＮＴＣＡＳＱ，ＩＮＴＣＡＳＱＢ，ＩＮＴＷＥＱ，ＩＮＴＷＥＱＢを出力する。
【００７５】
また、第２コマンドラッチ部７１において、各ＳＦＦ３６〜３９の電源端子には内部電源電圧ＶＩＮＴが供給され、リセット端子にはリセット信号ＩＮＴＣＬＲが入力される。なお、リセット信号ＩＮＴＣＬＲは、内部電源電圧ＶＩＮＴが所定の電圧値以下でＬレベル、所定の電圧値を越えたときにＨレベルとなるパワーオンリセット信号である。
【００７６】
第２ＤＰＤモード制御部７２には、第１及び第２コマンドラッチ部６８，７１から各同期制御信号が入力され、それら入力信号に基づいてＤＰＤモードのエントリコマンドＤＰＤＥＮが認識される。また、他のモード制御部７３では、各同期制御信号に基づいて通常モードにおける各種コマンド（例えば、モードレジスタセットコマンド、プリチャージコマンド等）が認識される。
【００７７】
具体的に、第２ＤＰＤモード制御部７２は、アンド回路４１，４２、バッファ回路４３、インバータ回路４４、及びレベルシフト回路７４を備える。アンド回路４１には、第１コマンドラッチ部６８から同期制御信号ＩＮＴＣＫＥＱＢが入力されるとともに、第２コマンドラッチ部７１から同期制御信号ＩＮＴＣＳＱＢ，ＩＮＴＲＡＳＱ，ＩＮＴＣＡＳＱ，ＩＮＴＷＥＱＢが入力される。このアンド回路４１の出力信号は、アンド回路４２の第１入力端子に入力されるとともに、バッファ回路４３及びインバータ回路４４を介してアンド回路４２の第２入力端子に入力される。
【００７８】
ここで、各同期制御信号ＩＮＴＣＫＥＱＢ，ＩＮＴＣＳＱＢ，ＩＮＴＲＡＳＱ，ＩＮＴＣＡＳＱ，ＩＮＴＷＥＱＢが全てＨレベルになり、アンド回路４１の出力信号がＬレベルからＨレベルに反転するとき、アンド回路４２からパルス信号Ｐ１が出力される。
【００７９】
第２ＤＰＤモード制御部７２における各回路４１〜４４の電源端子には内部電源電圧ＶＩＮＴが供給されている。従って、アンド回路４２から出力されるパルス信号Ｐ１は、内部電源電圧ＶＩＮＴの電圧レベルで振幅する信号である。このパルス信号Ｐ１は、レベルシフト回路７４において外部電源電圧ＶＥＸＴの電圧レベルのパルス信号に変換され、エントリ信号ＩＮＴＤＰＤＥＮとして出力される。
【００８０】
図６には、レベルシフト回路７４を示している。レベルシフト回路７４は、ノア回路７５と複数のＮＭＯＳトランジスタＴｎ１，Ｔｎ２，Ｔｎ３及びＰＭＯＳトランジスタＴｐ１，Ｔｐ２，Ｔｐ３，Ｔｐ４とにより構成されている。レベルシフト回路７４において、ＰＭＯＳトランジスタＴｐ１，Ｔｐ２とＮＭＯＳトランジスタＴｎ１とが直列に接続され、ＰＭＯＳトランジスタＴｐ３，Ｔｐ４とＮＭＯＳトランジスタＴｎ２とが直列に接続されている。
【００８１】
ＰＭＯＳトランジスタＴｐ１のソースには外部電源電圧ＶＥＸＴが供給され、該トランジスタＴｐ１のゲートは、ＰＭＯＳトランジスタＴｐ４とＮＭＯＳトランジスタＴｎ２との接続部に接続されている。ＰＭＯＳトランジスタＴｐ３のソースには外部電源電圧ＶＥＸＴが供給され、該トランジスタＴｐ３のゲートは、ＰＭＯＳトランジスタＴｐ２とＮＭＯＳトランジスタＴｎ１との接続部に接続されている。ＮＭＯＳトランジスタＴｎ１，Ｔｎ２のソースはグランドに接地されている。ＰＭＯＳトランジスタＴｐ２とＮＭＯＳトランジスタＴｎ１との接続部にＮＭＯＳトランジスタＴｎ３のドレインが接続され、該トランジスタＴｎ３のソースはグランドに接続されている。
【００８２】
ＰＭＯＳトランジスタＴｐ２及びＮＭＯＳトランジスタＴｎ１のゲートには前記アンド回路４２からのパルス信号Ｐ１が入力され、ＰＭＯＳトランジスタＴｐ４及びＮＭＯＳトランジスタＴｎ２のゲートにはノア回路７５の出力信号が入力される。ノア回路７５は、その第１入力端子にパルス信号Ｐ１が入力され、第２入力端子に制御信号ＩＮＴＤＰＤ３が入力される。また、制御信号ＩＮＴＤＰＤ３は、ＮＭＯＳトランジスタＴｎ３のゲートに入力されている。
【００８３】
このレベルシフト回路７４は、Ｌレベルの制御信号ＩＮＴＤＰＤ３により活性化される。その活性化時において、パルス信号Ｐ１に応じて各トランジスタＴｎ１，Ｔｎ２，Ｔｐ１〜Ｔｐ４がオン・オフすることで、ＰＭＯＳトランジスタＴｐ４とＮＭＯＳトランジスタＴｎ２との接続部の電位レベルが変化する。その接続部の電位変化によって、外部電源電圧ＶＥＸＴで振幅するパルス状のエントリ信号ＩＮＴＤＰＤＥＮが出力される。
【００８４】
次に、本実施形態における半導体装置６１の動作について説明する。
図７は、半導体装置６１の動作例を示す波形図である。この動作例では、時刻ｔ１１においてＤＰＤモードのエントリコマンドＤＰＤＥＮが発行され、時刻ｔ１２において解除コマンドＤＰＤＥＸが発行されている。
【００８５】
すなわち、時刻ｔ１１では、第２ＤＰＤモード制御部７２のアンド回路４１に入力される各制御信号ＩＮＴＣＫＥＱＢ，ＩＮＴＣＳＱＢ，ＩＮＴＲＡＳＱ，ＩＮＴＣＡＳＱ，ＩＮＴＷＥＱＢがＨレベルになり、アンド回路４２及びレベルシフト回路７４を介してパルス状のエントリ信号ＩＮＴＤＰＤＥＮが出力される。このエントリ信号ＩＮＴＤＰＤＥＮは、第１モード制御回路６５の第１ＤＰＤモード制御部６９に入力され、該第１ＤＰＤモード制御部６９から出力される第１パワーダウンモード信号ＩＮＴＤＰＤ１がＬレベルからＨレベルに反転（活性化）される。
【００８６】
また、時刻ｔ１１において、第１コマンドラッチ部６８のＳＦＦ３５では、内部クロック信号ＩＮＴＣＬＫ１に同期してＬレベルの制御信号ＩＮＴＣＫＥがラッチされる。そして、第１ＤＰＤモード制御部６９における第２論理部６９ｂのＳＦＦ５１では、内部クロック信号ＩＮＴＣＬＫ１の立ち下がりエッジ（クロック信号ＩＮＴＣＬＫ１Ｂの立ち上がりエッジ）で、ＳＦＦ３５から出力されるＬレベルの同期制御信号ＩＮＴＣＫＥＱがラッチされる。これにより、ＳＦＦ５１から出力される第２パワーダウンモード信号ＩＮＴＤＰＤ２がＬレベルからＨレベルに反転される。
【００８７】
半導体装置６１において、Ｈレベルの第１パワーダウンモード信号ＩＮＴＤＰＤ１が内部電源発生回路４に入力されると、該内部電源発生回路４が非活性化される。つまり、内部電源発生回路４における内部電源電圧ＶＩＮＴの生成動作が停止される。そのため、内部電源電圧ＶＩＮＴは、低電位レベル（接地電位レベル）になるまで徐々に低下する。
【００８８】
またこのとき、第１入力回路６２において、Ｈレベルの第１パワーダウンモード信号ＩＮＴＤＰＤ１により第１の内部クロック信号ＩＮＴＣＬＫ１がＬレベルに固定される。さらに、第２入力回路６３において、Ｈレベルの第２パワーダウンモード信号ＩＮＴＤＰＤ２により、第２の内部クロック信号ＩＮＴＣＬＫ２、制御信号ＩＮＴＣＳ，ＩＮＴＲＡＳ，ＩＮＴＣＡＳ，ＩＮＴＷＥがＬレベルに固定される。
【００８９】
このように、半導体装置６１をＤＰＤモードに移行させることにより、該半導体装置６１での消費電流が低減される。つまり、ＤＰＤモード時には、内部電源電圧ＶＩＮＴが低電位レベルに低下するため、内部電源電圧ＶＩＮＴが供給されて動作する各回路（内部回路５、第２入力回路６３、第３入力回路６４、及び第２モード制御回路６６）での消費電流が低減される。また、第１及び第２入力回路６２，６３において、内部クロック信号ＩＮＴＣＬＫ１，ＩＮＴＣＬＫ２や制御信号ＩＮＴＣＳ等がＬレベルに固定されることにより、各入力回路６２，６３や各モード制御回路６５，６６での消費電流が低減される。
【００９０】
また、半導体装置１１がＤＰＤモードで動作している期間においても、第１入力回路６２及び第１モード制御回路６５は、外部電源電圧ＶＥＸＴが供給されることで活性化されている。
【００９１】
ここで、クロックイネーブル信号ＣＫＥがＬレベルからＨレベルに反転されると、第１入力回路６２から出力される制御信号ＩＮＴＣＫＥがＬレベルからＨレベルに反転される。このとき、第１ＤＰＤモード制御部６９において、第１論理部６９ａのアンド回路４６からパルス状の解除信号ＩＮＴＤＰＤＥＸが出力される。そして、その解除信号ＩＮＴＤＰＤＥＸにより、ラッチ部４５（ノア回路４５ａ）から出力される第１パワーダウンモード信号ＩＮＴＤＰＤ１がＨレベルからＬレベルに反転される。
【００９２】
従って、時刻ｔ１２以降では、第１入力回路６２からクロック信号ＣＬＫの論理レベルに応じた第１の内部クロック信号ＩＮＴＣＬＫ１が出力されるようになる。また、第１コマンドラッチ部６８のＳＦＦ３５では、そのクロック信号ＩＮＴＣＬＫ１に同期して第１入力回路６２から出力されるＨレベルの制御信号ＩＮＴＣＫＥがラッチされる。そして、第１ＤＰＤモード制御部６９（第２論理部６９ｂ）のＳＦＦ５１では、内部クロック信号ＩＮＴＣＬＫ１の立ち下がりエッジ（クロック信号ＩＮＴＣＬＫ１Ｂの立ち上がりエッジ）で、ＳＦＦ３５から出力されるＨレベルの同期制御信号ＩＮＴＣＫＥＱがラッチされる。
【００９３】
これにより、第２論理部６９ｂ（ＳＦＦ５１）から出力される第２パワーダウンモード信号ＩＮＴＤＰＤ２がＨレベルからＬレベルに反転（非活性化）され、第２入力回路６３では、クロック信号ＣＬＫの論理レベルに応じた第２の内部クロック信号ＩＮＴＣＬＫ２が出力されるようになる。さらに、第２パワーダウンモード信号ＩＮＴＤＰＤ２がＬレベルになることにより、第２入力回路６３から各制御信号に応じた信号が出力され、第２コマンドラッチ部７１では、その第２入力回路６３の出力信号が内部クロック信号ＩＮＴＣＬＫ２に同期してラッチされる。
【００９４】
従って、半導体装置６１において、内部電源の再起動期間（内部電源電圧ＶＩＮＴが所定の電圧値に達しその電圧値が安定するまで期間）の終了時刻ｔ１３には、通常モードに移行するための所定コマンドの認識が可能となる。
【００９５】
以上記述したように、上記実施形態によれば、下記の効果を奏する。
（１）半導体装置６１において、解除コマンドＤＰＤＥＸを認識するのに不要な回路、すなわち、第２入力回路６３及び第２モード制御回路６６には内部電源電圧ＶＩＮＴが供給されている。そして、ＤＰＤモード時には、内部電源発生回路４における内部電源電圧の発生が停止されることにより、第２入力回路６３及び第２モード制御回路６６でのテーリング電流を削減できる。
【００９６】
また、ＤＰＤモード時において第１入力回路６２及び第１モード制御回路６５には外部電源電圧ＶＥＸＴが供給されているので、それら回路６２，６５により解除コマンドを認識してＤＰＤモードを解除することができる。これにより、内部電源発生回路４における内部電源電圧ＶＩＮＴの発生が再開される。
【００９７】
（２）外部から入力される各種の制御信号のうち、制御信号／ＣＳ，／ＲＡＳ，／ＣＡＳ，／ＷＥは、内部電源電圧ＶＩＮＴにより動作する第２入力回路６３及び第２モード制御回路６６を介して内部回路５に伝達される。従って、第３入力回路６４を介して入力されるアドレスＡＤＤやデータＤＱと、それら制御信号／ＣＳ，／ＲＡＳ，／ＣＡＳ，／ＷＥとのタイミングスキューがなくなる。その結果、半導体装置６１における誤動作を防止することができる。
【００９８】
（３）Ｈレベルの第１パワーダウンモード信号ＩＮＴＤＰＤ１により、第１入力回路６２におけるバッファ部１６の回路動作が停止され、第１の内部クロック信号ＩＮＴＣＬＫ１がＬレベルに固定される。また、Ｈレベルの第２パワーダウンモード信号ＩＮＴＤＰＤ２により、第２入力回路６３におけるバッファ部１７，１８の回路動作が停止され、第２の内部クロック信号ＩＮＴＣＬＫ２及び制御信号ＩＮＴＣＳがＬレベルに固定される。これにより、各入力回路６２，６３や各モード制御回路６５，６６での消費電流を低減することができる。
【００９９】
（４）第２ＤＰＤモード制御部７２には、アンド回路４２から出力されるパルス信号Ｐ１を内部電源電圧ＶＩＮＴから外部電源電圧ＶＥＸＴの電圧レベルにレベルシフトするレベルシフト回路７４が設けられている。そして、そのレベルシフト回路７４の出力信号であるエントリ信号ＩＮＴＤＰＤＥＮが第１モード制御回路６５の第１ＤＰＤモード制御部６９に入力される。このようにすれば、外部電源電圧ＶＥＸＴの電圧レベルで振幅するエントリ信号ＩＮＴＤＰＤＥＮにより、第１パワーダウンモード信号ＩＮＴＤＰＤ１を確実に活性化させることができる。
【０１００】
上記実施の形態は、次に示すように変更することもできる。
・上記実施形態では、第２入力回路６３において、バッファ部１７，１８を構成する各回路２７〜３１を全て内部電源電圧ＶＩＮＴで動作させるよう構成した。この場合、内部電源電圧ＶＩＮＴの復帰中においてバッファ部１７，１８の出力が不定になり、コマンドを誤認識してしまうといった問題が懸念される。
【０１０１】
以下には、その対策例を説明する。
図８には、第２入力回路６３におけるバッファ部１８を示している。なお、半導体装置では、アンド回路はナンド回路及びインバータ回路とで形成されるため、図８においては、図３のアンド回路２６に代えて、ナンド回路２６ａ及びインバータ回路２６ｂとして示している。
【０１０２】
図８に示すように、バッファ部１８は、入力制御部１８ａと出力部１８ｂとに区分される。そして、入力制御部１８ａの各回路２６ａ，２６ｂ，２７に供給する内部電源電圧ＶＩＮＴを、図９に示すように、外部電源電圧ＶＥＸＴに変更する。図９に示すバッファ部１８において、Ｈレベルの制御信号／ＣＳが入力されるとき、その制御信号／ＣＳが外部電源電圧ＶＥＸＴで動作するナンド回路２６ａ及びインバータ回路２６ｂを介して確実に伝達される。
【０１０３】
つまり、第２入力回路６３において、内部電源電圧ＶＩＮＴの復帰中にＨレベルの制御信号が入力されるバッファ部には、入力側から偶数段目までの素子（図９では、２段の素子２６ａ，２６ｂ）に外部電源電圧ＶＥＸＴを供給するよう構成する。この構成により、入力制御部１８ａの出力信号が確実にＨレベルになり、コマンドの誤認識を防止することができる。
【０１０４】
次に、第２入力回路６３において、内部電源電圧ＶＩＮＴの復帰中にＬレベルの制御信号が入力される場合の対策例を説明する。
図１０示すように、第２入力回路を構成するバッファ部７６は、ノア回路７７とインバータ回路７８とからなる入力制御部７６ａと、バッファ回路７９からなる出力部７６ｂとに区分される。そして、入力制御部７６ａのノア回路７７に供給する内部電源電圧ＶＩＮＴを、図１１に示すように、外部電源電圧ＶＥＸＴに変更する。このバッファ部７６において、内部電源電圧ＶＩＮＴの復帰中にＬレベルの制御信号／ＣＳが入力されるとき、外部電源電圧ＶＥＸＴで動作するナンド回路２６ａの出力信号がＨレベルになる。このバッファ部７６のように、入力側から奇数段目までの素子（図１１では、１段の素子７７）に外部電源電圧ＶＥＸＴを供給するよう構成することで、入力制御部７６ａの出力信号が確実にＬレベルになり、コマンドの誤認識を防止することができる。
【０１０５】
・上記実施形態では、第１及び第２パワーダウンモード信号ＩＮＴＤＰＤ１，ＩＮＴＤＰＤ２は、通常モードではＬレベル、ＤＰＤモードではＨレベルであるが、各パワーダウンモード信号ＩＮＴＤＰＤ１，ＩＮＴＤＰＤ２の論理レベルを逆論理としてもよい。つまり、ＤＰＤモードへの移行時に第１及び第２パワーダウンモード信号ＩＮＴＤＰＤ１，ＩＮＴＤＰＤ２をＨレベルからＬレベルに反転させる構成としてもよい。この場合には、第１入力回路６２において、インバータ回路２４を省略し、第２入力回路６３において、インバータ回路２７，３０を省略する。
【０１０６】
・上記実施形態の第１モード制御回路６５では、第１及び第２パワーダウンモード信号ＩＮＴＤＰＤ１，ＩＮＴＤＰＤ２を出力する構成であったが、１つ又は３つ以上のパワーダウンモード信号を出力する構成としてもよい。
【０１０７】
・上記実施形態では、半導体装置６１としてクロック同期型の半導体記憶装置（ＳＤＲＡＭ）に具体化するものであったが、それ以外の半導体装置に具体化してもよい。
【０１０８】
以上の様々な実施の形態をまとめると、以下のようになる。
（付記１）第１電圧と、その電圧とは異なる第２電圧を発生して該第２電圧を内部回路に供給する内部電源発生回路を備え、パワーダウンモードでの動作時に前記内部電源発生回路を非活性化させて第２電圧の発生を停止する半導体装置において、
前記パワーダウンモードにエントリするためのエントリコマンドと、パワーダウンモードを解除するための解除コマンドとの両コマンドを認識するのに必要である制御信号が入力される第１入力回路と、
前記第１入力回路の出力信号が入力される第１モード制御回路と、
前記エントリコマンドを認識するのに必要であり、解除コマンドを認識するのに不必要である制御信号が入力される第２入力回路と、
前記第２入力回路の出力信号が入力される第２モード制御回路と、
を備え、前記第１入力回路及び第１モード制御回路には第１電圧が供給され、前記第２入力回路及び第２モード制御回路には第２電圧が供給されることを特徴とする半導体装置。
（付記２）前記第１入力回路及び第１モード制御回路には、前記第１電圧としての外部電源電圧を供給するようにしたことを特徴とする付記１に記載の半導体装置。
（付記３）前記第１モード制御回路は、クロック信号に同期して前記第１入力回路の出力信号をラッチする第１コマンドラッチ部と、そのコマンドラッチ部の出力信号が入力される第１パワーダウンモード制御部とを備えることを特徴とする付記１又は２に記載の半導体装置。
（付記４）前記第１パワーダウンモード制御部は、前記第１入力回路の出力信号と、前記第２モード制御回路の出力信号とが入力され、それら信号に基づいて第１パワーダウンモード信号を出力する第１論理部を備えることを特徴とする付記３に記載の半導体装置。
（付記５）前記第１パワーダウンモード信号に基づいて前記第１入力回路の動作を制御することを特徴とする付記４に記載の半導体装置。
（付記６）前記第１パワーダウンモード制御部は、クロック信号と前記第１コマンドラッチ部の出力信号が入力され、それら信号に基づいて第２パワーダウンモード信号を出力する第２論理部を備えることを特徴とする付記３に記載の半導体装置。
（付記７）前記第２パワーダウンモード信号に基づいて前記第２入力回路の動作を制御することを特徴とする付記６に記載の半導体装置。
（付記８）前記第２モード制御回路は、クロック信号に同期して前記第２入力回路の出力信号をラッチする第２コマンドラッチ部と、そのコマンドラッチ部の出力信号が入力される第２パワーダウンモード制御部とを備えることを特徴とする付記１に記載の半導体装置。
（付記９）前記第２コマンドラッチ部は、前記第２入力回路から出力される複数の出力信号の各々に対応して設けられた複数のフリップフロップ回路を備えることを特徴とする付記８に記載の半導体装置。
（付記１０）前記第２パワーダウンモード制御部は、前記複数のフリップフロップ回路の出力信号が入力される論理回路を備えることを特徴とする付記９に記載の半導体装置。
（付記１１）前記第２パワーダウンモード制御部は、入力信号を第２電圧から第１電圧の電圧レベルに変換し前記第２モード制御回路の出力信号として出力するレベルシフト回路を備え、該第２モード制御回路の出力信号を前記第１モード制御回路に入力して第１パワーダウンモード信号を活性化させることを特徴とする付記８に記載の半導体装置。
（付記１２）前記第２入力回路は、前記第１電圧が供給される入力制御部と、前記第２電圧が供給される出力部とを備えることを特徴とする付記１に記載の半導体装置。
（付記１３）前記入力制御部は、入力信号を伝達するための複数段の素子を含み、入力側から偶数段目までの素子に前記第１電圧が供給されることを特徴とする付記１２に記載の半導体装置。
（付記１４）前記入力制御部は、入力信号を伝達するための複数段の素子を含み、入力側から奇数段目までの素子に前記第１電圧が供給されることを特徴とする付記１２に記載の半導体装置。
（付記１５）第１電圧と、その電圧とは異なる第２電圧を発生して該第２電圧を内部回路に供給する内部電源発生回路を備え、パワーダウンモードでの動作時に前記内部電源発生回路を非活性化させて第２電圧の発生を停止する半導体装置の制御方法であって、
前記第２電圧が供給される回路の動作により前記パワーダウンモードのエントリコマンドを認識し、パワーダウンモード信号を活性化させて前記第２電圧の発生を停止するステップと、
前記第１電圧が供給される回路の動作により前記パワーダウンモードの解除コマンドを認識し、前記パワーダウンモード信号を非活性化させて前記第２電圧の発生を再開するステップと
を備えることを特徴とする半導体装置の制御方法。
（付記１６）前記半導体装置は、
前記パワーダウンモードにエントリするためのエントリコマンドと、パワーダウンモードを解除するための解除コマンドとの両コマンドを認識するのに必要である制御信号が入力される第１入力回路と、
前記第１入力回路の出力信号が入力される第１モード制御回路と、
前記エントリコマンドを認識するのに必要であり、前記解除コマンドを認識するのに不必要である制御信号が入力される第２入力回路と、
前記第２入力回路の出力信号が入力される第２モード制御回路と
を備え、前記第１入力回路及び第１モード制御回路に第１電圧が供給され、前記第２入力回路及び第２モード制御回路に第２電圧が供給されるものであり、
前記第２入力回路及び第２モード制御回路の動作により前記エントリコマンドを認識し、パワーダウンモード信号を活性化させて第２電圧の発生を停止し、
前記第１入力回路及び第１モード制御回路の動作により前記解除コマンドを認識し、前記パワーダウンモード信号を非活性化させて第２電圧の発生を再開することを特徴とする付記１５に記載の半導体装置の制御方法。
（付記１７）前記第１モード制御回路の動作として、前記第１入力回路の出力信号と、前記第２モード制御回路の出力信号とを第１論理部に入力し、該第１論理部がそれら信号に基づいて第１パワーダウンモード信号を出力するステップを含むことを特徴とする付記１６に記載の半導体装置の制御方法。
（付記１８）前記第１パワーダウンモード信号に基づいて前記第１入力回路の動作を制御するステップを含むことを特徴とする付記１７に記載の半導体装置の制御方法。
（付記１９）前記第１モード制御回路の動作として、前記第１入力回路の出力信号を、該第１入力回路で生成したクロック信号に同期して第１コマンドラッチ部でラッチするステップを含むことを特徴とする付記１６に記載の半導体装置の制御方法。
（付記２０）前記第１コマンドラッチ部の出力信号と前記第１入力回路で生成したクロック信号とを第２論理部に入力し、該第２論理部がそれら信号に基づいて第２パワーダウンモード信号を出力するステップを含むことを特徴とする付記１９に記載の半導体装置の制御方法。
（付記２１）前記第２パワーダウンモード信号に基づいて前記第２入力回路の動作を制御するステップを含むことを特徴とする付記２０に記載の半導体装置の制御方法。
（付記２２）前記第２モード制御回路の動作として、前記第２入力回路の出力信号を、該第２入力回路で生成したクロック信号に同期して第２コマンドラッチ部でラッチするステップを含むことを特徴とする付記１６に記載の半導体装置の制御方法。
（付記２３）前記第２コマンドラッチ部から出力される複数の出力信号を論理回路に入力し、各信号の論理レベルに基づいて、パワーダウンモードのエントリ信号を生成するステップを含むことを特徴とする付記２２に記載の半導体装置の制御方法。
（付記２４）前記論理回路の出力信号からエントリ信号を生成するために、信号振幅の電圧レベルを前記第２電圧から第１電圧にレベルシフトするステップを含むことを特徴とする付記２３に記載の半導体装置の制御方法。
【０１０９】
【発明の効果】
以上詳述したように、本発明によれば、パワーダウンモード時における消費電流の低減を図ることができる。
【図面の簡単な説明】
【図１】一実施形態の半導体装置を示すブロック回路図である。
【図２】第１入力回路を示す回路図である。
【図３】第２入力回路を示す回路図である。
【図４】第１モード制御回路を示す回路図である。
【図５】第２モード制御回路を示す回路図である。
【図６】レベルシフト回路を示す回路図である。
【図７】半導体装置の動作波形図である。
【図８】第２入力回路を示す回路図である。
【図９】別の第２入力回路を示す回路図である。
【図１０】別の第２入力回路を示す回路図である。
【図１１】別の第２入力回路を示す回路図である。
【図１２】第１従来例を示すブロック回路図である。
【図１３】第１従来例の動作波形図である。
【図１４】第２従来例を示すブロック回路図である。
【図１５】コマンド真理値表を示す説明図である。
【図１６】入力回路を示す回路図である。
【図１７】コマンドラッチ部を示す回路図である。
【図１８】ＤＰＤモード制御部を示す回路図である。
【図１９】第２従来例の動作波形図である。
【図２０】第２従来例を示すブロック回路図である。
【符号の説明】
４内部電源発生回路
５内部回路
１８ａ，７６ａ入力制御部
１８ｂ，７６ｂ出力部
４１論理回路としてのアンド回路
６１半導体装置
６２第１入力回路
６３第２入力回路
６５第１モード制御回路
６６第２モード制御回路
６８第１コマンドラッチ部
６９第１パワーダウンモード制御部としての第１ＤＰＤモード制御部
６９ａ第１論理部
６９ｂ第２論理部
７１第２コマンドラッチ部
７２第２パワーダウンモード制御部としての第２ＤＰＤモード制御部
７４レベルシフト回路
ＣＫＥ，／ＲＡＳ，／ＣＡＳ，／ＷＥ，／ＣＳ制御信号
ＣＬＫ制御信号としてのクロック信号
ＤＰＤＥＮエントリコマンド
ＤＰＤＥＸ解除コマンド
ＩＮＴＣＬＫ１，ＩＮＴＣＬＫ２内部クロック信号
ＩＮＴＤＰＤ１第１パワーダウンモード信号
ＩＮＴＤＰＤ２第２パワーダウンモード信号
ＶＥＸＴ第１電圧としての外部電源電圧
ＶＩＮＴ第２電圧としての内部電源電圧[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a semiconductor device that includes an internal power supply generation circuit and stops generation of an internal power supply voltage in the internal power supply generation circuit in a power down mode.
[0002]
An internal power supply generation circuit mounted on a semiconductor device (LSI) generates an internal power supply voltage different from the voltage of the external power supply based on the supply of the external power supply and supplies the internal power supply voltage to the internal circuit. Semiconductor devices used for portable devices that operate on batteries are required to reduce current consumption during standby, and therefore have been put into practical use having a power-down function that deactivates an internal power supply generation circuit. There is a need for a technique for further reducing current consumption when the internal power generation circuit is inactive (in power-down mode).
[0003]
[Prior art]
Conventionally, as a specific method for reducing current in a semiconductor device, a method of deactivating an internal power supply generation circuit during standby and setting an internal power supply voltage that is an output voltage of the internal power supply generation circuit to a voltage lower than an external power supply voltage In addition, a method of cutting off a power supply path to which an external power supply voltage is supplied is known (see, for example, Patent Document 1 and Patent Document 2).
[0004]
Although the tailing current flows in the internal power generation circuit and the semiconductor transistors constituting the internal circuit due to the subthreshold characteristics, the tailing current is reduced by the above method, and the current consumption during standby of the semiconductor device is minimized. Is done. At this time, the internal circuit to which the internal power supply voltage is supplied enters an operation stop state or an operation cannot be guaranteed. In this specification, an operation mode that minimizes current consumption in a semiconductor device is referred to as a deep power down mode (DPD mode).
[0005]
A circuit configuration for shifting from the normal mode to the DPD mode in the conventional semiconductor device will be described below.
FIG. 12 shows a block circuit diagram of the semiconductor device 1 of the first conventional example, and FIG. 13 shows an operation waveform diagram thereof.
[0006]
That is, in the semiconductor device 1, the mode control signal (chip enable signal) CE is input to the input circuit 2, and the output signal of the input circuit 2 is input to the DPD mode control circuit 3. The DPD mode control circuit 3 generates a power down mode signal INTDPD based on the mode control signal CE, and inputs the power down mode signal INTDPD to the internal power generation circuit 4.
[0007]
Specifically, as shown in FIG. 13, when mode control signal CE changes from H level to L level at time t1, power down mode signal INTDPD is inverted from L level to H level. Thereafter, when the mode control signal CE changes from L level to H level at time t2, the power down mode signal INTDPD is inverted from H level to L level.
[0008]
Thus, when the power down mode signal INTDPD becomes H level, the operation mode of the semiconductor device 1 becomes the DPD mode, and the voltage generation operation in the internal power generation circuit 4 is stopped. As a result, the internal power supply voltage VINT supplied from the internal power supply generation circuit 4 to the internal circuit 5 is lowered to a low potential level (for example, the ground potential level).
[0009]
Further, after time t2, the power down mode signal INTDPD becomes L level, the internal power generation circuit 4 is activated and the voltage generation operation is restarted, so that the internal power supply voltage VINT increases. The operation mode of the semiconductor device 1 returns to the normal mode at time t3 when the internal power supply voltage VINT reaches a predetermined voltage value.
[0010]
In this semiconductor device 1, since the entry to and release from the DPD mode are performed based on the mode control signal CE, the input circuit 2 and the DPD mode control circuit 3 can be configured easily.
[0011]
FIG. 14 is a block circuit diagram of a semiconductor device (specifically, a synchronous DRAM: SDRAM) 11 of a second conventional example. In this semiconductor device 11, the number of terminals of the mode control terminal 11a used for entering the DPD mode and the mode control terminal 11a used for releasing the DPD mode are different.
[0012]
More specifically, the semiconductor device 11 includes a clock signal CLK and various control signals (clock enable signal CKE, chip select signal / CS, row address strobe signal / RAS, column address strobe signal / CAS, etc.) from a plurality of mode control terminals 11a. Write enable signal / WE) is input. These signals are input to the mode control circuit 13 via the input circuit 12. The mode control circuit 13 recognizes various commands required from the outside of the apparatus by combining the logic levels of the control signals CKE, / CS, / RAS, / CAS, / WE, and internally stores the mode signal corresponding to the command. The power is output to the power generation circuit 4 and the internal circuit 5. The mode signal includes a power down mode signal INTDPD, and the power down mode signal INTDPD is input to the internal power generation circuit 4 and the input circuit 12.
[0013]
FIG. 15 shows a truth table of an entry command DPDEN for entering the DPD mode and a release command DPDEX for releasing the DPD mode.
[0014]
That is, the clock enable signal CKE is inverted from the H level to the L level, and at the timing of the rising edge of the clock signal CLK, the logic level of each control signal is / CS bar = L, / RAS = H, / CAS = When H, / WE = L, the entry command DPDEN is recognized. By this entry command DPDEN, the power down mode signal INTDPD becomes H level, and the operation mode of the semiconductor device 11 is shifted to the DPD mode.
[0015]
In addition, after the transition, the DPD mode is continued in a period in which the clock enable signal CKE is maintained at the L level. Further, when the clock enable signal CKE is inverted from the L level to the H level, the release command DPDEX is recognized in synchronization with the rising edge of the clock signal CLK. By this cancel command DPDEX, the power down mode signal INTDPD becomes L level and the DPD mode is canceled.
[0016]
Hereinafter, each circuit configuration of the semiconductor device 11 will be described.
FIG. 16 shows the input circuit 12. The input circuit 12 includes a plurality of buffer units 15, 16, 17, and 18. In the buffer unit 15, the clock enable signal CKE is input to the AND circuit 21, and the output signal of the AND circuit 21 is output as the control signal INTCKE via the buffer circuit 22.
[0017]
In the buffer unit 16, the clock signal CLK is input to the first input terminal of the AND circuit 23, and the first power down mode signal INTDPD 1 is input to the second input terminal of the AND circuit 23 via the inverter circuit 24. The output signal of the AND circuit 23 is output as the first internal clock signal INTCLK1 through the buffer circuit 25.
[0018]
In the buffer unit 17, the clock signal CLK is input to the first input terminal of the AND circuit 26, and the second power down mode signal INTDPD 2 is input to the second input terminal of the AND circuit 26 via the inverter circuit 27. The output signal of the AND circuit 26 is output as the second internal clock signal INTCLK2 through the buffer circuit 28.
[0019]
Further, in the buffer unit 18, the chip select signal / CS is input to the first input terminal of the AND circuit 29, and the second power down mode signal INTDPD 2 is input to the second input terminal of the AND circuit 29 via the inverter circuit 30. The The output signal of the AND circuit 29 is output as a control signal INTCS through the buffer circuit 31. The buffer units for other control signals / RAS, / CAS, / WE have the same configuration as the buffer unit 18 and are not shown. Further, an external power supply voltage VEXT is supplied as an operating voltage to each of the circuits 21 to 31 in the input circuit 12.
[0020]
The input circuit 12 configured as described above outputs a control signal INTCKE corresponding to the logic level of the clock enable signal CKE. Further, when the first and second power down mode signals INTDPD1 and INTDPD2 are at the L level, the internal clock signals INTCLK1 and INTCLK2 corresponding to the logic level of the clock signal CLK are output, and the control signal corresponding to the chip select signal / CS INTCS is output.
[0021]
Further, when the first power down mode signal INTDPD1 is at the H level, the logic level of the internal clock signal INTCLK1 is fixed at the L level, and when the second power down mode signal INTDPD2 is at the H level, the internal clock signal INTCLK2 and the control are controlled. The logic level of the signal INTCS or the like is fixed at the L level. That is, the H-level power down mode signals INTDPD1 and INTDPD2 deactivate the buffers 16 to 18 in the input circuit 12, and the circuit operation is stopped. As a result, current consumption in the input circuit 12 and the mode control circuit 13 operating with the output signal is reduced.
[0022]
Incidentally, Patent Document 3 and Patent Document 4 disclose semiconductor memory devices in which current consumption is reduced by stopping the operation of a buffer circuit for inputting a control signal and a clock signal.
[0023]
Next, a specific configuration of the mode control circuit 13 will be described.
The mode control circuit 13 includes a command latch unit 33 shown in FIG. 17 and a DPD mode control unit 34 shown in FIG.
[0024]
As shown in FIG. 17, the command latch unit 33 is provided with a plurality of flip-flops (SFF) 35 to 39. The SFF 35 latches the control signal INTCKE in synchronization with the first internal clock signal INTCLK1, outputs the latched control signal INTCKE as the synchronization control signal INTCKEQ, and also synchronizes the control signal INTCKEQB in which the logic level of the control signal INTCKE is inverted. Is output.
[0025]
The SFF 36 latches the control signal INTCS in synchronization with the second internal clock signal INTCLK2, outputs the latched control signal INTCS as the synchronization control signal INTCSQ, and also synchronizes the control signal INTCSQB obtained by inverting the logic level of the control signal INTCS. Is output.
[0026]
The other SFFs 37, 38 and 39 also latch the control signals INTRAS, INTCAS and INTWE in synchronization with the second internal clock signal INTCLK2 in the same manner as the SFF 36. Each of the SFFs 37 to 39 outputs a synchronization control signal INTRASQ, INTRASQB, INTCASQ, INTCASQB, INTWEQ, INTWEQB corresponding to the latched control signals INTRAS, INTCAS, INTWE.
[0027]
In the command latch unit 33, the external power supply voltage VEXT is supplied to the power supply terminals of the SFFs 35 to 39, and the reset signal CLR is input to the reset terminal.
[0028]
As shown in FIG. 18, the synchronization control signals INTCKEQB, INTCSQB, INTRASQ, INTCASQ, and INTWEQB from the command latch unit 33 are input to the AND circuit 41 in the DPD mode control unit 34. The output signal of the AND circuit 41 is input to the first input terminal of the AND circuit 42 and also input to the second input terminal of the AND circuit 42 via the buffer circuit 43 and the inverter circuit 44.
[0029]
Here, when each of the synchronization control signals INTCKEQB, INTCSQB, INTRASQ, INTCASQ, INTWEQB becomes H level and the output signal of the AND circuit 41 is inverted from L level to H level, the AND circuit 42 outputs a pulse-like entry signal INTDPDEN. Is output. This entry signal INTDPDEN is input to a latch unit 45 including two NOR circuits 45a and 45b.
[0030]
In the DPD mode control unit 34, the control signal INTCKE from the input circuit 12 is input to the first input terminal of the AND circuit 46, and the second input of the AND circuit 46 via the buffer circuit 47 and the inverter circuit 48. Input to the terminal. Therefore, when the control signal INTCKE is inverted from the L level to the H level, the AND circuit 46 outputs the pulsed release signal INTDPDEX. The release signal INTDPDEX is input to the latch unit 45.
[0031]
Specifically, in the latch unit 45, the output signal of the NOR circuit 45b is input to the first input terminal of the NOR circuit 45a, and the entry signal INTDPDEN is input to the second input terminal of the NOR circuit 45a. The release signal INTDPDEX is input to the first input terminal of the NOR circuit 45b, and the inverted signal CLRB of the reset signal CLR is input to the second input terminal of the NOR circuit 45b. Further, the output signal of the NOR circuit 45a is input to the third input terminal of the NOR circuit 45b. The output signal of the NOR circuit 45b is output as the first power down mode signal INTDPD1.
[0032]
Further, the DPD mode control unit 34 includes a flip-flop (SFF) 51 for generating the second power down mode signal INTDPD2. A clock signal INTCLK1B obtained by inverting the first internal clock signal INTCLK1 through the inverter circuit 52 is input to the clock terminal of the SFF 51. The SFF 51 latches the control signal INTCKEQ from the command latch unit 33 in synchronization with the clock signal INTCLK1B, and outputs a second power down mode signal INTDPD2 in which the logic level of the control signal INTCKEQ is inverted.
[0033]
FIG. 19 is a waveform diagram illustrating an operation example of the semiconductor device 11. In this operation example, an entry command DPDEN in the DPD mode is issued at time t11, and a release command DPDEX is issued at time t12.
[0034]
That is, at time t11, the control signals INTCKEQB, INTCSQB, INTRASQB, INTCASQ, INTWEQB input to the AND circuit 41 of the DPD mode control unit 34 become H level, and the AND circuit 42 outputs the pulsed entry signal INTDPDEN. The In response to the entry signal INTDPDEN, the output signal of the NOR circuit 45a becomes L level in the latch unit 45, and the first power down mode signal INTDPD1 output from the NOR circuit 45b is inverted from L level to H level.
[0035]
At time t <b> 11, the LFF control signal INTCKE from the input circuit 12 is latched in the SFF 35 of the command latch unit 33. In the SFF 51 of the mode control unit 34, the L level synchronization control signal INTCKEQ is latched at the falling edge of the internal clock signal INTCLK1 (the rising edge of the clock signal INTCLK1B). As a result, the second power down mode signal INTDPD2 output from the SFF 51 is inverted from the L level to the H level.
[0036]
In the semiconductor device 11, when the H-level first power down mode signal INTDPD1 is input to the internal power generation circuit 4, the internal power generation circuit 4 is deactivated. That is, the generation operation of the internal power supply voltage VINT in the internal power supply generation circuit 4 is stopped. Therefore, internal power supply voltage VINT gradually decreases until it reaches a low potential level (ground potential level).
[0037]
At this time, in the input circuit 12, the first internal clock signal INTCLK1 is fixed at the L level by the H-level first power down mode signal INTDPD1. Further, the second internal clock signal INTCLK2 and the control signals INTCS, INTRAS, INTCAS, INTWE are fixed to the L level by the second power down mode signal INTDPD2 of the H level.
[0038]
As described above, the operation mode of the semiconductor device 11 is shifted to the DPD mode, so that current consumption in the input circuit 12 and the internal circuit 5 is reduced.
Thereafter, when the clock enable signal CKE is inverted from the L level to the H level, the control signal INTCKE output from the input circuit 12 is inverted from the L level to the H level. By inverting this control signal INTCKE, a pulse-like release signal INTDPDEX is output from the AND circuit 46 in the DPD mode control unit 34. In response to the release signal INTDPDEX, the first power down mode signal INTDPD1 output from the latch unit 45 (the NOR circuit 45b) is inverted from the H level to the L level.
[0039]
Therefore, after time t12, the buffer unit 16 of the input circuit 12 is activated and the internal clock signal INTCLK1 corresponding to the logic level of the clock signal CLK is output. The SFF 35 of the command latch unit 33 latches the H level control signal INTCKE in synchronization with the clock signal INTCLK1. Then, the SFF 51 of the DPD mode control unit 34 latches the H-level synchronization control signal INTCKKEQ at the falling edge of the internal clock signal INTCLK1 (the rising edge of the clock signal INTCLK1B).
[0040]
As a result, the second power down mode signal INTDPD2 output from the SFF 51 is inverted from the H level to the L level, the buffer unit 17 of the input circuit 12 is activated, and the internal clock signal INTCLK2 corresponding to the logic level of the clock signal CLK. Will be output. Further, when the second power down mode signal INTDPD2 becomes L level, a signal corresponding to the logic level of each control signal is output from the input circuit 12, and the command latch unit 33 inputs in synchronization with the internal clock signal INTCLK2. The control signal output from the circuit 12 is latched.
[0041]
Accordingly, in the semiconductor device 11, at the end time t13 of the internal power supply restart period (the period until the internal power supply voltage VINT reaches a predetermined voltage value and stabilizes), a predetermined command for shifting to the normal mode is issued. Recognition is possible.
[0042]
[Patent Document 1]
JP 2002-170383 A
[0043]
[Patent Document 2]
JP 2002-305245 A
[0044]
[Patent Document 3]
Japanese Patent Laid-Open No. 11-16349
[0045]
[Patent Document 4]
JP-A-11-66849
[0046]
[Problems to be solved by the invention]
By the way, in the semiconductor device 11 of the second conventional example, the number of control terminals 11a used for recognizing the entry command DPDEN to the DPD mode and the release command DPDEX is the number of terminals for the entry command DPDEN. There are more. The control terminal 11a for the release command DPDEX is used in common with the entry command DPDEN. The circuit (input circuit 12 and mode control circuit 13) used to recognize these commands DPDEN and DPDEX is always supplied with the external power supply voltage VEXT.
[0047]
The only functional requirement in the DPD mode in the semiconductor device 11 is to continue the DPD mode or to recognize the release command DPDEX. That is, when the semiconductor device 11 is operating in the DPD mode, only a circuit for recognizing the release command DPDEX needs to be operated. However, in the semiconductor device 11, since the external power supply voltage VEXT is also supplied to a circuit that is not necessary for recognizing the release command DPDEX, a tailing current flows through the circuit.
[0048]
As shown in FIG. 20, in the semiconductor device 11, the address ADD and data DQ input from the outside are taken into the internal circuit 5 through the input circuit 14. Since the semiconductor device 11 does not need to input an address ADD or data DQ in the DPD mode, the current consumption can be reduced by supplying the internal power supply voltage VINT to the input circuit 14. In this case, when shifting from the DPD mode to the normal mode, a signal (an output signal of the mode control circuit 13) generated based on the external power supply voltage VEXT and a signal (address) generated based on the internal power supply voltage VINT. Timing skew occurs with ADD and data DQ). Therefore, there is a concern that the timing adjustment of each signal is difficult and the internal circuit 5 does not operate normally.
[0049]
The present invention has been made to solve the above-described problems, and an object of the present invention is to provide a semiconductor device capable of reducing current consumption in the power-down mode and a control method thereof.
[0050]
[Means for Solving the Problems]
  Claims 1 and 12According to the described invention, the first input circuit has an entry command for entering the power down mode.Control signal required to recognizeAnd release command to release power down modeOf the control signals necessary to recognizecommandCommon systemThe control signal is input, and the output signal of the first input circuit is input to the first mode control circuit. A control signal necessary for recognizing the entry command and unnecessary for recognizing the release command is input to the second input circuit, and an output signal of the second input circuit is input to the second mode control circuit. Entered. A first voltage is supplied to the first input circuit and the first mode control circuit, and a second voltage is supplied to the second input circuit and the second mode control circuit.Further, the first mode control circuit outputs a synchronization control signal to the second mode control circuit in response to the output signal of the first input circuit, and the second mode control circuit receives the synchronization control signal input from the first mode control circuit. The entry command is determined in synchronization with.In this case, since the second voltage is supplied to circuits unnecessary for recognizing the release command (second input circuit and second mode control circuit), the second voltage of the internal power generation circuit is reduced in the power down mode. By stopping the generation, the tailing current in the second input circuit and the second mode control circuit is reduced. In the power down mode, since the first voltage is supplied to the first input circuit and the first mode control circuit, the cancel command is recognized by these circuits, and the power down mode is canceled. Thereby, the generation of the second voltage in the internal power generation circuit is resumed. In this way, it is possible to further reduce current consumption in the power down mode.
[0051]
According to the second aspect of the present invention, since the external power supply voltage is supplied as the first voltage to the first input circuit and the first mode control circuit, the second voltage of the internal power generation circuit is reduced in the power down mode. Even when the generation is stopped, the first input circuit and the first mode control circuit are operated by the supply of the external power supply voltage. The power down mode cancel command is recognized by these circuit operations.
[0052]
According to a third aspect of the present invention, the first mode control circuit includes a first command latch unit and a first power down mode control unit. The first command latch unit latches the output signal of the first input circuit in synchronization with the clock signal, and the output signal of the command latch unit is input to the first power down mode control unit.
[0053]
According to a fourth aspect of the present invention, the first power down mode control unit includes a first logic unit, and the first logic unit includes an output signal of the first input circuit and an output signal of the second mode control circuit. And the first power down mode signal is output from the first logic unit based on these signals.
[0054]
According to the fifth aspect of the present invention, the first power down mode control unit includes the second logic unit, and the clock signal and the output signal of the first command latch unit are input to the second logic unit. A second power down mode signal is output based on the signal.
[0055]
According to a sixth aspect of the present invention, the second mode control circuit includes a second command latch unit and a second power down mode control unit. The second command latch unit latches the output signal of the second input circuit in synchronization with the clock signal, and the output signal of the command latch unit is input to the second power down mode control unit.
[0056]
According to the seventh aspect of the present invention, the second power down mode control unit includes the level shift circuit, and the input signal is converted from the second voltage to the voltage level of the first voltage and output. The signal level-converted by the level shift circuit is input to the first mode control circuit as an output signal of the second mode control circuit, and the first power down mode signal is activated.
[0057]
  According to the invention described in claim 8, the second input circuit includes an input control unit and an output unit, the first voltage is supplied to the input control unit, and the second voltage is supplied to the output unit. .
According to the invention described in claim 9, the input control unit includes a plurality of stages of elements for transmitting the input signal, and the first voltage is supplied to the elements from the input side to the even-numbered stages.
According to the invention described in claim 10, the input control unit includes a plurality of elements for transmitting the input signal, and the first voltage is supplied to the elements from the input side to the odd-numbered stages.
  Claim11According to the described invention, in the internal power generation circuit, the second voltage different from the voltage is generated based on the first voltage, and the second voltage is supplied to the internal circuit. AndThe first voltage andThe entry command of the power down mode is recognized by the operation of the circuit to which the second voltage is supplied, and the power down mode signal is activated. The generation of the second voltage in the internal power generation circuit is stopped by this power down mode signal. Further, the power down mode release command is recognized by the operation of the circuit to which the first voltage is supplied, and the power down mode signal is deactivated. Thereby, the generation of the second voltage in the internal power generation circuit is resumed. In this way, it is possible to further reduce current consumption in the power down mode.
[0058]
DETAILED DESCRIPTION OF THE INVENTION
DESCRIPTION OF EXEMPLARY EMBODIMENTS Hereinafter, an embodiment of the invention will be described with reference to the drawings.
FIG. 1 shows a semiconductor device 61 of this embodiment (specifically, a synchronous DRAM: SDRAM).
[0059]
The semiconductor device 61 includes first to third input circuits 62 to 64, first and second mode control circuits 65 and 66, an internal power generation circuit 4, and an internal circuit 5. In the semiconductor device 61 of this embodiment, the internal power generation circuit 4 and the internal circuit 5 have the same configuration as the semiconductor device 11 of the second conventional example shown in FIG.
[0060]
In the semiconductor device 61, the clock enable signal CKE and the clock signal CLK from the outside are input to the first input circuit 62 via the mode control terminal 61a. The output signal of the first input circuit 62 is input to the first mode control circuit 65. In addition, a row address strobe signal / RAS, a column address strobe signal / CAS, a write enable signal / WE, and a chip select signal / CS are input to the second input circuit 63 via a mode control terminal 61b. The output signal of the second input circuit 63 is input to the second mode control circuit 66. Further, the address ADD and the data DQ are input to the third input circuit 64, and the output signal of the third input circuit 64 is input to the internal circuit 5.
[0061]
In the present embodiment, the clock enable signal CKE and the clock signal CLK input to the first input circuit 62 are control signals necessary for recognizing both the entry command DPDEN and the release command DPDEX in the DPD mode ( FIG. 15). The control signals / RAS, / CAS, / WE, / CS input to the second input circuit 63 are necessary for recognizing the entry command DPDEN and are unnecessary for recognizing the release command DPDEX. Signal (see FIG. 15).
[0062]
FIG. 2 shows the first input circuit 62. The first input circuit 62 includes two buffer units 15 and 16. The buffer unit 15 includes an AND circuit 21 and a buffer circuit 22, and the buffer unit 16 includes an AND circuit 23, an inverter circuit 24, and a buffer circuit 25. The configuration of each of the buffer units 15 and 16 is the same as that of the buffer units 15 and 16 of the conventional input circuit 12 shown in FIG. VEXT is supplied.
[0063]
FIG. 3 shows the second input circuit 63. The second input circuit 63 includes buffer units 17 and 18. The buffer unit 17 includes an AND circuit 26, an inverter circuit 27, and a buffer circuit 28, and the buffer unit 18 includes an AND circuit 29, an inverter circuit 30, and a buffer circuit 31. The configurations of the buffer units 17 and 18 are the same as the buffer units 17 and 18 of the conventional input circuit 12 shown in FIG. However, the external input power supply voltage VEXT is supplied to the conventional input circuit 12 (power supply terminals of the circuits 26 to 31), whereas the second input circuit 63 (power supply terminals of the circuits 26 to 31) of the present embodiment. Is supplied with an internal power supply voltage VINT.
[0064]
FIG. 4 shows the first mode control circuit 65. The first mode control circuit 65 includes a first command latch unit 68 and a first DPD mode control unit 69. The first internal clock signal INTCLK 1 and the control signal INTCKE are input to the first command latch unit 68 from the first input circuit 62. The first DPD mode control unit 69 receives the output signal (entry signal) INTDPDEN of the second mode control circuit 66 in addition to the first internal clock signal INTCLK1 and the control signal INTCKE.
[0065]
The first command latch unit 68 is provided with a flip-flop (SFF) 35. The SFF 35 latches the control signal INTCKE in synchronization with the first internal clock signal INTCLK1, outputs the latched control signal INTCKE as the synchronization control signal INTCKEQ, and also synchronizes the control signal INTCKEQB in which the logic level of the control signal INTCKE is inverted. Is output. An external power supply voltage VEXT is supplied to the power supply terminal of the SFF 35, and a reset signal CLR is input to the reset terminal.
[0066]
The first DPD mode control unit 69 includes a first logic unit 69a that outputs a first power down mode signal INTDPD1 and a second logic unit 69b that outputs a second power down mode signal INTDPD2.
[0067]
Specifically, in the first logic unit 69 a, the control signal INTCKE is input to the first input terminal of the AND circuit 46 and also input to the second input terminal of the AND circuit 46 via the buffer circuit 47 and the inverter circuit 48. ing. Therefore, when the control signal INTCKE is inverted from the L level to the H level, the AND circuit 46 outputs the pulsed release signal INTDPDEX. The release signal INTDPDEX is input to the latch unit 45.
[0068]
The latch unit 45 includes two NOR circuits 45a and 45b. The output signal of the NOR circuit 45b is input to the first input terminal of the NOR circuit 45a, and the entry signal INTDPDEN is input to the second input terminal of the NOR circuit 45a. The release signal INTDPDEX is input to the first input terminal of the NOR circuit 45b, and the inverted signal CLRB of the reset signal CLR is input to the second input terminal of the NOR circuit 45b. Further, the output signal of the NOR circuit 45a is input to the third input terminal of the NOR circuit 45b, and the output signal of the NOR circuit 45b is output as the first power down mode signal INTDPD1.
[0069]
The second logic unit 69b is provided with a flip-flop (SFF) 51 and inverter circuits 52 and 53. A clock signal INTCLK1B obtained by inverting the first internal clock signal INTCLK1 via the inverter circuit 52 is input to the clock terminal of the SFF 51, and an inverted version obtained by inverting the reset signal CLR via the inverter circuit 53 to the set terminal of the SFF 51. The signal CLRB is input. The SFF 51 latches the control signal INTCKEQ in synchronization with the clock signal INTCLK1B, and outputs a second power down mode signal INTDPD2 in which the logic level of the control signal INTCKEQ is inverted.
[0070]
The external power supply voltage VEXT is supplied to the first mode control circuit 65 (the power supply terminals of the circuits constituting the first command latch unit 68 and the first DPD mode control unit 69).
[0071]
FIG. 5 shows the second mode control circuit 66. The second mode control circuit 66 includes a second command latch unit 71, a second DPD mode control unit 72, and another mode control unit 73.
[0072]
The second command latch unit 71 is provided with a plurality of flip-flops (SFF) 36 to 39, and each of the SFFs 36 to 39 receives the second internal clock signal INTCLK 2 and the control signals INTCS and INTRAS from the second input circuit 63. , INTCAS, INTWE.
[0073]
The SFF 36 latches the control signal INTCS in synchronization with the second internal clock signal INTCLK2, outputs the latched control signal INTCS as the synchronization control signal INTCSQ, and also synchronizes the control signal INTCSQB obtained by inverting the logic level of the control signal INTCS. Is output.
[0074]
The other SFFs 37, 38, 39 also latch the control signals INTRAS, INTCAS, INTWE in synchronization with the second internal clock signal INTCLK2, similarly to the SFF 36. Each of the SFFs 37 to 39 outputs a synchronization control signal INTRASQ, INTRASQB, INTCASQ, INTCASQB, INTWEQ, INTWEQB corresponding to the latched control signals INTRAS, INTCAS, INTWE.
[0075]
In the second command latch unit 71, the internal power supply voltage VINT is supplied to the power supply terminals of the SFFs 36 to 39, and the reset signal INTCLR is input to the reset terminal. The reset signal INTCLR is a power-on reset signal that becomes L level when the internal power supply voltage VINT is equal to or lower than a predetermined voltage value and becomes H level when the internal power supply voltage VINT exceeds a predetermined voltage value.
[0076]
The second DPD mode control unit 72 receives the synchronization control signals from the first and second command latch units 68 and 71, and recognizes the entry command DPDEN in the DPD mode based on these input signals. The other mode control unit 73 recognizes various commands in the normal mode (for example, a mode register set command, a precharge command, etc.) based on each synchronization control signal.
[0077]
Specifically, the second DPD mode control unit 72 includes AND circuits 41 and 42, a buffer circuit 43, an inverter circuit 44, and a level shift circuit 74. The AND circuit 41 receives the synchronization control signal INTCKEQB from the first command latch unit 68 and receives the synchronization control signals INTCSQB, INTRASQ, INTCASQ, and INTWEQB from the second command latch unit 71. The output signal of the AND circuit 41 is input to the first input terminal of the AND circuit 42 and also input to the second input terminal of the AND circuit 42 via the buffer circuit 43 and the inverter circuit 44.
[0078]
Here, when each of the synchronization control signals INTCKEQB, INTCSQB, INTRASQ, INTCASQ, INTWEQB becomes H level and the output signal of the AND circuit 41 is inverted from L level to H level, the pulse signal P1 is output from the AND circuit 42. The
[0079]
The internal power supply voltage VINT is supplied to the power supply terminals of the circuits 41 to 44 in the second DPD mode control unit 72. Therefore, the pulse signal P1 output from the AND circuit 42 is a signal that swings at the voltage level of the internal power supply voltage VINT. The pulse signal P1 is converted into a pulse signal having the voltage level of the external power supply voltage VEXT in the level shift circuit 74, and is output as the entry signal INTDPDEN.
[0080]
FIG. 6 shows the level shift circuit 74. The level shift circuit 74 includes a NOR circuit 75, a plurality of NMOS transistors Tn1, Tn2, Tn3, and PMOS transistors Tp1, Tp2, Tp3, Tp4. In the level shift circuit 74, PMOS transistors Tp1 and Tp2 and NMOS transistor Tn1 are connected in series, and PMOS transistors Tp3 and Tp4 and NMOS transistor Tn2 are connected in series.
[0081]
An external power supply voltage VEXT is supplied to the source of the PMOS transistor Tp1, and the gate of the transistor Tp1 is connected to a connection portion between the PMOS transistor Tp4 and the NMOS transistor Tn2. An external power supply voltage VEXT is supplied to the source of the PMOS transistor Tp3, and the gate of the transistor Tp3 is connected to a connection portion between the PMOS transistor Tp2 and the NMOS transistor Tn1. The sources of the NMOS transistors Tn1 and Tn2 are grounded. The drain of the NMOS transistor Tn3 is connected to the connection part between the PMOS transistor Tp2 and the NMOS transistor Tn1, and the source of the transistor Tn3 is connected to the ground.
[0082]
The pulse signal P1 from the AND circuit 42 is input to the gates of the PMOS transistor Tp2 and the NMOS transistor Tn1, and the output signal of the NOR circuit 75 is input to the gates of the PMOS transistor Tp4 and the NMOS transistor Tn2. In the NOR circuit 75, the pulse signal P1 is input to the first input terminal, and the control signal INTDPD3 is input to the second input terminal. The control signal INTDPD3 is input to the gate of the NMOS transistor Tn3.
[0083]
The level shift circuit 74 is activated by an L level control signal INTDPD3. At the time of activation, the transistors Tn1, Tn2, Tp1 to Tp4 are turned on / off in accordance with the pulse signal P1, so that the potential level of the connection portion between the PMOS transistor Tp4 and the NMOS transistor Tn2 changes. Due to the potential change of the connection portion, a pulse-like entry signal INTDPDEN is output that has an amplitude at the external power supply voltage VEXT.
[0084]
Next, the operation of the semiconductor device 61 in this embodiment will be described.
FIG. 7 is a waveform diagram showing an operation example of the semiconductor device 61. In this operation example, an entry command DPDEN in the DPD mode is issued at time t11, and a release command DPDEX is issued at time t12.
[0085]
That is, at time t 11, the control signals INTCKEQB, INTCSQB, INTRASQ, INTCASQ, INTWEQB input to the AND circuit 41 of the second DPD mode control unit 72 become H level, and the pulses are passed through the AND circuit 42 and the level shift circuit 74. -Like entry signal INTDPDEN is output. The entry signal INTDPDEN is input to the first DPD mode control unit 69 of the first mode control circuit 65, and the first power down mode signal INTDPD1 output from the first DPD mode control unit 69 is inverted from L level to H level ( Activated).
[0086]
At time t11, the SFF 35 of the first command latch unit 68 latches the L level control signal INTCKE in synchronization with the internal clock signal INTCLK1. In the SFF 51 of the second logic unit 69b in the first DPD mode control unit 69, the L level synchronization control signal INTCKEQ output from the SFF 35 is latched at the falling edge of the internal clock signal INTCLK1 (the rising edge of the clock signal INTCLK1B). Is done. As a result, the second power down mode signal INTDPD2 output from the SFF 51 is inverted from the L level to the H level.
[0087]
In the semiconductor device 61, when the first power down mode signal INTDPD1 at H level is input to the internal power generation circuit 4, the internal power generation circuit 4 is inactivated. That is, the generation operation of the internal power supply voltage VINT in the internal power supply generation circuit 4 is stopped. Therefore, internal power supply voltage VINT gradually decreases until it reaches a low potential level (ground potential level).
[0088]
At this time, in the first input circuit 62, the first internal clock signal INTCLK1 is fixed at the L level by the first power down mode signal INTDPD1 at the H level. Further, in the second input circuit 63, the second internal clock signal INTCLK2 and the control signals INTCS, INTRAS, INTCAS, INTWE are fixed to the L level by the H-level second power down mode signal INTDPD2.
[0089]
As described above, by shifting the semiconductor device 61 to the DPD mode, current consumption in the semiconductor device 61 is reduced. That is, in the DPD mode, the internal power supply voltage VINT is lowered to a low potential level, so that each circuit operating with the internal power supply voltage VINT (the internal circuit 5, the second input circuit 63, the third input circuit 64, and the second circuit) Current consumption in the two-mode control circuit 66) is reduced. In the first and second input circuits 62 and 63, the internal clock signals INTCLK1 and INTCLK2, the control signal INTCS, etc. are fixed at the L level, so that the input circuits 62 and 63 and the mode control circuits 65 and 66 Current consumption is reduced.
[0090]
Even during the period when the semiconductor device 11 is operating in the DPD mode, the first input circuit 62 and the first mode control circuit 65 are activated by the supply of the external power supply voltage VEXT.
[0091]
Here, when the clock enable signal CKE is inverted from the L level to the H level, the control signal INTCKE output from the first input circuit 62 is inverted from the L level to the H level. At this time, the first DPD mode control unit 69 outputs a pulse-like release signal INTDPDEX from the AND circuit 46 of the first logic unit 69a. Then, by the release signal INTDPDEX, the first power down mode signal INTDPD1 output from the latch unit 45 (NOR circuit 45a) is inverted from H level to L level.
[0092]
Therefore, after time t12, the first internal clock signal INTCLK1 corresponding to the logic level of the clock signal CLK is output from the first input circuit 62. In addition, the SFF 35 of the first command latch unit 68 latches the H-level control signal INTCKE output from the first input circuit 62 in synchronization with the clock signal INTCLK1. In the SFF 51 of the first DPD mode control unit 69 (second logic unit 69b), the H level synchronization control signal INTCKEQ output from the SFF 35 is output at the falling edge of the internal clock signal INTCLK1 (the rising edge of the clock signal INTCLK1B). Latched.
[0093]
As a result, the second power down mode signal INTDPD2 output from the second logic unit 69b (SFF51) is inverted (inactivated) from the H level to the L level, and the second input circuit 63 receives the logic level of the clock signal CLK. The second internal clock signal INTCLK2 corresponding to the signal is output. Further, when the second power down mode signal INTDPD2 becomes L level, signals corresponding to the respective control signals are output from the second input circuit 63, and the second command latch unit 71 outputs the output of the second input circuit 63. The signal is latched in synchronization with the internal clock signal INTCLK2.
[0094]
Accordingly, in the semiconductor device 61, at the end time t13 of the restart period of the internal power supply (the period until the internal power supply voltage VINT reaches a predetermined voltage value and stabilizes), a predetermined command for shifting to the normal mode Can be recognized.
[0095]
As described above, according to the above embodiment, the following effects can be obtained.
(1) In the semiconductor device 61, an internal power supply voltage VINT is supplied to circuits unnecessary for recognizing the release command DPDEX, that is, the second input circuit 63 and the second mode control circuit 66. In the DPD mode, the generation of the internal power supply voltage in the internal power supply generation circuit 4 is stopped, so that the tailing current in the second input circuit 63 and the second mode control circuit 66 can be reduced.
[0096]
Further, since the external power supply voltage VEXT is supplied to the first input circuit 62 and the first mode control circuit 65 in the DPD mode, the DPD mode can be canceled by recognizing the cancellation command by the circuits 62 and 65. it can. Thereby, generation of internal power supply voltage VINT in internal power supply generation circuit 4 is resumed.
[0097]
(2) Among various control signals input from the outside, the control signals / CS, / RAS, / CAS, / WE are generated by the second input circuit 63 and the second mode control circuit 66 operated by the internal power supply voltage VINT. Is transmitted to the internal circuit 5. Therefore, there is no timing skew between the address ADD and data DQ input via the third input circuit 64 and the control signals / CS, / RAS, / CAS, / WE. As a result, malfunction in the semiconductor device 61 can be prevented.
[0098]
(3) The circuit operation of the buffer unit 16 in the first input circuit 62 is stopped by the first power down mode signal INTDPD1 at the H level, and the first internal clock signal INTCLK1 is fixed at the L level. Further, the circuit operation of the buffer units 17 and 18 in the second input circuit 63 is stopped by the second power down mode signal INTDPD2 at the H level, and the second internal clock signal INTCLK2 and the control signal INTCS are fixed at the L level. . As a result, current consumption in the input circuits 62 and 63 and the mode control circuits 65 and 66 can be reduced.
[0099]
(4) The second DPD mode control unit 72 is provided with a level shift circuit 74 that shifts the level of the pulse signal P1 output from the AND circuit 42 from the internal power supply voltage VINT to the voltage level of the external power supply voltage VEXT. Then, the entry signal INTDPDEN which is an output signal of the level shift circuit 74 is input to the first DPD mode control unit 69 of the first mode control circuit 65. Thus, the first power down mode signal INTDPD1 can be reliably activated by the entry signal INTDPDEN that swings at the voltage level of the external power supply voltage VEXT.
[0100]
The above embodiment can be modified as follows.
In the above embodiment, the second input circuit 63 is configured to operate all the circuits 27 to 31 constituting the buffer units 17 and 18 with the internal power supply voltage VINT. In this case, there is a concern that the outputs of the buffer units 17 and 18 become unstable during the recovery of the internal power supply voltage VINT and the command is erroneously recognized.
[0101]
Below, the countermeasure example is demonstrated.
FIG. 8 shows the buffer unit 18 in the second input circuit 63. In the semiconductor device, since the AND circuit is formed of a NAND circuit and an inverter circuit, FIG. 8 shows a NAND circuit 26a and an inverter circuit 26b instead of the AND circuit 26 of FIG.
[0102]
As shown in FIG. 8, the buffer unit 18 is divided into an input control unit 18a and an output unit 18b. Then, the internal power supply voltage VINT supplied to each circuit 26a, 26b, 27 of the input control unit 18a is changed to the external power supply voltage VEXT as shown in FIG. In the buffer unit 18 shown in FIG. 9, when an H level control signal / CS is input, the control signal / CS is reliably transmitted via the NAND circuit 26a and the inverter circuit 26b operating at the external power supply voltage VEXT. .
[0103]
That is, in the second input circuit 63, a buffer portion to which an H level control signal is input during the recovery of the internal power supply voltage VINT has elements from the input side to the even-numbered stages (in FIG. 9, two-stage elements 26a). , 26b) is supplied with the external power supply voltage VEXT. With this configuration, the output signal of the input control unit 18a is reliably at the H level, and erroneous recognition of the command can be prevented.
[0104]
Next, a countermeasure example in the case where an L level control signal is input in the second input circuit 63 while the internal power supply voltage VINT is restored will be described.
As shown in FIG. 10, the buffer unit 76 constituting the second input circuit is divided into an input control unit 76 a composed of a NOR circuit 77 and an inverter circuit 78, and an output unit 76 b composed of a buffer circuit 79. Then, the internal power supply voltage VINT supplied to the NOR circuit 77 of the input control unit 76a is changed to the external power supply voltage VEXT as shown in FIG. In this buffer unit 76, when an L level control signal / CS is input while the internal power supply voltage VINT is restored, the output signal of the NAND circuit 26a operating at the external power supply voltage VEXT goes to the H level. Like the buffer unit 76, the external power supply voltage VEXT is supplied to the elements from the input side to the odd-numbered stages (in FIG. 11, the one-stage element 77), so that the output signal of the input control unit 76a is It becomes surely at the L level, and erroneous recognition of the command can be prevented.
[0105]
In the above embodiment, the first and second power down mode signals INTDPD1 and INTDPD2 are at the L level in the normal mode and the H level in the DPD mode, but the logic levels of the power down mode signals INTDPD1 and INTDPD2 are reversed logic. Also good. That is, the first and second power-down mode signals INTDPD1 and INTDPD2 may be inverted from the H level to the L level when shifting to the DPD mode. In this case, the inverter circuit 24 is omitted in the first input circuit 62, and the inverter circuits 27 and 30 are omitted in the second input circuit 63.
[0106]
In the first mode control circuit 65 of the above embodiment, the first and second power down mode signals INTDPD1 and INTDPD2 are output. However, the first mode control circuit 65 is configured to output one or more power down mode signals. Also good.
[0107]
In the above embodiment, the semiconductor device 61 is embodied in a clock synchronous semiconductor memory device (SDRAM), but may be embodied in other semiconductor devices.
[0108]
The various embodiments described above can be summarized as follows.
(Supplementary Note 1) An internal power generation circuit is provided that generates a first voltage and a second voltage different from the first voltage and supplies the second voltage to the internal circuit, and the internal power generation circuit operates in the power down mode. In a semiconductor device that deactivates the second voltage and stops generating the second voltage,
A first input circuit to which a control signal necessary for recognizing both an entry command for entering the power down mode and a release command for releasing the power down mode is input;
A first mode control circuit to which an output signal of the first input circuit is input;
A second input circuit to which a control signal necessary for recognizing the entry command and unnecessary for recognizing the release command is input;
A second mode control circuit to which an output signal of the second input circuit is input;
And a first voltage is supplied to the first input circuit and the first mode control circuit, and a second voltage is supplied to the second input circuit and the second mode control circuit. .
(Supplementary note 2) The semiconductor device according to supplementary note 1, wherein an external power supply voltage as the first voltage is supplied to the first input circuit and the first mode control circuit.
(Supplementary Note 3) The first mode control circuit includes a first command latch unit that latches an output signal of the first input circuit in synchronization with a clock signal, and a first power that receives an output signal of the command latch unit. The semiconductor device according to appendix 1 or 2, further comprising a down mode control unit.
(Supplementary Note 4) The first power down mode control unit receives the output signal of the first input circuit and the output signal of the second mode control circuit, and outputs the first power down mode signal based on these signals. 4. The semiconductor device according to appendix 3, further comprising a first logic unit for outputting.
(Supplementary note 5) The semiconductor device according to supplementary note 4, wherein an operation of the first input circuit is controlled based on the first power down mode signal.
(Supplementary Note 6) The first power down mode control unit includes a second logic unit that receives a clock signal and an output signal of the first command latch unit and outputs a second power down mode signal based on the signals. The semiconductor device according to appendix 3, wherein:
(Supplementary note 7) The semiconductor device according to supplementary note 6, wherein an operation of the second input circuit is controlled based on the second power down mode signal.
(Supplementary Note 8) The second mode control circuit includes a second command latch unit that latches an output signal of the second input circuit in synchronization with a clock signal, and a second power that receives an output signal of the command latch unit. The semiconductor device according to appendix 1, further comprising a down mode control unit.
(Supplementary note 9) The supplementary note 8, wherein the second command latch unit includes a plurality of flip-flop circuits provided corresponding to each of a plurality of output signals output from the second input circuit. Semiconductor device.
(Supplementary note 10) The semiconductor device according to supplementary note 9, wherein the second power down mode control unit includes a logic circuit to which output signals of the plurality of flip-flop circuits are input.
(Supplementary Note 11) The second power down mode control unit includes a level shift circuit that converts an input signal from a second voltage to a voltage level of the first voltage and outputs the voltage as an output signal of the second mode control circuit. 9. The semiconductor device according to appendix 8, wherein an output signal of a two-mode control circuit is input to the first mode control circuit to activate a first power down mode signal.
(Supplementary note 12) The semiconductor device according to Supplementary note 1, wherein the second input circuit includes an input control unit to which the first voltage is supplied and an output unit to which the second voltage is supplied.
(Supplementary note 13) The supplementary note 12, wherein the input control unit includes a plurality of elements for transmitting an input signal, and the first voltage is supplied to the elements from the input side to the even-numbered stages. The semiconductor device described.
(Supplementary note 14) The supplementary note 12 is characterized in that the input control unit includes a plurality of elements for transmitting an input signal, and the first voltage is supplied to the elements from the input side to the odd-numbered stages. The semiconductor device described.
(Supplementary Note 15) An internal power generation circuit is provided that generates a first voltage and a second voltage different from the first voltage and supplies the second voltage to the internal circuit, and the internal power generation circuit operates in the power down mode. A method of controlling a semiconductor device that deactivates the second voltage and stops the generation of the second voltage,
Recognizing the entry command of the power down mode by the operation of the circuit to which the second voltage is supplied, and activating the power down mode signal to stop the generation of the second voltage;
Recognizing a command to cancel the power-down mode by an operation of a circuit to which the first voltage is supplied, deactivating the power-down mode signal, and restarting generation of the second voltage;
A method for controlling a semiconductor device, comprising:
(Supplementary Note 16) The semiconductor device includes:
A first input circuit to which a control signal necessary for recognizing both an entry command for entering the power down mode and a release command for releasing the power down mode is input;
A first mode control circuit to which an output signal of the first input circuit is input;
A second input circuit to which a control signal necessary for recognizing the entry command and unnecessary for recognizing the release command is input;
A second mode control circuit to which an output signal of the second input circuit is input;
A first voltage is supplied to the first input circuit and the first mode control circuit, and a second voltage is supplied to the second input circuit and the second mode control circuit,
Recognizing the entry command by the operation of the second input circuit and the second mode control circuit, activating the power down mode signal to stop the generation of the second voltage;
16. The supplementary note 15, wherein the release command is recognized by operations of the first input circuit and the first mode control circuit, the power down mode signal is deactivated, and the generation of the second voltage is resumed. A method for controlling a semiconductor device.
(Supplementary Note 17) As an operation of the first mode control circuit, an output signal of the first input circuit and an output signal of the second mode control circuit are input to a first logic unit, and the first logic unit 18. The method of controlling a semiconductor device according to appendix 16, further comprising a step of outputting a first power down mode signal based on the signal.
(Supplementary note 18) The method for controlling a semiconductor device according to supplementary note 17, further comprising a step of controlling an operation of the first input circuit based on the first power down mode signal.
(Supplementary Note 19) The operation of the first mode control circuit includes a step of latching the output signal of the first input circuit by the first command latch unit in synchronization with the clock signal generated by the first input circuit. Item 18. The method for controlling a semiconductor device according to appendix 16, wherein:
(Supplementary Note 20) An output signal of the first command latch unit and a clock signal generated by the first input circuit are input to a second logic unit, and the second logic unit performs a second power down mode based on the signals. 20. The method for controlling a semiconductor device according to appendix 19, comprising a step of outputting a signal.
(Supplementary note 21) The method for controlling a semiconductor device according to supplementary note 20, including a step of controlling an operation of the second input circuit based on the second power down mode signal.
(Supplementary Note 22) The operation of the second mode control circuit includes a step of latching the output signal of the second input circuit by the second command latch unit in synchronization with the clock signal generated by the second input circuit. Item 18. The method for controlling a semiconductor device according to appendix 16, wherein:
(Supplementary Note 23) The method includes a step of inputting a plurality of output signals output from the second command latch unit to a logic circuit and generating an entry signal in a power down mode based on a logic level of each signal. The method for controlling a semiconductor device according to appendix 22, wherein:
(Supplementary note 24) The supplementary note 23, comprising a step of level-shifting the voltage level of the signal amplitude from the second voltage to the first voltage in order to generate an entry signal from the output signal of the logic circuit. A method for controlling a semiconductor device.
[0109]
【The invention's effect】
As described above in detail, according to the present invention, it is possible to reduce current consumption in the power down mode.
[Brief description of the drawings]
FIG. 1 is a block circuit diagram illustrating a semiconductor device according to an embodiment.
FIG. 2 is a circuit diagram showing a first input circuit.
FIG. 3 is a circuit diagram showing a second input circuit.
FIG. 4 is a circuit diagram showing a first mode control circuit.
FIG. 5 is a circuit diagram showing a second mode control circuit.
FIG. 6 is a circuit diagram showing a level shift circuit.
FIG. 7 is an operation waveform diagram of the semiconductor device.
FIG. 8 is a circuit diagram showing a second input circuit.
FIG. 9 is a circuit diagram showing another second input circuit.
FIG. 10 is a circuit diagram showing another second input circuit.
FIG. 11 is a circuit diagram showing another second input circuit.
FIG. 12 is a block circuit diagram showing a first conventional example.
FIG. 13 is an operation waveform diagram of the first conventional example.
FIG. 14 is a block circuit diagram showing a second conventional example.
FIG. 15 is an explanatory diagram of a command truth table.
FIG. 16 is a circuit diagram showing an input circuit.
FIG. 17 is a circuit diagram showing a command latch unit.
FIG. 18 is a circuit diagram showing a DPD mode control unit.
FIG. 19 is an operation waveform diagram of the second conventional example.
FIG. 20 is a block circuit diagram showing a second conventional example.
[Explanation of symbols]
4 Internal power generation circuit
5 Internal circuit
18a, 76a Input control unit
18b, 76b Output section
41 AND circuit as logic circuit
61 Semiconductor device
62 1st input circuit
63 Second input circuit
65 First mode control circuit
66 Second Mode Control Circuit
68 First command latch section
69 First DPD mode controller as a first power down mode controller
69a First logic part
69b Second logic part
71 Second command latch section
72 Second DPD Mode Control Unit as Second Power Down Mode Control Unit
74 Level shift circuit
CKE, / RAS, / CAS, / WE, / CS control signals
Clock signal as CLK control signal
DPDEN entry command
DDPEX release command
INTCLK1, INTCLK2 Internal clock signal
INTDPD1 first power down mode signal
INTDPD2 Second power down mode signal
External power supply voltage as VEXT first voltage
VINT Internal power supply voltage as second voltage

Claims

第１電圧と、その電圧とは異なる第２電圧を発生して該第２電圧を内部回路に供給する内部電源発生回路を備え、パワーダウンモードでの動作時に前記内部電源発生回路を非活性化させて前記第２電圧の発生を停止する半導体装置において、
前記パワーダウンモードにエントリするためのエントリコマンドを認識するのに必要な制御信号と、パワーダウンモードを解除するための解除コマンドを認識するのに必要な制御信号のうち、両コマンドに共通な制御信号が入力される第１入力回路と、
前記第１入力回路の出力信号が入力される第１モード制御回路と、
前記エントリコマンドを認識するのに必要であり、解除コマンドを認識するのに不必要である制御信号が入力される第２入力回路と、
前記第２入力回路の出力信号が入力される第２モード制御回路と、
を備え、前記第１入力回路及び第１モード制御回路には前記第１電圧が供給され、前記第２入力回路及び第２モード制御回路には前記第２電圧が供給され、
前記第１モード制御回路が前記第１入力回路の出力信号に応答して同期制御信号を前記第２モード制御回路に出力し、前記第２モード制御回路が前記第１モード制御回路から入力された前記同期制御信号に同期して前記エントリコマンドを判定することを特徴とする半導体装置。An internal power generation circuit that generates a first voltage and a second voltage different from the first voltage and supplies the second voltage to the internal circuit is provided, and the internal power generation circuit is deactivated when operating in the power down mode In the semiconductor device that stops the generation of the second voltage,
Of the control signal necessary for recognizing the entry command for entering the power down mode and the control signal necessary for recognizing the release command for canceling the power down mode, the control signal common to both commands is used. A first input circuit to which a control signal is input;
A first mode control circuit to which an output signal of the first input circuit is input;
A second input circuit to which a control signal necessary for recognizing the entry command and unnecessary for recognizing the release command is input;
A second mode control circuit to which an output signal of the second input circuit is input;
The first input circuit and the first mode control circuit are supplied with the first voltage, the second input circuit and the second mode control circuit are supplied with the second voltage ,
The first mode control circuit outputs a synchronization control signal to the second mode control circuit in response to the output signal of the first input circuit, and the second mode control circuit is input from the first mode control circuit. the semiconductor device according to claim that you determine the entry command in synchronization with the synchronization control signal.

前記第１入力回路及び第１モード制御回路には、前記第１電圧としての外部電源電圧を供給するようにしたことを特徴とする請求項１に記載の半導体装置。 2. The semiconductor device according to claim 1, wherein an external power supply voltage as the first voltage is supplied to the first input circuit and the first mode control circuit.

前記第１モード制御回路は、クロック信号に同期して前記第１入力回路の出力信号をラッチする第１コマンドラッチ部と、そのコマンドラッチ部の出力信号が入力される第１パワーダウンモード制御部とを備えることを特徴とする請求項１又は２に記載の半導体装置。 The first mode control circuit includes a first command latch unit that latches an output signal of the first input circuit in synchronization with a clock signal, and a first power down mode control unit that receives an output signal of the command latch unit The semiconductor device according to claim 1, further comprising:

前記第１パワーダウンモード制御部は、前記第１入力回路の出力信号と、前記第２モード制御回路の出力信号とが入力され、それら信号に基づいて第１パワーダウンモード信号を出力する第１論理部を備えることを特徴とする請求項３に記載の半導体装置。 The first power down mode control unit receives the output signal of the first input circuit and the output signal of the second mode control circuit, and outputs a first power down mode signal based on these signals. The semiconductor device according to claim 3, further comprising a logic unit.

前記第１パワーダウンモード制御部は、クロック信号と前記第１コマンドラッチ部の出力信号が入力され、それら信号に基づいて第２パワーダウンモード信号を出力する第２論理部を備えることを特徴とする請求項３に記載の半導体装置。 The first power down mode control unit includes a second logic unit that receives a clock signal and an output signal of the first command latch unit and outputs a second power down mode signal based on the signals. The semiconductor device according to claim 3.

前記第２モード制御回路は、クロック信号に同期して前記第２入力回路の出力信号をラッチする第２コマンドラッチ部と、そのコマンドラッチ部の出力信号が入力される第２パワーダウンモード制御部とを備えることを特徴とする請求項１に記載の半導体装置。 The second mode control circuit includes a second command latch unit that latches an output signal of the second input circuit in synchronization with a clock signal, and a second power down mode control unit that receives an output signal of the command latch unit The semiconductor device according to claim 1, comprising:

前記第２パワーダウンモード制御部は、入力信号を第２電圧から第１電圧の電圧レベルに変換し前記第２モード制御回路の出力信号として出力するレベルシフト回路を備え、該第２モード制御回路の出力信号を前記第１モード制御回路に入力して第１パワーダウンモード信号を活性化させることを特徴とする請求項６に記載の半導体装置。 The second power down mode control unit includes a level shift circuit that converts an input signal from a second voltage to a voltage level of the first voltage and outputs the converted signal as an output signal of the second mode control circuit, the second mode control circuit The semiconductor device according to claim 6, wherein the output signal is input to the first mode control circuit to activate the first power down mode signal.

前記第２入力回路は、前記第１電圧が供給される入力制御部と、前記第２電圧が供給される出力部とを備えることを特徴とする請求項１に記載の半導体装置。 The semiconductor device according to claim 1, wherein the second input circuit includes an input control unit to which the first voltage is supplied and an output unit to which the second voltage is supplied.

前記入力制御部は、入力信号を伝達するための複数段の素子を含み、入力側から偶数段目までの素子に前記第１電圧が供給されることを特徴とする請求項８に記載の半導体装置。 9. The semiconductor according to claim 8, wherein the input control unit includes a plurality of elements for transmitting an input signal, and the first voltage is supplied to elements from the input side to the even-numbered stages. apparatus.

前記入力制御部は、入力信号を伝達するための複数段の素子を含み、入力側から奇数段目までの素子に前記第１電圧が供給されることを特徴とする請求項８に記載の半導体装置。 9. The semiconductor according to claim 8, wherein the input control unit includes a plurality of elements for transmitting an input signal, and the first voltage is supplied to elements from the input side to the odd-numbered stages. apparatus.

第１電圧と、その電圧とは異なる第２電圧を発生して該第２電圧を内部回路に供給する内部電源発生回路を備え、パワーダウンモードでの動作時に前記内部電源発生回路を非活性化させて第２電圧の発生を停止する半導体装置の制御方法であって、An internal power generation circuit that generates a first voltage and a second voltage different from the first voltage and supplies the second voltage to the internal circuit is provided, and the internal power generation circuit is deactivated when operating in the power down mode A method of controlling a semiconductor device that stops generation of a second voltage,
前記第１電圧が供給される回路及び前記第２電圧が供給される回路の動作により前記パワーダウンモードのエントリコマンドを認識し、パワーダウンモード信号を活性化させて前記第２電圧の発生を停止するステップと、 The operation of the circuit to which the first voltage is supplied and the circuit to which the second voltage is supplied recognizes the power down mode entry command and activates the power down mode signal to stop the generation of the second voltage. And steps to
前記第１電圧が供給される回路の動作により前記パワーダウンモードの解除コマンドを認識し、前記パワーダウンモード信号を非活性化させて前記第２電圧の発生を再開するステップと Recognizing a command to cancel the power-down mode by an operation of a circuit to which the first voltage is supplied, deactivating the power-down mode signal, and restarting generation of the second voltage;
を備えることを特徴とする半導体装置の制御方法。A method for controlling a semiconductor device, comprising:

前記半導体装置は、The semiconductor device includes:
前記パワーダウンモードにエントリするためのエントリコマンドを認識するのに必要な制御信号と、パワーダウンモードを解除するための解除コマンドを認識するのに必要な制御信号のうち、両コマンドに共通な制御信号が入力される第１入力回路と、  Of the control signal necessary for recognizing the entry command for entering the power down mode and the control signal necessary for recognizing the release command for canceling the power down mode, control common to both commands A first input circuit to which a signal is input;
前記第１入力回路の出力信号が入力される第１モード制御回路と、  A first mode control circuit to which an output signal of the first input circuit is input;
前記エントリコマンドを認識するのに必要であり、前記解除コマンドを認識するのに不必要である制御信号が入力される第２入力回路と、  A second input circuit to which a control signal necessary for recognizing the entry command and unnecessary for recognizing the release command is input;
前記第２入力回路の出力信号が入力される第２モード制御回路と  A second mode control circuit to which an output signal of the second input circuit is input;
を備え、前記第１入力回路及び第１モード制御回路に第１電圧が供給され、前記第２入力回路及び第２モード制御回路に第２電圧が供給されるものであり、A first voltage is supplied to the first input circuit and the first mode control circuit, and a second voltage is supplied to the second input circuit and the second mode control circuit,
前記第１入力回路及び第１モード制御回路と、前記第２入力回路及び第２モード制御回路との動作により前記エントリコマンドを認識し、パワーダウンモード信号を活性化させて第２電圧の発生を停止し、  The entry command is recognized by the operations of the first input circuit and the first mode control circuit and the second input circuit and the second mode control circuit, and the power down mode signal is activated to generate the second voltage. Stop,
前記第１入力回路及び第１モード制御回路の動作により前記解除コマンドを認識し、前記パワーダウンモード信号を非活性化させて第２電圧の発生を再開することを特徴とする請求項１１に記載の半導体装置の制御方法。  12. The generation of a second voltage is resumed by recognizing the release command by an operation of the first input circuit and the first mode control circuit, inactivating the power down mode signal, and restarting the generation of the second voltage. Method for controlling a semiconductor device.