JP4445212B2 - 半導体メモリ素子及びその製造方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、半導体メモリ素子及びその製造方法に係り、より具体的には、基板内部に形成されるビットラインを有する半導体メモリ素子及びその製造方法に関す。
【0002】
【従来の技術】
半導体素子が高集積化することによって、単位セルのが占める面積が減少している。一方、DRAMの駆動能力はキャパシタのキャパシタンスによって決定されるので、キャパシタが占める面積の減少にもかかわらず、キャパシタンスを増加させるための多様な努力が続いている。このような努力の一環として、キャパシタのストーレッジノード電極は、その有効面積を増加させるために1μm以上の高さを有するようにコンケーブ(凹)型またはシリンダー(円筒)型に形成している。
【0003】
合わせて、セル構造的な面で、より大きいキャパシタを確保するために、CUB構造からCOBの形態に変わっている。すなわち、CUB構造はキャパシタをまず形成した後、キャパシタ上部にビットラインを形成する構造であり、このようなCUB構造は比較的高いキャパシタ上にビットラインを形成すべきなので、ビットラインのコンタクト不良が起こりやすく、キャパシタの高さを増大させるのに制約が従う。したがって、現在のDRAM素子はワードライン上部にビットラインが形成され、ビットライン上部にキャパシタが形成されるCOB構造で製作されている。
【0004】
しかし、半導体素子の集積度がさらに増加することによって、キャパシタの高さを増大させ、キャパシタンスを確保する技術も限界に至った。すなわち、キャパシタの高さを増大させれば、面積は変わらない状態で高さだけが増大されるので、アスペクト比が高くなり、キャパシタ電極が損傷されるか、隣接するキャパシタとのブリッジが誘発される。
【0005】
また、COB構造のキャパシタはビットライン間に、MOSトランジスタのソース(またはソースと連結されるコンタクトパッド)とストーレッジノード電極間を連結するストーレッジノードコンタクトパッドが位置する。この際、半導体素子の集積度が増加されると、ビットラインとストーレッジノードコンタクトパッド間の距離も狭まり、ビットラインとストーレッジノードコンタクトパッド間の絶縁を確保し難いだけでなく、若干の誤整列が発生してもビットラインとストーレッジノードパッド間にショートが発生する。
【0006】
【発明が解決しようとする課題】
本発明が解決しようとする技術的な課題は、キャパシタンスを増大させることにある。本発明解決しようとする他の技術的な課題は、半導体素子の集積度が増大されてもビットラインとストーレッジノードパッド間の絶縁を確保し、ビットラインとストーレッジノードコンタクト間のショートを防止する技術を提供することである。
【0007】
【課題を解決するための手段】
前記技術的な課題を解決するために、本発明の一見地による半導体メモリ素子は、半導体基板と、半導体基板上に多数個が平行に配列され、ビットラインとビットラインを囲う絶縁物よりなるビットライン構造物と、前記ビットライン間の空間にアクティブ予定領域を限定するように所定部分に形成され、前記ビットライン構造物と同一高さを有する素子分離膜と、前記ビットライン構造物及び素子分離膜で囲まれたアクティブ予定領域に形成され、前記ビットライン構造物及び素子分離膜と同一高さに形成されるシリコン層、前記ビットライン構造物、素子分離膜及びシリコン層の上部に多数個が平行に形成され、ワードラインとワードラインとを取り囲む絶縁物を含むワードライン構造物、及び前記ワードライン構造物の両側のシリコン層に形成されたソース、ドレーン領域を含む。
【0008】
また、本発明の他の実施例による半導体メモリ素子は、半導体基板と、半導体基板上に多数個が平行に配列され、ビットラインとビットラインを囲う絶縁物よりなるビットライン構造物と、前記ビットライン間の空間にアクティブ予定領域を限定するように所定部分に形成され、前記ビットライン構造物と同一高さを有する素子分離膜と、前記ビットライン構造物及び素子分離膜で囲まれたアクティブ予定領域に形成され、前記ビットライン構造物及び素子分離膜と同一高さに形成される単結晶エピタキシャルシリコン層と、前記ビットライン構造物、素子分離膜及びシリコン層上部に多数個が平行に形成され、ワードラインとワードラインとを取り囲む絶縁物を含むワードライン構造物と、前記ワードライン構造物の両側の単結晶エピタキシャルシリコン層に形成されたソース、ドレーン領域と、前記ワードライン構造物が形成された半導体基板上に形成され、前記ソース領域とコンタクトする第1コンタクトパッドと、前記ドレーン領域及びビットラインとコンタクトする第2コンタクトパッドを含む第1層間絶縁膜と、前記第1層間絶縁膜の上部に形成され、前記第1コンタクトパッドと連結されるストーレッジノードコンタクトパッドを含む第2層間絶縁膜と、前記第2層間絶縁膜の上部に形成され、前記ストーレッジノードコンタクトパッドとコンタクトされるストーレッジノードキャパシタと、を含む。
【0009】
ここで、前記ビットライン構造物は、導電層よりなるビットライン、前記ビットライン上部に形成された保護用絶縁膜、及び前記ビットライン及び保護用絶縁膜側壁に形成されるスペーサを含む。
【0010】
前記ワードライン構造物は、ゲート絶縁膜、前記ゲート絶縁膜の上部に形成される導電層よりなるワードライン、前記ワードライン上部に形成されるハードマスク膜、及び前記ハードマスク膜、ワードライン側壁に形成されるワードラインスペーサを含む。
【0011】
前記ワードライン構造物は前記ビットライン構造物と実質的に垂直を成すことが望ましい。合わせて、前記第1層間絶縁膜と前記保護用絶縁膜はエッチング選択比が相異であることが望ましい。
【0012】
本発明の他の見地による半導体メモリ素子の製造方法は次の通りである。まず、半導体基板上に多数個が平行に延びるようにビットライン構造物を形成した後、前記ビットライン構造物間の空間の所定部分にアクティブ予定領域を限定するように素子分離膜を形成する。ビットライン構造物及び素子分離膜で囲まれた半導体基板のアクティブ予定領域にシリコン層を形成し、前記ビットライン構造物、素子分離膜及びシリコン層上部に多数個が平行するようにワードライン構造物を形成する。その後、前記ワードライン構造物の両側のシリコン層に形成されたソース、ドレーン領域を形成する。
【0013】
また、本発明の他の実施例による半導体メモリ素子の製造方法は次の通りである。まず、半導体基板上に多数個が平行に延びるようにビットライン構造物を形成した後、前記ビットライン構造物間の空間の所定部分にアクティブ予定領域を限定するように素子分離膜を形成する。次いで、前記ビットライン構造物及び素子分離膜で囲まれたアクティブ予定領域に該当する半導体基板を前記ビットライン構造物及び素子分離膜の高さだけ単結晶エピタキシャル成長させる。その後、前記ビットライン構造物、素子分離膜及びシリコン層上部に多数個が平行するようにワードライン構造物を形成し、ワードライン構造物の両側のシリコン層に形成されたソース、ドレーン領域を形成する。その後、前記ワードライン構造物が形成された半導体基板上に第1層間絶縁膜を形成し、前記第1層間絶縁膜内部に、前記ソース領域とコンタクトする第1コンタクトパッドと、前記ドレーン領域及びビットラインとコンタクトする第2コンタクトパッドとを形成する。その後、第1層間絶縁膜の上部に第2層間絶縁膜を形成し、前記第2層間絶縁膜内に前記第1コンタクトパッドと連結されるストーレッジノードコンタクトパッドを形成する。次いで、第2層間絶縁膜の上部に前記ストーレッジノードコンタクトパッドとコンタクトされるようストーレッジノードキャパシタを形成する。
【0014】
ここで、ビットライン構造物は次の通りに形成される。まず、前記半導体基板上にビットライン用導電層を形成した後、前記ビットライン上部に保護用絶縁膜を形成する。次いで、前記保護用絶縁膜及び導電層をパターニングし、ビットラインを限定し、前記ビットライン及び保護用絶縁膜の側壁にスペーサを形成することによって、ビットライン構造物が形成される。
【0015】
また、前記素子分離膜は次の通りに形成される。まず、前記ビットライン構造物間の空間に十分に充填されるよう酸化膜を形成する。その次に、前記酸化膜を前記ビットライン構造物の表面が露出されるようにCMPする。次いで、前記酸化膜を所定部分エッチングし、アクティブ予定領域に該当する半導体基板を露出させて完成される。
【0016】
また、ワードライン構造物は次のような方式で形成できる。まず、前記ビットライン構造物、素子分離膜及びシリコン層の上部にゲート絶縁膜、ワードライン用導電層及びハードマスク膜を順次に形成する。次いで、前記ハードマスク膜、ワードライン用導電層及びゲート絶縁膜をエッチングし、ワードラインを限定し、前記ハードマスク膜、ワードライン側壁に形成されるワードラインスペーサを形成して得られる。
【0017】
また、前記第1及び第2コンタクトパッド、第1層間絶縁膜を所定部分エッチングし、前記ソース領域を露出させるコンタクトホールと、ドレーン領域及びビットラインを露出させるコンタクトホールとの形成後、前記コンタクトホール内部が充填されるよう導電層を形成し、導電層をCMPして得られる。
【0018】
この際、前記第1層間絶縁膜をエッチングする前に、前記露出されるビットライン構造物の保護用絶縁膜を所定部分前もってエッチングできる。
【0019】
【発明の実施の形態】
以下、添付した図面に基づき、本発明を詳細に説明する。
【0020】
しかし、本発明の実施例は色々な他の形態に変形することができて、本発明の範囲が次に詳述する実施例に限定されることではない。本発明の実施例は当業者に、本発明をより完全に説明するために提供することである。したがって、図面の要素の形状等はより明確な説明を強調するために誇張されており、図面上で同一符号で示された要素は同一要素を意味する。また、ある層が他の層または半導体基板の“上”にあると記載される場合に、ある層は前記の他の層または半導体基板に直接接触し存在でき、または、その間に第3の層が介在することもできる。
【0021】
まず、図1及び図7を参照し、セル領域及び周辺領域が限定された半導体基板100を提供する。この際、半導体基板100はシリコン基板であり、本図面では半導体基板100のセル領域だけを図示する。半導体基板100上部にビットライン用導電層105及び保護用絶縁膜107を形成する。この際、ビットライン用導電層105を形成する前にバッファ絶縁膜(図示せず)を追加で介在できる。ビットライン用導電層105ではタングステン金属膜、金属シリサイド膜またはドーピングされたポーリシリコン膜が利用できる。この際、ビットライン用導電層105は素子分離膜の厚さだけ、例えば、0.25μm以上の厚さに蒸着することが望ましい。保護用絶縁膜107は一般的に層間絶縁膜に利用されるシリコン酸化膜及びエッチング選択比を有する物質で形成されるのが望ましく、例えば、シリコン窒化膜が利用できる。保護用絶縁膜107及びビットライン用導電層105をビットラインの形にパターニングする。この際、ビットライン用導電層105の底部にバッファ絶縁膜(図示せず)が形成される場合、保護用絶縁膜107及びビットライン用導電層105だけでなく、バッファ絶縁膜までエッチングする。保護用絶縁膜107及びビットライン用導電層105がエッチングされた後、半導体基板100上部にスペーサ用導電層を蒸着し、これを異方性パターニングしスペーサ109を形成する。スペーサ109も保護用絶縁膜107と同一物質で形成することが望ましい。ここで、ビットライン105、保護用絶縁膜107及びスペーサ109を通称してビットライン構造物110と称する。ビットライン構造物110は等間隔を維持しつつ、相互平行に配列される。
【0022】
図2及び図8に図示したように、ビットライン構造物110間の空間が埋め込まれるように絶縁膜115を蒸着する。この際、絶縁膜115としては、例えば、シリコン酸化膜が利用できる。次に、絶縁膜115をビットライン構造物110の表面が露出されるように化学的機械的研磨(CMP)する。これによって、ビットライン構造物110間に絶縁膜115が埋め込まれる。
【0023】
その次に、図3及び図9に図示したように、絶縁膜116をアクティブ予定領域125を限定するようにエッチングし、素子分離膜120を形成する。これによって、ビットライン構造物110と素子分離膜120で囲まれた一定の空間が確保され、この領域がアクティブ予定領域125となる。この際、素子分離膜120はアクティブ予定領域が各列ごとに交互に配列できるように形成され、ビットライン構造物110と同じ高さを有する。
【0024】
図4及び図10を参照し、露出されたアクティブ予定領域125の半導体基板100を選択的に単結晶エピタキシャル成長させ、シリコン層を形成する。これによって、アクティブ領域130が形成される。このようなアクティブ領域130は前述したように、交互に、すなわち、次の列のアクティブ領域130は該当列のアクティブ領域130間に配置されるように形成される。合わせて、アクティブ領域130はビットライン構造物110の保護用絶縁膜107(図2参照)とスペーサ109(図2参照)及び素子分離膜120によって囲まれるので、ビットライン105と電気的に分離される。アクティブ領域130は半導体基板100をビットライン構造物110(あるいは素子分離膜)の高さまで成長させて得られる。
【0025】
本実施例は、ビットライン構造物110が半導体基板100上に形成され、ビットライン構造物の両側にエピタキシャルシリコン層が形成されたが、エピタキシャルシリコン層と半導体基板100とが同一物性であるので、あたかも、ビットライン構造物110が半導体基板100内に埋め込まれたように見える。これによって、本実施例では、前記した構造をビットライン構造物110が基板100内部に位置すると表現する。
【0026】
その後、図5及び図11に図示したように、半導体基板100の結果物、すなわち、ビットライン構造物110、素子分離膜120及びアクティブ領域130の上部にワードライン構造物140を形成する。ワードライン構造物140は一定の間隔で配置され、ビットライン構造物110と交差するように配列される。例えば、一つのアクティブ領域当り一対のワードライン構造物140が配置される。この際、ワードライン構造物140は半導体基板100の結果物の表面に形成されるゲート絶縁膜141、ゲート絶縁膜141の上部に形成されるワードライン143、ワードライン143の上部に形成されるハードマスク膜145及び、ワードライン143及びゲート絶縁膜141側壁に形成されるワードラインスペーサ147を含む。合わせて、ワードライン構造物140はビットライン構造物110と接触しても、ビットライン構造物110の表面の保護用絶縁膜107(図2参照)によって、ワードライン143及びビットライン105は絶縁を維持するようになる。
【0027】
次いで、図6及び図12を参照し、ワードライン構造物140両側のアクティブ領域130に不純物を注入し、ソース、ドレーン領域145a、145bを限定する。例えば、一つのアクティブ領域130を基準とし説明する時、ワードライン構造物140外側のアクティブ領域130にはソース領域145aが形成され、ワードライン構造物140間のアクティブ領域130にはドレーン領域145bが形成される。次に、半導体基板100の結果物の上部に層間絶縁膜150を形成する。その後、層間絶縁膜150はワードライン構造物140表面が露出されるようにCMPし、ワードライン構造物140間に埋めたてる。この際、前記層間絶縁膜150はCMP工程を遂行しない状態で次の工程に進んでも構わない。その次に、ソース領域145a及びドレーン領域145bが同時に露出されるように層間絶縁膜150をパターニングし、ストーレッジノードコンタクトホール155及びビットラインコンタクトホール160を形成する。この際、ストーレッジノードコンタクトホール155はソース領域145aを露出させ、ビットラインコンタクトホール160はドレーン領域145b及びビットライン構造物110のビットライン105を同時に露出させる。
【0028】
ここで、層間絶縁膜150及び保護用絶縁膜107を同時にエッチングし、ストーレッジノードコンタクトホール155及びビットラインコンタクトホール160を形成する場合、誤整列が発生できる。このような問題点を防止するために、本実施例では、層間絶縁膜150を蒸着する前に、ビットラインコンタクトホール160が形成されるビットライン構造物110の保護用絶縁膜107を一部除去する。その後、層間絶縁膜150を蒸着し、ソース領域145aが露出されるように層間絶縁膜150をエッチングし、ストーレッジノードコンタクトホール155を形成し、ドレーン領域145b及びビットライン105が同時に露出されるようにビットラインコンタクトホール160を形成する。ストーレッジノードコンタクトホール155及びビットラインコンタクトホール160の形成時、層間絶縁膜150だけをエッチングするので、たとえ誤整列が発生してストーレッジノードコンタクトホール155がビットライン構造物110領域まで侵しても、ショートの虞がない。
【0029】
その後、ストーレッジノードコンタクトホール155及びビットラインコンタクトホール160内に導電層を埋め込み、ストーレッジノードコンタクトパッド(図示せず)及びビットラインコンタクトパッド(図示せず)を形成し、ストーレッジノードキャパシタ(図示せず)を形成する。
【0030】
図13は、前記と同一方式で形成された半導体メモリ素子の断面図であり、本図面には前記図面で説明したストーレッジノードコンタクトホール155及びビットラインコンタクトホール160以後の構造物が提示する。
【0031】
図13に図示したように、半導体基板100内にビットライン構造物110、素子分離膜120及びアクティブ領域130が備えられる。ここで、ビットライン構造物110は前述したように、ビットライン105と保護用絶縁膜107及びスペーサ109(図2参照)を含む。素子分離膜120はビットライン構造物110間の空間に形成できる。アクティブ領域130はビットライン構造物110と素子分離膜120とで囲まれ、エピタキシャルシリコン層で形成でき、ビットライン構造物110とも電気的に絶縁される。
【0032】
次に、半導体基板100上部に詳述した平面図と同一配置でワードライン構造物140が形成される。ワードライン構造物140は前述したように、ゲート絶縁膜141、ワードライン143、ハードマスク膜145及びワードラインスペーサ147よりなる。次に、ワードライン構造物140両側のアクティブ領域130に、ソース、ドレーン領域145a、145b(図13参照)が形成され、ワードライン構造物140が形成された半導体基板100上部に層間絶縁膜150が形成される。この際、層間絶縁膜150は、場合によって、ワードライン構造物140表面が露出されるようにCMPできる。層間絶縁膜150内にはソース領域145aを露出させるストーレッジノードコンタクトホール155及びドレーン領域145b及びビットライン105を露出させるビットラインコンタクトホール160が形成される。この際、誤整列によるショートを防止するために、前述したように、層間絶縁膜150が形成される前に前もってビットライン105上の保護用絶縁膜107の所定部分を除去した後、層間絶縁膜150を形成し、層間絶縁膜150の所定部分をエッチングし、ビットラインコンタクトホールを形成することが望ましい。
【0033】
ストーレッジノードコンタクトホール155及びビットラインコンタクトホール160の内部を埋め込むように、第1層間絶縁膜150と同一高さに第1及び第2コンタクトパッド165a、165bを形成する。ここで、第1コンタクトパッド165aはソース領域145aとコンタクトされ、第2コンタクトパッド165bはドレーン領域145b及び露出されたビットライン105とコンタクトされる。次に、第1及び第2コンタクトパッド165a、165bを含む層間絶縁膜150上部に第2層間絶縁膜175を形成する。第2層間絶縁膜175は、その内部に第1コンタクトパッド165aとコンタクトされるストーレッジコンタクトパッド180を含む。ここで、上部層間絶縁膜175の底面または上面にエッチングストッパー170が介在でき、本実施例では上部層間絶縁膜175の下部にエッチングストッパー170が形成された場合についてのみ示す。
【0034】
上部層間絶縁膜175上部にストーレッジノード電極185が形成される。この際、ストーレッジノード電極185はストーレッジコンタクトパッド180とコンタクトするよう形成され、例えば、スタック状、コンケーブ状、シリンダー状に形成できる。ストーレッジノード電極185表面に誘電膜190及びプレート電極195が順次に形成され、キャパシタ200が形成される。その後、キャパシタ200が形成された半導体基板100の結果物の上部に平坦化絶縁膜210が形成される。平坦化絶縁膜210は蒸着後、その表面がCMPされることができる。平坦化絶縁膜210の内部には、プレート電極195とコンタクトされるコンタクトプラグ215a、ビットライン105とコンタクトされるコンタクトプラグ215b及び選択されるワードライン143とコンタクトされるコンタクトプラグ215cが形成されている。平坦化絶縁膜210の上部にコンタクトプラグ215a、215b、215cと各々コンタクトされる金属配線220が形成される。
【0035】
このような本発明は、ビットライン構造物110がワードライン構造物140下部に、すなわち、素子分離膜120と同一平面上に配置される。したがって、ビットライン構造物110の高さだけ段差を省くことができる。
【0036】
また、ワードライン構造物140を基準として、下部にはビットライン構造物110が形成され、上部にはストーレッジノードコンタクトパッド180及びストーレッジノード電極185が形成されることによって、ビットライン構造物110間にストーレッジノードコンタクトパッド180が存在しないので、絶縁が確保でき、ショートも防止することができる。
【0037】
さらに、ビットライン構造物110がワードライン構造物140下部に形成されることによって、ビットライン構造物110の厚さだけストーレッジノード電極185の高さを補償できる。すなわち、ストーレッジノード電極185が既存のビットラインが形成された第2層間絶縁膜の上部に形成されるので、高さは同一であっても、実質的にストーレッジノード電極185が下部に延びた状態であるので、ストーレッジキャパシタンスが増大される。
【0038】
【発明の効果】
以上述べたように、本発明によれば、ビットライン構造物をワードライン底部、すなわち、基板内に形成する。これによって、ビットライン構造物の厚さだけストーレッジノードキャパシタンスの高さが補償され、ビットライン構造物とストーレッジノードコンタクトパッド間の絶縁の確保に容易である。
【0039】
以上、本発明を望ましい実施例を挙げて詳細に説明したが、本発明は前記実施例に限定せず、本発明の技術的思想の範囲で当業者によっていろいろと変形が可能である。
【図面の簡単な説明】
【図1】 本発明の半導体メモリ素子の製造過程を説明するための各工程別斜視図である。
【図2】 本発明の半導体メモリ素子の製造過程を説明するための各工程別斜視図である。
【図3】 本発明の半導体メモリ素子の製造過程を説明するための各工程別斜視図である。
【図4】 本発明の半導体メモリ素子の製造過程を説明するための各工程別斜視図である。
【図5】 本発明の半導体メモリ素子の製造過程を説明するための各工程別斜視図である。
【図6】 本発明の半導体メモリ素子の製造過程を説明するための各工程別斜視図である。
【図7】 図1に該当する断面図である。
【図8】 図2に該当する断面図である。
【図9】 図3に該当する断面図である。
【図10】 図4に該当する断面図である。
【図11】 図5に該当する断面図である。
【図12】 図6に該当する断面図である。
【図13】 本発明の半導体メモリ素子を説明するための断面図である。
【符号の説明】
100 半導体基板
110 ビットライン構造物
Claims (16)
- 半導体基板上に多数個が平行に延びるようにビットライン構造物を形成する段階と、
前記ビットライン構造物間の空間の所定部分にアクティブ予定領域を限定するように素子分離膜を形成する段階と、
前記ビットライン構造物及び素子分離膜で囲まれた半導体基板のアクティブ予定領域にシリコン層を形成する段階と、
前記ビットライン構造物、素子分離膜及びシリコン層上部に多数個が平行にワードライン構造物を形成する段階と、
前記ワードライン構造物の両側のシリコン層に形成されたソース、ドレーン領域を形成する段階と、を含む
ことを特徴とする半導体メモリ素子の製造方法。 - 前記ビットライン構造物を形成する段階は、
前記半導体基板上にビットライン用導電層を形成する段階と、
前記ビットライン上部に保護用絶縁膜を形成する段階と、
前記保護用絶縁膜及び導電層をパターニングし、ビットラインを限定する段階と、
前記ビットライン及び保護用絶縁膜の側壁にスペーサを形成する段階と、を含む
ことを特徴とする請求項1に記載の半導体メモリ素子の製造方法。 - 前記素子分離膜を形成する段階は、
前記ビットライン構造物間の空間に十分に充填されるよう酸化膜を形成する段階と、
前記酸化膜を前記ビットライン構造物の表面が露出されるようにCMPする段階と、
前記酸化膜を所定部分エッチングし、アクティブ予定領域に該当する半導体基板を露出させる段階と、を含む
ことを特徴とする請求項1に記載の半導体メモリ素子の製造方法。 - 前記シリコン層を形成する段階は、
アクティブ予定領域に該当する半導体基板を前記素子分離膜及びビットライン構造物の高さまで単結晶エピタキシャル成長させる
ことを特徴とする請求項1に記載の半導体メモリ素子の製造方法。 - 前記ワードライン構造物を形成する段階は、
前記ビットライン構造物、素子分離膜及びシリコン層上部にゲート絶縁膜を形成する段階と、
前記ゲート絶縁膜の上部に形成されるワードライン用導電層を形成する段階と、
前記導電層上部にハードマスク膜を形成する段階と、
前記ハードマスク膜、ワードライン用導電層及びゲート絶縁膜をエッチングし、ワードラインを限定する段階と、
前記ハードマスク膜、ワードラインの側壁に形成されるワードラインスペーサを形成する段階と、を含む
ことを特徴とする請求項1に記載の半導体メモリ素子の製造方法。 - 前記ワードライン構造物が形成された半導体基板上に第1層間絶縁膜を形成する段階と、
前記第1層間絶縁膜内に、前記ソース領域とコンタクトする第1コンタクトパッドと、前記ドレーン領域及びビットラインとコンタクトする第2コンタクトパッドと、を形成する段階と、
前記第1層間絶縁膜の上部に第2層間絶縁膜を形成する段階と、
前記第2層間絶縁膜内に前記第1コンタクトパッドと連結されるストーレッジノードコンタクトパッドを形成する段階と、
前記第2層間絶縁膜の上部に前記ストーレッジノードコンタクトパッドとコンタクトされるようストーレッジノードキャパシタを形成する段階と、を含む
ことを特徴とする請求項2に記載の半導体メモリ素子の製造方法。 - 前記第1及び第2コンタクトパッドを形成する段階は、
前記第1層間絶縁膜を所定部分エッチングし、前記ソース領域を露出させるコンタクトホールと、ドレーン領域及びビットラインを露出させるコンタクトホールを形成する段階と、
前記コンタクトホール内部が充填されるよう導電層を形成する段階と、
前記導電層をCMPする段階と、を含む
ことを特徴とする請求項6に記載の半導体メモリ素子の製造方法。 - 前記第1層間絶縁膜をエッチングする前に、前記露出されるビットライン構造物の保護用絶縁膜を所定部分エッチングする段階をさらに含む
ことを特徴とする請求項7に記載の半導体メモリ素子の製造方法。 - 前記第1層間絶縁膜は前記保護用絶縁膜とエッチング選択比の相異なる物質よりなる
ことを特徴とする請求項6に記載の半導体メモリ素子の製造方法。 - 半導体基板上に多数個が平行に延びるようにビットライン構造物を形成する段階と、
前記ビットライン構造物間の空間の所定部分にアクティブ予定領域を限定するように素子分離膜を形成する段階と、
前記ビットライン構造物及び素子分離膜で囲まれたアクティブ予定領域に該当する半導体基板を前記ビットライン構造物及び素子分離膜の高さだけ単結晶エピタキシャル成長させる段階と、
前記ビットライン構造物、素子分離膜及びシリコン層上部に多数個が平行にワードライン構造物を形成する段階と、
前記ワードライン構造物の両側のシリコン層に形成されたソース、ドレーン領域を形成する段階と、
前記ワードライン構造物が形成された半導体基板上に第1層間絶縁膜を形成する段階と、
前記第1層間絶縁膜内に、前記ソース領域とコンタクトする第1コンタクトパッドと、前記ドレーン領域及びビットラインとコンタクトする第2コンタクトパッドと、を形成する段階と、
前記第1層間絶縁膜の上部に第2層間絶縁膜を形成する段階と、
前記第2層間絶縁膜内に前記第1コンタクトパッドと連結されるストーレッジノードコンタクトパッドを形成する段階と、
前記第2層間絶縁膜の上部に前記ストーレッジノードコンタクトパッドとコンタクトされるようストーレッジノードキャパシタを形成する段階と、をさらに含む
ことを特徴とする半導体メモリ素子の製造方法。 - 前記ビットライン構造物を形成する段階は、
前記半導体基板上にビットライン用導電層を形成する段階と、
前記ビットライン上部に保護用絶縁膜を形成する段階と、
前記保護用絶縁膜及び導電層をパターニングしてビットラインを限定する段階と、
前記ビットライン及び保護用絶縁膜の側壁にスペーサを形成する段階と、を含む
ことを特徴とする請求項10に記載の半導体メモリ素子の製造方法。 - 前記素子分離膜を形成する段階は、
前記ビットライン構造物間の空間に十分充填されるよう酸化膜を形成する段階と、
前記酸化膜を前記ビットライン構造物の表面が露出されるようにCMPする段階と、
前記酸化膜を所定部分エッチングし、アクティブ予定領域に該当する半導体基板を露出させる段階と、を含む
ことを特徴とする請求項10に記載の半導体メモリ素子の製造方法。 - 前記ワードライン構造物を形成する段階は、
前記ビットライン構造物、素子分離膜及びシリコン層上部にゲート絶縁膜を形成する段階と、
前記ゲート絶縁膜の上部に形成されるワードライン用導電層を形成する段階と、
前記導電層上部にハードマスク膜を形成する段階と、
前記ハードマスク膜、ワードライン用導電層及びゲート絶縁膜をエッチングし、ワードラインを限定する段階と、
前記ハードマスク膜、ワードラインの側壁に形成されるワードラインスペーサを形成する段階と、を含む
ことを特徴とする半導体10に記載の半導体メモリ素子の製造方法。 - 前記第1及び第2コンタクトパッドを形成する段階は、
前記第1層間絶縁膜を所定部分エッチングし、前記ソース領域を露出させるコンタクトホールと、ドレーン領域及びビットラインを露出させるコンタクトホールを形成する段階と、
前記コンタクトホール内部が充填されるよう導電層を形成する段階と、
前記導電層をCMPする段階と、を含む
ことを特徴とする請求項10に記載の半導体メモリ素子の製造方法。 - 前記第1層間絶縁膜をエッチングする前に、前記露出されるビットライン構造物の保護用絶縁膜を所定部分エッチングする段階をさらに含む
ことを特徴とする請求項14に記載の半導体メモリ素子の製造方法。 - 前記第1層間絶縁膜は前記保護用絶縁膜とエッチング選択比の相異なる物質よりなる
ことを特徴とする請求項10に記載の半導体メモリ素子の製造方法。
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