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Description
【０００１】
【発明の属する技術分野】
本発明は、表示装置に係り、特にソース・ドライバでのデータ取り込みにおける表示データとドットクロックのタイミングずれに起因する表示画面のチラツキを抑制して高品質の映像表示を可能とした表示装置に関する。
【０００２】
【従来の技術】
コンピュータやその他の情報機器の高精細度カラーモニター、あるいはテレビ受像機の表示デバイスとして、所謂フラットパネル型の表示装置が広く用いられるようになっている。この種のフラットパネル型表示装置としては、典型的には液晶表示装置があり、また近年は有機材料を発光素子とした有機ＥＬ表示装置やプラズマ表示装置などが実用化される段階にある。ここでは、現在広く用いられているアクティブマスク型の液晶表示装置を例として、その概略構成を説明する。
【０００３】
この液晶表示装置は、基本的には少なくとも一方が透明なガラス等からなる二枚の（一対の）基板の間に液晶層を挟持した所謂液晶パネルを有し、この液晶表示パネルの基板に形成した画素形成用の各種電極に選択的に電圧を印加して所定画素の点灯と消灯を行うもので、コントラスト性能、高速表示性能に優れている。こ種の液晶表示装置の一般的構成は既知であり、その駆動回路は例えば「特許文献１」に開示される。
【０００４】
【特許文献１】
特開２００２−２９７１０８号公報
【０００５】
【発明が解決しようとする課題】
図１２は液晶表示装置の駆動システムの概要を説明するブロック図である。図中、参照符号１は表示パネルであり、ここでは液晶パネルである。以下、表示パネルを液晶パネルとして説明する場合もある。この液晶表示装置は液晶パネル１、ゲート・ドライバ部２、ソース・ドライバ部３、表示制御回路４、電源回路５で構成される。
【０００６】
ゲート・ドライバ部２、ソース・ドライバ部３は表示パネル１の周辺部に設置される。ゲート・ドライバ部２は液晶パネル１の一辺に配置された複数のゲート・ドライバＩＣからなり、ソース・ドライバ部３は液晶パネル１の他の辺に配置された複数のソース・ドライバＩＣから構成される。表示制御装置４はパソコンやテレビ受信回路等の表示信号源（ＨＯＳＴ）から入力する表示信号をデータの交流化等、液晶パネルの表示に適したタイミング調整を行い、表示形式の表示データに変換して同期信号（クロック信号）と共にゲート・ドライバ部２、ソース・ドライバ部３に与える。ゲート・ドライバ部２とソース・ドライバ部３は表示制御回路４の制御の基にゲート線にゲート信号を供給し、またソース線に表示データを供給して映像を表示する。電源回路５は液晶表示装置に要する各種の電圧を生成する。
【０００７】
図１３は図１２における表示制御回路とソース・ドライバ部を構成するソース・ドライバＩＣの概略接続構成の説明図である。また、図１４は図１３における表示制御回路の出力信号である表示データとクロック信号のタイミング図である。図１４における参照符号３１〜３ｎはソース・ドライバ部を構成するソース・ドライバＩＣであり、表示制御回路４の近端部（Ａ）に位置するソース・ドライバＩＣ３１と遠端部（Ｂ）に位置するソース・ドライバＩＣ３ｎのみを示し、その中間に配置されるソース・ドライバＩＣは図示を省略した。各ソース・ドライバＩＣ３１〜３ｎは同一回路構成であり、図１３では遠端部（Ｂ）に位置するソース・ドライバＩＣ３ｎの回路構成は図示を省略してある。なお、表示制御回路４には表示データとクロックのタイミングを調整するタイミング調整回路（通常、ＴＣＯＮと称する）や階調電圧生成回路などが設けられている。
【０００８】
図１３および図１４における表示制御回路４の出力信号である「ＲＧＢＤＡＴＡ」は３色（Ｒ，Ｇ，Ｂ）のデジタルの表示データ、同「ＣＬＫ」は「ＲＧＢＤＡＴＡ」に同期したクロック信号を示す。また、図１４におけるＴｃは一つのデータ区間、Ｔｓは表示データ「RGB DATA」に関するクロック「ＣＬＫ」のセットアップ時間、Ｔｈは同クロック「ＣＬＫ」のホールド時間を示し、ｎ，ｎ−１，ｎ＋１は各表示データを示す。図１３において、表示データ「ＲＧＢＤＡＴＡ」及びクロック「ＣＬＫ」はｎ個のソース・ドライバＩＣ３１〜３１ｎに接続されており、一般に、表示データ「ＲＧＢＤＡＴＡ」はｍビット幅のパラレルデータ形式で、各ソース・ドライバＩＣ３１〜３１ｎにＴＴＬレベルやＭＯＳロジックレベルで転送される。
【０００９】
次に、表示パネル１に転送される表示データの流れを説明する。先ず、表示制御回路４からの表示データ「ＲＧＢＤＡＴＡ」は、ソース・ドライバＩＣ３１〜３１ｎのラッチ回路６で図１４に示すように、クロック「ＣＬＫ」の立ち上がりエッジでラッチ（保持）される。尚、以下の説明では、クロック「ＣＬＫ」の立ち上がりエッジで表示データ「ＲＧＢＤＡＴＡ」を保持することとする。ラッチされた表示データ「ＲＧＢＤＡＴＡ」はソース・ドライバＩＣ３１〜３１ｎのアナログ出力回路７でデジタル信号からアナログ信号に変換される。アナログ変換された信号は液晶パネル１に印加されて映像を表示する。
【００１０】
図１５は表示制御回路から出力される表示データの理想波形と表示制御回路にｎ個のソース・ドライバを接続した場合の表示データの実際の波形を比較した波形歪みの説明図である。図１３において、上側の波形は表示制御回路から出力される表示データの理想波形、下側の波形のうち実線の波形は近端部（Ａ）に配置されたソース・ドライバＩＣ３１への入力波形であり、点線の波形は遠端部（Ｂ）に配置されたソース・ドライバＩＣ３ｎへの入力波形を示す。以下では、近端部（Ａ）と遠端部（Ｂ）および中間部に接続されるソース・ドライバＩＣに共通の説明を行う場合には、単にソース・ドライバＩＣとして表記する。
【００１１】
表示制御回路４の近端部（Ａ）に配置されたソース・ドライバＩＣ３１、遠端部（Ｂ）に配置されたソース・ドライバＩＣ３ｎについて、表示制御回路４とソース・ドライバＩＣ３１とソース・ドライバＩＣ３ｎの距離、すなわち表示データ「ＲＧＢ ＤＡＴＡ」の伝送路距離は、ソース・ドライバＩＣ３１が短く、ソース・ドライバＩＣ３ｎが長い。特に、ソース・ドライバＩＣ３１とソース・ドライバＩＣ３ｎの距離は近年の大画面化に伴い、ますます長くなる傾向にある。この距離が長くなると、伝送路のインピーダンスの不整合による波形の反射や信号のクロストーク等の影響により、近端部（Ａ）のソース・ドライバＩＣ３１から遠端部（Ｂ）のソース・ドライバＩＣ３ｎに表示データが伝送される間に図１５の下側波形に示したように、波形自体に歪みが生じる。
【００１２】
表示制御回路４から出力される理想データ波形は略矩形であったものが、負荷としてソース・ドライバが接続されると、その各ソース・ドライバＩＣ３１〜３ｎに入力する実際のデータ波形は正弦波に近くなる。図１５において、ソース・ドライバＩＣがクロック「ＣＬＫ」のタイミングに合わせて理論的に“１”又は“０”と認識できる期間を近端部（Ａ）に配置されたソース・ドライバＩＣ３１でＴｐａ、遠端部（Ｂ）に配置されたソース・ドライバＩＣ３ｎでＴｐｂとすれば、遠端部（Ｂ）に配置されたソース・ドライバＩＣ３ｎでは図１５の点線で示したようにますます波形の歪みが進み、Ｔｐａ＞Ｔｐｂとなる。このことは、近端部（Ａ）に配置されたソース・ドライバＩＣ３１より遠端部（Ｂ）に配置されたソース・ドライバＩＣ３ｎが表示データを確実にラッチする期間のマージンが低下することを意味する。
【００１３】
このマージンの低下に加え、表示制御回路４のデジタル回路の特性のバラツキや周囲温度、電源電圧の変動による表示データ「ＲＧＢＤＡＴＡ」とクロック「ＣＬＫ」の位相ズレが作用することで、近端部（Ａ）に配置されたソース・ドライバＩＣ３１ではラッチできた上記表示データが遠端部（Ｂ）に配置されたソース・ドライバＩＣ３ｎではラッチできなくなる。又は、その逆に遠端部（Ｂ）に配置されたソース・ドライバＩＣ３ｎでラッチでき、近端部（Ａ）に配置されたソース・ドライバＩＣ３１ではラッチできなくなる。この結果、表示画面にチラツキが発生する。
【００１４】
このようなチラツキは、表示画面サイズの大型化、表示データの高速伝送に伴って大きくなる。これは、表示データとクロックとの間に、所謂スキューが生じて表示データを取り込む（ラッチする）タイミングにずれが発生して、上記したチラツキを招くのである。このような現象は、部品のバラツキ、周囲温度、ロジックレベルの閾値変動等、個々の液晶表示装置、その使用環境等、製品化以降の動作条件によっても発生する。このことは液晶表示装置に限らず、有機ＥＬ表示装置やプラズマ表示装置、その他の上記と同様な駆動方法を採用する表示装置においても同様である。従来は、抵抗やコンデサを用いてカット・アンド・トライで対処していた。しかし、このような対処では充分なタイミング調整を行うことが難しく、解決すべき課題の一つとなっていた。
【００１５】
本発明の目的は、上記従来技術の課題を解決することにあり、動作開始時に上記したタイミングずれを自動調整してチラツキの無い高品質の表示装置とその駆動方法を提供することにある。
【００１６】
【課題を解決するための手段】
上記目的を達成するため、本発明は、次のような手段および方法を採用した。すなわち、表示制御回路にテストデータ（ダミーデータ）を発生する固定パターン生成回路と、高速の表示用ドットクロックより低速のテスト用ドットクロックを発生するテストクロック発振器、および表示用ドットクロックの時間軸を調整するタイミング調整回路を設ける。タイミング調整回路はテストデータと後述するソース・ドライバからの読出しデータを比較して両者の時間軸差（位相差）を検出する比較回路、比較回路で検出した時間軸差を解消するタイミングに前記表示用ドットクロックを遅延させる遅延回路等を具備した。
【００１７】
このような構成において、先ず、製品出荷時や使用の際の電源投入時、あるいは随時にソース・ドライバ部に高速のクロック（ドットクロック）とダミーデータを伝送し、ソース・ドライバ部を構成する各ソース・ドライバＩＣに上記ドットクロックで取り込み、ラッチさせる。その後、ソース・ドライバＩＣにラッチされたダミーデータの一部をシリアルデータに変換し、表示制御回路が低速のテスト用ドットクロックで読み出す。表示制御回路は、高速で伝送されるダミーデータと低速で読み出したシリアルデータを比較する。この比較は、両データ間の位相差の検出で行う。そして、表示制御回路は、上記比較結果を基に表示データ伝送のドットクロックの遅延量を可変してソース・ドライバが確実にデータをラッチできるタイミングに表示用ドットクロックのタイミングを調整する。
【００１８】
上記構成とした本発明により、ソース・ドライバ部と表示制御回路の間の表示データ伝送路上を伝送される表示データのタイミングずれ（スキュー、すなわち信号間の位相差）が自動的に補正される。その結果、高速の表示データをある程度長い伝送路を通して伝送しても、ソース・ドライバ部における表示データのラッチミスによる画面のチラツキが改善される。上記表示データのタイミングずれの補正量を保存しておき、電源投入時、あるいは随時に上記のテストモードを実行することなく、保存した補正量で上記表示データのタイミングずれを自動調整することもできる。以下、本発明の代表的な構成を記述する。
表示装置１：
第１の方向に延在し且つ前記第１の方向に交差する第２の方向に並設された複数のゲート線、前記第２の方向に延在し且つ前記第１の方向に並設された複数のソース線、前記複数のゲート線に走査信号を出力する少なくとも一つのゲート・ドライバ、前記複数のソース線に映像信号を出力する少なくとも一つのソース・ドライバ、及び 前記複数のゲート線の一つからの前記走査信号で選択されるアクティブ素子と該アクティブ素子の選択により前記複数のゲート線の一つからの前記映像信号に応じて駆動する画素電極とを各々含む複数の画素を有する表示パネルと、
前記ゲート・ドライバ及び前記ソース・ドライバに供給されるクロックと該ソース・ドライバに供給されるデータとを生成し且つ出力する表示制御回路とを備えた表示装置において、本発明は
前記表示制御回路から出力される前記データの一群を取込み且つ該取り込まれた一群のデータを前記表示制御回路に送る前記ソース・ドライバと、
前記ソース・ドライバから送られる前記一群のデータの状態に応じて前記クロックのタイミングを調節する前記表示制御回路とを提供する。
【００１９】
表示装置２：前記表示装置１において、本発明は、前記表示制御回路に、これから生成された状態にある前記データの他の群と前記ソース・ドライバから送られた前記一群のデータとを比較し、該ソース・ドライバから送られた一群のデータが該他群のデータと異なるときに前記クロックのタイミングを調節させる。
【００２０】
表示装置３：前記表示装置１において、本発明は、前記表示制御回路に、前記ソース・ドライバから送られた前記一群のデータの論理状態を参照して前記クロックのタイミングを調節させる。
【００２１】
表示装置４：前記表示装置１において、本発明は、前記表示制御回路に前記データをｍビット（ｍは１より大きい自然数）のデータ信号からなるパラレル形式で生成させる。
【００２２】
表示装置５：前記表示装置４において、本発明は、
前記ソース・ドライバに、これに取り込まれた前記一群のデータをシリアル形式に変換し且つシリアル形式に変換された後の該一群のデータを前記表示制御回路に送らせ、
前記表示制御回路に、前記ソース・ドライバから送られた前記一群のデータを前記ｍビットのデータ信号からなるパラレル形式に変換し且つ該パラレル形式に変換された一群のデータを該表示制御回路で生成された状態にある前記データの他の群と比較させる。
【００２３】
表示装置６：前記表示装置４において、本発明は、
前記ソース・ドライバに、前記表示制御回路から供給される前記一群のデータを前記クロックに呼応してラッチするラッチ回路と、このラッチ回路にラッチされた該一群のデータをシリアル形式に変換するパラレル−シリアル変換回路とを含ませ、
前記表示制御回路に、前記パラレル−シリアル変換回路でシリアル形式に変換された前記一群のデータをｍビットのデータ信号からなるパラレル形式に変換するシリアル−パラレル変換回路と、該シリアル−パラレル変換回路から出力される該一群のデータと該表示制御回路で生成された状態にある前記データの他の群との比較結果に応じて前記クロックのタイミングを調整するタイミング調整手段とを含ませる。
【００２４】
表示装置７：前記表示装置１において、本発明は、
前記表示制御回路に、これに入力される入力信号に基づいて表示データを生成する第１回路と、ダミーデータを生成する第２回路とを設け、且つ該表示データ及び該ダミーデータのいずれかを前記データとして出力させ、
前記第２回路に、前記ダミーデータの波形の変動を前記表示パネルにて前記複数のゲート線の一つ沿いに並ぶ前記画素の各々に対応させて固定し、且つ該固定された波形を有するダミーデータを周期的に生成させる。
【００２５】
表示装置８：前記表示装置７において、本発明は、前記表示制御回路に、前記固定された波形を有するダミーデータの一周期として前記一群のデータを出力させる。
【００２６】
表示装置９：前記表示装置８において、本発明は、
前記ソース・ドライバに、前記一周期のダミーデータを取込み且つこれに取り込まれた該一周期のダミーデータを前記表示制御回路に送らせ、
前記表示制御回路に、前記ソース・ドライバから送られた前記一周期のダミーデータを、該表示制御回路により生成された状態にある前記固定された波形を有するダミーデータの他の一周期と比較し、該ソース・ドライバから送られた一周期のダミーデータが該他の一周期のダミーデータと異なるときに前記クロックのタイミングを調節させる。
【００２７】
表示装置１０：前記表示装置１において、本発明は、
前記表示制御回路に、これに入力される入力信号に基づいて第１クロックを生成する第１回路と、該第１クロックとは周波数の異なる第２クロックを生成する第２回路とを設け、且つ該第１クロック及び該第２クロックのいずれかを前記クロックとして出力させ、
前記ソース・ドライバに前記第１クロックに呼応して前記データの一群を取込ませ、且つ前記第２クロックに呼応して該取り込まれた一群のデータを前記表示制御回路に送らせる。
【００２８】
表示装置１１：前記表示装置１０において、本発明は、
前記表示制御回路に、前記データをｍビット（ｍは１より大きい自然数）のデータ信号からなるパラレル形式で生成させ、
前記ソース・ドライバに、これに取り込まれた前記一群のデータを前記第２クロックに呼応してシリアル形式に変換して前記表示制御回路に送らせ、
前記表示制御回路に、前記ソース・ドライバから送られた前記一群のデータを前記第２クロックに呼応してパラレル形式に変換し且つ該パラレル形式に変換された一群のデータを該表示制御回路で生成された状態にある前記データの他の群と比較させる。
【００２９】
表示装置の駆動方法１：
第１の方向に並ぶ複数の画素からなる画素行が該第１の方向に交差する第２の方向に並設され且つ前記画素行の選択された一つに属する画素の各々に映像信号を供給する少なくとも一つのソース・ドライバが配置された表示パネルと、前記ソース・ドライバにパラレルデータとクロックとを供給する表示制御回路とを有する表示装置の駆動方法において、本発明は、
前記パラレルデータとして前記画素行の一つに含まれる複数の画素の各々に応じて波形が変動するダミーデータを生成し且つ該ダミーデータを前記ソース・ドライバに取り込む第１工程と、
前記第１工程でソース・ドライバに取り込まれた前記ダミーデータをシリアルデータに変換して前記表示制御回路に送り、該表示制御回路にて該シリアルデータをパラレル形式の参照データに変換し、該参照データと前記ダミーデータとを比較する第２工程とを備え、
前記第２工程にて、前記参照データの波形変動が前記ダミーデータのそれと異なるとき、前記クロックの前記パラレルデータに対する遅延時間を延ばすように調整する。
【００３０】
表示装置の駆動方法２：前記表示装置の駆動方法１において、本発明は、前記ダミーデータを前記第２工程にて再び生成して前記参照データと比較する。
【００３１】
表示装置の駆動方法３：前記表示装置の駆動方法１において、本発明は、前記ダミーデータを前記クロックに呼応して前記ソース・ドライバに取り込む。
【００３２】
表示装置の駆動方法４：前記表示装置の駆動方法１において、本発明は、
前記ダミーデータを再び生成し且つ前記ソース・ドライバにより前記第２工程で遅延時間が調整された前記クロックに呼応して該ダミーデータを取り込ませる第３工程と、
前記第３工程で前記ソース・ドライバに取り込まれたダミーデータをシリアルデータに変換し、該シリアルデータを表示制御回路に送り、該シリアルデータをパラレル形式の参照データに変換し、且つ該参照データをダミーデータと比較する第４工程とを更に備え、
前記ダミーデータを前記第４工程で生成させる。
【００３３】
表示装置の駆動方法５：前記表示装置の駆動方法４において、本発明は、前記第４工程にて、前記参照データの波形変動が前記ダミーデータのそれと異なるとき、前記クロックの（前記パラレルデータに対する）遅延時間を延ばすように調整する。
【００３４】
表示装置の駆動方法６：前記表示装置の駆動方法５において、本発明は、
前記第４工程にて、前記参照データの波形変動が前記ダミーデータのそれと異なるとき、前記第３工程と前記第４工程とを繰り返し、
この第３工程にて前記ソース・ドライバにより行われるダミーデータ取り込みは、この第３工程の前に行われる別の第４工程にて遅延時間が調整されたクロックに基づいて行われる。
【００３５】
表示装置の駆動方法７：前記表示装置の駆動方法１において、本発明は、前記第１工程を前記表示装置への電源投入により開始させる。
【００３６】
表示装置の駆動方法８：前記表示装置の駆動方法１において、本発明は、前記ダミーデータを前記表示装置に入力される画像情報に関係なく生成する。
【００３７】
なお、本発明は上記構成および後述する実施例の構成に限定されるものではなく、本発明の技術思想を逸脱することなく種々の変更が可能である。本発明の他の目的および構成は後述する実施の形態の記述から明らかになるであろう。
【００３８】
【発明の実施の形態】
以下、本発明の実施の形態について、実施例の図面を参照して詳細に説明する。図１は本発明による表示装置の一実施例の要部構成を説明するブロック図であり、本発明を液晶表示装置に適用した実施例で示す。図１中の参照符号１は液晶パネル（図１ではＴＦＴパネルとも表示）、また参照符号３１はソース・ドライバＩＣである。液晶パネル１の周辺に沿いにｎ個のソース・ドライバＩＣ（集積回路，３１・・・・３ｎ）を搭載してなるソース・ドライバ部においては、図１にてソース・ドライバＩＣの一つが示され、その他は割愛されている。
【００３９】
図１ではソース・ドライバＩＣ３１のみを代表して示す。そして、参照符号４は表示制御回路で、前記図１２で説明したゲート線に走査信号を供給するゲート・ドライバ部、ソース線に表示データを供給するソース・ドライバ部にデジタル表示データおよびドットクロック、フレーム開始信号、その他のタイミング信号を生成し、データラッチ制御を行う。以下では、タイミング信号としてソース・ドライバＩＣに有するデータラッチ回路にデータ表示データをラッチする（取り込む）ドットクロックのみを示した。
【００４０】
また、ソース・ドライバＩＣ３１は、データラッチ回路（図１では、ラッチ回路とも表記）６、デジタル−アナログ変換回路（図１では、Ｄ／Ａ変換回路とも表記）で構成したアナログ出力回路７、パラレル−シリアル変換回路（図１では、Ｐ／Ｓとも表記）８を有している。図１において、「ＲＧＢＤＡＴＡ」は夫々のソース・ドライバによる（Ｒ）、緑（Ｇ）、青（Ｂ）の映像信号生成に参照されるデジタル表示データ等の伝送線、「ＣＬＫ」はソース・ドライバのディジタル表示データの取込みを制御するドットクロック、「ＳＲＤＡＴＡ」はシリアルデータ、「ＡＬＤＡＴＡ」はアナログデータを示す。図１３を参照して述べた従来の表示装置に対し、本発明による表示装置では、後述の如く画像表示に直接関わらないデータや制御信号もデジタル表示データやドットクロックの伝送線を通してソース・ドライバＩＣに送るため、参照符号ＲＧＢＤＡＴＡ，ＣＬＫはデータ又は信号の伝送線として以降定義される。
【００４１】
液晶パネル１の周辺には、ｎ個（ｎは自然数）のソース・ドライバＩＣ３１・・・３ｎが搭載されるが、その各々の内部回路は同様な構造を有するため、複数のソース・ドライバが搭載される（ｎ≧２）液晶パネル１であっても、その機能はソース・ドライバＩＣ３１をその他のソース・ドライバの代表として説明される。従って、図１には、ソース・ドライバＩＣ３１のみが示される。この（これらの）ソース・ドライバは、表示制御回路４と接続している。表示制御回路４は、タイミング制御回路４５とタイミング調整回路４６とを有する。表示制御回路４から出力されるデジタル表示データは伝送線ＲＧＢＤＡＴＡを、ドットクロックは伝送線ＣＬＫを夫々通してｎ個のソース・ドライバに入力される。デジタル表示データは、ｍビットのパラレルデータとして表示制御回路４からソース・ドライバ（図１の参照番号３１）に伝送される。ソース・ドライバ３１の内部にはラッチ回路６が備えられ、さらにラッチ回路６には液晶パネル１のゲート線（走査信号線）沿いに並ぶ複数の画素の夫々に出力すべき映像信号に応じたデジタル表示データを格納するシフトレジスタが設けられる。ゲート線沿いに並ぶ複数の画素（ドット）の夫々に応じたデジタル表示データ（ｍビットのパラレルデータ，ｍは２以上の自然数）は、ドットクロックのパルスに応じてシフトレジスタに順次取り込まれる。このようなラッチ回路６の機能は、図１３を参照して述べた従来の表示装置に搭載されたそれと同様である。
【００４２】
しかし、本発明による表示装置（本実施例では液晶表示装置）には、ソース・ドライバ３１の内部にラッチ回路６の出力を受けるパラレル−シリアル変換回路８が設けられ、これによりラッチ回路６にラッチされた（取り込まれた）ｍビットのパラレルデータを表示制御回路４から伝送線ＣＬＫを通して出力されるクロックに同期してシリアルデータに変換して、これを表示制御回路４に戻す。図１５に示すデジタル表示データの波形の歪みによる当該デジタル表示データのラッチ回路６への取込みミスは、シリアルデータとして保持される。
【００４３】
図２は、図１における表示制御回路４の構成の一例を説明する回路ブロック図である。表示制御回路はタイミング制御回路４５とタイミング調整回路４６とを有する。本実施例にて示されるタイミング制御回路４５は、表示装置にその外部（コンピュータやテレビジョン受像機）から入力される画像データ及びそのタイミング信号を受ける駆動タイミング生成回路４１の他に、固定パターン生成回路４２、発振器４３、カウンター４４を含む。駆動タイミング生成回路４１は通常タイミング・コントローラ（ＴＣＯＮ）とも称し、薄膜トランジスタをアクティブ素子として各画素に備えた液晶パネルではＴＦＴ駆動タイミング生成回路とも呼ばれる。
【００４４】
この駆動タイミング生成回路４１は、図８に示す如く、パーソナル・コンピュータやテレビ受信回路等の外部信号源ＨＯＳＴから入力された上記画像データ（表示データ）や上記タイミング信号（同期信号：Ｖｓｙｎｃ、Ｈｓｙｎｃ）等の入力信号に基づいて、液晶パネル（表示素子）に設けられたアクティブ素子を駆動するソース・ドライバＩＣやゲート・ドライバＩＣを制御するためのフレーム開始信号、走査線に供給する水平同期クロック、ドットクロックＤＣＬＫ、交流化信号、その他のタイミング制御信号を生成する。但し、本実施例では、ここでは、ドットクロック以外は説明に不要なため、これらの図示は省略してある。
【００４５】
固定パターン生成回路４２は、テスト表示データ「ＴｅｓｔＤＡＴＡ」となる固定パターンデータ（ダミーデータ）を生成して出力する。この固定パターンデータは、例えば、全画面を単一階調で表示する映像信号をソース・ドライバＩＣに生成させるようなデジタル表示データとして生成される。発振器４３はソース・ドライバＩＣにラッチされた表示データをシリアルデータとして読み出すための一定の周波数を有するテストクロック「ＴｅｓｔＣＬＫ」を生成する。このテストクロックＴｅｓｔＣＬＫの周波数は、ドットクロック「ＤＣＬＫ」のそれよりも低く、例えば４０ＭＨｚのドットクロックＤＣＬＫに対して、５００ｋＨｚに設定される。そして、カウンター４４は表示装置の電源投入に呼応して発生されるリセット信号（パワーオン・リセット信号）「ＲＥＳＥＴ」に基づいてテストモードの開始信号「ＴｅｓｔＭＯＤＥ」を生成する。
【００４６】
図３は図１における表示制御回路に有するタイミング調整回路の構成の一例を説明する回路ブロック図である。タイミング調整回路４６は、データ・セレクタ回路９、シリアル−パラレル変換回路（図３ではＳ／Ｐとも表記）１０、比較回路１１、遅延回路１２、クロック・セレクタ回路１３で構成される。また、参照符号「ＤｉｓｐＤＡＴＡ」はデジタル表示データ、「ＴｅｓｔＤＡＴＡ」はテスト表示データ、「ＴｅｓｔＭＯＤＥ」はテストモード信号、「ＤＣＬＫ」は表示用の高速ドットクロック、「ＴｅｓｔＣＬＫ」はドットクロック「ＤＣＬＫ」より低い周波数のテストクロックを示す。
【００４７】
データ・セレクタ回路９は、ｍビットのデジタル表示データ「ＤｉｓｐＤＡＴＡ」とテスト表示データ「ＴｅｓｔＤＡＴＡ」とを切り換える。デジタル表示データＤｉｓｐＤＡＴＡは上述した外部回路から表示装置に入力される画像データに基づいて駆動タイミング生成回路４１により、テスト表示データＴｅｓｔＤＡＴＡは上述した固定パターン生成回路４２により、それぞれｍビットのパラレルデータとして生成される。本実施例では、テスト表示データＴｅｓｔＤＡＴＡをデジタル表示データＤｉｓｐＤＡＴＡと同様にドットクロックＤＣＬＫに基づいて生成し、ドットクロックＤＣＬＫの信号パルスに呼応させてデジタル表示データＤｉｓｐＤＡＴＡと同様にソース・ドライバＩＣにラッチさせる（取り込ませる）。従って、ドットクロックＤＣＬＫの周波数が４０ＭＨｚの場合、テスト表示データＴｅｓｔＤＡＴＡは、ドットクロックＤＣＬＫ周波数の逆数：２５ｎｓ（ナノ秒＝１０-9秒）の周期で変化する擬似的なデジタル表示データＤｉｓｐＤＡＴＡとして、ソース・ドライバＩＣのラッチ回路（それに備えられたシフトレジスタ）に入力される。尤も、テスト表示データＴｅｓｔＤＡＴＡをドットクロックＤＣＬＫとは周波数の異なる別のクロック（例えば、テストクロックＴｅｓｔＣＬＫ）に基づいて生成し、このクロックに呼応させてソース・ドライバＩＣにラッチさせてもよい。
【００４８】
クロック・セレクタ回路１３は表示用の高速のドットクロック「ＤＣＬＫ」と、このドットクロック「ＤＣＬＫ」より低い周波数のテストクロック「ＴｅｓｔＣＬＫ」とを切り換える。シリアル−パラレル変換回路１０は図１のパラレル−シリアル変換回路８からのシリアルデータをパラレルデータに変換して比較回路１１に与える。比較回路１１はシリアル−パラレル変換回路１０の出力データとテスト表示データ「ＴｅｓｔＤＡＴＡ」の比較演算を行う。固定パターン生成回路４２でパラレルデータとして生成されたテスト表示データＴｅｓｔＤＡＴＡは、タイミング調整回路４６（データ・セレクタ回路９）を通してソース・ドライバＩＣ３１のラッチ回路６に入力され、ソース・ドライバＩＣ３１に備えられたパラレル−シリアル変換回路８により一旦シリアルデータに変換された後、シリアル−パラレル変換回路１０にて再度パラレルデータに変換されて、比較回路１１に入力される。従って、比較回路１１では、固定パターン生成回路４２で発生した状態のテスト表示データＴｅｓｔＤＡＴＡとソース・ドライバＩＣ３１によるラッチを経たテスト表示データＴｅｓｔＤＡＴＡとがパラレルデータとして比較され、その相違に応じた出力信号（比較出力）が生成される。遅延回路１２は、比較回路１１からの比較出力に基づいてドットクロック「ＤＣＬＫ」の遅延量を決定する。
【００４９】
データ・セレクタ回路９は通常表示モード（表示装置に入力された画像を表示する期間）ではデジタル表示データ「ＤｉｓｐＤＡＴＡ」を選択して伝送線ＲＧＢＤＡＴＡに出力し、電源投入時のリセット信号で生成されるテストモード信号「ＴｅｓｔＭＯＤＥ」が入力されるテストモードではデジタル表示データＤｉｓｐＤＡＴＡに代えてテスト表示データ「ＴｅｓｔＤＡＴＡ」を選択して伝送線ＲＧＢＤＡＴＡに出力する。以下、図１〜図３に示した表示装置の表示制御回路４及びソース・ドライバＩＣ３１の動作を図４のタイミング図を参照して説明する。
【００５０】
図４は、上述した本実施例の表示装置の動作を表示制御回路４へ入力され、又はその内部で生成され、又はそれから出力される夫々のデータ及び信号のタイミング図であり、各波形に付した参照符号は図１乃至図３に同一参照符号で示した信号、データ、又は伝送線に出力される信号及びデータの一方に対応する。表示装置（本実施例では、液晶表示装置）の電源を投入した時点でリセット信号「ＲＥＳＥＴ」が表示制御回路４に含まれるタイミング制御回路４５に備えられたカウンター４４に入力される。このリセット信号「ＲＥＳＥＴ」でカウンター４４は所定のカウントを開始する。カウンター４４に入力されるリセット信号ＲＥＳＥＴがローレベルからハイレベルへ変化すると、上記カウントが所定のクロックに基づいて開始される。本実施例では、所定のクロックとして発振機４３で生成した上記テストクロックＴｅｓｔＣＬＫをカウンター４４に入力し、カウント動作を行ったが、カウント動作用のクロック及びその周波数は、テストクロックＴｅｓｔＣＬＫ及びその周波数に限定されるものではない。カウンター４４のカウント動作開始に呼応してテストモード信号「ＴｅｓｔＭＯＤＥ」がハイレベルとなり、テストモード（期間）が開始する。本実施例では、カウンター４４を１０ビット構成とし、そのカウント動作がフルカウント（１０２３カウント目）に到る時点で、カウンター４４はカウント動作を停止する。
【００５１】
このカウンター４４のカウント動作を周波数５００ｋＨｚのテストクロックＴｅｓｔＣＬＫで行う場合、１カウントに要する時間はテストクロックＴｅｓｔＣＬＫの周波数の逆数：２μｓ（マイクロ秒＝１０-6秒）となる。従って、上記テストモードは、２×１０２４＝２０４８μｓ、即ち約２ｍｓ（ミリ秒）間続いたカウンター４４のカウント動作の終了に呼応してテストモード信号ＴｅｓｔＭＯＤＥがローレベルに変わるとともに終了する。図４にてカウンター出力にＳｔｏｐと記された期間では、カウンター４４のカウント動作が休止されているため、テストモード信号「ＴｅｓｔＭＯＤＥ」はローレベルに保持される。
【００５２】
図４において、テストモード信号「ＴｅｓｔＭＯＤＥ」がローレベルである間、図３のデータ・セレクタ回路９はデジタル表示データ「ＤｉｓｐＤＡＴＡ」を選択し、これを伝送線ＲＧＢＤＡＴＡに出力してソース・ドライバＩＣ３１に送る。一方、テストモード信号「ＴｅｓｔＭＯＤＥ」がハイレベルである間、データ・セレクタ回路９はテスト表示データ「ＴｅｓｔＤＡＴＡ」を選択し、これを伝送線ＲＧＢＤＡＴＡに出力してソース・ドライバＩＣ３１に送る。
【００５３】
クロック・セレクタ回路１３はテストモード信号「ＴｅｓｔＭＯＤＥ」がローレベルのときは常に表示用ドットクロック「ＤＣＬＫ」をクロック伝送線「ＣＬＫ」に出力し、テストモード信号「ＴｅｓｔＭＯＤＥ」がハイレベルとなったときは、後述する比較回路１１の演算結果等に応じて表示用ドットクロック「ＤＣＬＫ」とテストクロック「ＴｅｓｔＣＬＫ」との何れか一方をクロック伝送線「ＣＬＫ」に出力する。つまり、クロック・セレクタ回路１３は、テストモード信号「ＴｅｓｔＭＯＤＥ」がローレベルのときは表示パネルに通常の表示動作を行なわせ、ハイレベルのときはクロックタイミングの調整のための遅延制御に加担する。
【００５４】
ここで、上述の実施例に以下の条件を宛がい、本発明による表示装置及びその駆動方法の一例を更に具体的に説明する。なお、本発明による表示装置及びその駆動方法の実施形態は、以下に述べる各条件に限定されるものではない。
【００５５】
伝送線ＲＧＢＤＡＴＡにパラレルデータとして出力されるデジタル表示データ「ＤｉｓｐＤＡＴＡ」及びテスト表示データ「ＴｅｓｔＤＡＴＡ」のデータビット幅を８ビット（ｂｉｔ）とし、ソース・ドライバＩＣ３１のパラレル−シリアル変換回路８で読み出され（検出され）且つタイミング調整回路４６のシリアル−パラレル変換回路１０に送られるテスト表示データＴｅｓｔＤＡＴＡのシリアルデータも同様に８ビットとする。また、表示用ドットクロック「ＤＣＬＫ」の周期を２５ｎｓ（４０ＭＨｚ）、テストクロック「ＴｅｓｔＣＬＫ」の周期を２μｓ（５００ｋＨｚ）とする。テストクロックＴｅｓｔＣＬＫの周波数とドットクロックの周波数とを異ならせることにより、シリアル−パラレル変換回路１０によるシリアルデータＳＲＤＡＴＡの取込み誤り（ラッチ誤り）が回避される。この観点では、双方の周波数の高低もその差も限定されない。
【００５６】
比較回路１１は固定パターン生成回路４２にてパラレルデータとして生成された状態のテスト表示データＴｅｓｔＤＡＴＡと、ソース・ドライバＩＣ３１に一旦取り込まれた後、シリアルデータとして検出され且つシリアル−パラレル変換回路１０にて再びパラレルデータに変換されたテスト表示データＴｅｓｔＤＡＴＡとを比較し、その比較結果に応じた３ビットのデジタルデータ出力ΔＰを遅延回路１２に送る。遅延回路１２は、このデジタルデータ出力ΔＰを参照して前記ドットクロック「ＤＣＬＫ」の遅延（タイミング）を制御する。以下に例示される表示装置では、表示パネル（液晶パネル１）内にて走査信号線（ゲート線ＧＬ，図８参照）沿いに並ぶ一列（以下、１ライン）の画素（ドット）の夫々に対応したパラレルデータ（デジタル表示データＤｉｓｐＤＡＴＡ）が、これらの伝送線ＲＧＢＤＡＴＡへの出力開始時刻から４ｎｓ遅れて立ち上がる（又は立ち下がる）ドットクロックＤＣＬＫでソース・ドライバＩＣ３１（…３ｎ）に順次取り込まれる。図１４を用いて説明すれば、画素（ドット）毎に周期Ｔｃ（＝２５ｎｓ）で８本の伝送線ＲＧＢＤＡＴＡに出力される８ビットのパラレルデータの各々が、この立ち上がり（立ち下り）時刻よりも時間Ｔｓ（＝４ｎｓ）だけ遅れたドットクロック（伝送線ＣＬＫに出力される）の立ち上がりでソース・ドライバに取り込まれる。データ取り込みやデータ処理のタイミングを決めるクロックの信号波形の立ち上がり又は立ち下りは、エッジ（Edge）とも呼ばれる。
【００５７】
このように上記１ラインの全画素に夫々応じたパラレルデータを、遅延時間が４ｎｓのドットクロックＤＣＬＫのエッジでソース・ドライバに取り込むとき、１ラインの一端（表示制御回路４の最も近く）に位置する画素に応じたパラレルデータに比べて、その他端（表示制御回路４より最も遠く）に位置する画素に応じたパラレルデータの波形は歪み、その立ち上がりや立ち下りがドットクロックＤＣＬＫのエッジよりも遅れることがある。その結果、１ラインの他端に位置する画素に応じたパラレルデータの一部がソース・ドライバに取り込まれないために、表示装置の画面がちらつく。本実施例に記される表示装置及びその駆動方法では、このようなパラレルデータの取込み誤り（Acquisition Error ）を表示装置の始動時に予め検出し、その結果を一旦シリアルデータに変換して、これをシリアル−パラレル変換回路１０により再度パラレルデータに変換することで、シリアル−パラレル変換回路１０から出力されるパラレルデータと伝送線ＲＧＢＤＡＴＡに出力される正常なパラレルデータとの相違を明らかにする。比較回路１１は、この２つのパラレルデータの相違を認識することにより、これから遅延回路１２へ送られる３ビットのデジタルデータ出力ΔＰを１ビット変化させ、遅延回路１２はデジタルデータ出力ΔＰが１ビット変化する毎に表示用ドットクロック「ＤＣＬＫ」を０．５ｎｓ遅延させる。例えば、表示装置の動作の初期条件として、伝送線ＲＧＢＤＡＴＡに出力されるパラレルデータに対するドットクロックＤＣＬＫのエッジの遅延時間が４ｎｓに設定されたとき、デジタルデータ出力ΔＰの１ビットの変化により、この遅延時間は４．５ｎｓに延びる。
【００５８】
本実施例の表示装置において、図２と図３に示したタイミング調整回路４６（例えば、表示制御回路４に設けられる）が、（…３ｎ）に設けられたパラレル−シリアル変換回路８（例えば、ソース・ドライバ３１に設けられる）より送られるシリアルデータに基づいて、伝送線ＲＧＢＤＡＴＡに出力されるパラレルデータと、クロック伝送線ＣＬＫに出力されてソース・ドライバによるパラレルデータ取込みを制御するクロック信号（例えば、ドットクロック）とのタイミングを調整する様子を、図４及び図５〜図７Ｂを参照して更に説明する。
【００５９】
図２および図３において、タイミング調整回路４６からパラレルデータが出力される伝送線ＲＧＢＤＡＴＡは、そのビット幅：ｍ（ｍは２以上の自然数）に応じたｍ本の配線により２値のデータ信号を伝送する。上述したように、本実施例ではパラレルデータのビット幅が８ビットであるため、伝送線ＲＧＢＤＡＴＡはｎ0 〜ｎ7 の８本の配線を備える。一方、図２に示すタイミング制御回路４５は、これに備えられた固定パターン生成回路４２により、図５に示すようなテスト表示データを８ビットのパラレルデータとして生成する。このテスト表示データＴｅｓｔＤＡＴＡは、表示パネル（液晶パネル）の上記１ラインに含まれる夫々の画素に応じた値（擬似的な情報）を有する。例えば、表示装置が水平解像度１０２４×垂直解像度７６８のＸＧＡ規格の表示パネルを備える場合、テスト表示データＴｅｓｔＤＡＴＡは、１０２４個の画素（ドット）の夫々に応じた値を含む。
【００６０】
テスト表示データＴｅｓｔＤＡＴＡには、１ラインに含まれる各画素に応じた数値（Datum ）をその一端に位置する画素から他端に位置する画素まで順次取り込むソース・ドライバの特性に合わせ、画素毎に応じた数値（Pseudo Datum ）が時間軸に沿い所定の周期で並ぶ。この所定の周期は、テスト表示データＴｅｓｔＤＡＴＡに含まれるこれらの数値（Pseudo Data ）を、ソース・ドライバに逐次取り込ませるクロックの周期に合わせる。本実施例では、テスト表示データＴｅｓｔＤＡＴＡを実際の画像表示に用いられるデジタル表示データＤｉｓｐＤＡＴＡと同様にドットクロックＤＣＬＫの立ち上がりエッジに呼応させてソース・ドライバに取り込ませるため、図５に示す如く、１番目から１０２４番目に到る各々の画素に取り込まれる数値（Pseudo Da tum ）がドットクロックＤＣＬＫの間隔（周波数４０ＭＨｚにして２５ｎｓ）で順次現れる。
【００６１】
図５に例示されるテスト表示データＴｅｓｔＤＡＴＡは、１画素おきに８本の配線の少なくとも一つがハイレベル（１）となる第１パターンと８本の配線の全てがローレベル（０）となる第２パターンとを交互に繰り返す。伝送線ＲＧＢＤＡＴＡに含まれる各配線：ｎx （ｘは０以上の整数）で伝送される２値のデータ信号が、ハイレベル（１）のときに２x の数値を、ローレベル（０）のときに０（Zero）の数値を夫々示すとすると、配線ｎ0 ，ｎ1 ，ｎ3 ，ｎ4 ，ｎ5 ，及びｎ7 で伝送されるデータ信号がハイレベル（１）となる図５の第１パターンは、１８７の数値（Pseudo Datum）を示す。また、図５の第２パターンは０（Zero）の数値（Pseudo Datum）を示す。テスト表示データＴｅｓｔＤＡＴＡに含まれるパターンは、図５に例示される第１パターン及び第２パターンに限られず、そのパターン数を増やしてもよく、そのいずれか一つを０（Zero）の数値に相当するパターンにする必要もない。如何なるパターンの設定においても、伝送線ＲＧＢＤＡＴＡに含まれる複数の配線の少なくとも一つが１画素又は複数画素おきにローレベルからハイレベル、又はハイレベルからローレベルに変動すればよい。また、複数の配線の少なくとも一つで伝送されるデータ信号の変動が１ラインに含まれる複数の画素の一端側と他端側との少なくとも２箇所で生じればよい。
【００６２】
図５に例示されるテスト表示データＴｅｓｔＤＡＴＡの第１パターン及び第２パターンが夫々示すパラレルデータの数値（Pseudo Datum）は、以降、１６進数に則り、前者を（ＡＡ）、後者を（００）として記す。第１パターンを（ＡＡ）と示すことにより、第１パターンを上述した一例にて宛がわれた数値（Pseudo Datum）：１８７に限定されず、且つパラレルデータのビット幅や固定パターン生成回路４２等に応じて任意に変更しえる普遍的な数値（Pseudo Datum）として定義する。このように定義された第１パターンは、そのパラレルデータに含まれる複数のデータ信号の少なくとも一つが、第２パターンのパラレルデータに含まれるそれとは異なるレベルを示すという特徴を示す。また、時間軸沿いに交互に並ぶ第１パターン（ＡＡ）と第２パターン（００）とを含み、第１パターン（ＡＡ）の数値（Pseudo Datum）が１ラインの画素の奇数番目（１，３，５，…，１０２１，１０２３）に対応するラッチ回路６のシフトレジスタに、第２パターン（００）の数値が当該１ラインの画素の偶数番目（２，４，…，１０２２，１０２４）に対応するラッチ回路６のシフトレジスタに、夫々入力される図５のテスト表示データＴｅｓｔＤＡＴＡ（パラレルデータ）を、以降、（ＡＡ）Ｈｅｘと示す。
【００６３】
図２に示すタイミング制御回路４５は、これに備えられたカウンター４４のカウント動作の開始に呼応して、これからタイミング調整回路４６に送られるテストモード信号「ＴｅｓｔＭＯＤＥ」をローレベルからハイレベルに切り替える。これにより、タイミング調整回路４６に備えられたデータ・セレクタ回路９は、テスト表示データ「ＴｅｓｔＤＡＴＡ」を選択して、伝送線ＲＧＢＤＡＴＡに出力する。この動作は図４にて“ＣａｓｅＡ”と記された期間に行われる。この期間において、比較回路１１は、表示用ドットクロック「ＤＣＬＫ」を選択し、クロック伝送線ＣＬＫを通してソース・ドライバＩＣ３１に供給する。伝送線ＲＧＢＤＡＴＡに出力されたテスト表示データＴｅｓｔＤＡＴＡは、表示用クロックＤＣＬＫの信号波形の立ち上がりエッジに応じて、ソース・ドライバＩＣ３１（…３ｎ）に取り込まれる（ラッチされる）。
【００６４】
テスト表示データＴｅｓｔＤＡＴＡが図５に示す配線ｎ0 〜ｎ7 で伝送されるデータ信号の組み合わせ（ＡＡ）Ｈｅｘであるとき、図１におけるソース・ドライバＩＣ３１のラッチ回路６には、第１パターン（ＡＡ）に含まれるデータ信号群と、第２パターン（００）に含まれるデータ信号群とが交互にラッチされていることになる。図１３を参照して説明したように、表示制御回路４から出力されるデータ及び信号（クロック）は、伝送線ＲＧＢＤＡＴＡ及びクロック伝送線ＣＬＫを通して、表示パネル（液晶パネル１）の一辺に並設される複数のソース・ドライバＩＣ３１〜３ｎの表示制御回路４の近くに配置されたもの３１から、この表示制御回路４より遠くに配置されたもの３ｎまで順次伝播される。
【００６５】
テスト表示データＴｅｓｔＤＡＴＡがデータ伝送線ＲＧＢＤＡＴＡにより、ドットクロックＤＣＬＫがクロック伝送線ＣＬＫにより、表示制御回路４に最も近いソース・ドライバＩＣ３１（表示制御回路４に対する近端部：Ａ）から表示制御回路４より最も離れたソース・ドライバＩＣ３ｎ（表示制御回路４に対する遠端部：Ｂ）に向けて夫々伝播されるに従い、テスト表示データＴｅｓｔＤＡＴＡの波形とドットクロックＤＣＬＫの波形との間には、タイミング誤差（Timing Error，または位相のずれ）が生じる。これは、データ伝送線ＲＧＢＤＡＴＡ及びクロック伝送線ＣＬＫのデータ又は信号の伝送路としての特性の相違にも因る。従って、遠端部（Ｂ）に配置されたソース・ドライバＩＣ３ｎにラッチされるパラレルデータに含まれているはずのデータ信号の一つが、実際にはソース・ドライバＩＣ３ｎにラッチされないこともある。従って、データ（ＡＡ）Ｈｅｘとしてデータ伝送線ＲＧＢＤＡＴＡに出力されたパラレルデータが、これに含まれる僅か１画素分（ＡＡ）の数値に含まれるデータ信号の１つの欠落により、（ＡＡ）Ｈｅｘとは異なるパラレルデータとしてソース・ドライバＩＣ３ｎに取り込まれることもある。このようにソース・ドライバＩＣによるパラレルデータの取り込み誤りにより、ソース・ドライバＩＣに取り込まれたパラレルデータを取り込まれるべきデータ（ＡＡ）Ｈｅｘに対して（ＡＢ）Ｈｅｘと記す。ソース・ドライバＩＣによる（ＡＢ）Ｈｅｘなる誤ったパラレルデータの取り込みは、表示装置のラッチ不良を起こし、これにより表示装置の画面にはチラツキが生じる。
【００６６】
近端部（Ａ）から遠端部（Ｂ）に信号が伝播する伝送路間のラッチ不良の具体例を、図１４を用いて説明する。データ伝送線ＲＧＢＤＡＴＡを通してソース・ドライバＩＣに供給されるパラレルデータ（これに含まれる各データ信号）がその一つのデータ区間Ｔｃ（例えば、ｎ番目の周期）にて示す波形に対し、クロック伝送線ＣＬＫを通して伝送されるクロックはセットアップ時間（Ｔｓ）の経過後にハイレベルに立ち上がり、ホールド時間（Ｔｈ）に亘りハイレベルに保たれる。本実施例にて、図１４に示すクロックのセットアップ時間Ｔｓは４ｎｓである。また、ｍビットのデータ伝送線ＲＧＢＤＡＴＡの出力端子とクロック伝送線ＣＬＫの出力端子との間の端子間遅延バラツキ（典型値）をＴＹＰ０．５ｎｓ、温度および電圧変動に対する遅延バラツキ（典型値）をＴＹＰ０．３ｎｓ（Ｍａｘ０．６ｎｓ）とする。
【００６７】
図１４に示したｎ番目のデータ区間Ｔｃ（周期）にて、データ伝送線ＲＧＢＤＡＴＡを通過するパラレルデータに含まれるデータ信号（例えば、図５に示すデータ信号ｎx ）を図１５に示す。本来、データ信号は、近端部（Ａ）から遠端部（Ｂ）に至る伝送路を、データ区間Ｔｃ（ここでは、２５ｎｓの周期）毎に図１５に示す矩形の「理想データ波形」を示しながら伝送される。データ信号が上記デジタル表示データＤｉｓｐＤＡＴＡに属するとき、データ区間Ｔｃ毎に現れるデータ波形は、１ラインに含まれる画素の一つに対応し、これに入力される映像信号をソース・ドライバＩＣに発生させる。しかし、実際には、この伝送路に接続されたソース・ドライバＩＣなどの負荷が、伝送路を通過するデータ信号の波形を徐々に鈍らせる。例えば、伝送路が遠端部（Ｂ）に至る途上で、これに複数（本実施例ではｎ個）のソース・ドライバＩＣが接続されると、これにより伝送されるデータ信号の波形は、データ区間Ｔｃ毎に正弦波状に鈍っていく（歪んでいく）。このように鈍らされたデータ信号の波形の一例を、図１５に「実際のデータ波形」として示す。
【００６８】
データ伝送線ＲＧＢＤＡＴＡで伝送されるデータの波形に鈍りが生じることで、このデータの論理状態が一つのデータＴｃにおいて、ハイレベル又はローレベルとして認識できる時間は２５ｎｓ（データ区間Ｔｃの一周期）より短くなる。ここで、前記図１４および図１５で説明したように、論理的に“１”又は“０”と認識できる時間を近端部（Ａ）に設置されたソース・ドライバＩＣ３１でＴｐａ、遠端部（Ｂ）に設置されたソース・ドライバＩＣ３ｎでＴｐｂとしたとき、Ｔｐａ＝１２．５ｎｓ（２５ｎｓの５０％）、Ｔｐｂ＝１０ｎｓ（２５ｎｓの４０％）とする。
【００６９】
ここで、図１５に「実際のデータ波形」として示した前記２つのデータ信号のデータ区間Ｔｃにおける論理が、このデータ区間Ｔｃの中央に現れるクロックの立ち上がりエッジで認識されると仮定する。換言すれば、このクロックの立ち上がりエッジは、長さ２５ｎｓのデータ区間Ｔｃの開始時刻から１２．５ｎｓ後に現れる。このクロックは、クロック伝送線ＣＬＫで伝送される例えばドットクロックＤＣＬＫに相当するが、上記仮定の下、その立ち上がりエッジの出現時刻は本実施例として既に記した出現時刻（データ区間Ｔｃの開始時刻から４ｎｓ後）とは異なる。
【００７０】
データ区間Ｔｃの中央にクロックの立ち上がりエッジが出現する時刻に対して、図１５に示す前記２つの「実際のデータ波形（データ信号）」の夫々がハイレベルとなる期間は、上記Ｔｐａ，Ｔｐｂにより決められる。しかし、これら「実際のデータ波形（データ信号）」が、クロックの立ち上がりエッジが生じるタイミングでハイレベルと認識されるのは、この立ち上がりエッジの出現時刻よりＴｐａ／２，又はＴｐｂ／２前の期間に限られる。クロックの立ち上がりエッジで表示制御回路４に近い位置（近端部（Ａ））でデータ信号の論理状態を認識するにあたり、データ信号は上記立ち上がりエッジの出現時刻の６．２５ｎｓ（＝１２．５ｎｓの５０％）前にハイレベルに立ち上がるため、データ信号をハイレベル状態に落ち着かせる６．２５ｎｓのマージンが得られる。また、クロックの立ち上がりエッジで表示制御回路４より離れた位置（遠端部（Ｂ））でデータ信号の論理状態を認識するにあたり、データ信号は上記立ち上がりエッジの出現時刻の５．０ｎｓ（＝１０．０ｎｓの５０％）前にハイレベルに立ち上がるため、データ信号をハイレベル状態に落ち着かせる５．０ｎｓのマージンが得られる。
【００７１】
図１４を参照して前述したクロックのセットアップ時間Ｔｓは、その立ち上がりエッジ（又は立下りエッジ）でデータ波形のレベルを認識し又はソース・ドライバ等に取り込むにあたり、この立ち上がりエッジ（又は立下りエッジ）が出現する時刻をデータ波形が立ち上がり又は立ち下る時刻に対して遅らせる時間として定義される。これにより、ハイレベルに立ち上がるデータ波形を時間Ｔｓの間にてハイレベル状態に落ち着かせた状態で、又ローレベルに立ち下がるデータ波形を時間Ｔｓの間にてローレベル状態に落ち着かせた状態で、クロックの立ち上がりエッジ（又は立下りエッジ）により認識し、又は周辺回路に取り込む。クロックのセットアップ時間Ｔｓが長いほど、その立ち上がりエッジ（又は立下りエッジ）によるデータ信号レベルの認識を、当該データ信号の波形ゆらぎやこれに重畳するノイズの影響を抑えて、正確に行える。
【００７２】
上述した本実施例の表示装置では、４ｎｓのクロックのセットアップ時間Ｔｓにより、ソース・ドライバへのデジタル表示データの取込み精度を確保する。また、本実施例にて述べたクロックのセットアップ時間Ｔｓの条件に対して、図１５を参照して述べた近端部（Ａ）におけるデータ信号の論理状態の変化は、クロックの立ち上がりエッジに、上記マージンに相当した６．２５ｎｓという充分な長さのセットアップ時間Ｔｓａを与える。また、遠端部（Ｂ）におけるデータ信号の論理状態の変化も、クロックの立ち上がりエッジに、上記マージンに相当した５．０ｎｓという充分な長さのセットアップ時間Ｔｓｂを与える。しかしながら、図１５に示す「実際の波形」は更に別の要因で遅延されるため、夫々に定義されるクロックのセットアップ時間Ｔｓａ，Ｔｓｂは短くならざるを得なくなる。
【００７３】
上述した別の要因は、前記した端子間遅延と、温度及び電圧変動遅延である。これらが同時にデータ「ＲＧＢＤＡＴＡ」に作用すれば、上記セットアップ時間は、それぞれＴｓａ＝５．４５ｎｓ（＝６．２５ｎｓ−０．８ｎｓ）、Ｔｓｂ＝４．２ｎｓ（＝５．０ｎｓ−０．８ｎｓ）となる。さらに、電源投入後、データ伝送線ＲＧＢＤＡＴＡで伝送されるパラレルデータの下位２ビット目（例えば、Fig ．５に示すデータ信号ｎ1 ）における温度及び電圧変動遅延が０．３ｎｓから最大０．６ｎｓに変化した場合、上記セットアップ時間は、それぞれ０．３ｎｓ短くなる。これにより、近端部（Ａ）に設置されたソース・ドライバＩＣ３１でＴｓａ＝５．１５ｎｓ、遠端部（Ｂ）に設置されたソース・ドライバＩＣ３ｎでＴｓｂ＝３．９ｎｓとなる。
【００７４】
その結果、上記ソース・ドライバＩＣ３ｎのセットアップ時間Ｔｓｂが上述したラッチ動作条件（４ｎｓ）を満たさなくなり、ソース・ドライバＩＣ３ｎはラッチ不良を起こす。したがって、上記した一例に示したように、近端部（Ａ）に設置されたソース・ドライバＩＣ３１で正しいデータ（ＡＡ）Ｈｅｘをラッチできても、遠端部（Ｂ）に設置されたソース・ドライバＩＣ３ｎでは誤ったデータ（ＡＢ）Ｈｅｘを常にラッチすることになる。
【００７５】
表示パネルの１ラインに含まれる画素の夫々に対応したテスト表示データをソース・ドライバに取り込む期間（図４のＣａｓｅＡ）が終了した後、図３の比較回路１１からの指令信号に応じて、クロック・セレクタ回路１３は、ドットクロックＤＣＬＫに代えてこれより周波数の低いテストクロックＴｅｓｔＣＬＫを選択する。このクロック伝送線ＣＬＫに出力されるクロックの自動的な切り換え動作により、図４に示す「ＣａｓｅＢ」の期間が開始される。
【００７６】
図１に示すパラレル−シリアル変換回路８は、前記したテストクロックＴｅｓｔＣＬＫに呼応してソース・ドライバＩＣのラッチ回路６にラッチして保持されたパラレルデータをシリアルデータに変換する。例えば、図５に示すテスト表示データＴｅｓｔＤＡＴＡが、ソース・ドライバＩＣ（複数のソース・ドライバＩＣの全て）により取込み誤り無くラッチされると、パラレル−シリアル変換回路８は、ラッチされたパラレルデータ（ＡＡ）Ｈｅｘをシリアルデータ（ＡＡ）ｈｅｘに変換する（添え字のＨｅｘとｈｅｘとはパラレルデータとシリアルデータとの相違を反映）。しかし、ソース・ドライバＩＣがテスト表示データＴｅｓｔＤＡＴＡ（パラレルデータ（ＡＡ）Ｈｅｘ）に含まれるべきデータ信号の一つでもラッチし損ねると、パラレル−シリアル変換回路８はラッチされたパラレルデータを（ＡＡ）Ｈｅｘとは異なる（ＡＢ）Ｈｅｘとしてシリアルデータ（ＡＢ）ｈｅｘに変換する。いずれの場合においても、パラレル−シリアル変換回路８から出力されるシリアルデータＳＲＤＡＴＡは表示制御回路４のタイミング調整回路４６（図３参照）に伝送される。
【００７７】
なお、パラレル−シリアル変換回路８は、クロック伝送線ＣＬＫを通してドットクロックＤＣＬＫがこれに入力される間（例えば、期間：ＣａｓｅＡ）でも、ソース・ドライバＩＣに保持されたパラレルデータがあれば、これをシリアルデータに変換する。しかし、ソース・ドライバＩＣにラッチされた後のテスト表示データＴｅｓｔＤＡＴＡとこれがラッチされる前の状態とを比較する本実施例の表示装置にとって、ソース・ドライバＩＣにラッチされたテスト表示データＴｅｓｔＤＡＴＡ以外のパラレルデータは無用である。従って、 タイミング調整回路４６に設けられたシリアル−パラレル変換回路１０は、パラレル−シリアル変換回路８から出力されるシリアルデータＳＲＤＡＴＡがテスト表示データＴｅｓｔＤＡＴＡに基づいて生成されたシリアルデータ（（ＡＡ）ｈｅｘ及び（ＡＢ）ｈｅｘ）以外であると、これを無効（Invalid ）と見なしてパラレルデータに変換しない。図４にて、「−」が記されたシリアルデータＳＲＤＡＴＡの波形は、このように無効と判定されたパラレル−シリアル変換回路８の出力を示す。
【００７８】
ＸＧＡ規格の表示パネル（画像表示領域）の１ラインをなす１０２４個の画素（ドット）の奇数番目に数値（Pseudo Datum）：（ＡＡ）の第１パターンを、その偶数番目に数値：（００）の第２パターンを夫々対応させる本実施例のテスト表示データＴｅｓｔＤＡＴＡ（図５参照）は、図６に示されるようなシリアルデータＳＲＤＡＴＡに変換される。パラレル−シリアル変換回路８は、１ラインの一端の画素（1st Dot ）から他端の画素（1024th Dot）に到る１０２４画素の夫々に対応させてラッチ回路６（シフトレジスタ）に取り込まれた８ビットのパラレルデータを、１画素ずつ１ビット目のデータ信号から８ビット目のデータ信号まで順次読み出していく。図６に、ＳＲＤＡＴＡ／Ｄｏｔと示された波形は、上記１０２４個の画素の奇数番目の群に属する各々から読み出されるシリアルデータＳＲＤＡＴＡを例示する。奇数番目の画素の各々に対応する８ビットのパラレルデータ（ＡＡ）は、図５に示す１ビット毎に宛がわれた配線（ｎ0 〜ｎ7 ）で伝送されるデータ信号を時間軸沿いに並べた波形をもつシリアルデータ（ａａ）に変わる。従って、シリアルデータ（ＡＡ）ｈｅｘに含まれ且つ奇数番目の画素に対応した所謂上記第１パターン：（ａａ）は、これに属する８つのデータ信号が下位ビット（配線ｎ0 で伝送）側から並ぶ、テストクロックＴｅｓｔＣＬＫの周期毎にＨ（ハイ），Ｈ，Ｌ（ロー），Ｈ，Ｈ，Ｈ，Ｌ，Ｈのレベル変動を示す波形を有する。
【００７９】
表示パネルの１ラインをなす１０２４個の画素に対応するパラレルデータ（ＡＡ）Ｈｅｘ（テスト表示データ）を順次ソース・ドライバＩＣに取り込む期間（上記ＣａｓｅＡ）において、その６２３番目の画素に対応する８ビットのパラレルデータ（ＡＡ）をソース・ドライバＩＣに取り込む際に、ハイレベルにある下位２ビット目のデータ信号ｎ1 がラッチされないことを想定する。１番目から６２１番目に到る３１０の奇数番目の画素に対応するシリアルデータ（ＡＡ）ｈｅｘの第１パターン：（ａａ）をなす「Ｈ，Ｈ，Ｌ，Ｈ，Ｈ，Ｈ，Ｌ，Ｈ」のデータ信号レベルの配列は、６２３番目の画素及びこれより表示制御回路４から遠い奇数番目の画素にて「Ｈ，Ｌ，Ｌ，Ｈ，Ｈ，Ｈ，Ｌ，Ｈ」の配列に変わる。このように、ｍビットのシリアルデータ：（ａａ）に含まれるｍ個のデータ信号レベルの少なくとも一つが変化したシリアルデータを以降（ａｂ）と記す。
【００８０】
奇数番目の画素に対応するシリアルデータの第１パターン：（ａａ）が６２３番目の画素以降、これとは異なるシリアルデータ：（ａｂ）に変わる様子は、図６のシリアルデータの波形ＳＲＤＡＴＡ，ＳＲＤＡＴＡ／Ｄｏｔにも示される。図６の波形ＳＲＤＡＴＡ／Ｄｏｔにおいて、ソース・ドライバＩＣにラッチされた６２３番目の画素に対応するパラレルデータが、シリアルデータに変換されることにより、データ信号ｎ1 がハイレベルとなるべき期間にローレベルとならざるを得ない結果がシリアルデータに残される。図６の波形ＳＲＤＡＴＡ／Ｄｏｔのデータ信号ｎ1 が伝送される期間には、ソース・ドライバＩＣのラッチ不良に因るシリアルデータ：（ａｂ）のデータ信号レベルが実線で、このラッチ不良を受けないシリアルデータ：（ａａ）のデータ信号レベルが点線で、夫々示される。
【００８１】
このように６２３番目の画素に対応したデータのラッチ不良が記録されたシリアルデータ（ＡＢ）が、タイミング調整回路４６に設けられたシリアル−パラレル変換回路１０に入力されると、シリアル−パラレル変換回路１０はこのデータのラッチ不良が反映されたパラレルデータ（ＡＢ）ｈｅｘを生成する。シリアル−パラレル変換回路１０は、図７Ａに示される如く、パラレル−シリアル変換回路８から１画素毎に送られるシリアルデータを順次パラレルデータに変換して、画素毎に得られたパラレルデータ（（ＡＡ）や（００））を比較回路１１に送る。従って、比較回路１１は、シリアル−パラレル変換回路１０が６２２番目の画素に対応するパラレルデータ（００）を出力した段階では、ソース・ドライバＩＣにラッチされたテスト表示データＴｅｓｔＤＡＴＡが、固定パターン生成回路４２で生成された状態のそれと同じであると認識する。しかし、シリアル−パラレル変換回路１０が６２３番目の画素に対応するパラレルデータ（ＡＢ）を比較回路１１に送ると、比較回路１１はソース・ドライバＩＣにラッチされたテスト表示データＴｅｓｔＤＡＴＡが、固定パターン生成回路４２で生成された状態とは異なると認識する。このような２つのパラレルデータを比較回路１１が認識する様子は、図７Ａに並べられた２つのパラレルデータ波形：ＴｅｓｔＤＡＴＡ（d etected ）とＴｅｓｔＤＡＴＡ（generated ）とによっても示される。
【００８２】
このようにタイミング調整回路４６に備えられたシリアル−パラレル変換回路１０は入力したシリアルデータを再度８ビットのパラレルデータに変換して比較回路１１に与える。比較回路１１では、シリアル−パラレル変換回路１０で変換されたパラレルデータと固定パターン生成回路４２で生成された状態のテスト表示データＴｅｓｔＤＡＴＡのパラレルデータとの比較演算を実行する。上述のようにシリアル−パラレル変換回路１０で変換されたパラレルデータの値（ＡＢ）Ｈｅｘと固定パターン生成回路４２で生成されたパラレルデータの値（ＡＡ）Ｈｅｘとが、一致しないとき、比較回路１１は遅延回路１２にデジタルデータ出力（以下、不一致信号とも記す）ΔＰを出力する。
【００８３】
不一致信号ΔＰは、デジタルデータ出力として既に説明したように、比較回路１１における上記テスト表示データＴｅｓｔＤＡＴＡの生成時のパラレルデータとソース・ドライバによるラッチを経験したパラレルデータとを比較した結果に基づいて生成され、遅延回路１２の動作を制御する。比較回路１１からのデジタルデータ出力ΔＰは、例えば、２値信号（２進数）からなる３ビットデータとして生成され、例えば、表示装置を始動させた時点（比較回路１１が上記２つのパラレルデータの相違を検出する前）にて、（１００）Ｂｉｎなる値を示す。
【００８４】
一方、遅延回路１２は、タイミング生成回路４１で生成されたドットクロックＤＣＬＫを受け、その出力タイミング（信号パルスの位相）を所定期間だけ遅延させる。この遅延期間は、比較回路１１から遅延回路１２に送られるデジタルデータ出力ΔＰにより決まり、例えば、ΔＰの値が上述した（１００）Ｂｉｎであると、それに応じてドットクロックＤＣＬＫの信号パルスを遅延させ、 クロック・セレクタ回路１３に送る。これに対し、 比較回路１１が上記２つのパラレルデータの相違を検出すると、これから遅延回路１２へ送られるデジタルデータ出力ΔＰに「１」を加算して（１０１）Ｂｉｎなるデータを生成する。遅延回路１２は、比較回路１１から受け取るデジタルデータ出力ΔＰの論理状態が（１００）Ｂｉｎから（１０１）Ｂｉｎに変化したことを認識し、これによるドットクロックＤＣＬＫの信号パルスの遅延期間を延ばす。本実施例では、デジタルデータ出力ΔＰの論理状態が１ビット増える毎に、遅延回路１２はドットクロックＤＣＬＫの遅延期間を０．５ｎｓ延ばす。このような比較回路１１と遅延回路１２との動作の連係は、Fig.７Ａの比較回路出力ΔＰ及びドットクロックＤＣＬＫの夫々の波形にも示される。また、図４に示されるシリアルデータＳＲＤＡＴＡ及び比較回路出力データΔＰの概略に対し、実際にシリアルデータＳＲＤＡＴＡが（ＡＢ）ｈｅｘと認識される時刻、また比較回路出力データΔＰの論理状態が「１」だけ増加する時刻は、期間ＣａｓｅＢの開始時刻より遅れることが多い。
【００８５】
なお、比較回路１１で生成されるデジタルデータΔＰの論理状態の減算に対して遅延回路１２を不感にし（これによるドットクロックＤＣＬＫの遅延期間を不変とし）、且つデジタルデータΔＰの論理状態を、テストモード信号ＴｅｓｔＭＯＤＥのハイレベルからローレベルへの変化や、リセット信号ＲＥＳＥＴのローレベルからハイレベルへの変化に応じて初期値（本実施例では、（１００）Ｂｉｎ）に戻してもよい。これにより、ドットクロックＤＣＬＫの遅延期間が調整される様子を図７Ｂに示す。実線で示されたドットクロックＤＣＬＫの波形は２５ｎｓの周期で立ち上がりエッジを示す。これに対し、デジタルデータΔＰの論理状態が「１」毎に増えるに従い、これに応じた遅延期間の増加量（例えば、０．５ｎｓ）に応じてドットクロックＤＣＬＫの波形がシフトする。実線ＷＦ（０）のドットクロックＤＣＬＫの波形に対して、点線ＷＦ（１）は０．５ｎｓ、破線ＷＦ（２）は１．０ｎｓ遅延したドットクロックＤＣＬＫの波形を夫々示す。比較回路１１と遅延回路１２との連係動作による遅延期間を４９回繰り返したとすると、ドットクロックＤＣＬＫの波形は一点鎖線ＷＦ（４９）に示すように実線で示すそれより２４．５ｎｓ遅延される。換言すれば、一点鎖線ＷＦ（４９）で示されたドットクロックＤＣＬＫの波形には、実線ＷＦ（０）で示されたそれより０．５ｎｓ早く立ち上がりエッジが現れる。
【００８６】
前記したように、遅延回路１２は、比較回路１１から受け取るデジタルデータ出力（不一致信号）ΔＰが１ビット変化する毎にドットクロックＤＣＬＫを０．５ｎｓずつ遅延させるため、図４に示す期間ＣａｓｅＢの終了時にはドットクロックＤＣＬＫのタイミング（その立ち上がりエッジのテスト表示データ周期に対する遅延）が、表示制御回路４より最も遠いソース・ドライバにおけるラッチ不良をも防ぐように調整される。この前提のもと、クロック・セレクタ回路１３により選択されてクロック伝送線ＣＬＫに出力されるタイミング信号をテストクロックＴｅｓｔＣＬＫからドットクロックＤＣＬＫに切替える。これにより、図４に「ＣａｓｅＣ」と示した期間が開始される。期間ＣａｓｅＣでは、ドットクロックＤＣＬＫのタイミングを、ソース・ドライバによるデータ伝送線ＲＧＢＤＡＴＡからのデータ取込みに対して調整した（最適化した）条件で、データ伝送線ＲＧＢＤＡＴＡに出力されたテスト表示データＴｅｓｔＤＡＴＡをソース・ドライバのラッチ回路に取り込む。
【００８７】
前記したように、データ伝送線ＲＧＢＤＡＴＡで伝送されるパラレルデータの各データ信号を、その周期より４ｎｓ遅れた立ち上がりエッジでソース・ドライバに取り込むようにドットクロックＤＣＬＫのセットアップ時間Ｔｓが調整された本実施例の表示パネル（液晶パネル）では、その表示制御回路４からの上記データ信号の伝送距離が延びるにつれて、このデータ信号の波形鈍りや遅延がドットクロックＤＣＬＫのセットアップ時間の初期値（４ｎｓ）を無効にする。本実施例の表示装置においては、パラレルデータとしてデータ伝送線ＲＧＢＤＡＴＡにより伝送される画像情報がソース・ドライバに取り込まれる精度を確保するに必要なクロックのセットアップ時間を４ｎｓ以上としたが、上述のとおり、表示制御回路４より離れた（遠端部（Ｂ））ソース・ドライバＩＣ３ｎによるデータ取込みにおけるセットアップ時間はＴｓｂ＝３．９ｎｓとなり、４ｎｓに満たない。
【００８８】
これに対し、期間ＣａｓｅＢにてドットクロックＤＣＬＫの遅延時間を０．５ｎｓ延ばすことにより、遠端部（Ｂ）に配置されたソース・ドライバＩＣ３ｎにおけるセットアップ時間はＴｓｂ＝４．４ｎｓとなり、ドットクロックＤＣＬＫの立ち上がりエッジに対して取り込むべきパラレルデータのレベル変化に十分なマージンが確保される。表示制御回路４に近い（近端部（Ａ））のソース・ドライバＩＣ３１によるデータ取込みにおけるドットクロックＤＣＬＫのセットアップ時間も、Ｔｓａ＝５．１５ｎｓからＴｓａ＝５．６５ｎｓに延びる。その結果、近端部（Ａ）に配置されたソース・ドライバＩＣ３１及び遠端部（Ｂ）に配置されたソース・ドライバＩＣ３ｎのいずれにおいても、データ（画像情報）がハイレベル又はローレベルに十分に落ち着かせた状態で取り込まれるため、ソース・ドライバによるデータの取込み誤りが低減され、表示装置の画面に生じるちらつきも抑えられる。
【００８９】
図４に示す期間ＣａｓｅＣにてソース・ドライバに取り込まれたテスト表示データＴｅｓｔＤＡＴＡは、これに続く期間ＣａｓｅＤにて期間ＣａｓｅＢと同様にシリアルデータＳＲＤＡＴＡとして読み出され、表示制御回路４に設けられたタイミング調整回路４６にて再びパラレルデータに変換された後、比較回路１１に入力されて固定パターン生成回路４２で生成された状態のテスト表示データＴｅｓｔＤＡＴＡと比較される。これにより、近端部（Ａ）に配置されたソース・ドライバＩＣ３１と遠端部（Ｂ）に配置されたソース・ドライバＩＣ３ｎとに夫々備えられたラッチ回路６が、データ伝送線ＲＧＢＤＡＴＡで伝送されるパラレルデータ（ＡＡ）Ｈｅｘを同様にラッチすることが検証される。
【００９０】
期間ＣａｓｅＤは、比較回路１１からの指令信号によりクロック・セレクタ回路１３により選択されるドットクロックＤＣＬＫをテストクロックＴｅｓｔＣＬＫに切り換えて、クロック伝送線ＣＬＫに出力させて開始される。パラレル−シリアル変換回路８はクロック伝送線ＣＬＫに出力されたテストクロックＴｅｓｔＣＬＫに呼応して、ソース・ドライバＩＣに保持されているテスト表示データＴｅｓｔＤＡＴＡをシリアルデータＳＲＤＡＴＡとして読み出し、これをタイミング調整回路４６に備えられたシリアル−パラレル変換回路１０に送る。シリアルデータＳＲＤＡＴＡは、シリアル−パラレル変換回路１０にてパラレルデータに変換され、比較回路１１で固定パターン生成回路４２で生成された状態のテスト表示データＴｅｓｔＤＡＴＡと比較される。期間ＣａｓｅＢにてドットクロックＤＣＬＫの遅延期間が適切に調整されていれば、シリアルデータＳＲＤＡＴＡは（ＡＡ）ｈｅｘとしてソース・ドライバＩＣから読み出されるため、シリアル−パラレル変換回路１０により、固定パターン生成回路４２で生成されるテスト表示データＴｅｓｔＤＡＴＡと同じパラレルデータ（ＡＡ）Ｈｅｘに変換される。このとき、比較回路１１から遅延回路１２に出力される３ビットのデジタルデータは期間ＣａｓｅＢにて設定された論理状態（１０１）Ｂｉｎを維持し、遅延回路１２はドットクロックＤＣＬＫの遅延時間を変えない。
【００９１】
以上に述べた期間ＣａｓｅＡから期間ＣａｓｅＤに至る表示装置のテストモード動作において、期間ＣａｓｅＡはソース・ドライバにテスト表示データを取り込ませる工程に、期間ＣａｓｅＢはソース・ドライバに取り込まれたテスト表示データを用いてソース・ドライバのラッチ動作を確認し且つソース・ドライバのラッチ不良の検出に対してドットクロックＤＣＬＫの遅延期間を調整する工程に、期間ＣａｓｅＣは期間ＣａｓｅＢでその遅延期間が調整されたドットクロックＤＣＬＫにより再度ソース・ドライバにテスト表示データを取り込ませる工程に、期間ＣａｓｅＤはソース・ドライバに取り込まれたテスト表示データを用いてソース・ドライバがラッチ不良を起こさないこと（期間ＣａｓｅＢにてドットクロックＤＣＬＫの遅延期間が適切に調整されたこと）を確認する工程に、夫々宛がわれる。このため、期間ＣａｓｅＢにてソース・ドライバのラッチ不良が検出されない場合は、それ以降の期間ＣａｓｅＣ及び期間ＣａｓｅＤの工程が不要となる。
【００９２】
一方、期間ＣａｓｅＤにてソース・ドライバのラッチ不良が再び検出されたとき、期間ＣａｓｅＤにおいてドットクロックＤＣＬＫの遅延期間が再び調整されて、その後、期間ＣａｓｅＣ及び期間ＣａｓｅＤの工程が順次行われる。即ち、期間ＣａｓｅＤの工程において、比較回路１１による２つのパラレルデータの比較演算結果が一致しない場合、上述した期間ＣａｓｅＢの工程に相当する動作と期間ＣａｓｅＣの工程に相当する動作とが、比較回路１１がこれら２つのパラレルデータの一致を確認するまで繰り返される。このとき、ドットクロックＤＣＬＫの波形は、図７Ｂに示す如く、期間ＣａｓｅＢ及び期間ＣａｓｅＣの工程の繰り返しに応じて所定の時間（例えば、０．５ｎｓ）毎に徐々に遅延される。これにより、クロック伝送線で伝送されるクロックの遅延時間は、データ伝送線ＲＧＢＤＡＴＡで伝送されるデータの波形に適応させる。
【００９３】
なお、図４は、期間ＣａｓｅＡ，ＣａｓｅＢ，ＣａｓｅＣ，及びＣａｓｅＤを均等な長さで示すが、実際は夫々の期間毎に長さは異なり、期間ＣａｓｅＡ及び期間ＣａｓｅＣより期間ＣａｓｅＢ及び期間ＣａｓｅＤが長くなることが多い。
【００９４】
以上に述べた期間ＣａｓｅＡから期間ＣａｓｅＤに至る一連の動作で遅延時間の最適化が終了し、カウンタ４４がフルカウントに至ると、テストモード信号ＴｅｓｔＭＯＤＥがハイレベルからローレベルになり、データ伝送線ＲＧＢＤＡＴＡには画像情報を含むデジタル表示データＤｉｓｐＤＡＴＡが、クロック伝送線ＣＬＫにはドットクロックＤＣＬＫが夫々出力されて、表示装置は画像情報に基づく画像表示動作を開始する。カウンタ４４がフルカウントに至るまでに要する期間は、表示装置の機種や仕様に応じて適宜選定され得る。
【００９５】
本実施例の表示装置では、ソース・ドライバＩＣのラッチ回路に保持されたパラレルデータをシリアルデータに変換して読み出すことにより、これに要する信号線の端子数の低減と、その回路構成を簡素化する。このため、表示装置全体の製造コストは抑えられる。しかし、本発明の要旨に照らせば、ソース・ドライバに保持されたパラレル・データをシリアルデータに変換する必要はない。従って、ソース・ドライバＩＣのラッチ回路に保持されたパラレルデータをそのままタイミング調整回路４６の比較回路に転送しても、本発明による表示装置及びその駆動方法が意図する効果が上述の実施例のそれらと同様に得られる。
【００９６】
また、上記期間ＣａｓｅＡ乃至ＣａｓｅＤに至るテストモードで調整された遅延回路１２によるドットクロックの遅延時間をタイミング調整値として遅延回路１２に保持し、このタイミング調整値を用いて、一旦電源が切られた表示装置に再び電源投入したときのデータ伝送線ＲＧＢＤＡＴＡへのデータ出力とクロック伝送線ＣＬＫへのクロック出力とのタイミングを調整してもよい。この場合は、遅延回路１２にホールド回路を設ければよい。さらに、上記実施例ではテストモードを開始させるテストモード信号ＴｅｓｔＭＯＤＥが、表示装置への電源投入時に生じるリセット信号ＲＥＳＥＴに基づいて生成されるが、これに代えて、他のスイッチの投入に基づきテストモード信号ＴｅｓｔＭＯＤＥを生成してもよい。
【００９７】
図８は本発明による表示装置の一実施例の等価回路を示す説明図である。この等価回路は、アクティブ・マトリクス方式で駆動される各種の表示装置（液晶表示装置、エレクトロルミネセンス表示装置、電界放射型表示装置等）に採用され得る。これらの表示装置に備えられた表示パネルの各画素には、画素電極とこれに映像信号に応じた電圧又は電流を供給するアクティブ素子（スイッチング素子）が設けられる。図８において、アクティブ素子は薄膜トランジスタＴＦＴに相当する。
【００９８】
このように構成される複数の画素が、表示パネル内にて第１方向（例えば、垂直方向）及び当該第１方向に交差する第２方向（例えば、水平方向）に沿い、二次元的に配置されて画像表示領域を形成する。表示パネル内には、第１方向に並ぶ複数の画素を有する画素列（Pixel Rows）が第２方向に沿い複数本並設される。上述のソース・ドライバＩＣにて、デジタル表示データＤｉｓｐＤＡＴＡに基づき生成された映像信号は、この画素列毎に設けられた映像信号線（図８におけるソース線ＤＬ）に出力される。表示パネル内には、第２方向に並ぶ複数の画素を有する画素行（Pixel Lines ）が第１方向に沿い複数本並設される。この画素行の一つが上述した「１ライン」に対応する。画素行毎に設けられた走査信号線（図８におけるゲート線ＧＬ）は、その夫々に対応する画素行に属する各画素に設けられたスイッチング素子に走査信号を送る。この走査信号線による走査信号の送信は、画素行の選択、又は単に画素選択とも呼ばれ、画素行毎に順次行われる。このようにして選択された画素行に属する各画素には、上記複数の映像信号線（複数の画素列に夫々対応）の一つから映像信号が供給される。アクティブ・マトリクス方式により駆動される表示装置では、以上に述べた走査信号線と映像信号線との動作の連係により画像が表示する。
【００９９】
本実施例の表示装置を更に具体的に説明するために、以下の説明では、表示装置の代表として液晶表示装置を例示する。図８に示すように、本実施例の液晶表示装置に備えられた液晶パネル１も、各画素にこれを選択させる薄膜トランジスタＴＦＴが備えられた所謂アクティブ・マトリクス型の表示装置の構造的な特徴を有する。液晶パネル１は二枚の基板の間に液晶を挟持して構成される。二枚の基板の一方の内面には、第１の方向に延在し、第１の方向に交差する第２の方向に並設された多数のゲート線ＧＬ（Ｇ−１、Ｇ−２、・・・・Ｇｅｎｄ、Ｇｅｎｄ＋１）と、前記第２の方向に延在し前記第１の方向に並設された多数のソース線ＤＬ（ＤｉＲ，ＤｉＧ，ＤｉＢ、Ｄｉ＋１Ｒ，Ｄｉ＋１Ｇ，Ｄｉ＋１Ｂ、・・・・）を有する。このゲート線ＧＬとソース線ＤＬの交差部分にアクティブ素子として薄膜トランジスタＴＦＴを有して当該薄膜トランジスタで選択される単位画素電極を有する。なお、参照符号Ｃａｄｄは各単位画素に設けた負荷容量である。
【０１００】
二枚の基板の他方の内面には、前記多数の単位画素に対応して配置された多数の蛍光体、および前記多数の画素電極に対応して前記選択された画素電極との間に電界を形成するための対向電極が形成されている。上記二枚の基板は液晶を介して所定の間隔をもって貼り合わせられている。なお、上記した単位画素とは、カラー１画素を構成するＲ，Ｇ，Ｂの３個の画素のそれぞれを意味する。モノクローム表示の場合は、単位画素が１画素となる。
【０１０１】
そして、液晶パネル１の周辺には、前記多数のゲート線に走査信号（ゲート信号）を供給するゲート・ドライバ部２および前記多数のソース線（データ線）に映像信号（「ＲＧＢＤＦＡＴＡ」）を供給するソース・ドライバ部３とを有する。また、外部信号源ＨＯＳＴから入力する表示信号に基づいてゲート線に供給する走査信号、および少なくとも前記ソース線に供給するデジタル表示データおよびドットクロックの生成と制御を行う表示制御回路４と電源回路５を搭載したインターフェース回路Ｉ／Ｆを具備している。
【０１０２】
図９は本発明の一実施例の液晶表示装置の全体構成の一例を説明する展開斜視図である。また、図１０は図９のＡ−Ａ’線に沿った断面図であり、図９の各構成部材を一体化した状態での断面を示す。図９および図１０中、参照符号ＰＮＬは図８に示した液晶パネル１にゲート・ドライバ部２やソース・ドライバ部３を具備した液晶表示パネルである。この液晶表示装置は、所謂サイドエッジ型バックライトを備えたもので、液晶表示パネルＰＮＬの背面に導光板ＧＬＢと冷陰極蛍光ランプＣＦＬで構成したバックライトを備えている。このバックライトと液晶表示パネルＰＮＬの間にはバックライトからの出射光を液晶表示パネルＰＮＬの面内に略均一に照射するための第１の拡散シートＳＰＳ１、プリズムシートＰＲＳ、第２の拡散シートＳＰＳ２が積層されている。
【０１０３】
また、参照符号ＰＣＢはインターフェース回路Ｉ／Ｆを実装したプリント基板、ＦＰＣ１とＦＰＣ２はプリント基板ＰＣＢからゲート・ドライバ部２やソース・ドライバ部３にデータやクロックおよび電源を接続するフレキシブルプリント基板である。なお、参照符号ＲＦＳは導光板ＧＬＢの背面に設置した反射板、ＬＰＣは冷陰極蛍光ランプＣＦＬへの給電ケーブルである。
【０１０４】
そして、液晶表示パネルＰＮＬやバックライトの積層体は、シールドケース（上側ケース）ＳＨＤとモールドケース（下側ケース）ＭＣＡで抱持固定して液晶表示装置として一体化される。
【０１０５】
図１０に示したように、液晶表示パネルＰＮＬは二枚の基板（第１の基板ＳＵＢ１と第２の基板ＳＵＢ２）の間に液晶ＬＣを挟持して構成され、その表裏にはそれぞれ偏光板ＰＯＬ２、ＰＯＬ１が貼付されている。第１の基板ＳＵＢ１の隣接する二辺は第２の基板ＳＵＢ２から突出しており、この突出部分にドライバＩＣが搭載されている。図１０における参照符号ＤＩＣは前記図１で説明したソース・ドライバＩＣに対応する。図示しないが、ゲート・ドライバＩＣも同様の形態でソース・ドライバＩＣの搭載辺と隣接する辺に搭載されている。これらのドライバＩＣは第１の基板ＳＵＢ１とシールドケースＳＨＤの間に介挿したスペーサＳＡＢでシールドケースＳＨＤとの接触が防止されている。
【０１０６】
図１１は本発明を適用する他の形式の表示装置としての有機ＥＬ表示装置の概略構成を説明する展開斜視図である。この有機ＥＬ表示装置は下側基板Ｂ−ＳＵＢの内面にｙ方向に延在しｘ方向に並設された多数の陰極配線ＫＬと、この陰極配線ＫＬに対して所定の間隙をもって絶縁して配置された多数の制御電極ＭＲＢを有する。この制御電極ＭＲＢはｘ方向に延在しｙ方向に並設された多数のリボン状金属薄板で構成され、陰極配線ＫＬに設けたカーボンナノチューブ等の電子源で構成される単位画素毎に電子通過孔を有している。
【０１０７】
一方、上側基板Ｆ−ＳＵＢの内面には単位画素毎に蛍光体Ｒ，Ｇ，Ｂを有し、さらにこの蛍光体を覆って陽極ＡＥが形成されている。蛍光体Ｒ，Ｇ，Ｂの周囲に遮光層（ブラックマトリクス）を有するものもある。この上側基板Ｆ−ＳＵＢと上記した下側基板Ｂ−ＳＵＢとは表示領域を周回する外枠ＳＦを介して貼り合わせられ、内部が真空に排気される。陰極配線ＫＬと制御電極ＭＲＢお交差部で単位画素を形成し、各単位画素から取り出された電子を対応する蛍光体に射突させることで２次元の映像を表示する。
【０１０８】
本発明は上記実施例の液晶表示装置に限らず、同様の駆動を行う他の表示装置、例えば有機ＥＬ表示装置やプラズマ表示装置にも同様に適用できる。また、図１乃至図３に示した回路やこれらと等価な機能を有する回路を一つの表示装置に複数組設ければ、表示制御回路４から表示パネルへの画像情報の伝送速度が向上する。また、カラー画像を表示する表示装置において、複数組の回路の各々を表示色（例えば、ＲＧＢの三原色）毎の画像情報伝送に用いてもよい。
【０１０９】
【発明の効果】
以上説明したように、本発明によれば、信号伝送路の伝播途上で表示データとクロックとの間に生じる、所謂スキューに起因するドライバの表示データの取り込み（ラッチ）タイミングのずれを、通常表示の動作開始時に自動調整することで、大画面化した場合においてもチラツキの無い高品質の映像表示を得ることができる。
【図面の簡単な説明】
【図１】図１は、本発明による表示装置の一実施例の要部構成を説明するブロック図である。
【図２】図２は、図１における表示制御回路の構成例を説明する回路ブロック図である。
【図３】図３は、図１における表示制御回路に有するタイミング調整回路の構成例を説明する回路ブロック図である。
【図４】図４は、本発明による表示装置の一実施例の動作を説明するタイミング図である。
【図５】図５は、図４に示す期間ＣａｓｅＡにて表示制御回路からｍビットのパラレルデータとして出力されるテスト表示データの波形の一例と、これをソース・ドライバに読み込むドットクロックの信号波形とを示す波形図である。
【図６】図６は、図４に示す期間ＣａｓｅＢにてソース・ドライバからｍビットのシリアルデータとして読み出されるテスト表示データの波形の一例を示す波形図である。
【図７】図７Ａ及び図７Ｂは、図４に示す期間ＣａｓｅＢにおけるドットクロックの遅延時間調整に係り、図７Ａは図６に示すシリアルデータから変換されて本来のテスト表示データと比較されるパラレルデータ波形の一例及びこれに応じたドットクロックの遅延時間調整を模式的に説明する波形図であり、図７Ｂは期間ＣａｓｅＢ毎に遅延されるドットクロックの波形のシフトを示した波形図である。
【図８】図８は、本発明の一実施例の液晶表示装置の等価回路の説明図である。
【図９】図９は、本発明の一実施例の液晶表示装置の全体構成の一例を説明する展開斜視図である。
【図１０】図１０は、図９のＡ−Ａ’線に沿った断面図である。
【図１１】図１１は、本発明を適用する他の形式の表示装置としての有機ＥＬ表示装置の概略構成を説明する展開斜視図である。
【図１２】図１２は、液晶表示装置の駆動システムの概要を説明するブロック図である。
【図１３】図１３は、図１２における表示制御回路とソース・ドライバ部を構成するソース・ドライバＩＣの概略接続構成の説明図である。
【図１４】図１４は、図１３における表示制御回路の出力信号である表示データとクロック信号のタイミング図である。
【図１５】図１５は、表示制御回路から出力される表示データの理想波形と表示制御回路にｎ個のソース・ドライバを接続した場合の表示データの実際の波形を比較した波形歪みの説明図である。
【符号の説明】
１・・・表示パネル、２・・・ゲート・ドライバ部、３…ソース・ドライバ部、３１，〜３ｎ…ソース・ドライバＩＣ、４…表示制御回路、４１…駆動タイミング生成回路、４２…固定パターン生成回路、４３…発振器、４４…カウンター、４５…タイミング制御回路、４６…タイミング調整回路、５…電源回路、６…データラッチ回路（ラッチ回路）、７…アナログ出力回路、８…パラレル−シリアル変換回路（Ｐ／Ｓ）、９…データ・セレクタ回路、１０…シリアル−パラレル変換回路（Ｓ／Ｐ）、１１…比較回路、１２…遅延回路、１３…クロック・セレクタ回路。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a display device, and more particularly, to a display device that enables high-quality video display by suppressing flickering of a display screen caused by a timing shift between display data and dot clock in data capture by a source driver. In place Related.
[0002]
[Prior art]
A so-called flat panel display device has been widely used as a high-definition color monitor for computers and other information devices, or as a display device for television receivers. As this type of flat panel display device, there is typically a liquid crystal display device, and in recent years, an organic EL display device or a plasma display device using an organic material as a light emitting element is in a stage of practical use. Here, a schematic configuration will be described by taking an active mask type liquid crystal display device widely used at present as an example.
[0003]
This liquid crystal display device basically has a so-called liquid crystal panel in which a liquid crystal layer is sandwiched between two (a pair of) substrates made of transparent glass or the like, at least one of which is formed on the substrate of the liquid crystal display panel. The predetermined pixels are turned on and off by selectively applying a voltage to the various electrodes for pixel formation, which is excellent in contrast performance and high-speed display performance. The general configuration of this type of liquid crystal display device is known, and its driving circuit is disclosed in, for example, “
[0004]
[Patent Document 1]
JP 2002-297108 A
[0005]
[Problems to be solved by the invention]
FIG. 12 is a block diagram for explaining the outline of the drive system of the liquid crystal display device. In the figure,
[0006]
The
[0007]
FIG. 13 is an explanatory diagram of a schematic connection configuration of the display control circuit and the source driver IC constituting the source driver unit in FIG. FIG. 14 is a timing chart of display data and a clock signal which are output signals of the display control circuit in FIG.
[0008]
In FIG. 13 and FIG. 14, “RGBDATA” which is an output signal of the display control circuit 4 represents digital display data of three colors (R, G, B), and “CLK” represents a clock signal synchronized with “RGBDATA”. In FIG. 14, Tc represents one data section, Ts represents the setup time of the clock “CLK” relating to the display data “RGB DATA”, Th represents the hold time of the clock “CLK”, and n, n−1, and n + 1 represent Each display data is shown. In FIG. 13, display data “RGBDATA” and clock “CLK” are connected to n source driver ICs 31-31n. Generally, display data “RGBDATA” is in an m-bit width parallel data format, The data is transferred to the
[0009]
Next, the flow of display data transferred to the
[0010]
FIG. 15 is an explanatory diagram of waveform distortion comparing the ideal waveform of the display data output from the display control circuit and the actual waveform of the display data when n source drivers are connected to the display control circuit. In FIG. 13, the upper waveform is the ideal waveform of the display data output from the display control circuit, and the solid waveform of the lower waveform is the input waveform to the source driver IC 31 disposed at the near end (A). The dotted waveform indicates the input waveform to the source driver IC 3n arranged at the far end (B). Hereinafter, when a common description is given to the source driver ICs connected to the near end (A), the far end (B), and the intermediate portion, they are simply expressed as source driver ICs.
[0011]
Regarding the source driver IC 31 disposed at the near end (A) of the display control circuit 4 and the source driver IC 3n disposed at the far end (B), the display control circuit 4, the
[0012]
Although the ideal data waveform output from the display control circuit 4 is substantially rectangular, when a source driver is connected as a load, the actual data waveform input to each of the
[0013]
In addition to the reduction in the margin, the display data “RGBDATA” and the phase shift of the clock “CLK” due to variations in the characteristics of the digital circuit of the display control circuit 4 and changes in the ambient temperature and the power supply voltage act on the near end ( The display data that can be latched by the
[0014]
Such flickering increases as the display screen size increases and display data is transmitted at high speed. This is because a so-called skew occurs between the display data and the clock, and a shift occurs in the timing of fetching (latching) the display data, resulting in the flicker described above. Such a phenomenon also occurs depending on operating conditions after commercialization, such as individual liquid crystal display devices, usage environment, and the like, such as component variations, ambient temperature, and logic level threshold fluctuations. This is not limited to the liquid crystal display device, and the same applies to an organic EL display device, a plasma display device, and other display devices employing the same driving method as described above. In the past, this was handled by cutting and trying using resistors and capacitors. However, it is difficult to perform sufficient timing adjustment in such a measure, which has been one of the problems to be solved.
[0015]
An object of the present invention is to solve the above-described problems of the prior art, and to provide a high-quality display device without flicker and a driving method thereof by automatically adjusting the above timing deviation at the start of operation.
[0016]
[Means for Solving the Problems]
In order to achieve the above object, the present invention employs the following means and methods. That is, a fixed pattern generation circuit that generates test data (dummy data) in the display control circuit, a test clock oscillator that generates a test dot clock slower than a high-speed display dot clock, and a time axis of the display dot clock A timing adjustment circuit for adjustment is provided. The timing adjustment circuit compares the test data and read data from the source driver described later to detect the time axis difference (phase difference) between them, and displays the timing when the time axis difference detected by the comparison circuit is eliminated. A delay circuit for delaying the dot clock for use was provided.
[0017]
In such a configuration, first, at the time of power-on at the time of product shipment or use, or at any time, a high-speed clock (dot clock) and dummy data are transmitted to the source driver unit, and each source driver unit is configured. The source driver IC captures and latches with the dot clock. Thereafter, a part of the dummy data latched by the source driver IC is converted into serial data, and the display control circuit reads it with a low-speed test dot clock. The display control circuit compares the dummy data transmitted at high speed with the serial data read out at low speed. This comparison is performed by detecting the phase difference between the two data. The display control circuit adjusts the timing of the display dot clock so that the source driver can reliably latch the data by varying the delay amount of the display data transmission dot clock based on the comparison result.
[0018]
According to the present invention configured as described above, a timing shift (skew, that is, a phase difference between signals) of display data transmitted on the display data transmission path between the source driver unit and the display control circuit is automatically corrected. As a result, even if high-speed display data is transmitted through a transmission line that is long to some extent, screen flicker due to a display data latch error in the source driver section is improved. The display data timing deviation correction amount can be stored, and the display data timing deviation can be automatically adjusted with the saved correction amount without executing the test mode when the power is turned on or at any time. . Hereinafter, representative configurations of the present invention will be described.
Display device 1:
A plurality of gate lines extending in a first direction and arranged in parallel in a second direction intersecting the first direction, extending in the second direction and arranged in parallel in the first direction A plurality of source lines, at least one gate driver outputting a scanning signal to the plurality of gate lines, at least one source driver outputting a video signal to the plurality of source lines, and one of the plurality of gate lines A display panel having a plurality of pixels each including an active element selected by one of the scanning signals and a pixel electrode driven according to the video signal from one of the plurality of gate lines by the selection of the active element When,
In a display device including a display control circuit that generates and outputs a clock supplied to the gate driver and the source driver and data supplied to the source driver.
The source driver that captures the group of data output from the display control circuit and sends the captured group of data to the display control circuit;
A display control circuit configured to adjust a timing of the clock according to a state of the group of data transmitted from the source driver;
[0019]
Display device 2: In the
[0020]
Display device 3: In the
[0021]
Display device 4: In the
[0022]
Display device 5: In the display device 4, the present invention provides:
Causing the source driver to convert the group of data captured therein into a serial format and send the group of data after being converted into the serial format to the display control circuit;
The display control circuit converts the group of data sent from the source driver into a parallel format including the m-bit data signal and generates the group of data converted into the parallel format by the display control circuit. And compare with other groups of the data in the rendered state.
[0023]
Display device 6: In the display device 4, the present invention provides:
A latch circuit that latches the group of data supplied from the display control circuit in response to the clock to the source driver, and a parallel circuit that converts the group of data latched by the latch circuit into a serial format. Including serial conversion circuit,
The display control circuit includes a serial-parallel conversion circuit that converts the group of data converted into a serial format by the parallel-serial conversion circuit into a parallel format composed of m-bit data signals, and the serial-parallel conversion circuit. Timing adjustment means for adjusting the timing of the clock according to a comparison result between the output group of data and the other group of the data in a state generated by the display control circuit is included.
[0024]
Display device 7: In the
The display control circuit is provided with a first circuit for generating display data based on an input signal input thereto, and a second circuit for generating dummy data, and either the display data or the dummy data is provided. Output as the data,
In the second circuit, the fluctuation of the waveform of the dummy data is fixed in correspondence with each of the pixels arranged along one of the plurality of gate lines on the display panel, and the dummy having the fixed waveform Generate data periodically.
[0025]
Display device 8: In the display device 7, the present invention causes the display control circuit to output the group of data as one cycle of the dummy data having the fixed waveform.
[0026]
Display device 9: In the display device 8, the present invention provides:
Causing the source driver to capture the one-cycle dummy data and send the one-cycle dummy data captured to the display control circuit;
The dummy data of one cycle sent from the source driver to the display control circuit is compared with another cycle of dummy data having the fixed waveform generated by the display control circuit. The clock timing is adjusted when the dummy data of one cycle sent from the source driver is different from the dummy data of the other cycle.
[0027]
Display device 10: In the
The display control circuit includes a first circuit that generates a first clock based on an input signal input thereto, and a second circuit that generates a second clock having a frequency different from that of the first clock; and Outputting either the first clock or the second clock as the clock;
The source driver is made to capture the group of data in response to the first clock, and the captured group of data is sent to the display control circuit in response to the second clock.
[0028]
Display device 11: In the
Causing the display control circuit to generate the data in a parallel format composed of data signals of m bits (m is a natural number greater than 1);
Causing the source driver to convert the group of data captured by the source driver into a serial format in response to the second clock and send the converted data to the display control circuit;
The display control circuit converts the group of data sent from the source driver into a parallel format in response to the second clock, and the display control circuit generates the group of data converted into the parallel format. And compare with other groups of the data in the rendered state.
[0029]
Display device drive method 1:
A pixel row composed of a plurality of pixels arranged in the first direction is juxtaposed in a second direction intersecting the first direction, and a video signal is supplied to each of the pixels belonging to the selected one of the pixel rows. In a method for driving a display device, comprising: a display panel on which at least one source driver is disposed; and a display control circuit that supplies parallel data and a clock to the source driver.
A first step of generating dummy data whose waveform varies according to each of a plurality of pixels included in one of the pixel rows as the parallel data, and taking the dummy data into the source driver;
The dummy data fetched by the source driver in the first step is converted into serial data and sent to the display control circuit. The display control circuit converts the serial data into reference data in parallel format. A second step of comparing the data with the dummy data,
In the second step, when the waveform variation of the reference data is different from that of the dummy data, adjustment is made to extend the delay time of the clock with respect to the parallel data.
[0030]
Display Device Driving Method 2: In the display
[0031]
Display Device Driving Method 3: In the display
[0032]
Display device drive method 4: In the display
A third step of generating the dummy data again and capturing the dummy data in response to the clock whose delay time has been adjusted in the second step by the source driver;
The dummy data captured by the source driver in the third step is converted into serial data, the serial data is sent to a display control circuit, the serial data is converted into parallel reference data, and the reference data is A fourth step of comparing with dummy data;
The dummy data is generated in the fourth step.
[0033]
Display device drive method 5: In the display device drive method 4, in the fourth step, when the waveform variation of the reference data is different from that of the dummy data in the fourth step, the clock (with respect to the parallel data) ) Adjust to increase the delay time.
[0034]
Display device drive method 6: In the display device drive method 5, the present invention provides:
In the fourth step, when the waveform variation of the reference data is different from that of the dummy data, the third step and the fourth step are repeated,
The dummy data fetching performed by the source driver in the third process is performed based on the clock whose delay time is adjusted in another fourth process performed before the third process.
[0035]
Display Device Driving Method 7: In the display
[0036]
Display Device Driving Method 8: In the display
[0037]
The present invention is not limited to the above-described configuration and the configuration of the embodiments described later, and various modifications can be made without departing from the technical idea of the present invention. Other objects and configurations of the present invention will become clear from the description of the embodiments described later.
[0038]
DETAILED DESCRIPTION OF THE INVENTION
Embodiments of the present invention will be described below in detail with reference to the drawings of the embodiments. FIG. 1 is a block diagram for explaining the constitution of the main part of an embodiment of a display device according to the present invention, and shows the embodiment in which the present invention is applied to a liquid crystal display device.
[0039]
FIG. 1 shows only the
[0040]
The
[0041]
In the periphery of the
[0042]
However, the display device according to the present invention (the liquid crystal display device in this embodiment) is provided with a parallel-serial conversion circuit 8 that receives the output of the
[0043]
FIG. 2 is a circuit block diagram illustrating an example of the configuration of the display control circuit 4 in FIG. The display control circuit includes a
[0044]
As shown in FIG. 8, the drive timing generation circuit 41 includes the image data (display data) and the timing signals (synchronization signals: Vsync, Hsync) input from an external signal source HOST such as a personal computer or a television receiver circuit. A frame start signal for controlling a source driver IC and a gate driver IC for driving an active element provided in a liquid crystal panel (display element) based on an input signal such as a horizontal synchronizing clock supplied to a scanning line, A dot clock DCLK, an alternating signal, and other timing control signals are generated. However, in the present embodiment, since illustrations other than the dot clock are unnecessary for the description, these are not shown.
[0045]
The fixed
[0046]
FIG. 3 is a circuit block diagram illustrating an example of the configuration of the timing adjustment circuit included in the display control circuit in FIG. The
[0047]
The
[0048]
The
[0049]
The
[0050]
FIG. 4 is a timing chart of each data and signal that is input to the display control circuit 4 or generated inside or output from the operation of the display device of this embodiment described above. The reference numerals correspond to one of the signals and data indicated by the same reference numerals in FIGS. 1 to 3 or signals and data output to the transmission line. A reset signal “RESET” is input to the
[0051]
When the counting operation of the
[0052]
In FIG. 4, while the test mode signal “TestMODE” is at the low level, the
[0053]
The
[0054]
Here, the following conditions are assigned to the above-described embodiment, and an example of the display device and the driving method thereof according to the present invention will be described more specifically. The embodiments of the display device and the driving method thereof according to the present invention are not limited to the conditions described below.
[0055]
The data bit width of the digital display data “DispDATA” and test display data “TestDATA” output as parallel data to the transmission line RGBDATA is 8 bits (bits), and is read by the parallel-serial conversion circuit 8 of the
[0056]
The
[0057]
As described above, when parallel data corresponding to all the pixels of one line is taken into the source driver at the edge of the dot clock DCLK having a delay time of 4 ns, it is positioned at one end of one line (closest to the display control circuit 4). Compared to the parallel data corresponding to the pixel to be processed, the waveform of the parallel data corresponding to the pixel located at the other end (the farthest from the display control circuit 4) is distorted, and the rising and falling edges are delayed from the edge of the dot clock DCLK. Sometimes. As a result, the screen of the display device flickers because part of the parallel data corresponding to the pixels located at the other end of one line is not taken into the source driver. In the display device and its driving method described in the present embodiment, such an acquisition error (Acquisition Error) of parallel data is detected in advance when the display device is started, and the result is temporarily converted into serial data. Conversion to parallel data again by the serial-
[0058]
In the display device of this embodiment, the timing adjustment circuit 46 (for example, provided in the display control circuit 4) shown in FIGS. 2 and 3 is replaced with the parallel-serial conversion circuit 8 (for example, 3n). Based on serial data sent from the source driver 31), parallel data output to the transmission line RGBDATA, and a clock signal output to the clock transmission line CLK to control parallel data capture by the source driver (for example, The state of adjusting the timing with the dot clock will be further described with reference to FIGS. 4 and 5 to 7B.
[0059]
2 and 3, the transmission line RGBDATA from which the parallel data is output from the
[0060]
In the test display data TestDATA, the numerical value (Datum) corresponding to each pixel included in one line is sequentially adjusted from the pixel located at one end to the pixel located at the other end according to the characteristics of the source driver. The numerical values (Pseudo Datum) are arranged along the time axis at a predetermined period. This predetermined period is adjusted to the period of the clock that causes the source driver to sequentially fetch these numerical values (Pseudo Data) included in the test display data TestDATA. In this embodiment, the test display data TestDATA is taken into the source driver in response to the rising edge of the dot clock DCLK in the same manner as the digital display data DispDATA used for actual image display. The numerical value (Pseudo Datum) taken into each pixel from 1024 to 1024 appears sequentially at the interval of the dot clock DCLK (25 ns with a frequency of 40 MHz).
[0061]
The test display data TestDATA illustrated in FIG. 5 includes a first pattern in which at least one of the eight wirings at every other pixel is at a high level (1) and all eight wirings at a low level (0). Two patterns are repeated alternately. Each wiring included in the transmission line RGBDATA: n x (2 is a binary data signal transmitted at x is an integer greater than or equal to 0). x Assuming that the numerical value of 0 indicates the value of 0 (Zero) at the low level (0), respectively, the wiring n 0 , N 1 , N Three , N Four , N Five , And n 7 The first pattern of FIG. 5 in which the data signal transmitted at 1 is at a high level (1) indicates a numerical value (Pseudo Datum) of 187. Further, the second pattern in FIG. 5 indicates a numerical value (Pseudo Datum) of 0 (Zero). The patterns included in the test display data TestDATA are not limited to the first pattern and the second pattern illustrated in FIG. 5, and the number of patterns may be increased, and any one of them corresponds to a numerical value of 0 (Zero). It is not necessary to make a pattern to do. In any pattern setting, at least one of the plurality of wirings included in the transmission line RGBDATA may change from the low level to the high level or from the high level to the low level every other pixel or a plurality of pixels. In addition, it is only necessary that fluctuations in the data signal transmitted through at least one of the plurality of wirings occur at at least two locations on one end side and the other end side of the plurality of pixels included in one line.
[0062]
The numerical values (Pseudo Datum) of the parallel data indicated by the first pattern and the second pattern of the test display data TestDATA illustrated in FIG. 5 are hereinafter referred to as hexadecimal numbers, with the former being (AA) and the latter being (00). I write. By indicating the first pattern as (AA), the first pattern is not limited to the numerical value (Pseudo Datum): 187 addressed in the above example, and the bit width of the parallel data, the fixed
[0063]
The
[0064]
Test display data TestDATA is the wiring n shown in FIG. 0 ~ N 7 In the
[0065]
From the display control circuit 4 from the source driver IC 31 (near end portion A to the display control circuit 4) closest to the display control circuit 4 by the test transmission data TestDATA by the data transmission line RGBDATA and the dot clock DCLK by the clock transmission line CLK. A timing error (Timing) is generated between the waveform of the test display data TestDATA and the waveform of the dot clock DCLK as it propagates toward the farthest source driver IC 3n (far end part: B with respect to the display control circuit 4). Error or phase shift) occurs. This is also due to the difference in characteristics of the data transmission line RGBDATA and the clock transmission line CLK as the data or signal transmission path. Accordingly, one of the data signals that should be included in the parallel data latched by the source driver IC 3n arranged at the far end (B) may not actually be latched by the source driver IC 3n. Accordingly, the parallel data output to the data transmission line RGBDATA as the data (AA) Hex is one data signal included in the numerical value of only one pixel (AA) included in the parallel data, so that (AA) Hex is The parallel data may be taken into the source driver IC 3n. In this way, the parallel data captured by the source driver IC due to an error in capturing parallel data by the source driver IC is described as (AB) Hex with respect to the data (AA) Hex to be captured. Incorrect parallel data (AB) Hex fetched by the source driver IC causes a latch failure of the display device, which causes flickering on the screen of the display device.
[0066]
A specific example of a latch failure between transmission lines in which a signal propagates from the near end (A) to the far end (B) will be described with reference to FIG. With respect to the waveform of the parallel data (each data signal included therein) supplied to the source driver IC through the data transmission line RGBDATA in the one data section Tc (for example, the nth period), the clock transmission line CLK The clock transmitted through the signal rises to a high level after the setup time (Ts) elapses, and is maintained at the high level for the hold time (Th). In this embodiment, the clock setup time Ts shown in FIG. 14 is 4 ns. Further, the delay variation (typical value) between the output terminals of the m-bit data transmission line RGBDATA and the output terminal of the clock transmission line CLK is TYP 0.5 ns, and the delay variation (typical value) with respect to temperature and voltage fluctuations is TYP0. .3 ns (Max 0.6 ns).
[0067]
In the nth data section Tc (cycle) shown in FIG. 14, the data signal included in the parallel data passing through the data transmission line RGBDATA (for example, the data signal n shown in FIG. 5). x ) Is shown in FIG. Originally, the data signal has a rectangular “ideal data waveform” shown in FIG. 15 in the transmission path from the near end (A) to the far end (B) every data section Tc (here, a cycle of 25 ns). Transmitted as shown. When the data signal belongs to the digital display data DispDATA, the data waveform that appears in each data section Tc corresponds to one of the pixels included in one line, and causes the source driver IC to generate a video signal input thereto. . However, actually, a load such as a source driver IC connected to the transmission line gradually dulls the waveform of the data signal passing through the transmission line. For example, when a plurality of (n in this embodiment) source driver ICs are connected to the transmission path on the way to the far end (B), the waveform of the data signal transmitted thereby becomes the data Each section Tc becomes dull (distorted) in a sine wave shape. An example of the waveform of the data signal thus blunted is shown as “actual data waveform” in FIG.
[0068]
Since the waveform of data transmitted through the data transmission line RGBDATA becomes dull, the time during which the logical state of this data can be recognized as high level or low level in one data Tc is from 25 ns (one cycle of the data section Tc). Shorter. Here, as described with reference to FIGS. 14 and 15, the time that can be logically recognized as “1” or “0” is Tpa by the
[0069]
Here, it is assumed that the logic in the data section Tc of the two data signals shown as “actual data waveforms” in FIG. 15 is recognized at the rising edge of the clock appearing in the center of the data section Tc. In other words, the rising edge of this clock appears 12.5 ns after the start time of the data section Tc having a length of 25 ns. This clock corresponds to, for example, the dot clock DCLK transmitted through the clock transmission line CLK. Under the above assumption, the appearance time of the rising edge is the appearance time already described in this embodiment (from the start time of the data section Tc). 4ns later).
[0070]
With respect to the time when the rising edge of the clock appears at the center of the data section Tc, the period during which each of the two “actual data waveforms (data signals)” shown in FIG. It is decided. However, these “actual data waveforms (data signals)” are recognized as high level at the timing when the rising edge of the clock occurs, in a period before Tpa / 2 or Tpb / 2 from the appearance time of the rising edge. Limited to. In recognizing the logical state of the data signal at a position close to the display control circuit 4 at the rising edge of the clock (near end portion (A)), the data signal is 6.25 ns (= 12.5 ns) of the appearance time of the rising edge. 50%) before rising to a high level, a 6.25 ns margin is obtained to settle the data signal to the high level state. Further, when recognizing the logical state of the data signal at a position (far end (B)) away from the display control circuit 4 at the rising edge of the clock, the data signal is 5.0 ns (= 10) of the appearance time of the rising edge. (50% of .0ns) rises to the high level before, so that a margin of 5.0 ns is obtained to settle the data signal to the high level state.
[0071]
The clock setup time Ts described above with reference to FIG. 14 is the rising edge (or falling edge) when the level of the data waveform is recognized at the rising edge (or falling edge) or taken into the source driver or the like. Is defined as a time to delay the time at which the data waveform appears relative to the time at which the data waveform rises or falls. As a result, the data waveform rising to the high level is settled to the high level state during the time Ts, and the data waveform falling to the low level is settled to the low level state during the time Ts. , Recognized by the rising edge (or falling edge) of the clock, or taken into the peripheral circuit. The longer the clock setup time Ts, the more accurately the data signal level can be recognized by the rising edge (or falling edge) while suppressing the influence of the waveform fluctuation of the data signal and noise superimposed thereon.
[0072]
In the display device of this embodiment described above, the accuracy of taking digital display data into the source driver is ensured by the setup time Ts of 4 ns clock. In addition, with respect to the condition of the clock setup time Ts described in this embodiment, the change in the logic state of the data signal at the near end (A) described with reference to FIG. A sufficiently long setup time Tsa of 6.25 ns corresponding to the margin is given. The change in the logic state of the data signal at the far end (B) also gives a sufficiently long setup time Tsb of 5.0 ns corresponding to the margin to the rising edge of the clock. However, since the “actual waveform” shown in FIG. 15 is delayed by another factor, the setup times Tsa and Tsb of the clock defined respectively have to be shortened.
[0073]
Another factor mentioned above is the delay between terminals and the temperature and voltage fluctuation delay. If these simultaneously act on the data “RGBDATA”, the setup times are Tsa = 5.45 ns (= 6.25 ns−0.8 ns), Tsb = 4.2 ns (= 5.0 ns−0.8 ns), respectively. Become. Further, after the power is turned on, the lower second bit of the parallel data transmitted through the data transmission line RGBDATA (for example, the data signal n shown in FIG. 5). 1 When the temperature and voltage fluctuation delay in () is changed from 0.3 ns to a maximum of 0.6 ns, the setup time is shortened by 0.3 ns. As a result, Tsa = 5.15 ns for the
[0074]
As a result, the setup time Tsb of the source driver IC 3n does not satisfy the latch operation condition (4 ns) described above, and the source driver IC 3n causes a latch failure. Therefore, as shown in the above-mentioned example, even if the correct data (AA) Hex can be latched by the
[0075]
After the period (Case A in FIG. 4) in which test display data corresponding to each of the pixels included in one line of the display panel is taken into the source driver is completed, a clock is generated according to the command signal from the
[0076]
The parallel-serial conversion circuit 8 shown in FIG. 1 converts parallel data latched and held in the
[0077]
Note that the parallel-serial conversion circuit 8 can convert the parallel data held in the source driver IC if there is parallel data held in the source driver IC even when the dot clock DCLK is input to the parallel clock through the clock transmission line CLK (for example, period A). Convert to serial data. However, for the display device of this embodiment that compares the test display data TestDATA after being latched by the source driver IC and the state before it is latched, other than the test display data TestDATA latched by the source driver IC. Parallel data is useless. Therefore, the serial-
[0078]
The first pattern of odd number (Pseudo Datum): (AA) of 1024 pixels (dots) forming one line of a display panel (image display area) of the XGA standard, and the numerical value of the even number: (00) The test display data TestDATA (see FIG. 5) according to the present embodiment corresponding to each of the second patterns is converted to serial data SRDATA as shown in FIG. The parallel-serial conversion circuit 8 is incorporated into the latch circuit 6 (shift register) in association with each of 1024 pixels from one pixel (1st Dot) to the other pixel (1024th Dot) of one line. Bit parallel data is sequentially read from the 1-bit data signal to the 8-bit data signal for each pixel. In FIG. 6, the waveform indicated as SRDATA / Dot illustrates serial data SRDATA read from each of the 1024 pixels belonging to the odd-numbered group. The 8-bit parallel data (AA) corresponding to each of the odd-numbered pixels is connected to the wiring (n 0 ~ N 7 ) Is converted into serial data (aa) having a waveform in which the data signals transmitted along the time axis are arranged. Accordingly, in the so-called first pattern (aa) included in the serial data (AA) hex and corresponding to the odd-numbered pixels, eight data signals belonging to the first pattern: (aa) 0 And a waveform indicating level fluctuations of H (high), H, L (low), H, H, H, L, and H for each cycle of the test clock TestCLK.
[0079]
8 bits corresponding to the 623th pixel in the period (case A) in which parallel data (AA) Hex (test display data) corresponding to 1024 pixels forming one line of the display panel is sequentially taken into the source driver IC When the parallel data (AA) is taken into the source driver IC, the data signal n of the lower second bit at the high level 1 Is not latched. “H, H, L, H, H, H, L, H” forming the first pattern of the serial data (AA) hex corresponding to the odd numbered 310 pixels from the first to 621: (aa) The arrangement of the data signal level is changed to the arrangement of “H, L, L, H, H, H, L, H” in the 623rd pixel and the odd numbered pixels farther from the display control circuit 4 than that. The serial data in which at least one of the m data signal levels included in the m-bit serial data: (aa) is changed will be referred to as (ab) hereinafter.
[0080]
The first pattern of the serial data corresponding to the odd-numbered pixels: (aa) changes from the 623th pixel to the different serial data: (ab). The waveform of the serial data SRDATA, SRDATA / in FIG. Also shown in Dot. In the waveform SRDATA / Dot of FIG. 6, the parallel data corresponding to the 623th pixel latched by the source driver IC is converted into serial data, whereby the data signal n 1 In the period during which the signal should become high level, a result that must be low level is left in the serial data. Data signal n of waveform SRDATA / Dot in FIG. 1 Is transmitted, the data signal level of the serial data (ab) due to the latch failure of the source driver IC is a solid line, and the data signal level of the serial data (aa) not receiving this latch failure is the dotted line Each is shown.
[0081]
When the serial data (AB) in which the data latch failure corresponding to the 623th pixel is recorded in this way is input to the serial-
[0082]
As described above, the serial-
[0083]
As already described as the digital data output, the mismatch signal ΔP is generated based on the result of comparing the parallel data when the test display data TestDATA is generated in the
[0084]
On the other hand, the
[0085]
Note that the
[0086]
As described above, since the
[0087]
As described above, in this embodiment, the setup time Ts of the dot clock DCLK is adjusted so that each data signal of parallel data transmitted through the data transmission line RGBDATA is taken into the source driver at the rising edge delayed by 4 ns from the cycle. In the example display panel (liquid crystal panel), as the transmission distance of the data signal from the display control circuit 4 increases, the waveform dullness or delay of the data signal invalidates the initial value (4 ns) of the setup time of the dot clock DCLK. To. In the display device of this embodiment, the clock setup time required to ensure the accuracy with which the image information transmitted through the data transmission line RGBDATA as parallel data is taken into the source driver is 4 ns or more. The setup time for data acquisition by the source driver IC 3n far from the display control circuit 4 (far end (B)) is Tsb = 3.9 ns, which is less than 4 ns.
[0088]
On the other hand, by extending the delay time of the dot clock DCLK by 0.5 ns in the period CaseB, the setup time in the source driver IC 3n arranged at the far end (B) becomes Tsb = 4.4 ns, and the dot clock DCLK A sufficient margin is secured for the level change of the parallel data to be captured with respect to the rising edge. The setup time of the dot clock DCLK in the data fetching by the
[0089]
The test display data TestDATA captured by the source driver in the period CaseC shown in FIG. 4 is read out as serial data SRDATA in the subsequent period CaseD in the same manner as the period CaseB, and the timing provided in the display control circuit 4 After being converted into parallel data again by the
[0090]
The period CaseD is started by switching the dot clock DCLK selected by the
[0091]
In the test mode operation of the display device from the period CaseA to the period CaseD described above, the period CaseA uses the test display data captured by the source driver, and the period CaseB uses the test display data captured by the source driver. In the process of confirming the latch operation of the source driver and adjusting the delay period of the dot clock DCLK for the detection of the latch failure of the source driver, the period CaseC is the dot clock DCLK whose delay period is adjusted in the period CaseB. In the process of causing the source driver to capture the test display data again by the above, the source driver does not cause a latch failure using the test display data captured by the source driver during the period CaseD (the dot clock DCLK of the period CaseB delay During the to the step of confirming that) that is properly adjusted, each destined to crack. For this reason, when a latch failure of the source driver is not detected in the period CaseB, the subsequent processes of the period CaseC and the period CaseD become unnecessary.
[0092]
On the other hand, when the latch failure of the source driver is detected again in the period CaseD, the delay period of the dot clock DCLK is adjusted again in the period CaseD, and then the processes of the period CaseC and the period CaseD are sequentially performed. That is, when the comparison operation result of the two parallel data by the
[0093]
FIG. 4 shows the periods CaseA, CaseB, CaseC, and CaseD with equal lengths, but the lengths are actually different for each period, and the periods CaseB and PeriodD are longer than the periods CaseA and CaseC. There are many.
[0094]
When the delay time optimization is completed by the series of operations from the period CaseA to the period CaseD described above and the
[0095]
In the display device of this embodiment, the parallel data held in the latch circuit of the source driver IC is converted into serial data and read, thereby reducing the number of signal line terminals required and simplifying the circuit configuration. To do. For this reason, the manufacturing cost of the whole display device can be suppressed. However, according to the gist of the present invention, it is not necessary to convert the parallel data held in the source driver into serial data. Therefore, even if the parallel data held in the latch circuit of the source driver IC is transferred as it is to the comparison circuit of the
[0096]
Further, the delay time of the dot clock by the
[0097]
FIG. 8 is an explanatory diagram showing an equivalent circuit of an embodiment of the display device according to the present invention. This equivalent circuit can be employed in various display devices (liquid crystal display devices, electroluminescence display devices, field emission display devices, etc.) driven by an active matrix method. Each pixel of a display panel provided in these display devices is provided with a pixel electrode and an active element (switching element) that supplies a voltage or current corresponding to a video signal to the pixel electrode. In FIG. 8, the active element corresponds to a thin film transistor TFT.
[0098]
A plurality of pixels configured in this way are two-dimensionally arranged along a first direction (for example, a vertical direction) and a second direction (for example, a horizontal direction) intersecting the first direction in the display panel. Thus, an image display area is formed. In the display panel, a plurality of pixel rows (Pixel Rows) having a plurality of pixels arranged in the first direction are arranged in parallel along the second direction. A video signal generated based on the digital display data DispDATA by the above-described source driver IC is output to a video signal line (source line DL in FIG. 8) provided for each pixel column. In the display panel, a plurality of pixel lines (Pixel Lines) having a plurality of pixels arranged in the second direction are arranged in parallel along the first direction. One of the pixel rows corresponds to “1 line” described above. A scanning signal line (gate line GL in FIG. 8) provided for each pixel row sends a scanning signal to a switching element provided in each pixel belonging to the corresponding pixel row. Transmission of the scanning signal by the scanning signal line is also referred to as pixel row selection or simply pixel selection, and is sequentially performed for each pixel row. A video signal is supplied from each of the plurality of video signal lines (corresponding to a plurality of pixel columns) to each pixel belonging to the pixel row selected in this way. In a display device driven by the active matrix method, an image is displayed by the above-described operation linkage between the scanning signal lines and the video signal lines.
[0099]
In order to describe the display device of this embodiment more specifically, in the following description, a liquid crystal display device is illustrated as a representative of the display device. As shown in FIG. 8, the
[0100]
On the other inner surface of the two substrates, an electric field is generated between a large number of phosphors arranged corresponding to the large number of unit pixels and the selected pixel electrode corresponding to the large number of pixel electrodes. A counter electrode for forming is formed. The two substrates are bonded to each other with a predetermined interval through liquid crystal. The above unit pixel means each of the three pixels of R, G, and B constituting one color pixel. In the case of monochrome display, the unit pixel is one pixel.
[0101]
In the periphery of the
[0102]
FIG. 9 is an exploded perspective view for explaining an example of the entire configuration of the liquid crystal display device of one embodiment of the present invention. FIG. 10 is a cross-sectional view taken along the line AA ′ of FIG. 9 and shows a cross section in a state where the constituent members of FIG. 9 are integrated. 9 and 10, reference numeral PNL is a liquid crystal display panel in which the
[0103]
Reference numeral PCB is a printed circuit board on which an interface circuit I / F is mounted, and FPC1 and FPC2 are flexible printed circuit boards that connect data, clocks, and power from the printed circuit board PCB to the
[0104]
The liquid crystal display panel PNL and the laminate of the backlight are integrated as a liquid crystal display device by being held and fixed by a shield case (upper case) SHD and a mold case (lower case) MCA.
[0105]
As shown in FIG. 10, the liquid crystal display panel PNL is configured by sandwiching the liquid crystal LC between two substrates (a first substrate SUB1 and a second substrate SUB2). , POL1 is attached. Two adjacent sides of the first substrate SUB1 protrude from the second substrate SUB2, and a driver IC is mounted on the protruding portion. Reference numeral DIC in FIG. 10 corresponds to the source driver IC described in FIG. Although not shown, the gate driver IC is mounted on the side adjacent to the side on which the source driver IC is mounted in the same manner. These driver ICs are prevented from contacting the shield case SHD by spacers SAB interposed between the first substrate SUB1 and the shield case SHD.
[0106]
FIG. 11 is a developed perspective view illustrating a schematic configuration of an organic EL display device as another type of display device to which the present invention is applied. This organic EL display device is insulated with a large number of cathode wires KL extending in the y direction on the inner surface of the lower substrate B-SUB and arranged in parallel in the x direction with a predetermined gap from the cathode wires KL. do it A number of control electrodes MRB are arranged. The control electrode MRB is composed of a number of ribbon-like thin metal plates extending in the x direction and arranged in parallel in the y direction, and passes through each unit pixel composed of an electron source such as a carbon nanotube provided in the cathode wiring KL. It has a hole.
[0107]
On the other hand, the inner surface of the upper substrate F-SUB has phosphors R, G, and B for each unit pixel, and an anode AE is formed to cover the phosphor. Some have a light-shielding layer (black matrix) around the phosphors R, G, and B. The upper substrate F-SUB and the lower substrate B-SUB described above are bonded together via an outer frame SF that goes around the display area, and the inside is evacuated to a vacuum. A unit pixel is formed at the intersection of the cathode wiring KL and the control electrode MRB, and a two-dimensional image is displayed by projecting electrons extracted from each unit pixel to the corresponding phosphor.
[0108]
The present invention is not limited to the liquid crystal display device of the above embodiment, but can be similarly applied to other display devices that perform the same drive, such as an organic EL display device and a plasma display device. Further, if a plurality of sets of the circuits shown in FIGS. 1 to 3 and circuits having functions equivalent thereto are provided in one display device, the transmission speed of image information from the display control circuit 4 to the display panel is improved. In a display device that displays a color image, each of a plurality of sets of circuits may be used for image information transmission for each display color (for example, RGB three primary colors).
[0109]
【The invention's effect】
As described above, according to the present invention, the shift in the display data fetching (latching) timing of the driver caused by the so-called skew that occurs between the display data and the clock during the propagation of the signal transmission path is normally displayed. By automatically adjusting at the start of the operation, high-quality video display without flickering can be obtained even when the screen is enlarged.
[Brief description of the drawings]
FIG. 1 is a block diagram illustrating a configuration of a main part of an embodiment of a display device according to the present invention.
FIG. 2 is a circuit block diagram illustrating a configuration example of a display control circuit in FIG.
FIG. 3 is a circuit block diagram illustrating a configuration example of a timing adjustment circuit included in the display control circuit in FIG. 1;
FIG. 4 is a timing diagram for explaining the operation of an embodiment of a display device according to the present invention.
5 is an example of a waveform of test display data output as m-bit parallel data from the display control circuit in the period CaseA shown in FIG. 4 and a signal waveform of a dot clock read into the source driver. FIG.
6 is a waveform diagram showing an example of a waveform of test display data read out as m-bit serial data from the source driver in the period CaseB shown in FIG. 4;
7A and 7B relate to dot clock delay time adjustment in the period CaseB shown in FIG. 4, and FIG. 7A is a parallel data converted from the serial data shown in FIG. 6 and compared with the original test display data. FIG. 7B is a waveform diagram schematically illustrating an example of a data waveform and dot clock delay time adjustment according to the example, and FIG. 7B is a waveform diagram illustrating a shift of the dot clock waveform delayed every period CaseB.
FIG. 8 is an explanatory diagram of an equivalent circuit of a liquid crystal display device according to an embodiment of the present invention.
FIG. 9 is an exploded perspective view illustrating an example of the overall configuration of a liquid crystal display device according to an embodiment of the present invention.
FIG. 10 is a cross-sectional view taken along the line AA ′ of FIG.
FIG. 11 is a developed perspective view illustrating a schematic configuration of an organic EL display device as another type of display device to which the present invention is applied.
FIG. 12 is a block diagram illustrating an outline of a drive system for a liquid crystal display device.
13 is an explanatory diagram of a schematic connection configuration of a source driver IC constituting a display control circuit and a source driver unit in FIG. 12. FIG.
14 is a timing chart of display data and a clock signal which are output signals of the display control circuit in FIG. 13. FIG.
FIG. 15 is an explanatory diagram of waveform distortion in which an ideal waveform of display data output from the display control circuit is compared with an actual waveform of display data when n source drivers are connected to the display control circuit; It is.
[Explanation of symbols]
DESCRIPTION OF
Claims (3)
該タイミング調整回路は前記テストデータとソース・ドライバからの読出しデータを比較して両者の時間軸差を検出する比較回路と、該比較回路で検出した時間軸差を解消するタイミングに前記表示用ドットロックを遅延させる遅延回路を具備したことを特徴とする表示装置。The timing adjustment circuit compares the test data and read data from the source driver to detect a time axis difference between the test data and the display dot at a timing to eliminate the time axis difference detected by the comparison circuit. A display device comprising a delay circuit for delaying lock.
該タイミング調整回路は前記テストデータとソース・ドライバからの読出しデータを比較して両者の位相差を検出する比較回路と、該比較回路で検出した位相差を解消するタイミングに前記表示用ドットロックを遅延させる遅延回路を具備したことを特徴とする表示装置。The timing adjustment circuit compares the test data and read data from the source driver to detect a phase difference between the test data and the display dot lock at a timing to eliminate the phase difference detected by the comparison circuit. A display device comprising a delay circuit for delaying.
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