JP4438790B2 - 画素回路および表示装置、並びに画素回路の製造方法 - Google Patents
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Description
これは有機ELディスプレイなどにおいても同様であるが、有機ELディスプレイは各画素回路に発光素子を有する、いわゆる自発光型のディスプレイであり、液晶ディスプレイに比べて画像の視認性が高い、バックライトが不要、応答速度が速い、等の利点を有する。
また、各発光素子の輝度はそれに流れる電流値によって制御することによって発色の階調を得る、すなわち発光素子が電流制御型であるという点で液晶ディスプレイなどとは大きく異なる。
この表示装置1は、図1に示すように、画素回路(PXLC)2aがm×nのマトリクス状に配列された画素アレイ部2、水平セレクタ(HSEL)3、ライトスキャナ(WSCN)4、水平セレクタ3により選択され輝度情報に応じたデータ信号が供給される信号線(データ線)信号SGL1〜SGLn、およびライトスキャナ4により選択駆動される走査線WSL1〜WSLmを有する。
なお、水平セレクタ3、ライトスキャナ4に関しては、多結晶シリコン上に形成する場合や、MOSIC等で画素の周辺に形成することもある。
図2の画素回路は、多数提案されている回路のうちで最も単純な回路構成であり、いわゆる2トランジスタ駆動方式の回路である。
有機EL発光素子は多くの場合整流性があるため、OLED(Organic Light Emitting Diode)と呼ばれることがあり、図2その他では発光素子としてダイオードの記号を用いているが、以下の説明においてOLEDには必ずしも整流性を要求するものではない。
図2ではTFT11のソースが電源電位VCCに接続され、発光素子13のカソード(陰極)は接地電位GNDに接続されている。図2の画素回路2aの動作は以下の通りである。
走査線WSLを選択状態(ここでは低レベル)とし、信号線SGLに書き込み電位Vdataを印加すると、TFT12が導通してキャパシタC11が充電または放電され、TFT11のゲート電位はVdataとなる。
走査線WSLを非選択状態(ここでは高レベル)とすると、信号線SGLとTFT11とは電気的に切り離されるが、TFT11のゲート電位はキャパシタC11によって安定に保持される。
TFT11および発光素子13に流れる電流は、TFT11のゲート・ソース間電圧Vgsに応じた値となり、発光素子13はその電流値に応じた輝度で発光し続ける。
上記ステップST1のように、走査線WSLを選択してデータ線に与えられた輝度情報を画素内部に伝える操作を、以下「書き込み」と呼ぶ。
上述のように、図2の画素回路2aでは、一度Vdataの書き込みを行えば、次に書き換えられるまでの間、発光素子13は一定の輝度で発光を継続する。
このとき、pチャネルのドライブトランジスタのソースは電源電位VCCに接続されており、このTFT11は常に飽和領域で動作している。よって、下記の式1に示した値を持つ定電流源となっている。
Ids=1/2・μ(W/L)Cox(Vgs−|Vth|)2 …(1)
しかしながら、図2の2トランジスタ駆動は定電流駆動のために有機EL発光素子には上述したように定電流が流れ続け、有機EL発光素子のI−V特性が劣化してもその発光輝度は経時劣化することはない。
このTFT21は飽和領域で駆動されるので、動作点のソース電圧に対したVgsに関して上記式1に示した方程式の電流値の電流Idsを流す。
あるいは、OLEDと直列に接続されるドライブ(駆動)トランジスタやスイッチングトランジスタの他に、移動度やしきい値キャンセル用のTFT等が設けられる構成が採用される場合がある。
このパルス信号が印加されるTFTが2あるいはそれ以上存在する場合には、各パルス信号を印加するタイミングが重要となる。
(数1)
tl=tp/(1+A)
(数2)
tl=tp/(1+A)
(数3)
tl=tp/(1+A)
図7は、本第1の実施形態に係る画素回路の具体的な構成を示す回路図である。
また、図7においても、図面の簡単化のために一つの画素回路の具体的な構成を示している。
具体的には、発光素子113のカソードが基準電位Vcatに接続され、アノードが第1のノードND111に接続され、TFT112のソース(たとえば第2電極)が第1のノードND111に接続され、TFT111のドレイン(たとえば第1電極)がパワー駆動線PSLに接続されている。
そして、TFT111のゲートが第2のノードND112に接続されている。
また、キャパシタC111の第1電極が第1のノードND111に接続され、キャパシタC111の第2電極が第2のノードND112に接続されている。
信号線SGLと第2のノードND112との間にTFT112のソース・ドレインがそれぞれ接続されている。そして、TFT112のゲートが走査線WSLに接続されている。
図8(A)は走査線WSLに印加されるゲートパルス(走査パルス)SPを、図8(B)はパワー駆動線PSLに印加されるパワー信号PSGを、図8(C)は信号線SGLに印加される入力信号SINを、それぞれ示している。
その後、信号線SGLに輝度情報に応じたデータ信号Vsigを印加し、TFT112を通して第2のノードND112に信号を書き込む。このとき、TFT111に電流を流しながら書き込みを行うことから、同時並列的に、移動度補正が行われる。
そして、TFT112を非導通状態として、輝度情報に応じて発光素子113を発光させる。
これと並行して、TFT112の第2電極としてのソースが接続される配線層も、電源ラインPSLと同じ層で、かつ、同材料に配線層で多層配線化し、この多層配線されたソース電極を発光素子113のアノード電極に接続している。
一般に、TFTのゲート電極は、高抵抗配線、たとえばモリブデン(Mo)、タンタル(Ta)などの金属または合金をスパッタリングなどの方法で成膜して形成される。
たとえば、ボトムゲート構造のTFT111は、図9に示すように、透明絶縁基板(たとえばガラス基板)121上にゲート絶縁膜122で覆われた第1配線層としてのゲート電極123が形成されている。ゲート電極123は第2のノードND112と接続される。
前述したように、ゲート電極は、たとえばモリブデン(Mo)、タンタル(Ta)などの金属または合金をスパッタリングなどの方法で成膜して形成される。
TFT111は、ゲート絶縁膜122上に半導体膜(チャネル形成領域)124、並びに半導体膜124を挟んで一対のn+拡散層125,126が形成されている。
そして、ゲート絶縁膜122、チャネル形成領域124、n+拡散層125,126を覆うように、たとえばSiO2により形成される酸化膜等からなる絶縁膜127が形成されている。
なお、図示していないが、チャネル形成領域124と各n+拡散層125,126との間にはそれぞれn-拡散層(LDD)が形成される。n+拡散層125がTFT111のドレイン拡散層(第1電極に相当)を形成し、n+拡散層126がTFT111のソース拡散層(第2電極に相当)を形成している。
ドレイン電極129およびソース電極130は、たとえば低抵抗であるアルミニウム(Al)をパターニングしたものである。
ドレイン電極129、ドレイン電極130、および絶縁膜127を覆うように、平坦化膜としての層間膜131が形成されている。
層間膜131は、たとえば酸化膜、ポリイミド、アクリル系樹脂、あるいは感光性樹脂により形成される。
これら第3配線層133,134は、たとえばアルミニウム(Al)をパターニングして形成することも可能であり、また、さらに上層のアノード電極層と同一の材料、たとえば銀(Ag)等により形成することも可能である。
第3配線層133,134、および層間膜131を覆うように、平坦化膜135が形成されている。
そして、第2電極用第3配線層134には、平坦化膜135に形成されたコンタクトホール136を介して発光素子113のアノード電極層137が接続されている。
そこで、第3配線層129,130にアノード電極層137と同材料、たとえばAgを用いることにより既存プロセスの流用が可能となる。
すなわち、感光性樹脂を用いて多層配線化する場合、第2配線層と第3配線層の層間膜131に感光性樹脂を用いることにより工程数を削減でき、短タクト、低コストで多層配線化が可能となる。層間膜131に酸化膜を使用した場合、成膜/フォトリソグラフィ/エッチング/レジスト剥離の4工程が最低限必要となるが、感光性樹脂の場合、フォトリソグラフィのみで可能となる。
そこで、本実施形態では、第3配線層133,134の配線厚みを次のように設定することにより、層間膜131が削られても平坦化膜135の塗布性に影響が出ないようにしている。
平坦化膜の膜厚をtp、第3配線層の膜厚をtl、層間膜材料による定数をAとすると、次の関係を満足する。
tl=tp/(1+A)
図11は、上層配線エッチング時に層間膜が膜減りした様子を示す図である。
平坦化膜を正常に塗布させるためには、tp≧tlとする。
また、膜減り量は配線膜厚に比例する。tx=A×tl(Aは定数であり、層間膜材料による)よって、tl=tp/(1+A)に設定することにより膜減りが生じても、平坦化膜131の塗布性に影響を与えない。
ここでは、層間膜131に酸化膜を用いた場合と、感光性樹脂を用いた場合の2つの方法について説明する。
前述したように、ゲート電極123は、たとえばモリブデン(Mo)、タンタル(Ta)などの金属または合金をスパッタリングなどの方法で成膜して形成される。
次に、図12(B)に示すように、SiO2によりゲート絶縁膜122を形成後、アモルファスシリコンを成膜し、多結晶化してチャネル形成領域124、n+拡散層125,126(ドレインおよびソース)を形成する。
次に、図12(C)に示すように、SiO2により層間絶縁膜127を形成する。
図12(D)に示すように、層間絶縁膜127に、ドレイン125、ソース126に達するコンタクトホール128a,128bを開口する。
そして、図12(E)に示すように、絶縁膜127に形成されたコンタクトホール128aを介してドレイン125に接続するように第1電極用第2配線層としてのドレイン電極129を形成し、絶縁膜127に形成されたコンタクトホール128bを介してソース126に接続するように第2電極用第2配線層としてのソース電極130を形成する。
ドレイン電極129およびソース電極130は、たとえば低抵抗であるアルミニウム(Al)をパターニングにより形成する。
図13(G)に示すように、層間膜131にドレイン電極129、ソース電極130に達するコンタクトホール132a,132bを開口する。
そして、図13(H)に示すように、層間膜131に形成されたコンタクトホール132aを介してドレイン電極129に接続するように電源ラインPSLとしての第3配線層(または第2配線層)133を形成し、層間膜131に形成されたコンタクトホール132bを介してソース電極130に接続するように第2電極用第3配線層(または第2配線層)134を形成する。
これら第3配線層133,134は、たとえばアルミニウム(Al)をパターニングして形成することも可能であり、また、さらに上層のアノード電極層と同一の材料、たとえば銀(Ag)等により形成することも可能である。
次に、図14(I)に示すように、第3配線層133,134、および層間膜131を覆うように、平坦化膜135を形成する。続いて、平坦化膜135に第3配線層134に達するコンタクトホール136を開口する。
そして、図14(J)に示すように、平坦化膜135に形成されたコンタクトホール136を介して第3配線層134に接続するように、発光素子113のアノード電極層137を形成する。
前述したように、ゲート電極123は、たとえばモリブデン(Mo)、タンタル(Ta)などの金属または合金をスパッタリングなどの方法で成膜して形成される。
次に、図15(B)に示すように、SiO2によりゲート絶縁膜122を形成後、アモルファスシリコンを成膜し、多結晶化してチャネル形成領域124、n+拡散層125,126(ドレインおよびソース)を形成する。
次に、図15(C)に示すように、SiO2により層間絶縁膜127を形成する。
図15(D)に示すように、層間絶縁膜127に、ドレイン125、ソース126に達するコンタクトホール128a,128bを開口する。
そして、図15(E)に示すように、絶縁膜127に形成されたコンタクトホール128aを介してドレイン125に接続するように第1電極用第2配線層としてのドレイン電極129を形成し、絶縁膜127に形成されたコンタクトホール128bを介してソース126に接続するように第2電極用第2配線層としてのソース電極130を形成する。
ドレイン電極129およびソース電極130は、たとえば低抵抗であるアルミニウム(Al)をパターニングにより形成する。
このように、感光性樹脂を層間(絶縁)膜131に使用する場合、コンタクトホールの形成工程も含んで同時並列的に処理することができることから、前述した酸化膜を層間膜に使用する場合に比べて工程数を削減することが可能となっている。すなわち、図13(F)および(G)の2工程を1工程で済ませることができる。
そして、図16(G)に示すように、層間膜131に形成されたコンタクトホール132aを介してドレイン電極129に接続するように電源ラインPSLとしての第3配線層(または第2配線層)133を形成し、層間膜131に形成されたコンタクトホール132bを介してソース電極130に接続するように第2電極用第3配線層(または第2配線層)134を形成する。
これら第3配線層133,134は、たとえばアルミニウム(Al)をパターニングして形成することも可能であり、また、さらに上層のアノード電極層と同一の材料、たとえば銀(Ag)等により形成することも可能である。
次に、図17(H)に示すように、第3配線層133,134、および層間膜131を覆うように、平坦化膜135を形成する。続いて、平坦化膜135に第3配線層134に達するコンタクトホール136を開口する。
そして、図17(I)に示すように、平坦化膜135に形成されたコンタクトホール136を介して第3配線層134に接続するように、発光素子113のアノード電極層137を形成する。
なお、図18(A)は走査線WSLに印加されるゲートパルス(走査パルス)GPを、図18(B)はパワー駆動線PSLに印加されるパワー信号PSGを、図18(C)は信号線SGLに印加される入力信号SINを、図18(D)は第2のノードND112の電位VND112を、図18(E)は第1のノードND111の電位VND111を、それぞれ示している。
このとき、駆動トランジスタでるTFT111は飽和領域で動作するように設定されているため、EL発光素子113に流れる電流IdsはTFT111のゲート・ソース間電圧Vgsに応じて式1に示される値をとる。
このとき、TFT111のゲート・ソース間電圧は(Vofs−Vss)という値をとる。このTFT111のゲート・ソース間電圧(Vofs−Vss)がTFT111のしきい値電圧Vthよりも大きくない(低い)としきい値補正動作を行うことができないために、TFT111のゲート・ソース間電圧(Vofs−Vss)がTFT111のしきい値電圧Vthよりも大きく、すなわちVofs−Vss>Vthとする必要がある。
パワー駆動線PSLを電源電圧VccとすることでEL発光素子113のアノード(ノードND111)がTFT111のソースとして機能し、図22に示すように電流が流れる。
EL発光素子113の等価回路は、図22に示すように、ダイオードと容量で表されるため、Vel≦Vcat+Vthel(EL発光素子113のリーク電流がTFT111に流れる電流よりもかなり小さい)の関係を満足する限り、TFT111の電流はキャパシタC111とCelを充電するために使われる。
このとき、容量Celの端子間の電圧Velは時間と共に、図23に示すように上昇してゆく。一定時間経過後、TFT111のゲート・ソース間電圧はVthという値をとる。このとき、Vel=Vofs−Vth≦Vcat+Vthelとなっている。
このとき、TFT111のソース電圧がEL発光素子113のしきい値電圧Vthelとカソード電圧Vcatの和を越えなければ(EL発光素子113のリーク電流がTFT111に流れる電流よりもかなり小さければ)、TFT111に流れる電流はキャパシタC111とCelを充電するのに使用される。
このとき、TFT111のしきい値補正動作は完了しているため、TFT111が流す電流は移動度μを反映したものとなる。
具体的にいうと、図25に示すように、移動度μが大きいものはこのときの電流量が大きく、ソース電圧の上昇も早い。逆に移動度μが小さいものは電流量が小さく、ソース電圧の上昇は遅くなる。これによって、TFT111のゲート・ソース間電圧は移動度μを反映して小さくなり、一定時間経過後に完全に移動度を補正するVgsとなる。
TFT111のゲート・ソース間電圧は一定であるので、TFT111は一定電流Ids'をEL発光素子113に流し、VelはEL発光素子113にIds'という電流が流れる電圧Vxまで上昇し、EL発光素子113は発光する。
本画素回路101においてもEL発光素子113は発光時間が長くなるとそのI-V特性は変化してしまう。そのため図中B点(ノードND111)の電位も変化する。しかしながら、TFT111のゲート・ソース間電圧は一定値に保たれているのでEL発光素子113に流れる電流は変化しない。よってEL発光素子113のI-V特性が劣化しても、一定電流Idsが常に流れ続け、EL発光素子113の輝度が変化することはない。
また、素子数が少ないため高精細化が可能であることに加えて、感光性樹脂を用いて多層配線化することにより低抵抗配線を実現し、良好な画質の表示装置を得ることができる。
また、感光性樹脂を用いた場合に、平坦化膜の膜厚をtp、第3配線層の膜厚をtl、層間膜材料による定数をAとすると、tl=tp/(1+A)なる関係を満足するように構成することにより、層間膜が膜減りを起こしても平坦化膜の塗布性に影響を与えず、多層配線化を実現できる。
ただし、この対策例は、2Tr+1C画素回路を有する表示装置100に対して効果的であるが、これらの対策を、OLEDと直列に接続されるドライブ(駆動)トランジスタやスイッチングトランジスタの他に、移動度やしきい値キャンセル用のTFT等が別途設けられる構成の画素回路を有する表示装置にも適用することが可能である。
Claims (3)
- 所定電極を有し、流れる電流によって輝度が変化する発光素子を有する画素回路であって、
制御電極に入力される入力信号の信号レベルに応じて第1電極と第2電極との間の導通状態を制御し、上記第2電極に上記発光素子の上記所定電極が接続されるトランジスタと、
上記トランジスタの上記第1電極に接続される電源用配線と
を有し、
当該画素回路は、第1配線層、第1絶縁膜、半導体膜、第2絶縁膜、第2配線層、層間膜、第3配線層、平坦化膜、および第4配線層が積層された多層構造を有し、
上記発光素子の所定電極は、
上記第4配線層に形成され、
上記第2配線層に形成された電極用第2配線部および上記第3配線層に形成された電極用第3配線部により上記第2電極に接続され、
上記トランジスタは、
層の積層方向での上記発光素子の上記所定電極の下において、
上記制御電極が上記第1配線層に形成され、
上記第1電極および上記第2電極が、上記半導体膜においてチャネル形成領域を間に挟むように形成され、
上記電源用配線は、
層の積層方向での上記発光素子の上記所定電極の下において、
上記第2配線層に形成され、上記第2絶縁膜に形成したコンタクトを介して上記第1電極に接続される電源用第2配線部と、
上記第3配線層に形成され、上記層間膜に形成したコンタクトを介して上記電源用第2配線部に接続される電源用第3配線部と、
を含んで多層配線化され、
上記発光素子の所定電極および上記平坦化膜が積層される上記層間膜は、
感光性樹脂により形成され、
上記平坦化膜の膜厚をtp、上記第3配線層の膜厚をtl、上記層間膜材料による定数をAとすると、次の関係を満足する
画素回路。
(数1)
tl=tp/(1+A) - マトリクス状に配列され、流れる電流によって輝度が変化する発光素子と、制御電極に入力される入力信号の信号レベルに応じて第1電極と第2電極との間の導通状態を制御するトランジスタと、を含む複数の画素回路と、
上記トランジスタの上記第1電極に接続される電源用配線と、
を有する表示装置であって、
当該表示装置は、第1配線層、第1絶縁膜、半導体膜、第2絶縁膜、第2配線層、層間膜、第3配線層、平坦化膜、および第4配線層が積層された多層構造を有し、
上記画素回路は、
上記第4配線層に形成され、上記第2配線層に形成された電極用第2配線部および上記第3配線層に形成された電極用第3配線部により、上記トランジスタの上記第2電極に接続された所定電極を有し、
上記トランジスタは、
層の積層方向での上記発光素子の上記所定電極の下において、
上記制御電極が上記第1配線層に形成され、
上記第1電極および上記第2電極が、上記半導体膜においてチャネル形成領域を間に挟むように形成され、
上記電源用配線は、
層の積層方向での上記発光素子の上記所定電極の下において、
上記第2配線層に形成され、上記第2絶縁膜に形成したコンタクトを介して上記第1電極に接続される電源用第2配線部と、
上記第3配線層に形成され、上記層間膜に形成したコンタクトを介して上記電源用第2配線部に接続される電源用第3配線部と、
を含んで多層配線化され、
上記発光素子の所定電極および上記平坦化膜が積層される上記層間膜は、
感光性樹脂により形成され、
上記平坦化膜の膜厚をtp、上記第3配線層の膜厚をtl、上記層間膜材料による定数をAとすると、次の関係を満足する
表示装置。
(数2)
tl=tp/(1+A) - 流れる電流によって輝度が変化する発光素子と、制御電極に入力される入力信号の信号レベルに応じて第1電極と第2電極との間の導通状態を制御するトランジスタと、上記トランジスタの上記第1電極に接続される電源用配線と、を含む画素回路の製造方法であって、
上記トランジスタの上記制御電極を第1配線層で形成する工程と、
上記第1配線層の上記制御電極上に、第1絶縁膜を形成する工程と、
上記第1絶縁膜上に、チャネル形成領域並びに当該チャネル形成領域を間に挟んだ上記第1電極および上記第2電極を含む半導体膜を形成する工程と、
上記半導体膜上に、第2絶縁膜を形成する工程と、
上記第2絶縁膜上に、上記第2絶縁膜に形成したコンタクトを介して上記第1電極に接続される電源用第2配線部と、上記第2絶縁膜に形成したコンタクトを介して上記第2電極に接続される電極用第2配線部とを含む第2配線層を形成する工程と、
上記第2配線層上に、層間膜を形成する工程と、
上記層間膜上に、上記層間膜に形成したコンタクトを介して上記電源用第2配線部に接続される電源用第3配線部と、上記層間膜に形成したコンタクトを介して上記電極用第2配線部に接続される電極用第3配線部とを含む第3配線層を形成する工程と、
上記第3配線層上に、平坦化膜を形成する工程と、
上記平坦化膜上に、上記平坦化膜に形成したコンタクトを介して上記電極用第3配線部に接続される上記発光素子の所定電極を含む第4配線層を形成する工程と
を含み、
上記発光素子の上記所定電極の下に、上記トランジスタおよび上記電源用配線層が形成され、
上記発光素子の所定電極および上記平坦化膜が積層される上記層間膜は、
感光性樹脂により形成され、
上記平坦化膜の膜厚をtp、上記第3配線層の膜厚をtl、上記層間膜材料による定数をAとすると、次の関係を満足する
画素回路の製造方法。
(数3)
tl=tp/(1+A)
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