JP4438156B2 - Memory device and manufacturing method thereof - Google Patents
Memory device and manufacturing method thereof Download PDFInfo
- Publication number
- JP4438156B2 JP4438156B2 JP2000029834A JP2000029834A JP4438156B2 JP 4438156 B2 JP4438156 B2 JP 4438156B2 JP 2000029834 A JP2000029834 A JP 2000029834A JP 2000029834 A JP2000029834 A JP 2000029834A JP 4438156 B2 JP4438156 B2 JP 4438156B2
- Authority
- JP
- Japan
- Prior art keywords
- storage layer
- memory device
- layer
- microcrystals
- writing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Semiconductor Memories (AREA)
- Read Only Memory (AREA)
Description
【0001】
【発明の属する技術分野】
本発明は、情報を記憶するメモリ装置およびその製造方法に関するものである。
【0002】
【従来の技術】
半導体集積回路技術の進展によって、半導体メモリの集積度は3年に4倍のスピードで向上してきた。
【0003】
【発明が解決しようとする課題】
しかし、従来技術の延長では高集積化の限界が見えており、今後のマルチメディア時代に対応するため、新しい原理に基づいた技術が望まれている。
【0004】
このような要求に対応するため、ナノ領域で起こる新しい動作原理を利用したデバイスの研究が各所で行われている。しかしながら、ナノメータサイズの構造を制御性良く実現することは、技術的に非常に困難であった。
【0005】
本発明は上記事由に鑑みて為されたものであり、その目的は、小型且つ低コストで大容量のメモリ装置およびその製造方法を提供することにある。
【0006】
【課題を解決するための手段】
請求項1の発明は、上記目的を達成するために、絶縁膜により被覆されキャリアの閉じ込めが可能なナノメータオーダの微結晶に電荷を蓄積することで情報を記憶する記憶層を備えることを特徴とするものであり、電荷を蓄積しておく場所がナノメータオーダの微結晶なので、従来の半導体集積回路技術を利用した半導体メモリに比べて、小型且つ低コストで記憶容量の大容量化を図ることができる。
【0007】
また、請求項1の発明では、前記記憶層は、絶縁膜により被覆されキャリアの閉じ込めが可能なナノメータサイズの微結晶が、微結晶を被覆する絶縁膜を介して3次元的に近接して並設され、各微結晶それぞれを被覆している各絶縁膜の膜厚が微結晶の結晶粒径よりも小さいので、記憶容量をより高めることが可能になる。
【0008】
請求項2の発明は、請求項1の発明において、前記記憶層への書き込みを行う書き込み手段を備え、書き込み手段は、前記記憶層の単位領域内で複数の微結晶にキャリアを閉じ込めるので、書き込み手段によって複数の微結晶を帯電させることができる。
【0009】
請求項3の発明は、請求項2の発明において、前記記憶層は、帯電した微結晶の数に応じた多値の情報を記憶するので、多値の情報を記憶させることが可能になる。
【0010】
請求項4の発明は、請求項3の発明において、光照射によって前記記憶層への書き込みを行う書き込み手段を備え、書き込み手段は、光の波長を変化させることで前記記憶層に蓄積させる電荷量を制御するので、書き込み手段が前記記憶層へ照射する光の波長を変化させることで前記記憶層への光の侵入深さなどを調節でき、光の波長が長くなるほど前記記憶層におけるより深い領域の微結晶を帯電させることができるとともに大きな結晶粒径の微結晶を帯電させることができ、光の波長が短くなるほど前記記憶層におけるより浅い領域の微結晶を帯電させることができるとともにより小さな結晶粒径の微結晶を帯電させることができるから、帯電する微結晶の数を制御できて、前記記憶層に蓄積される電荷量が制御される。
【0011】
請求項5の発明は、請求項3の発明において、光照射によって前記記憶層への書き込みを行う書き込み手段を備え、書き込み手段は、光の強度を変化させることで前記記憶層に蓄積させる電荷量を制御するので、書き込み手段が前記記憶層へ照射する光の強度を変化させることで帯電する微結晶の数を制御できて、前記記憶層に蓄積される電荷量が制御される。
【0012】
請求項6の発明は、請求項3の発明において、前記記憶層へ電気的に書き込みを行う書き込み手段を備え、書き込み手段は、前記記憶層への印加電圧を変化させることで前記記憶層に蓄積させる電荷量を制御するので、前記記憶層へ電気的に多値の情報を書き込むことが可能になる。
【0013】
請求項7の発明は、請求項2の発明において、前記記憶層は、帯電した微結晶の位置に基づいた情報を記憶するので、記憶容量をさらに大きくすることができる。
【0014】
請求項8の発明は、請求項7の発明において、光照射によって前記記憶層への書き込みを行う書き込み手段を備え、書き込み手段は、光の波長を変化させることで前記記憶層内における電荷を蓄積させる位置を制御するので、書き込み手段が前記記憶層へ照射する光の波長を変化させることで前記記憶層への光の侵入深さなどを調節でき、光の波長が長くなるほど前記記憶層におけるより深い領域の微結晶を帯電させることができるとともに大きな結晶粒径の微結晶を帯電させることができ、光の波長が短くなるほど前記記憶層におけるより浅い領域の微結晶を帯電させることができるとともにより小さな結晶粒径の微結晶を帯電させることができるから、帯電する微結晶の位置を制御できる。
【0015】
請求項9の発明は、請求項8の発明において、前記記憶層は、基板の一表面上に形成され、厚み方向において前記基板の一表面から離れるほど微結晶の粒径が小さいので、前記記憶層の深さ方向において微結晶の光学ギャップが変化するから、前記記憶層の深さ方向における書き込み精度を向上させることができる。
【0016】
請求項10の発明は、請求項1の発明において、前記絶縁膜により被覆されキャリアの閉じ込めが可能なナノメータオーダの微結晶は、柱状の半導体結晶間に設けられてなるので、一対の柱状の半導体結晶をそれぞれドレイン、ソース、この一対の柱状の半導体結晶間に介在し前記絶縁膜により被覆された微結晶半導体よりなる部分をゲート酸化膜としたMOSトランジスタ構造を得ることが可能となり、多値の記憶を行うことができる。
【0017】
請求項11の発明は、請求項1ないし請求項10の発明において、前記記憶層は、導電性層上の絶縁層上に形成されてなるので、前記記憶層へ電界を印加することで微結晶中で発生した電子・ホール対を分離することができ、微結晶に閉じ込められたキャリアの寿命を長くすることができて記憶時間を長くすることが可能となる。
【0018】
請求項12の発明は、請求項11の発明において、前記絶縁層は、SIMOX基板のSiO2膜により構成され、前記導電性層は、前記SIMOX基板における前記SiO2膜下のシリコン基板により構成され、前記記憶層は、前記SIMOX基板における前記SiO2膜上のシリコン層に形成されてなることを特徴とする。
【0019】
請求項13の発明は、請求項11の発明において、前記導電性層は、ガラス基板上に形成されてなるので、基板としてガラス基板を用いた一般的な液晶ディスプレイ駆動用のTFTの製造プロセスを流用することが可能となる。
【0020】
請求項14の発明は、請求項1ないし請求項13のいずれかに記載のメモリ装置の製造方法であって、半導体層を陽極酸化処理により多孔質化することにより前記ナノメータオーダの微結晶を形成する工程と、酸化処理によって微結晶の表面に前記絶縁膜を形成する工程とを備えることを特徴とし、絶縁膜により被覆されキャリアの閉じ込めが可能なナノメータオーダの微結晶を、微結晶を被覆する絶縁膜を介して3次元的に多数個近接して並設することができ、小型且つ低コストで大容量のメモリ装置を実現することが可能になる。
【0021】
請求項15の発明は、請求項1ないし請求項13のいずれかに記載のメモリ装置の製造方法であって、基板の一表面側にマトリックス状にトレンチを形成する工程と、絶縁膜により被覆されたナノメータオーダの微結晶を前記トレンチに埋め込む工程とを備えることを特徴とし、絶縁膜により被覆されたナノメータオーダの微結晶を、微結晶を被覆する絶縁膜を介して3次元的に多数個近接して並設することができ、小型且つ低コストで大容量のメモリ装置を実現することが可能になる。
【0022】
【発明の実施の形態】
(実施形態1)
本実施形態のメモリ装置は、図1に示すような基本構成を有し、導電性層1a上に絶縁層1bが形成された基板1上に記憶層2が形成されている。ここにおいて、記憶層2は、絶縁膜3に被覆されキャリアの閉じ込めが可能なナノメータオーダの微結晶たるシリコン微結晶4が近接して並設されている。シリコン微結晶4の結晶粒径(サイズ)は3〜10nmの範囲で分布しており、絶縁膜3の膜厚は、シリコン微結晶4の結晶粒径よりも小さくしてある。
【0023】
記憶層2は、図2に示すようなバンド構造を有している。すなわち、記憶層2は、Si(シリコン微結晶4)がSiOX(絶縁膜3)により挟まれた多重量子井戸構造となっている。ここにおいて、絶縁膜3のバンドギャップは5〜10eV程度であり、シリコン微結晶4のバンドギャップは2〜3eV程度である。なお、シリコンのバンドギャップは、バルクでは約1.1eVであるが、微結晶では2〜3eV程度まで広がることが知られている。
【0024】
本実施形態では、記憶層2のシリコン微結晶4が絶縁膜3のバリアに挟まれているので、シリコン微結晶4にキャリアを蓄積させることで、情報を記憶するメモリ機能を実現することができる。なお、シリコン微結晶4のバンドギャップは上述のようにバルクと比較して大きいので、例えば薄膜成長時に形成された微結晶シリコンの場合、バルク中に微結晶シリコンが孤立して存在することになり、微結晶シリコン中にキャリアを閉じ込めることは難しい。これに対して、本実施形態では、絶縁膜3により被覆されたシリコン微結晶4が近接して並設されてなるので、シリコン微結晶4へキャリアを閉じ込めることができる。
【0025】
しかして、本実施形態のメモリ装置は、絶縁膜3により被覆されキャリアの閉じ込めが可能なナノメータオーダのシリコン微結晶4に電荷を蓄積することで情報を記憶する記憶層2を備えるものであり、電荷を蓄積しておく場所がナノメータオーダのシリコン微結晶4なので、従来の半導体集積回路技術を利用した半導体メモリに比べて、小型且つ低コストで記憶容量の大容量化を図ることができる。
【0026】
ところで、記憶層2は、図示しない書き込み手段により書き込みが行われる。この書き込み手段は、記憶層2の単位領域内で複数のシリコン微結晶4にキャリアを閉じ込めることができるように構成することで、書き込み手段によって複数のシリコン微結晶4を帯電させることができる。一方、記憶層2が、帯電したシリコン微結晶4の数に応じた多値の情報を記憶するようにすれば、記憶層2へ多値の情報を記憶させることが可能になる。
【0027】
書き込み手段としては、例えば光照射によって記憶層2への書き込みを行う書き込み手段を用いればよく、書き込み手段が、光の波長を変化させることで記憶層2に蓄積させる電荷量を制御するようにすれば、記憶層2へ照射する光の波長を変化させることで記憶層2への光の侵入深さなどを調節できて、光の波長が長くなるほど記憶層2におけるより深い領域のシリコン微結晶4を帯電させることができるとともに大きな結晶粒径のシリコン微結晶4を帯電させることができ、光の波長が短くなるほど記憶層2におけるより浅い領域のシリコン微結晶4を帯電させることができるとともにより小さな結晶粒径のシリコン微結晶4を帯電させることができるから、帯電するシリコン微結晶4の数を制御できて、記憶層2に蓄積される電荷量が制御される。また、書き込み手段が、光の強度を変化させることで記憶層2に蓄積させる電荷量を制御するようにすれば、記憶層2へ照射する光の強度を変化させることで帯電するシリコン微結晶4の数を制御できて、記憶層2に蓄積される電荷量が制御される。
【0028】
また、書き込み手段としては、記憶層2へ電気的に書き込みを行う書き込み手段を用いてもよく、書き込み手段が、記憶層2への印加電圧を変化させることで記憶層2に蓄積させる電荷量を制御するようにすれば、記憶層2へ電気的に多値の情報を書き込むことが可能になる。
【0029】
また、記憶層2が、帯電したシリコン微結晶4の位置に基づいた情報を記憶するようにすれば、記憶容量をさらに大きくすることができる。したがって、書き込み手段が、上述のように光の波長を変化させることで記憶層2内における電荷を蓄積させる位置を制御するようにすれば、記憶層2へ照射する光の波長を変化させることで記憶層2への光の侵入深さなどを調節できて、光の波長が長くなるほど記憶層2におけるより深い領域のシリコン微結晶4を帯電させることができるとともに大きな結晶粒径のシリコン微結晶4を帯電させることができ、光の波長が短くなるほど記憶層2におけるより浅い領域のシリコン微結晶4を帯電させることができるとともにより小さな結晶粒径のシリコン微結晶4を帯電させることができるから、帯電するシリコン微結晶4の位置を制御できる。ここに、記憶層2を例えば厚み方向において基板1から離れるほどシリコン微結晶4の結晶粒径が小さくなるように構成しておくことで、記憶層2の深さ方向においてシリコン微結晶4の光学ギャップが変化するから、記憶層2の深さ方向における書き込み精度を向上させることができる。
【0030】
本実施形態のメモリ装置では、例えば、絶縁膜3により被覆された粒径が5nmのシリコン微結晶4が2.54cm×2.54cm(つまり、1インチ□)の基板1に並んでいるとすると、
(2.54×10-2/5×10-9)2≒2.58×1013>1×1012
となるから、1個のシリコン微結晶4に1bitの情報を記憶させることにより、0.155Tbit/cm2(1Tbit/in2)もの大容量メモリを実現することができる。
【0031】
ところで、図3に示すように、記憶層2へ電界を印加するためのプローブ15を設けて、導電性層1aを直流電源Eの負極に接続しプローブ15を直流電源Eの正極に接続し、プローブ15の先端部を記憶層2へ近づけてプローブ15により記憶層2へ電界を印加するようにすれば、シリコン微結晶4中で発生した電子・ホール対を分離することができ、シリコン微結晶4に閉じ込められたキャリアの寿命を長くすることができて記憶時間を長くすることが可能となる。ここに、図3における導電性層1a、絶縁層1b、シリコン層1cそれぞれは、例えばSIMOX(Separation by Implanted Oxygen)基板におけるシリコン基板、シリコン基板上のSiO2膜、SiO2膜上のシリコン層により構成することができる。ただし、SIMOX基板を利用せずに、導電性層1aをメタル層や、その他の導電性を有する材料により構成してもよいことは勿論である。
【0032】
なお、記憶層2に記憶された情報の消去や読み出しは、例えば記憶層2への光照射による書き込み時とは異なる適宜波長若しくは適宜強度の光を照射することにより行うことができる。
【0033】
ところで、上述のメモリ装置における記憶層2は、基板1の一表面側に例えば多結晶シリコン層をCVD法などによって形成し、この多結晶シリコン層を陽極酸化処理により多孔質化することにより量子閉じ込め効果が現れるナノメータオーダのシリコン微結晶4を形成し、その後、例えばRTO(Rapid Thermal Oxidation)法などの酸化処理によってシリコン微結晶4の表面にシリコン酸化膜よりなる絶縁膜3を形成することにより、絶縁膜3により被覆されたナノメータオーダのシリコン微結晶4を3次元的に多数個近接して設けることができ、図2に示すような多重量子井戸構造を有する記憶層2を形成することができるから、小型且つ低コストで大容量のメモリ装置を実現することが可能になる。
【0034】
なお、導電性層1aを導電性薄膜としてガラス基板上に形成する場合には、基板としてガラス基板を用いた一般的な液晶ディスプレイ駆動用のTFTの製造プロセスを流用することが可能となり、TFTの製造装置も流用することができる。
【0035】
また、上述の記憶層2は、フラッシュメモリなどの既存の半導体メモリに代わる新規なメモリとして用いることができ、例えば、図4に示すように、絶縁膜3により被覆されたナノメータオーダのシリコン微結晶4を柱状の半導体結晶5間に設け、一対の柱状の半導体結晶5,5をそれぞれドレインD、ソースS、この一対の柱状の半導体結晶5,5間に介在し絶縁膜3により被覆されたナノメータオーダのシリコン微結晶4よりなる部分をゲート酸化膜6(記憶層2)、ゲート酸化膜6上に形成された導電性膜をゲート電極7としたMOSトランジスタ構造を得ることができ、多値の記憶を行うことができる。このようなMOSトランジスタ構造は、上述のように基板1の一表面側に例えば多結晶シリコン層をCVD法などによって形成し、この多結晶シリコン層を陽極酸化処理により多孔質化することにより多結晶シリコンのグレインよりなる柱状の半導体結晶5および量子閉じ込め効果が現れるナノメータオーダのシリコン微結晶4を形成し、その後、例えばRTO(Rapid Thermal Oxidation)法などの酸化処理によってシリコン微結晶4の表面にシリコン酸化膜よりなる絶縁膜3を形成するようにすれば、自己整合的に製造することができる。
【0036】
(実施形態2)
ところで、図5に示すようなフォトマスクMを利用してシリコン基板1(図6参照)にマトリックス状にトレンチ1d(図6参照)を形成し、その後、微結晶を高分子樹脂からなる絶縁膜にてカプセル化した微粒子が分散されたアセトンなどの有機溶剤(あるいは水)よりなる溶液を回転塗布(スピンコート)することによって、該溶液を上記トレンチ1dに充填し、ベーキング(乾燥)して不要な上記有機溶剤(あるいは水分)を取り除く(飛ばす)ことによって記憶層2を形成するようにしてもよい。ここにおいて、本実施形態では、上記微結晶として、粒径が3nm〜10nmのシリコンを採用しているが、カーボン(C)や金属(例えば、チタン、クロム、ニッケル、鉄、コバルト、銅、銀、亜鉛、モリブデン、タングステン、イリジウム、白金、金、錫、アンチモンなど)を採用してもよい。また、上記絶縁膜としては、高分子樹脂のような有機物を採用している。
【0037】
【発明の効果】
請求項1の発明は、絶縁膜により被覆されキャリアの閉じ込めが可能なナノメータオーダの微結晶に電荷を蓄積することで情報を記憶する記憶層を備えるものであり、電荷を蓄積しておく場所がナノメータオーダの微結晶なので、従来の半導体集積回路技術を利用した半導体メモリに比べて、小型且つ低コストで記憶容量の大容量化を図ることができるという効果がある。
【0038】
また、請求項1の発明では、前記記憶層は、絶縁膜により被覆されキャリアの閉じ込めが可能なナノメータサイズの微結晶が近接して並設されてなるので、記憶容量をより高めることが可能になるという効果がある。
【0039】
請求項2の発明は、請求項1の発明において、前記記憶層への書き込みを行う書き込み手段を備え、書き込み手段は、前記記憶層の単位領域内で複数の微結晶にキャリアを閉じ込めるので、書き込み手段によって複数の微結晶を帯電させることができるという効果がある。
【0040】
請求項3の発明は、請求項2の発明において、前記記憶層は、帯電した微結晶の数に応じた多値の情報を記憶するので、多値の情報を記憶させることが可能になるという効果がある。
【0041】
請求項4の発明は、請求項3の発明において、光照射によって前記記憶層への書き込みを行う書き込み手段を備え、書き込み手段は、光の波長を変化させることで前記記憶層に蓄積させる電荷量を制御するので、書き込み手段が前記記憶層へ照射する光の波長を変化させることで前記記憶層への光の侵入深さなどを調節でき、光の波長が長くなるほど前記記憶層におけるより深い領域の微結晶を帯電させることができるとともに大きな結晶粒径の微結晶を帯電させることができ、光の波長が短くなるほど前記記憶層におけるより浅い領域の微結晶を帯電させることができるとともにより小さな結晶粒径の微結晶を帯電させることができるから、帯電する微結晶の数を制御できて、前記記憶層に蓄積される電荷量が制御されるという効果がある。
【0042】
請求項5の発明は、請求項3の発明において、光照射によって前記記憶層への書き込みを行う書き込み手段を備え、書き込み手段は、光の強度を変化させることで前記記憶層に蓄積させる電荷量を制御するので、書き込み手段が前記記憶層へ照射する光の強度を変化させることで帯電する微結晶の数を制御できて、前記記憶層に蓄積される電荷量が制御されるという効果がある。
【0043】
請求項6の発明は、請求項3の発明において、前記記憶層へ電気的に書き込みを行う書き込み手段を備え、書き込み手段は、前記記憶層への印加電圧を変化させることで前記記憶層に蓄積させる電荷量を制御するので、前記記憶層へ電気的に多値の情報を書き込むことが可能になるという効果がある。
【0044】
請求項7の発明は、請求項2の発明において、前記記憶層は、帯電した微結晶の位置に基づいた情報を記憶するので、記憶容量をさらに大きくすることができるという効果がある。
【0045】
請求項8の発明は、請求項7の発明において、光照射によって前記記憶層への書き込みを行う書き込み手段を備え、書き込み手段は、光の波長を変化させることで前記記憶層内における電荷を蓄積させる位置を制御するので、書き込み手段が前記記憶層へ照射する光の波長を変化させることで前記記憶層への光の侵入深さなどを調節でき、光の波長が長くなるほど前記記憶層におけるより深い領域の微結晶を帯電させることができるとともに大きな結晶粒径の微結晶を帯電させることができ、光の波長が短くなるほど前記記憶層におけるより浅い領域の微結晶を帯電させることができるとともにより小さな結晶粒径の微結晶を帯電させることができるから、帯電する微結晶の位置を制御できるという効果がある。
【0046】
請求項9の発明は、請求項8の発明において、前記記憶層は、基板の一表面上に形成され、厚み方向において前記基板の一表面から離れるほど微結晶の粒径が小さいので、前記記憶層の深さ方向において微結晶の光学ギャップが変化するから、前記記憶層の深さ方向における書き込み精度を向上させることができるという効果がある。
【0047】
請求項10の発明は、請求項1の発明において、前記絶縁膜により被覆されキャリアの閉じ込めが可能なナノメータオーダの微結晶は、柱状の半導体結晶間に設けられてなるので、一対の柱状の半導体結晶をそれぞれドレイン、ソース、この一対の柱状の半導体結晶間に介在し前記絶縁膜により被覆された微結晶半導体よりなる部分をゲート酸化膜としたMOSトランジスタ構造を得ることが可能となり、多値の記憶を行うことができるという効果がある。
【0048】
請求項11の発明は、請求項1ないし請求項10の発明において、前記記憶層は、導電性層上の絶縁層上に形成されてなるので、前記記憶層へ電界を印加することで微結晶中で発生した電子・ホール対を分離することができ、微結晶に閉じ込められたキャリアの寿命を長くすることができて記憶時間を長くすることが可能となるという効果がある。
【0049】
請求項13の発明は、請求項11の発明において、前記導電性層は、ガラス基板上に形成されてなるので、基板としてガラス基板を用いた一般的な液晶ディスプレイ駆動用のTFTの製造プロセスを流用することが可能となるという効果がある。
【0050】
請求項14の発明は、請求項1ないし請求項13のいずれかに記載のメモリ装置の製造方法であって、半導体層を陽極酸化処理により多孔質化することにより前記ナノメータオーダの微結晶を形成する工程と、酸化処理によって微結晶の表面に前記絶縁膜を形成する工程とを備えるので、絶縁膜により被覆されキャリアの閉じ込めが可能なナノメータオーダの微結晶を、微結晶を被覆する絶縁膜を介して3次元的に多数個近接して並設することができ、小型且つ低コストで大容量のメモリ装置を実現することが可能になるという効果がある。
【0051】
請求項15の発明は、請求項1ないし請求項13のいずれかに記載のメモリ装置の製造方法であって、基板の一表面側にマトリックス状にトレンチを形成する工程と、絶縁膜により被覆されたナノメータオーダの微結晶を前記トレンチに埋め込む工程とを備えるので、絶縁膜により被覆されたナノメータオーダの微結晶を、微結晶を被覆する絶縁膜を介して3次元的に多数個近接して並設することができ、小型且つ低コストで大容量のメモリ装置を実現することが可能になるという効果がある。
【図面の簡単な説明】
【図1】実施形態1を示す概略構成図である。
【図2】同上のバンド図である。
【図3】同上の他の構成例の説明図である。
【図4】同上の応用例の概略構成図である。
【図5】実施形態2の製造方法を説明するためのマスク図である。
【図6】同上の概略断面図である。
【符号の説明】
1 基板
2 記憶層
3 絶縁膜
4 シリコン微結晶[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a memory device for storing information and a manufacturing method thereof.
[0002]
[Prior art]
With the progress of semiconductor integrated circuit technology, the degree of integration of semiconductor memory has been improved four times in three years.
[0003]
[Problems to be solved by the invention]
However, the extension of the conventional technology shows the limit of high integration, and a technology based on a new principle is desired to cope with the future multimedia era.
[0004]
In order to meet such demands, research on devices using a new operating principle that occurs in the nano-domain has been conducted in various places. However, it has been technically very difficult to realize a nanometer-sized structure with good controllability.
[0005]
The present invention has been made in view of the above reasons, and an object thereof is to provide a small-sized, low-cost, large-capacity memory device and a method for manufacturing the same.
[0006]
[Means for Solving the Problems]
In order to achieve the above object, the invention of
[0007]
Further, in the invention of
[0008]
The invention of
[0009]
According to a third aspect of the invention, in the invention of the second aspect , the storage layer stores multi-value information corresponding to the number of charged microcrystals, so that multi-value information can be stored.
[0010]
According to a fourth aspect of the invention, there is provided the writing means according to the third aspect of the invention, wherein the writing means performs writing to the storage layer by light irradiation, and the writing means accumulates the charge in the storage layer by changing the wavelength of light. Therefore, it is possible to adjust the penetration depth of light into the storage layer by changing the wavelength of light applied to the storage layer by the writing means, and the longer the light wavelength, the deeper the region in the storage layer. In addition to charging microcrystals of a large crystal grain size, it is possible to charge microcrystals in shallower regions of the memory layer and smaller crystals as the wavelength of light decreases. Since the microcrystals having a particle diameter can be charged, the number of microcrystals to be charged can be controlled, and the amount of charge accumulated in the memory layer can be controlled.
[0011]
According to a fifth aspect of the invention, there is provided the writing means according to the third aspect of the invention, wherein the writing means performs writing to the storage layer by light irradiation, and the writing means accumulates the charge in the storage layer by changing light intensity. Therefore, the number of microcrystals to be charged can be controlled by changing the intensity of light applied to the storage layer by the writing means, and the amount of charge accumulated in the storage layer is controlled.
[0012]
According to a sixth aspect of the invention, there is provided the writing means according to the third aspect of the invention, wherein the writing means electrically writes to the storage layer, and the writing means accumulates in the storage layer by changing a voltage applied to the storage layer. Since the amount of charge to be controlled is controlled, it is possible to electrically write multi-value information to the storage layer.
[0013]
According to a seventh aspect of the invention, in the second aspect of the invention, the storage layer stores information based on the position of the charged microcrystals, so that the storage capacity can be further increased.
[0014]
The invention of claim 8 is the invention of
[0015]
The invention according to claim 9 is the invention according to claim 8 , wherein the storage layer is formed on one surface of the substrate, and the grain size of the microcrystals decreases as the distance from the surface of the substrate increases in the thickness direction. Since the optical gap of the microcrystal changes in the depth direction of the layer, the writing accuracy in the depth direction of the storage layer can be improved.
[0016]
According to a tenth aspect of the present invention, in the first aspect of the invention, the nanometer-order microcrystals covered with the insulating film and capable of confining carriers are provided between the columnar semiconductor crystals. It is possible to obtain a MOS transistor structure in which a portion made of a microcrystalline semiconductor that is interposed between the drain, source, and the pair of columnar semiconductor crystals and covered with the insulating film is a gate oxide film. Can memorize.
[0017]
According to an eleventh aspect of the present invention, in the first to tenth aspects of the present invention, since the memory layer is formed on an insulating layer on a conductive layer, a microcrystal is formed by applying an electric field to the memory layer. Electron / hole pairs generated therein can be separated, the lifetime of carriers confined in the microcrystal can be extended, and the storage time can be increased.
[0018]
The invention of claim 12 is the invention of claim 11 , wherein the insulating layer is composed of a SiO 2 film of a SIMOX substrate, and the conductive layer is composed of a silicon substrate under the SiO 2 film of the SIMOX substrate. The memory layer is formed on a silicon layer on the SiO 2 film in the SIMOX substrate.
[0019]
According to a thirteenth aspect of the invention, in the eleventh aspect of the invention, the conductive layer is formed on a glass substrate. Therefore, a general process for manufacturing a TFT for driving a liquid crystal display using a glass substrate as a substrate is used. It can be diverted.
[0020]
The invention of claim 14 is a method of manufacturing a memory device according to any one of
[0021]
A fifteenth aspect of the invention is a method of manufacturing a memory device according to any one of the first to thirteenth aspects, in which a trench is formed in a matrix on one surface side of the substrate, and the insulating film covers the step. and microcrystalline order of nanometers and further comprising a burying the trench, microcrystalline order of nanometers, which is covered with an insulating film, 3D manner plurality via an insulating film covering the microcrystals The memory devices can be arranged in close proximity to each other, and a large-capacity memory device can be realized with a small size and low cost.
[0022]
DETAILED DESCRIPTION OF THE INVENTION
(Embodiment 1)
The memory device of this embodiment has a basic configuration as shown in FIG. 1, and a
[0023]
[0024]
In the present embodiment, since the
[0025]
Thus, the memory device of the present embodiment includes the
[0026]
Incidentally, the
[0027]
As the writing means, for example, writing means for writing to the
[0028]
Further, as the writing unit, a writing unit that electrically writes to the
[0029]
Further, if the
[0030]
In the memory device of this embodiment, for example, it is assumed that silicon microcrystals 4 having a particle diameter of 5 nm covered with the insulating
(2.54 × 10 −2 / 5 × 10 −9 ) 2 ≈2.58 × 10 13 > 1 × 10 12
Therefore, by storing 1-bit information in one
[0031]
By the way, as shown in FIG. 3, a
[0032]
Note that the information stored in the
[0033]
By the way, the
[0034]
When the
[0035]
The
[0036]
(Embodiment 2)
By the way,
[0037]
【The invention's effect】
The invention of
[0038]
Further, in the inventions of
[0039]
The invention of
[0040]
According to a third aspect of the present invention, in the second aspect of the invention, the storage layer stores multi-value information corresponding to the number of charged microcrystals, so that multi-value information can be stored. effective.
[0041]
According to a fourth aspect of the invention, there is provided the writing means according to the third aspect of the invention, wherein the writing means performs writing to the storage layer by light irradiation, and the writing means accumulates the charge in the storage layer by changing the wavelength of light. Therefore, it is possible to adjust the penetration depth of light into the storage layer by changing the wavelength of light applied to the storage layer by the writing means, and the longer the light wavelength, the deeper the region in the storage layer. In addition to charging microcrystals of a large crystal grain size, it is possible to charge microcrystals in shallower regions of the memory layer and smaller crystals as the wavelength of light decreases. Since it is possible to charge microcrystals having a particle size, the number of microcrystals to be charged can be controlled, and the amount of charge accumulated in the memory layer can be controlled.
[0042]
According to a fifth aspect of the invention, there is provided the writing means according to the third aspect of the invention, wherein the writing means performs writing to the storage layer by light irradiation, and the writing means accumulates the charge in the storage layer by changing light intensity. Therefore, the number of microcrystals to be charged can be controlled by changing the intensity of light applied to the memory layer by the writing means, and the amount of charge accumulated in the memory layer can be controlled. .
[0043]
According to a sixth aspect of the invention, there is provided the writing means according to the third aspect of the invention, wherein the writing means electrically writes to the storage layer, and the writing means accumulates in the storage layer by changing a voltage applied to the storage layer. Since the amount of charge to be controlled is controlled, it is possible to electrically write multi-value information to the storage layer.
[0044]
According to a seventh aspect of the present invention, in the second aspect of the present invention, the storage layer stores information based on the position of the charged microcrystals, so that the storage capacity can be further increased.
[0045]
The invention of claim 8 is the invention of
[0046]
The invention according to claim 9 is the invention according to claim 8 , wherein the storage layer is formed on one surface of the substrate, and the grain size of the microcrystals decreases as the distance from the surface of the substrate increases in the thickness direction. Since the optical gap of the microcrystal changes in the depth direction of the layer, the writing accuracy in the depth direction of the storage layer can be improved.
[0047]
According to a tenth aspect of the present invention, in the first aspect of the invention, the nanometer-order microcrystals covered with the insulating film and capable of confining carriers are provided between the columnar semiconductor crystals. It is possible to obtain a MOS transistor structure in which a portion made of a microcrystalline semiconductor that is interposed between the drain, source, and the pair of columnar semiconductor crystals and covered with the insulating film is a gate oxide film. There is an effect that memory can be performed.
[0048]
According to an eleventh aspect of the present invention, in the first to tenth aspects of the present invention, since the memory layer is formed on an insulating layer on a conductive layer, a microcrystal is formed by applying an electric field to the memory layer. Electron / hole pairs generated therein can be separated, and the lifetime of carriers confined in the microcrystals can be extended, and the storage time can be increased.
[0049]
According to a thirteenth aspect of the invention, in the eleventh aspect of the invention, the conductive layer is formed on a glass substrate. Therefore, a general process for manufacturing a TFT for driving a liquid crystal display using a glass substrate as a substrate is used. There is an effect that it can be diverted.
[0050]
The invention of claim 14 is a method of manufacturing a memory device according to any one of
[0051]
A fifteenth aspect of the invention is a method of manufacturing a memory device according to any one of the first to thirteenth aspects, in which a trench is formed in a matrix on one surface side of the substrate, and the insulating film covers the step. because and a step of filling the microcrystalline order of nanometers in the trench, microcrystalline order of nanometers, which is covered with an insulating film, 3D manner plurality proximity to through an insulating film covering the microcrystals can be juxtaposed, there is an effect that it becomes possible to realize a memory device of a large capacity in a small and low cost.
[Brief description of the drawings]
FIG. 1 is a schematic configuration diagram showing a first embodiment.
FIG. 2 is a band diagram of the above.
FIG. 3 is an explanatory diagram of another configuration example same as above.
FIG. 4 is a schematic configuration diagram of the application example same as above.
FIG. 5 is a mask diagram for explaining the manufacturing method according to the second embodiment.
FIG. 6 is a schematic sectional view of the above.
[Explanation of symbols]
1
Claims (15)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000029834A JP4438156B2 (en) | 2000-02-07 | 2000-02-07 | Memory device and manufacturing method thereof |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000029834A JP4438156B2 (en) | 2000-02-07 | 2000-02-07 | Memory device and manufacturing method thereof |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2001222892A JP2001222892A (en) | 2001-08-17 |
JP4438156B2 true JP4438156B2 (en) | 2010-03-24 |
Family
ID=18554931
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000029834A Expired - Fee Related JP4438156B2 (en) | 2000-02-07 | 2000-02-07 | Memory device and manufacturing method thereof |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4438156B2 (en) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6753196B2 (en) | 2001-06-26 | 2004-06-22 | Matsushita Electric Works, Ltd. | Method of and apparatus for manufacturing field emission-type electron source |
CN100376040C (en) * | 2002-03-08 | 2008-03-19 | 松下电工株式会社 | Quantum device |
-
2000
- 2000-02-07 JP JP2000029834A patent/JP4438156B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2001222892A (en) | 2001-08-17 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4563652B2 (en) | MEMORY FUNCTIONAL BODY, PARTICLE FORMING METHOD, MEMORY ELEMENT, SEMICONDUCTOR DEVICE, AND ELECTRONIC DEVICE | |
KR100459895B1 (en) | Memory device with quantum dot and method of manufacturing the same | |
TWI339423B (en) | Multi-bit non-volatile memory device and method therefor | |
US8097872B2 (en) | Modifiable gate stack memory element | |
Kim et al. | Electrical memory devices based on inorganic/organic nanocomposites | |
US10090463B2 (en) | Non-volatile solid state resistive switching devices | |
US20060231889A1 (en) | Two-terminal solid-state memory device and two-terminal flexible memory device based on nanocrystals or nanoparticles | |
TW200401432A (en) | Nonvolatile semiconductor memory device | |
JP4366449B2 (en) | Resistance variable nonvolatile memory element and method of manufacturing the same | |
JP4541651B2 (en) | Resistance change function body, memory, manufacturing method thereof, semiconductor device, and electronic apparatus | |
JPWO2004027877A1 (en) | Resistance change functional body and manufacturing method thereof | |
JP4162280B2 (en) | Memory device and memory array circuit | |
CA2496032A1 (en) | Nanocrystal electron device | |
JP2007184554A (en) | Capacitor and circuit device employing it | |
JP4438156B2 (en) | Memory device and manufacturing method thereof | |
JPWO2008146760A1 (en) | Storage element and reading method thereof | |
JP4532086B2 (en) | Method for producing fine particle-containing body | |
KR101200813B1 (en) | Flash memory device comprising metal nano particle and fabrication method thereof | |
JP4365646B2 (en) | Resistance change function body, method of manufacturing the same, and memory device | |
JP3802760B2 (en) | Circuit assembly having at least one nanoelectronic element and method of manufacturing the same | |
CN105789214A (en) | Silicon nano-tip thin film for flash memory cells | |
RU2376677C2 (en) | Memory cell with conducting layer-dielectric-conducting layer structure | |
JP2011176041A (en) | Resistance change memory by single metal oxide nanoparticle, and method of manufacturing the same | |
Saranti et al. | Charge-trap-non-volatile memory and focus on flexible flash memory devices | |
JP2008277827A (en) | Non-volatile memory element and its manufacturing method |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20051216 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080819 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20081020 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090224 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090427 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20090714 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20091014 |
|
A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20091023 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20091215 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20091228 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130115 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130115 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130115 Year of fee payment: 3 |
|
LAPS | Cancellation because of no payment of annual fees |