JP4435095B2 - Semiconductor system - Google Patents

Description

本発明は、シングルゲート構造のＭＯＳ型の半導体装置に係わり、特に電荷の蓄積により一定時間オン又はオフするエージングデバイスを用いた半導体システムに関する。 The present invention relates to a semiconductor system using a single relates to a MOS type semiconductor device of the gate structure, aging device for a predetermined time on or off by the accumulation of JP electrodeposition load.

電気的書き換え可能な不揮発性半導体メモリ（ＥＥＰＲＯＭ）は、一般に浮遊ゲートと制御ゲートを有する二重ゲート構造となっている。さらに、電荷の蓄積により一定時間オン又はオフするエージングデバイスも、ＥＥＰＲＯＭと同様に二重ゲート構造となっている（例えば、特許文献１，２参照）。   An electrically rewritable nonvolatile semiconductor memory (EEPROM) generally has a double gate structure having a floating gate and a control gate. Further, an aging device that is turned on or off for a certain period of time by charge accumulation has a double gate structure as in the case of the EEPROM (for example, see Patent Documents 1 and 2).

これに対し一般的なＩＣは、浮遊ゲートはなく制御ゲートのみを有するシングルゲート構造となっており、更に導電型の異なるＭＯＳトランジスタを相補的に配置したＣＭＯＳ構造となっている。従って、この種のＩＣにＥＥＰＲＯＭ又はエージングデバイスを混載する際には、わざわざ浮遊ゲートを製造するようにプロセスを組みなおさなければならない。シングルゲート構造のＩＣに対してＥＥＰＲＯＭやエージングデバイスを混載するために浮遊ゲートを形成するプロセスを追加するのは、コスト面でマイナスが大きく、デバイスの製造価格を大幅に上げてしまう。   On the other hand, a general IC has a single gate structure having only a control gate without a floating gate, and further has a CMOS structure in which MOS transistors having different conductivity types are complementarily arranged. Therefore, when an EEPROM or an aging device is mixedly mounted on this type of IC, the process must be reconfigured so as to manufacture a floating gate. Adding a process for forming a floating gate in order to mount an EEPROM or an aging device on an IC having a single gate structure has a large negative cost and greatly increases the manufacturing cost of the device.

なお、ＥＥＰＲＯＭとエージングデバイスは、ゲート絶縁膜の厚さにより使い分けることができる。即ち、ゲート絶縁膜の膜厚が比較的厚いと浮遊ゲートによる電荷蓄積時間が十分に長くなり、不揮発性メモリとして使用することができる。一方、ゲート絶縁膜の膜厚が十分に薄いと、浮遊ゲートによる電荷蓄積時間が短くなり、電子タイマーとして使用することができる。
特開２００４−９４９２２ 特開２００５−３１０８２４ Note that the EEPROM and the aging device can be properly used depending on the thickness of the gate insulating film. That is, when the gate insulating film is relatively thick, the charge accumulation time by the floating gate becomes sufficiently long and can be used as a nonvolatile memory. On the other hand, if the thickness of the gate insulating film is sufficiently thin, the charge accumulation time by the floating gate is shortened and can be used as an electronic timer.
JP2004-94922A JP-A-2005-310824

このように従来、ＥＥＰＲＯＭやエージングデバイスは浮遊ゲートと制御ゲートを有する二重ゲート構造となっており、これがシングルゲート構造の一般的なＩＣと混載する際のネックになると共に、デバイスの製造コストを上昇させる要因となっている。   Thus, the conventional EEPROM and aging device have a double gate structure having a floating gate and a control gate, which becomes a bottleneck when mixed with a general IC having a single gate structure, and reduces the manufacturing cost of the device. It is a factor to raise.

本発明は、上記事情を考慮してなされたもので、その目的とするところは、シングルゲート構造でエージングデバイス等を実現することができ、シングルゲート構造のＩＣに混載する際の製造コストの低減に寄与し得る半導体システムを提供することにある。 The present invention has been made in consideration of the above circumstances and has an object, it is possible to realize a single-gate structure Dee over managing device or the like, manufacturing cost in mixed into IC single-gate An object of the present invention is to provide a semiconductor system that can contribute to the reduction of the above.

上記課題を解決するために本発明は、次のような構成を採用している。   In order to solve the above problems, the present invention adopts the following configuration.

即ち、本発明の一態様は、電荷の蓄積により一定時間オフするエージングデバイスを複数個直列接続した直列回路と、電荷の蓄積により一定時間オンするエージングデバイスを複数個並列接続した並列回路とを、直列に接続して構成される半導体システムであって、前記各エージングデバイスは、電気的書き換え可能な不揮発性半導体メモリ、又は電荷の蓄積により一定時間オン又はオフするエージングデバイスとして用いられ半導体装置において、相互に絶縁分離して形成された第１及び第２の半導体領域と、前記第１及び第２の半導体領域に跨るように前記第１及び第２の半導体領域上に厚さ３ｎｍ以下のゲート絶縁膜を介して形成され、且つ前記第１の半導体領域に対する結合容量が前記第２の半導体領域に対する結合容量よりも大きくなるように形成された浮遊ゲート電極と、前記第１の半導体領域の表面部に、前記浮遊ゲート電極下のチャネル領域を挟んで形成され、一方が第１の配線に接続され他方が第２の配線に接続された第１のソース・ドレイン層と、前記第２の半導体領域の表面部に、前記浮遊ゲート電極下のチャネル領域を挟んで形成され、第３の配線に共通接続された第２のソース・ドレイン層と、を具備したことを特徴とする。 That is, according to one aspect of the present invention, a series circuit in which a plurality of aging devices that are turned off for a certain period of time by charge accumulation and a parallel circuit in which a plurality of aging devices that are turned on for a certain period of time by charge accumulation are connected in parallel are provided. In a semiconductor system configured by connecting in series, each aging device is an electrically rewritable nonvolatile semiconductor memory, or a semiconductor device used as an aging device that is turned on or off for a certain time by charge accumulation. Gate insulation having a thickness of 3 nm or less on the first and second semiconductor regions so as to straddle the first and second semiconductor regions, which are formed to be insulated and separated from each other. Formed through a film and having a coupling capacitance with respect to the first semiconductor region larger than a coupling capacitance with respect to the second semiconductor region. The floating gate electrode is formed on the surface of the first semiconductor region with the channel region under the floating gate electrode interposed therebetween, one connected to the first wiring and the other to the second A first source / drain layer connected to the wiring and a second semiconductor region formed on the surface of the second semiconductor region with the channel region under the floating gate electrode interposed therebetween and commonly connected to the third wiring And a source / drain layer.

また、本発明の別の一態様は、電荷の蓄積により一定時間オフするエージングデバイスを複数個直列接続した直列回路と、電荷の蓄積により一定時間オンするエージングデバイスを複数個並列接続した並列回路とを、直列に接続して構成される半導体システムであって、前記各エージングデバイスは、相互に絶縁分離して形成された第１及び第２の半導体領域と、前記第１及び第２の半導体領域に跨るように前記第１及び第２の半導体領域上に厚さ３ｎｍ以下のゲート絶縁膜を介して形成され、且つ前記第１の半導体領域に対する結合容量が前記第２の半導体領域に対する結合容量よりも大きくなるように形成された浮遊ゲート電極と、前記第１の半導体領域の表面部に、前記浮遊ゲート電極下のチャネル領域を挟んで形成され、一方が第１の配線に接続され他方が第２の配線に接続されたソース・ドレイン層と、前記浮遊ゲート電極下を含んで前記第２の半導体領域の表面部に形成され、第３の配線に接続された拡散層と、を具備したことを特徴とする。 Another embodiment of the present invention includes a series circuit in which a plurality of aging devices that are turned off for a certain period of time by charge accumulation are connected in series, and a parallel circuit that is connected in parallel to a plurality of aging devices that are turned on for a certain period of time by charge accumulation. Are connected in series, wherein each of the aging devices includes a first semiconductor region and a second semiconductor region formed by being insulated from each other, and the first and second semiconductor regions. Over the first and second semiconductor regions via a gate insulating film having a thickness of 3 nm or less , and the coupling capacitance with respect to the first semiconductor region is greater than the coupling capacitance with respect to the second semiconductor region. A floating gate electrode formed so as to be larger than the first gate electrode, and a surface region of the first semiconductor region with a channel region under the floating gate electrode sandwiched between the first and second semiconductor regions. A source / drain layer connected to the wiring and the other connected to the second wiring, and a diffusion formed on the surface of the second semiconductor region including under the floating gate electrode and connected to the third wiring And a layer.

また、本発明の別の一態様は、電荷の蓄積により一定時間オフするエージングデバイスを複数個直列接続した直列回路と、電荷の蓄積により一定時間オンするエージングデバイスを複数個並列接続した並列回路とを、直列に接続して構成される半導体システムであって、前記各エージングデバイスは、相互に絶縁分離して形成された第１及び第２の半導体領域と、前記第１及び第２の半導体領域に跨るように前記第１及び第２の半導体領域上に厚さ３ｎｍ以下のゲート絶縁膜を介して形成され、且つ前記第１の半導体領域側のゲート幅が前記第２の半導体領域側のゲート幅よりも長くなるようにＴ字型に形成され、前記第１の半導体領域に対する結合容量を前記第２の半導体領域に対する結合容量よりも大きくした浮遊ゲート電極と、前記第１の半導体領域の表面部に、前記浮遊ゲート電極下のチャネル領域を挟んで形成され、一方がビット線に接続され他方がソース線に接続された第１のソース・ドレイン層と、前記第２の半導体領域の表面部に、前記浮遊ゲート電極下のチャネル領域を挟んで形成され、ワード線に共通接続された第２のソース・ドレイン層と、を具備したことを特徴とする。 Another embodiment of the present invention includes a series circuit in which a plurality of aging devices that are turned off for a certain period of time by charge accumulation are connected in series, and a parallel circuit that is connected in parallel to a plurality of aging devices that are turned on for a certain period of time by charge accumulation. Are connected in series, wherein each of the aging devices includes a first semiconductor region and a second semiconductor region formed by being insulated from each other, and the first and second semiconductor regions. A gate insulating film having a thickness of 3 nm or less on the first and second semiconductor regions so that the gate width on the first semiconductor region side is the gate on the second semiconductor region side. A floating gate electrode formed in a T shape so as to be longer than a width and having a coupling capacitance with respect to the first semiconductor region larger than a coupling capacitance with respect to the second semiconductor region; A first source / drain layer formed on a surface portion of the semiconductor region with a channel region under the floating gate electrode interposed therebetween, one connected to a bit line and the other connected to a source line; And a second source / drain layer formed on the surface of the semiconductor region with the channel region under the floating gate electrode interposed therebetween and commonly connected to the word line.

本発明によれば、実質的にシングルゲート構造の２つのＭＯＳトランジスタを形成することで、エージングデバイスを作製することができる。従って、ＣＭＯＳの製造と整合性の良いプロセスで安価に、エージングデバイスを作製することができる。このため、シングルゲート構造のＩＣにエージングデバイスを混載する際の製造コストの低減をはかることが可能となる。 According to the present invention, by forming two MOS transistors of substantially single-gate structure, it can be manufactured error over managing device. Therefore, low cost, can be produced error over managing device with a good process consistent with CMOS fabrication. Therefore, it is possible to reduce the manufacturing cost for mixed the error over managing device IC of single-gate structure.

以下、本発明の詳細を図示の実施形態によって説明する。   The details of the present invention will be described below with reference to the illustrated embodiments.

（第１の実施形態）
図１は、本発明の第１の実施形態に係わるシングルゲート構造の半導体装置の概略構成（素子レイアウト）を示す平面図である。図２は、その等価回路図である。以下では、エージングデバイスとして用いる例について説明するが、同じ構成でＥＥＰＲＯＭに適用することも可能である。 (First embodiment)
FIG. 1 is a plan view showing a schematic configuration (element layout) of a semiconductor device having a single gate structure according to the first embodiment of the present invention. FIG. 2 is an equivalent circuit diagram thereof. In the following, an example of using as an aging device will be described, but the same configuration can be applied to an EEPROM.

素子分離のためのＳＴＩ（Shallow Trench Isolation）２で囲まれた２つの素子領域１０，２０が隣接配置されている。第１の素子領域（第１の半導体領域）１０と第２の素子領域（第２の半導体領域）２０を跨ぐように、ポリシリコン又はメタルからなる浮遊ゲート電極３０が配置されている。このゲート電極３０は、Ｔ字型形状に形成され、何れの配線にも接続されずにフローティングとなっている。ここでは、ゲート電極３０の素子領域１０側をＦＧ１、ゲート電極３０の素子領域２０側をＦＧ２と称する。また、図には示さないが、ゲート電極３０の下には、素子領域１０，２０共に同じ材料のゲート絶縁膜が形成されている。   Two element regions 10 and 20 surrounded by STI (Shallow Trench Isolation) 2 for element isolation are arranged adjacent to each other. A floating gate electrode 30 made of polysilicon or metal is disposed so as to straddle the first element region (first semiconductor region) 10 and the second element region (second semiconductor region) 20. The gate electrode 30 is formed in a T-shape and is floating without being connected to any wiring. Here, the element region 10 side of the gate electrode 30 is referred to as FG1, and the element region 20 side of the gate electrode 30 is referred to as FG2. Although not shown in the drawing, a gate insulating film made of the same material is formed under the gate electrode 30 in both the element regions 10 and 20.

第１の素子領域１０では、ＦＧ１の両側にソース拡散層１１及びドレイン拡散層１２が形成されている。即ち、ＦＧ１下のチャネル領域を挟んでソース拡散層１１及びドレイン拡散層１２が形成されている。そして、ソース拡散層１１はソース線４１（ＳＬ）に接続され、ドレイン拡散層１２はビット線４２（ＢＬ）に接続されている。第２の素子領域２０では、ＦＧ２の両側にソース拡散層２１及びドレイン拡散層２２が形成されている。そして、ソース拡散層２１及びドレイン拡散層２２は、ワード線４３（ＷＬ）に共通接続されている。   In the first element region 10, a source diffusion layer 11 and a drain diffusion layer 12 are formed on both sides of the FG1. That is, the source diffusion layer 11 and the drain diffusion layer 12 are formed with the channel region under the FG 1 interposed therebetween. The source diffusion layer 11 is connected to the source line 41 (SL), and the drain diffusion layer 12 is connected to the bit line 42 (BL). In the second element region 20, a source diffusion layer 21 and a drain diffusion layer 22 are formed on both sides of the FG2. The source diffusion layer 21 and the drain diffusion layer 22 are commonly connected to the word line 43 (WL).

ビット線ＢＬとソース線ＳＬは平行に配置され、ビット線ＢＬ及びソース線ＳＬとワード線ＷＬとは直交配置されている。そして、ビット線ＢＬ及びソース線ＳＬは同じレイヤーであり、ワード線ＷＬよりも上層に形成されている。ここで、３１はソース線コンタクト（Ｓ）、３２はビット線コンタクト（Ｄ）、３３，３４はワード線コンタクト（ＣＧ）を示している。   The bit line BL and the source line SL are arranged in parallel, and the bit line BL, the source line SL, and the word line WL are arranged orthogonally. The bit line BL and the source line SL are in the same layer and are formed in an upper layer than the word line WL. Here, 31 indicates a source line contact (S), 32 indicates a bit line contact (D), and 33 and 34 indicate word line contacts (CG).

図１において、短い矢印は最小加工寸法長（Ｆ）を表している。セル全体の大きさは、横に８Ｆ、縦に１２Ｆで占有面積９６Ｆ² となっている。４Ｆ² のファイルメモリセルに比べると大きいように見えるが、エージングデバイスの場合は集積化されたメモリセルアレイとデコーダの間に架橋構造で挟み込んで使用するため、メモリセルのように集積化に不利になることはない（特許文献１）。エージングデバイスの占有面積は、寿命制御のための回路を含めても、せいぜい２００Ｆ² 程度にしかならないので、寿命制御回路に必要なビット数（０．４ｋｂ）を掛け合わせても、８×１０⁴ Ｆ² にしかならない。一方、例として１Ｇｂのメモリセルアレイを考えると、メモリアレイの占有面積は４Ｆ² ×１Ｇｂ＝４×１０⁹ Ｆ² となる。従って、エージングデバイスの占有面積は、対メモリ換算で２×１０^-5である。メモリチップの値段を大目に見積もって１０００円だとしても、エージングデバイスの値段は０．０２円と極めて安くなる。 In FIG. 1, a short arrow represents a minimum processing dimension length (F). The size of the entire cell is next to 8F, it is at longitudinally 12F become occupied area 96F ^2. Although it seems to be larger than the file memory cell of 4F ² , in the case of the aging device, since it is sandwiched between the integrated memory cell array and the decoder and used, it is disadvantageous for the integration like the memory cell. (Patent Document 1). The occupying area of the aging device is only about 200 F ² even if a circuit for life control is included, so even if it is multiplied by the number of bits (0.4 kb) necessary for the life control circuit, 8 × 10 ⁴ not only in the F ^2. On the other hand, when a 1 Gb memory cell array is considered as an example, the occupied area of the memory array is 4F ² × 1 Gb = 4 × 10 ⁹ F ² . Therefore, the area occupied by the aging device is 2 × 10 ⁻⁵ in terms of memory. Even if the price of the memory chip is roughly estimated at 1000 yen, the price of the aging device will be extremely low at 0.02 yen.

しかしながら、これは、エージングデバイスをＥＥＰＲＯＭ等のメモリセルと混載させたときの見積もりである。二重ゲート構造を有しないＩＣ製品の場合、僅かな占有面積しか持たないエージングデバイスのために二重ゲート構造を有するプロセスを追加すると、製造コストは数倍に膨れ上がってしまう。そこで、ＩＣカードなどに応用する場合、ＣＭＯＳと整合性の良い構造のエージングデバイスが必要になる。   However, this is an estimate when the aging device is mixed with a memory cell such as an EEPROM. For IC products that do not have a double gate structure, adding a process with a double gate structure for an aging device that has only a small footprint increases the manufacturing cost several times. Therefore, when applied to an IC card or the like, an aging device having a structure with good compatibility with CMOS is required.

図１で特徴的なことは、Ｔ字型をした浮遊ゲート電極３０が、ＳＴＩ２の一部を挟んで二つの領域（ＦＧ１とＦＧ２）に跨っていることである。さらに、Ｔ字型をしているために、ＦＧ１のゲート面積がＦＧ２のゲート面積より大きくなっている。この例では、５：１になっている。この大きなゲート面積比は、以下で説明するように、本実施形態の最大の特徴である。   What is characteristic in FIG. 1 is that a T-shaped floating gate electrode 30 straddles two regions (FG1 and FG2) across a part of STI2. Furthermore, since it is T-shaped, the gate area of FG1 is larger than the gate area of FG2. In this example, it is 5: 1. This large gate area ratio is the greatest feature of this embodiment, as will be described below.

次に、従来のメモリセルの制御ゲートに代わって、ワード線ＷＬに接続される制御コンタクト（ＣＧ）がＦＧ２を挟んで対向配置されている。これにより、占有面積を無用に拡大するのを防いだ構造となっている。もし、ＣＧがＦＧ２の右横に配置されれば、エージングデバイスセルは、図１横方向に２Ｆ伸ばさなければならない。ビット線ＢＬはドレインコンタクト（Ｄ）に接続され、グラウンドに落とすソース線ＳＬはソースコンタクト（Ｓ）に接続されている。   Next, instead of the control gate of the conventional memory cell, a control contact (CG) connected to the word line WL is disposed opposite to the FG2. Thereby, it has a structure that prevents the occupied area from being unnecessarily enlarged. If the CG is arranged on the right side of FG2, the aging device cell must be extended by 2F in the horizontal direction of FIG. The bit line BL is connected to the drain contact (D), and the source line SL dropped to the ground is connected to the source contact (S).

図１中の矢視Ｉ−Ｉ断面を、図３に示す。ｐ型Ｓｉ基板１上の第２の素子領域２０において、素子領域２０上の一部にシリコン酸化膜等のゲート絶縁膜３５を介してゲート電極３０（ＦＧ２）が形成されている。ＦＧ２下のチャネル領域を挟んでソース拡散層２１とドレイン拡散層２２が形成されている。これらの左右の拡散層２１，２２のそれぞれにビアー状の電極２５，２６が打ち込まれ、第１メタル層（Ｍ１）のワード線ＷＬと接続されている。このように、通常のＭＯＳＦＥＴと異なり、ソース・ドレイン拡散層２１，２２の両方がワード線ＷＬに接続されているのが特徴である。   FIG. 3 shows a cross section taken along the line II in FIG. In the second element region 20 on the p-type Si substrate 1, a gate electrode 30 (FG2) is formed on a part of the element region 20 via a gate insulating film 35 such as a silicon oxide film. A source diffusion layer 21 and a drain diffusion layer 22 are formed across a channel region under FG2. Via electrodes 25 and 26 are implanted into the left and right diffusion layers 21 and 22, respectively, and connected to the word line WL of the first metal layer (M1). Thus, unlike a normal MOSFET, both the source / drain diffusion layers 21 and 22 are connected to the word line WL.

この断面から見たもう一つの特徴は、ワード線ＷＬの上に第２メタル層（Ｍ２）からなるビット線ＢＬとソース線ＳＬが配置されていることである。もしこの順序が逆になり、ソース線ＳＬ及びビット線ＢＬがワード線ＷＬの下に来ると、ビアー電極２５，２６との間隔が狭くなりすぎ、ショートの可能性があるので、この領域を引き伸ばさなければならない。これも占有面積を広げることになる。   Another feature seen from this cross section is that the bit line BL and the source line SL made of the second metal layer (M2) are arranged on the word line WL. If this order is reversed and the source line SL and the bit line BL are under the word line WL, the distance between the via electrodes 25 and 26 becomes too narrow and a short circuit may occur, so this region is stretched. There must be. This also increases the occupation area.

図１中の矢視 II−II 断面を、図４に示す。この断面構成は、ＦＧ１が浮遊ゲートの一部であることを除いて、通常のＭＯＳＦＥＴと同じである。即ち、ｐ型Ｓｉ基板１上の第１の素子領域１０において、素子領域１０上の一部にシリコン酸化膜等のゲート絶縁膜３５を介してゲート電極３０（ＦＧ１）が形成されている。ＦＧ１下のチャネル領域を挟んでソース拡散層１１とドレイン拡散層１２が形成されている。ソース拡散層１１にビアー状の電極１５が打ち込まれ、第２メタル層（Ｍ２）のソース線ＳＬと接続されている。ドレイン拡散層１２にビアー状の電極１６が打ち込まれ、第２メタル層（Ｍ２）のビット線ＢＬ線と接続されている。そして、この断面から見た素子には、ＥＥＰＲＯＭとして用いるにも拘わらず、制御ゲートがないことが本実施形態の最大の特徴の一つである。   FIG. 4 shows a section taken along the line II-II in FIG. This cross-sectional configuration is the same as that of a normal MOSFET except that FG1 is a part of the floating gate. That is, in the first element region 10 on the p-type Si substrate 1, the gate electrode 30 (FG1) is formed in a part on the element region 10 via the gate insulating film 35 such as a silicon oxide film. A source diffusion layer 11 and a drain diffusion layer 12 are formed across a channel region under FG1. A via-like electrode 15 is implanted into the source diffusion layer 11 and connected to the source line SL of the second metal layer (M2). A via-like electrode 16 is implanted into the drain diffusion layer 12 and connected to the bit line BL line of the second metal layer (M2). One of the greatest features of this embodiment is that the element viewed from this cross section has no control gate even though it is used as an EEPROM.

図１中の矢視 III−III 断面を、図５に示す。この断面図からは、ＦＧ１とＦＧ２が一つのポリシリコン（シングルポリ）で構成されていて、しかも浮遊状態であることが分かる。本実施形態では、ＦＧ１及びＦＧ２下のゲート絶縁膜３５は、何れも熱酸化膜で同じである。これは、製造コストの上で最も有利な条件である。ゲート絶縁膜３５の厚さは、例えば２ｎｍとした。   FIG. 5 shows a cross section taken along the line III-III in FIG. From this cross-sectional view, it can be seen that FG1 and FG2 are made of a single polysilicon (single poly) and are in a floating state. In the present embodiment, the gate insulating film 35 under FG1 and FG2 are both the thermal oxide films. This is the most advantageous condition in terms of manufacturing cost. The thickness of the gate insulating film 35 is 2 nm, for example.

図６（ａ）〜（ｃ）及び図７（ａ）〜（ｃ）は、本実施形態のエージングデバイスの動作原理、特に書き込み方法を説明するための図である。両サイドのＳＴＩが無いのでソース・ドレインの形状は上述したものと異なるが、本質的な違いはない。図６（ａ）〜（ｃ）はｐチャネルのノーマリオフ型、図７（ａ）〜（ｃ）はｎチャネルのノーマリオン型のエージングデバイスである。図６の素子領域１０にｎウェルがある以外は何れも動作原理は同様なので、図７（ａ）〜（ｃ）のノーマリオン型のエージングデバイスについて説明する。   FIGS. 6A to 6C and FIGS. 7A to 7C are diagrams for explaining the operating principle of the aging device of the present embodiment, particularly the writing method. Since there is no STI on both sides, the shape of the source / drain is different from that described above, but there is no essential difference. 6A to 6C show a p-channel normally-off type, and FIGS. 7A to 7C show an n-channel normally-on type aging device. Since the operation principle is the same except that the element region 10 of FIG. 6 has an n-well, the normally-on type aging device of FIGS. 7A to 7C will be described.

まず、前記図５の断面に相当する図７（ａ）を参照する。ｐウェルでもｐ−Ｓｉでも良いが、ここでは基板１をｐ−Ｓｉとする。ワード線ＷＬから制御コンタクトＣＧに負の電圧（Ｖ_CG）を印加する。このとき、ＦＧ１のゲート容量がＦＧ２のゲート容量より大きいため、ＦＧ２下のゲート絶縁膜（トンネル膜）に大きな電界が印加される。一方、ＦＧ１下のゲート絶縁膜には殆ど電界が印加されないので、電子がＦＧ１からソース，ドレイン、又はソース・ドレイン間のチャネルヘトンネルして行くことはない。こうして、ｎ⁺ 型の拡散層からＦＧ２に電子が注入される。ＦＧ１とＦＧ２はシングルポリで繋がっているので、ＦＧ２からＦＧ１へ電子が輸送される。電子は、ＦＧ１及びＦＧ２全体に渡って分配される。 First, refer to FIG. 7A corresponding to the cross section of FIG. A p-well or p-Si may be used, but here, the substrate 1 is p-Si. A negative voltage (V _CG ) is applied from the word line WL to the control contact CG. At this time, since the gate capacitance of FG1 is larger than the gate capacitance of FG2, a large electric field is applied to the gate insulating film (tunnel film) under FG2. On the other hand, since an electric field is hardly applied to the gate insulating film under FG1, electrons do not tunnel from FG1 to the source, drain, or channel between the source and drain. Thus, electrons are injected into the FG 2 from the n ⁺ -type diffusion layer. Since FG1 and FG2 are connected by a single poly, electrons are transported from FG2 to FG1. The electrons are distributed throughout FG1 and FG2.

続いて、ＦＧ１を縦断する線に沿った断面、即ち前記図４の断面に相当する図７（ｂ）を参照する。ＦＧ２で注入された電子が分配されているために、ＦＧ１下に正孔が集まり、チャネルがオフ状態になる。もともと、ノーマリオン型であったので、この電子が抜けるまでオフ状態のままである。エージングデバイスは、メモリセルよりもゲート絶縁膜を薄くしているので、電子が時間の経過と共に漏れてゆく。そのため、図７（ｃ）に示すように、所望の時間でオフ状態からオン状態に経時変化する。   Subsequently, FIG. 7B corresponding to the cross section along the line that cuts through the FG 1, that is, the cross section of FIG. Since the electrons injected by FG2 are distributed, holes gather under FG1 and the channel is turned off. Originally, it was normally-on type, so it remains off until this electron is removed. In the aging device, since the gate insulating film is made thinner than the memory cell, electrons leak over time. Therefore, as shown in FIG. 7 (c), it changes with time from an off state to an on state at a desired time.

従って、ノーマリオン型を使用することにより、電荷注入から一定時間後にオンする電子タイマーを実現することが可能となる。ここで、ゲート絶縁膜３５の膜厚によって、電荷注入後にオフ状態からオン状態に変化するまでの時間、即ち寿命を制御することができる。例えば、酸化膜からなるゲート絶縁膜３５の膜厚Ｔｏｘを〜２ｎｍとすれば、寿命は約１分となり、Ｔｏｘを〜２．５ｎｍにすれば、寿命は約１日となり、Ｔｏｘを〜３ｎｍにすれば、寿命は約１年となる。また、膜厚Ｔｏｘを３．３ｎｍ以上にすれば、寿命は１０年以上となり、これはエージングデバイスというよりも不揮発性メモリとして十分な記録保持時間となる。   Therefore, by using the normally-on type, it is possible to realize an electronic timer that is turned on after a certain time from the charge injection. Here, depending on the film thickness of the gate insulating film 35, it is possible to control the time until the change from the off state to the on state after the charge injection, that is, the lifetime. For example, if the thickness Tox of the gate insulating film 35 made of an oxide film is set to ~ 2 nm, the lifetime is about 1 minute, and if the Tox is set to ~ 2.5 nm, the lifetime is about 1 day, and the Tox is set to ~ 3 nm. In this case, the lifetime is about one year. Further, if the film thickness Tox is set to 3.3 nm or more, the lifetime becomes 10 years or more, which is a sufficient recording holding time as a nonvolatile memory rather than an aging device.

図８（ａ）〜（ｃ）及び図９（ａ）〜（ｃ）も、本実施形態に関するエージングデバイスの動作原理を説明するための図である。図８（ａ）〜（ｃ）がｐチャネルのノーマリオン型、図９（ａ）〜（ｃ）がｎチャネルのノーマリオフ型である。説明は上述したものと同様なので省く。   FIGS. 8A to 8C and FIGS. 9A to 9C are also diagrams for explaining the operating principle of the aging device according to this embodiment. 8A to 8C are p-channel normally-on types, and FIGS. 9A to 9C are n-channel normally-off types. The description is the same as described above, and will be omitted.

また、ノーマリオン型とノーマリオフ型を組み合わせることにより、オフ→オン→オフ型やオン→オフ→オン型を作ることも可能である。さらに、後述するように同一種類の複数個のエージングデバイスを並列又は直列に接続することにより、制御時間の平均化をはかっても良い。   Further, by combining a normally-on type and a normally-off type, it is possible to create an off-> on-> off type or an on-> off-> on type. Furthermore, as will be described later, the control time may be averaged by connecting a plurality of aging devices of the same type in parallel or in series.

このように本実施形態によれば、第１の素子領域１０側の第１のＭＯＳトランジスタに着目すると、第２の素子領域側のＭＯＳトランジスタのソース・ドレイン拡散層２１，２２が第１のＭＯＳトランジスタの制御ゲートとして機能し、二重ゲート構造のエージングデバイスと同様の機能を発揮することになる。従って、シングルゲート構造でありながら、二重ゲート構造のエージングデバイスと同様の機能を有するエージングデバイスを実現することができる。このため、シングルゲート構造のＩＣに混載する際に、ゲート形成のためのプロセスを組み直す必要がなくなり、製造コストの大幅な低減をはかることができる。また、ゲート絶縁膜を厚くすれば、ＥＥＰＲＯＭとして使用できる。   As described above, according to the present embodiment, when focusing on the first MOS transistor on the first element region 10 side, the source / drain diffusion layers 21 and 22 of the MOS transistor on the second element region side are the first MOS transistors. It functions as a control gate of a transistor and exhibits the same function as an aging device having a double gate structure. Therefore, an aging device having a function similar to that of an aging device having a double gate structure can be realized while having a single gate structure. For this reason, it is not necessary to re-assemble a process for forming a gate when the IC is mounted on an IC having a single gate structure, and the manufacturing cost can be greatly reduced. If the gate insulating film is thickened, it can be used as an EEPROM.

（第２の実施形態）
図１０及び図１１は、本発明の第２の実施形態に係わるシングルゲート構造の半導体装置を説明するためのもので、図１０は素子レイアウトを示す平面図、図１１は図１０の矢視 III−III 断面図である。なお、図１と同一部分には同一符号を付して、その詳しい説明は省略する。 (Second Embodiment)
10 and 11 are diagrams for explaining a semiconductor device having a single gate structure according to the second embodiment of the present invention. FIG. 10 is a plan view showing an element layout, and FIG. 11 is an arrow view of FIG. It is -III sectional drawing. In addition, the same code | symbol is attached | subjected to FIG. 1 and an identical part, and the detailed description is abbreviate | omitted.

本実施形態が先に説明した第１の実施形態と異なる点は、ＦＧ１下の絶縁膜に High-K 材料を用いたことにある。即ち、ＦＧ２下のゲート絶縁膜３５は第１の実施形態と同様に熱酸化膜であるが、ＦＧ１下のゲート絶縁膜３７は、例えばハフニウム酸化膜（ＨｆＡｌＯｘ）で形成されている。   The difference between this embodiment and the first embodiment described above is that a high-K material is used for the insulating film under FG1. That is, the gate insulating film 35 under FG2 is a thermal oxide film as in the first embodiment, but the gate insulating film 37 under FG1 is formed of, for example, a hafnium oxide film (HfAlOx).

このような構成であれば、素子レイアウトとして、ＦＧ１のゲート面積とＦＧ２のゲート面積の比を縮小することができる。図１０ではＦＧ１のゲート面積とＦＧ２のゲート面積の比を等しくしているが、場合によって図１２に示すように、面積比を逆転することも可能である。   With such a configuration, the ratio of the gate area of FG1 to the gate area of FG2 can be reduced as an element layout. In FIG. 10, the ratio of the gate area of FG1 and the gate area of FG2 is made equal. However, as shown in FIG. 12, it is possible to reverse the area ratio.

ここで注目すべきことは、ＦＧ１下のゲート絶縁膜３７に High-K 材料を用いた場合、セルの占有面積を大幅に節約することができる点である。図１０を例にとって説明すると、縦方向の大きさが１２Ｆから８Ｆまで縮小している。これにより、占有面積も２／３に縮小している。一方、図１２を見ると、ＦＧ１は最小加工寸法長Ｆより細くできないので、ＦＧ１とＦＧ２の面積を逆転するためにはＦＧ２を太くするしかない。そのため、縦方向の占有が１０Ｆとなり、占有面積縮小効果は、図１０ほどではない。   What should be noted here is that when a high-K material is used for the gate insulating film 37 under the FG1, the occupied area of the cell can be greatly saved. Referring to FIG. 10 as an example, the vertical size is reduced from 12F to 8F. As a result, the occupied area is also reduced to 2/3. On the other hand, referring to FIG. 12, since FG1 cannot be made thinner than the minimum processing dimension length F, the only way to reverse the areas of FG1 and FG2 is to make FG2 thicker. Therefore, the occupation in the vertical direction is 10F, and the occupation area reduction effect is not as great as that in FIG.

このように、High-K 材料を用いた縮小効果は、ＦＧ１とＦＧ２のゲート面積が等しくなるとき最大である。   Thus, the reduction effect using the High-K material is maximum when the gate areas of FG1 and FG2 are equal.

High-K 材料を用いる場合の注意点は、High-K 材料自体が高価であることと、High-K 膜の信頼性である。本実施形態は、安価なエージングデバィスを提供することが目的なので、High-K材料による占有面積縮小効果と High-K 材料の価格のトレードオフに注意し、システム設計に応じて使い分けねばならない。例えば、エージングデバイスを１個しか有しないようなＩＣで High-K 膜を使用すれば占有面積縮小効果も限定的であるので、混載しているトランジスタが High-K 膜を使用していない限り High-K 膜の使用は避けた方が良い。一方、エージングデバイスを多数使用するシステムでは、High-K 膜を用いて占有面積縮小効果を最大限に引き出す設計が可能である。   The precautions when using a high-K material are the high-K material itself is expensive and the reliability of the high-K film. Since the purpose of this embodiment is to provide an inexpensive aging device, attention must be paid to the trade-off between the effect of reducing the area occupied by the High-K material and the price of the High-K material, and it must be used according to the system design. . For example, if a High-K film is used in an IC that has only one aging device, the effect of reducing the occupied area is limited. Therefore, unless the embedded transistor uses a High-K film, the High-K film is used. Avoid using -K membranes. On the other hand, in a system that uses many aging devices, a high-K film can be used to maximize the occupied area reduction effect.

次に、信頼性の問題であるが、エージングデバイスは、並列化や直列化によって不良ビット対策を講じているが（特許文献１，２）、セル自体の信頼性が低くなれば、並列したり直列したりするセルの数が多くなる。そのため、返って占有面積が増大することもある。 High-K 膜を用いるには、こうした問題も考慮に入れた上でシステムを設計に入れる必要がある。   Next, with regard to reliability issues, aging devices take countermeasures against defective bits by parallelization or serialization (Patent Documents 1 and 2), but if the reliability of the cells themselves becomes low, they may be paralleled. The number of cells connected in series increases. As a result, the occupied area may increase. In order to use High-K films, it is necessary to take into account these issues and design the system.

（第３の実施形態）
図１３は、本発明の第３の実施形態に係わるシングルゲート構造の半導体装置の要部構成を示す断面図である。この断面は、前記矢視Ｉ−Ｉ断面に相当している。 (Third embodiment)
FIG. 13 is a cross-sectional view showing the main configuration of a single-gate semiconductor device according to the third embodiment of the present invention. This cross section corresponds to the cross section taken along the line II.

本実施形態が先の第１の実施形態と異なる点は、図１３に示すように、第２の素子領域２０において、ＦＧ２の両側のみでなく、ＦＧ２下を含み、素子領域２０の全面に拡散層２４を形成したことにある。このような構成を得るには、ＦＧ２を形成する前の段階で素子領域２０の表面部にｎ⁺ 型拡散層２４を作製しておく必要がある。 As shown in FIG. 13, the present embodiment is different from the first embodiment in that the second element region 20 is diffused not only on both sides of the FG 2 but also under the FG 2 and diffused over the entire surface of the element region 20. The layer 24 is formed. In order to obtain such a configuration, it is necessary to prepare the n ⁺ -type diffusion layer 24 on the surface portion of the element region 20 before forming the FG ² .

また、この構成では、図１４に示すように、ワード線コンタクト（ＣＧ）を一つに削減することが可能である。図１５は、ワード線コンタクト（ＣＧ）を一つにした場合の素子レイアウトを示す平面図である。図１５の矢視Ｉ−Ｉ断面が、前記図１４である。   Further, with this configuration, as shown in FIG. 14, the number of word line contacts (CG) can be reduced to one. FIG. 15 is a plan view showing an element layout when one word line contact (CG) is used. FIG. 14 is a cross-sectional view taken along the line II in FIG.

本実施形態の素子レイアウトで注意すべきところは、ＣＧからＦＧ２までの距離の製造ばらつきが書き込み特性に影響を与える可能性があることである。この点、ＦＧ２の反対側にもＣＧを設けた図１３の構造の方が、二つのＣＧの位置のばらつきを平均化することができるためより、ロバストな設計となる。何れにしろ、書き込みにはベリファイパルスが必要である。   What should be noted in the element layout of the present embodiment is that manufacturing variations in the distance from CG to FG2 may affect the write characteristics. In this respect, the structure of FIG. 13 in which CG is provided on the opposite side of FG2 can be more robust because variations in the positions of the two CGs can be averaged. In any case, a verify pulse is required for writing.

書き込み電圧（Ｖ_CG）、ゲート面積比（或いは誘電率比）、書き込み時印加電界（α）の関係を示す式を提示しておく。 An expression showing the relationship among the write voltage (V _CG ), the gate area ratio (or dielectric constant ratio), and the applied electric field (α) during writing is presented.

Ｖ_CG＝α×｛（Ｃ１＋Ｃ２）／Ｃ１｝×Ｔ_OX
α＝１０ＭＶ／ｃｍ
ここで、Ｔ_OXはＦＧ１及びＦＧ２下のゲート絶縁膜厚である。Ｃ１及びＣ２は、それぞれＦＧ１及びＦＧ２のゲート容量である。ゲート容量は絶縁膜厚に反比例し、ゲート面積と比誘電率に比例する。この式は、Ｃ２がＣ１に比べて小さくなるほど低いＶ_CGで書き込みができることを意味している。上述した構造は、Ｃ１を大きくするために、ＦＧ１のゲート面積を大きくしたり、ＦＧ１下に High-K 誘電体膜を用いたりしたのである。 V _CG = α × {(C1 + C2) / C1} × T _OX
α = 10MV / cm
Here, T _OX is a gate insulating film thickness under FG1 and FG2. C1 and C2 are gate capacities of FG1 and FG2, respectively. The gate capacitance is inversely proportional to the insulating film thickness and proportional to the gate area and relative dielectric constant. This equation, C2 are means that can be written with a low V _CG enough smaller than the C1. In the structure described above, in order to increase C1, the gate area of FG1 is increased, or a High-K dielectric film is used under FG1.

また、上記のαは、書き込み時間が従来のフラッシュメモリと同等であるよう設定しているが、この書き込み時間を長くしても良いようなアプリケーションでは、αの値を小さくすることができる。この方法でも、動作電圧Ｖ_CGを低くすることが可能である。搭載するエージングデバイスユニットの数が少なければこの方法は有力である。 In addition, α is set so that the writing time is equivalent to that of a conventional flash memory. However, in an application in which the writing time may be increased, the value of α can be reduced. Even with this method, the operating voltage _VCG can be lowered. This method is effective if the number of aging device units to be mounted is small.

（第４の実施形態）
本実施形態では、エージングデバイスとしてノーマリオフ型のＭＯＳトランジスタを用いた場合の不良ビット対策について説明する。 (Fourth embodiment)
In this embodiment, a countermeasure against a defective bit when a normally-off type MOS transistor is used as an aging device will be described.

ノーマリオフ型では、電荷注入後にオン状態からオフ状態に変化するまでの時間、即ち寿命がくると、オンからオフに変化する。不良ビットは一般に正常ビットよりも寿命が短い。従って、複数個を並列にしておけば、正常ビットより先に不良ビットがオフ状態になっても、正常ビットがソース・ドレイン間のアクセスを許可することになる。   In the normally-off type, the time from the on-state to the off-state after the charge injection, that is, when the lifetime is reached, the on-to-off state is changed. Bad bits generally have a shorter lifetime than normal bits. Accordingly, if a plurality of bits are arranged in parallel, even if a defective bit is turned off prior to a normal bit, the normal bit permits access between the source and the drain.

図１６に示すように、第１の実施形態で説明したエージングデバイスが、第１のＭＯＳトランジスタ（ＦＧ１側）のソース・ドレイン拡散層を接続端子として複数個（Ｎ個）並列に接続されている。即ち、各々のエージングデバイスの第１のＭＯＳトランジスタのソース拡散層が共通ソース５１に接続され、ドレイン拡散層が共通ドレイン５２に接続されている。   As shown in FIG. 16, the aging device described in the first embodiment is connected in parallel with a plurality (N) of the source / drain diffusion layers of the first MOS transistor (FG1 side) as connection terminals. . That is, the source diffusion layer of the first MOS transistor of each aging device is connected to the common source 51, and the drain diffusion layer is connected to the common drain 52.

図１７（ａ）（ｂ）は、エージングデバイスの配置例を示す平面図である。図１７（ａ）ではエージングデバイスのＴ字型の浮遊ゲート電極３０（ＦＧ１，ＦＧ２）が隣接するもので同じ向きとなっており、図１７（ｂ）ではＴ字型の浮遊ゲート電極３０（ＦＧ１，ＦＧ２）が隣接するもので逆向きとなっている。   FIGS. 17A and 17B are plan views showing examples of arrangement of aging devices. In FIG. 17A, the T-shaped floating gate electrodes 30 (FG1, FG2) of the aging device are adjacent and have the same orientation, and in FIG. 17B, the T-shaped floating gate electrode 30 (FG1). , FG2) are adjacent and in the opposite direction.

第１の素子領域では、第１のＭＯＳトランジスタのソース拡散層１１が共通ソース５１に接続され、ドレイン拡散層１２が共通ドレイン５２に接続されている。即ち、ソース５１とドレイン５２がそれぞれ共通拡散層で形成され、ソース５１，ドレイン５２共に、凸型の拡散層が連なって形成され、凸型の拡散層が第１のＭＯＳトランジスタのソース・ドレイン拡散層１１，１２となっている。第２の素子領域は、ＳＴＩ２で囲まれ各々は完全に分離している。   In the first element region, the source diffusion layer 11 of the first MOS transistor is connected to the common source 51, and the drain diffusion layer 12 is connected to the common drain 52. That is, the source 51 and the drain 52 are each formed by a common diffusion layer, and both the source 51 and the drain 52 are formed by connecting the convex diffusion layers, and the convex diffusion layer is the source / drain diffusion of the first MOS transistor. Layers 11 and 12 are formed. The second element region is surrounded by STI 2 and is completely separated from each other.

また、ワード線ＷＬはゲート幅方向に延在して形成され、ＦＧ２の部分でゲート長方向に突出形成され、この突出部がワード線コンタクト（ＣＧ）に接続されている。エージングデバイスの並列接続個数Ｎを２０以上にすると、寿命制御に統計的補正が加わるので好ましい。勿論、２０以下でも不良ビット対策は可能である。   The word line WL is formed to extend in the gate width direction, protrudes in the gate length direction at the portion FG2, and this protruding portion is connected to the word line contact (CG). It is preferable to set the number N of aging devices connected in parallel to 20 or more because statistical correction is added to life control. Of course, countermeasures against defective bits can be made even with 20 or less.

図１８は、他の例である。第１及び第２の素子領域は共にＳＴＩ２により素子分離されており、第１のＭＯＳトランジスタのソース拡散層１１はソース線ＳＬにコンタクトされ、ドレイン拡散層１２はビット線ＢＬにコンタクトされている。メインのワード線ＷＬはビット線ＢＬ及びソース線ＳＬと平行に配置されているが、分岐したワード線ＷＬがビット線ＢＬ及びソース線ＳＬと直交し、第２のＭＯＳトランジスタのＣＧに接続されている。ビット線ＢＬ及びソース線ＳＬの各コンタクト（Ｄ，Ｓ）とワード線コンタクト（ＣＧ）はジグザグに並んでいる。エージングデバイスの並列接続個数Ｎを２０個以上にすると、寿命制御に統計的補正ができるので好ましい。勿論、２０以下でも不良ビット対策は可能である。   FIG. 18 shows another example. Both the first and second element regions are element-isolated by STI2. The source diffusion layer 11 of the first MOS transistor is in contact with the source line SL, and the drain diffusion layer 12 is in contact with the bit line BL. The main word line WL is arranged in parallel with the bit line BL and the source line SL, but the branched word line WL is orthogonal to the bit line BL and the source line SL, and is connected to the CG of the second MOS transistor. Yes. Each contact (D, S) of the bit line BL and the source line SL and the word line contact (CG) are arranged in a zigzag manner. It is preferable to set the number N of aging devices connected in parallel to 20 or more because statistical correction can be made for life control. Of course, countermeasures against defective bits can be made even with 20 or less.

図１９は、チップ上の配置例を示す平面図である。並列するエージングデバイスセルは必ずしも一列である必要はなく、この図に示すように、チップ上全域に広がって分布していても良い。なお、図中の１１０はチップ、１１１はセル、１１２はセル１１の出力信号を合算するデコーダを示している。   FIG. 19 is a plan view showing an arrangement example on the chip. The aging device cells arranged in parallel do not necessarily have to be in a line, and may be distributed over the entire area of the chip as shown in this figure. In the figure, reference numeral 110 denotes a chip, 111 denotes a cell, and 112 denotes a decoder that adds up the output signals of the cell 11.

このような構成であれば、エージングデバイスの製造ばらつきが寿命に与える影響を取り除くことができ、しかも不良ビットの影響も取り除くことが可能となる。   With such a configuration, it is possible to remove the influence of the manufacturing variation of the aging device on the lifetime, and to remove the influence of the defective bit.

（第５の実施形態）
本実施形態では、エージングデバイスとしてノーマリオン型のＭＯＳトランジスタを用いた場合の不良ビット対策について説明する。 (Fifth embodiment)
In the present embodiment, countermeasures against defective bits when a normally-on type MOS transistor is used as an aging device will be described.

ノーマリオン型では、寿命がくると、オフからオンに変化する。不良ビットは一般に正常ビットよりも寿命が短い。従って、複数個を直列にしておけば、正常ビットより先に不良ビットがオン状態になっても、正常ビットがソース・ドレイン間のアクセスを遮断することになる。   In the normally-on type, when it reaches the end of its life, it changes from off to on. Bad bits generally have a shorter lifetime than normal bits. Therefore, if a plurality of bits are connected in series, even if a defective bit is turned on prior to a normal bit, the normal bit blocks access between the source and drain.

図２０（ａ）（ｂ）に示すように、第１の実施形態で説明したエージングデバイスが、第１のＭＯＳトランジスタのソース・ドレイン拡散層を接続端子として複数個（Ｎ個）直列接続されている。図２０（ａ）はＴ字型の浮遊ゲート電極３０の向きを同じにしたもの、図２０（ｂ）は浮遊ゲート電極３０の向きを逆にしたものを含む例である。このように向きは自由に変えられる。   As shown in FIGS. 20A and 20B, a plurality of (N) aging devices described in the first embodiment are connected in series using the source / drain diffusion layers of the first MOS transistor as connection terminals. Yes. 20A shows an example in which the direction of the T-shaped floating gate electrode 30 is made the same, and FIG. 20B shows an example in which the direction of the floating gate electrode 30 is reversed. In this way, the direction can be changed freely.

図２１は、図２０（ａ）に示すようなエージングデバイスの直列回路を複数個並列に接続したものである。例えば、２０×２０の行列配置となっている。   FIG. 21 shows a plurality of aging device series circuits as shown in FIG. 20 (a) connected in parallel. For example, the matrix arrangement is 20 × 20.

このように本実施形態によれば、ノーマリオン型のエージングデバイスを複数個直列接続することにより、正常ビットよりも寿命が短い不良ビットの影響を取り除くことができる。また、上記の直列接続回路を更に複数個並列に接続することにより、寿命特性の平均化をはかることができる。さらに、直列接続回路が複数個並列されていれば、何れかの直列接続回路に完全な不良ビット（断線等によりオンにならない）が存在したとしても、これを救済することが可能となる。   As described above, according to the present embodiment, by connecting a plurality of normally-on type aging devices in series, it is possible to remove the influence of a defective bit having a shorter lifetime than a normal bit. Further, the life characteristics can be averaged by connecting a plurality of the above-described series connection circuits in parallel. Furthermore, if a plurality of series connection circuits are arranged in parallel, even if a complete defective bit (not turned on due to disconnection or the like) exists in any of the series connection circuits, it can be remedied.

（第６の実施形態）
本実施形態では、オフ→オン→オフ型の不良ビット対策について説明する。なお、ここでは、ノーマリオン型の寿命τ１がノーマリオフ型の寿命τ２よりも短く、不良ビットの寿命は、良ビットの寿命の統計的バラツキの範囲よりも短いものとする。 (Sixth embodiment)
In the present embodiment, countermeasures against defective bits of OFF → ON → OFF type will be described. Here, it is assumed that the normally-on type lifetime τ1 is shorter than the normally-off type lifetime τ2, and the lifetime of the defective bit is shorter than the statistical variation range of the good bit lifetime.

図２２（ａ）（ｂ）に示すように、寿命τ１のノーマリオン型のエージングデバイス２１０と寿命τ２（τ１＜τ２）のノーマリオフ型のエージングデバイス２２０が、第１のＭＯＳトランジスタのソース・ドレイン拡散層を接続端子として直列接続されている。図２２（ａ）では接続のためにメタル配線２０３を用い、図２２（ｂ）では接続のためにソース・ドレイン拡散層の一方を共通にしている。そして、書き込み時にワード線コンタクトＣＧに印加する電圧がノーマリオン型とノーマリオフ型で反対となっている。   As shown in FIGS. 22A and 22B, a normally-on type aging device 210 having a lifetime τ1 and a normally-off type aging device 220 having a lifetime τ2 (τ1 <τ2) are provided as source / drain diffusions of the first MOS transistor. The layers are connected in series using the connection terminals. In FIG. 22A, the metal wiring 203 is used for connection, and in FIG. 22B, one of the source / drain diffusion layers is shared for connection. The voltage applied to the word line contact CG at the time of writing is opposite between the normally-on type and the normally-off type.

なお、図中の２００はシリコン基板、２０１はＳＴＩ膜、２０２は素子間の絶縁膜を示している。   In the figure, reference numeral 200 denotes a silicon substrate, 201 denotes an STI film, and 202 denotes an insulating film between elements.

図２３及び図２４は、平均化のためにエージングデバイスを複数個接続したものである。ノーマリオフ型のエージングデバイス２２０は並列に接続し、ノーマリオン型のエージングデバイス２１０は直列に接続し、それぞれを直列に接続している。なお、図中の２５１は共通ソース、２５２は共通ドレインである。図２３では、ノーマリオフ型とノーマリオン型との接続には、図２２（ａ）と同様にメタル配線２０３を用いている。図２４では、図２２（ｂ）と同様に、ソース・ドレイン拡散層の一方を共通にしている。   23 and 24 show a plurality of aging devices connected for averaging. Normally-off type aging devices 220 are connected in parallel, normally-on type aging devices 210 are connected in series, and each is connected in series. In the figure, 251 is a common source, and 252 is a common drain. In FIG. 23, the metal wiring 203 is used for the connection between the normally-off type and the normally-on type, as in FIG. In FIG. 24, as in FIG. 22B, one of the source / drain diffusion layers is shared.

図２５及び図２６は、平均化のためにエージングデバイスを行列的に接続したものである。寿命τ１のノーマリオン型のエージングデバイスの複数個を直列接続した直列回路を複数個並列に接続した行列と、寿命τ２（τ１＜τ２）のノーマリオフ型のエージングデバイスの複数個を直列接続した直列回路を複数個並列に接続した行列と、が並列に接続されている。図２５では、ノーマリオフ型の行列とノーマリオン型の行列との接続には、図２２（ａ）と同様にメタル配線２０３を用いている。図２６では、図２２（ｂ）と同様に、ソース・ドレイン拡散層の一方を共通にしている。   25 and 26 show aging devices connected in a matrix for averaging. A matrix circuit in which a plurality of series circuits in which a plurality of normally-on type aging devices having a lifetime τ1 are connected in series is connected in parallel, and a series circuit in which a plurality of normally-off type aging devices having a lifetime τ2 (τ1 <τ2) are connected in series. Are connected in parallel. In FIG. 25, the metal wiring 203 is used for the connection between the normally-off matrix and the normally-on matrix as in FIG. In FIG. 26, as in FIG. 22B, one of the source / drain diffusion layers is shared.

このような構成であれば、不良ビットを取り除くと共に、良ビットの寿命の統計的バラツキを制御することが可能となる。特に２０×２０以上の行列にすると、統計的補正を加えるのに有利となり、２０×２０以上が好ましい。２０×２０以下でも不良ビットを取り除くことは可能である。このように、制御されたτ１とτ２がτ１＜τ２の関係を持つように設計する、或いは利用する。   With such a configuration, it is possible to remove defective bits and control the statistical variation in the lifetime of good bits. In particular, a matrix of 20 × 20 or more is advantageous for adding statistical correction, and 20 × 20 or more is preferable. It is possible to remove defective bits even if it is 20 × 20 or less. In this way, the controlled τ1 and τ2 are designed or used so as to have a relationship of τ1 <τ2.

（第７の実施形態）
本実施形態では、オン→オフ→オン型の不良ビット対策及び寿命制御性向上の方法について説明する。なお、ここでは、ノーマリオン型の寿命τ１がノーマリオフ型の寿命τ２よりも長く、不良ビットの寿命が、良ビットの統計的バラツキの範囲よりも短いものとする。ノーマリオン型の直列の並列と、ノーマリオフ型を並列にする。 (Seventh embodiment)
In the present embodiment, an on-off-on-on type defective bit countermeasure and life controllability improvement method will be described. Here, it is assumed that the normally-on type lifetime τ1 is longer than the normally-off type lifetime τ2, and the defective bit lifetime is shorter than the statistical variation range of good bits. A normally-on type parallel in series and a normally-off type in parallel.

図２７は本実施形態の一例であり、ノーマリオン型のエージングデバイス２１０の複数個の直列回路（行）と、ノーマリオフ型のエージングデバイス２２０が並列に接続され、更にこの並列接続の回路が複数個並列に接続されている。ノーマリオン型のエージングデバイスの直列接続数は統計的補正を加えるためには２０以上が好ましい。勿論、２０以下でも不良ビットは取り除ける。また、共通ソース５１或いは共通ドレイン５２に接続するノーマリオフ型も、同じように２０ビット以上が好ましく、共通ソース５１或いは共通ドレイン５２に接続するノーマリオン型も、同じように２０ビット以上が好ましい。勿論、２０以下でも不良ビットは取り除ける。   FIG. 27 shows an example of this embodiment, in which a plurality of series circuits (rows) of normally-on type aging devices 210 and normally-off type aging devices 220 are connected in parallel, and a plurality of circuits connected in parallel are further provided. Connected in parallel. The number of normally connected aging devices connected in series is preferably 20 or more in order to add statistical correction. Of course, defective bits can be removed even when the number is 20 or less. Similarly, the normally-off type connected to the common source 51 or the common drain 52 is preferably 20 bits or more, and the normally-on type connected to the common source 51 or the common drain 52 is also preferably 20 bits or more. Of course, defective bits can be removed even when the number is 20 or less.

図２８は本実施形態の他の一例であり、ノーマリオン型のエージングデバイス２１０の複数個の直列回路（行）と、ノーマリオフ型のエージングデバイス２２０の複数個の直列回路（行）とが並列に接続され、更にこの並列接続の回路が複数個並列に接続されている。ノーマリオン型及びノーマリオフ型のエージングデバイスの直列接続数は統計的補正を加えるためには２０以上が好ましい。勿論、２０以下でも不良ビットは取り除ける。また、共通ソース５１或いは共通ドレイン５２に接続するノーマリオフ型は、同じように２０ビット以上が好ましく、共通ソース５１或いは共通ドレイン５２に接続するノーマリオン型も、同じように２０ビット以上が好ましい。勿論、２０以下でも不良ビットを取り除くことはできる。   FIG. 28 shows another example of the present embodiment, in which a plurality of series circuits (rows) of normally-on type aging devices 210 and a plurality of series circuits (rows) of normally-off type aging devices 220 are arranged in parallel. In addition, a plurality of parallel-connected circuits are connected in parallel. In order to add statistical correction, the number of normally-on and normally-off aging devices connected in series is preferably 20 or more. Of course, defective bits can be removed even when the number is 20 or less. Similarly, the normally-off type connected to the common source 51 or the common drain 52 is preferably 20 bits or more, and the normally-on type connected to the common source 51 or the common drain 52 is also preferably 20 bits or more. Of course, defective bits can be removed even when the number is 20 or less.

このような構成であれば、不良ビットを取り除き、更に統計的に寿命バラツキを制御したτ１とτ２を持つ、オン−オフ−オン型のエージングデバイスを実現することができる。   With such a configuration, it is possible to realize an on-off-on type aging device having τ1 and τ2 in which defective bits are removed and the life variation is statistically controlled.

（第８の実施形態）
次に、寿命制御を更に向上するためのトリミング技術について説明する。 (Eighth embodiment)
Next, a trimming technique for further improving the life control will be described.

図２９は、本発明の第８の実施形態に係わるトリミング付き寿命制御回路を示す概略構成図である。第１の機能領域３１０（メモリ）と、第２の機能領域３２０との間に、エージングデバイスとトリミング回路３３０を含む寿命制御回路が挿入されている。第１の機能領域と第２の機能領域は、例えば記憶領域（メモリ）とデコーダなどである。   FIG. 29 is a schematic block diagram showing a trimmed life control circuit according to the eighth embodiment of the present invention. A life control circuit including an aging device and a trimming circuit 330 is inserted between the first functional area 310 (memory) and the second functional area 320. The first functional area and the second functional area are, for example, a storage area (memory) and a decoder.

寿命制御回路は、第１の実施形態に示したようなＴ字型のゲート電極を有するノーマリオフ型のエージングデバイスを複数個並列接続したものと、各々のエージングデバイスの出力のうち不要なものをトリミングするトリミング回路３３０で構成されている。   The life control circuit is configured by trimming an unnecessary output among the outputs of each of the aging devices, and a plurality of normally-off type aging devices having a T-shaped gate electrode as shown in the first embodiment connected in parallel. The trimming circuit 330 is configured.

このように、メモリ３１０，デコーダ３２０，及び寿命制御回路を有するＬＳＩにおいては、メモリ３１０とデコーダ３２０との間に、エージングデバイス及びトリミング回路３３０が挿入されている。エージングデバイスの一方はメモリ３１０と接続され、トリミング回路３３０の一方はデコーダ３２０と接続され、これによりデコーダ３２０とメモリ３１０はアクセス可能となっている。   As described above, in the LSI having the memory 310, the decoder 320, and the life control circuit, the aging device and the trimming circuit 330 are inserted between the memory 310 and the decoder 320. One of the aging devices is connected to the memory 310, and one of the trimming circuits 330 is connected to the decoder 320, so that the decoder 320 and the memory 310 can be accessed.

エージングデバイスは、予め設定された所定の時間が経過するとオフ状態となり、メモリ３１０とデコーダ３２０との接続が切れる。こうして、デコーダ３２０がメモリ３１０にアクセスすることができなくなり、ＬＳＩの機能が不全となる。例えば、メモリ３１０に暗号を解読するための複合鍵が記憶されている場合、デコーダ３２０はメモリ３１０に記憶された複合鍵を読み取ることができなくなり、暗号の有効期限化が実現する。   The aging device is turned off after a predetermined time set in advance, and the connection between the memory 310 and the decoder 320 is disconnected. Thus, the decoder 320 cannot access the memory 310, and the function of the LSI becomes defective. For example, when a composite key for decrypting a cipher is stored in the memory 310, the decoder 320 cannot read the composite key stored in the memory 310, and the cipher expiration date is realized.

図３０は、トリミングを並列化回路の中に実装した装置を示す図である。図中の一点鎖線で囲った部分がトリミング回路３３０である。一方、破線円で囲った部分は合算回路３４０である。エージングデバイスのビットを合算する前に、トリミング用トランジスタ３３１と演算回路３３２が直列している。なお、図中の２００はエージングデバイスであり、トリミング用トランジスタ３３１はフローティングゲート及び制御ゲートを有する２層ゲート構成の不揮発性メモリを使用した。３３３は所定の電流値ＩＡを記憶したメモリ、３４１はセンス回路、３４２は参照信号Ｉ０を記憶したメモリである。   FIG. 30 is a diagram showing an apparatus in which trimming is mounted in a parallel circuit. A portion surrounded by an alternate long and short dash line in FIG. On the other hand, a portion surrounded by a broken-line circle is a summing circuit 340. The trimming transistor 331 and the arithmetic circuit 332 are in series before adding up the bits of the aging device. In the figure, reference numeral 200 denotes an aging device, and the trimming transistor 331 is a non-volatile memory having a two-layer gate structure having a floating gate and a control gate. Reference numeral 333 denotes a memory that stores a predetermined current value IA, 341 denotes a sense circuit, and 342 denotes a memory that stores a reference signal I0.

なお、演算回路３３２は４つの端子を備えており、第１の端子はトリミング用トランジスタ３３１の拡散層と電気的に接続され、第２の端子はトリミング用トランジスタ３３１の制御ゲートと電気的に接続され、第３の端子はメモリ３３３と電気的に接続され、第４の端子は合算回路３４０と接続されている。   Note that the arithmetic circuit 332 includes four terminals, the first terminal is electrically connected to the diffusion layer of the trimming transistor 331, and the second terminal is electrically connected to the control gate of the trimming transistor 331. The third terminal is electrically connected to the memory 333, and the fourth terminal is connected to the summing circuit 340.

まず、不揮発性メモリ３３１に電荷を注入し、オン状態にしておく。実際には、オン状態にする方法は、この不揮発性メモリがノーマリオン型であるかノーマリオフ型であるのか、或いはソース・ドレイン領域がｎ型であるかｐ型であるのかということによって異なり、その型に応じて電荷（電子や正孔）を注入したり、或いは放出したりして実現する。ここでは、簡単のため、「電荷を注入してオン状態になる」場合のみを用いて説明するが、「電荷を放出してオン状態になる」場合でも本発明の本質は変わらない。勿論、この不揮発性メモリの電荷保持特性はエージングデバイスの寿命より十分長くなければならない。   First, a charge is injected into the nonvolatile memory 331 to keep it in an on state. Actually, the method of turning on the state depends on whether the nonvolatile memory is normally on or normally off, or whether the source / drain region is n-type or p-type. This is realized by injecting or discharging electric charges (electrons and holes) depending on the mold. Here, for the sake of simplicity, only the case of “injecting electric charge to be turned on” will be described, but the essence of the present invention does not change even in the case of “discharging electric charge to be turned on”. Of course, the charge retention characteristics of the non-volatile memory must be sufficiently longer than the lifetime of the aging device.

続いて、この演算回路３３２を用いてエージングデバイス２００にドレイン電圧を印加する。そのドレイン電流を演算回路３３２でセンスし、予め設定しておいた電流レベルＩＡと比較する。このＩＡは、良ビットのエージングデバイスのうち、寿命の長い集団と短い集団を区別するしきい値である。トリミング回路では、エージングデバイスをオンしたときに流れる電流がこのＩＡより低くなる長寿命集団に属するエージングデバイスを排除することができる。具体的には、ここでセンスしたドレイン電流がＩＡより小さい場合は不揮発性メモリ３３１の制御ゲートに電圧を印加してオフ状態に変更する。こうして当該ビットを合算できないようにする。このように、不揮発性メモリ３３１のしきい値の書き換えによってトリミングを実行するのである。   Subsequently, a drain voltage is applied to the aging device 200 using the arithmetic circuit 332. The drain current is sensed by the arithmetic circuit 332 and compared with a preset current level IA. This IA is a threshold value that distinguishes a group having a long lifetime and a group having a short lifetime among aging devices of good bits. In the trimming circuit, an aging device belonging to a long-life group in which a current flowing when the aging device is turned on is lower than IA can be excluded. Specifically, when the sensed drain current is smaller than IA, a voltage is applied to the control gate of the nonvolatile memory 331 to change to the off state. Thus, the bits cannot be added together. In this manner, trimming is performed by rewriting the threshold value of the nonvolatile memory 331.

一方、ここでセンスしたドレイン電流がＩＡ以上であれば、そのまま合算する。合算したものをセンス回路３４１でセンスし、参照信号Ｉ０と比較する。ここで、ＩＡによって長寿命ビットを切断した合算電流は、寿命の裾引きがないため、残ったビットのうち最長寿命で急峻に降下する特徴がある。そのため、参照信号Ｉ０との比較で混入する誤差を最小限に抑制することができる。また、このトリミング結果の情報を新たに用意したメモリ（磁気メモリ，ＭＲＡＭ，不揮発性メモリ，ＲＯＭ等）に記憶し、後に合算電流を読み出す際にこの情報を参照するようにしてやれば、トリミング用トランジスタのしきい値の書き換えは必ずしも必要ではない。また、このメモリはトリミング回路内の演算回路に内蔵するかアクセス可能となるように配置することが望ましい。このとき、トリミング用トランジスタは通常のＭＯＳＦＥＴでも代用できる。   On the other hand, if the drain current sensed here is equal to or greater than IA, the sum is directly added. The sum is sensed by the sense circuit 341 and compared with the reference signal I0. Here, the total current obtained by cutting long-lived bits by IA has a characteristic that it falls sharply with the longest lifetime among the remaining bits because there is no tailing of the lifetime. For this reason, it is possible to minimize errors mixed in by comparison with the reference signal I0. Further, if this trimming result information is stored in a newly prepared memory (magnetic memory, MRAM, non-volatile memory, ROM, etc.) and this information is referred to when the total current is read later, the trimming transistor It is not always necessary to rewrite the threshold value. Further, it is desirable that this memory is built in an arithmetic circuit in the trimming circuit or arranged so as to be accessible. At this time, a normal MOSFET can be substituted for the trimming transistor.

このように本実施形態によれば、不揮発性メモリ３３１及び演算回路３３２により、ドレイン電流の小さいエージングデバイス２００を切り離すことができ、不良ビットを補償することができる。このため、より信頼性の高い寿命制御が可能となる。   As described above, according to this embodiment, the non-volatile memory 331 and the arithmetic circuit 332 can separate the aging device 200 having a small drain current, and can compensate for a defective bit. For this reason, life control with higher reliability is possible.

（第９の実施形態）
次に、トリミング回路を備えた寿命制御回路の他の例について説明する。なお、以下ではエージングデバイスを×印で示している。 (Ninth embodiment)
Next, another example of a life control circuit including a trimming circuit will be described. In the following, the aging device is indicated by a cross.

図３１では、ノーマリオン型のエージングデバイスを複数個直列接続した直列回路が複数個並列的に配置されている。直列回路の一方は入力端に共通接続され、他方はトリミング回路４０１にそれぞれ接続されている。トリミング回路４０１は、１つの直列ユニットに対してＭＯＳトランジスタ４３３と演算回路４３２で構成されている。トリミング回路４０１の動作は、メモリ３３３を省略してあるが、前記図３０のトリミング回路３３０と実質的に同じである。即ち、演算回路４３２の中に、ＩＡを記憶するメモリ領域が存在していると考えて良い。   In FIG. 31, a plurality of series circuits in which a plurality of normally-on aging devices are connected in series are arranged in parallel. One of the series circuits is commonly connected to the input terminal, and the other is connected to the trimming circuit 401. The trimming circuit 401 includes a MOS transistor 433 and an arithmetic circuit 432 for one series unit. The operation of the trimming circuit 401 is substantially the same as the trimming circuit 330 of FIG. 30 although the memory 333 is omitted. That is, it can be considered that a memory area for storing IA exists in the arithmetic circuit 432.

図３２は、図３１のＭＯＳトランジスタ４３３の代わりにＥＥＰＲＯＭ４３１を用いたものである。図３３は、トリミング回路４０３として、図３１のＭＯＳトランジスタ４３３の代わりにブレーカ４３５を用いたものである。図３４は、トリミング回路４０４として、図３３のブレーカ４３５と演算回路４３２の位置を代えたものである。図３５は、図３３のエージングデバイスをトリミング回路４０３の右側に配置したものである。図３６は、エージングデバイスの直列鎖の中にトリミング回路４０３を配置したものである。図３７は、ブレーカ４３５をエージングデバイスの直列接続部分に挿入したものである。   FIG. 32 uses an EEPROM 431 instead of the MOS transistor 433 of FIG. FIG. 33 uses a breaker 435 as the trimming circuit 403 instead of the MOS transistor 433 of FIG. FIG. 34 shows the trimming circuit 404 in which the positions of the breaker 435 and the arithmetic circuit 432 in FIG. 33 are changed. FIG. 35 shows the aging device shown in FIG. 33 arranged on the right side of the trimming circuit 403. FIG. 36 shows a trimming circuit 403 arranged in a series chain of aging devices. In FIG. 37, the breaker 435 is inserted into the serial connection portion of the aging device.

図３８は、ノーマリオフのエージングデバイスを用いたものであり、複数のエージングデバイスの一方は入力端に共通接続され、他方はトリミング回路４０５にそれぞれ接続されている。トリミング回路４０５はブレーカ４３５と演算回路４３２で構成されている。   FIG. 38 uses a normally-off aging device. One of the plurality of aging devices is commonly connected to the input terminal, and the other is connected to the trimming circuit 405. The trimming circuit 405 includes a breaker 435 and an arithmetic circuit 432.

図３９は、図３８の変形であり、エージングデバイス２００をトリミング回路４０５の右側に配置したものである。図４０は、直列接続されるエージングデバイス２００，ブレーカ４３５，演算回路４３２の位置を各行で代えたものである。このように各素子の配置位置は直列である限り自由に変更することができる。   FIG. 39 is a modification of FIG. 38 in which the aging device 200 is arranged on the right side of the trimming circuit 405. In FIG. 40, the positions of the aging device 200, the breaker 435, and the arithmetic circuit 432 connected in series are changed in each row. Thus, the arrangement position of each element can be freely changed as long as it is in series.

図４１は、図３３と図３９を組み合わせたものであり、ノーマリオン型のエージングデバイスの右側にトリミング回路４０３が接続され、ノーマリオフ型のエージングデバイスの左側にトリミング回路４０５が接続されている。そして、トリミング回路４０３と４０５が接続されている。   FIG. 41 is a combination of FIGS. 33 and 39, in which a trimming circuit 403 is connected to the right side of a normally-on type aging device and a trimming circuit 405 is connected to the left side of a normally-off type aging device. Trimming circuits 403 and 405 are connected.

このような構成であれば、不良ビットを排除し、良ビットの合算電流と参照信号Ｉ０との比較で評価する寿命の統計的ばらつきを最小限に抑えることができる。また、本実施形態における並列数は、２０以上であることが望ましい。   With such a configuration, it is possible to eliminate defective bits and minimize the statistical variation in lifetime evaluated by comparing the total current of good bits with the reference signal I0. In addition, the number of parallels in this embodiment is desirably 20 or more.

（第１０の実施形態）
図４２は、本発明の第１０の実施形態に係わるトリミング付き寿命制御回路を示す概略構成図である。 (Tenth embodiment)
FIG. 42 is a schematic diagram showing a trimmed life control circuit according to the tenth embodiment of the present invention.

複数のエージングデバイス２００の一方の端子（出力端）がブレーカ３３５を介してセンス回路３４１に接続されている。各々のブレーカ３３５に対して演算回路３３２が接続され、この演算回路３３２の他の２つの入力端にはワード線ＷＬとメモリ３３３がそれぞれ接続されている。そして、演算回路３３２は電荷注入時にＷＬに流れる電流をセンスし、その値をＩＡ，ＩＢと比較して所望の電流値でなかった場合にブレーカ３３５を落とすようになっている。   One terminal (output terminal) of the plurality of aging devices 200 is connected to the sense circuit 341 via the breaker 335. An arithmetic circuit 332 is connected to each breaker 335, and a word line WL and a memory 333 are connected to the other two input terminals of the arithmetic circuit 332, respectively. Then, the arithmetic circuit 332 senses a current flowing through WL at the time of charge injection, and compares the value with IA and IB to drop the breaker 335 when it is not a desired current value.

このように構成であっても、先の第８及び第９の実施形態と同様にトリミングを実現することができる。   Even with this configuration, trimming can be realized in the same manner as in the eighth and ninth embodiments.

また、本実施形態では、第８，９の実施形態のエージングデバイスを流れるドレイン電流の代わりにＷＬに流れるゲート電流を用いているため、ノーマリオン型にもノーマリオフ型にも対応できる。また、メモリ３３３に記憶するのは、ＩＡとＩＢのどちらか一方でも良い。ＩＡのみのとき、第８，９の実施形態に一致するが、第８，９の実施形態でもＩＡ，ＩＢの両方を使うことができる。何れも効果は同じである。   Further, in the present embodiment, since the gate current flowing through WL is used instead of the drain current flowing through the aging device of the eighth and ninth embodiments, both the normally-on type and the normally-off type can be handled. Further, either IA or IB may be stored in the memory 333. When only IA is used, it corresponds to the eighth and ninth embodiments, but both IA and IB can be used in the eighth and ninth embodiments. Both have the same effect.

（変形例）
なお、本発明は上述した各実施形態に限定されるものではない。実施形態では、エージングデバイスとして説明したが、本発明は電気的書き換え可能な不揮発性メモリ（ＥＥＰＲＯＭ）として用いることもできる。具体的には、ゲート絶縁膜として酸化膜を用いた場合、酸化膜の膜厚を３．３ｎｍ以上にすれば１０年以上の電荷保持が可能となり、不揮発性メモリとして用いることができる。 (Modification)
The present invention is not limited to the above-described embodiments. Although described as an aging device in the embodiment, the present invention can also be used as an electrically rewritable nonvolatile memory (EEPROM). Specifically, in the case where an oxide film is used as the gate insulating film, if the thickness of the oxide film is 3.3 nm or more, charge can be retained for 10 years or more, and it can be used as a nonvolatile memory.

また、第１及び第２の半導体領域は必ずしもｐ型に限るものではなく、形成するＭＯＳトランジスタの導電型に応じて適宜変更可能である。第１の半導体領域と第２の半導体領域で導電型を逆にすることも可能である。さらに、半導体領域の大きさ、ゲート電極の形状や大きさ、ゲート絶縁膜の材料や厚さ等の条件は、仕様に応じて適宜変更可能である。   The first and second semiconductor regions are not necessarily limited to the p-type, and can be appropriately changed according to the conductivity type of the MOS transistor to be formed. It is also possible to reverse the conductivity type between the first semiconductor region and the second semiconductor region. Furthermore, conditions such as the size of the semiconductor region, the shape and size of the gate electrode, and the material and thickness of the gate insulating film can be appropriately changed according to specifications.

また、ソース・ドレイン拡散層は、ショットキー接合を用いたショットキーソース・ドレインでも良い。更に、シングルポリによる浮遊ゲート（ＦＧ）はメタルによるシングルＦＧとしても良い。また、本明細書でゲート長とゲート幅の使い方が従来のデバイスの慣用方法とは反対になっているが、これはゲートがＴ字型になっているためである。   The source / drain diffusion layer may be a Schottky source / drain using a Schottky junction. Furthermore, the floating gate (FG) made of single poly may be a single FG made of metal. Further, in this specification, the usage of the gate length and the gate width is opposite to the conventional method of the conventional device because the gate is T-shaped.

その他、本発明の要旨を逸脱しない範囲で、種々変形して実施することができる。   In addition, various modifications can be made without departing from the scope of the present invention.

第１の実施形態に係わるシングルゲート構造のエージングデバイスの概略構成を示す平面図。The top view which shows schematic structure of the aging device of the single gate structure concerning 1st Embodiment. 第１の実施形態に係わるエージングデバイスの等価回路図。FIG. 3 is an equivalent circuit diagram of the aging device according to the first embodiment. 図１の矢視Ｉ−Ｉ断面図。FIG. 2 is a cross-sectional view taken along the line II in FIG. 1. 図１の矢視 II−II 断面図。FIG. 2 is a sectional view taken along the line II-II in FIG. 1. 図１の矢視 III-III 断面図。FIG. 3 is a cross-sectional view taken along the line III-III in FIG. 1. 第１の実施形態のエージングデバイスの動作原理を説明するための模式図。The schematic diagram for demonstrating the principle of operation of the aging device of 1st Embodiment. 第１の実施形態のエージングデバイスの動作原理を説明するための模式図。The schematic diagram for demonstrating the principle of operation of the aging device of 1st Embodiment. 第１の実施形態のエージングデバイスの動作原理を説明するための模式図。The schematic diagram for demonstrating the principle of operation of the aging device of 1st Embodiment. 第１の実施形態のエージングデバイスの動作原理を説明するための模式図。The schematic diagram for demonstrating the principle of operation of the aging device of 1st Embodiment. 第２の実施形態に係わるシングルゲート構造のエージングデバイスの概略構成を示す平面図。The top view which shows schematic structure of the aging device of the single gate structure concerning 2nd Embodiment. 図１０の矢視 III−III 断面図。FIG. 11 is a cross-sectional view taken along the line III-III in FIG. 10. 第２の実施形態に係わるエージングデバイスの他の例を示す平面図。The top view which shows the other example of the aging device concerning 2nd Embodiment. 第３の実施形態に係わるエージングデバイスの第２の素子領域部の構成を示す断面図。Sectional drawing which shows the structure of the 2nd element area | region part of the aging device concerning 3rd Embodiment. 第３の実施形態に係わるエージングデバイスの第２の素子領域部の構成を示す断面図。Sectional drawing which shows the structure of the 2nd element area | region part of the aging device concerning 3rd Embodiment. 第３の実施形態に係わるエージングデバイスの概略構成を示す平面図。The top view which shows schematic structure of the aging device concerning 3rd Embodiment. 第４の実施形態に係わる半導体装置を説明するためのもので、ノーマリオフ型の不良ビット対策のためにエージングデバイスを並列接続した例を示す平面図。The top view which shows the example which connected the aging device in parallel for the semiconductor device concerning 4th Embodiment for the normally-off type defective bit countermeasure. エージングデバイスの配置例を示す平面図。The top view which shows the example of arrangement | positioning of an aging device. エージングデバイスの別の配置例を示す平面図。The top view which shows another example of arrangement | positioning of an aging device. 並列接続されたエージングデバイスを分散配置した例を示す平面図。The top view which shows the example which distributedly arranged the aging device connected in parallel. 第５の実施形態に係わる半導体装置を説明するためのもので、ノーマリオン型の不良ビット対策のためにエージングデバイスを直列接続した例を示す平面図。FIG. 10 is a plan view illustrating an example in which aging devices are connected in series for countermeasures against a normally-on type defective bit, for explaining a semiconductor device according to a fifth embodiment. 図２０（ａ）に示すエージングデバイスの直列回路を複数個並列に接続した例を示す平面図。FIG. 21 is a plan view showing an example in which a plurality of aging device series circuits shown in FIG. 第６の実施形態に係わる半導体装置を説明するためのもので、オフ→オン→オフ型のエージングデバイスを示す素子構造断面図。FIG. 10 is an element structure cross-sectional view illustrating an off → on → off type aging device for explaining a semiconductor device according to a sixth embodiment. ノーマリオン型とノーマリオフ型のエージングデバイスを複数個接続した例を示す平面図。The top view which shows the example which connected two or more normally-on type and normally-off type aging devices. ノーマリオン型とノーマリオフ型のエージングデバイスを複数個接続した例を示す平面図。The top view which shows the example which connected two or more normally-on type and normally-off type aging devices. ノーマリオン型とノーマリオフ型のエージングデバイスを複数個接続した例を示す平面図。The top view which shows the example which connected two or more normally-on type and normally-off type aging devices. ノーマリオン型とノーマリオフ型のエージングデバイスを複数個接続した例を示す平面図。The top view which shows the example which connected two or more normally-on type and normally-off type aging devices. 第７の実施形態に係わる半導体装置を説明するためのもので、オン→オフ→オン型の不良ビット対策のために複数のエージングデバイスを接続した例を示す平面図。FIG. 16 is a plan view illustrating an example in which a plurality of aging devices are connected to prevent a defective bit of ON → OFF → ON type for explaining a semiconductor device according to a seventh embodiment. ノーマリオン型直列回路（行）とノーマリオフ型の直列回路（行）とを並列接続した例を示す平面図。The top view which shows the example which connected the normally-on type serial circuit (row) and the normally-off type serial circuit (row) in parallel. 第８の実施形態に係わるトリミング付き寿命制御回路を示す概略構成図。The schematic block diagram which shows the lifetime control circuit with a trimming concerning 8th Embodiment. トリミング回路を並列化回路の中に実装した例を示す図。The figure which shows the example which mounted the trimming circuit in the parallelization circuit. 第９の実施形態を説明するためのもので、ノーマリオン型とトリミング回路で寿命制御回路を構成した例を示す図。FIG. 10 is a diagram illustrating an example in which a life control circuit is configured by a normally-on type and a trimming circuit for explaining a ninth embodiment. 図３１のＭＯＳトランジスタの代わりにＥＥＰＲＯＭを用いた例を示す図。FIG. 32 is a diagram showing an example in which an EEPROM is used instead of the MOS transistor of FIG. 31. 図３１のＭＯＳトランジスタの代わりにブレーカを用いた例を示す図。The figure which shows the example which used the breaker instead of the MOS transistor of FIG. 図３３のブレーカと演算回路の位置を代えた例を示す図。The figure which shows the example which changed the position of the breaker of FIG. 33, and an arithmetic circuit. 図３３のエージングデバイスをトリミング回路の右側に配置した例を示す図。The figure which shows the example which has arrange | positioned the aging device of FIG. 33 to the right side of a trimming circuit. 図３４と図３５を組み合わせたもので、トリミング回路の両側にエージングデバイスを配置した例を示す図。FIG. 36 is a diagram illustrating an example in which aging devices are arranged on both sides of a trimming circuit in combination of FIG. 34 and FIG. 35. ブレーカをエージングデバイスの直列接続部分に挿入した例を示す図。The figure which shows the example which inserted the breaker in the serial connection part of an aging device. ノーマリオフのエージングデバイスを用いたもので、複数のエージングデバイスの並列接続とトリミング回路との関係を示す図。The figure which uses the normally-off aging device and shows the relationship between the parallel connection of a plurality of aging devices and the trimming circuit. 図３８の変形であり、エージングデバイスをトリミング回路の右側に配置した例を示す図。FIG. 39 shows a modification of FIG. 38 and shows an example in which an aging device is arranged on the right side of the trimming circuit. 直列接続されるエージングデバイス，ブレーカ，演算回路の位置を各行で代えた例を示す図。The figure which shows the example which replaced the position of the aging device connected in series, a breaker, and an arithmetic circuit in each line. 図３３と図３９を組み合わせた例を示す図。The figure which shows the example which combined FIG. 33 and FIG. 第１０の実施形態に係わるトリミング付き寿命制御回路を示す概略構成図。The schematic block diagram which shows the lifetime control circuit with a trimming concerning 10th Embodiment.

符号の説明Explanation of symbols

１…ｐ型Ｓｉ基板
２…素子分離絶縁膜（ＳＴＩ：Shallow Trench Isolation）
１０…第１の素子領域（第１の半導体領域）
１１…ソース拡散層
１２…ドレイン拡散層
１５，１６，２５，２６…ビアー電極
２０…第２の素子領域（第２の半導体領域）
２１…ソース拡散層
２２…ドレイン拡散層
２４…拡散層
３０…浮遊ゲート電極
３１…ＳＬコンタクト
３２…ＢＬコンタクト
３３，３４…ＣＧコンタクト
３５…ゲート絶縁膜（熱酸化膜）
３７…ゲート絶縁膜（High-K膜）
４１…ソース線（ＳＬ）
４２…ビット線（ＢＬ）
４３…ワード線（ＷＬ）
５１，２５１…共通ソース
５２，２５２…共通ドレイン
１１０…チップ
１１１…セル
１１２…デコーダ
２００…シリコン基板
２０１…ＳＴＩ膜
２０２…素子間の絶縁膜
２０３…メタル配線
２１０…ノーマリオン型エージングデバイス
２２０…ノーマリオフ型エージングデバイス
３１０，３２０…機能領域
３３０…トリミング回路 DESCRIPTION OF SYMBOLS 1 ... p-type Si substrate 2 ... Element isolation insulating film (STI: Shallow Trench Isolation)
10: First element region (first semiconductor region)
DESCRIPTION OF SYMBOLS 11 ... Source diffusion layer 12 ... Drain diffusion layer 15, 16, 25, 26 ... Via electrode 20 ... 2nd element region (2nd semiconductor region)
DESCRIPTION OF SYMBOLS 21 ... Source diffusion layer 22 ... Drain diffusion layer 24 ... Diffusion layer 30 ... Floating gate electrode 31 ... SL contact 32 ... BL contact 33, 34 ... CG contact 35 ... Gate insulating film (thermal oxide film)
37 ... Gate insulation film (High-K film)
41 ... Source line (SL)
42: Bit line (BL)
43 ... Word line (WL)
51, 251 ... Common source 52, 252 ... Common drain 110 ... Chip 111 ... Cell 112 ... Decoder 200 ... Silicon substrate 201 ... STI film 202 ... Insulating film between elements 203 ... Metal wiring 210 ... Normally-on type aging device 220 ... Normally off Type aging device 310, 320 ... functional area 330 ... trimming circuit

Claims (8)

電荷の蓄積により一定時間オフするエージングデバイスを複数個直列接続した直列回路と、電荷の蓄積により一定時間オンするエージングデバイスを複数個並列接続した並列回路とを、直列に接続して構成される半導体システムであって、前記各エージングデバイスは、
相互に絶縁分離して形成された第１及び第２の半導体領域と、
前記第１及び第２の半導体領域に跨るように前記第１及び第２の半導体領域上に厚さ３ｎｍ以下のゲート絶縁膜を介して形成され、且つ前記第１の半導体領域に対する結合容量が前記第２の半導体領域に対する結合容量よりも大きくなるように形成された浮遊ゲート電極と、
前記第１の半導体領域の表面部に、前記浮遊ゲート電極下のチャネル領域を挟んで形成され、一方が第１の配線に接続され他方が第２の配線に接続された第１のソース・ドレイン層と、
前記第２の半導体領域の表面部に、前記浮遊ゲート電極下のチャネル領域を挟んで形成され、第３の配線に共通接続された第２のソース・ドレイン層と、
を具備したことを特徴とする半導体システム。 A semiconductor composed of a series circuit in which multiple aging devices that are turned off for a certain period of time due to charge accumulation are connected in series, and a parallel circuit in which multiple aging devices that are turned on for a certain period of time due to charge accumulation are connected in parallel. A system wherein each aging device is
First and second semiconductor regions formed to be isolated from each other;
A gate insulating film having a thickness of 3 nm or less is formed on the first and second semiconductor regions so as to straddle the first and second semiconductor regions, and a coupling capacitance to the first semiconductor region is A floating gate electrode formed to be larger than the coupling capacitance to the second semiconductor region;
A first source / drain formed on the surface portion of the first semiconductor region with a channel region under the floating gate electrode interposed therebetween, one connected to the first wiring and the other connected to the second wiring Layers,
A second source / drain layer formed on a surface portion of the second semiconductor region with a channel region under the floating gate electrode interposed therebetween and commonly connected to a third wiring;
A semiconductor system comprising: 電荷の蓄積により一定時間オフするエージングデバイスを複数個直列接続した直列回路と、電荷の蓄積により一定時間オンするエージングデバイスを複数個並列接続した並列回路とを、直列に接続して構成される半導体システムであって、前記各エージングデバイスは、
相互に絶縁分離して形成された第１及び第２の半導体領域と、
前記第１及び第２の半導体領域に跨るように前記第１及び第２の半導体領域上にゲート絶縁膜を介して形成され、且つ前記第１の半導体領域に対する結合容量が前記第２の半導体領域に対する結合容量よりも大きくなるように形成された浮遊ゲート電極と、
前記第１の半導体領域の表面部に、前記浮遊ゲート電極下のチャネル領域を挟んで形成され、一方が第１の配線に接続され他方が第２の配線に接続されたソース・ドレイン層と、
前記浮遊ゲート電極下を含んで前記第２の半導体領域の表面部に形成され、第３の配線に接続された拡散層と、
を具備したことを特徴とする半導体システム。 A semiconductor composed of a series circuit in which multiple aging devices that are turned off for a certain period of time due to charge accumulation are connected in series, and a parallel circuit in which multiple aging devices that are turned on for a certain period of time due to charge accumulation are connected in parallel. A system wherein each aging device is
First and second semiconductor regions formed to be isolated from each other;
A gate insulating film is formed on the first and second semiconductor regions so as to straddle the first and second semiconductor regions, and a coupling capacitance to the first semiconductor region is the second semiconductor region. A floating gate electrode formed to be larger than the coupling capacitance to
A source / drain layer formed on a surface portion of the first semiconductor region with a channel region under the floating gate electrode interposed therebetween, one connected to the first wiring and the other connected to the second wiring;
A diffusion layer formed on a surface portion of the second semiconductor region including under the floating gate electrode and connected to a third wiring;
A semiconductor system comprising: 前記浮遊ゲート電極と前記第１の半導体領域との重なり面積は、前記浮遊ゲート電極と前記第２の半導体領域との重なり面積よりも大きいことを特徴とする請求項１又は２に記載の半導体システム。 3. The semiconductor system according to claim 1, wherein an overlapping area between the floating gate electrode and the first semiconductor region is larger than an overlapping area between the floating gate electrode and the second semiconductor region. . 前記浮遊ゲート電極の形状はＴ字型であり、前記第１の半導体領域側のゲート幅が前記第２の半導体領域側のゲート幅よりも長いことを特徴とする請求項３記載の半導体システム。 4. The semiconductor system according to claim 3 , wherein the shape of the floating gate electrode is T-shaped, and the gate width on the first semiconductor region side is longer than the gate width on the second semiconductor region side. 前記第１の半導体領域側のゲート絶縁膜の誘電率は、前記第２の半導体領域側のゲート絶縁膜の誘電率よりも高いことを特徴とする請求項１又は２に記載の半導体システム。 3. The semiconductor system according to claim 1, wherein a dielectric constant of the gate insulating film on the first semiconductor region side is higher than a dielectric constant of the gate insulating film on the second semiconductor region side. 前記第１及び第２の半導体領域はｐ型であり、前記各拡散層はｎ型であることを特徴とする請求項１〜５の何れかに記載の半導体システム。 6. The semiconductor system according to claim 1 , wherein the first and second semiconductor regions are p-type, and each diffusion layer is n-type. 電荷の蓄積により一定時間オフするエージングデバイスを複数個直列接続した直列回路と、電荷の蓄積により一定時間オンするエージングデバイスを複数個並列接続した並列回路とを、直列に接続して構成される半導体システムであって、前記各エージングデバイスは、
相互に絶縁分離して形成された第１及び第２の半導体領域と、
前記第１及び第２の半導体領域に跨るように前記第１及び第２の半導体領域上に厚さ３ｎｍ以下のゲート絶縁膜を介して形成され、且つ前記第１の半導体領域側のゲート幅が前記第２の半導体領域側のゲート幅よりも長くなるようにＴ字型に形成され、前記第１の半導体領域に対する結合容量を前記第２の半導体領域に対する結合容量よりも大きくした浮遊ゲート電極と、
前記第１の半導体領域の表面部に、前記浮遊ゲート電極下のチャネル領域を挟んで形成され、一方がビット線に接続され他方がソース線に接続された第１のソース・ドレイン層と、
前記第２の半導体領域の表面部に、前記浮遊ゲート電極下のチャネル領域を挟んで形成され、ワード線に共通接続された第２のソース・ドレイン層と、
を具備したことを特徴とする半導体システム。 A semiconductor composed of a series circuit in which multiple aging devices that are turned off for a certain period of time due to charge accumulation are connected in series, and a parallel circuit in which multiple aging devices that are turned on for a certain period of time due to charge accumulation are connected in parallel. A system wherein each aging device is
First and second semiconductor regions formed to be isolated from each other;
A gate insulating film having a thickness of 3 nm or less is formed on the first and second semiconductor regions so as to straddle the first and second semiconductor regions, and the gate width on the first semiconductor region side is A floating gate electrode formed in a T-shape so as to be longer than the gate width on the second semiconductor region side and having a coupling capacitance with respect to the first semiconductor region larger than a coupling capacitance with respect to the second semiconductor region; ,
A first source / drain layer formed on a surface portion of the first semiconductor region with a channel region under the floating gate electrode interposed therebetween, one connected to a bit line and the other connected to a source line;
A second source / drain layer formed on a surface portion of the second semiconductor region with a channel region under the floating gate electrode interposed therebetween and commonly connected to a word line;
A semiconductor system comprising: 前記直列回路に含まれる全てのエージングデバイスがオンするまでの時間が、前記並列回路に含まれる全てのエージングデバイスがオフするまでの時間よりも短いことを特徴とする請求項１，２又は７に記載の半導体システム。 Time until all of the aging device included in the series circuit is turned on, to claim 1, 2 or 7 all of the aging device included in the parallel circuit is being shorter than the time to off The semiconductor system described.

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