JP4431819B2 - Game machine - Google Patents
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Description
【0001】
【発明の属する技術分野】
本発明は遊技機に関する。特に、停電検出回路から出力される停電信号によって制御装置が停電処理を開始するように構成された遊技機に関する。
【0002】
【従来の技術】
パチンコ機等の遊技機では、外部交流電源と接続される電源回路を備える。電源回路は、外部電源から入力する交流電源を直流電源に変換し、遊技機に設けられた各種装置に所定の電力を供給する。このため、停電等によって外部電源から遊技機に供給される電力が遮断されると、電源回路から各種装置への電力供給が遮断され、各種装置の動作が停止することとなる。
近年、この種の遊技機では、停電等によって中断された遊技を再開可能とするため、遊技機に装備された一部の制御装置(例えば、メイン制御装置等)にバックアップ機能が設けられるようになっている。バックアップ機能が設けられた遊技機では、停電を検出するための停電検出回路が設けられる。この停電検出回路は、電源回路の電源電圧が設定電圧以下となると制御装置に停電信号を出力する。停電信号を受信した制御装置は停電処理を開始し、その制御装置のRAMに記憶されている遊技情報を保存する。電源復旧時において制御装置は、停電処理において保存した遊技情報に基づいて、停電等によって中断された処理を再開するようになっている。
なお、バックアップ機能を有する遊技機としては、例えば、特許文献1に記載のものが知られている。
【0003】
【特許文献1】
特開2001−246056号公報
【0004】
【発明が解決しようとする課題】
ところで、上述した遊技機が設置される遊技店には、多数の遊技機や各種電気設備(例えば、大型の空調設備、大型の照明設備等)が設置される。したがって、遊技機と接続される外部電源は、遊技店に設置されるその他多数の遊技機や電気設備等の影響を受け変動することとなる。この外部電源の変動は遊技機の電源回路にも影響し、電源立上げ時の電源電圧のみだれ(電源電圧が振動しながら上昇すること)の原因となる。このため、電源電圧が設定電圧を超えて制御装置が通常の処理を開始した後に再び電源電圧が設定電圧以下となり、停電検出回路から停電信号が出力されてしまうことがある。停電信号が出力されると各制御装置は再び停電処理を開始するため、遊技機は正常に起動されない可能性がある。
【0005】
本発明は上述した実情に鑑みなされたものであり、その目的は、電源立上げ時に電源回路の電源電圧に乱れが生じても、遊技機を正常に立ち上げることができる遊技機を提供することである。
【0006】
本発明者らは、上述した課題を解決するために種々の検討を行い、電源回路の電源電圧が安定してから制御装置の処理を開始させることによって、上述の課題を解決できることを見出した。
この際、制御装置の処理の開始を遅らせるための方法としてハード的に対応することをまず考えた。しかしながら、電源立上げ時の電源電圧の乱れは、遊技店によってそれぞれ異なり、また、遊技店に設置された電気設備の運転状況によっても異なる。例えば、遊技店に設置された空調設備が使用する電力は夏場と冬場で異なり、また、空調設備の運転状況によっても変化する。このため、ハード的に対応するためには、余裕を見て長めに制御装置の処理開始時刻を遅らせる必要が生じる。したがって、遊技店によっては制御装置の処理が必要以上に遅延することとなる。
【0007】
【課題を解決するための課題、手段及び効果】
そこで、上記課題を解決するために創作された本願に係る第1の遊技機は、外部電源と接続される電源回路と、電源回路から供給される電力により動作する制御装置と、電源回路からの電源電圧が設定電圧以下となると制御装置に停電信号を出力する停電検出回路とを備え、前記制御装置は停電信号を受信すると停電処理を開始するよう構成される。
そして、前記制御装置は、(1)電源投入または電源復旧によって電源回路からの電源電圧が予め設定された電圧以上となって当該制御装置がリセットされたときにカウントを開始するカウント手段、(2)カウント手段によりカウントされた数値が設定値となったときに通常処理を開始する手段、(3)カウント手段によりカウントが行われている間に停電信号を受信するとカウント手段のカウント値を初期化する手段、として当該制御装置を機能させるためのプログラムを有していることを特徴とする。
上記遊技機では、電源投入等によって電源電圧が設定電圧以上となると制御装置がリセットされ、カウント手段によるカウントが開始される。そして、カウント手段によるカウント値が設定値となると通常の処理が開始される。すなわち、制御装置がリセットされても直ぐには通常処理が開始されず、設定値だけカウントが行なわれてから通常処理が開始される。したがって、電源電圧が安定してから制御装置による通常処理が開始される。
また、カウントが行なわれている間に電源電圧が乱れて停電信号が出力されると、カウント手段によるカウントが初期化され、再度、カウントが開始される。このため、電源電圧の乱れが収まった後に設定値だけカウントされるため、電源電圧がより安定してから制御装置によって通常処理が開始される。
なお、上述した制御装置の処理は、プログラムによってソフト的に行われるため、設定値の変更を容易に行うことができ、遊技店毎の個別対応が可能となる。
【0008】
また、前記制御装置は、前記設定値を変更する設定値変更手段を備えていることが好ましい。このような構成では、設定値変更手段によって設定値が変更され、適正な設定値とすることができる。
なお、設定値変更手段は、遊技店の店員等によって操作されるスイッチ類(例えば、ダイアルスイッチ等)により構成することができる。あるいは、制御装置によって自動的に設定値を変更する手段として構成することができる。自動的に設定値を変更する場合は、例えば、電源投入時等の電源電圧の時間的変化(例えば、電圧の傾き)から設定値を変更するように構成することができる。
さらに、前記制御装置は、当該制御装置に供給される電力が遮断されたときに前記設定値を記憶保持する手段を、さらに備えていることが好ましい。
このような構成では、設定値変更手段により設定値が変更されたときに、その設定値が電源遮断されている間も保持される。このため、電源遮断後の電源投入または電源復帰時には、変更された設定値でカウントが行われる。
なお、上記の各遊技機においては、前記制御装置がメイン制御装置であることが好ましい。このような構成では、メイン制御装置がカウント手段によりカウントを行っている間に停電信号を受信すると、そのカウント手段によるカウント値が初期化される。したがって、少なくともメイン制御装置は、電源電圧が安定しない限り上記(1)〜(3)の処理を完了しないこととなる(すなわち、通常処理に移行しない。)。このため、メイン制御装置は、カウント手段によって決まる時間に加えて電源電圧が安定するまでの時間だけさらに通常処理の開始が遅くなる。これによって、例えば、メイン制御装置が下位制御装置よりも早く通常処理に移行し、メイン制御装置から下位制御装置にコマンドを出力するときに下位制御装置が通常処理を開始していないことによって、メイン制御装置からのコマンドを下位制御装置が受信できないといった問題の発生を防止することができる。
【0009】
また、上記課題を解決するために創作された本願に係る第2の遊技機は、外部電源と接続される電源回路と、電源回路から供給される電力により動作する複数の制御装置と、電源回路の電源電圧が設定電圧以下となると各制御装置に停電信号を出力する停電検出回路とを備え、各制御装置は停電信号を受信すると停電処理を開始するよう構成される。
各制御装置は、(1)電源投入または電源復旧によって電源回路からの電源電圧が予め設定された電圧以上となって当該制御装置がリセットされたときにカウントを開始するカウント手段、(2)カウント手段によりカウントされた数値が設定値となったときに通常処理を開始する手段、(3)カウント手段によりカウントが行われている間に停電信号を受信するとカウント手段のカウント値を初期化する手段、の少なくとも3つの手段として当該制御装置を機能させるためのプログラムを有する。そして、前記設定値が制御装置毎に個別に設定されていることを特徴とする。
この遊技機でも、上述した本願に係る第1の遊技機と同様の作用効果を奏することができる。さらに、この遊技機では、制御装置毎に設定値が個別に設定されているため、所望の順序で制御装置に通常処理を開始させることができる。このため、制御装置間の同期をとり易くなる。
【0010】
上記第2の遊技機では、前記の複数の制御装置には、遊技機全体を制御するメイン制御装置と、メイン制御装置からのコマンドによって動作するサブ制御装置とを有し、メイン制御装置に設定された設定値が、サブ制御装置に設定された設定値よりも大きいことが好ましい。
このような構成では、サブ制御装置が通常処理を開始した後に、メイン制御装置が通常処理を開始する。したがって、サブ制御装置が通常処理を開始していないためにメイン制御装置からのコマンドをサブ制御装置が受信できない、といった問題の発生を防止することができる。
【0011】
【発明の実施の形態】
上記各請求項に記載の遊技機は、下記に示す形態で好適に実施することができる。
(形態1) 請求項に記載の遊技機はパチンコ機である。このパチンコ機には、上位制御装置としてサブ制御基板が設けられ、下位制御装置として表示制御基板が設けられる。
(形態2) 形態1に記載の遊技機において、サブ制御基板がクリア信号を出力するタイミングは、表示制御基板がクリア信号の状態を確認するタイミングより前となるように構成されている。
(形態3) 形態2に記載の遊技機において、サブ制御基板が電源リセットされてから定常処理に移行するタイミングは、表示制御基板が電源リセットされてから定常処理に移行するタイミングより遅くなるように構成されている。
(形態4) 形態1に記載の遊技機において、サブ制御基板のさらに上位制御装置としてメイン制御基板が設けられる。メイン制御基板は、電源断時に記憶手段(RAM)の情報を保存するバックアップ機能を有し、電源復旧時に保存した情報を用いて電源断時に中断された処理を再開する。
(形態5) 形態4に記載の遊技機において、メイン制御基板が電源リセットされてから定常処理に移行するタイミングは、他の制御基板が電源リセットされてから定常処理に移行するタイミングより遅くなるように構成されている。
【0012】
【実施例】
以下、本発明を具現化した一実施例に係るパチンコ機について図面を参照して説明する。図1は、本実施例に係るパチンコ機の外観を示す正面図である。図1に示すように、パチンコ機には、上皿93、下皿21、ハンドル20、スピーカ28、ランプ34、遊技盤14が設けられている。上皿93は賞球の受け皿であり、下皿21は上皿93が賞球でオーバーフローしたときに賞球を貯留する受け皿である。ハンドル20は、遊技者がパチンコ遊技を行う際に操作する部材である。スピーカ28は遊技状態に応じて効果音等を発生し、ランプ34は遊技状態に応じて点灯する。
【0013】
遊技盤14には、その中央に図柄表示装置15が配設され、その下方には第1種始動口25と大入賞口26が設けられている。
第1種始動口25には、始動口センサ41が設けられている。第1種始動口25にパチンコ球が入賞すると、始動口センサ41がそのパチンコ球を検出し、図柄表示装置15が図柄変動表示を開始する。また、第1種始動口25にパチンコ球が入賞すると、上皿93に賞球が払出される。
大入賞口26には、開閉蓋27と、開閉蓋27を開閉駆動するソレノイド40が備えられている。開閉蓋27は、後述する図柄変動が所定の図柄の組合せで停止すると所定時間(本実施例では、30秒を上限として入賞球を10個検出する期間)開放される(以下、開閉蓋27が開放される状態を大当り状態という)。開閉蓋27が開放されると、大入賞口26にパチンコ球が入賞可能な状態となり、大入賞口26にパチンコ球が入賞すると上皿93に賞球が払出される。また、大入賞口26内には、Vゾーン(図示省略)が設けられ、このVゾーンにはVゾーンセンサ(図示省略)が設けられている。Vゾーンにパチンコ球が入賞すると、Vゾーンセンサがそのパチンコ球を検出し、これに基づいて開閉蓋27が所定回数(最大16回)開放される。
【0014】
図柄表示装置15は、液晶表示器からなる図柄表示器23を有する。図柄表示器23には、3つの特別図柄、すなわち、画面左側に左特別図柄(以下、単に左図柄という)が、画面中央に中特別図柄(以下、単に中図柄という)が、画面右側に右特別図柄(以下、単に右図柄という)が表示される。本実施例においては、左図柄、中図柄、右図柄には0〜9の数字が用いられ、これらの図柄は、上述した第1種始動口25にパチンコ球が入賞すると変動を開始する。変動を開始した特別図柄は、所定時間経過後に左図柄、右図柄、中図柄の順に変動を停止する。変動停止時の図柄の組合せが所定の組合せ(本実施例では、7・7・7等のゾロ目)となると、上述した大入賞口26の開閉蓋27が開放される。
本実施例では、変動停止時の図柄の組合せが奇数のゾロ目(例えば、1・1・1や3・3・3等)で大当りとなった場合、大当りとなる確率の高い高確率状態(いわゆる、確変状態)となる。高確率状態では、大当りとなる確率が高くなると同時に、図柄表示器23に表示される図柄変動は変動時間が短い変動パターンが優先的に選択されるようになる(いわゆる、時間短縮状態)。したがって、高確率状態となると、時間短縮によって図柄表示器23に多くの図柄変動が表示され、かつ、各図柄変動が大当りとなる確率が高くされるため、遊技者にとって有利な遊技状態となる。
【0015】
次に、本実施例のパチンコ機の制御系の構成について説明する。図2は本実施例のパチンコ機の制御系の構成を示すブロック図である。図2に示すように、本実施例のパチンコ機には、メイン制御基板62、サブ制御基板70、表示制御基板78、払出制御基板52および発射制御基板88が設けられる。
【0016】
メイン制御基板62は、パチンコ遊技を統括的に制御する制御装置である。メイン制御基板62には、パチンコ遊技に関る統括的な制御を行うための処理実行手段としてメインCPU64を備える。メインCPU64は、ROM66、RAM68を備える。ROM66には、パチンコ遊技全体に関る遊技制御プログラムや、遊技制御プログラムの実行に必要となる予め設定されたデータが格納されている。RAM68は、随時読み出しおよび書き込みが可能な記憶手段であって、メインCPU64が遊技制御プログラムを実行する際に各種データや入出力信号が格納される。
メイン制御基板62には、その他にも入出力ポートLSI、トランジスタ、各種ロジックIC等から構成される入出力インターフェース回路(図示省略)が設けられる。メインCPU64には、入出力インターフェース回路を介して各種検出器(例えば、始動口センサ41)から出力される検出信号が入力する。また、メインCPU64は、入出力インターフェース回路を介して各種駆動装置(例えば、ソレノイド40)に対して制御出力を行う。また、メイン制御基板62は、サブ制御基板70および払出制御基板52に接続され、これらの制御基板70,52とデータ通信を行う。なお、メイン制御基板62とサブ制御基板70とは、メイン制御基板62からサブ制御基板70への一方向にのみデータ通信(すなわち、コマンド通信)が可能に接続されている。同様に、メイン制御基板62と払出制御基板52とは、メイン制御基板62から払出制御基板52への一方向にのみデータ通信が可能に接続されている。
【0017】
サブ制御基板70は、メイン制御基板62から送信されたコマンドに基づいてランプ34の点灯、点滅等のランプ制御、スピーカ28から効果音を出力する音声制御、メイン制御基板62から送信されたコマンドの受信及び表示制御基板78に対するコマンドの送信を行う制御装置である。サブ制御基板70には、処理実行手段としてサブCPU72が装備される。サブCPU72にも、ROM74、RAM76が設けられる。ROM74には、サブCPU72が上述した各種制御を実行するための制御プログラムや、これら制御プログラムの実行に必要となる予め設定されたデータが格納されている。RAM76は、随時読み出しおよび書き込みが可能な記憶手段であり、サブCPU72が上記制御プログラムを実行する際に各種データや入出力信号が格納される。
サブ制御基板70には、その他にもメイン制御基板62と同様に出力インターフェース回路(図示省略)が設けられる。サブCPU72には、出力インターフェース回路を介してランプ34やスピーカ28が接続されている。また、サブ制御基板70は、メイン制御基板62および表示制御基板78に接続される。なお、サブ制御基板70と表示制御基板78とは、サブ制御基板70から表示制御基板78への一方向にのみデータ通信可能に接続されている。
上記サブCPU72は、メイン制御基板62からのコマンドを受信した場合に、受信したコマンドがランプ制御や音声制御に関するコマンドであるときは、このコマンドに従ってランプ34を点灯駆動すると共にスピーカ28から効果音等を発生させ、一方、受信したコマンドがランプ制御や音声制御に関係しないとき(すなわち、図柄表示器23の表示制御に関するコマンドのとき)は、このコマンドをそのまま表示制御基板78に送信する。
【0018】
表示制御基板78は、サブ制御基板70から送信されたコマンドを受けて図柄表示器23に遊技画像(例えば、特別図柄の図柄変動)を表示する制御装置である。表示制御基板78にも処理実行手段として表示CPU80や、VDP86(ビデオ・ディスプレイ・プロセッサ)が装備される。表示CPU80は、ROM82、RAM84を備える。ROM82には、図柄表示器23に遊技画像を表示するための制御プログラム等が格納されている。RAM84は、随時読み出しおよび書き込みが可能な記憶手段であり、表示CPU80が上記制御プログラムを実行する際に各種データや入出力信号が格納される。VDP86には図柄表示器23が接続される。VDP86は、表示CPU80の制御出力に応じて画像データを生成し、その生成した画像データを図柄表示器23に出力する処理を行う。表示制御基板78には、その他にもメイン制御基板62と同様にインターフェース回路(図示省略)等が設けられる。表示CPU80は、インターフェース回路を介してサブ制御基板70に接続されている。
【0019】
払出制御基板52は、メイン制御基板62から送信されたコマンド(賞球コマンド)に基づいて払出装置90を制御する制御装置である。払出制御基板52は処理実行手段として払出CPU56を備える。払出CPU56も、ROM58、RAM60を備える。ROM58には、メイン制御基板70からの賞球コマンドに基づいて賞球を払い出すための制御プログラム等が格納されている。RAM60は、随時読み出しおよび書き込みが可能な記憶手段であり、払出CPU56が上記制御プログラムを実行する際に各種データや入出力信号が格納される。また、払出制御基板52と発射制御基板88は、メイン制御基板62と同様にそれぞれの基板に設けられたインターフェース回路を介して接続されている。発射制御基板88は、遊技盤14に向けてパチンコ球を発射する発射装置の発射モータを制御する制御装置である。
【0020】
上述した各制御基板52,62,70,78,88や各種装置(図柄表示器23,スピーカ28,ランプ34等)には、電源基板50から電力が供給される。電源基板50は、遊技機に装備された分配基板(具体的には、遊技機に接続されるカードユニットに外部交流電源(AC24V)を分配するための基板)を介して外部交流電源に接続され、外部交流電源から供給される電力を各制御基板や各種装置の作動電圧(+5V,+12V,+34V)に変換し、各制御基板や各種装置に供給する。例えば、各制御基板52,62,70,78のCPU(払出CPU56,メインCPU64,サブCPU72,表示CPU80)には、図2に示すように、払出CPU56→メインCPU64→サブCPU72→表示CPU80の順に電力(+5V)が供給される。
【0021】
なお、停電検出回路54は払出制御基板52に設けられる。停電検出回路54は、外部交流電源からパチンコ機への電力供給が遮断されたことを検出する回路であって、電源基板50で生成される電源電圧(+34V)が設定電圧(本実施例では15V)より低下したときに停電信号を出力(ON)する。すなわち、電源電圧が設定電圧より高いと停電信号はOFFレベルとされ、電源電圧が設定電圧より低下すると停電信号はONレベルとなる。停電検出回路54から出力される停電信号は、上述した各制御基板52,62,70,78のCPU(払出CPU56,メインCPU64,サブCPU72,表示CPU80)に入力するようになっている。詳細には、メインCPU64と払出CPU56には入力ポートを介して停電信号が入力し、一方、サブCPU72と表示CPU80にはINT端子を介して停電信号が入力する。したがって、メインCPU64と払出CPU56はポーリングによって停電信号を監視し、一方、サブCPU72と表示CPU80は、停電信号が入力すると停電信号割込み処理(後述する)を開始するようになっている。
また、メインCPU64と払出CPU56はバックアップ機能を有し、電源遮断中もRAM68とRAM60に格納されている情報をそれぞれ保存し、電源復旧時に中断された処理を再開できるようになっている。一方、サブCPU72と表示CPU80にはバックアップ機能は設けられていない。
なお、バックアップ電源は、電源基板50から供給される+5V電源に接続されて充電される電気二重層コンデンサ(突入電流を抑制する抵抗を内蔵)と、バックアップ時の逆流を防止して電気二重層コンデンサからRAM60,68への供給路に切り換えるショットキーダイオード(順方向電圧が小さい)とから構成される。
【0022】
次に、上述した制御基板52,62,70,78の各CPU56,64,72,80で行われる処理について図面を参照して説明する。まず、メイン制御基板62のメインCPU64で行われる処理について説明する。
【0023】
(1)メイン制御基板
メインCPU64は、電源リセットされると待機処理や復電処理等の非定常処理を行い、この非定常処理が終了すると定常処理に移行する。定常処理に移行すると所定の処理を繰り返し行いながら、サイクルタイムカウンタ(以下、単にCTCという)によるタイマ割込み処理を定期的(本実施例では4ms毎)に行う。まず、図3を参照してメインCPU64の電源リセット時の処理について説明し、次いで、図4を参照してメインCPU64のタイマ割込み処理について説明する。
【0024】
(1−1)メインCPU64の電源リセット時の処理
図3にはメインCPU64の電源リセット時の処理のフローチャートが示されている。図3に示すように、メインCPU64は電源リセットされると、まず、初期化処理を行い(S10)、待機時間カウンタに第1設定値を設定する(S11)。待機時間カウンタは、メインCPU64が電源リセットされてから通常処理(復電処理と定常処理から構成される)に移行するまでの待機時間を規定するタイマである。また、本実施例では、ステップS11の第1設定値は1200msとされ、この値はメインCPU64のROM66に格納されている。
ステップS12に進むと、メインCPU64は、停電検出回路54から出力される停電信号の状態がOFFか否かを判定する。停電信号の状態がOFFでない場合〔ステップS12でNO〕は、ステップS11に戻って、待機時間カウンタに再び第1設定値を設定する。したがって、電源立上げ時等に電源電圧(+34V)が不安定となって停電信号がON−OFFする場合(図12に示す場合)は、電源電圧が安定した状態(停電信号がOFFで維持される状態)となってから所定時間(第1設定値で規定される時間)だけ通常処理への移行が待機される。一方、停電信号の状態がOFFの場合〔ステップS12でYES〕は、待機時間カウンタの値を1減算して(S13)、待機時間カウンタの値が0となったか否かを判定する(S14)。待機時間カウンタの値が0となる場合〔ステップS14でYES〕はステップS15に進み、待機時間カウンタの値が0でない場合〔ステップS14でNO〕はステップS12に戻って、待機時間カウンタのカウントダウンを継続する。
【0025】
ステップS15に進むと、RAMクリアスイッチがONされたか否かを判定する。RAMクリアスイッチは、遊技店の店員等によって操作されるスイッチであり、電源遮断時に保存したメインCPU64のRAM68の情報及び払出CPU56のRAM60の情報を消去するか否かを入力するためのスイッチである。
RAMクリアスイッチが操作されている場合〔ステップS15でYES〕はRAM68の情報をクリアし(S17)、RAMクリアスイッチが操作されていない場合〔ステップS15でNO〕はRAM68に保存されている情報が正常か否かを判定する(S16)。RAM68に保存されている情報が正常か否かは、RAM68のデータを用いて所定の演算をすることで算出されるチェックサム値が正常か否かで判定する。
RAM68の情報が正常でない場合〔ステップS16でNO〕は、RAM68の情報をクリアして(S17)、ステップS18に進む。一方、RAM68の情報が正常の場合〔ステップS16でYES〕はそのままステップS18に進む。ステップS18では、割込み処理の初期設定を行い、割込み処理を許可する。これによって、メインCPU64は、後で詳述するタイマ割込み処理が可能となり、定常処理に移行することとなる。なお、RAM68の情報がクリアされていない場合は、電源断時に保存した情報をRAM68に保持した状態で定常処理に移行するため、電源断時に中断された処理が再開されることとなる。
【0026】
定常処理に移行すると、まず、停電信号がONとなっているか否かを判定する(S19)。停電信号がONとなっていない場合〔ステップS19でNO〕は、非当落乱数更新処理を行う(S20)。非当落乱数とは、パチンコ機が大当たりとなるか否か、確変となるか否かを決めるための乱数以外の乱数を意味し、例えば、リーチ乱数や変動パターン乱数等が相当する。ステップS20で非当落乱数を決めるためのカウンタの値を更新すると、ステップS19に戻って、ステップS19からの処理を繰り返す。
【0027】
一方、停電信号がONとなっている場合〔ステップS19でYES〕は、割込み処理が禁止され(S21)、次いで、チェックサム値が算出されてRAM68に保存され(S22)、RAM68へのアクセスが禁止される(S23)。これによって、停電信号がONとなったとき(すなわち、電源断時)のRAM68の状態が保存されることとなる。RAM68には電源遮断中もバックアップ電源(コンデンサ等)から電力が供給される。このため、RAM68に保存された情報は電源遮断中も保持されることとなる。そして、その後に行われる電源リセット(いわゆる、パワーオンリセット)またはウォッチドッグタイマのタイムアップによって再びステップS10からの処理が開始され、RAM68に保存した情報をもとに電源断時に行われていた処理が再開される。
なお、上述したステップS21からの処理(電源断時処理)に移行するか否かの判定は、停電信号がONか否かの判定を複数回行い、停電信号ONの状態が複数回連続するときにステップS21からの処理に移行するようにしてもよい。
【0028】
(1−2)メインCPU62のタイマ割込み処理
図4にはCTCによるメインCPU64のタイマ割込み処理のフローチャートが示されている。このタイマ割込み処理は、従来公知のパチンコ機における処理と同様の処理であるため、ここでは簡単に説明する。
図4に示すように、タイマ割込み処理が開始されると、メインCPU64は、まず、割込みを禁止する(S24a)。そして、レジスタの情報を退避し(S24b)、次いで、スイッチ入力処理を行う(S25)。スイッチ入力処理は、始動口センサ41等からの検出信号をメインCPU64に取込む処理である。
ステップS26に進むと大当たり乱数等の当落乱数を更新する処理を行い、次いで、払出制御基板52に送信するコマンド(賞球コマンド等)を作成する処理を行い(S27)、特別図柄を変動表示するためのコマンドの作成やソレノイド40を駆動するための駆動データの作成等を行う(S28)。ステップS29に進むと、ステップS27やステップS28で作成されたコマンドや駆動データを払出制御基板52、サブ制御基板70、ソレノイド40に出力する処理を行う(S29)。
ステップS30では、ステップS24で退避したレジスタを復帰させ、次いで、割込みを許可する(S31)。これによって、メインCPU64は図3の定常処理(ステップS19〜S20)に戻ることとなる。
【0029】
(2)払出制御基板
次に、払出制御基板52の払出CPU56で行われる処理について説明する。払出CPU56もメインCPU64と略同様の処理を行う。すなわち、電源リセットされると、まず、待機処理や復電処理等の非定常処理を行い、この非定常処理が終了すると定常処理に移行する。定常処理に移行すると所定の処理を繰り返し行いながら、CTCによるタイマ割込み処理を定期的(メインCPU64と異なり1ms毎)に行う。まず、図5を参照して払出CPU56の電源リセット時の処理について説明し、次いで、図6を参照して払出CPU56のタイマ割込み処理について説明する。
【0030】
(2−1)払出CPU56の電源リセット時の処理
図5には払出CPU56の電源リセット時の処理のフローチャートが示されている。図5に示すように、払出CPU56は電源リセットされると、まず、初期化処理を行い(S32)、待機時間カウンタに第2設定値を設定する(S33)。本実施例では、ステップS33の第2設定値は200msであり、メインCPU64の待機時間よりも短くなっている。この第2設定値は、電源電圧が安定するまでの時間(電源復旧時に停電信号が出力されなくなるまでの時間)を実験的に求め、その求めた時間をもとに設定することが好ましい。なお、本実施例では、仮の値として200msに設定している。
ステップS34に進むと、払出CPU56は、待機時間カウンタの値を1減算して(S34)、待機時間カウンタの値が0となったか否かを判定する(S35)。待機時間カウンタの値が0となる場合〔ステップS35でYES〕はステップS36に進み、待機時間カウンタの値が0でない場合〔ステップS35でNO〕はステップS34に戻って、待機時間カウンタのカウントダウンを継続する。したがって、払出CPU56は、メインCPU64と異なり、電源電圧が不安定で停電信号がON−OFFする場合でも待機時間カウンタのカウントダウンを継続する。
ステップS36に進むと、停電信号がONになっているか否かを判定する(S36)。停電信号がONの場合〔ステップS36でYES〕は停電信号がOFFとなるまで待機し、停電信号がONでない場合〔ステップS36でNO〕はステップS37に進む。すなわち、払出CPU56は、メインCPU64と異なり、電源電圧が不安定な状態でも待機時間カウンタのカウントダウンを継続するため、待機時間カウンタのカウントダウン終了後に停電信号の状態を確認し、停電信号がOFFとなるまで待機するようになっている。
なお、ステップS33〜35の待機処理が開始されるとウォッチドッグタイマが作動し、この待機処理中は払出CPU56によってウォッチドッグタイマがクリアされる。一方、ステップS36の停電予告信号判定処理中は、払出CPU56によってウォッチドッグタイマがクリアされないようになっている。したがって、待機処理が終了してもなお停電予告信号が出力されている場合は、ウォッチドッグタイマのタイムアップによって払出CPU56がリセットされるようになっている。本実施例では、ウォッチドッグタイマのタイムアップ時間を200msに設定しているため、タイムアップによって払出CPU56が再度リセットされて停電予告信号判定処理を完了するためには合計600ms(待機時間200ms+タイムアップ時間200ms+待機時間200ms)を要する。本実施例の待機時間(すなわち、第2設定値)は実験的に求めた時間から設定しているが、このような場合を想定して、メイン制御基板62の待機時間は余裕を持った値(本実施例では1200ms)が設定されている。
【0031】
ステップS37に進むと、RAMクリアスイッチが操作されたか否かを判定し(S37)、RAMクリアスイッチが操作されている場合〔ステップS37でYES〕はRAM60の情報をクリアし(S39)、RAMクリアスイッチが操作されていない場合〔ステップS37でNO〕はRAM60に保存されている情報が正常か否かを判定する(S38)。ステップS38の判定も、メインCPU64のステップS16の判定と同様に行われる。
RAM60の情報が正常でない場合〔ステップS38でNO〕は、RAM60の情報をクリアして(S39)、ステップS40に進む。一方、RAM68の情報が正常の場合〔ステップS38でYES〕はそのままステップS40に進む。ステップS40では、割込み処理の初期設定を行い、割込み処理を許可する。これによって、払出CPU56は定常処理に移行する。なお、RAM60の情報がクリアされていない場合は、メインCPU64と同様、電源断時に中断された処理が再開される。
【0032】
定常処理に移行すると、まず、停電信号がONとなっているか否かを判定する(S41)。停電信号がONとなっていない場合〔ステップS41でNO〕は、タイマ割込み発生フラグがONとなっているか否かを判定する(S42)。タイマ割込み発生フラグは、後述するタイマ割込み処理が行われるとONされるフラグである。タイマ割込み発生フラグがONされていない場合〔ステップS42でNO〕はステップS41に戻ってステップS41からの処理を繰り返し、タイマ割込み発生フラグがONされている場合〔ステップS42でYES〕はステップS43以降の処理に進む。
ステップS43に進むと、まず、タイマ割込み発生フラグをOFFとし、次いで、メイン処理を行う(S44)。ステップS44のメイン処理では、メインCPU64からのコマンドを受信する処理、その受信したコマンドを解析する処理、解析結果に基づいて払出装置90を制御する処理等が行われる。ステップS44のメイン処理が終わると、再びステップS41に戻って、ステップS41からの処理を繰り返す。なお、ステップS43でタイマ割込み発生フラグがOFFされているため、次のタイマ割込み処理が行われない限り、ステップS43以降の処理は行われない。
【0033】
一方、停電信号がONとなっている場合〔ステップS41でYES〕は、払出装置90の払出モータの駆動を停止し(S45)、次いで、割込み処理が禁止される(S46)。そして、チェックサム値が算出されてRAM60に保存され(S47)、RAM60へのアクセスが禁止される(S48)。これによって、停電信号がONとなったとき(すなわち、電源断時)のRAM60の状態が保存される。RAM60には、メイン制御基板62のRAM68と同様に、電源遮断中もバックアップ電源(コンデンサ等)から電力が供給されるため、RAM60に保存された情報は電源遮断中も保持されることとなる。そして、その後に行われる電源リセット(いわゆる、パワーオンリセット)またはウォッチドッグタイマのタイムアップによって再びステップS32からの処理が開始され、RAM60に保存した情報をもとに電源断時に行われていた処理が再開される。
【0034】
(2−2)払出CPU56のタイマ割込み処理
図6にはCTCタイマによる払出CPU56のタイマ割込み処理のフローチャートが示されている。図6に示すように、タイマ割込み処理が開始されると、払出CPU56は、まず、レジスタの情報を退避し(S49)、次いで、タイマ割込み発生フラグをONし(S50)、ステップS49で退避したレジスタを復帰する(S51)。これによって、払出CPU64は図5の定常処理(ステップS41〜S44)に戻ることとなる。
【0035】
(3)サブ制御基板
次に、サブ制御基板70のサブCPU72で行われる処理について説明する。サブCPU72も、メインCPU64や払出CPU56と同様に、電源リセットされると、まず、待機処理や復電処理等の非定常処理を行い、この非定常処理が終了すると定常処理に移行する。定常処理に移行すると、所定の処理を繰り返し行いながらCTCによる割込み処理を定期的に実行する。また、サブCPU72はバックアップ機能を有しないことから、できるだけ早く対応できるように停電信号がONした時の処理(電源断時の処理)がポーリングではなく停電信号による割り込みで行われる。なお、サブ制御基板70の電源断時の処理(停電処理)では、バックアップ機能を有するメイン制御基板62と払出制御基板52が余裕を持ってそれぞれの停電処理(電源断時の処理)を実行できるように、負荷容量を少しでも減らすべくランプ消灯処理等をレジスタの退避処理等と合わせて行っている。(メイン制御基板62と払出制御基板52では、ノイズによる誤動作を避けるためポーリングによって停電信号を検知している。)以下、図7を参照してサブCPU72の電源リセット時の処理について説明し、次いで、図8を参照してサブCPU72のタイマ割込み処理を説明し、最後に、図9を参照してサブCPU72の停電信号割込み処理について説明する。
【0036】
(3−1)サブCPU72の電源リセット時の処理
図7にはサブCPU72の電源リセット時の処理のフローチャートが示されている。図7に示すように、サブCPU72は電源リセットされると、まず、初期化処理を行い(S52)、待機時間カウンタに第3設定値を設定して待機時間カウンタのカウントダウンを開始する(S53)。ステップS53の第3設定値は200msであり、メインCPU64の待機時間よりも短く、払出CPU56の待機時間と同一となっている。
ステップS54に進むと、まず、サブCPU72のRAM76が正常か否かを判定する。RAM76が正常か否かの判定は、チェックサム値を算出することにより行う。
RAM76が正常の場合〔ステップS54でYES〕は、後述する電源断時割込み処理により退避した情報を復帰させ(S55)、表示制御基板78に出力するクリア信号をOFFとする(S56)。一方、RAM76が正常でない場合〔ステップS54でNO〕は、RAM76をクリアし(S57)、表示制御基板78に出力するクリア信号をONとする(S58)。このクリア信号は、表示CPU80のRAM84の情報をクリアするか否かを指令する1ビットの状態信号である。また、ステップS56及びS58は、ステップS53で待機時間カウンタのカウントダウンを開始すると直ちに行うことから、クリア信号の状態設定は電源リセット後直ちに行われる。
【0037】
ステップS59に進むと、待機時間カウンタの値が0となったか否かを判定する(S59)。待機時間カウンタの値が0となる場合〔ステップS59でYES〕はステップS60に進み、待機時間カウンタの値が0でない場合〔ステップS59でNO〕は待機時間カウンタの値が0となるまで待機する。
ステップS60では、停電信号がONになっているか否かを判定する(S60)。停電信号がONの場合〔ステップS60でYES〕は停電信号がOFFとなるまで待機し、停電信号がONでない場合〔ステップS60でNO〕はステップS61に進む。したがって、サブCPU72は、払出CPU56と同様に、待機時間カウンタのカウントダウン終了後に停電信号の状態を確認し、停電信号がOFFであると次の処理に進むこととなる。
【0038】
ステップS61では、再び待機時間カウンタに第4設定値を設定して待機時間カウンタのカウントダウンを開始する。したがって、サブCPU72は、待機時間カウンタのカウントダウンを2回行うことで、後述する表示CPU80や払出CPU56より長く待機するようになっている。なお、本実施例では、ステップS61の第4設定値は200msとされている。
ステップS62では、待機時間カウンタの値が0となったか否かを判定する(S62)。待機時間カウンタの値が0の場合〔ステップS62でYES〕はステップS63に進んで定常処理に移行し、待機時間カウンタの値が0でない場合〔ステップS62でNO〕は待機時間カウンタの値が0となるまで待機する。
【0039】
定常処理に移行すると、まず、タイマ割込み発生フラグがONとなっているか否かを判定する(S63)。タイマ割込み発生フラグは、後述するタイマ割込み処理によってONにされ、ステップS66のメイン処理においてOFFされる。タイマ割込み発生フラグがOFFの場合〔ステップS63でNO〕はタイマ割込み発生フラグがONするまで待機し、タイマ割込み発生フラグがONすると〔ステップS63でYES〕、表示CPU80からの作動中信号(後述する)を受信しているか否かを判定する(S64)。作動中信号を受信していない場合〔ステップS64でNO〕はクリア信号をONとし(ステップS65b)、作動中信号を受信している場合〔ステップS64でYES〕はクリア信号をOFFとして(S65a)、ステップS66のメイン処理に進む。すなわち、表示CPU80から作動中信号が出力されていると、表示CPU80が定常処理に移行していると判定できるため、サブCPU72から出力されているクリア信号をONからOFFとする。なお、サブCPU72は、ステップS63によってタイマ割込み発生フラグがONするまでステップS64の処理を待機する。後述するように本実施例では、2msのタイマを使用してタイマ割込み処理を行い、このタイマ割込み処理が8回行われるとタイマ割込み発生フラグをONし、ステップS64の処理に移行するようになっている。また、ステップS64で判定される作動中信号のサンプリングもタイマ割込み処理において行われる。
ステップS66のメイン処理に移行すると、サブCPU72はメイン制御基板62から送信されたコマンドに基づいて、ランプ34の点灯制御、スピーカ28の音声制御、表示制御基板78へのコマンド送信処理等を行う。ここで、ステップS54でYESの場合(RAM76が正常の場合)は、RAM76は停電信号受信時の状態に復帰されているため、このメイン処理は停電信号受信により中断された状態から再開されることとなる。したがって、ランプ34の点灯・点滅やスピーカ28からの効果音の発生等が継続されることとなる。ステップS66のメイン処理が終わると、再びステップS63に戻って、ステップS63からの処理を繰り返す。
【0040】
(3−3)サブCPU72のタイマ割込み処理
図8にはCTCタイマによるサブCPU72のタイマ割込み処理のフローチャートが示されている。図8に示すように、タイマ割込み処理が開始されると、サブCPU72は、まず、作動中信号を読み込んで記憶(すなわち、作動中信号の状態を記憶)し(S91)、次いで、直近のタイマ割込み発生フラグONからタイマ割込み処理を実行した回数が8回になるか否かを判定する(S92)。タイマ割込み処理の実行回数が8回にならない場合〔S92でNOの場合〕は、そのままタイマ割込み処理を終了する。一方、タイマ割込み処理の実行回数が8回になる場合〔S92でYESの場合〕は、タイマ割込み発生フラグをONして(S93)、タイマ割込み処理を終了する。
上述したことから明らかなように、タイマ割込み処理を8回行う毎にタイマ割込み発生フラグがONされる。本実施例においてサブCPU72のタイマ割込み処理は2ms毎に行われるため、タイマ割込み発生フラグのON(すなわち、図7のステップS64〜S66)は16ms毎に行われる。
【0041】
(3−3)サブCPU72の停電信号割込み処理
図9にはサブCPU72が停電信号を受信したときの処理(停電信号割込み処理)のフローチャートが示されている。図9に示すように、停電信号割込み処理が開始されると、サブCPU72は、まず、RAM76のレジスタの情報を退避し(S67)、次いで、ランプ38を消灯する処理を行う(S68)。次いで、停電信号がONか否かを判定する(S69)。
停電信号がOFFとなっている場合〔ステップS69でNO〕は、ステップS67で退避した情報をRAM76のレジスタに復帰して(S70)、停電信号割込み処理を終了する。一方、停電信号がONとなっている場合〔ステップS69でYES〕は、停電信号がOFFとなるまでステップS69の判定を繰り返す。したがって、▲1▼停電信号がOFFとならない場合(いわゆる、停電信号がONの状態で維持される場合)はステップS69のループ中にサブCPU72の動作電圧以下になることでサブCPU72の動作が停止され、一方、▲2▼停電信号が短時間でOFFとなる場合(すなわち、サブCPU72の動作が停止される前に停電信号がOFFとなる場合)は、停電信号受信によって中断された処理が再開される。
なお、▲3▼停電割込み処理中に停電信号がOFFとならずサブCPU72が動作を停止した場合でも、その後の短時間のうちに電源復旧して電源リセット時のRAM76の情報が正常であれば(すなわち、図7のステップS54でYES)、停電信号で中断した処理が再開される。すなわち、サブCPU72が動作を停止した後で、かつ、RAM76に印可される電圧がRAM76の正常動作電圧以下となる前に電源復旧した場合には、電源リセット時の処理によって停電信号で中断した処理が再開されることとなる。
【0042】
(4)表示制御基板
次に、表示制御基板78の表示CPU80で行われる処理について説明する。表示CPU80は、サブCPU72と同様に、電源リセットされると、まず、待機処理や復電処理等の非定常処理を行い、この非定常処理が終了すると定常処理に移行する。また、表示CPU80は、定常処理中にCTCによる割込み処理を行わず、さらに、停電信号がONした時の処理(電源断時の処理)も停電信号による割り込み処理も行われない。したがって、以下の説明では、表示CPU80の電源リセット時の処理についてのみ説明する。
なお、表示制御基板78に入力される停電信号は、サブCPU72への入力経路とは別に分岐して、図柄表示器23(液晶表示器)のバックライト駆動源のON/OFF回路に直接入力され、バックライト駆動源をOFFにする。これによって、停電時の負荷の低減対策を行っている(表示制御基板78は、後述するようにコマンド受信、表示制御データの出力、DMA転送等の複雑な処理を高速動作処理するため、停電信号によるバックライト駆動源のOFFを直接的に行っている。)。
【0043】
(4−1)表示CPU80の電源リセット時の処理
図10には表示CPU80の電源リセット時の処理のフローチャートが示されている。図10に示すように、表示CPU80は電源リセットされると、まず、初期化処理を行い(S71)、待機時間カウンタに第5設定値を設定して待機時間カウンタのカウントダウンを開始する(S72)。本実施例において、ステップS72の第5設定値は200msとされ、サブCPU72の1回目の待機時間と同一となっている。
待機時間カウンタのカウントダウンを開始すると、まず、表示CPU80のRAM84が正常か否かを判定する(S73)。RAM84が正常の場合〔ステップS73でYES〕は復帰処理フラグをONし(S74)、RAM84が正常でない場合〔ステップS73でNO〕は復帰処理フラグをOFFする(S75)。
【0044】
RAM84の異常判定が終了すると、待機時間カウンタの値が0となったか否かを判定する(S76)。待機時間カウンタの値が0となる場合〔ステップS76でYES〕はステップS77に進み、待機時間カウンタの値が0でない場合〔ステップS76でNO〕は待機時間カウンタの値が0となるまで待機する。
待機処理が終了すると、停電信号がONになっているか否かを判定する(S77)。停電信号がONの場合〔ステップS77でYES〕は停電信号がOFFとなるまで待機し、停電信号がONでない場合〔ステップS77でNO〕はステップS78に進む。したがって、表示CPU80は、サブCPU72と異なり待機時間カウンタの2回目のカウントダウンを行わず、サブCPU72より早いタイミングで通常処理に移行することとなる。
【0045】
停電信号がOFFとなると、復帰処理フラグがOFFとなっているか否かを判定する(S78)。復帰処理フラグがOFFの場合〔ステップS78でYES〕はステップS81に進み、復帰処理フラグがONの場合〔ステップS78でNO〕は、さらに、サブCPU72からのクリア信号がONとなっているか否かを判定する(S79)。クリア信号がOFFの場合〔ステップS79でNO〕はそのままステップS81に進み、クリア信号がONの場合〔ステップS79でYES〕は復帰処理フラグをOFFとして(S80)、ステップS81に進む。
ステップS81では、復帰処理フラグがOFFか否かを判定する(S81)。復帰処理フラグがOFFの場合〔ステップS81でYES〕はRAM84をクリアし(S82)、復帰処理フラグがONの場合〔ステップS81でNO〕はRAM84をクリアすることなくステップS84の定常処理へ移行する。
したがって、表示CPU80は、電源リセット時においてRAM84の情報が正常で、かつ、サブCPU72からのクリア信号を受信していないとき(すなわち、サブCPU72のRAM76が正常のとき)に限り、表示CPU80は停電により中断された処理を正常と判断したRAM84の情報を使って再開することとなる。したがって、図柄表示器23には停電によって中断された画像が再び表示されることとなる。
【0046】
ステップS84の定常処理について図11を参照して説明する。図11にはステップS84の定常処理のフローチャートが示されている。図11に示すように、表示CPU80は、まず、VDP86がDMA転送中か否かを判定する(S85)。具体的には、VDP86から出力されるVブランク信号に基づいて設定されるDMA転送中フラグから判定する。VDP86がDMA転送中の場合、すなわち、DMA転送中フラグがONの場合〔ステップS85でYES〕はDMA転送が終了するまで待機し、DMA転送が終了している場合、すなわち、DMA転送中フラグがOFFの場合〔ステップS85でNO〕はステップS86に進む。すなわち、VDP86は、所定の周期毎(本実施例では16ms毎)にDMA転送を行う。VDP86がDMA転送を行っている間は、VDP86へのアクセス等が禁止されるため、表示CPU80はVDP86のDMA転送が終了するまで待機する。
ステップS86では、一旦、DMA転送中フラグをONする。次いで、表示CPU80は、ウォッチドッグクリア信号をONとする(S87)。ウォッチドッグクリア信号は、表示制御基板70に設けられたウォッチドッグタイマ(図2においては図示省略)をクリアするための信号である。
次いで、表示CPU80はメイン処理を行う(S88)。メイン処理において表示CPU80は、サブ制御基板70から送信されたコマンドを割込み処理(図示しない)にて受信したコマンドに基づいてVDP86に表示制御データを出力する処理等を行う。
メイン処理が終わると、RAM84のチェックサム値を算出し(S89)、次いで、ウォッチドッグクリア信号をOFFとする(S90)。ウォッチドッグクリア信号をOFFすると、ステップS85に戻って次の周期のDMA転送が終了するまで待機する。
【0047】
したがって、表示CPU80の定常処理は所定周期(本実施例では16ms)で繰り返し行われ、VDP86によるDMA転送の残りの期間でステップS86からS90までの処理を行う。
また、表示CPU80が定常処理を1回行うと、ステップS87でONされたウォッチドッグクリア信号がステップS90でOFFされるため、表示CPU80からウォッチドッグクリア信号(1パルス)が出力される。ウォッチドッグクリア信号(1パルス)が出力されると、ウォッチドッグタイマがリセットされる。このため、表示CPU80が正常に定常処理を行っている限りウォッチドッグクリア信号が途切れることなく出力され、表示CPU80がウォッチドッグタイマによってリセットされることはない。
なお、表示CPU80から出力されるウォッチドッグクリア信号は、表示制御基板78に別途設けられた作動中信号出力回路(本実施例では、フリップ・フロップにより構成)に入力する。作動中信号出力回路は、入力するウォッチドッグクリア信号をカウントし、ウォッチドッグクリア信号が入力する毎に出力する信号(すなわち作動中信号)をON−OFFする。したがって、表示制御基板78からサブ制御基板70に出力される作動中信号の出力は、表示CPU80で定常処理が開始されると開始される。また、出力される作動中信号は、表示CPU80の定常処理の周期に合わせてON−OFFされる(すなわち、定常処理が2周期行われる毎に作動中信号が1パルス出力される)。
このように、本実施例では、ウォッチドッグタイマをリセットするためのクリア信号をもとに作動中信号を作成することによって複雑なプログラム(作動中信号の作成のためのプログラム)を必要とせず、高速動作処理を行う表示CPU80の負担が増加することが防止される。また、このクリア信号を契機に作動中信号のON−OFFを切替えるようにしたので、作動中信号の周期を略一定とすることができる。このため、表示CPU80が異常なく制御を行っていれば、サブCPU72による作動中信号のサンプリング結果の判定も毎回同一の結果を得ることができる。したがって、例えば、表示CPU80のシステムクロックが異常でプログラム周期に異常が発生した場合には作動中信号が正しい周期で出力されなくなり、サブCPU72はこのような異常を検出することができる。
【0048】
上述したことから明らかなように本実施例のパチンコ機では、各制御基板52,62,70,78(すなわち、CPU56,64,72,80)が電源リセットされてから通常処理に移行するタイミングは、各制御基板52,62,70,78の待機時間カウンタに設定される設定値によって決定されている。各制御基板52,62,70,78の通常処理移行タイミングの関係について、図12に示すタイミングチャートを参照して説明する。図12には電源投入時において外部電源から遊技機に供給される交流電源の波形と、電源電圧(+34V)の電圧波形と、停電検出回路から出力される停電信号の波形と、各制御基板52,62,70,78が通常処理を開始するタイミングを示すタイミングチャートである。なお、各制御基板52,62,70,78の電源リセットされるタイミングは各制御基板52,62,70,78に設けられたリセットICのバラツキ等によって誤差(0〜180ms程度)が生じる。しかしながら、図12では説明の簡略化のため各制御基板52,62,70,78が同時に電源リセットされるものとする。
【0049】
図12に示すように、パチンコ機への電源スイッチがONされると、外部電源ACからパチンコ機への電力供給が開始される(図12の▲1▼)。外部電源ACからの電力供給が開始されると、パチンコ機の電源電圧DCも徐々に上昇する。そして、電源電圧DCが各制御基板52,62,70,78のリセット電圧となると、各制御基板52,62,70,78は電源リセットされ、電源リセット時の処理(まずは、待機処理)を開始する(図12の▲2▼)。
電源電圧DCは、各制御基板52,62,70,78が電源リセットされた後も上昇を続ける。この際、電源電圧DCは、外部電源AC等の影響を受け、変動しながら上昇する。そして、電源電圧DCが停電検出回路54の設定電圧(本実施例では15V)を超えると、停電検出回路54から出力される停電信号はOFF(HIGHレベル)となる(図12の▲3▼)。なお、停電検出回路54から出力される停電信号は、電源電圧DCの変動に伴ってON―OFFされる。
そして、各制御基板52,62,70,78が待機処理を終了するときには電源電圧DCも安定した状態となり、各制御基板52,62,70,78は電源電圧DCが安定した状態で通常処理に移行する。すなわち、表示制御基板78は第5設定値で規定される時間T1(200ms)だけ待機してから通常処理に移行し、サブ制御基板70は第3設定値と第4設定値で規定される時間T2(400ms)だけ待機してから通常処理に移行し、払出制御基板52は第2設定値で規定される時間T3(200ms)だけ待機してから通常処理に移行する。一方、メイン制御基板62は、待機時間カウンタのカウント中に停電信号がONとされると待機時間カウンタが初期化(リセット)されるため、停電信号がOFFで維持されるようになってから第1設定値で規定される時間T4(1200ms)だけ待機してから通常処理に移行する。
上述の説明から明らかなように、メイン制御基板62が通常処理に移行するタイミングは、その他の制御基板52,70,78が通常処理に移行するタイミングより遅くなるように構成されている。また、サブ制御基板70が通常処理に移行するタイミングは、サブ制御基板70の下位制御装置である表示制御基板78が通常処理に移行するタイミングより遅くなるように構成されている。したがって、電源立上げ時に電源電圧DCが不安定となっても、上位制御装置の方が下位制御装置より遅く通常処理に移行することとなる。このため、上位制御装置から下位制御装置にコマンドを送信するときは、下位制御装置は確実に通常処理に移行していることとなる。
【0050】
また、本実施例のパチンコ機では、サブ制御基板70と表示制御基板78にはバックアップ機能が設けられないが、所定条件下で停電等によって中断された処理を再開する。すなわち、サブ制御基板70は、電源投入時又は電源復旧時においてRAM76の情報が正常であるときは、その情報を用いて中断された処理を再開する。表示制御基板78も、電源投入時又は電源復旧時においてRAM84の情報が正常で、かつ、サブ制御基板70が中断された処理を再開するときは、その情報を用いて中断された処理を再開する。これによって、停電等によって中断された画像(例えば、図柄変動)の続きが図柄表示器23に表示されることとなる。
ここで、表示制御基板78は、サブ制御基板70が中断された処理を再開するか否かによってその後の処理が異なるため、サブ制御基板70が中断された処理を再開するか否かを知る必要がある。このため、サブ制御基板70は、RAM76に保存した情報が異常な場合(中断された処理を再開しない場合)は、表示制御基板78にクリア信号(1ビットの状態信号)を出力する。また、サブ制御基板70から出力されるクリア信号は、表示制御基板78が定常処理を開始した後はOFFする必要がある。このため、表示制御基板78は、定常処理に移行するとサブ制御基板70に作動中信号を出力するようになっている。以下、サブ制御基板70から出力されるクリア信号と表示制御基板78から出力される作動中信号の出力タイミングの関係について説明する。
【0051】
図13は、サブ制御基板70から出力されるクリア信号と、表示制御基板78から出力される作動中信号の出力タイミングを示すタイミングチャートである。なお、図13では、サブ制御基板70の電源リセット時(図13の▲1▼)から表示制御基板78の電源リセット時(図13の▲2▼)までの時間をt4で表し、リセットICのバラツキ等によって表示制御基板78の電源リセット時がサブ制御基板70の電源リセット時より遅れる場合を示している。
既に説明したようにサブ制御基板70は、電源リセットされると直ちにRAM76の異常判定を行い、クリア信号をON又はOFFとする。このため、図13に示すように、サブ制御基板70から出力されるクリア信号は、電源リセットされたタイミングと略同時にON又はOFFされる(▲1▼のタイミング)。すなわち、RAM76が正常なときはクリア信号をOFFし、RAM76が異常なときはクリア信号をONする。クリア信号をON又はOFFすると、サブ制御基板70は待機時間カウンタを用いて待機処理を2回行う。したがって、サブ制御基板70が通常処理に移行するタイミングは、電源リセットされてから時間t1,t2が経過した▲4▼のタイミングとなる。
【0052】
一方、表示制御基板78はサブ制御基板70が電源リセットされてから時間t4だけ経過したときに電源リセットされ(▲2▼のタイミング)、次いで、時間t3だけ待機して通常処理を開始する(▲3▼のタイミング)。
ここで、時間t4はリセットICのバラツキ等によって生じる誤差であり、本実施例では0〜180msを想定している。したがって、表示制御基板78の電源リセットが最も遅れたときでも(t4=180ms)、表示制御基板78が通常処理を開始するタイミングは、サブ制御基板70が電源リセットされてから380msとなる。このため、表示制御基板78は、サブ制御基板70が通常処理に移行するタイミングより早いタイミングで通常処理に移行することとなる。
【0053】
表示制御基板78は、通常処理に移行すると、まず、サブ制御基板70からのクリア信号の状態を確認し(図10のステップS79)、RAM84の情報をクリアするか否かを決定する。サブ制御基板70は、電源リセット後直ちにクリア信号をON又はOFFするため、表示制御基板78がクリア信号の状態を確認するタイミング(▲3▼のタイミング)より前にサブ制御基板70によるクリア信号をON又はOFFする処理は行われることとなる。
また、表示制御基板78が通常処理に移行して定常処理を繰り返し行うと、1サイクル毎にウォッチドッグクリア信号(1パルス)を出力する。ウォッチドッグクリア信号が出力されると、このウォッチドッグクリア信号に併せて作動中信号がサブ制御基板70に出力される。すなわち、ウォッチドッグクリア信号が2パルス出力される間に、作動中信号は1パルスだけ出力される。
サブ制御基板70は、通常処理に移行すると、表示制御基板78から出力される作動中信号を所定の時間間隔(2ms)でサンプリングし、作動中信号が1パルス分だけ入力したか否かを確認する。そして、作動中信号を1パルス分だけ入力したことを確認すると、クリア信号をONからOFFに切替える。
【0054】
上述の説明から明らかなように本実施例のパチンコ機では、各制御基板52,62,70,78に待機時間を設けることで、電源電圧が安定してから各制御基板52,62,70,78に通常処理を開始させることができる。このため、電源電圧に乱れが生じても正常にパチンコ機を立ち上げることができる。
また、各制御基板52,62,70,78の待機時間は、各制御基板52,62,70,78の待機時間カウンタに設定する設定値によって容易に変更することができる。したがって、各制御基板52,62,70,78の設定値を変更することによって、遊技店毎に最適な待機時間に調整することができる。
【0055】
以上、本発明の好適ないくつかの実施例について詳細に説明したが、本発明は上述した例に限られることなく、当業者の知識に基づいて種々の変更、改良を施した形態で実施することができる。例えば、下記に示す形態で実施することもできる。
【0056】
(1)上述した実施例においては、各制御基板の設定値が変更不能とされたが、本発明はこのような形態に限られず、制御装置の設定値を変更可能に構成することもできる。例えば、遊技機の裏側等にダイヤル式のスイッチを設け、このスイッチを操作することによって設定値を変更可能とするようにしてもよい。また、設定値には最小値と最大値が予め設定されており、最小値と最大値の範囲内で自由に変更できるようにしてもよい。複数の制御装置がある場合、この最小値と最大値は制御装置毎に異なるように設定することができる。
あるいは、設定値を自動的に変更するプログラムを制御装置に装備するようにしてもよい。例えば、停電信号を監視することで電源リセットから電源電圧が安定するまでの時間を計測し、その計測された時間に基づいて設定値を自動的に変更するようなプログラムを制御装置に予め組み込む。この場合、計測された時間が設定された待機時間より短いときは設定値が小さくされ、計測された時間が設定された待機時間より長いときは設定値が大きくされる。したがって、設定値が計測時間に応じて自動的に調整され、遊技店毎に最適な待機時間に変更されることとなる。上述した時間の計測は設定値を超えた時点から行うようにしてもよい(すなわち、最初の設定値には最小値が設定されており、計測結果に応じて設定値が増加する。)。
また、設定値を変更する手段を備える場合は、電源遮断時においても情報を保持することができる記憶媒体(例えば、本実施例のメイン制御基板62のRAM68のように停電時に情報が保存されるRAM、あるいは、不揮発性の記憶媒体(EEPROM等))を設け、その記憶媒体に設定値を格納することが好ましい。このような構成によると、遊技店等において営業終了により電源OFFされても、次の営業開始時まで変更された設定値を保持することができる。
なお、上述した設定値を自動的に変更する方法においては、時間の計測を設定値を超えた時点から行うようにした場合に、電源電圧が安定するまでの時間が設定値を越えないとき(すなわち、時間の計測が行われないとき)は、設定値から予め定めた値を減算するようにしてもよい。仮に、減算した値が不適切な場合(すなわち、大きすぎる場合)は、その後の電源投入時等において上述した増加処理(設定値に計測した時間を加算する処理)が行われ、これによって設定値が最適化されることとなる。
【0057】
(2)上述した実施例においては、メイン制御基板のみが停電信号を受信すると待機時間カウンタを初期化するようにしていたが、本発明はこのような形態に限られず、その他の制御基板においても停電信号を受信したときに待機時間カウンタを初期化するようにしてもよい。このような構成によると、各制御基板の立ち上げ順序を厳格に制御することができる。
【0058】
(3)上述した実施例は、本発明をパチンコ機に適用した例であったが、本発明は、パチンコ機以外の種々の遊技機(例えば、アレンジボール,雀球遊技機,スロットマシン等)に適用することができる。特に、電源立上げ時に電源回路の電源電圧に乱れが生じる遊技機において、本発明は有効に機能する。
【0059】
また、本明細書または図面に説明した技術要素は、単独であるいは各種の組み合わせによって技術的有用性を発揮するものであり、出願時請求項記載の組み合わせに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
【図面の簡単な説明】
【図1】 本実施例に係るパチンコ機の正面図
【図2】 図1に示すパチンコ機の制御系の構成を示すブロック図
【図3】 メイン制御基板の電源リセット時の処理を示すフローチャート
【図4】 メイン制御基板のタイマ割込み処理を示すフローチャート
【図5】 払出制御基板の電源リセット時の処理を示すフローチャート
【図6】 払出制御基板のタイマ割込み処理を示すフローチャート
【図7】 サブ制御基板の電源リセット時の処理を示すフローチャート
【図8】 サブ制御基板のタイマ割込み処理を示すフローチャート
【図9】 サブ制御基板の停電信号割込み処理を示すフローチャート
【図10】 表示制御基板の電源リセット時の処理を示すフローチャート
【図11】 表示制御基板の定常処理を示すフローチャート
【図12】 電源投入時において遊技機に供給される交流電源の波形と、+34V電源電圧の電圧波形と、停電検出回路から出力される停電信号の波形と、各制御基板の通常処理開始タイミングを示すタイミングチャート
【図13】 サブ制御基板から出力されるクリア信号と、表示制御基板から出力される作動中信号の出力タイミングを示すタイミングチャート
【符号の説明】
14・・遊技盤
15・・図柄表示装置
23・・図柄表示器
25・・始動入賞口
26・・大入賞口
50・・電源基板
52・・払出制御基板
54・・停電検出回路
62・・メイン制御基板
70・・サブ制御基板
78・・表示制御基板[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a gaming machine. In particular, the present invention relates to a gaming machine configured such that a control device starts a power failure process by a power failure signal output from a power failure detection circuit.
[0002]
[Prior art]
A gaming machine such as a pachinko machine includes a power supply circuit connected to an external AC power supply. The power circuit converts AC power input from an external power source into DC power, and supplies predetermined power to various devices provided in the gaming machine. For this reason, when the power supplied to the gaming machine from the external power source is interrupted due to a power failure or the like, the power supply from the power supply circuit to the various devices is interrupted, and the operations of the various devices are stopped.
In recent years, in this type of gaming machine, in order to be able to resume a game interrupted by a power failure or the like, a backup function is provided in some control devices (for example, a main control device) equipped in the gaming machine. It has become. A gaming machine provided with a backup function is provided with a power failure detection circuit for detecting a power failure. This power failure detection circuit outputs a power failure signal to the control device when the power supply voltage of the power supply circuit becomes lower than the set voltage. The control device that has received the power failure signal starts power failure processing and saves the game information stored in the RAM of the control device. At the time of power recovery, the control device resumes the processing interrupted by the power failure or the like based on the game information stored in the power failure processing.
As a gaming machine having a backup function, for example, the one described in Patent Document 1 is known.
[0003]
[Patent Document 1]
JP 2001-246056 A
[0004]
[Problems to be solved by the invention]
By the way, a large number of gaming machines and various electric facilities (for example, a large air-conditioning facility, a large lighting facility, etc.) are installed in the game store where the above-described gaming machine is installed. Therefore, the external power supply connected to the gaming machine fluctuates due to the influence of many other gaming machines and electrical equipment installed in the gaming store. This fluctuation of the external power supply also affects the power supply circuit of the gaming machine, causing only the power supply voltage when the power supply is turned on (the power supply voltage rises while oscillating). For this reason, after a power supply voltage exceeds a setting voltage and a control apparatus starts a normal process, a power supply voltage becomes below a setting voltage again, and a power failure signal may be output from a power failure detection circuit. When the power failure signal is output, each control device starts power failure processing again, so that the gaming machine may not be started normally.
[0005]
The present invention has been made in view of the above-described circumstances, and an object thereof is to provide a gaming machine capable of starting up a gaming machine normally even when a disturbance occurs in the power supply voltage of a power supply circuit when the power supply is turned on. It is.
[0006]
The inventors of the present invention have made various studies in order to solve the above-described problem, and have found that the above-described problem can be solved by starting the processing of the control device after the power supply voltage of the power supply circuit is stabilized.
At this time, it was first considered to deal with hardware as a method for delaying the start of processing of the control device. However, the disturbance of the power supply voltage at the time of starting up the power varies depending on the game store, and also varies depending on the operation status of the electrical equipment installed in the game store. For example, the electric power used by the air conditioning equipment installed in an amusement store differs between summer and winter, and also changes depending on the operating status of the air conditioning equipment. For this reason, in order to cope with hardware, it is necessary to delay the processing start time of the control device for a long time with a margin. Therefore, depending on the game store, the processing of the control device will be delayed more than necessary.
[0007]
[Problems, means and effects for solving the problems]
Accordingly, a first gaming machine according to the present application created to solve the above problems includes a power supply circuit connected to an external power supply, a control device that operates with power supplied from the power supply circuit, and a power supply circuit. A power failure detection circuit that outputs a power failure signal to the control device when the power supply voltage is equal to or lower than a set voltage, and the control device is configured to start a power failure process upon receiving the power failure signal.
The control device includes (1) counting means for starting counting when the power supply voltage from the power supply circuit becomes equal to or higher than a preset voltage due to power-on or power-up, and the control device is reset. ) Means for starting normal processing when the numerical value counted by the counting means reaches the set value. (3) Initializing the count value of the counting means when a power failure signal is received while counting is being performed by the counting means. And a program for causing the control device to function.
In the above gaming machine, when the power supply voltage becomes equal to or higher than the set voltage due to power-on or the like, the control device is reset and counting by the counting means is started. Then, when the count value by the counting means reaches the set value, normal processing is started. That is, even if the control device is reset, normal processing is not started immediately, and normal processing is started after the set value is counted. Therefore, normal processing by the control device is started after the power supply voltage is stabilized.
Further, if the power supply voltage is disturbed and a power failure signal is output while counting is being performed, the counting by the counting means is initialized and counting is started again. For this reason, since only the set value is counted after the disturbance of the power supply voltage is settled, normal processing is started by the control device after the power supply voltage becomes more stable.
In addition, since the process of the control apparatus mentioned above is performed by software by a program, a setting value can be changed easily and individual correspondence for every game store is attained.
[0008]
Moreover, it is preferable that the said control apparatus is provided with the setting value change means to change the said setting value. In such a configuration, the set value is changed by the set value changing means, and an appropriate set value can be obtained.
The set value changing means can be configured by switches (for example, a dial switch) operated by a store clerk or the like of an amusement store. Or it can comprise as a means to change a setting value automatically by a control apparatus. When the set value is automatically changed, for example, the set value can be changed from a temporal change (for example, a voltage gradient) of the power supply voltage when the power is turned on.
Furthermore, it is preferable that the control device further includes means for storing and holding the set value when power supplied to the control device is interrupted.
In such a configuration, when the set value is changed by the set value changing means, the set value is retained even while the power is shut off. For this reason, when the power is turned on or the power is restored after the power is turned off, counting is performed with the changed set value.
In each of the above gaming machines, the control device is preferably a main control device. In such a configuration, when a power failure signal is received while the main control device is counting by the counting means, the count value by the counting means is initialized. Therefore, at least the main control device does not complete the processes (1) to (3) unless the power supply voltage is stabilized (that is, does not shift to the normal process). For this reason, the main control device further delays the start of normal processing by the time until the power supply voltage stabilizes in addition to the time determined by the counting means. Thus, for example, the main control device shifts to normal processing earlier than the lower control device, and the main control device does not start normal processing when the main control device outputs a command to the lower control device. It is possible to prevent the problem that the lower control device cannot receive the command from the control device.
[0009]
Further, the second gaming machine according to the present application created to solve the above problems includes a power supply circuit connected to an external power supply, a plurality of control devices that operate by power supplied from the power supply circuit, and a power supply circuit. And a power failure detection circuit that outputs a power failure signal to each control device when the power supply voltage is lower than a set voltage, and each control device is configured to start power failure processing upon receipt of the power failure signal.
Each control device includes (1) counting means for starting counting when the power supply voltage from the power supply circuit becomes equal to or higher than a preset voltage by power-on or power-up, and the control device is reset. (2) Counting Means for starting normal processing when the numerical value counted by the means reaches a set value; (3) means for initializing the count value of the counting means when a power failure signal is received while counting is being performed by the counting means. And a program for causing the control device to function as at least three means. And the said setting value is set individually for every control apparatus, It is characterized by the above-mentioned.
This gaming machine can achieve the same operational effects as those of the first gaming machine according to the present application described above. Furthermore, in this gaming machine, since the setting values are individually set for each control device, the control device can start normal processing in a desired order. For this reason, it becomes easy to synchronize between the control devices.
[0010]
In the second gaming machine, the plurality of control devices include a main control device that controls the entire gaming machine and a sub control device that operates according to a command from the main control device, and is set in the main control device. It is preferable that the set value set is larger than the set value set in the sub-control device.
In such a configuration, after the sub control device starts normal processing, the main control device starts normal processing. Therefore, it is possible to prevent the occurrence of a problem that the sub control device cannot receive a command from the main control device because the sub control device has not started normal processing.
[0011]
DETAILED DESCRIPTION OF THE INVENTION
The gaming machines described in the above claims can be suitably implemented in the forms shown below.
(Form 1) The gaming machine described in the claims is a pachinko machine. This pachinko machine is provided with a sub-control board as a higher-level control device and a display control board as a lower-level control device.
(Mode 2) In the gaming machine described in mode 1, the timing at which the sub control board outputs the clear signal is configured to be before the timing at which the display control board checks the state of the clear signal.
(Mode 3) In the gaming machine according to mode 2, the timing for shifting to the steady process after the power reset of the sub control board is delayed from the timing for shifting to the steady process after the power reset of the display control board. It is configured.
(Mode 4) In the gaming machine according to mode 1, a main control board is provided as a higher-level control device of the sub control board. The main control board has a backup function for storing information in the storage means (RAM) when the power is turned off, and resumes the processing suspended when the power is turned off using the information saved when the power is restored.
(Embodiment 5) In the gaming machine described in Embodiment 4, the timing at which the main control board is shifted to the steady process after the power reset of the main control board is delayed from the timing at which the shift to the steady process is performed after the other control boards are reset. It is configured.
[0012]
【Example】
Hereinafter, a pachinko machine according to an embodiment of the present invention will be described with reference to the drawings. FIG. 1 is a front view showing an appearance of a pachinko machine according to the present embodiment. As shown in FIG. 1, the pachinko machine is provided with an
[0013]
The
The first
The special winning
[0014]
The
In the present embodiment, when the combination of symbols at the time of fluctuation stop becomes a big hit with an odd number of eyes (for example, 1 · 1 · 1, 3 · 3 · 3, etc.), a high probability state with a high probability of making a big hit ( So-called probabilistic state). In the high probability state, the probability of winning a big hit increases, and at the same time, a variation pattern with a short variation time is preferentially selected for the symbol variation displayed on the symbol display 23 (so-called time shortening state). Therefore, when a high probability state is entered, a lot of symbol variations are displayed on the
[0015]
Next, the configuration of the control system of the pachinko machine of the present embodiment will be described. FIG. 2 is a block diagram showing the configuration of the control system of the pachinko machine of the present embodiment. As shown in FIG. 2, the pachinko machine of this embodiment is provided with a
[0016]
The
In addition, the
[0017]
The
In addition to the
When the
[0018]
The
[0019]
The
[0020]
Power is supplied from the
[0021]
The power
Further, the main CPU 64 and the
The backup power supply includes an electric double layer capacitor (with a built-in resistor that suppresses inrush current) connected to the + 5V power source supplied from the
[0022]
Next, processing performed by the
[0023]
(1) Main control board
When the power is reset, the main CPU 64 performs non-steady processing such as standby processing and power recovery processing, and when this non-steady processing ends, the main CPU 64 proceeds to steady processing. When the process shifts to a steady process, a timer interrupt process by a cycle time counter (hereinafter simply referred to as CTC) is performed periodically (every 4 ms in this embodiment) while repeatedly performing a predetermined process. First, the process at the time of power reset of the main CPU 64 will be described with reference to FIG. 3, and then the timer interrupt process of the main CPU 64 will be described with reference to FIG.
[0024]
(1-1) Processing at the time of power reset of the main CPU 64
FIG. 3 shows a flowchart of processing when the power of the main CPU 64 is reset. As shown in FIG. 3, when the power is reset, the main CPU 64 first performs an initialization process (S10), and sets a first set value in a standby time counter (S11). The standby time counter is a timer that defines a standby time from when the power of the main CPU 64 is reset to when the main CPU 64 shifts to normal processing (consisting of power recovery processing and steady processing). In this embodiment, the first set value in step S11 is 1200 ms, and this value is stored in the ROM 66 of the main CPU 64.
In step S12, the main CPU 64 determines whether or not the state of the power failure signal output from the power
[0025]
In step S15, it is determined whether or not the RAM clear switch is turned on. The RAM clear switch is a switch operated by a game shop clerk or the like, and is a switch for inputting whether or not to erase information stored in the
If the RAM clear switch is operated (YES in step S15), the information in the
If the information in the
[0026]
When shifting to the steady process, it is first determined whether or not the power failure signal is ON (S19). If the power failure signal is not ON [NO in step S19], non-winning random number update processing is performed (S20). The non-winning random number means a random number other than a random number for determining whether or not the pachinko machine is a big hit or a probable change, and corresponds to, for example, a reach random number, a fluctuation pattern random number, or the like. When the counter value for determining the unreasonable random number is updated in step S20, the process returns to step S19, and the processing from step S19 is repeated.
[0027]
On the other hand, if the power failure signal is ON (YES in step S19), interrupt processing is prohibited (S21), then a checksum value is calculated and stored in the RAM 68 (S22), and the
Note that whether or not to proceed to the processing from step S21 described above (processing when power is cut off) is determined when the power failure signal is ON a plurality of times and when the power failure signal ON state continues a plurality of times. Alternatively, the process may be shifted from step S21.
[0028]
(1-2)
FIG. 4 shows a flowchart of timer interrupt processing of the main CPU 64 by CTC. This timer interrupt process is the same as the process in a conventionally known pachinko machine, and will be briefly described here.
As shown in FIG. 4, when the timer interrupt process is started, the main CPU 64 first prohibits the interrupt (S24a). Then, the register information is saved (S24b), and then a switch input process is performed (S25). The switch input process is a process of taking a detection signal from the
In step S26, a process for updating a winning random number such as a jackpot random number is performed, and then a process for generating a command (prize ball command or the like) to be transmitted to the
In step S30, the register saved in step S24 is restored, and then interrupt is permitted (S31). As a result, the main CPU 64 returns to the steady process (steps S19 to S20) in FIG.
[0029]
(2) Dispensing control board
Next, processing performed by the
[0030]
(2-1) Processing at the time of power reset of the
FIG. 5 shows a flowchart of processing when the
In step S34, the
If it progresses to step S36, it will be determined whether the power failure signal is set to ON (S36). If the power failure signal is ON (YES in step S36), the process waits until the power failure signal is turned OFF. If the power failure signal is not ON (NO in step S36), the process proceeds to step S37. That is, unlike the main CPU 64, the
Note that when the standby process in steps S33 to S35 is started, the watchdog timer is activated, and the watchdog timer is cleared by the
[0031]
In step S37, it is determined whether or not the RAM clear switch has been operated (S37). If the RAM clear switch has been operated [YES in step S37], the information in the
If the information in the
[0032]
When shifting to the steady process, it is first determined whether or not the power failure signal is ON (S41). If the power failure signal is not ON [NO in step S41], it is determined whether the timer interrupt generation flag is ON (S42). The timer interrupt generation flag is a flag that is turned ON when a timer interrupt process described later is performed. If the timer interrupt generation flag is not turned on [NO in step S42], the process returns to step S41 and repeats the processing from step S41. If the timer interrupt generation flag is turned on (YES in step S42), steps S43 and after Proceed to the process.
In step S43, first, the timer interrupt generation flag is turned OFF, and then the main process is performed (S44). In the main process of step S44, a process of receiving a command from the main CPU 64, a process of analyzing the received command, a process of controlling the
[0033]
On the other hand, if the power failure signal is ON [YES in step S41], the driving of the payout motor of the
[0034]
(2-2) Timer interrupt processing of
FIG. 6 shows a flowchart of timer interrupt processing of the
[0035]
(3) Sub control board
Next, processing performed by the
[0036]
(3-1) Processing at power reset of
FIG. 7 shows a flowchart of processing when the power of the
In step S54, it is first determined whether or not the
If the
[0037]
In step S59, it is determined whether or not the value of the standby time counter has become 0 (S59). If the value of the standby time counter becomes 0 [YES in step S59], the process proceeds to step S60. If the value of the standby time counter is not 0 [NO in step S59], the process waits until the value of the standby time counter becomes 0. .
In step S60, it is determined whether or not the power failure signal is ON (S60). If the power failure signal is ON (YES in step S60), the process waits until the power failure signal is turned OFF. If the power failure signal is not ON (NO in step S60), the process proceeds to step S61. Therefore, the
[0038]
In step S61, the fourth set value is set again in the standby time counter and the countdown of the standby time counter is started. Therefore, the
In step S62, it is determined whether or not the value of the standby time counter has become 0 (S62). If the value of the standby time counter is 0 (YES in step S62), the process proceeds to step S63 and proceeds to a steady process. If the value of the standby time counter is not 0 (NO in step S62), the value of the standby time counter is 0. Wait until
[0039]
When the process shifts to the steady process, it is first determined whether or not the timer interrupt generation flag is ON (S63). The timer interrupt generation flag is turned on by a timer interrupt process described later, and is turned off in the main process of step S66. If the timer interrupt generation flag is OFF [NO in step S63], the process waits until the timer interrupt generation flag is turned ON. If the timer interrupt generation flag is ON (YES in step S63), an operating signal from the display CPU 80 (described later). ) Is determined (S64). When the operating signal is not received (NO in step S64), the clear signal is turned ON (step S65b), and when the operating signal is received (YES in step S64), the clear signal is turned OFF (S65a). The process proceeds to the main process in step S66. That is, when the operating signal is output from the
After shifting to the main processing in step S66, the
[0040]
(3-3) Timer interrupt processing of
FIG. 8 shows a flowchart of the timer interrupt process of the
As is apparent from the above, the timer interrupt generation flag is turned ON every time the timer interrupt process is performed eight times. In this embodiment, the timer interrupt processing of the
[0041]
(3-3) Power failure signal interrupt processing of the
FIG. 9 shows a flowchart of processing (power failure signal interruption processing) when the
If the power failure signal is OFF [NO in step S69], the information saved in step S67 is returned to the register of the RAM 76 (S70), and the power failure signal interrupt processing is terminated. On the other hand, if the power failure signal is ON [YES in step S69], the determination in step S69 is repeated until the power failure signal is turned OFF. Therefore, (1) when the power failure signal does not turn off (so-called when the power failure signal is kept on), the operation of the
(3) Even when the power failure signal is not turned OFF during the power failure interrupt process and the
[0042]
(4) Display control board
Next, processing performed by the
The power failure signal input to the
[0043]
(4-1) Processing at power reset of
FIG. 10 shows a flowchart of processing when the power of the
When the count-down of the standby time counter is started, it is first determined whether or not the
[0044]
When the abnormality determination of the
When the standby process ends, it is determined whether or not the power failure signal is ON (S77). If the power failure signal is ON (YES in step S77), the process waits until the power failure signal is turned OFF. If the power failure signal is not ON (NO in step S77), the process proceeds to step S78. Therefore, unlike the
[0045]
When the power failure signal is turned off, it is determined whether or not the return processing flag is turned off (S78). If the return process flag is OFF [YES in step S78], the process proceeds to step S81. If the return process flag is ON (NO in step S78), whether or not the clear signal from the
In step S81, it is determined whether or not the return processing flag is OFF (S81). If the return process flag is OFF (YES in step S81), the
Accordingly, the
[0046]
The steady process in step S84 will be described with reference to FIG. FIG. 11 shows a flowchart of the steady process in step S84. As shown in FIG. 11, the
In step S86, the DMA transfer flag is once turned ON. Next, the
Next, the
When the main processing ends, the checksum value of the
[0047]
Therefore, the steady process of the
Further, when the
Note that the watchdog clear signal output from the
As described above, in this embodiment, a complicated program (program for creating an operating signal) is not required by creating an operating signal based on a clear signal for resetting the watchdog timer, It is possible to prevent the burden on the
[0048]
As is clear from the above, in the pachinko machine according to the present embodiment, the timing at which the
[0049]
As shown in FIG. 12, when the power switch to the pachinko machine is turned on, power supply from the external power source AC to the pachinko machine is started ((1) in FIG. 12). When power supply from the external power supply AC is started, the power supply voltage DC of the pachinko machine gradually increases. Then, when the power supply voltage DC becomes the reset voltage of each
The power supply voltage DC continues to rise after each
Then, when each
As is apparent from the above description, the timing at which the
[0050]
In the pachinko machine of this embodiment, the
Here, the
[0051]
FIG. 13 is a timing chart showing the output timing of the clear signal output from the
As described above, the
[0052]
On the other hand, the
Here, the time t4 is an error caused by variations in the reset IC and the like, and 0 to 180 ms is assumed in this embodiment. Therefore, even when the power reset of the
[0053]
When the
Further, when the
When the
[0054]
As is apparent from the above description, in the pachinko machine of this embodiment, by providing standby time for each
Further, the standby time of each
[0055]
The preferred embodiments of the present invention have been described in detail above. However, the present invention is not limited to the above-described examples, and is implemented in various modifications and improvements based on the knowledge of those skilled in the art. be able to. For example, it can also be implemented in the form shown below.
[0056]
(1) In the above-described embodiment, the setting value of each control board cannot be changed. However, the present invention is not limited to such a form, and the setting value of the control device can be changed. For example, a dial type switch may be provided on the back side of the gaming machine and the set value may be changed by operating this switch. Moreover, the minimum value and the maximum value are set in advance as the set value, and may be freely changed within the range of the minimum value and the maximum value. When there are a plurality of control devices, the minimum value and the maximum value can be set differently for each control device.
Or you may make it equip a control apparatus with the program which changes a setting value automatically. For example, by monitoring the power failure signal, a time until the power supply voltage is stabilized after the power reset is measured, and a program for automatically changing the set value based on the measured time is incorporated in the control device in advance. In this case, the set value is decreased when the measured time is shorter than the set standby time, and the set value is increased when the measured time is longer than the set standby time. Therefore, the set value is automatically adjusted according to the measurement time, and is changed to an optimum standby time for each gaming store. The time measurement described above may be performed from the time when the set value is exceeded (that is, the first set value is set to the minimum value, and the set value increases according to the measurement result).
In the case where a means for changing the set value is provided, the information is stored at the time of a power failure, such as a storage medium that can retain information even when the power is shut off (for example, the
In the method of automatically changing the set value described above, when the time is measured from the time when the set value is exceeded, the time until the power supply voltage is stabilized does not exceed the set value ( That is, when time is not measured, a predetermined value may be subtracted from the set value. If the subtracted value is inappropriate (that is, if it is too large), the above-described increase processing (processing for adding the measured time to the set value) is performed at the time of subsequent power-on or the like. Will be optimized.
[0057]
(2) In the above-described embodiment, the standby time counter is initialized when only the main control board receives a power failure signal. However, the present invention is not limited to such a form, and other control boards may also be used. The standby time counter may be initialized when a power failure signal is received. According to such a configuration, the startup sequence of each control board can be strictly controlled.
[0058]
(3) The above-described embodiment is an example in which the present invention is applied to a pachinko machine. However, the present invention is not limited to a pachinko machine, but various game machines (for example, an arrange ball, a sparrow ball machine, a slot machine, etc.) Can be applied to. In particular, the present invention functions effectively in a gaming machine in which the power supply voltage of the power supply circuit is disturbed when the power supply is turned on.
[0059]
In addition, the technical elements described in the present specification or the drawings exhibit technical usefulness alone or in various combinations, and are not limited to the combinations described in the claims at the time of filing. In addition, the technology illustrated in the present specification or the drawings achieves a plurality of objects at the same time, and has technical utility by achieving one of the objects.
[Brief description of the drawings]
FIG. 1 is a front view of a pachinko machine according to the present embodiment.
FIG. 2 is a block diagram showing a configuration of a control system of the pachinko machine shown in FIG.
FIG. 3 is a flowchart showing processing at the time of resetting the power supply of the main control board.
FIG. 4 is a flowchart showing timer interrupt processing of the main control board.
FIG. 5 is a flowchart showing processing at the time of power resetting of the payout control board
FIG. 6 is a flowchart showing a timer interrupt process of the payout control board.
FIG. 7 is a flowchart showing processing at the time of power reset of the sub control board.
FIG. 8 is a flowchart showing timer interrupt processing of the sub-control board.
FIG. 9 is a flowchart showing power failure signal interrupt processing of the sub control board.
FIG. 10 is a flowchart showing processing at the time of power reset of the display control board.
FIG. 11 is a flowchart showing steady processing of a display control board.
FIG. 12 shows the waveform of the AC power supplied to the gaming machine at power-on, the voltage waveform of the + 34V power supply voltage, the waveform of the power failure signal output from the power failure detection circuit, and the normal processing start timing of each control board. Timing chart shown
FIG. 13 is a timing chart showing output timings of a clear signal output from the sub control board and an operating signal output from the display control board.
[Explanation of symbols]
14. Game board
15 .. Symbol display device
23 .. Symbol display
25. Start prize opening
26 .. Grand prize opening
50 ... Power supply board
52 .. Dispensing control board
54 .. Power failure detection circuit
62 .. Main control board
70 .. Sub control board
78 .. Display control board
Claims (1)
前記制御装置は、(1)電源投入または電源復旧によって電源回路からの電源電圧が予め設定された第2設定電圧以上となって当該制御装置がリセットされたときにカウントを開始するカウント手段、(2)カウント手段によりカウントされた数値が設定値となったときに通常処理を開始する手段、(3)カウント手段によりカウントが行われている間に停電信号を受信すると、停電処理を行うことなくカウント手段のカウント値を初期化する手段、(4)通常処理を開始した後に停電信号を受信すると、停電処理を実行する手段、として当該制御装置を機能させるためのプログラムを有しており、
前記第2設定電圧は、前記第1設定電圧より低い電圧に設定されており、
電源投入または電源復旧によって前記制御装置がリセットされた後、当該制御装置がカウントを行う間は、停電信号を受信しても停電処理を実行しないようにしたことを特徴とする遊技機。A power supply circuit connected to an external power supply, a control device that operates with power supplied from the power supply circuit, and a power failure signal is output to the control device when the power supply voltage from the power supply circuit falls below a first preset voltage. A power failure detection circuit, wherein the control device is configured to start a power failure process upon receiving a power failure signal,
(1) Counting means for starting counting when the power supply voltage from the power supply circuit becomes equal to or higher than a second preset voltage set in advance by power-on or power-up, and the control device is reset ( 2) Means for starting normal processing when the numerical value counted by the counting means reaches the set value. (3) If a power failure signal is received while counting is being performed by the counting means, the power failure processing is not performed. A means for initializing the count value of the count means, and (4) a program for causing the control device to function as a means for executing a power failure process upon receipt of a power failure signal after starting normal processing,
The second set voltage is set to a voltage lower than the first set voltage,
A gaming machine, wherein a power failure process is not executed even if a power failure signal is received after the control device is reset by power-on or power-recovery while the control device counts.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003134993A JP4431819B2 (en) | 2003-05-13 | 2003-05-13 | Game machine |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003134993A JP4431819B2 (en) | 2003-05-13 | 2003-05-13 | Game machine |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2004337245A JP2004337245A (en) | 2004-12-02 |
JP4431819B2 true JP4431819B2 (en) | 2010-03-17 |
Family
ID=33525400
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003134993A Expired - Fee Related JP4431819B2 (en) | 2003-05-13 | 2003-05-13 | Game machine |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4431819B2 (en) |
Families Citing this family (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5044734B2 (en) * | 2005-03-30 | 2012-10-10 | 株式会社大一商会 | Game machine |
JP4855735B2 (en) * | 2005-08-18 | 2012-01-18 | 株式会社平和 | Game machine |
JP4668965B2 (en) * | 2007-09-26 | 2011-04-13 | 株式会社藤商事 | Game machine |
JP4805889B2 (en) * | 2007-09-26 | 2011-11-02 | 株式会社藤商事 | Game machine |
JP5450323B2 (en) * | 2010-09-02 | 2014-03-26 | 株式会社藤商事 | Game machine |
JP5144788B2 (en) * | 2011-05-30 | 2013-02-13 | 株式会社平和 | Game machine |
JP5820733B2 (en) * | 2012-01-25 | 2015-11-24 | 株式会社平和 | Game machine |
JP5285165B2 (en) * | 2012-02-14 | 2013-09-11 | 株式会社平和 | Game machine |
JP5443580B2 (en) * | 2012-12-10 | 2014-03-19 | 株式会社平和 | Game machine |
JP6660837B2 (en) * | 2016-07-21 | 2020-03-11 | 株式会社平和 | Gaming machine |
JP6466889B2 (en) * | 2016-09-30 | 2019-02-06 | 株式会社大一商会 | Game machine |
JP6711783B2 (en) * | 2017-05-30 | 2020-06-17 | 株式会社大一商会 | Amusement machine |
JP6615241B2 (en) * | 2018-01-23 | 2019-12-04 | 株式会社ユニバーサルエンターテインメント | Game machine |
JP7115457B2 (en) * | 2019-10-28 | 2022-08-09 | 株式会社三洋物産 | game machine |
-
2003
- 2003-05-13 JP JP2003134993A patent/JP4431819B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2004337245A (en) | 2004-12-02 |
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JP5805740B2 (en) | Game machine | |
JP4679545B2 (en) | Game machine |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050916 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20081117 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20081202 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090202 |
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A711 | Notification of change in applicant |
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|
A131 | Notification of reasons for refusal |
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|
A521 | Written amendment |
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TRDD | Decision of grant or rejection written | ||
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A61 | First payment of annual fees (during grant procedure) |
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|
R150 | Certificate of patent or registration of utility model |
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FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130108 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20160108 Year of fee payment: 6 |
|
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LAPS | Cancellation because of no payment of annual fees |