JP4421080B2 - Information processing device - Google Patents
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Description
【0001】
【発明の属する技術分野】
本発明は、異なる種類のメモリを内蔵した複数の着脱自在のカートリッジのうち何れかのカートリッジが装着され、中央処理手段が装着されたカートリッジの種類に応じて異なるモードで動作する情報処理装置に関する。
【0002】
【従来の技術】
図17、図18、および図19を参照して、ゲーム機を例にして従来の情報処理装置に付いて説明する。先ず図17に示すように、従来の情報処理装置CGBは、大別してプログラム源100Cおよびゲーム機200Cを含む。プログラム源100Cは、ゲーム機200Cにて画像表示ゲーム実行に必要なプログラム等の情報を格納し、ゲーム機200Cに着脱自在に接続できるように構成されている。
【0003】
プログラム源100Cは、好ましくはROM11C、RAM12C、時計14C、およびメモリバンク制御器15Cを含むカートリッジとして構成される。ROM11Cは、ROM、フラッシュメモリ、およびEE−PROMに代表される不揮発性メモリで構成されて、ゲームプログラムを固定的に記憶する。ROM11Cは、ゲーム内容に応じたプログラムを記憶する。
【0004】
さらに、ROM11Cは、ゲームキャラクタ等の映像を表現する画像のドットデータを記憶するとともに、必要に応じて他の携帯ゲーム機200C(図示せず)とのデータ交換のためのプログラムや、他の従来の画像表示ゲーム装置のプログラム源100C(図示せず)に記録されているプログラムとの互換性を確保するためのプログラムを記憶している。なお、今後プログラム源100Cをカートリッジと呼ぶ。図19に、カートリッジ100Cの外観を示す。
【0005】
RAM12Cは、RAMに代表される書き込み読み出し可能メモリで構成されて、ゲームの進行に関連する一時的なデータを記憶する領域を含む。
【0006】
メモリバンク制御器15Cは、ROM11Cのメモリ空間がゲーム機200CのCPUが扱えるメモリ空間よりも大きい場合に、ROM11Cのメモリ空間を複数のバンクに分割し、CPUから与えられたバンクデータに基づいてROM11Cに上位アドレスとして与える。また、RAM12Cに対しても同様にアクセスする。ROM11C、RAM12C、およびメモリバンク制御器15Cは、コネクタ13を経由してゲーム機200Cに脱着自在に接続される。
【0007】
ゲーム機200Cは、主に操作キー部22C、中央処理ユニット(CPU)23C、コネクタ24C、RAM25C、表示制御器26C、液晶表示器27C、インターフェース28C、およびコネクタ29Cより構成される。CPU23Cには、ゲームの処理のためのデータを一時記憶するワーキングメモリであるRAM25Cおよび表示制御器26Cが接続される。表示制御器26Cには、液晶表示器(LCD)27Cが接続される。さらに、CPU23Cには、インターフェース28Cを介してコネクタ29Cが接続される。コネクタ29Cは、他のゲーム機200Cの所有者(プレイヤ)との間でゲームデータを交換する時、ケーブルを介して他のゲーム機200Cのコネクタ29Cと接続される。なお、CPU23Cは、コネクタ24Cを経由して、カートリッジ100Cに接続される。
【0008】
図18に、情報処理装置CGBの外観構造を示す、情報処理装置CGBは、ゲーム機200Cの背面部に設けられたコネクタ24C(図17)に、メモリを格納したカートリッジ100Cのコネクタ13C(図17)を嵌合するように接続させる。ゲーム機200Cのハウジング21Cの表面(平面)の下方に操作キー部22Cが装着され、その上部に液晶表示器27Cが装着されている。そして、ハウジング21Cの内部には、図17に示した回路部品を実装した回路基板が収納されている。
【0009】
操作キー22Cは、カーソルの移動又はプレイヤの操作可能なキャラクタの移動方向の指示をする方向スイッチ22a、移動を含むキャラクタの動作を指示する動作スイッチ22b、スタートスイッチ22c’、およびセレクトスイッチ22dを含む。
【0010】
この情報処理装置CGBにおいては、CPU23Cは8ビットCPUが用いられている。従って、ROM11C、RAM12C、メモリバンク制御器15C、およびコネクタ13Cも8ビット仕様(例えば、32ビットデータ幅)で構成されている。さらに、8ビット仕様における情報処理装置CGBにおいては、ROM11C、およびRAM12Cの駆動電圧は5Vである。なお、データ幅とは、CPU等の中央処理手段とメモリの間でやりとりされるデータ信号、アドレス信号および制御信号の全てを含む信号幅を意味する。
【0011】
このように構成された情報処理装置CGBにおいても、CPU等に代表される構成要素の技術革新および、処理能力に対するユーザの要求の高まりに応じて、CPUの高性能化をはかる必要がある。しかしながら、技術革新の結果、現在のCPUの処理ビットは情報処理装置CGBにおけるものと違っている。たとえば、CPUは32ビット処理(例えば、48ビットデータ幅)になっており、それに応じてメモリ系も32ビット処理のものを使う必要がある。このような状況から、コネクタ13Cおよび24Cも32ビット仕様のものを採用するのが望ましい。また、メモリ系の駆動電圧は、消費電力低減のために従来のものより低い電圧値が設定される場合がある。例えば、情報処理装置CGBにおけるメモリ系の駆動電圧は5Vであるのに対し、新しい情報処理装置では、3.3Vに設定される。
【0012】
【発明が解決しようとする課題】
しかしながら、従来の情報処理装置CGBは長年に渡って多くのユーザを獲得すると共に、多種に渡るプログラムを格納したカートリッジ100Cの蓄積がある。そのため、上述のように、新たに用いる高性能なCPUに併せて、CPU−メモリ間のバス転送モード、およびコネクタを例えば32ビット仕様に統一し、かつ、メモリ系に供給する電圧を3.3Vに統一してしまうと、従来の情報処理装置CGB用に蓄積された多大なソフトウェア資源であるカートリッジ100Cを新しい情報処理装置で活用することができない。
【0013】
このような問題を解決するための方策として、新しい情報処理装置AGB(図1)は、従来の情報処理装置CGBとの間でプログラム(カートリッジ)の互換性を保つために、従来の情報処理装置CGB用の8ビットCPUと新しい情報処理装置AGB用の32ビットCPUとを備える。そして、情報処理装置CGB用のカートリッジが挿入されれば8ビットCPU系統で動作し、情報処理装置AGB専用のゲームカートリッジが挿入されれば32ビットCPU系統で動作することが望ましい。
【0014】
そのためには、以下に述べる3項についての課題に対する対策が必要である。
課題1) カートリッジに格納されているメモリおよびプログラムが情報処理装置AGB専用か情報処理装置CGB用かを識別する機能を設ける。そして、カートリッジを情報処理装置AGBに装着することで、AGBのCPU系統を稼働させる前に、自動的にそのカートリッジに適した駆動電圧を選択し、かつ、そのカートリッジに格納されたプログラムに適したCPUを識別しておく。そして、装着されたカートリッジに供給される駆動電圧を切り替えた後に、対応するCPU系統を動作させる必要がある。
課題2) また、情報処理装置CGB用カートリッジおよび情報処理装置AGB専用カートリッジを共通に用いるためには、外部バスであるコネクタは情報処理装置CGBに合わせた8ビット仕様にする。結果、同8ビット仕様コネクタを経由してカートリッジおよび対応するCPU系統間でデータを転送するには、カートリッジが情報処理装置CGB用の場合と情報処理装置AGB専用の場合には、転送するデータのビット数が8ビットと32ビットと異なる。このように、CPUと外部バスそれぞれのデータ幅が異なる組み合わせに応じてバス転送モードを適切に切り替える必要がある。
課題3)さらに、情報処理装置AGB専用カートリッジにおいては、上述のデータ幅の相違に対応して、つまり8ビット仕様コネクタを経由して32ビットデータが転送できるバス転送モードに対応する機構を備える必要がある。
【0015】
課題1に関しては、従来、ICカードをコネクタに接続する時にスライダが移動し、ICカードに入力すべき信号が切り替わる技術(特開平8−180149号;以下「先行技術1」)がある。また、挿入するメモリカードに凹部が有るか否かでメモリーカードに供給する電源電圧を切り換えるメモリカード用アダプタの技術(特開平10−222621号;以下「先行技術2」)がある。
先行技術1及び先行技術2は、ICカード(又はメモリカード)の形状により、ICカードに供給する電圧又は信号を切り換えることを開示しただけで、それに対応して動作する中央処理手段がどの様に動作するかは全く開示されていない
【0016】
本発明は上記の課題1を解決するために成されたもので、動作モードの異なる新旧のカートリッジ(プログラム源)を識別して、その動作モードに応じて正しく動作できる情報処理装置において、カートリッジに応じて、メモリに供給する駆動電圧を切り換えると共に、CPUの動作モードを切り換えることにより、CPUがカートリッジ内のメモリにアクセス出来る情報処理装置を提供することを目的とする。
【0017】
【課題を解決するための手段および発明の効果】
第1の発明は、第1の電圧で駆動する第1のメモリを収納した第1のカートリッジと、第2の電圧で駆動する第2のメモリを収納した第2のカートリッジのいずれか一方を着脱自在に装着して、当該装着されたカートリッジ内に収納されたメモリに記憶されているデータに基づいて処理を行う情報処理装置であって、
第1のカートリッジには、第2のカートリッジと区別するための標識が設けられ、
標識に基づいて、第1のカートリッジと第2のカートリッジを識別するカートリッジ識別器と、
カートリッジ識別器によって、装着されたカートリッジが第1のカートリッジであると識別されるときに第1の電圧を供給し、第2のカートリッジであると識別されるときに第2の電圧を供給する電圧供給器と、
第1の電圧が供給されたときに第1のモードで起動し、第2の電圧が供給されたときに第2のモードで起動する中央処理器を備える情報処理装置。
【0018】
上述のように、第1の発明においては、カートリッジに収容されたメモリの駆動電圧をカートリッジに基づいて選択することによって、カートリッジに収容されたメモリには駆動電圧が供給される。また、中央処理器は、駆動電圧に応じてモードを決定する。
【0019】
第2の発明は、第1の発明において、電圧供給器は、
第1の電圧を供給する第1の出力器と、
第2の電圧を供給する第2の出力器とを備え、
カートリッジ識別器は、カートリッジが装着される前は第1の出力器に接続するように付勢されると共に、第2のカートリッジが装着されたときには第2の出力器に接続されると共に第1のカートリッジが装着されたときには当該第1の出力器に接続されたままであることを特徴とする。
【0020】
第3の発明は、第1の発明において、電圧供給器は、カートリッジ識別器に供給されている電圧を検出する電圧検出器を含み、
中央処理器は、起動プログラムに従って起動し、電圧検出器の検出した電圧に応じて第1のモードおよび第2のモードの何れかで動作することを特徴とする。
【0021】
第4の発明は、第3の発明において、中央処理器は、
第1のモードで駆動する第1の演算器と、
第2のモードで駆動する第2の演算器とを備え、
電圧検出器の検出した電圧に応じて第1の演算器および前2の演算器の一方のみを選択的に実行させる演算器切替器を備える。
【0022】
第5の発明は、第1の発明において、標識は、第1のカートリッジと第2のカートリッジと形状の違いであり、
カートリッジ識別器は、装着されたカートリッジに接触して、形状の違いに基づいて装着されたカートリッジが第1および第2のカートリッジの何れであるかを識別することを特徴とする。
【0023】
第6の発明は、第1の発明において、標識は、カートリッジの種類を示す識別コードを記憶し、かつ、カートリッジ内に収納されたメモリであり、
カートリッジ識別器は、識別コードを読み出して、識別コードに基づいて装着されたカートリッジが第1および第2のカートリッジの何れであるかを識別することを特徴とする。
【0024】
第7の発明は、第1の発明において、標識は、短絡状態と非短絡状態の何れか一方の状態をとる2本の信号線であり、
カートリッジ識別器は、2本の信号線の短絡状態を検出して、短絡状態に基づいて当該装着されたカートリッジが第1および第2のカートリッジの何れであるかを識別することを特徴とする。
【0025】
【発明の実施の形態】
図1、図2、図3、図4、図5、図6および図7を参照して、本発明の実施形態にかかる情報処理装置をゲーム機に適応した場合のカートリッジの識別に付いて説明する。その後、図8、図9、図10、図11、図12、図13、図14、および図15を参照して、本発明の実施形態にかかる情報処理装置の動作について説明する。さらに、図16を参照して、本発明の実施形態にかかるカートリッジについて説明する。
【0026】
先ず図1に、本実施形態にかかる情報処理装置AGBをゲーム機に適応した場合のシステムブロックの概略を示す。情報処理装置AGBは、大別してプログラム源100およびゲーム機200を含む。プログラム源100は、ゲーム機200にて画像表示ゲーム実行に必要なプログラム等の情報を格納し、ゲーム機200に着脱自在に接続できるように構成されている。
【0027】
プログラム源100は、上述の如く、従来の情報処理装置CGB用のプログラム源100Cと情報処理装置AGB専用のプログラム源100Aの2種類がある。以降、プログラム源100CをCGB用カートリッジ100Cと称し、プログラム源100AをAGB専用カートリッジ100Aと称して識別する。AGB専用カートリッジ100Aは、基本的にはCGB用カートリッジ100Cと同様の構成を有しているので、簡便化の為に違う点についてのみ説明する。
【0028】
AGB専用カートリッジ100Aは、情報処理装置AGBの32ビットCPU系統で処理する為のプログラムを格納するROM11AおよびバックアップRAM11Bを含む。なお、ROM11AおよびバックアップRAM11Bの駆動電圧は、上述の如く3.3Vである。また、CGB用カートリッジ100Cは、情報処理装置AGBの8ビットCPU系統で処理する為のプログラムを格納する為の5Vの電圧で駆動されるROM11Cを含む。AGB専用カートリッジ100AおよびCGB用カートリッジ100Cは共に8ビット仕様のコネクタ13を有する。
【0029】
ゲーム機200は、大別して、中央処理ユニット(CPU)230、カートリッジソケット240、電源ユニット250、および液晶表示ユニット270を含む。コネクタユニット240は、好ましくはゲーム機200の端部に、AGB専用カートリッジ100AあるいはCGB用カートリッジ100Cを挿入できる形状に形成されおり、内部にAGB専用カートリッジ100AおよびCGB用カートリッジ100Cのコネクタ13と勘合するコネクタ24と、挿入されたカートリッジ100Aあるいは100Cの形状の別を検出するカートリッジ形状検出スイッチ30が設けられている。液晶表示ユニット270は、LCD27aおよびレギュレータIC27bを含む。
【0030】
CPU230は内部に、従来の情報処理装置CGB用の8ビット演算処理を行う8ビット回路23Cと、情報処理装置AGBに固有の32ビット演算処理を行う32ビット回路23Aの両方を含む、いわばデュアルプロセッサータイプのユニットである。CPU230はさらに、一方を32ビット回路23Aおよび8ビット回路23Cと接続され、他方をコネクタ24および13を経由してAGB専用カートリッジ100AあるいはCGB用カートリッジ100Cの内部機構に接続されて、両者間におけるデータの入出力バッファを制御するI/Oバッファコントローラ230aを含む。
【0031】
さらに、CPU230は、バスを経由して32ビット回路23AおよびCPU23Cに接続されるVRAM230b、WRAM230c、ROM230d、LCDコントローラ230e、および周辺回路230fを含む。なお、周辺回路230fは、音声、DMA、タイマー、およびI/O等の処理を行う。
【0032】
CPU230には、さらに操作キー22、サウンドアンプ40、スピーカ42、電源ユニット250、および液晶表示ユニット270が接続されて、ユーザによる操作キー22の操作に基づいて上述のカートリッジ100に格納されているプログラムを実行し、実行結果をLCD27aやスピーカ42を経由して外部に提示する。
【0033】
電源ユニット250は、電源25a、電源スイッチ25b、DC−DCコンバータ25c、および電圧検出IC25dを含む。電源25aは好ましくは、電池で構成され、電源スイッチ25bを等してDC−DCコンバータ25cに電力を供給する。DC−DCコンバータ25cは、電源25aから供給されたDC電力をコンバートして複数の異なる電圧のDCを生成する。なお、本例においてはDC−DCコンバータ25cは、−15V、2.5V、3.3V、5V、および13.6VのDCを生成する。
【0034】
カートリッジ形状検出スイッチ30はDC−DCコンバータ25cに接続されて、カートリッジソケット240に装着されているカートリッジ100が、AGB専用カートリッジ100Aの場合には3.3VのDCを選択してカートリッジ100に出力し、CGB用カートリッジ100Cが装着されている場合には5VのDCを選択してカートリッジ100に出力する。なお、このカートリッジ形状検出スイッチ30とAGB専用カートリッジ100AおよびCGB用カートリッジ100Cとの関係については、以下に図2〜図7を参照して詳しく説明する。
【0035】
図2に、上述のカートリッジ形状検出スイッチ30によるカートリッジ100の識別処理に関する要部ブロック図を示す。図2は、図1に示した情報処理装置AGBにおいて、カートリッジ100を識別する構成の要部のみを詳しく示している。つまり、AGB専用カートリッジ100Aにおいて、ROM11AおよびバックアップRAM11Bは3.3Vインターフェースメモリ11を構成する。3.3Vインターフェースメモリ11は、後ほど図10および図11を参照して説明するように、8ビットバスを経由してマルチプレックスモードでデータ転送を行うことができる。そして、CGB用カートリッジ100Cにおいて、ROM11Cは5Vインターフェースメモリである。
【0036】
CPU230は、電圧検出器26dから供給されるレジスタ23A_3の値に基づいて、32ビット回路23Aと8ビット回路23Cとの何れか一方を選択的に駆動させる切替回路230sを含んでいる。詳しくは、32ビット回路23Aは、AGBブートROM23A_1、AGB CPUコア23A_2、レジスタ23A_3、およびマルチプレックス/8ビットバスコントローラ23A_4を含む。なお、ここで言う「AGB」とは情報処理装置AGBに固有の32ビット演算を意味している。
【0037】
そして、8ビット回路23Cは、CGBブートROM23C_1、CGB CPUコア23C_2、および8ビットバスコントローラ23C_3を含む。なお、ここで言う「CGB」とは情報処理装置CGBに固有の8ビット演算を意味している。
【0038】
リセット回路50はDC−DCコンバータ25Cから供給される電圧(3.3V)に応答して、CPU230をリセットする。
【0039】
カートリッジ形状検出スイッチ30は、2者択一のセレクタ30sを有している。セレクタ30sは、DC−DCコンバータ25cの3.3V出力端子と5V出力端子の何れか一方を選択的に接続して、カートリッジソケット240に挿入されているカートリッジ100に、選択された出力端子からの出力を供給するように構成されている。なお、本例においては、セレクタ30sは、通常、つまりカートリッジがカートリッジソケット240内に挿入されていない場合は、3.3V出力端子に接続するように付勢されている。すなわち、情報処理装置AGBにおいては、メモリ系の駆動電圧は3.3Vが基準となる。
【0040】
本例において、カートリッジ100の種類(AGB専用カートリッジ100AあるいはCGB用カートリッジ100Cの別)によって、出力電圧を一義的に選択する方法について説明する。まず、CGB用カートリッジ100Cをカートリッジソケット240に挿入した場合に、その一部分がセレクタ30sに当接するような位置にカートリッジ形状検出スイッチ30を設ける。
【0041】
このように構成すれば、カートリッジソケット240内にCGB用カートリッジ100Cを挿入するにつれて、セレクタ30sはCGB用カートリッジ100Cの当接部によって5V出力端子側に押される。そして、セレクタ30sは標準位置である3.3V出力端子とから離れて、やがてCGB用カートリッジ100Cがカートリッジソケット240に勘合(装着)した時点で、セレクタ30sはもう一方の取り得る位置で、5V出力端子に確実に接続した状態で保持される。結果、CGB用カートリッジ100Cに、DC−DCコンバータ25cから5VのDC出力が供給される。
【0042】
一方、AGB専用カートリッジ100Aを、AGB専用カートリッジ100Aをカートリッジソケット240内に挿入する課程でセレクタ30sに当接しないような形状にする。そうすれば、AGB専用カートリッジ100Aをカートリッジソケット240の装着し終えた時点においても、セレクタ30sは3.3V出力端子に付勢的に接続されたままである。結果、AGB専用カートリッジ100Aに、DC−DCコンバータ25cから3.3VのDC出力が供給される。
【0043】
次に、図3〜図6を参照して、上述のカートリッジ100の識別方法につい詳しく述べる。先ず、図3に上述のセレクタ30sの標準位置が3.3V出力端子に接続する状態である場合について説明する。図3(a)に、AGB専用カートリッジ100Aをカートリッジソケット240に挿入前後の様子を横から見た状態を示す。本例においては、カートリッジソケット240の側端部付近にセレクタ30sをAGB専用カートリッジ100Aの挿入端面に対してほぼ垂直になるように設ける。そして、AGB専用カートリッジ100AをDi方向に、カートリッジソケット240中に挿入した時にセレクタ30sが当接するAGB専用カートリッジ100Aの部分に切り欠き100nを設ける。
【0044】
一方、図3(b)に、CGB用カートリッジ100Cをカートリッジソケット240に挿入前後の様子を横から見た状態を示す。本例においては、AGB専用カートリッジ100Aと異なり、CGB用カートリッジ100CをDi方向に、カートリッジソケット240中に挿入した時にセレクタ30sが当接するCGB専用カートリッジ100Cの部分に切り欠き100nを設けない。結果、CGB用カートリッジ100Cの挿入端面によってセレクタ30sは押し下げられて5V出力端子と接続した状態で保持される。
【0045】
図4にAGB専用カートリッジ100AおよびCGB用カートリッジ100Cの挿入端面部と、カートリッジソケット240の対応する挿入口内部を対比して示す。
【0046】
図5に、上述の如く構成されたAGB専用カートリッジ100Aを情報処理装置AGBに挿入する時の状態を模式的に示す。図5(a)は、情報処理装置AGBのカートリッジソケット240に、AGB専用カートリッジ100Aを挿入する前の状態を斜め上方向からみた様子を示す。図5(b)は、図5(a)に示したのと同じ状態における情報処理装置AGBとAGB専用カートリッジ100Aを斜め下方向から見た様子を示している。
【0047】
図6に、上述の如く構成されたCGB用カートリッジ100Cを情報処理装置AGBに挿入する時の状態を模式的に示す。図6(a)は、情報処理装置AGBのカートリッジソケット240に、CGB用カートリッジ100Cを挿入する前の状態を斜め上方向からみた様子を示す。図6(b)は、図6(a)に示したのと同じ状態における情報処理装置AGBとCGB用カートリッジ100Cを斜め下方向から見た様子を示している。
【0048】
なお、図3および図4に示した例では、AGB専用カートリッジ100Aのように切り欠き100nを設けた例について説明したが、情報処理装置AGBのセレクタ30sに当接する位置に突起を設けるようにしても良い。ただしこの場合、セレクタ30sの標準位置は、5V出力端子に接続する位置でなければならないのと共に、以降の処理の内容が図3および図4に示した構成の場合の方法と異なる。
【0049】
本例においては、カートリッジ100の識別は、セレクタ30sをカートリッジ100に機械的接触させて、カートリッジ100の形状の違いに基づいて行う例について詳しく説明した。しかしながら、カートリッジ形状検出スイッチ30をカートリッジ100に接触させることなく、非接触によるカートリッジ100の識別も可能である。このような非接触型カートリッジ識別の例として、光電センサ式とリードスイッチ式がある。
【0050】
図7に光電センサ式の例を示す。図7(a)および図7(b)は、光Lを透過させるか否かに基づいてカートリッジ100を識別する透過型の例を示す。図7(a)および図7(b)の両方の場合において、カートリッジ形状検出スイッチ30’および30”は発光ユニット30aおよび光センサ30bを含む。図7(a)に示す場合においては、開口部100n’が設けられたリブ30s’がさらに含まれる。一方、図7(b)に示す場合には、リブ30s’の代わりに開口部を有さないリブ30s”が設けられる。このように構成されたリブ30s’あるいはリブ30s”をカートリッジ100に設け、発光ユニット30aおよび光センサ30bをカートリッジソケット240内に設けることにより、光Lが透過するか否かによってカートリッジを識別できる。
【0051】
図7(c)および図7(d)に、光Lを反射させるか否かに基づいて、カートリッジ100を識別する反射型の例を示す。本例においては、カートリッジ形状検出スイッチ30abおよび30ab’は、図7(c)および図7(d)の両方の場合において、発光/受光ユニット30abを含む。図7(c)に示す例においては上述のリブ30s’をさらに含み、図7(d)に示す例においては上述のリブ30s”に似ているが光Lを反射する反射面100r有するリブ30rをさらに含む。このように構成されたリブ30s’あるいはリブ30rをカートリッジ100に設け、発光/受光ユニット30abをカートリッジソケット240内に設けることにより、光Lが反射されるか否かによってカートリッジを識別できる。
【0052】
上述の方法以外にも、カートリッジ100に磁性体を付加し、その磁性体によって、カートリッジソケット240内に設けられたカートリッジ形状検出スイッチ30のセレクタ(30s)を駆動させるリードスイッチ方式を用いて、カートリッジ100を識別できる。なお、上述のAGB専用カートリッジ100AとCGB用カートリッジ100Cを識別するための手段を、AGB専用カートリッジ100Aに設けるかわりに情報処理装置CGBに設けても良いことは言うまでもない。
【0053】
さらに、カートリッジ識別手段の例として、カートリッジの種類に応じた識別コードを記憶媒体に記憶しておいて、この識別コードを読み出すことによって、AGB専用カートリッジ100AかまたはCGB用カートリッジ100Cの何れであるかを識別するようにしてもよい。識別コードを利用してカートリッジを識別する場合の情報処理装置AGBの動作を説明すると、情報処理装置AGBの電源をオンしたときに、先ずAGB CPUコア23A_2が起動する。カートリッジには3.3Vの電圧が供給される。
【0054】
AGB CPUコア23A_2はカートリッジ内のメモリの特定領域に記憶された識別コードを読み出す。読み出した識別コードがAGB専用カートリッジ100Aを示すコードである場合には、AGB CPUコア23A_2は処理を継続する。読み出した識別コードがAGB専用カートリッジ100Aを示すものでない場合には、CGB用カートリッジ100Cの場合は駆動電圧およびバス制御の違いにより識別コードを正しく読み出すことができない。そのため、AGB専用カートリッジ100Aを示すものではないとの判断に基づいて、AGB CPUコア23A_2は切替回路230sを起動する。
【0055】
切替回路230sは、AGB CPUコア23A_2を停止してCGB CPUコア23C_2を起動し、かつ、別途設けるセレクタによってカートリッジに供給する電圧を5Vに切替える。AGB専用カートリッジ100AとCGB用カートリッジ100Cの駆動電圧を共通(例えば3.3V)として、さらに、共通のバス制御(例えばセパレートバス制御)でアクセスされる識別コード記憶のための専用メモリをカートリッジ内に別途収納するようにすれば、AGB CPUコア23A_2は、カートリッジの種類に関わらず、専用メモリにアクセスすることができ、識別コードを正しく読み出すことができる。
【0056】
また、カートリッジ100に識別のための2本の信号線を設けて、例えば、AGB専用カートリッジ100Aでは2本の信号線を短絡し、CGB用カートリッジ100Cでは2本の信号線を短絡しない状態にして、情報処理装置AGBは、この2本の信号線の短絡状態を検出することによって、カートリッジの種類を識別するようにしても良い。2本の信号線の短絡によってカートリッジを識別する場合の情報処理装置AGBの動作は、識別コードを利用してカートリッジを識別する場合と略同様であるが、AGB CPU23A_2は、識別コードを読み出す代わりに信号線の短絡状態を検出する。この場合、短絡状態を検出するのみであるので、CGB用カートリッジ100Cが装着されて3.3Vの電圧が供給される場合でも短絡状態を正しく検出することができる。
【0057】
以下に、図8〜図15を参照して、上述の情報処理装置AGBの動作について説明する。先ず図8に、図2に示したAGB専用カートリッジ100AおよびCGB用カートリッジ100Cの詳細な構造について説明する。図8(a)に示すように、CGB用カートリッジ100Cは、5VインターフェースメモリであるROM11Cを含む。ROM11Cは、上述の如く情報処理装置CGB用の8ビットプログラムを格納する汎用メモリで構成され、8ビットバスメモリ空間を有する。この意味において、CGB ROMと称する。なお、CGB ROM11Cには、チップセレクトバー/CS、ライトバー/WR、リードバー/RDの各線が接続されると共に、8ビットバス(5Vインターフェース)が接続されている。
【0058】
図8(b)に示すように、AGB専用カートリッジ100Aにおいて、3.3Vインターフェースメモリ11は、マルチプレックスバスメモリ空間を有するAGB ROM11Aと汎用メモリで構成される8ビットバスメモリ空間を有するAGB RAM11Bを含む。AGB ROM11AおよびAGB RAM11Bの双方に、チップセレクトバー/CS、チップセレクト2バー/Cs2、ライトバー/WR、リードバー/RDの各線が接続されると共に、マルチプレックス/8ビットバス(3.3Vインターフェース)が接続されている。
【0059】
なお、AGB ROM11Aは、図1に示したROM11Aと同一であり、AGB RAM11Bは図1に示したバックアップRAM11Bと同一である。なお、それぞれのAGB専用カートリッジ100Aにおける意味合いを明確にするために、改めてAGB ROM11A、AGB RAM11Bと称するものである。
【0060】
図9に、図2に示した8ビット回路23Cおよび32ビット回路23Aに於けるバス制御に関する要部のブロック図を示す。32ビット回路23Aにおいては、マルチプレックス/8ビットバスコントローラ23A_4は、AGB ROM11A用のマルチプレックスバスコントローラ23A_4aとAGB RAM11B用の8ビットバスコントローラ23A_4bを含む。AGB CPUコア23A_2は、マルチプレックス/8ビットバスコントローラ23A_4にアドレスを出力し、マルチプレックス/8ビットバスコントローラ23A_4は入力されたアドレスに相当するデータをAGB CPUコア23A_2と交換する。
【0061】
8ビット回路23Cにおいて、CGB CPUコア23C_2はアドレスを、CGB ROM11C用の8ビットバスコントローラ23C_3に出力し、8ビットバスコントローラ23C_3は入力されたアドレスに相当するデータをCGB CPUコア23C_2と交換する。
【0062】
図10に、情報処理装置AGBのカートリッジインターフェースを示す。同図において、左端の「No」欄は、情報処理装置AGBのコネクタ24におけるピン番号に相当する。「CGB」欄はCGB用カートリッジ100Cが接続された場合の入出力データを示す。「AGB ROM」はAGB専用カートリッジ100Aが接続され、AGB ROMがアクセスされる場合の入出力データを示す。「AGB RAM」は、AGB専用カートリッジ100Aが接続され、AGB RAMがアクセスされる場合の入出力データを示す。「備考」は、ピン番号に相当する入出力の内容を説明する。
【0063】
同図から明らかなように、CGB用カートリッジ100Cが接続される場合においては、ピン番号6〜21(A0〜A15まで)の16ビットのアドレス線によって、8ビットプログラムを実行する為に、8ビットCPUはROMに対してピン番号22〜29(D0〜D7まで)の8ビットのデータ出力を要求している。
【0064】
一方、AGB専用カートリッジ100Aが接続され、AGB ROMがアクセスされる場合においては、32ビットのプログラムを実行するために、CPUはピン番号6〜29(A0〜A23まで)の24ビットのアドレス線によって、ピン番号6〜21(D0〜D15まで)の16ビットのデータ出力を要求している。この場合に、ピン番号6〜21においては、アドレス入力とデータ出力が時分割されて実行されている。このような動作モードをマルチプレックスモードと称する。
【0065】
32ビット回路23Aのデータバスは32ビット幅であるが、このように外部バスはマルチプレックスの16ビット幅である。それ故に、32ビットデータを送る場合には、データを16ビット単位で2回に分けておくっている。AGB専用カートリッジ100Aが接続されAGB RAMがアクセスされる場合のカートリッジインターフェースのピン割当てはCGB用カートリッジ100Cが接続される場合と略同様である。
【0066】
なお、マルチプレックスモードにおいては、一つのバスにおいてリードするデータのアドレスを出力した然るべき後に、同一のバスに要求したデータが読み出される処理をいう。このように1本のバスを時分割してアドレス線とデータ線の2種類に使うので、処理データのビット数に対してバスのピン数が不足している場合には有効な方法である。
【0067】
図11に、図10を参照して説明したコネクタ13とAGB ROM11AおよびCGB ROM11Cとの接続関係を示す。
【0068】
図12に、情報処理装置AGBにおけるメモリマップを示す。
図12(a)は、AGB専用カートリッジ100Aが接続された場合の情報処理装置AGBのメモリマップを示しており、アドレス00000000h〜08000000hは情報処理装置AGBにおける内部ROM、内部RAM、I/Oおよびレジスタ等のために予約されているメモリ空間であり、アドレス0800000h〜0E000000hはAGB ROM11Aのメモリ空間を表し、アドレス0E000000h〜0E00FFFFhはAGB RAM11Bのメモリ空間を表している。
【0069】
図12(b)は、CGB用カートリッジ100Cが接続された場合の情報処理装置AGBのメモリマップを示しており、アドレス0000h〜8000hは、情報処理装置AGBにおける内部ROM、内部RAM、I/Oおよびレジスタ等のために予約されているメモリ空間であり、アドレス8000h〜FFFFhはCGB ROM11Cのメモリ空間を表している。
【0070】
32ビット回路23Aが上述のアドレス0E000000h〜0800000hのAGB ROM11Aのメモリ空間を指定するものである時にマルチプレックスバスモードでメモリ転送を行い、アドレス0E000000h〜0E00FFFFhのAGB RAM11Bのメモリ空間を指定するものである時に通常のバスモードでメモリ転送を行なう。
【0071】
図13に示すタイムチャートを参照して、AGB ROM11A、AGB RAM11B、およびCGB ROM11Cにおけるリード/ライトアクセス動作について説明する。
先ず図13(a)に、AGB ROM11Aのリードアクセスのタイムチャートを示す。同図において、上段から順番に、Ckはシステムクロックの波形を示し、AD[0:15]は図10に示したピン番号6〜21におけるアドレスA0/データD0〜A15/D15におけるアドレスおよびデータのマルチプレックス転送動作を示し、CSBは同様に図10に示したピン番号5におけるチップセレクトバーの動作を示し、さらにRDBも図10に示したピン番号4におけるリードバーの動作を示し、A[16:23]は図10に示したピン番号22〜29に於けるアドレスA16〜A23におけるアドレス出力を示し、そして最下段のt0〜t13はシステムクロックCk立ち下がりエッジに同期した時刻を示している。
【0072】
図13(a)において、AGB ROM11Aは時刻t1〜t4の間はランダムアクスセス制御され、時刻t5〜t8の間はシーケンシャルアクセス制御され、時刻t9〜t12の間は再びランダムアクセス制御されている。つまり、時刻t1から時刻t8の間はチップセレクトバーCSBはローに設定される。一方、リードバーRDBは、その間の時刻t3〜t4、時刻t5〜t6、および時刻t7〜t8の間に間欠的にローに設定される。このような状態で、時刻t1前から時刻t2後にかけてAD[0:15]に読み出しアドレスが出力された後、時刻t4前から時刻t9前にかけてシーケンシャルアクセスしてデータを3つのブロックに渡ってシーケンシャルに読み出している。また、時刻t9前以降はランダムアクセス制御が行われている。
【0073】
なお、シーケンシャルアクセスとは、連続したアドレスのメモリ内容を読み出す場合の制御方法である。それゆえ、アドレスが連続している場合には、CPUからアドレスを出力する必要がなく、制御信号(RDB)のみでメモリのアドレスをカウントアップできる。つまり、アドレスを出力する必要がない分だけ、高速にデータをリードできる。プログラムの実行開始時に、あらかじめプログラムデータを纏めてシーケンシャルに読み出して置くことによって、プログラムを円滑に起動するようにしても良い。
【0074】
また、ランダムアクセスとは、非連続なアドレスのメモリ内容を読み出す場合の制御方法であって、メモリをリードする度にアドレスを入力する必要があり、データのリードが遅い。
【0075】
このように、AGB ROM11Aにおいて、ランダムアクセス制御とシーケンシャル制御を組み合わせて実施する理由は以下の通りである。つまり、マルチプレックスされたバスは、インターフェースバスのピン本数が少なくて済むという利点がある一方、1本のピンでアドレスとデータが共有のバスとして利用されている。そのため、アドレスを入力した後にしかデータを出力出来ず、通常のバスに比べてアクセススピードが遅いと言う問題がある。この問題は上述のシーケンシャルアクセス制御によって改善できる。ただし、シーケンシャルアクセス制御を実行するためには、メモリ側にシーケンシャルアクセスに対応した特殊な回路(アドレスカウンタ)を必要とする。
【0076】
次に、図14を参照して、シーケンシャルアクセスを可能にするアドレスカウンタを用いたマルチプレックス変換回路について説明する。マルチプレックスバス変換器MBCは、アドレスカウンタACに入力されているA[23:16]はCPU上位アドレスであるA23〜A16を意味し、AD[15:0]はCPU下位アドレスA15〜A0およびデータD15〜D0を意味している。さらに、アドレスカウンタACのLOADにはチップセレクトバー/CSが入力され、CLOCKにはリードバー/RDが入力されている。これらの4種類の入力に基づいて、アドレスカウンタACはメモリアドレスバスMA[23:0]信号を出力する。また、メモリデータバスMD[15:0]は、AD[15:0]に接続されて、データD15〜D0が出力される。
【0077】
このように構成されたマルチプレックスバス変換器MBCにおいて、アドレスカウンタACは24ビットカウンタであり、A[23:16]信号とAD[15:0]信号をチップセレクトバー/CS信号の立ち下がりでロードし、メモリアドレスバスMA[23:0]信号を生成する。リードバー/RD信号はカウントアップ信号としてアドレスカウンタACに入力される。以上の結果、シーケンシャルアクセス制御が実現できる。なお、メモリからデータを出力するタイミングは、チップセレクトバー/CS信号とリードバー/RD信号にて制御される。
【0078】
なお、図13(b)に、AGB RAM11Bのライトアクセスのタイミングチャートを示す。図13(c)にAGB RAM11Bのリードアクセスのタイミングチャートを示す。そして、図13(d)にCGB ROM11Cのリードアクセスのタイミングチャートを示す。なお、これら図13(b)、13(c)、および13(d)中に示されている記号はそれぞれ、図13(a)に関して説明したものと同じである。
【0079】
図15に示すフローチャートを参照して、本発明にかかる情報処理装置AGBの動作について説明する。まず、ステップS2において、カートリッジ100が情報処理装置AGBのカートリッジソケット240に挿入される。そして、処理は次のステップS4に進む。
【0080】
ステップS4において、カートリッジ形状検出スイッチ30はセレクタ30sの状態に基づいて、挿入されたカートリッジ100がAGB専用カートリッジ100AとCGB用カートリッジ100Cとの何れで有るかが判断される。
具体的には、カートリッジ100がAGB専用カートリッジ100Aの場合は、セレクタ30sは標準位置のあるOFFのままであり、DC−DCコンバータ25cから3.3VのDC出力端子に接続されている。
【0081】
一方、カートリッジ100がCGB用カートリッジ100Cの場合は、セレクタ30sが標準位置(OFF)から動かされて、5V出力端子に接続されてONになる。カートリッジ100がカートリッジソケット240に装着された時点で、処理は次のステップS5に進む。
【0082】
ステップS5において、ユーザによって、情報処理装置AGBの電源スイッチ25bがONにされる。なお、ステップS4において、セレクタ30sがOFFであれば、処理はステップS6に進む。
【0083】
ステップS6において、カートリッジ形状検出スイッチ30を経由して、DC−DCコンバータ25cから3.3VのDCがカートリッジ100、CPU230のI/Oバッファコントローラ230aおよび電圧検出IC25dに供給される。そして、処理は次のステップS8に進む。
【0084】
ステップS8において、電圧検出IC25dはカートリッジ形状検出スイッチ30を経由して供給されるDCの電圧3.3Vを検出した後、レジスタ23A_3にAGB専用カートリッジ100Aが装着されていることを示すハイレベル(1)信号を出力する。そして、処理は次のステップS14に進む。
【0085】
一方、上述のステップS4において、カートリッジ100がカートリッジソケット240に装着された時点でカートリッジ形状検出スイッチ30がONの場合は、処理はステップS5を経てステップS10に進む。
【0086】
ステップS10において、カートリッジ100は既にカートリッジソケット240に装着されているので、カートリッジ形状検出スイッチ30を経由して、DC−DCコンバータ25cから5VのDCがカートリッジ100、CPU230のI/Oバッファコントローラ230aおよび電圧検出IC25dに供給される。そして、処理は次のステップS12に進む。
【0087】
ステップS12において、電圧検出IC25dはカートリッジ形状検出スイッチ30を経由して供給されるDCの電圧5Vを検出した後、レジスタ23A_3にCGB用カートリッジ100Cが装着されていることを示すローレベル(0)信号を出力する。そして、処理は次のステップS14に進む。
【0088】
ステップS14において、DC−DCコンバータ25Cから供給される電圧(3.3V)の入力に応答して、リセット回路50はCPU230のリセットを解除する。そして、処理は次のステップS16に進む。
【0089】
ステップS16において、CPU230の中のAGB CPUコア23A_2が起動して、AGBブートROM23A_1に記述された処理の実行を開始する。そして、処理は次のステップS18に進む。
【0090】
ステップS18において、AGB CPUコア23A_2はレジスタ23A_3に書き込まれている値が1と0の何れであるかを判断する。値は1である、つまりAGB専用カートリッジ100Aが装着されている場合には、処理はステップS20に進む。
【0091】
ステップS20において、引き続きAGBブートROM23A_1に記述された処理が実行される。そして、処理は次のステップS22に進む。
【0092】
ステップS22において、マルチプレックスバスインターフェースを用いて、AGB専用カートリッジ100A内のメモリにアクセスを行う。なお、マルチプレックスバスインターフェースによるメモリアクセスについては、図10および図11を参照して説明した通りである。そして、処理は次のステップS24に進む。なお、図13(a)および図14を参照して説明したように、シーケンシャルアクセス制御を行ってデータの読み出し効率を改善できる事は言うまでもない。
【0093】
ステップS24において、ステップS22において読み出されたデータに基づいて、AGB専用カートリッジ100Aに格納された情報処理装置AGB専用の32ビットゲームがスタートする。
【0094】
一方、上述のステップS18において、値は0、つまりCGB用カートリッジ100Cが装着されている場合には、処理はステップS26に進む。
【0095】
ステップS26において、切替回路230sが起動される。そして、処理は次のステップS28に進む。
【0096】
ステップS28において、切替回路230sによって、AGB CPUコア23A_2が停止させられる一方、CGB CPUコア23C_2が起動される。そして、処理は次のステップS30に進む。
【0097】
ステップS30において、CGB CPUコア23C_2はCGBブートROM23C_1に記述されている処理を実行する。そして、処理は次のステップS32に進む。
【0098】
ステップS32において、汎用バスインターフェースによって、CGB用カートリッジ100C内のメモリにアクセスを行う。なお、汎用インターフェースによるメモリアクセスについては、図10および図11を参照して説明した通りである。そして、処理は次のステップS34に進む。
【0099】
ステップS34において、ステップS32においてCGB用カートリッジ100Cから読み出したデータにもとづいて、CGB用カートリッジ100Cに格納された情報処理装置CGB専用の8ビットゲームがスタートする。なお、本実施形態においては、上述の如く、カートリッジソケット240に装着されるカートリッジ100を識別することによって、バスモードをAGB ROM11A用とCGB ROM11C用との何れかに切り替えているが、CPUからの読み出しアドレスの値に応じて、バスモードを切り替えるようにしても良い。
【0100】
なお、上述のフローチャートにおいて、ステップS2〜S14までの処理は、AGB専用カートリッジ100Aに切り欠き100nを設け、カートリッジ形状検出スイッチ30のセレクタ30sが同切り欠き100nに適合すると共に、標準状態でDC−DCコンバータ25cの3.3V出力端子に接続するように構成されることによって、機械的に実行される。そして、ステップS16〜S34はCPU230内部の要素によって実行される。
【0101】
しかしながら、ステップS18における処理の分岐は、ステップS8およびステップS12における電圧検出IC25dよりの出力によって一義的に決まる。つまり、カートリッジ100に切り欠き100nが有るか否かによって、ステップS22においてマルチプレックスバスインターフェースでアクセスされるか、ステップS32において汎用バスインターフェースでアクセスされるかが一義的に決定される。この意味において、カートリッジ100に設けられた切り欠き100nはバスモードセレクタとしての役割を果たしている。
【0102】
次に、図16を参照して、AGB ROM11Aの構成について説明する。図16(a)は、カスタムROMとして1チップに構成した例を示す。同図において、AGB ROM11Aはマルチプレックスバス変換器MBCと汎用メモリMが1チップ上に構成されている。マルチプレックスバス変換器MBCには、図10に示した上位アドレスA16〜A23が入力される。
【0103】
さらに、下位アドレスA0(1)〜A15の入力と共に、データD0(1)〜D15の出力がマルチプレックスされて実行される。マルチプレックスバス変換器MBCから汎用メモリMへはアドレスが出力されて、汎用メモリMからはデータがマルチプレックスバス変換器MBCに出力される。なお、マルチプレックスバス変換器MBCおよび汎用メモリMに対して、制御信号が入力されて、上述のマルチプレックスバス変換器MBCおよび汎用メモリMの動作が制御される。
【0104】
図16(b)は、図16(a)に示したように、構成要素が1チップ上に構成されたカスタムROMでなく、それぞれの独立したマルチプレックスバス変換器MBC’および汎用メモリM’が互いに配線されてAGB ROM11Aを構成している。このように構成することによって、1チップに構成する場合に比べて容易に製造できるメリットがある。また、図16(a)および図16(b)に示す例においては、AGB ROM11Aは書換不可能なマスクROMで構成されるが、書換可能なフラッシュROM等によって構成しても良いことは言うまでもない。
【0105】
上述のように本発明においては、カートリッジへの供給電圧およびアクセス方法が、内蔵されているメモリの種類によって異なる場合でも、カートリッジを識別して、識別結果に応じて供給電圧および中央処理手段の動作モードを切り換えることによって、カートリッジ内のメモリにアクセス出来るという効果がある。
【図面の簡単な説明】
【図1】本発明にかかる情報処理装置のシステム構成を示すブロック図である。
【図2】図1に示した情報処理装置におけるカートリッジ識別機能の要部の構成を示すブロック図である。
【図3】図1に示した情報処理装置におけるカートリッジ識別方法の説明図である。
【図4】図1に示したAGB専用カートリッジおよびCGB用カートリッジの挿入端面部と、カートリッジソケットの対応する挿入口内部を対比して示す説明図である。
【図5】図1に示したAGB専用カートリッジを情報処理装置に挿入する時の状態を模式的に示した説明図である。
【図6】図1に示したCGB用カートリッジを情報処理装置に挿入する時の状態を模式的に示した説明図である。
【図7】光電センサ式を用いたカートリッジを識別する方法についての説明図である。
【図8】図2に示したAGB専用カートリッジおよびCGB用カートリッジの詳細な構造を示すブロック図である。
【図9】図2に示した、8ビット回路および32ビット回路に於けるバス制御に関する要部を示すブロック図である。
【図10】図1に示した情報処理装置のカートリッジインターフェースを示す説明図である。
【図11】図10に示したカートリッジインターフェースに関する、コネクタとAGB ROMおよびCGB ROMとの接続関係を示す説明図である。
【図12】図1に示したAGB専用カートリッジおよびCGB用カートリッジにおけるメモリマップを示す説明図である。
【図13】図8(a)に示したCGB ROMと、図8(b)に示したAGB ROM、およびAGB RAMにおけるリード/ライトアクセス動作を説明するタイムチャートである。
【図14】マルチプレックス変換回路の構成を示すブロック図である。
【図15】図1に示した情報処理装置の動作を示すフローチャートである。
【図16】図8(b)に示したAGB ROMの構成を示すブロック図である。
【図17】従来の情報処理装置の構成を示すブロック図である。
【図18】図17に示した、従来の情報処理装置CGBの外観図である。
【図19】図17に示した、カートリッジの外観図である。
【符号の説明】
AGB 情報処理装置
22 操作キー
40 サウンドアンプ
42 スピーカ
200 ゲーム機
230 CPU
230a I/Oバッファコントローラ
230b VRAM
230c WRAM
230d ROM
230e LCDコントローラ
230f 周辺回路
23A 32ビット回路
23A_1 AGBブートROM
23A_2 AGB CPUコア
23A_3 レジスタ
23A_4 マルチプレックス/8ビットバスコントローラ
23C 8ビット回路
23C_1 CGBブートROM
23C_2 CGB CPUコア
23C_3 8ビットバスコントローラ
240 カートリッジソケット
24 コネクタ
30 カートリッジ形状検出スイッチ
30s セレクタ
250 電源ユニット
25a 電源
25b 電源スイッチ
25c DC−DCコンバータ
25d 電圧検出IC
270 液晶表示ユニット
27a LCD
27b レギュレータIC
100A AGB専用カートリッジ
11A AGB ROM
11B AGB RAM
100C CGB用カートリッジ[0001]
BACKGROUND OF THE INVENTION
The present invention relates to an information processing apparatus in which any one of a plurality of detachable cartridges incorporating different types of memories is mounted, and which operates in different modes depending on the type of cartridge in which a central processing unit is mounted.
[0002]
[Prior art]
With reference to FIG. 17, FIG. 18, and FIG. 19, a conventional information processing apparatus will be described taking a game machine as an example. First, as shown in FIG. 17, the conventional information processing apparatus CGB is roughly divided into a
[0003]
[0004]
Further, the
[0005]
The
[0006]
When the memory space of the
[0007]
The
[0008]
18 shows the external structure of the information processing device CGB. The information processing device CGB has a
[0009]
The
[0010]
In the information processing apparatus CGB, an 8-bit CPU is used as the
[0011]
Also in the information processing apparatus CGB configured as described above, it is necessary to improve the performance of the CPU in accordance with technological innovation of components represented by the CPU and the like, and increasing user demands for processing capability. However, as a result of technological innovation, the current processing bits of the CPU are different from those in the information processing device CGB. For example, the CPU has 32-bit processing (for example, 48-bit data width), and accordingly, the memory system needs to use 32-bit processing. From such a situation, it is desirable to adopt connectors of 32 bits for the
[0012]
[Problems to be solved by the invention]
However, the conventional information processing apparatus CGB has acquired many users for many years and has an accumulation of
[0013]
As a measure for solving such a problem, a new information processing apparatus AGB (FIG. 1) uses a conventional information processing apparatus in order to maintain program (cartridge) compatibility with the conventional information processing apparatus CGB. An 8-bit CPU for CGB and a 32-bit CPU for a new information processing apparatus AGB are provided. If a cartridge for the information processing device CGB is inserted, it is desirable to operate with an 8-bit CPU system, and if a game cartridge dedicated to the information processing device AGB is inserted, it is desirable to operate with a 32-bit CPU system.
[0014]
To that end, countermeasures against the problems concerning the following three items are necessary.
Problem 1) A function for identifying whether a memory and a program stored in a cartridge are dedicated to the information processing device AGB or the information processing device CGB is provided. Then, by attaching the cartridge to the information processing apparatus AGB, before operating the CPU system of the AGB, the drive voltage suitable for the cartridge is automatically selected and the program stored in the cartridge is suitable. The CPU is identified. Then, after switching the driving voltage supplied to the mounted cartridge, it is necessary to operate the corresponding CPU system.
Problem 2) Further, in order to use the cartridge for the information processing apparatus CGB and the cartridge dedicated to the information processing apparatus AGB in common, the connector which is an external bus has an 8-bit specification that matches the information processing apparatus CGB. As a result, in order to transfer data between the cartridge and the corresponding CPU system via the 8-bit specification connector, when the cartridge is for the information processing device CGB and only for the information processing device AGB, the data to be transferred The number of bits is different from 8 bits and 32 bits. As described above, it is necessary to appropriately switch the bus transfer mode in accordance with combinations in which the data widths of the CPU and the external bus are different.
Problem 3) Furthermore, the cartridge dedicated to the information processing apparatus AGB needs to have a mechanism corresponding to the above-described difference in data width, that is, a bus transfer mode capable of transferring 32-bit data via an 8-bit specification connector. There is.
[0015]
With respect to
[0016]
The present invention has been made to solve the
[0017]
[Means for Solving the Problems and Effects of the Invention]
In the first invention, either the first cartridge containing the first memory driven by the first voltage or the second cartridge containing the second memory driven by the second voltage is attached or detached. An information processing apparatus that is freely mounted and performs processing based on data stored in a memory stored in the mounted cartridge,
The first cartridge is provided with a mark for distinguishing from the second cartridge,
A cartridge identifier for identifying the first cartridge and the second cartridge based on the sign;
A voltage that supplies a first voltage when the cartridge identifier is identified as the first cartridge by the cartridge identifier and supplies a second voltage when it is identified as the second cartridge. A feeder,
An information processing apparatus including a central processing unit that starts in a first mode when a first voltage is supplied and starts in a second mode when a second voltage is supplied.
[0018]
As described above, in the first aspect of the invention, the drive voltage is supplied to the memory housed in the cartridge by selecting the drive voltage of the memory housed in the cartridge based on the cartridge. Further, the central processor determines the mode according to the drive voltage.
[0019]
In a second aspect based on the first aspect, the voltage supply is
A first output device for supplying a first voltage;
A second output device for supplying a second voltage;
The cartridge identifier is energized to connect to the first output device before the cartridge is mounted, and is connected to the second output device and the first output when the second cartridge is mounted. When the cartridge is mounted, the cartridge remains connected to the first output device.
[0020]
In a third aspect based on the first aspect, the voltage supply device includes a voltage detector that detects a voltage supplied to the cartridge identification device,
The central processor is activated according to the activation program and operates in either the first mode or the second mode according to the voltage detected by the voltage detector.
[0021]
In a fourth aspect based on the third aspect, the central processor is
A first arithmetic unit driven in a first mode;
A second arithmetic unit driven in the second mode,
A computing unit switching unit is provided that selectively executes only one of the first computing unit and the previous two computing units according to the voltage detected by the voltage detector.
[0022]
In a fifth aspect based on the first aspect, the sign is a difference in shape between the first cartridge and the second cartridge,
The cartridge discriminating device is characterized by contacting the mounted cartridge and identifying whether the mounted cartridge is the first cartridge or the second cartridge based on the difference in shape.
[0023]
In a sixth aspect based on the first aspect, the indicator is a memory that stores an identification code indicating the type of the cartridge and is housed in the cartridge.
The cartridge identifier reads the identification code, and identifies whether the cartridge mounted is the first cartridge or the second cartridge based on the identification code.
[0024]
In a seventh aspect based on the first aspect, the indicator is two signal lines that take one of a short-circuit state and a non-short-circuit state,
The cartridge discriminator is characterized by detecting a short-circuit state of two signal lines and discriminating whether the mounted cartridge is the first cartridge or the second cartridge based on the short-circuit state.
[0025]
DETAILED DESCRIPTION OF THE INVENTION
With reference to FIGS. 1, 2, 3, 4, 5, 6, and 7, the cartridge identification when the information processing apparatus according to the embodiment of the present invention is applied to a game machine will be described. To do. Thereafter, the operation of the information processing apparatus according to the embodiment of the present invention will be described with reference to FIGS. 8, 9, 10, 11, 12, 13, 14, and 15. Further, a cartridge according to an embodiment of the present invention will be described with reference to FIG.
[0026]
First, FIG. 1 shows an outline of a system block when the information processing apparatus AGB according to the present embodiment is applied to a game machine. The information processing apparatus AGB broadly includes a
[0027]
As described above, there are two types of program sources 100: the
[0028]
The AGB
[0029]
The game machine 200 roughly includes a central processing unit (CPU) 230, a
[0030]
The
[0031]
Further, the
[0032]
The
[0033]
The
[0034]
The cartridge
[0035]
FIG. 2 is a block diagram showing a main part related to the
[0036]
The
[0037]
The 8-
[0038]
The
[0039]
The cartridge
[0040]
In this example, a method for uniquely selecting an output voltage according to the type of cartridge 100 (aside from the AGB
[0041]
With this configuration, as the
[0042]
On the other hand, the
[0043]
Next, the method for identifying the
[0044]
On the other hand, FIG. 3B shows a state in which the state before and after the
[0045]
FIG. 4 shows a comparison between the insertion end face portions of the
[0046]
FIG. 5 schematically shows a state when the AGB
[0047]
FIG. 6 schematically shows a state when the
[0048]
In the example shown in FIGS. 3 and 4, the example in which the
[0049]
In the present example, the identification of the
[0050]
FIG. 7 shows an example of a photoelectric sensor type. FIGS. 7A and 7B show a transmission type example in which the
[0051]
FIGS. 7C and 7D show a reflection type example for identifying the
[0052]
In addition to the method described above, a magnetic material is added to the
[0053]
Further, as an example of the cartridge identification means, an identification code corresponding to the type of cartridge is stored in a storage medium, and the identification code is read to determine whether the cartridge is an AGB
[0054]
The AGB CPU core 23A_2 reads the identification code stored in the specific area of the memory in the cartridge. If the read identification code is a code indicating the AGB
[0055]
The switching circuit 230s stops the AGB CPU core 23A_2 and starts the CGB CPU core 23C_2, and switches the voltage supplied to the cartridge to 5 V by a separately provided selector. The drive voltage of the AGB
[0056]
Further, two signal lines for identification are provided in the
[0057]
Hereinafter, the operation of the information processing apparatus AGB will be described with reference to FIGS. First, a detailed structure of the
[0058]
As shown in FIG. 8B, in the AGB
[0059]
The
[0060]
FIG. 9 shows a block diagram of a main part relating to bus control in the 8-
[0061]
In the 8-
[0062]
FIG. 10 shows a cartridge interface of the information processing apparatus AGB. In the figure, the “No” column at the left end corresponds to a pin number in the
[0063]
As can be seen from the figure, when the
[0064]
On the other hand, when the AGB
[0065]
The data bus of the 32-
[0066]
In the multiplex mode, it means a process in which requested data is read out on the same bus after the address of data to be read on one bus is output. Thus, since one bus is time-divided and used for two types of address lines and data lines, this is an effective method when the number of bus pins is insufficient with respect to the number of bits of processing data.
[0067]
FIG. 11 shows a connection relationship between the
[0068]
FIG. 12 shows a memory map in the information processing apparatus AGB.
FIG. 12A shows a memory map of the information processing apparatus AGB when the AGB
[0069]
FIG. 12B shows a memory map of the information processing apparatus AGB when the
[0070]
When the 32-
[0071]
A read / write access operation in the
First, FIG. 13A shows a time chart of read access of the
[0072]
In FIG. 13A, the
[0073]
Note that the sequential access is a control method for reading the memory contents of consecutive addresses. Therefore, when the addresses are continuous, it is not necessary to output the address from the CPU, and the memory address can be counted up only by the control signal (RDB). That is, data can be read at a high speed as much as it is not necessary to output an address. At the start of program execution, the program may be started smoothly by collecting and sequentially reading out the program data in advance.
[0074]
Random access is a control method for reading the memory contents of non-consecutive addresses. It is necessary to input an address every time the memory is read, and data reading is slow.
[0075]
As described above, in the
[0076]
Next, a multiplex conversion circuit using an address counter that enables sequential access will be described with reference to FIG. In the multiplex bus converter MBC, A [23:16] inputted to the address counter AC means A23 to A16 which are CPU upper addresses, and AD [15: 0] is CPU lower addresses A15 to A0 and data. D15 to D0 are meant. Further, the chip select bar / CS is input to the LOAD of the address counter AC, and the read bar / RD is input to the CLOCK. Based on these four types of inputs, the address counter AC outputs a memory address bus MA [23: 0] signal. The memory data bus MD [15: 0] is connected to AD [15: 0], and data D15 to D0 are output.
[0077]
In the multiplex bus converter MBC configured as described above, the address counter AC is a 24-bit counter, and the A [23:16] signal and the AD [15: 0] signal are output at the falling edge of the chip select bar / CS signal. Load and generate memory address bus MA [23: 0] signal. The read bar / RD signal is input to the address counter AC as a count up signal. As a result, sequential access control can be realized. Note that the timing of outputting data from the memory is controlled by the chip select bar / CS signal and the read bar / RD signal.
[0078]
FIG. 13B shows a timing chart of write access of the
[0079]
The operation of the information processing apparatus AGB according to the present invention will be described with reference to the flowchart shown in FIG. First, in step S2, the
[0080]
In step S4, the cartridge
Specifically, when the
[0081]
On the other hand, when the
[0082]
In step S5, the
[0083]
In step S6, 3.3V DC is supplied from the DC-
[0084]
In step S8, the
[0085]
On the other hand, if the cartridge
[0086]
In step S10, since the
[0087]
In step S12, the
[0088]
In step S14, the
[0089]
In step S16, the AGB CPU core 23A_2 in the
[0090]
In step S18, the AGB CPU core 23A_2 determines whether the value written in the register 23A_3 is 1 or 0. If the value is 1, that is, if the
[0091]
In step S20, the process described in the AGB boot ROM 23A_1 is continuously executed. Then, the process proceeds to the next step S22.
[0092]
In step S22, the memory in the AGB
[0093]
In step S24, based on the data read in step S22, a 32-bit game dedicated to the information processing apparatus AGB stored in the AGB
[0094]
On the other hand, in step S18 described above, if the value is 0, that is, if the
[0095]
In step S26, the switching circuit 230s is activated. Then, the process proceeds to the next step S28.
[0096]
In step S28, the AGB CPU core 23A_2 is stopped by the switching circuit 230s, while the CGB CPU core 23C_2 is started. Then, the process proceeds to the next step S30.
[0097]
In step S30, the CGB CPU core 23C_2 executes a process described in the CGB boot ROM 23C_1. Then, the process proceeds to the next step S32.
[0098]
In step S32, the memory in the
[0099]
In step S34, based on the data read from the
[0100]
In the above-described flowchart, the processes from Steps S2 to S14 are performed by providing the AGB
[0101]
However, the branch of the process in step S18 is uniquely determined by the output from the
[0102]
Next, the configuration of the
[0103]
Further, the outputs of the data D0 (1) to D15 are multiplexed and executed together with the inputs of the lower addresses A0 (1) to A15. An address is output from the multiplex bus converter MBC to the general-purpose memory M, and data is output from the general-purpose memory M to the multiplex bus converter MBC. A control signal is input to the multiplex bus converter MBC and the general-purpose memory M, and the operations of the multiplex bus converter MBC and the general-purpose memory M are controlled.
[0104]
In FIG. 16B, as shown in FIG. 16A, each of the independent multiplex bus converters MBC ′ and the general-purpose memory M ′ is not a custom ROM whose components are configured on one chip.
[0105]
As described above, in the present invention, even when the supply voltage to the cartridge and the access method differ depending on the type of the built-in memory, the cartridge is identified, and the supply voltage and the operation of the central processing unit are performed according to the identification result. By switching the mode, there is an effect that the memory in the cartridge can be accessed.
[Brief description of the drawings]
FIG. 1 is a block diagram showing a system configuration of an information processing apparatus according to the present invention.
2 is a block diagram illustrating a configuration of a main part of a cartridge identification function in the information processing apparatus illustrated in FIG. 1;
3 is an explanatory diagram of a cartridge identification method in the information processing apparatus shown in FIG. 1; FIG.
4 is an explanatory view showing a comparison between an insertion end face portion of the cartridge for AGB and the cartridge for CGB shown in FIG. 1 and the inside of a corresponding insertion opening of the cartridge socket. FIG.
FIG. 5 is an explanatory view schematically showing a state when the AGB cartridge shown in FIG. 1 is inserted into the information processing apparatus.
6 is an explanatory view schematically showing a state when the CGB cartridge shown in FIG. 1 is inserted into the information processing apparatus. FIG.
FIG. 7 is an explanatory diagram of a method for identifying a cartridge using a photoelectric sensor type.
FIG. 8 is a block diagram showing a detailed structure of the AGB dedicated cartridge and the CGB cartridge shown in FIG. 2;
FIG. 9 is a block diagram showing a main part relating to bus control in the 8-bit circuit and the 32-bit circuit shown in FIG. 2;
10 is an explanatory diagram showing a cartridge interface of the information processing apparatus shown in FIG. 1. FIG.
11 is an explanatory diagram showing a connection relationship between a connector, an AGB ROM, and a CGB ROM with respect to the cartridge interface shown in FIG. 10;
12 is an explanatory diagram showing a memory map in the AGB dedicated cartridge and the CGB cartridge shown in FIG. 1; FIG.
13 is a time chart for explaining read / write access operations in the CGB ROM shown in FIG. 8A, the AGB ROM shown in FIG. 8B, and the AGB RAM.
FIG. 14 is a block diagram showing a configuration of a multiplex conversion circuit.
15 is a flowchart showing an operation of the information processing apparatus shown in FIG.
16 is a block diagram showing a configuration of the AGB ROM shown in FIG.
FIG. 17 is a block diagram illustrating a configuration of a conventional information processing apparatus.
18 is an external view of the conventional information processing apparatus CGB shown in FIG.
19 is an external view of the cartridge shown in FIG.
[Explanation of symbols]
AGB information processing equipment
22 Operation keys
40 sound amplifier
42 Speaker
200 game consoles
230 CPU
230a I / O buffer controller
230b VRAM
230c WRAM
230d ROM
230e LCD controller
230f peripheral circuit
23A 32-bit circuit
23A_1 AGB boot ROM
23A_2 AGB CPU core
23A_3 register
23A_4 Multiplex / 8-bit bus controller
23C 8-bit circuit
23C_1 CGB boot ROM
23C_2 CGB CPU core
23C_3 8-bit bus controller
240 Cartridge socket
24 connectors
30 Cartridge shape detection switch
30s selector
250 power supply unit
25a power supply
25b Power switch
25c DC-DC converter
25d voltage detection IC
270 Liquid crystal display unit
27a LCD
27b Regulator IC
100A AGB cartridge
11A AGB ROM
11B AGB RAM
100C CGB cartridge
Claims (4)
第1のカートリッジには、第2のカートリッジと区別するための標識手段が設けられ、
前記標識手段に基づいて、前記第1のカートリッジと前記第2のカートリッジを識別し、前記第1のカートリッジが装着されたときには前記第1のメモリに前記第1の電圧を供給し、前記第2のカートリッジが装着されたときには前記第2のメモリに前記第2の電圧を供給する電圧供給手段と、
前記電圧供給手段によって供給されている電圧を検出する電圧検出手段と、
起動プログラムに従って起動し、前記電圧検出手段が前記第1の電圧を検出した場合に第1のモードで動作し、前記電圧検出手段が前記第2の電圧を検出した場合に第2のモードで動作する中央処理手段とを備える情報処理装置。One of the first cartridge storing the first memory driven by the first voltage and the second cartridge storing the second memory driven by the second voltage is detachably mounted, An information processing apparatus for performing processing based on data stored in a memory stored in the mounted cartridge,
The first cartridge is provided with marking means for distinguishing from the second cartridge,
Based on the marking means, the first cartridge and the second cartridge are identified, and when the first cartridge is mounted, the first voltage is supplied to the first memory, and the second cartridge Voltage supply means for supplying the second voltage to the second memory when the cartridge is mounted ;
Voltage detection means for detecting the voltage supplied by the voltage supply means;
Starts according to a start program, operates in the first mode when the voltage detection means detects the first voltage, and operates in the second mode when the voltage detection means detects the second voltage information processing apparatus including a central processing unit for.
前記第1の電圧を供給する第1の出力手段と、
前記第2の電圧を供給する第2の出力手段とを備え、
前記電圧供給手段は、前記第1のカートリッジが装着されたときには前記第1のカートリッジが前記第1の出力手段に接続されることによって前記第1のメモリに前記第1の電圧を供給し、前記第2のカートリッジが装着されたときには前記第2のカートリッジが前記第2の出力手段に接続されることによって前記第2のメモリに前記第2の電圧を供給することを特徴とする請求項1に記載の情報処理装置。The voltage supply means includes
First output means for supplying the first voltage;
Second output means for supplying the second voltage;
The voltage supply means supplies the first voltage to the first memory by connecting the first cartridge to the first output means when the first cartridge is mounted, 2. The second voltage is supplied to the second memory by connecting the second cartridge to the second output means when the second cartridge is mounted. The information processing apparatus described.
前記第1のモードで駆動する第1の演算手段と、
前記第2のモードで駆動する第2の演算手段とを備え、
前記電圧検出手段によって検出された電圧に基づいて前記第1の演算手段および前記第2の演算手段の一方のみを選択的に実行させる演算手段切替手段を備える請求項1に記載の情報処理装置。The central processing means is
First computing means for driving in the first mode;
Second calculating means for driving in the second mode,
2. The information processing apparatus according to claim 1 , further comprising a calculation unit switching unit that selectively executes only one of the first calculation unit and the second calculation unit based on the voltage detected by the voltage detection unit.
前記電圧供給手段は、前記装着されたカートリッジに接触して、前記形状の違いに基づいて当該装着されたカートリッジが前記第1および第2のカートリッジの何れであるかを識別することを特徴とする請求項1に記載の情報処理装置。The labeling means is different in shape from the first cartridge and the second cartridge,
The voltage supply means contacts the mounted cartridge and identifies whether the mounted cartridge is the first cartridge or the second cartridge based on the difference in shape. The information processing apparatus according to claim 1.
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