JP4416575B2 - Memory control method and memory control device - Google Patents

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Description

本発明は、ＣＰＵ、ＤＭＡコントローラ、ＰＣＩバスコントローラ等の複数の機器からアクセスされるメモリを制御し、メモリを通常モード又は省電力待機モードに設定するメモリ制御方法及びメモリ制御装置に関するものである。   The present invention relates to a memory control method and a memory control device for controlling a memory accessed from a plurality of devices such as a CPU, a DMA controller, and a PCI bus controller, and setting the memory to a normal mode or a power saving standby mode.

従来のメモリ制御装置では、メモリの待機時に設定するモードは、機器（ＣＰＵ，ＤＭＡ，ＰＣＩ等）の種類ではなく、ジョブの種類によって定められていた。
特許文献１には、メモリカードへのデータの読み出し時に自動的に省電力モードへの切替えを行うことが開示されているが、単に、アクセスが無い場合には、待機モードになるというものである。また、特許文献２には、メモリの待機モードへの移行を、ジョブの種類によって判断することが開示されているが、その為のソフトウェアの大規模な対応が必要であり、複雑な構成となっている。
特開２００１−１８４４６４号公報 特開２０００−１８４１０６号公報 In the conventional memory control device, the mode to be set when the memory is waiting is determined not by the type of device (CPU, DMA, PCI, etc.) but by the type of job.
Japanese Patent Application Laid-Open No. 2004-228561 discloses that the mode is automatically switched to the power saving mode when data is read from the memory card. However, when there is no access, the standby mode is simply entered. . Japanese Patent Application Laid-Open No. 2004-228867 discloses that the shift to the standby mode of the memory is determined based on the type of job. However, this requires a large-scale software response and a complicated configuration. ing.
JP 2001-184464 A JP 2000-184106 A

上述したように、従来のメモリの制御装置では、メモリの待機時に設定するモードは、ジョブの種類によって定められているので、ジョブの種類を判断する為に、複雑なソフトウェアによる管理機能が必要であるという問題がある。
本発明は、上述したような事情に鑑みてなされたものであり、メモリにアクセスする機器の種類に基づいて、アクセス終了後のメモリの待機モードを設定することにより、大規模なソフトウェアによる管理を必要とせず、簡単な制御で消費電力を低減させることが出来、性能が低下しないメモリ制御方法及びメモリ制御装置を提供することを目的とする。 As described above, in the conventional memory control device, the mode to be set at the time of waiting for the memory is determined by the type of job. Therefore, in order to determine the type of job, a complicated software management function is required. There is a problem that there is.
The present invention has been made in view of the circumstances as described above. Based on the type of device accessing the memory, the standby mode of the memory after the end of access is set, thereby enabling management by a large-scale software. It is an object of the present invention to provide a memory control method and a memory control apparatus that can reduce power consumption with simple control and do not deteriorate performance.

本発明に係るメモリ制御方法は、複数の機器からアクセスされるメモリを制御し、該メモリを通常モード又は省電力待機モードに設定するメモリ制御方法において、前記機器からのアクセスが終了した後に設定すべき前記メモリのモードを、前記機器別に予め設定記憶しておく設定記憶手段を用意し、前記メモリにアクセスして来た機器を識別し、識別した機器について前記設定記憶手段が設定記憶しているモードを参照し、前記アクセスが終了した後に、前記メモリを参照したモードに設定することを特徴とする。   A memory control method according to the present invention controls a memory accessed from a plurality of devices, and sets the memory in a normal mode or a power saving standby mode after the access from the device is completed. A setting storage means for setting and storing the memory mode for each device in advance is prepared, the device that has accessed the memory is identified, and the setting storage device sets and stores the identified device. A mode is referred to, and after the access is completed, the mode is set to refer to the memory.

本発明に係るメモリ制御装置は、複数の機器からアクセスされるメモリを制御し、該メモリを通常モード又は省電力待機モードに設定するように構成してあるメモリ制御装置において、前記機器からのアクセスが終了した後に設定すべき前記メモリのモードを、前記機器別に予め設定記憶しておく設定記憶手段と、前記メモリにアクセスして来た機器を識別する識別手段と、該識別手段が識別した機器について前記設定記憶手段が記憶しているモードを参照する参照手段とを備え、前記アクセスが終了した後に、前記メモリを前記参照手段が参照したモードに設定するように構成してあることを特徴とする。   A memory control device according to the present invention controls a memory accessed from a plurality of devices, and the memory control device configured to set the memory to a normal mode or a power saving standby mode. Setting memory means for setting and storing in advance the mode of the memory to be set after the operation is completed for each device, identifying means for identifying the device that has accessed the memory, and the device identified by the identifying means Reference means for referring to the mode stored in the setting storage means, and configured to set the memory to the mode referred to by the reference means after the access is completed. To do.

本発明に係るメモリ制御方法及びメモリ制御装置では、複数の機器からアクセスされるメモリを制御し、メモリを通常モード又は省電力待機モードに設定する。設定記憶手段が、機器からのアクセスが終了した後に設定すべきメモリのモードを、機器別に予め設定記憶しておき、識別手段が、メモリにアクセスして来た機器を識別する。参照手段が、識別手段が識別した機器について設定記憶手段が記憶しているモードを参照し、アクセスが終了した後に、メモリを参照手段が参照したモードに設定する。   In the memory control method and the memory control device according to the present invention, a memory accessed from a plurality of devices is controlled, and the memory is set to a normal mode or a power saving standby mode. The setting storage unit sets and stores in advance the memory mode to be set after the access from the device is completed for each device, and the identification unit identifies the device that has accessed the memory. The reference unit refers to the mode stored in the setting storage unit for the device identified by the identification unit, and sets the memory to the mode referred to by the reference unit after the access is completed.

本発明に係るメモリ制御装置は、機器から前記メモリへのアクセスが終了して、該メモリを通常モードに設定したときに、所定時間を計時する計時手段を備え、前記機器からの再アクセスがない状態で、前記計時手段が所定時間を計時したときは、前記メモリを省電力待機モードに切替えるように構成してあることを特徴とする。   The memory control device according to the present invention has a time measuring means for measuring a predetermined time when access from the device to the memory is completed and the memory is set to the normal mode, and there is no re-access from the device. In this state, the memory is configured to be switched to a power saving standby mode when the time measuring means measures a predetermined time.

このメモリ制御装置では、機器からメモリへのアクセスが終了して、メモリを通常モードに設定したときに、計時手段が、所定時間を計時し、機器からの再アクセスがない状態で、計時手段が所定時間を計時したときは、メモリを省電力待機モードに切替える。   In this memory control device, when the access from the device to the memory is completed and the memory is set to the normal mode, the time measuring means keeps the predetermined time and there is no re-access from the device, and the time measuring means When the predetermined time is counted, the memory is switched to the power saving standby mode.

本発明に係るメモリ制御装置は、前記識別手段が、前記メモリへアクセスして来た機器をＣＰＵと識別したときは、該アクセスが終了した後、他の機器からのアクセスに関係無く、前記メモリを通常モードに設定し続けるように構成してあることを特徴とする。   In the memory control device according to the present invention, when the identification unit identifies a device that has accessed the memory as a CPU, the memory is independent of access from other devices after the access is completed. Is configured to continue to be set to the normal mode.

このメモリ制御装置では、識別手段が、メモリへアクセスして来た機器をＣＰＵと識別したときは、アクセスが終了した後、他の機器からのアクセスに関係無く、メモリを通常モードに設定し続ける。   In this memory control device, when the identifying means identifies the device that has accessed the memory as a CPU, it continues to set the memory to the normal mode regardless of access from other devices after the access is completed. .

本発明に係るメモリ制御装置は、前記設定記憶手段は、バイト単位で転送する機器については、省電力待機モードを予め設定記憶してあることを特徴とする。   The memory control device according to the present invention is characterized in that the setting storage means pre-sets and stores a power saving standby mode for a device to be transferred in byte units.

このメモリ制御装置では、設定記憶手段は、バイト単位で転送する機器については、省電力待機モードを予め設定記憶してある。   In this memory control device, the setting storage means pre-sets and stores the power saving standby mode for devices that are transferred in byte units.

本発明に係るメモリ制御方法によれば、大規模なソフトウェアによる管理を必要とせず、簡単な制御で消費電力を低減させることが出来、性能が低下しないメモリ制御方法を実現することが出来る。   According to the memory control method of the present invention, it is possible to realize a memory control method that does not require management by large-scale software, can reduce power consumption by simple control, and does not deteriorate performance.

本発明に係るメモリ制御装置によれば、大規模なソフトウェアによる管理を必要とせず、簡単な制御で消費電力を低減させることが出来、性能が低下しないメモリ制御装置を実現することが出来る。   According to the memory control device of the present invention, it is possible to realize a memory control device that does not require management by large-scale software, can reduce power consumption by simple control, and does not deteriorate performance.

本発明に係るメモリ制御装置によれば、大規模なソフトウェアによる管理を必要とせず、簡単な制御で消費電力を低減させることが出来、性能が低下しないメモリ制御装置を実現することが出来る。また、再度、省電力待機モードに入る為のソフトウェアの設定等を実施する必要がなく、制御が簡単である。   According to the memory control device of the present invention, it is possible to realize a memory control device that does not require management by large-scale software, can reduce power consumption by simple control, and does not deteriorate performance. Further, it is not necessary to perform software setting for entering the power saving standby mode again, and the control is simple.

本発明に係るメモリ制御装置によれば、大規模なソフトウェアによる管理を必要とせず、簡単な制御で消費電力を低減させることが出来、性能が低下しないメモリ制御装置を実現することが出来る。また、ＣＰＵは、連続してアクセスする可能性が高いので、連続アクセスする機器に設定することにより、次にＣＰＵからのアクセスがあった場合に、ＣＰＵへの処理応答速度を上げることが出来る。   According to the memory control device of the present invention, it is possible to realize a memory control device that does not require management by large-scale software, can reduce power consumption by simple control, and does not deteriorate performance. In addition, since the CPU has a high possibility of continuous access, the processing response speed to the CPU can be increased when the CPU is accessed next by setting the device to be continuously accessed.

本発明に係るメモリ制御装置によれば、大規模なソフトウェアによる管理を必要とせず、簡単な制御で消費電力を低減させることが出来、性能が低下しないメモリ制御装置を実現することが出来る。また、低速でデータ転送を行うシリアルインタフェース等からのアクセスがあった場合に、そのアクセスが終了した後、自動的に省電力待機モードに戻るので、消費電力を低減することが出来、省電力待機モードに入る為のソフトウェアの設定等を実施する必要もなく、制御が簡単である。   According to the memory control device of the present invention, it is possible to realize a memory control device that does not require management by large-scale software, can reduce power consumption by simple control, and does not deteriorate performance. In addition, when there is an access from a serial interface that transfers data at a low speed, it automatically returns to the power saving standby mode after the access is completed. There is no need to set software to enter the mode, and control is simple.

以下に、本発明を、その実施の形態を示す図面を参照しながら説明する。
図１は、本発明に係るメモリ制御方法及びメモリ制御装置の実施の形態の要部構成を示すブロック図である。このメモリ制御装置２は、各種プログラムを実行するＣＰＵ１、ＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）３、シリアル通信部等のＩ／Ｏ部２１、ネットワークＩ／ＦであるＬＡＮ（Local Area Network）部１２、ＵＳＢ（Universal Serial Bus）部１３、表示用のＬＣＤ（Liquid Crystal Display）部１４及びＲＯＭ１１と接続されている。 Hereinafter, the present invention will be described with reference to the drawings showing embodiments thereof.
FIG. 1 is a block diagram showing a main configuration of an embodiment of a memory control method and a memory control device according to the present invention. The memory control device 2 includes a CPU 1 that executes various programs, an SDRAM (Synchronous Dynamic Random Access Memory) 3, an I / O unit 21 such as a serial communication unit, a LAN (Local Area Network) unit 12 that is a network I / F, A USB (Universal Serial Bus) unit 13, a display LCD (Liquid Crystal Display) unit 14, and a ROM 11 are connected.

メモリ制御装置２は、ＣＰＵＩ／Ｆ部８、ＤＭＡ（Direct Memory Access）コントローラ部９及びＰＣＩ（Peripheral Component Interconnect）コントローラ部１０と、識別部５、省電力部６及び制御部７を有するメモリコントローラ４とを備えている。ＣＰＵＩ／Ｆ部８、ＤＭＡコントローラ部９及びＰＣＩコントローラ部１０は、それぞれ内部バス１，２，３・１８，１９，２０によりメモリコントローラ４に接続されている。   The memory control device 2 includes a CPU I / F unit 8, a DMA (Direct Memory Access) controller unit 9, a PCI (Peripheral Component Interconnect) controller unit 10, an identification unit 5, a power saving unit 6, and a control unit 7. And. The CPU I / F unit 8, the DMA controller unit 9, and the PCI controller unit 10 are connected to the memory controller 4 by internal buses 1, 2, 3, 18, 19, and 20, respectively.

ＣＰＵ１及びＲＯＭ１１は、ＣＰＵバス１５によりＣＰＵＩ／Ｆ８と接続され、Ｉ／Ｏ部２１は、Ｉ／Ｏバス１６によりＤＭＡコントローラ部９と接続されている。ＬＡＮ部１２、ＵＳＢ部１３及びＬＣＤ部１４は、ＰＣＩバス１７によりＰＣＩコントローラ部１０と接続され、ＳＤＲＡＭ３は、ＳＤＲＡＭバス２２によりメモリコントローラ４に接続されている。
また、ＤＭＡコントローラ部９からは、転送開始を通知するための割込み信号２３が、ＰＣＩコントローラ部１０からは、終了等を通知するための割込み信号２４が、それぞれＣＰＵ１へ与えられる。 The CPU 1 and the ROM 11 are connected to the CPU I / F 8 through the CPU bus 15, and the I / O unit 21 is connected to the DMA controller unit 9 through the I / O bus 16. The LAN unit 12, USB unit 13, and LCD unit 14 are connected to the PCI controller unit 10 through a PCI bus 17, and the SDRAM 3 is connected to the memory controller 4 through an SDRAM bus 22.
The DMA controller 9 gives an interrupt signal 23 for notifying the start of transfer, and the PCI controller 10 gives an interrupt signal 24 for notifying the end of the transfer to the CPU 1.

図２は、メモリコントローラ４の内部構成を示すブロック図である。メモリコントローラ４は、識別部５が、内部バス１，２，３・１８，１９，２０経由でデータの送受信を行い、制御部７と別の内部バスにより接続されている。
省電力部６は、各内部バス毎に動作モードを設定する為の内部バス１用設定レジスタ２５、内部バス２用設定レジスタ２６及び内部バス３用設定レジスタ２７とモード＆Ｔｉｍｅｒレジスタ２８とを内蔵しており、各レジスタ２５〜２８は、制御部７により書き込み及び読み取りが行われる。制御部７は、ＳＤＲＡＭバス２２経由でＳＤＲＡＭ３とデータの送受信を行う。 FIG. 2 is a block diagram showing the internal configuration of the memory controller 4. In the memory controller 4, the identification unit 5 transmits and receives data via the internal buses 1, 2, 3, 18, 19, and 20, and is connected to the control unit 7 by another internal bus.
The power saving unit 6 includes an internal bus 1 setting register 25, an internal bus 2 setting register 26, an internal bus 3 setting register 27, and a mode & timer register 28 for setting an operation mode for each internal bus. The registers 25 to 28 are written and read by the control unit 7. The control unit 7 transmits / receives data to / from the SDRAM 3 via the SDRAM bus 22.

以下に、このような構成のメモリ制御装置の動作を、それを示す図３〜７のフローチャートを参照しながら説明する。
先ず、電源がオンされると、制御部７は、内蔵するＣＰＵの初期化処理を実行する（Ｓ１）。次に、省電力部６のモード＆Ｔｉｍｅｒレジスタ２８に、通常動作モードである“Ｎｏｒｍａｌ，０”を設定する（Ｓ２）。このモード＆Ｔｉｍｅｒレジスタ２８が“Ｎｏｒｍａｌ”に設定されている間は、ＳＤＲＡＭ３が省電力待機モードになることはない。また、このモード＆Ｔｉｍｅｒレジスタ２８のＴｉｍｅｒは、１ｍｓ単位でカウントする時計機能があり、いつでも“０”を書くことにより初期化することが可能である。 Hereinafter, the operation of the memory control device having such a configuration will be described with reference to the flowcharts shown in FIGS.
First, when the power is turned on, the control unit 7 executes an initialization process of the built-in CPU (S1). Next, the normal operation mode “Normal, 0” is set in the mode & Timer register 28 of the power saving unit 6 (S2). While the mode & timer register 28 is set to “Normal”, the SDRAM 3 does not enter the power saving standby mode. The timer of the mode & timer register 28 has a clock function that counts in units of 1 ms, and can be initialized at any time by writing “0”.

次に、制御部７は、省電力部６の内部バス１用設定レジスタ２５に“連続”モードを設定する（Ｓ３）。内部バス１には、ＣＰＵ１が接続されており、一度アクセスが始まると、連続してアクセスして来る可能性が高いので、“モード＝連続,Ｔｉｍｅ＝ＦＦ”を設定する。この“モード＝連続,Ｔｉｍｅ＝ＦＦの設定は、ＳＤＲＡＭ３の省電力待機モード時にアクセスがあった場合には、通常モードに戻り、アクセス終了後、ＳＤＲＡＭ３は省電力待機モードには、戻らないことを意味する。   Next, the control unit 7 sets the “continuous” mode in the internal bus 1 setting register 25 of the power saving unit 6 (S3). Since the CPU 1 is connected to the internal bus 1 and access is once started, there is a high possibility of continuous access, so “mode = continuous, Time = FF” is set. This “mode = continuous, Time = FF” setting indicates that when there is an access during the power saving standby mode of the SDRAM 3, the mode returns to the normal mode, and after the access is completed, the SDRAM 3 does not return to the power saving standby mode. means.

次に、制御部７は、同じく内部バス２用設定レジスタ２６に“モード＝単発,Ｔｉｍｅ＝０”を設定する（Ｓ４）。内部バス２には、ＤＭＡコントローラ部９経由でシリアル等の低速Ｉ／Ｏ２１が接続されており、バイト単位で低速でデータ転送を行う為、一度アクセスを実行しても次にアクセスして来る可能性が低いので、“単発”を設定する。この設定は、アクセス終了後、自動的に省電力待機モードに戻ることを意味する。この場合のＴｉｍｅ設定値は、意味を持たない。   Next, the control unit 7 similarly sets “mode = single, Time = 0” in the internal bus 2 setting register 26 (S4). The internal bus 2 is connected to a low-speed I / O 21 such as a serial via the DMA controller unit 9 and performs data transfer at a low speed in units of bytes. Since it is low, set “single shot”. This setting means automatically returning to the power saving standby mode after the access is completed. The Time setting value in this case has no meaning.

制御部７は、次に、内部バス３用設定レジスタ２７に“モード＝連続,Ｔｉｍｅ＝１０”を設定する（Ｓ５）。内部バス３には、ＰＣＩバスコントローラ部１０経由でＰＣＩデバイス（１２，１３，１４）が接続されており、一度アクセスが始まると、連続してアクセスして来る可能性が高いので、“連続”設定でＴｉｍｅには“１０”が設定される。   Next, the control unit 7 sets “mode = continuous, Time = 10” in the internal bus 3 setting register 27 (S5). The PCI device (12, 13, 14) is connected to the internal bus 3 via the PCI bus controller unit 10, and once access is started, there is a high possibility of continuous access. In the setting, “10” is set in Time.

これは、ＳＤＲＡＭ３の省電力待機モード時にアクセスがあった場合には、通常モードに戻り、アクセス終了後、１０ｍｓ以内に次のアクセスが無ければ、ＳＤＲＡＭ３は、省電力待機モードに戻ることを意味する。ＰＣＩデバイスは、連続アクセスする可能性が高いが、ＣＰＵ１程は高くなく、単発でアクセスして来る可能性も高いので、このように設定する。
制御部７は、次に、各Ｉ／Ｏデバイス（低速Ｉ／Ｏ２１、ＰＣＩデバイス（１２，１３，１４））の初期化を行った（Ｓ６）後、メモリテストを行い（Ｓ７）、ＯＳ（Operating System）を起動する（Ｓ８）。 This means that if there is an access in the power saving standby mode of the SDRAM 3, it returns to the normal mode, and if there is no next access within 10 ms after the access is completed, the SDRAM 3 returns to the power saving standby mode. . The PCI device is likely to be continuously accessed, but is not as expensive as the CPU 1 and is likely to be accessed in a single shot.
Next, the control unit 7 initializes each I / O device (low-speed I / O 21, PCI device (12, 13, 14)) (S6), performs a memory test (S7), and sets the OS ( Operating System) is started (S8).

制御部７は、省電力待機モードの設定に際して、先ず、省電力部６内のモード＆Ｔｉｍｅrレジスタ２８を、省電力待機モードである“Ｅｎｅｒｇｙ,０”に設定する（図４Ｓ９）。この設定により、メモリ制御装置２は、ＳＤＲＡＭ３を省電力待機モードに設定し、内部のＴｉｍｅｒのカウントを“０”から開始する。このカウンタは、１ｍｓ単位で時間をカウントする。
次に、制御部７は、内蔵するＣＰＵの設定を省電力待機モードに設定して（Ｓ１０）リターンする。本実施の形態では、ＣＰＵは、省電力待機モードに設定された後は、割込み信号の入力が外部から発生すれば、自動的に通常モードに戻る。 When setting the power saving standby mode, the control unit 7 first sets the mode & Timer register 28 in the power saving unit 6 to “Energy, 0” which is the power saving standby mode (S9 in FIG. 4). With this setting, the memory control device 2 sets the SDRAM 3 to the power saving standby mode, and starts counting the internal timer from “0”. This counter counts time in units of 1 ms.
Next, the control unit 7 sets the built-in CPU to the power saving standby mode (S10) and returns. In this embodiment, after the CPU is set to the power saving standby mode, the CPU automatically returns to the normal mode if an interrupt signal is input from the outside.

メモリ制御装置２は、ＳＤＲＡＭ３へのアクセスがあった場合（図５）、制御部７の内部フラグＳＭＯＤＥ、設定値ＣＮＴ、内部レジスタ２５〜２７のＴｉｍｅｒ、モード＆Ｔｉｍｅrレジスタ２８の情報等により作動する。
ここで、内部フラグＳＭＯＤＥの“０”は、“モード＆Ｔｉｍｅrレジスタ２８＝Ｎｏｒｍａｌ（通常モード）、ＳＤＲＡＭ３の動作モード＝Ｎｏｒｍａｌ（通常モード）”を意味する。内部フラグＳＭＯＤＥの“１”は、“モード＆Ｔｉｍｅrレジスタ２８＝Ｅｎｅｒｇｙ（省電力待機モード）、ＳＤＲＡＭ３の動作モード＝Ｎｏｒｍａｌ”を意味する。内部フラグＳＭＯＤＥの“２”は、“モード＆Ｔｉｍｅrレジスタ２８＝Ｅｎｅｒｇｙ、ＳＤＲＡＭ３の動作モード＝Ｅｎｅｒｇｙ（省電力待機モード）”を意味する。 When there is an access to the SDRAM 3 (FIG. 5), the memory control device 2 operates according to the internal flag SMODE of the control unit 7, the set value CNT, the timer of the internal registers 25 to 27, the information of the mode & timer register 28, and the like.
Here, “0” of the internal flag SMODE means “mode & timer register 28 = Normal (normal mode), SDRAM 3 operation mode = Normal (normal mode)”. “1” of the internal flag SMODE means “mode & timer register 28 = Energy (power saving standby mode), SDRAM 3 operation mode = Normal”. “2” of the internal flag SMODE means “mode & timer register 28 = Energy, SDRAM 3 operation mode = Energy (power saving standby mode)”.

通常状態では、制御部７は、内部フラグＳＭＯＤＥ、設定値ＣＮＴを初期化し（ＳＭＯＤＥ，ＣＮＴ＝０）（Ｓ１１）、次いで、ＳＤＲＡＭ３へのアクセスの有無の監視（Ｓ１２）、及びモード＆Ｔｉｍｅrレジスタ２８の設定変更の有無の監視（Ｓ１７）の動作を繰り返す。
制御部７は、ＳＤＲＡＭ３へのアクセスが有ると判定したときは（Ｓ１２）、内部フラグＳＭＯＤＥの値が２であるか否かを判定し（Ｓ１３）、２でなければ、ＳＤＲＡＭ３の動作モードは通常モードであるので、そのままアクセスする（Ｓ１５）。内部フラグＳＭＯＤＥの値が２であれば（Ｓ１３）、ＳＤＲＡＭ３の動作モードは、省電力待機モードになっており、通常モードに復帰させる必要があるので、ＳＤＲＡＭ３の復帰処理を行う（Ｓ１４）。 In the normal state, the control unit 7 initializes the internal flag SMODE and the set value CNT (SMODE, CNT = 0) (S11), then monitors whether the SDRAM 3 is accessed (S12), and the mode & timer register 28 The operation of monitoring for setting change (S17) is repeated.
When it is determined that there is access to the SDRAM 3 (S12), the control unit 7 determines whether or not the value of the internal flag SMODE is 2 (S13), and if not, the operation mode of the SDRAM 3 is normal. Since it is a mode, it is accessed as it is (S15). If the value of the internal flag SMODE is 2 (S13), the operation mode of the SDRAM 3 is the power saving standby mode, and since it is necessary to return to the normal mode, the SDRAM 3 is returned (S14).

この復帰処理は、メモリコントローラ４にアクセス要求を出した機器に対応する内部バス１〜３用設定レジスタ２５〜２７の設定データを調べて、モード＆Ｔｉｍｅrレジスタ２８、内部フラグＳＭＯＤＥ及びＴｉｍｅｒの再設定を行う。この復帰処理について後述する。
次に、制御部７は、要求されたメモリアクセスを行い（Ｓ１５）、モード＆Ｔｉｍｅrレジスタ２８のＴｉｍｅr値を“０”に設定して（Ｓ１６）、ＳＤＲＡＭ３へのアクセスの有無の監視（Ｓ１２）に戻る。 In this restoration process, the setting data in the setting registers 25 to 27 for the internal buses 1 to 3 corresponding to the device that has made an access request to the memory controller 4 is checked, and the mode & timer register 28, the internal flags SMODE and Timer are reset. Do. This return process will be described later.
Next, the control unit 7 performs the requested memory access (S15), sets the Timer value of the mode & Timer register 28 to “0” (S16), and monitors whether or not the SDRAM 3 is accessed (S12). Return.

制御部７は、モード＆Ｔｉｍｅrレジスタ２８が“Ｎｏｒｍａｌ”ではなく、設定変更されていれば（Ｓ１７）、つまり、モード＆Ｔｉｍｅrレジスタ２８が“Ｅｎｅｒｇｙ,Ｔｉｍｅr＝０”に設定されていれば（図４Ｓ９）、内部フラグＳＭＯＤＥの値が“２”であるか否かを判定する（Ｓ１８）。
制御部７は、内部フラグＳＭＯＤＥの値が“２”であれば（Ｓ１８）、ＳＤＲＡＭ３の動作モードは既に省電力待機モード設定になっているので、何の処理もせず、ＳＤＲＡＭ３へのアクセスの有無の監視（Ｓ１２）に戻る。内部フラグＳＭＯＤＥの値が“２”でなければ（Ｓ１８）、内部フラグＳＭＯＤＥの値が“０”であるか否かを判定する（Ｓ１９）。 If the mode & Timer register 28 is not “Normal” but the setting has been changed (S17), that is, if the mode & Timer register 28 is set to “Energy, Timer = 0” (S9 in FIG. 4). Then, it is determined whether or not the value of the internal flag SMODE is “2” (S18).
If the value of the internal flag SMODE is “2” (S18), the control unit 7 has already set the power saving standby mode for the SDRAM 3 operation mode, so no processing is performed and whether or not the SDRAM 3 is accessed. Return to monitoring (S12). If the value of the internal flag SMODE is not “2” (S18), it is determined whether or not the value of the internal flag SMODE is “0” (S19).

制御部７は、内部フラグＳＭＯＤＥの値が“０”であれば（Ｓ１９）、ＳＤＲＡＭ３の動作モードを省電力待機モードに設定し（Ｓ２１）、内部フラグＳＭＯＤＥを“２”、設定値ＣＮＴ＝０に設定して（Ｓ２２）、ＳＤＲＡＭ３へのアクセスの有無の監視（Ｓ１２）に戻る。この処理は、通常モードから省電力待機モードへの移行時に発生する。
制御部７は、内部フラグＳＭＯＤＥの値が“０”でなければ（Ｓ１９）、ＳＤＲＡＭ３の動作モードが、一旦、省電力待機モードに設定されたが、途中でＳＤＲＡＭ３へのアクセスが発生し、モード＆Ｔｉｍｅrレジスタ２８は省電力待機モードであるが、ＳＤＲＡＭ３は通常モードであるので、省電力待機モードに移行するか否かを確認する（Ｓ２０）。 If the value of the internal flag SMODE is “0” (S19), the control unit 7 sets the operation mode of the SDRAM 3 to the power saving standby mode (S21), sets the internal flag SMODE to “2”, and the set value CNT = 0. (S22), the process returns to the monitoring (S12) of whether or not the SDRAM 3 is accessed. This process occurs when shifting from the normal mode to the power saving standby mode.
If the value of the internal flag SMODE is not “0” (S19), the control unit 7 once sets the operation mode of the SDRAM 3 to the power saving standby mode. The & Timer register 28 is in the power saving standby mode, but since the SDRAM 3 is in the normal mode, it is confirmed whether or not to shift to the power saving standby mode (S20).

制御部７は、Ｔｉｍｅrの値が、省電力待機モードへ移行する為の設定値ＣＮＴ以上であれば（Ｓ２０）、ＳＤＲＡＭ３を省電力待機モードに設定する（Ｓ２１）。Ｔｉｍｅrの値が設定値ＣＮＴ以上でなく（Ｓ２０）、まだ設定時間を経過していない場合には、なにも処理せず、ＳＤＲＡＭ３へのアクセスの有無の監視（Ｓ１２）に戻る。これは、ＳＤＲＡＭ３へのアクセスがあった後、一定時間が経過していないので、通常モードのまま、次のアクセスを、又は設定時間が経過するのを待っている状態である。   If the value of Timer is equal to or greater than the set value CNT for shifting to the power saving standby mode (S20), the control unit 7 sets the SDRAM 3 to the power saving standby mode (S21). If the value of Timer is not equal to or greater than the set value CNT (S20) and the set time has not yet elapsed, no processing is performed and the process returns to the monitoring of the presence or absence of access to the SDRAM 3 (S12). This is a state in which the fixed time has not elapsed since the SDRAM 3 was accessed, and therefore the next access or the set time has been awaited in the normal mode.

制御部７は、ＳＤＲＡＭ３の復帰処理を行う際に（図５Ｓ１４）、先ず、何れの機器（マスター）からのアクセスかを識別する為に、識別部５に内部バス１からのアクセスであるか否かを判定させる（図６Ｓ２３）。内部バス１からのアクセスであるときには、内部バス１用設定レジスタ２５の設定が“連続”であるか否かを判定する（Ｓ２４）。   When performing the return processing of the SDRAM 3 (S14 in FIG. 5), the control unit 7 first determines whether the access is from the internal bus 1 to the identification unit 5 in order to identify which device (master) the access is from. Is determined (S23 in FIG. 6). When the access is from the internal bus 1, it is determined whether or not the setting of the internal bus 1 setting register 25 is “continuous” (S24).

制御部７は、内部バス１用設定レジスタ２５の設定が“連続”であれば（Ｓ２４）、そのＴｉｍｅ値をＣＮＴに設定し（Ｓ２５）、Ｔｉｍｅ値が“ＦＦ”であるか否かを判定する（Ｓ２６）。“ＦＦ”であれば、内部バス１からのアクセスがあったときには、省電力待機モードを解除して、ＳＤＲＡＭ３はアクセス後も通常モードのままにする必要があるので、“ＳＭＯＤＥ＝０、モード＆Ｔｉｍｅrレジスタ２８＝Ｎｏｒｍａｌ”に設定して（Ｓ２７）リターンする。
この設定に変更する（Ｓ２７）ことにより、制御部７は、モード＆Ｔｉｍｅrレジスタ２８を“Ｎｏｒｍａｌ”（通常モード）と判定する（図５Ｓ１７）ようになる。 If the setting of the internal bus 1 setting register 25 is “continuous” (S24), the control unit 7 sets the Time value to CNT (S25), and determines whether or not the Time value is “FF”. (S26). If it is “FF”, when there is an access from the internal bus 1, it is necessary to cancel the power saving standby mode and leave the SDRAM 3 in the normal mode after the access, so that “SMODE = 0, Mode & Timer” The register 28 is set to “Normal” (S27), and the process returns.
By changing to this setting (S27), the control unit 7 determines that the mode & Timer register 28 is “Normal” (normal mode) (S17 in FIG. 5).

制御部７は、Ｔｉｍｅ値が“ＦＦ”でなければ（Ｓ２６）、アクセス終了後、一定時間後にＳＤＲＡＭ３を省電力待機モードに戻す必要があるので、ＳＭＯＤＥに“１”を設定し（Ｓ２９）（図５Ｓ１５へ）リターンする。また、内部バス１用設定レジスタ２５の設定が“連続”でなければ（Ｓ２４）、アクセス終了後、直ちに省電力待機モードに戻す必要があるので、設定値ＣＮＴに“０”を設定し（Ｓ２８）、ＳＭＯＤＥに“１”を設定して（Ｓ２９）リターンする。   If the Time value is not “FF” (S26), the control unit 7 needs to return the SDRAM 3 to the power saving standby mode after a certain time after the access is completed, so “1” is set in SMODE (S29). Return to FIG. 5 S15). If the setting of the setting register 25 for the internal bus 1 is not “continuous” (S24), it is necessary to return to the power saving standby mode immediately after the access is completed, so “0” is set to the set value CNT (S28). ), “1” is set in SMODE (S29), and the process returns.

制御部７は、内部バス１からのアクセスでなければ（図６Ｓ２３）、識別部５に内部バス２からのアクセスであるか否かを判定させる（Ｓ３０）。内部バス２からのアクセスであるときには、内部バス２用設定レジスタ２６の設定が“連続”であるか否かを判定する（Ｓ３１）。   If the access is not from the internal bus 1 (S23 in FIG. 6), the control unit 7 causes the identification unit 5 to determine whether the access is from the internal bus 2 (S30). When the access is from the internal bus 2, it is determined whether or not the setting of the internal bus 2 setting register 26 is “continuous” (S31).

内部バス２用設定レジスタ２６の設定が“連続”であれば（Ｓ３１）、そのＴｉｍｅ値をＣＮＴに設定し（Ｓ３２）、Ｔｉｍｅ値が“ＦＦ”であるか否かを判定する（Ｓ３３）。“ＦＦ”であれば、内部バス２からのアクセスがあったときには、省電力待機モードを解除して、ＳＤＲＡＭ３はアクセス後も通常モードのままにする必要があるので、“ＳＭＯＤＥ＝０、モード＆Ｔｉｍｅrレジスタ２８＝Ｎｏｒｍａｌ”に設定して（Ｓ３４）リターンする。
この設定に変更する（Ｓ３４）ことにより、制御部７は、モード＆Ｔｉｍｅrレジスタ２８を“Ｎｏｒｍａｌ”（通常モード）と判定する（図５Ｓ１７）ようになる。 If the setting of the internal bus 2 setting register 26 is “continuous” (S31), the Time value is set to CNT (S32), and it is determined whether or not the Time value is “FF” (S33). If it is “FF”, when there is an access from the internal bus 2, it is necessary to cancel the power saving standby mode and leave the SDRAM 3 in the normal mode after the access, so that “SMODE = 0, mode & timer” The register 28 is set to “Normal” (S34) and the process returns.
By changing to this setting (S34), the control unit 7 determines that the mode & Timer register 28 is “Normal” (normal mode) (S17 in FIG. 5).

制御部７は、Ｔｉｍｅ値が“ＦＦ”でなければ（Ｓ３３）、アクセス終了後、一定時間後にＳＤＲＡＭ３を省電力待機モードに戻す必要があるので、ＳＭＯＤＥに“１”を設定し（Ｓ３６）（図５Ｓ１５へ）リターンする。また、内部バス２用設定レジスタ２６の設定が“連続”でなければ（Ｓ３１）、アクセス終了後、直ちに省電力待機モードに戻す必要があるので、設定値ＣＮＴに“０”を設定し（Ｓ３５）、ＳＭＯＤＥに“１”を設定して（Ｓ３６）リターンする。   If the Time value is not “FF” (S33), the control unit 7 needs to return the SDRAM 3 to the power saving standby mode after a predetermined time after the access is completed, so “1” is set to SMODE (S36). Return to FIG. 5 S15). If the setting of the internal bus 2 setting register 26 is not “continuous” (S31), it is necessary to return to the power saving standby mode immediately after the access is completed, so “0” is set to the set value CNT (S35). ), “1” is set in SMODE (S36), and the process returns.

内部バス２からのアクセスでなければ（図６Ｓ３０）、内部バス３からのアクセスであり、制御部７は、内部バス３用設定レジスタ２７の設定が“連続”であるか否かを判定する（図７Ｓ３７）。
内部バス３用設定レジスタ２７の設定が“連続”であれば（Ｓ３７）、そのＴｉｍｅ値をＣＮＴに設定し（Ｓ３８）、Ｔｉｍｅ値が“ＦＦ”であるか否かを判定する（Ｓ３９）。“ＦＦ”であれば、内部バス３からのアクセスがあったときには、省電力待機モードを解除して、ＳＤＲＡＭ３はアクセス後も通常モードのままにする必要があるので、“ＳＭＯＤＥ＝０、モード＆Ｔｉｍｅrレジスタ２８＝Ｎｏｒｍａｌ”に設定して（Ｓ４０）リターンする。 If the access is not from the internal bus 2 (S30 in FIG. 6), the access is from the internal bus 3, and the control unit 7 determines whether or not the setting of the setting register 27 for the internal bus 3 is “continuous” ( FIG. 7S37).
If the setting of the internal bus 3 setting register 27 is “continuous” (S37), the Time value is set to CNT (S38), and it is determined whether or not the Time value is “FF” (S39). If it is “FF”, when there is an access from the internal bus 3, it is necessary to cancel the power saving standby mode and leave the SDRAM 3 in the normal mode after the access, so “SMODE = 0, Mode & Timer” The register 28 is set to “Normal” (S40) and the process returns.

この設定に変更する（Ｓ４０）ことにより、制御部７は、モード＆Ｔｉｍｅrレジスタ２８を“Ｎｏｒｍａｌ”（通常モード）と判定する（図５Ｓ１７）ようになる。
制御部７は、Ｔｉｍｅ値が“ＦＦ”でなければ（Ｓ３９）、アクセス終了後、一定時間後にＳＤＲＡＭ３を省電力待機モードに戻す必要があるので、ＳＭＯＤＥに“１”を設定し（Ｓ４２）（図５Ｓ１５へ）リターンする。また、内部バス３用設定レジスタ２７の設定が“連続”でなければ（Ｓ３７）、アクセス終了後、直ちに省電力待機モードに戻す必要があるので、設定値ＣＮＴに“０”を設定し（Ｓ４１）、ＳＭＯＤＥに“１”を設定して（Ｓ４２）（図５Ｓ１５へ）リターンする。 By changing to this setting (S40), the control unit 7 determines that the mode & Timer register 28 is “Normal” (normal mode) (S17 in FIG. 5).
If the Time value is not “FF” (S39), the control unit 7 needs to return the SDRAM 3 to the power saving standby mode after a certain time after the access is completed, so “1” is set to SMODE (S42) (S42) Return to FIG. 5 S15). If the setting of the setting register 27 for the internal bus 3 is not “continuous” (S37), it is necessary to return to the power saving standby mode immediately after the access is completed, so “0” is set to the set value CNT (S41). ), “1” is set in SMODE (S42) (to S15 in FIG. 5), and the process returns.

制御部７は、アクセス終了後、単発アクセスに設定されている場合には、ＣＮＴが“０”なので、Ｔｉｍｅrの値が設定値ＣＮＴ未満でなく（図５Ｓ２０）、ＳＤＲＡＭ３を省電力待機モードに設定する（Ｓ２１）。
本発明に係るメモリ制御装置では、上述したような制御を行うことにより、複数の機器（マスター）からアクセス要求を受付ける場合に、省電力待機中に、一度アクセスを受付け、アクセスが終了した後、連続してアクセスする可能性の高い機器がアクセスを開始したときには、通常モードを維持し、それ以外の機器がアクセスを開始したときには、一定時間後に自動的に省電力待機モードになる。その為、メモリの性能を低下させることなく、メモリの消費電力を低減させることが可能となる。
尚，上述した実施の形態は，本発明を具体化した一例であって，本発明の技術的範囲を限定するものではないことは言うまでもない。 When the single access is set after the access is completed, the control unit 7 sets the SDRAM 3 to the power saving standby mode because the value of Timer is not less than the set value CNT (FIG. 5 S20) because CNT is “0”. (S21).
In the memory control device according to the present invention, when receiving an access request from a plurality of devices (masters) by performing the control as described above, the access is once accepted during power saving standby, and after the access is completed, When a device with a high possibility of continuous access starts access, the normal mode is maintained, and when another device starts access, it automatically enters a power saving standby mode after a certain time. For this reason, it is possible to reduce the power consumption of the memory without degrading the performance of the memory.
The above-described embodiment is an example embodying the present invention, and it goes without saying that the technical scope of the present invention is not limited.

本発明に係るメモリ制御方法及びメモリ制御装置の実施の形態の要部構成を示すブロック図である。It is a block diagram which shows the principal part structure of embodiment of the memory control method and memory control apparatus which concern on this invention. メモリコントローラの内部構成を示すブロック図である。It is a block diagram which shows the internal structure of a memory controller. 本発明に係るメモリ制御装置の電源オン時の初期化動作を示すフローチャートである。4 is a flowchart showing an initialization operation when the memory control device according to the present invention is turned on. 本発明に係るメモリ制御装置の省電力待機モードの設定動作を示すフローチャートである。4 is a flowchart showing a setting operation of a power saving standby mode of the memory control device according to the present invention. 本発明に係るメモリ制御装置の制御動作を示すフローチャートである。3 is a flowchart showing a control operation of the memory control device according to the present invention. 本発明に係るメモリ制御装置のＳＤＲＡＭの復帰処理動作を示すフローチャートである。4 is a flowchart showing a return processing operation of the SDRAM of the memory control device according to the present invention. 本発明に係るメモリ制御装置のＳＤＲＡＭの復帰処理動作を示すフローチャートである。4 is a flowchart showing a return processing operation of the SDRAM of the memory control device according to the present invention.

符号の説明Explanation of symbols

１ ＣＰＵ
２ メモリ制御装置
３ ＳＤＲＡＭ（メモリ）
４ メモリコントローラ
５ 識別部
６ 省電力部（設定記憶手段）
７ 制御部
８ ＣＰＵＩ／Ｆ部
９ ＤＭＡコントローラ部
１０ ＰＣＩコントローラ部
１２ ＬＡＮ部
１３ ＵＳＢ部
１４ ＬＣＤ部
１５ ＣＰＵバス
１６ Ｉ／Ｏバス
１７ ＰＣＩバス
１８ 内部バス１
１９ 内部バス２
２０ 内部バス３
２１ Ｉ／Ｏ部
２５ 内部バス１用設定レジスタ
２６ 内部バス２用設定レジスタ
２７ 内部バス３用設定レジスタ
２８ モード＆Ｔｉｍｅｒレジスタ 1 CPU
2 Memory control device 3 SDRAM (memory)
4 memory controller 5 identification unit 6 power saving unit (setting storage means)
7 Control unit 8 CPU I / F unit 9 DMA controller unit 10 PCI controller unit 12 LAN unit 13 USB unit 14 LCD unit 15 CPU bus 16 I / O bus 17 PCI bus 18 Internal bus 1
19 Internal bus 2
20 Internal bus 3
21 I / O section 25 Internal bus 1 setting register 26 Internal bus 2 setting register 27 Internal bus 3 setting register 28 Mode & Timer register

Claims (5)

複数の機器からアクセスされるメモリを制御し、該メモリを通常モード又は省電力待機モードに設定するメモリ制御方法において、
前記機器からのアクセスが終了した後に設定すべき前記メモリのモードを、前記機器別に予め設定記憶しておく設定記憶手段を用意し、前記メモリにアクセスして来た機器を識別し、識別した機器について前記設定記憶手段が設定記憶しているモードを参照し、前記アクセスが終了した後に、前記メモリを参照したモードに設定することを特徴とするメモリ制御方法。 In a memory control method for controlling a memory accessed from a plurality of devices and setting the memory to a normal mode or a power saving standby mode,
A setting storage means for previously setting and storing the mode of the memory to be set after the access from the device is completed for each device is prepared, the device that has accessed the memory is identified, and the identified device The memory control method is characterized in that the mode stored in the setting storage means is referred to, and the mode is referred to after the access is completed. 複数の機器からアクセスされるメモリを制御し、該メモリを通常モード又は省電力待機モードに設定するように構成してあるメモリ制御装置において、
前記機器からのアクセスが終了した後に設定すべき前記メモリのモードを、前記機器別に予め設定記憶しておく設定記憶手段と、前記メモリにアクセスして来た機器を識別する識別手段と、該識別手段が識別した機器について前記設定記憶手段が記憶しているモードを参照する参照手段とを備え、前記アクセスが終了した後に、前記メモリを前記参照手段が参照したモードに設定するように構成してあることを特徴とするメモリ制御装置。 In a memory control device configured to control a memory accessed from a plurality of devices and set the memory to a normal mode or a power saving standby mode,
A setting storage means for presetting and storing the mode of the memory to be set after the access from the device is completed for each device; an identification means for identifying the device that has accessed the memory; and the identification Reference means for referring to the mode stored in the setting storage means for the device identified by the means, and configured to set the memory to the mode referred to by the reference means after the access is completed. A memory controller characterized by being. 機器から前記メモリへのアクセスが終了して、該メモリを通常モードに設定したときに、所定時間を計時する計時手段を備え、前記機器からの再アクセスがない状態で、前記計時手段が所定時間を計時したときは、前記メモリを省電力待機モードに切替えるように構成してある請求項２記載のメモリ制御装置。   When the access from the device to the memory is completed and the memory is set to the normal mode, the device has a time measuring unit for measuring a predetermined time, and the time measuring unit is operated for a predetermined time without re-access from the device. 3. The memory control device according to claim 2, wherein the memory control device is configured to switch the memory to a power saving standby mode when time is counted. 前記識別手段が、前記メモリへアクセスして来た機器をＣＰＵと識別したときは、該アクセスが終了した後、他の機器からのアクセスに関係無く、前記メモリを通常モードに設定し続けるように構成してある請求項２又は３記載のメモリ制御装置。   When the identification means identifies the device that has accessed the memory as a CPU, after the access is completed, the memory continues to be set in the normal mode regardless of access from other devices. 4. The memory control device according to claim 2, wherein the memory control device is configured. 前記設定記憶手段は、バイト単位で転送する機器については、省電力待機モードを予め設定記憶してある請求項２乃至４の何れか１項に記載のメモリ制御装置。   5. The memory control device according to claim 2, wherein the setting storage unit pre-sets and stores a power saving standby mode for a device to be transferred in byte units. 6.
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