JP4411677B2 - Manufacturing method of semiconductor device - Google Patents
Manufacturing method of semiconductor device Download PDFInfo
- Publication number
- JP4411677B2 JP4411677B2 JP03615599A JP3615599A JP4411677B2 JP 4411677 B2 JP4411677 B2 JP 4411677B2 JP 03615599 A JP03615599 A JP 03615599A JP 3615599 A JP3615599 A JP 3615599A JP 4411677 B2 JP4411677 B2 JP 4411677B2
- Authority
- JP
- Japan
- Prior art keywords
- insulating film
- sidewall
- forming
- film
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Drying Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Electrodes Of Semiconductors (AREA)
Description
【0001】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関し、特に、電界効果トランジスタのゲート電極間に、コンタクト不良が防止された自己整合コンタクトを形成することができる半導体装置の製造方法に関する。
【0002】
【従来の技術】
半導体集積回路の微細化に伴い、トランジスタのゲートと半導体基板表面に形成された不純物拡散層との間の距離が縮小されている。このため、リソグラフィー工程の合わせずれにより、不純物拡散層上に設けられたコンタクトと、ゲート電極との間が短絡することが問題とされてきた。このような短絡を回避するため、ゲート電極上部および側壁部を層間絶縁膜とは異なる材質で被覆し、コンタクトがゲートに接触または接近するのを防止する自己整合コンタクト(SAC;self−aligned contact)技術が提案されてきた。
【0003】
また、リソグラフィー工程におけるコンタクトと不純物拡散層との合わせずれが大きい場合には、上記のようなゲート電極とコンタクト間の短絡以外にも問題が発生する。合わせずれによってコンタクトが素子分離領域上に配置されると、コンタクトエッチング時に素子分離膜の表面がエッチングされる。これにより、コンタクトが不純物拡散層または不純物拡散層と接合する基板側壁部に接触することになり、接合リークが増大する。
【0004】
上記のような素子分離膜のエッチングを防止するために、不純物拡散層および素子分離膜上に、層間絶縁膜よりもエッチング速度の遅い材質からなるエッチング停止膜(エッチングストッパー)を形成し、その上層に層間絶縁膜を堆積する方法が提案された。この方法によれば、コンタクトホールを形成する際に、エッチング停止膜でエッチング速度が遅くなるような条件でエッチングを行う。エッチング停止膜が露出した段階でエッチングを止め、エッチング条件を変更してからエッチングを再開し、エッチング停止膜を除去する。これにより、素子分離膜のエッチングが抑制されるため、接合リークが低減される。
【0005】
近年、半導体装置の集積化が加速され、レイアウト縮小の要求が高くなっている。したがって、ゲート電極間の不純物拡散層上への自己整合コンタクトの形成と、コンタクト形成時の素子分離膜のエッチング防止とを両立させることが必要となっている。
コンタクト形成時の素子分離膜のエッチングを防止しながら、ゲート電極間の不純物拡散層上へ自己整合的にコンタクトを形成するための従来の技術について、図8および図9を参照して以下に説明する。
【0006】
まず、図8(A)に示すように、シリコン基板1の表面に素子分離領域2(例えば熱酸化によるLOCOS)を形成する。素子分離領域2により隔てられたアクティブ領域上に、ゲート酸化膜(SiO2 膜)3を形成する。その上層に、ポリシリコン層4、窒化タングステンとタングステンとの積層膜5、およびオフセット絶縁膜(シリコン窒化膜)6を積層してから、これらの層をゲート電極の形状にパターニングする。ここで、ゲート線幅およびゲート間隔は、それぞれ例えば0.15μmおよび0.18μmとする。
パターニングされたゲート電極をマスクとして、シリコン基板1に相対的に低濃度の不純物をイオン注入し、LDD(lightly doped drain)領域7を形成する。
【0007】
次に、図8(B)に示すように、全面にシリコン窒化膜を堆積してからエッチバックを行い、ゲート側壁にのみシリコン窒化膜8を残す。これにより、シリコン窒化膜からなるサイドウォール8が形成される。このとき、サイドウォール8の膜厚を例えば70nmとすると、ゲート電極の間隔は0.04μmとなる。
サイドウォール8をマスクとして、シリコン基板1に相対的に高濃度の不純物をイオン注入してから、アニールを行って不純物を活性化させ、ソース/ドレイン領域9を形成する。
【0008】
次に、図8(C)に示すように、全面にエッチング停止膜となるシリコン窒化膜10を、例えば膜厚30nmで形成する。このとき、図8(C)に模式的に示すように、ゲート電極間はシリコン窒化膜10により埋め込まれる。
その後、図9(A)に示すように、全面に層間絶縁膜となるシリコン酸化膜11を堆積してから、例えば化学的機械研磨(CMP;chemical mechanical polishing)を行い表面を平坦化する。
【0009】
フォトリソグラフィー工程によりシリコン酸化膜11の上層にレジスト(不図示)を形成してから、レジストをマスクとしてシリコン酸化膜11にエッチングを行う。これにより、コンタクトホール12が形成される。このエッチングは異方性エッチングとし、シリコン酸化膜11に対してシリコン窒化膜10のエッチング速度が遅くなるような条件で行う。これにより、図9(A)に示すように、シリコン窒化膜10上でエッチングが停止する。
続いて、図9(B)に示すように、エッチング条件を変更してシリコン窒化膜10の異方性エッチングを行うと、素子分離領域2のエッチングを防止しながら、ゲート電極間の不純物拡散層上に自己整合的にコンタクトホールを形成することができる。
【0010】
上記のように、エッチング停止膜を成膜してコンタクトホールを形成する方法としては、例えば、特開平9−275140号公報あるいは特開平9−232252号公報記載の方法がある。
特開平9−275140号公報に開示されたコンタクトホールの形成方法は、エッチング停止膜とその上層の層間絶縁膜との層間に、少なくともゲート電極上部を被覆する絶縁膜を追加することを特徴としている。
【0011】
前述した従来のコンタクトホール形成方法において、実際には、層間絶縁膜11のエッチング停止膜10に対するエッチング選択比は、マイクロローディング効果等の影響によりウェハ面内で一様とならず、ゲート電極間(コンタクトホール12底部)の拡散層上に比較してゲート電極上でエッチング選択比が低下する。したがって、図9(A)に示す工程において、コンタクトホール12の側壁に露出する、ゲート電極の肩部のエッチング停止膜10は、コンタクトホール12の底部のエッチング停止膜10よりも速く消失しやすい。ゲート電極肩部のエッチング停止膜10がエッチングされることにより、オフセット絶縁膜6やサイドウォール8の一部がエッチングされると、ゲート電極とコンタクトホール12との耐圧が低下し、極端な場合には、ゲート電極とコンタクトホール12とが短絡する。
【0012】
そこで、特開平9−275140号公報記載の方法によれば、エッチング停止膜10がエッチングされる膜厚を予め考慮した上で、少なくともゲート電極の上部に、層間絶縁膜に対してエッチング速度の遅い絶縁膜を設けている。これにより、ゲート電極とコンタクトホール12との耐圧が確保される。
【0013】
また、特開平9−232252号公報に開示されたコンタクトホールの形成方法は、エッチング停止膜を形成して層間絶縁膜にコンタクトホールを開口し、さらに、開口底部にシリサイドを形成してコンタクト抵抗を低減する方法である。この発明も、前述した特開平9−275140号公報記載の発明と同様に、エッチング停止膜のエッチング速度がゲート電極上部とゲート電極間の拡散層上とで異なることに対する解決手段の一つである。
【0014】
ゲート電極間の拡散層上(コンタクトホール底部)ではゲート電極上部に比較してエッチング停止膜のエッチング速度が低く、コンタクトホール底部のエッチング停止膜を完全に除去するためにオーバーエッチングを行うと、ゲート電極のオフセット絶縁膜等がエッチングされてしまう。これを避けるため、エッチング量(あるいはオーバーエッチング)を少なくすると、コンタクトホール底部にエッチング停止膜が残存することになり、コンタクト不良となる。
【0015】
そこで、特開平9−232252号公報記載の方法によれば、コンタクトホール底部にエッチング停止膜が一部残った状態でエッチングを止め、エッチング停止膜上に金属層を形成して、金属層と基板中のシリコンとを反応させることにより金属シリサイドを形成する。さらに好適には、シリコン窒化膜からなるエッチング停止膜を形成し、コンタクトホール底部に残存させるエッチング停止膜を膜厚5nm以下(0.5〜5nm)の薄膜とした上で、エッチング停止膜にシリコンをイオン注入する。これにより、コンタクトホール底部のエッチング停止膜中のシリコンを、その上層の金属層と積極的にシリサイド化反応させることができる。
【0016】
【発明が解決しようとする課題】
以上のように、ゲート電極に絶縁膜からなるサイドウォールを設け、さらに、コンタクトホールを形成するためのエッチングで素子分離領域がエッチングされるのを防止する目的で、エッチング停止膜を形成する場合には、エッチング停止膜の膜厚がゲート間隔の半分以下となるとコンタクト不良が発生する。
半導体装置の高集積化によりゲート間隔が縮小されると、図9(B)に示すように、ゲート間のスペースがシリコン窒化膜(エッチング停止膜)10により埋め込まれたままとなる。この場合、ゲート間のコンタクトがシリコン基板1に到達せず、コンタクト不良となる。
【0017】
ゲート間のコンタクト不良を回避するため、ゲート電極のサイドウォールであるシリコン窒化膜の膜厚を薄くすると、イオン注入によりソース/ドレイン領域を形成する際に、ソース/ドレイン領域がゲート電極直下に接近し、トランジスタの短チャネル効果が増大する。
また、サイドウォールの膜厚を薄くすると、不純物拡散層を低抵抗化する目的で不純物拡散層にシリサイド化を行った場合に、シリサイドがトランジスタ直下に接近することになる。したがって、高融点金属の拡散や応力により、トランジスタの短チャネル効果が増大したり、ゲート下周辺の拡散層における接合リークが増大したりする。
【0018】
前述した特開平9−275140号公報あるいは特開平9−232252号公報に記載されたコンタクトホール形成方法は、いずれもエッチング停止膜のエッチング速度がゲート電極上部とゲート電極間の拡散層上とで異なることに対する解決策である。
しかしながら、ゲート間のスペースが縮小されると、これらの方法によってもゲート電極間の拡散層上のエッチング停止膜を除去することが困難となる。特開平9−232252号公報記載の方法においては、意図的にエッチング停止膜の一部をゲート電極間の拡散層上に残存させるが、残存するエッチング停止膜の膜厚が所定の値を超えると、シリサイド化が十分に行われなくなり、コンタクト不良となる。
【0019】
本発明は上記の問題点を鑑みてなされたものであり、したがって本発明は、ゲート間スペースが縮小された場合にも、コンタクト不良あるいは接合リークを防止して自己整合的にコンタクトホールを形成できる半導体装置の製造方法を提供することを目的とする。
【0020】
【課題を解決するための手段】
上記の目的を達成するため、本発明の半導体装置の製造方法は、基板上に導電体層を形成する工程と、前記導電体層上にオフセット絶縁膜を形成する工程と、前記導電体層および前記オフセット絶縁膜を所定のパターンに加工して、ゲート電極を形成する工程と、前記ゲート電極の側壁に、第1の絶縁膜からなる第1のサイドウォールを形成する工程と、前記第1のサイドウォールの表面に、第2の絶縁膜からなる第2のサイドウォールを形成する工程と、前記第2のサイドウォールをマスクとして前記基板に不純物を導入し、ソース/ドレイン領域を形成する工程と、前記第2のサイドウォールを除去する工程と、少なくとも前記ゲート電極および前記ソース/ドレイン領域上に第3の絶縁膜を形成する工程と、前記第3の絶縁膜の上層に層間絶縁膜を形成する工程と、前記第3の絶縁膜をエッチング停止膜として、前記ゲート電極間の前記層間絶縁膜にエッチングを行い、自己整合的にコンタクトホールを開口する工程と、前記コンタクトホール底部の前記エッチング停止膜を除去する工程とを有することを特徴とする。
【0021】
本発明の半導体装置の製造方法は、好適には、前記第1のサイドウォールはシリコン窒化膜からなり、前記第2のサイドウォールはシリコン酸化膜からなることを特徴とする。また、本発明の半導体装置の製造方法は、好適には、前記エッチング停止膜はシリコン窒化膜からなり、前記層間絶縁膜はシリコン酸化膜からなることを特徴とする。
本発明の半導体装置の製造方法は、好適には、前記ゲート電極をマスクとして、前記基板に前記ソース/ドレイン領域よりも低濃度の不純物を導入し、LDD(lightly doped drain)領域を形成する工程を有することを特徴とする。
本発明の半導体装置の製造方法は、好適には、前記第1のサイドウォールを形成する工程は、全面に第1の絶縁膜を成膜し、前記ゲート電極の側壁にのみ前記第1の絶縁膜が残るように、異方性エッチングを行う工程であることを特徴とする。また、本発明の半導体装置の製造方法は、好適には、前記第2のサイドウォールを形成する工程は、全面に前記第2の絶縁膜を成膜し、前記ゲート電極の側壁にのみ前記第2の絶縁膜が残るように、異方性エッチングを行う工程であることを特徴とする。
【0022】
これにより、短チャネル効果の増大によるトランジスタ特性の悪化を防止しながら、ゲート側壁の絶縁膜(サイドウォール)を薄膜化し、ソース/ドレイン領域とゲート電極間のスペースを拡大することができる。また、素子分離領域端部におけるリーク電流を防止するため、エッチング停止膜を形成しても、従来より狭いゲート電極間の拡散層上にコンタクトを形成することができる。
したがって、設計ルールの縮小が可能となり、半導体装置を高集積化して高速化・低消費電力化することができる。
【0023】
さらに、上記の目的を達成するため、本発明の半導体装置の製造方法は、基板上に導電体層を形成する工程と、前記導電体層上にオフセット絶縁膜を形成する工程と、前記導電体層および前記オフセット絶縁膜を所定のパターンに加工して、ゲート電極を形成する工程と、前記ゲート電極の側壁に、第1の絶縁膜からなる第1のサイドウォールを形成する工程と、前記第1のサイドウォールの表面に、第2の絶縁膜からなる第2のサイドウォールを形成する工程と、前記第2のサイドウォールをマスクとして、前記基板に不純物を導入し、ソース/ドレイン領域を形成する工程と、全面に高融点金属層を形成する工程と、熱処理を行い、前記ソース/ドレイン領域の表面に高融点金属シリサイドを形成する工程と、未反応の高融点金属層を除去する工程と、前記第2のサイドウォールを除去する工程と、少なくとも前記ゲート電極および前記ソース/ドレイン領域上に、第3の絶縁膜を形成する工程と、前記第3の絶縁膜の上層に層間絶縁膜を形成する工程と、前記第3の絶縁膜をエッチング停止膜として、前記ゲート電極間の前記層間絶縁膜にエッチングを行い、自己整合的にコンタクトホールを開口する工程と、前記コンタクトホール底部の前記エッチング停止膜を除去する工程とを有することを特徴とする。
【0024】
本発明の半導体装置の製造方法は、好適には、前記高融点金属層は、コバルト、チタンあるいはニッケルを含有することを特徴とする。また、本発明の半導体装置の製造方法は、好適には、前記第1のサイドウォールはシリコン窒化膜からなり、前記第2のサイドウォールはシリコン酸化膜からなることを特徴とする。本発明の半導体装置の製造方法は、好適には、前記エッチング停止膜はシリコン窒化膜からなり、前記層間絶縁膜はシリコン酸化膜からなることを特徴とする。
【0025】
本発明の半導体装置の製造方法は、好適には、前記ゲート電極をマスクとして、前記基板に前記ソース/ドレイン領域よりも低濃度の不純物を導入し、LDD領域を形成する工程を有することを特徴とする。
本発明の半導体装置の製造方法は、好適には、前記第1のサイドウォールを形成する工程は、全面に第1の絶縁膜を成膜し、前記ゲート電極の側壁にのみ前記第1の絶縁膜が残るように、異方性エッチングを行う工程であることを特徴とする。
本発明の半導体装置の製造方法は、好適には、前記第2のサイドウォールを形成する工程は、全面に前記第2の絶縁膜を成膜し、前記ゲート電極の側壁にのみ前記第2の絶縁膜が残るように、異方性エッチングを行う工程であることを特徴とする。
【0026】
これにより、短チャネル効果の増大によるトランジスタ特性の悪化を防止しながら、ゲート側壁の絶縁膜(サイドウォール)を薄膜化し、ソース/ドレイン領域とゲート電極間のスペースを拡大することができる。また、本実施形態の半導体装置の製造方法によれば、第2のサイドウォールの除去をシリサイドの形成後に行う。シリサイド化を行う際には、高融点金属の拡散や応力により点欠陥あるいは転位といった結晶欠陥が発生するが、第2のサイドウォールが形成された状態でシリサイド化を行うため、高融点金属の拡散や応力の影響が軽減される。したがって、シリサイド化による結晶欠陥に起因した短チャネル効果の増大も防止することができる。
【0027】
上記の目的を達成するため、本発明の半導体装置の製造方法は、基板上に導電体層を形成する工程と、前記導電体層上にオフセット絶縁膜を形成する工程と、前記導電体層および前記オフセット絶縁膜を所定のパターンに加工して、ゲート電極を形成する工程と、前記ゲート電極の側壁に、第1の絶縁膜からなるサイドウォールを形成する工程と、前記サイドウォールをマスクとして、前記基板に不純物を導入し、ソース/ドレイン領域を形成する工程と、前記サイドウォールの表面を除去し、前記サイドウォールにより被覆された前記基板の少なくとも一部を露出させる工程と、少なくとも前記ゲート電極および前記ソース/ドレイン領域上に第2の絶縁膜を形成する工程と、前記第2の絶縁膜の上層に層間絶縁膜を形成する工程と、前記第2の絶縁膜をエッチング停止膜として、前記ゲート電極間の前記層間絶縁膜にエッチングを行い、自己整合的にコンタクトホールを開口する工程と、前記コンタクトホール底部の前記エッチング停止膜を除去する工程とを有することを特徴とする。
【0028】
本発明の半導体装置の製造方法は、好適には、前記サイドウォールの表面を除去する工程は、前記サイドウォールに等方性エッチングを行う工程であることを特徴とする。本発明の半導体装置の製造方法は、好適には、前記サイドウォールはシリコン窒化膜からなることを特徴とする。あるいは、本発明の半導体装置の製造方法は、好適には、前記サイドウォールはシリコン酸化膜からなることを特徴とする。
本発明の半導体装置の製造方法は、好適には、前記エッチング停止膜はシリコン窒化膜からなり、前記層間絶縁膜はシリコン酸化膜からなることを特徴とする。
【0029】
本発明の半導体装置の製造方法は、好適には、前記ゲート電極をマスクとして、前記基板に前記ソース/ドレイン領域よりも低濃度の不純物を導入し、LDD領域を形成する工程を有することを特徴とする。
本発明の半導体装置の製造方法は、好適には、前記サイドウォールを形成する工程は、全面に第1の絶縁膜を成膜し、前記ゲート電極の側壁にのみ前記第1の絶縁膜が残るように、異方性エッチングを行う工程であることを特徴とする。
【0030】
これにより、短チャネル効果の増大によるトランジスタ特性の悪化を防止しながら、ゲート側壁の絶縁膜(サイドウォール)を薄膜化し、ソース/ドレイン領域とゲート電極間のスペースを拡大することができる。また、素子分離領域端部におけるリーク電流を防止するため、エッチング停止膜を形成しても、従来より狭いゲート電極間の拡散層上にコンタクトを形成することができる。
したがって、設計ルールの縮小が可能となり、半導体装置を高集積化して高速化・低消費電力化することができる。
【0031】
さらに、上記の目的を達成するため、本発明の半導体装置の製造方法は、基板上に導電体層を形成する工程と、前記導電体層上にオフセット絶縁膜を形成する工程と、前記導電体層および前記オフセット絶縁膜を所定のパターンに加工して、ゲート電極を形成する工程と、前記ゲート電極の側壁に、第1の絶縁膜からなるサイドウォールを形成する工程と、前記サイドウォールをマスクとして前記基板に不純物を導入し、ソース/ドレイン領域を形成する工程と、全面に高融点金属層を形成する工程と、熱処理を行い、前記ソース/ドレイン領域の表面に高融点金属シリサイドを形成する工程と、未反応の高融点金属層を除去する工程と、前記サイドウォールの表面を除去し、前記サイドウォールにより被覆された前記基板の少なくとも一部を露出させる工程と、少なくとも前記ゲート電極および前記ソース/ドレイン領域上に第2の絶縁膜を形成する工程と、前記第2の絶縁膜の上層に層間絶縁膜を形成する工程と、前記第2の絶縁膜をエッチング停止膜として、前記ゲート電極間の前記層間絶縁膜にエッチングを行い、自己整合的にコンタクトホールを開口する工程と、前記コンタクトホール底部の前記エッチング停止膜を除去する工程とを有することを特徴とする。
【0032】
本発明の半導体装置の製造方法は、好適には、前記サイドウォールの表面を除去する工程は、前記サイドウォールに等方性エッチングを行う工程であることを特徴とする。本発明の半導体装置の製造方法は、好適には、前記高融点金属層は、コバルト、チタンあるいはニッケルを含有することを特徴とする。
本発明の半導体装置の製造方法は、好適には、前記サイドウォールはシリコン窒化膜からなることを特徴とする。あるいは、本発明の半導体装置の製造方法は、好適には、前記サイドウォールはシリコン酸化膜からなることを特徴とする。
【0033】
本発明の半導体装置の製造方法は、好適には、前記エッチング停止膜はシリコン窒化膜からなり、前記層間絶縁膜はシリコン酸化膜からなることを特徴とする。また、本発明の半導体装置の製造方法は、好適には、前記ゲート電極をマスクとして、前記基板に前記ソース/ドレイン領域よりも低濃度の不純物を導入し、LDD領域を形成する工程を有することを特徴とする。
本発明の半導体装置の製造方法は、好適には、前記サイドウォールを形成する工程は、全面に第1の絶縁膜を成膜し、前記ゲート電極の側壁にのみ前記第1の絶縁膜が残るように、異方性エッチングを行う工程であることを特徴とする。
【0034】
これにより、短チャネル効果の増大によるトランジスタ特性の悪化を防止しながら、ゲート側壁の絶縁膜(サイドウォール)を薄膜化し、ソース/ドレイン領域とゲート電極間のスペースを拡大することができる。また、本実施形態の半導体装置の製造方法によれば、サイドウォール表面の除去(サイドウォールの薄膜化)をシリサイドの形成後に行う。シリサイド化を行う際には、高融点金属の拡散や応力により点欠陥あるいは転位といった結晶欠陥が発生するが、サイドウォールを薄膜化する前の状態でシリサイド化を行うため、高融点金属の拡散や応力の影響が軽減される。したがって、シリサイド化による結晶欠陥に起因した短チャネル効果の増大も防止することができる。
【0035】
【発明の実施の形態】
以下に、本発明の半導体装置の製造方法の実施の形態について、図面を参照して説明する。
(実施形態1)
本実施形態の半導体装置の製造方法について、図1〜図3を参照して下記に説明する。
まず、図1(A)に示すように、従来の方法と同様にしてシリコン基板1の表面に素子分離領域2を形成する。さらに、必要に応じて基板1にpウェルあるいはnウェルを形成するための不純物のイオン注入を行う。素子分離領域2により隔てられたアクティブ領域上に、ゲート酸化膜(SiO2 膜)3を形成する。ゲート酸化膜の膜厚は例えば3nmとする。
【0036】
その上層に、ポリシリコン層4、窒化タングステンとタングステンとの積層膜5、およびオフセット絶縁膜(シリコン窒化膜)6を積層させる。各層の膜厚は、それぞれ例えば70nm、5nm(窒化タングステン)、60nm(タングステン)および100nmとする。これらの層を積層後、レジスト(不図示)をマスクとしてエッチングを行い、ゲート電極の形状にパターニングする。ここで、ゲート線幅およびゲート間隔は、それぞれ例えば0.15μmおよび0.18μmとする。
パターニングされたゲート電極をマスクとして、シリコン基板1に相対的に低濃度の不純物をイオン注入し、LDD(lightly doped drain)領域7を形成する。
【0037】
次に、図1(B)に示すように、全面にシリコン窒化膜を堆積してからエッチバックを行って、ゲート側壁にのみシリコン窒化膜8を残し、第1のサイドウォール8を形成する。このとき、ゲート側壁部に残るシリコン窒化膜の基板表面に水平な方向の厚さ(第1のサイドウォール8の厚さ)は、シリコン窒化膜を全面に堆積させた時の膜厚とほぼ等しくなり、例えば50nmである。したがって、ゲート電極の間隔は0.08μmとなる。
【0038】
次に、図1(C)に示すように、全面にシリコン酸化膜13を例えば膜厚20nmで堆積する。ゲート電極側壁、すなわち第1のサイドウォール8の表面に形成されたシリコン酸化膜13は、第2のサイドウォール13’となる。シリコン基板1にソース/ドレイン領域9を形成するため、第2のサイドウォール13’をマスクとして、相対的に高濃度の不純物をイオン注入する。ゲート電極の側壁には膜厚50nmの第1のサイドウォール(シリコン窒化膜)8と、膜厚20nmの第2のサイドウォール13’が形成されており、これらはイオン注入の際に、ゲートに対して膜厚70nmのスペーサーとして機能する。
【0039】
図2(A)に示すように、イオン注入後、窒素雰囲気中で1000℃、10秒のアニールを行うと、ソース/ドレイン領域9が形成される。
次に、シリコン酸化膜13に異方性エッチングを行い、ゲート側壁部のシリコン酸化膜13のみ残して除去する。ゲート側壁部に残る第1のサイドウォール8と第2のサイドウォール13’の、基板表面に水平な方向の厚さ(サイドウォール膜厚の合計)は、例えば70nmとなる。
【0040】
次に、図2(B)に示すように、高融点金属として例えばコバルトを全面に膜厚10nm堆積し、コバルトシリサイド14を形成する。コバルト層の成膜は、例えば基板温度450℃で行い、その後、550℃、30秒のランプアニールによりコバルト層をポリシリコンと反応させる。未反応のコバルト層は、例えば硫酸/過酸化水素水を用いて除去する。以上により、基板の不純物拡散層上部にのみ自己整合的にコバルトシリサイド14が形成される。
その後、図2(C)に示すように、ゲート側壁部のシリコン酸化膜13(第2のサイドウォール13’)を、例えばフッ酸系の溶液を用いたライトエッチング(HF/H2 O=1/400、80秒)により除去する。
【0041】
本実施形態の半導体装置の製造方法によれば、第2のサイドウォール13’の除去を、ソース/ドレイン領域9を形成するためのイオン注入、およびコバルトシリサイド14の形成後に行う。
したがって、膜厚の薄いサイドウォールを形成した場合にみられる、ソース/ドレイン領域の広がりに起因した短チャネル効果の増大が防止される。また、シリサイド化を行う際には、高融点金属の拡散や応力により点欠陥あるいは転位といった結晶欠陥が発生するが、第2のサイドウォール13’が形成された状態でシリサイド化を行うため、高融点金属の拡散や応力の影響が軽減される。したがって、シリサイド化による結晶欠陥に起因した短チャネル効果の増大も防止することができる。
本実施形態の半導体装置の製造方法は、ソース/ドレイン領域の広がりあるいは結晶欠陥に起因した、トランジスタの短チャネル効果を増大させずに、ゲート側壁の絶縁膜(サイドウォール)を薄膜化することが可能であり、コンタクト不良を防止することができる。
【0042】
次に、図3(A)に示すように、全面にエッチング停止膜としてシリコン窒化膜10を、例えば膜厚20nmで形成する。その上層に、層間絶縁膜としてシリコン酸化膜11を例えば膜厚1200nmで堆積し、シリコン基板1の表面に形成された段差を平坦化する。さらに、シリコン酸化膜11の膜厚が例えば700nmとなるまでCMPを行い、シリコン酸化膜11の表面を平坦化する。
続いて、図3(B)に示すように、フォトリソグラフィー工程によりシリコン酸化膜11の上層にレジスト(不図示)を形成してから、レジストをマスクとしてシリコン酸化膜11にエッチングを行う。これにより、コンタクトホール12が形成される。
【0043】
このエッチングは異方性エッチングとし、シリコン窒化膜10に対してシリコン酸化膜11のエッチング速度が20倍(シリコン酸化膜11のエッチング選択比が20)となるような条件で行う。エッチングされる表面を平坦化するためのオーバーエッチングも含め、膜厚900nmのシリコン酸化膜に相当する分のエッチングを、例えば以下のエッチング条件で行うことにより、シリコン窒化膜10上でエッチングが停止する。
(エッチング条件)
RFパワー:2kW
エッチングガス:Ar/O2 /C4 F8 =200/10/20sccm
圧力:5Pa
【0044】
次に、図3(C)に示すように、シリコン窒化膜10のエッチング速度がシリコン基板1に対して10倍(エッチング選択比10)、シリコン酸化膜11に対して7倍(エッチング選択比7)となるような条件で、シリコン窒化膜10にエッチングを行う。エッチングされる表面を平坦化するためのオーバーエッチングも含め、膜厚30nmのシリコン窒化膜に相当する分のエッチングを、例えば以下の条件で行う。
(エッチング条件)
RFパワー:500W
エッチングガス:Ar/O2 /CHF3 =100/10/20sccm
圧力:5Pa
【0045】
上記のようにコンタクトホール12を形成した後、従来法により、コンタクトホール12内を含む全面に密着層あるいはバリア層となるチタン層、窒化チタン層をそれぞれ例えば20nm、50nmの膜厚で形成する。さらに、コンタクトホール12内を埋め込むようにタングステン層を250nmの膜厚で形成する。その後、CMPを行って層間絶縁膜11上部のチタン層、窒化チタン層およびタングステン層を除去することにより、コンタクトホール12内にタングステンプラグが形成される。
【0046】
図3(C)において、ゲート側壁に設けられる絶縁膜サイドウォールの膜厚は、従来法で作成する場合(図8(B)参照)の70nmに比較して、シリコン酸化膜13(第2のサイドウォール13’)を除去した分、20nm薄膜化することができる。したがって、従来法と同様に、膜厚20nmのエッチング停止膜(シリコン窒化膜10)を形成しても、ゲート電極間のスペースがシリコン窒化膜10により埋め込まれる(図9(B)参照)ことがなく、コンタクトはゲート電極間の不純物拡散層(ソース/ドレイン領域9)に接続される。これにより、コンタクト不良を防止することができる。
【0047】
上記の本実施形態の半導体装置の製造方法によれば、短チャネル効果の増大によるトランジスタ特性の悪化を防止しながら、ゲート側壁の絶縁膜(サイドウォール)を薄膜化し、ソース/ドレイン領域とゲート電極間のスペースを拡大することができる。また、素子分離領域端部におけるリーク電流を防止するため、エッチング停止膜を形成しても、従来より狭いゲート電極間の拡散層上にコンタクトを形成できる。したがって、設計ルールの縮小が可能となり、半導体装置を高集積化して高速化・低消費電力化することができる。
【0048】
(実施形態2)
本実施形態の半導体装置の製造方法について、図4および図5を参照して下記に説明する。
まず、図4(A)に示すように、従来の方法と同様にしてシリコン基板1の表面に素子分離領域2を形成する。さらに、必要に応じて基板1にpウェルあるいはnウェルを形成するための不純物のイオン注入を行う。素子分離領域2により隔てられたアクティブ領域上に、ゲート酸化膜(SiO2 膜)3を形成する。ゲート酸化膜の膜厚は例えば3nmとする。
【0049】
その上層に、ポリシリコン層4、窒化タングステンとタングステンとの積層膜5、およびオフセット絶縁膜(シリコン窒化膜)6を積層させる。各層の膜厚は、それぞれ例えば70nm、5nm(窒化タングステン)、60nm(タングステン)および100nmとする。これらの層を積層後、レジスト(不図示)をマスクとして異方性エッチングを行い、ゲート電極の形状にパターニングする。ここで、ゲート線幅およびゲート間隔は、それぞれ例えば0.15μmおよび0.18μmとする。
パターニングされたゲート電極をマスクとして、シリコン基板1に相対的に低濃度の不純物をイオン注入し、LDD領域7を形成する。
【0050】
次に、図4(B)に示すように、全面に例えば膜厚70nmのシリコン窒化膜を堆積してからエッチバックを行って、ゲート側壁にのみシリコン窒化膜8を残し、サイドウォール8を形成する。このとき、ゲート側壁部に残るシリコン窒化膜の基板表面に水平な方向の厚さ(第1のサイドウォール8の厚さ)は、シリコン窒化膜を全面に堆積させた時の膜厚とほぼ等しくなり、例えば70nmである。したがって、ゲート電極の間隔は0.04μmとなる。
シリコン基板1にソース/ドレイン領域9を形成するため、サイドウォール8をマスクとして、相対的に高濃度の不純物をイオン注入する。イオン注入後、窒素雰囲気中で1000℃、10秒のランプアニールを行うと、ソース/ドレイン領域9が形成される。
【0051】
次に、図4(C)に示すように、ゲート電極表面のシリコン窒化膜からなるオフセット絶縁膜6、およびシリコン窒化膜からなるサイドウォール8を、例えば20nm等方的にエッチングする。このエッチングは、シリコン基板1およびシリコン酸化膜からなる素子分離領域2に対してシリコン窒化膜8のエッチング速度が5倍以上(エッチング選択比5倍以上)となるような条件で行い、例えば、以下のエッチング条件とすることができる。
(エッチング条件)
RFパワー:700W
エッチングガス:CF4 /CH2 F2 /O2 /N2 =200/200/300/200sccm
圧力:130Pa
【0052】
本実施形態の半導体装置の製造方法においては、ソース/ドレイン領域9の形成後に、シリコン窒化膜(サイドウォール)8を薄膜化させる。したがって、膜厚の薄いサイドウォールを形成した場合にみられるようなソース/ドレイン領域の広がりは起こらず、ソース/ドレイン領域の広がりに起因した短チャネル効果の増大が防止される。また、サイドウォール8を薄膜化することにより、ゲート間の不純物拡散層上に十分なコンタクト面積が確保され、コンタクト不良が防止される。
【0053】
次に、図5(A)に示すように、全面にエッチング停止膜としてシリコン窒化膜10を、例えば膜厚20nmで形成する。その上層に、図5(B)に示すように、層間絶縁膜としてシリコン酸化膜11を例えば膜厚1200nmで堆積し、シリコン基板1の表面に形成された段差を平坦化する。さらに、シリコン酸化膜11の膜厚が例えば700nmとなるまでCMPを行い、シリコン酸化膜11の表面を平坦化する。
続いて、フォトリソグラフィー工程によりシリコン酸化膜11の上層にレジスト(不図示)を形成してから、レジストをマスクとしてシリコン酸化膜11にエッチングを行う。これにより、コンタクトホール12が形成される。
【0054】
このエッチングは異方性エッチングとし、シリコン窒化膜10に対してシリコン酸化膜11のエッチング速度が20倍(シリコン酸化膜11のエッチング選択比が20)となるような条件で行う。エッチングされる表面を平坦化するためのオーバーエッチングも含め、膜厚900nmのシリコン酸化膜に相当する分のエッチングを、例えば以下のエッチング条件で行うことにより、シリコン窒化膜10上でエッチングが停止する。
(エッチング条件)
RFパワー:2kW
エッチングガス:Ar/O2 /C4 F8 =200/10/20sccm
圧力:5Pa
【0055】
次に、図5(C)に示すように、シリコン窒化膜10のエッチング速度がシリコン基板1に対して10倍(エッチング選択比10)、シリコン酸化膜11に対して7倍(エッチング選択比7)となるような条件で、シリコン窒化膜10にエッチングを行う。エッチングされる表面を平坦化するためのオーバーエッチングも含め、膜厚35nmのシリコン窒化膜に相当する分のエッチングを、例えば以下の条件で行うことができる。
(エッチング条件)
RFパワー:500W
エッチングガス:Ar/O2 /CHF3 =100/10/20sccm
圧力:5Pa
【0056】
上記のようにコンタクトホール12を形成した後、従来法により、コンタクトホール12内を含む全面に密着層あるいはバリア層となるチタン層、窒化チタン層をそれぞれ例えば20nm、50nmの膜厚で形成する。さらに、コンタクトホール12内を埋め込むようにタングステン層を250nmの膜厚で形成する。その後、CMPを行って層間絶縁膜11上部のチタン層、窒化チタン層およびタングステン層を除去することにより、コンタクトホール12内にタングステンプラグが形成される。
【0057】
本実施形態の半導体装置の製造方法においては、図4(B)に示すように、ゲート電極間のスペースが0.04μmの状態でソース/ドレイン領域9の形成を行った後、図4(C)に示すように、20nmの等方性エッチングを行い、ゲート電極間のスペースを0.08μmとする。したがって、従来法と同様に、膜厚20nmのエッチング停止膜(シリコン窒化膜10)を形成しても、ゲート電極間のスペースがシリコン窒化膜10により埋め込まれる(図9(B)参照)ことがなく、コンタクトはゲート電極間の不純物拡散層(ソース/ドレイン領域9)に接続される。これにより、コンタクト不良を防止することができる。
【0058】
以上のように、上記の本実施形態の半導体装置の製造方法によれば、短チャネル効果の増大によるトランジスタ特性の悪化を防止しながら、ゲート側壁の絶縁膜(サイドウォール)を薄膜化し、ソース/ドレイン領域とゲート電極間のスペースを拡大することができる。また、素子分離領域端部におけるリーク電流を防止するため、エッチング停止膜を形成しても、従来より狭いゲート電極間の拡散層上にコンタクトを形成できる。したがって、設計ルールの縮小が可能となり、半導体装置を高集積化して高速化・低消費電力化することができる。
【0059】
(実施形態3)
本実施形態の半導体装置の製造方法について、図6および図7を参照して下記に説明する。
まず、図6(A)に示すように、従来の方法と同様にしてシリコン基板1の表面に素子分離領域2を形成する。さらに、必要に応じて基板1にpウェルあるいはnウェルを形成するための不純物のイオン注入を行う。素子分離領域2により隔てられたアクティブ領域上に、ゲート酸化膜(SiO2 膜)3を形成する。ゲート酸化膜の膜厚は例えば3nmとする。
【0060】
その上層にポリシリコン層4、窒化タングステンとタングステンとの積層膜5、およびオフセット絶縁膜(シリコン窒化膜)6を積層させる。各層の膜厚は、それぞれ例えば70nm、5nm(窒化タングステン)、60nm(タングステン)および100nmとする。これらの層を積層後、レジスト(不図示)をマスクとして異方性エッチングを行い、ゲート電極の形状にパターニングする。ここで、ゲート線幅およびゲート間隔は、それぞれ例えば0.15μmおよび0.18μmとする。
パターニングされたゲート電極をマスクとして、シリコン基板1に相対的に低濃度の不純物をイオン注入し、LDD領域7を形成する。
【0061】
次に、図6(B)に示すように、全面に例えば膜厚70nmのシリコン酸化膜15を堆積してからエッチバックを行って、ゲート側壁にのみシリコン酸化膜15を残し、サイドウォール15を形成する。このとき、ゲート側壁部に残るシリコン酸化膜の基板表面に水平な方向の厚さ(サイドウォール15の厚さ)は、シリコン酸化膜を全面に堆積させた時の膜厚とほぼ等しくなり、例えば70nmである。したがって、ゲート電極の間隔は0.04μmとなる。
シリコン基板1にソース/ドレイン領域9を形成するため、サイドウォール15をマスクとして、相対的に高濃度の不純物をイオン注入する。イオン注入後、窒素雰囲気中で1000℃、10秒のランプアニールを行うと、ソース/ドレイン領域9が形成される。
【0062】
次に、図6(C)に示すように、シリコン酸化膜からなるサイドウォール15を、例えば20nm等方的にエッチングする。このエッチングは、シリコン基板1およびゲート電極表面のオフセット絶縁膜(シリコン窒化膜)6に対してシリコン酸化膜15のエッチング速度が5倍以上(エッチング選択比5倍以上)となるような条件で行う。このエッチングは例えば、フッ酸系の薬液を用いたライトエッチング(HF/H2 O=1/400、80秒)とすることができる。
【0063】
次に、図7(A)に示すように、全面にエッチング停止膜としてシリコン窒化膜10を、例えば膜厚20nmで形成する。
続いて、図7(B)に示すように、シリコン窒化膜10の上層に、層間絶縁膜としてシリコン酸化膜11を例えば膜厚1200nmで堆積し、シリコン基板1の表面に形成された段差を平坦化する。さらに、シリコン酸化膜11の膜厚が例えば700nmとなるまでCMPを行い、シリコン酸化膜11の表面を平坦化する。フォトリソグラフィー工程によりシリコン酸化膜11の上層にレジスト(不図示)を形成してから、レジストをマスクとしてシリコン酸化膜11にエッチングを行う。これにより、コンタクトホール12が形成される。
【0064】
このエッチングは異方性エッチングとし、シリコン窒化膜10に対してシリコン酸化膜11のエッチング速度が20倍(シリコン酸化膜11のエッチング選択比が20)となるような条件で行う。エッチングされる表面を平坦化するためのオーバーエッチングも含め、膜厚900nmのシリコン酸化膜に相当する分のエッチングを、例えば以下のエッチング条件で行うことにより、シリコン窒化膜10上でエッチングが停止する。
(エッチング条件)
RFパワー:2kW
エッチングガス:Ar/O2 /C4 F8 =200/10/20sccm
圧力:5Pa
【0065】
次に、図7(C)に示すように、シリコン窒化膜10のエッチング速度がシリコン基板1に対して10倍(エッチング選択比10)、シリコン酸化膜11に対して7倍(エッチング選択比7)となるような条件で、シリコン窒化膜10にエッチングを行う。エッチングされる表面を平坦化するためのオーバーエッチングも含め、膜厚35nmのシリコン窒化膜に相当する分のエッチングを、例えば以下のエッチング条件で行う。
(エッチング条件)
RFパワー:500W
エッチングガス:Ar/O2 /CHF3 =100/10/20sccm
圧力:5Pa
【0066】
上記のようにコンタクトホール12を形成した後、従来法により、コンタクトホール12内を含む全面に密着層あるいはバリア層となるチタン層、窒化チタン層をそれぞれ例えば20nm、50nmの膜厚で形成する。さらに、コンタクトホール12内を埋め込むようにタングステン層を250nmの膜厚で形成する。その後、CMPを行って層間絶縁膜11上部のチタン層、窒化チタン層およびタングステン層を除去することにより、コンタクトホール12内にタングステンプラグが形成される。
【0067】
本実施形態の半導体装置の製造方法においては、図6(B)に示すように、ゲート電極間のスペースが0.04μmの状態でソース/ドレイン領域9の形成を行った後、図6(C)に示すように、20nmの等方性エッチングを行い、ゲート電極間のスペースを0.08μmとする。したがって、従来法と同様に、膜厚20nmのエッチング停止膜(シリコン窒化膜10)を形成しても、ゲート電極間のスペースがシリコン窒化膜10により埋め込まれる(図9(B)参照)ことがなく、コンタクトはゲート電極間の不純物拡散層(ソース/ドレイン領域9)に接続される。これにより、コンタクト不良を防止することができる。
【0068】
以上のように、上記の本実施形態の半導体装置の製造方法によれば、短チャネル効果の増大によるトランジスタ特性の悪化を防止しながら、ゲート側壁の絶縁膜(サイドウォール)を薄膜化し、ソース/ドレイン領域とゲート電極間のスペースを拡大することができる。また、素子分離領域端部におけるリーク電流を防止する目的でエッチング停止膜を形成した場合にも、従来より狭いゲート電極間の拡散層上にコンタクトを形成できる。したがって、設計ルールの縮小が可能となり、半導体装置を高集積化して高速化・低消費電力化することができる。
【0069】
本発明の半導体装置の製造方法の実施形態は、上記の説明に限定されない。例えば、実施形態2あるいは実施形態3において、実施形態1と同様に不純物拡散層(ソース/ドレイン領域9)の表面をシリサイド化してもよい。この場合、等方性エッチングによりサイドウォールを薄膜化する工程の前に、拡散層のシリサイド化を行う。これにより、シリサイド化を行う際に、高融点金属の拡散や応力による点欠陥あるいは転位といった結晶欠陥の発生を低減し、結晶欠陥に起因した短チャネル効果の増大が防止される。
その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
【0070】
【発明の効果】
本発明の半導体装置の製造方法によれば、短チャネル効果の増大によるトランジスタ特性の悪化を防止しながら、ゲート側壁の絶縁膜(サイドウォール)を薄膜化し、ソース/ドレイン領域とゲート電極間のスペースを拡大できる。したがって、ゲート間スペースが狭い場合にも、コンタクト不良あるいは接合リークを防止して自己整合的にコンタクトホールを形成することが可能となる。
【図面の簡単な説明】
【図1】(A)〜(C)は、本発明の実施形態1に係る半導体装置の製造方法の製造工程を示す断面図である。
【図2】(A)〜(C)は、本発明の実施形態1に係る半導体装置の製造方法の製造工程を示す断面図である。
【図3】(A)〜(C)は、本発明の実施形態1に係る半導体装置の製造方法の製造工程を示す断面図である。
【図4】(A)〜(C)は、本発明の実施形態2に係る半導体装置の製造方法の製造工程を示す断面図である。
【図5】(A)〜(C)は、本発明の実施形態2に係る半導体装置の製造方法の製造工程を示す断面図である。
【図6】(A)〜(C)は、本発明の実施形態3に係る半導体装置の製造方法の製造工程を示す断面図である。
【図7】(A)〜(C)は、本発明の実施形態3に係る半導体装置の製造方法の製造工程を示す断面図である。
【図8】(A)〜(C)は、従来の半導体装置の製造方法の製造工程を示す断面図である。
【図9】(A)および(B)は、従来の半導体装置の製造方法の製造工程を示す断面図である。
【符号の説明】
1…シリコン基板、2…素子分離領域、3…ゲート酸化膜、4…ポリシリコン層、5…窒化タングステンとタングステンとの積層膜、6…オフセット絶縁膜(シリコン窒化膜)、7…LDD領域、8…サイドウォール、9…ソース/ドレイン領域、10…エッチング停止膜、11…層間絶縁膜、12…コンタクトホール、13…シリコン酸化膜、13’…第2のサイドウォール、14…コバルトシリサイド、15…シリコン酸化膜(サイドウォール)。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a method for manufacturing a semiconductor device, and more particularly to a method for manufacturing a semiconductor device capable of forming a self-aligned contact in which contact failure is prevented between gate electrodes of a field effect transistor.
[0002]
[Prior art]
With the miniaturization of semiconductor integrated circuits, the distance between the gate of the transistor and the impurity diffusion layer formed on the surface of the semiconductor substrate is reduced. For this reason, it has been a problem that the contact provided on the impurity diffusion layer and the gate electrode are short-circuited due to misalignment of the lithography process. In order to avoid such a short circuit, a self-aligned contact (SAC) that covers the gate electrode upper portion and the side wall portion with a material different from the interlayer insulating film and prevents the contact from contacting or approaching the gate is provided. Technology has been proposed.
[0003]
In addition, when the misalignment between the contact and the impurity diffusion layer in the lithography process is large, a problem occurs in addition to the short circuit between the gate electrode and the contact as described above. When the contact is disposed on the element isolation region due to misalignment, the surface of the element isolation film is etched during contact etching. As a result, the contact comes into contact with the impurity diffusion layer or the substrate side wall portion joined to the impurity diffusion layer, and junction leakage increases.
[0004]
In order to prevent the etching of the element isolation film as described above, an etching stop film (etching stopper) made of a material having an etching rate slower than that of the interlayer insulating film is formed on the impurity diffusion layer and the element isolation film. A method of depositing an interlayer insulating film was proposed. According to this method, when the contact hole is formed, the etching is performed under such a condition that the etching rate is reduced by the etching stop film. The etching is stopped when the etching stop film is exposed, the etching is restarted after changing the etching conditions, and the etching stop film is removed. Thereby, since the etching of the element isolation film is suppressed, junction leakage is reduced.
[0005]
In recent years, integration of semiconductor devices has been accelerated, and the demand for layout reduction has increased. Therefore, it is necessary to achieve both the formation of the self-aligned contact on the impurity diffusion layer between the gate electrodes and the prevention of etching of the element isolation film during the contact formation.
A conventional technique for forming a contact in a self-aligned manner on the impurity diffusion layer between the gate electrodes while preventing the element isolation film from being etched during contact formation will be described below with reference to FIGS. To do.
[0006]
First, as shown in FIG. 8A, an element isolation region 2 (for example, LOCOS by thermal oxidation) is formed on the surface of the
Using the patterned gate electrode as a mask, a relatively low concentration of impurities is ion-implanted into the
[0007]
Next, as shown in FIG. 8B, a silicon nitride film is deposited on the entire surface and then etched back to leave the
A relatively high concentration of impurities is ion-implanted into the
[0008]
Next, as shown in FIG. 8C, a
Thereafter, as shown in FIG. 9A, after depositing a
[0009]
A resist (not shown) is formed on the
Subsequently, as shown in FIG. 9B, when anisotropic etching of the
[0010]
As described above, as a method of forming the contact hole by forming the etching stop film, for example, there is a method described in JP-A-9-275140 or JP-A-9-232252.
The contact hole forming method disclosed in Japanese Patent Laid-Open No. 9-275140 is characterized in that an insulating film covering at least the upper portion of the gate electrode is added between the etching stopper film and the interlayer insulating film on the upper side thereof. .
[0011]
In the conventional contact hole forming method described above, actually, the etching selection ratio of the
[0012]
Therefore, according to the method described in Japanese Patent Laid-Open No. 9-275140, the etching rate of the interlayer insulating film is low at least above the gate electrode, taking into consideration the thickness of the
[0013]
Further, in the method of forming a contact hole disclosed in Japanese Patent Laid-Open No. 9-232252, an etching stop film is formed to open a contact hole in the interlayer insulating film, and further, silicide is formed at the bottom of the opening to reduce the contact resistance. This is a reduction method. This invention is also one of the solutions for the difference in the etching rate of the etching stopper film between the upper part of the gate electrode and the diffusion layer between the gate electrodes, as in the invention described in Japanese Patent Laid-Open No. 9-275140. .
[0014]
On the diffusion layer between the gate electrodes (bottom of the contact hole), the etching stop film has a lower etching rate than the upper part of the gate electrode. The offset insulating film of the electrode is etched. In order to avoid this, if the etching amount (or over-etching) is reduced, the etching stop film remains at the bottom of the contact hole, resulting in a contact failure.
[0015]
Therefore, according to the method described in Japanese Patent Application Laid-Open No. 9-232252, the etching is stopped in a state where an etching stop film is partially left at the bottom of the contact hole, and a metal layer is formed on the etching stop film. Metal silicide is formed by reacting with the silicon inside. More preferably, an etching stop film made of a silicon nitride film is formed, the etching stop film remaining at the bottom of the contact hole is made a thin film having a thickness of 5 nm or less (0.5 to 5 nm), and then the etching stop film is made of silicon. Ion implantation. As a result, the silicon in the etching stopper film at the bottom of the contact hole can be positively silicidized with the upper metal layer.
[0016]
[Problems to be solved by the invention]
As described above, when an insulating film is provided on the gate electrode and an etching stop film is formed for the purpose of preventing the element isolation region from being etched by etching for forming a contact hole. The contact failure occurs when the film thickness of the etching stop film is less than half of the gate interval.
When the gate interval is reduced due to high integration of the semiconductor device, the space between the gates remains embedded with the silicon nitride film (etching stop film) 10 as shown in FIG. 9B. In this case, the contact between the gates does not reach the
[0017]
If the thickness of the silicon nitride film, which is the side wall of the gate electrode, is reduced in order to avoid contact failure between the gates, the source / drain region approaches immediately below the gate electrode when forming the source / drain region by ion implantation. In addition, the short channel effect of the transistor increases.
In addition, when the thickness of the sidewall is reduced, when the impurity diffusion layer is silicided for the purpose of reducing the resistance of the impurity diffusion layer, the silicide approaches immediately below the transistor. Therefore, the short channel effect of the transistor increases due to diffusion and stress of the refractory metal, and junction leakage in the diffusion layer around the gate increases.
[0018]
In each of the contact hole forming methods described in JP-A-9-275140 and JP-A-9-232252 described above, the etching rate of the etching stopper film differs between the upper part of the gate electrode and the diffusion layer between the gate electrodes. It is a solution to this.
However, when the space between the gates is reduced, it becomes difficult to remove the etching stopper film on the diffusion layer between the gate electrodes even by these methods. In the method described in Japanese Patent Laid-Open No. 9-232252, a part of the etching stop film is intentionally left on the diffusion layer between the gate electrodes, but when the film thickness of the remaining etching stop film exceeds a predetermined value Therefore, silicidation is not sufficiently performed, resulting in contact failure.
[0019]
The present invention has been made in view of the above problems, and therefore the present invention can form a contact hole in a self-aligned manner by preventing contact failure or junction leakage even when the space between gates is reduced. An object is to provide a method for manufacturing a semiconductor device.
[0020]
[Means for Solving the Problems]
In order to achieve the above object, a method of manufacturing a semiconductor device according to the present invention includes a step of forming a conductor layer on a substrate, a step of forming an offset insulating film on the conductor layer, the conductor layer, Processing the offset insulating film into a predetermined pattern to form a gate electrode; forming a first sidewall made of a first insulating film on a side wall of the gate electrode; and Forming a second sidewall made of a second insulating film on the surface of the sidewall; and introducing a impurity into the substrate using the second sidewall as a mask to form a source / drain region; Removing the second sidewall, forming a third insulating film on at least the gate electrode and the source / drain region, and forming an upper layer on the third insulating film. Forming an interlayer insulating film, etching the interlayer insulating film between the gate electrodes using the third insulating film as an etching stop film, and opening a contact hole in a self-aligned manner; and the contact hole And a step of removing the etching stop film at the bottom.
[0021]
The method for manufacturing a semiconductor device according to the present invention is preferably characterized in that the first sidewall is made of a silicon nitride film, and the second sidewall is made of a silicon oxide film. In the method for manufacturing a semiconductor device according to the present invention, preferably, the etching stop film is made of a silicon nitride film, and the interlayer insulating film is made of a silicon oxide film.
Preferably, in the method of manufacturing a semiconductor device according to the present invention, an LDD (lightly doped drain) region is formed by introducing an impurity having a concentration lower than that of the source / drain region into the substrate using the gate electrode as a mask. It is characterized by having.
In the method of manufacturing a semiconductor device according to the present invention, preferably, in the step of forming the first sidewall, a first insulating film is formed on the entire surface, and the first insulating film is formed only on the sidewall of the gate electrode. It is a step of performing anisotropic etching so that the film remains. In the method of manufacturing a semiconductor device according to the present invention, preferably, in the step of forming the second sidewall, the second insulating film is formed on the entire surface, and the second insulating film is formed only on the sidewall of the gate electrode. It is a process of performing anisotropic etching so that two insulating films remain.
[0022]
Thereby, while preventing deterioration of transistor characteristics due to an increase in the short channel effect, the insulating film (side wall) on the gate side wall can be thinned, and the space between the source / drain region and the gate electrode can be expanded. In addition, in order to prevent leakage current at the edge of the element isolation region, even if an etching stop film is formed, a contact can be formed on the diffusion layer between the gate electrodes that is narrower than before.
Accordingly, the design rule can be reduced, and the semiconductor device can be highly integrated to increase the speed and power consumption.
[0023]
Furthermore, in order to achieve the above object, a method for manufacturing a semiconductor device according to the present invention includes a step of forming a conductor layer on a substrate, a step of forming an offset insulating film on the conductor layer, and the conductor. Processing the layer and the offset insulating film into a predetermined pattern to form a gate electrode; forming a first sidewall made of a first insulating film on a sidewall of the gate electrode; Forming a second sidewall made of a second insulating film on the surface of the first sidewall, and introducing a dopant into the substrate using the second sidewall as a mask to form a source / drain region A step of forming a refractory metal layer on the entire surface, a step of performing heat treatment to form a refractory metal silicide on the surface of the source / drain region, and removing an unreacted refractory metal layer. A step of removing the second sidewall, a step of forming a third insulating film over at least the gate electrode and the source / drain region, and an interlayer over the third insulating film. Forming an insulating film; etching the interlayer insulating film between the gate electrodes using the third insulating film as an etching stop film; and opening a contact hole in a self-aligned manner; and bottom of the contact hole And removing the etching stop film.
[0024]
The method for manufacturing a semiconductor device according to the present invention is preferably characterized in that the refractory metal layer contains cobalt, titanium or nickel. In the method of manufacturing a semiconductor device according to the present invention, preferably, the first sidewall is made of a silicon nitride film, and the second sidewall is made of a silicon oxide film. The method for manufacturing a semiconductor device of the present invention is preferably characterized in that the etching stop film is made of a silicon nitride film and the interlayer insulating film is made of a silicon oxide film.
[0025]
The semiconductor device manufacturing method of the present invention preferably includes a step of forming an LDD region by introducing an impurity at a concentration lower than that of the source / drain region into the substrate using the gate electrode as a mask. And
In the method of manufacturing a semiconductor device according to the present invention, preferably, in the step of forming the first sidewall, a first insulating film is formed on the entire surface, and the first insulating film is formed only on the sidewall of the gate electrode. It is a step of performing anisotropic etching so that the film remains.
In the method of manufacturing a semiconductor device according to the present invention, preferably, in the step of forming the second sidewall, the second insulating film is formed on the entire surface, and the second insulating film is formed only on the sidewall of the gate electrode. It is a process of performing anisotropic etching so that an insulating film remains.
[0026]
Thereby, while preventing deterioration of transistor characteristics due to an increase in the short channel effect, the insulating film (side wall) on the gate side wall can be thinned, and the space between the source / drain region and the gate electrode can be expanded. Further, according to the method for manufacturing the semiconductor device of the present embodiment, the second sidewall is removed after the silicide is formed. When silicidation is performed, crystal defects such as point defects or dislocations are generated due to diffusion and stress of the refractory metal. However, since silicidation is performed with the second sidewall formed, diffusion of the refractory metal is performed. And the effect of stress is reduced. Therefore, an increase in the short channel effect due to crystal defects due to silicidation can also be prevented.
[0027]
In order to achieve the above object, a method of manufacturing a semiconductor device according to the present invention includes a step of forming a conductor layer on a substrate, a step of forming an offset insulating film on the conductor layer, the conductor layer, Processing the offset insulating film into a predetermined pattern to form a gate electrode, forming a sidewall made of a first insulating film on the sidewall of the gate electrode, and using the sidewall as a mask, Introducing impurities into the substrate to form source / drain regions; removing a surface of the sidewall to expose at least a portion of the substrate covered by the sidewall; and at least the gate electrode And forming a second insulating film on the source / drain region, forming an interlayer insulating film on the second insulating film, and Etching the interlayer insulating film between the gate electrodes using the insulating film of 2 as an etching stop film, and opening a contact hole in a self-aligned manner; and removing the etch stop film at the bottom of the contact hole; It is characterized by having.
[0028]
In the method for manufacturing a semiconductor device of the present invention, it is preferable that the step of removing the surface of the sidewall is a step of performing isotropic etching on the sidewall. The method for manufacturing a semiconductor device according to the present invention is preferably characterized in that the sidewall is made of a silicon nitride film. Alternatively, the semiconductor device manufacturing method of the present invention is preferably characterized in that the sidewall is made of a silicon oxide film.
The method for manufacturing a semiconductor device of the present invention is preferably characterized in that the etching stop film is made of a silicon nitride film and the interlayer insulating film is made of a silicon oxide film.
[0029]
The semiconductor device manufacturing method of the present invention preferably includes a step of forming an LDD region by introducing an impurity at a concentration lower than that of the source / drain region into the substrate using the gate electrode as a mask. And
In the method for manufacturing a semiconductor device according to the present invention, preferably, in the step of forming the sidewall, a first insulating film is formed on the entire surface, and the first insulating film remains only on the sidewall of the gate electrode. Thus, it is a process of performing anisotropic etching.
[0030]
Thereby, while preventing deterioration of transistor characteristics due to an increase in the short channel effect, the insulating film (side wall) on the gate side wall can be thinned, and the space between the source / drain region and the gate electrode can be expanded. In addition, in order to prevent leakage current at the edge of the element isolation region, even if an etching stop film is formed, a contact can be formed on the diffusion layer between the gate electrodes that is narrower than before.
Accordingly, the design rule can be reduced, and the semiconductor device can be highly integrated to increase the speed and power consumption.
[0031]
Furthermore, in order to achieve the above object, a method for manufacturing a semiconductor device according to the present invention includes a step of forming a conductor layer on a substrate, a step of forming an offset insulating film on the conductor layer, and the conductor. Forming a gate electrode by processing the layer and the offset insulating film into a predetermined pattern; forming a sidewall made of a first insulating film on a sidewall of the gate electrode; and masking the sidewall As a step, an impurity is introduced into the substrate to form a source / drain region, a step of forming a refractory metal layer over the entire surface, and heat treatment to form a refractory metal silicide on the surface of the source / drain region. A step of removing an unreacted refractory metal layer; removing a surface of the sidewall; and at least a part of the substrate covered with the sidewall Exposing, forming a second insulating film over at least the gate electrode and the source / drain region, forming an interlayer insulating film over the second insulating film, and the second Etching the interlayer insulating film between the gate electrodes using an insulating film as an etching stop film to open a contact hole in a self-aligned manner and removing the etch stop film at the bottom of the contact hole It is characterized by that.
[0032]
In the method for manufacturing a semiconductor device of the present invention, it is preferable that the step of removing the surface of the sidewall is a step of performing isotropic etching on the sidewall. The method for manufacturing a semiconductor device according to the present invention is preferably characterized in that the refractory metal layer contains cobalt, titanium or nickel.
The method for manufacturing a semiconductor device according to the present invention is preferably characterized in that the sidewall is made of a silicon nitride film. Alternatively, the semiconductor device manufacturing method of the present invention is preferably characterized in that the sidewall is made of a silicon oxide film.
[0033]
The method for manufacturing a semiconductor device of the present invention is preferably characterized in that the etching stop film is made of a silicon nitride film and the interlayer insulating film is made of a silicon oxide film. In addition, the method for manufacturing a semiconductor device according to the present invention preferably includes a step of forming an LDD region by introducing an impurity at a concentration lower than that of the source / drain region into the substrate using the gate electrode as a mask. It is characterized by.
In the method for manufacturing a semiconductor device according to the present invention, preferably, in the step of forming the sidewall, a first insulating film is formed on the entire surface, and the first insulating film remains only on the sidewall of the gate electrode. Thus, it is a process of performing anisotropic etching.
[0034]
Thereby, while preventing deterioration of transistor characteristics due to an increase in the short channel effect, the insulating film (side wall) on the gate side wall can be thinned, and the space between the source / drain region and the gate electrode can be expanded. Further, according to the method for manufacturing a semiconductor device of the present embodiment, the removal of the sidewall surface (thinning of the sidewall) is performed after the formation of the silicide. When silicidation is performed, crystal defects such as point defects or dislocations are generated due to diffusion or stress of the refractory metal. However, since silicidation is performed before the sidewall is thinned, The effect of stress is reduced. Therefore, an increase in the short channel effect due to crystal defects due to silicidation can also be prevented.
[0035]
DETAILED DESCRIPTION OF THE INVENTION
Embodiments of a method for manufacturing a semiconductor device according to the present invention will be described below with reference to the drawings.
(Embodiment 1)
A method for manufacturing the semiconductor device of this embodiment will be described below with reference to FIGS.
First, as shown in FIG. 1A, an
[0036]
A polysilicon layer 4, a
Using the patterned gate electrode as a mask, a relatively low concentration of impurities is ion-implanted into the
[0037]
Next, as shown in FIG. 1B, a silicon nitride film is deposited on the entire surface and then etched back to leave the
[0038]
Next, as shown in FIG. 1C, a
[0039]
As shown in FIG. 2A, source /
Next, anisotropic etching is performed on the
[0040]
Next, as shown in FIG. 2B, for example, cobalt as a refractory metal is deposited to a thickness of 10 nm on the entire surface to form
After that, as shown in FIG. 2C, the silicon oxide film 13 (
[0041]
According to the method for manufacturing a semiconductor device of this embodiment, the
Therefore, an increase in the short channel effect due to the spread of the source / drain regions, which is observed when a thin sidewall is formed, is prevented. Further, when silicidation is performed, crystal defects such as point defects or dislocations are generated due to diffusion or stress of the refractory metal. However, since silicidation is performed with the
In the semiconductor device manufacturing method of this embodiment, the insulating film (side wall) on the gate side wall can be thinned without increasing the short channel effect of the transistor due to the spread of the source / drain regions or crystal defects. This is possible, and contact failure can be prevented.
[0042]
Next, as shown in FIG. 3A, a
Subsequently, as shown in FIG. 3B, a resist (not shown) is formed on the upper layer of the
[0043]
This etching is anisotropic etching and is performed under the condition that the etching rate of the
(Etching conditions)
RF power: 2kW
Etching gas: Ar / O 2 / C Four F 8 = 200/10 / 20sccm
Pressure: 5Pa
[0044]
Next, as shown in FIG. 3C, the etching rate of the
(Etching conditions)
RF power: 500W
Etching gas: Ar / O 2 / CHF Three = 100/10 / 20sccm
Pressure: 5Pa
[0045]
After the
[0046]
In FIG. 3C, the thickness of the insulating film sidewall provided on the side wall of the gate is compared with 70 nm in the case where it is formed by a conventional method (see FIG. 8B). As the side wall 13 ') is removed, the film thickness can be reduced to 20 nm. Therefore, as in the conventional method, even if an etching stop film (silicon nitride film 10) having a thickness of 20 nm is formed, the space between the gate electrodes is filled with the silicon nitride film 10 (see FIG. 9B). Instead, the contact is connected to the impurity diffusion layer (source / drain region 9) between the gate electrodes. Thereby, contact failure can be prevented.
[0047]
According to the semiconductor device manufacturing method of the present embodiment, the gate sidewall insulating film (sidewall) is thinned while preventing deterioration of transistor characteristics due to an increase in the short channel effect, and the source / drain regions and the gate electrode are reduced. The space between can be expanded. In addition, in order to prevent leakage current at the edge of the element isolation region, even if an etching stop film is formed, a contact can be formed on the diffusion layer between the gate electrodes that is narrower than before. Accordingly, the design rule can be reduced, and the semiconductor device can be highly integrated to increase the speed and power consumption.
[0048]
(Embodiment 2)
A method for manufacturing the semiconductor device of this embodiment will be described below with reference to FIGS.
First, as shown in FIG. 4A, the
[0049]
A polysilicon layer 4, a
Using the patterned gate electrode as a mask, a relatively low concentration of impurities is ion-implanted into the
[0050]
Next, as shown in FIG. 4B, a silicon nitride film of, eg, a 70 nm-thickness is deposited on the entire surface, and then etched back to leave the
In order to form the source /
[0051]
Next, as shown in FIG. 4C, the offset insulating
(Etching conditions)
RF power: 700W
Etching gas: CF Four / CH 2 F 2 / O 2 / N 2 = 200/200/300 / 200sccm
Pressure: 130Pa
[0052]
In the method of manufacturing a semiconductor device according to the present embodiment, after the source /
[0053]
Next, as shown in FIG. 5A, a
Subsequently, after a resist (not shown) is formed on the upper layer of the
[0054]
This etching is anisotropic etching and is performed under the condition that the etching rate of the
(Etching conditions)
RF power: 2kW
Etching gas: Ar / O 2 / C Four F 8 = 200/10 / 20sccm
Pressure: 5Pa
[0055]
Next, as shown in FIG. 5C, the etching rate of the
(Etching conditions)
RF power: 500W
Etching gas: Ar / O 2 / CHF Three = 100/10 / 20sccm
Pressure: 5Pa
[0056]
After the
[0057]
In the manufacturing method of the semiconductor device of this embodiment, as shown in FIG. 4B, after forming the source /
[0058]
As described above, according to the semiconductor device manufacturing method of the present embodiment, the gate sidewall insulating film (sidewall) is thinned while preventing the deterioration of the transistor characteristics due to the increase of the short channel effect. The space between the drain region and the gate electrode can be expanded. In addition, in order to prevent leakage current at the edge of the element isolation region, even if an etching stop film is formed, a contact can be formed on the diffusion layer between the gate electrodes that is narrower than before. Accordingly, the design rule can be reduced, and the semiconductor device can be highly integrated to increase the speed and power consumption.
[0059]
(Embodiment 3)
A method for manufacturing the semiconductor device of this embodiment will be described below with reference to FIGS.
First, as shown in FIG. 6A, the
[0060]
A polysilicon layer 4, a
Using the patterned gate electrode as a mask, a relatively low concentration of impurities is ion-implanted into the
[0061]
Next, as shown in FIG. 6B, a
In order to form the source /
[0062]
Next, as shown in FIG. 6C, the
[0063]
Next, as shown in FIG. 7A, a
Subsequently, as shown in FIG. 7B, a
[0064]
This etching is anisotropic etching and is performed under the condition that the etching rate of the
(Etching conditions)
RF power: 2kW
Etching gas: Ar / O 2 / C Four F 8 = 200/10 / 20sccm
Pressure: 5Pa
[0065]
Next, as shown in FIG. 7C, the etching rate of the
(Etching conditions)
RF power: 500W
Etching gas: Ar / O 2 / CHF Three = 100/10 / 20sccm
Pressure: 5Pa
[0066]
After the
[0067]
In the manufacturing method of the semiconductor device of this embodiment, as shown in FIG. 6B, after forming the source /
[0068]
As described above, according to the semiconductor device manufacturing method of the present embodiment, the gate sidewall insulating film (sidewall) is thinned while preventing the deterioration of the transistor characteristics due to the increase of the short channel effect. The space between the drain region and the gate electrode can be expanded. Also, when an etching stop film is formed for the purpose of preventing leakage current at the end of the element isolation region, a contact can be formed on the diffusion layer between the gate electrodes that is narrower than the conventional one. Accordingly, the design rule can be reduced, and the semiconductor device can be highly integrated to increase the speed and power consumption.
[0069]
Embodiments of the semiconductor device manufacturing method of the present invention are not limited to the above description. For example, in
In addition, various modifications can be made without departing from the scope of the present invention.
[0070]
【The invention's effect】
According to the method for manufacturing a semiconductor device of the present invention, the insulating film (side wall) on the gate side wall is made thin while preventing the deterioration of the transistor characteristics due to the increase in the short channel effect, and the space between the source / drain region and the gate electrode is reduced. Can be expanded. Therefore, even when the space between the gates is narrow, it is possible to prevent contact failure or junction leakage and form a contact hole in a self-aligning manner.
[Brief description of the drawings]
FIGS. 1A to 1C are cross-sectional views illustrating manufacturing steps of a method for manufacturing a semiconductor device according to a first embodiment of the present invention.
FIGS. 2A to 2C are cross-sectional views illustrating manufacturing steps of a method for manufacturing a semiconductor device according to the first embodiment of the present invention. FIGS.
FIGS. 3A to 3C are cross-sectional views illustrating manufacturing steps of a method for manufacturing a semiconductor device according to the first embodiment of the present invention. FIGS.
4A to 4C are cross-sectional views illustrating manufacturing steps of a method for manufacturing a semiconductor device according to the second embodiment of the present invention.
5A to 5C are cross-sectional views illustrating manufacturing steps of a method for manufacturing a semiconductor device according to the second embodiment of the present invention.
6A to 6C are cross-sectional views illustrating manufacturing steps of a method for manufacturing a semiconductor device according to
FIGS. 7A to 7C are cross-sectional views illustrating manufacturing steps of a method for manufacturing a semiconductor device according to the third embodiment of the present invention. FIGS.
8A to 8C are cross-sectional views illustrating manufacturing steps of a conventional method for manufacturing a semiconductor device.
FIGS. 9A and 9B are cross-sectional views illustrating manufacturing steps of a conventional method for manufacturing a semiconductor device. FIGS.
[Explanation of symbols]
DESCRIPTION OF
Claims (28)
前記導電体層上に、オフセット絶縁膜を形成する工程と、
前記導電体層および前記オフセット絶縁膜を所定のパターンに加工して、ゲート電極を形成する工程と、
前記ゲート電極の側壁に、第1の絶縁膜からなる第1のサイドウォールを形成する工程と、
前記第1のサイドウォールの表面に、第2の絶縁膜からなる第2のサイドウォールを形成する工程と、
前記第2のサイドウォールをマスクとして、前記基板に不純物を導入し、ソース/ドレイン領域を形成する工程と、
前記第2のサイドウォールを除去する工程と、
少なくとも前記ゲート電極および前記ソース/ドレイン領域上に、第3の絶縁膜を形成する工程と、
前記第3の絶縁膜の上層に、層間絶縁膜を形成する工程と、
前記第3の絶縁膜をエッチング停止膜として、前記ゲート電極間の前記層間絶縁膜にエッチングを行い、自己整合的にコンタクトホールを開口する工程と、
前記コンタクトホール底部の前記エッチング停止膜を除去する工程とを有する
半導体装置の製造方法。Forming a conductor layer on the substrate;
Forming an offset insulating film on the conductor layer;
Processing the conductor layer and the offset insulating film into a predetermined pattern to form a gate electrode;
Forming a first sidewall made of a first insulating film on the sidewall of the gate electrode;
Forming a second sidewall made of a second insulating film on the surface of the first sidewall;
Using the second sidewall as a mask, introducing impurities into the substrate to form source / drain regions;
Removing the second sidewall;
Forming a third insulating film on at least the gate electrode and the source / drain regions;
Forming an interlayer insulating film on the third insulating film; and
Etching the interlayer insulating film between the gate electrodes using the third insulating film as an etching stop film, and opening a contact hole in a self-aligning manner;
Removing the etching stop film at the bottom of the contact hole.
請求項1記載の半導体装置の製造方法。The method of manufacturing a semiconductor device according to claim 1, wherein the first sidewall is made of a silicon nitride film, and the second sidewall is made of a silicon oxide film.
請求項1記載の半導体装置の製造方法。2. The method of manufacturing a semiconductor device according to claim 1, wherein the etching stop film is made of a silicon nitride film, and the interlayer insulating film is made of a silicon oxide film.
請求項1記載の半導体装置の製造方法。2. The method of manufacturing a semiconductor device according to claim 1, further comprising a step of forming an LDD (lightly doped drain) region by introducing an impurity having a lower concentration than the source / drain region into the substrate using the gate electrode as a mask.
請求項1記載の半導体装置の製造方法。The step of forming the first sidewall is a step of performing anisotropic etching so that the first insulating film is formed on the entire surface and the first insulating film remains only on the sidewall of the gate electrode. A method of manufacturing a semiconductor device according to claim 1.
請求項1記載の半導体装置の製造方法。The step of forming the second sidewall includes the step of forming the second insulating film on the entire surface and performing anisotropic etching so that the second insulating film remains only on the sidewall of the gate electrode. The method of manufacturing a semiconductor device according to claim 1.
前記導電体層上に、オフセット絶縁膜を形成する工程と、
前記導電体層および前記オフセット絶縁膜を所定のパターンに加工して、ゲート電極を形成する工程と、
前記ゲート電極の側壁に、第1の絶縁膜からなる第1のサイドウォールを形成する工程と、
前記第1のサイドウォールの表面に、第2の絶縁膜からなる第2のサイドウォールを形成する工程と、
前記第2のサイドウォールをマスクとして、前記基板に不純物を導入し、ソース/ドレイン領域を形成する工程と、
全面に高融点金属層を形成する工程と、
熱処理を行い、前記ソース/ドレイン領域の表面に高融点金属シリサイドを形成する工程と、
未反応の高融点金属層を除去する工程と、
前記第2のサイドウォールを除去する工程と、
少なくとも前記ゲート電極および前記ソース/ドレイン領域上に、第3の絶縁膜を形成する工程と、
前記第3の絶縁膜の上層に、層間絶縁膜を形成する工程と、
前記第3の絶縁膜をエッチング停止膜として、前記ゲート電極間の前記層間絶縁膜にエッチングを行い、自己整合的にコンタクトホールを開口する工程と、
前記コンタクトホール底部の前記エッチング停止膜を除去する工程とを有する
半導体装置の製造方法。Forming a conductor layer on the substrate;
Forming an offset insulating film on the conductor layer;
Processing the conductor layer and the offset insulating film into a predetermined pattern to form a gate electrode;
Forming a first sidewall made of a first insulating film on the sidewall of the gate electrode;
Forming a second sidewall made of a second insulating film on the surface of the first sidewall;
Using the second sidewall as a mask, introducing impurities into the substrate to form source / drain regions;
Forming a refractory metal layer on the entire surface;
Performing a heat treatment to form a refractory metal silicide on the surface of the source / drain region;
Removing the unreacted refractory metal layer;
Removing the second sidewall;
Forming a third insulating film on at least the gate electrode and the source / drain regions;
Forming an interlayer insulating film on the third insulating film; and
Etching the interlayer insulating film between the gate electrodes using the third insulating film as an etching stop film, and opening a contact hole in a self-aligning manner;
Removing the etching stop film at the bottom of the contact hole.
請求項7記載の半導体装置の製造方法。The semiconductor device manufacturing method according to claim 7, wherein the refractory metal layer contains cobalt, titanium, or nickel.
請求項7記載の半導体装置の製造方法。8. The method of manufacturing a semiconductor device according to claim 7, wherein the first sidewall is made of a silicon nitride film, and the second sidewall is made of a silicon oxide film.
請求項7記載の半導体装置の製造方法。8. The method of manufacturing a semiconductor device according to claim 7, wherein the etching stop film is made of a silicon nitride film, and the interlayer insulating film is made of a silicon oxide film.
請求項7記載の半導体装置の製造方法。8. The method of manufacturing a semiconductor device according to claim 7, further comprising a step of forming an LDD region by introducing an impurity having a concentration lower than that of the source / drain region into the substrate using the gate electrode as a mask.
請求項7記載の半導体装置の製造方法。The step of forming the first sidewall is a step of performing anisotropic etching so that the first insulating film is formed on the entire surface and the first insulating film remains only on the sidewall of the gate electrode. A method for manufacturing a semiconductor device according to claim 7.
請求項7記載の半導体装置の製造方法。The step of forming the second sidewall includes the step of forming the second insulating film on the entire surface and performing anisotropic etching so that the second insulating film remains only on the sidewall of the gate electrode. The method of manufacturing a semiconductor device according to claim 7.
前記導電体層上に、オフセット絶縁膜を形成する工程と、
前記導電体層および前記オフセット絶縁膜を所定のパターンに加工して、ゲート電極を形成する工程と、
前記ゲート電極の側壁に、第1の絶縁膜からなるサイドウォールを形成する工程と、
前記サイドウォールをマスクとして、前記基板に不純物を導入し、ソース/ドレイン領域を形成する工程と、
前記サイドウォールの表面を除去し、前記サイドウォールにより被覆された前記基板の少なくとも一部を露出させる工程と、
少なくとも前記ゲート電極および前記ソース/ドレイン領域上に、第2の絶縁膜を形成する工程と、
前記第2の絶縁膜の上層に、層間絶縁膜を形成する工程と、
前記第2の絶縁膜をエッチング停止膜として、前記ゲート電極間の前記層間絶縁膜にエッチングを行い、自己整合的にコンタクトホールを開口する工程と、
前記コンタクトホール底部の前記エッチング停止膜を除去する工程とを有する
半導体装置の製造方法。Forming a conductor layer on the substrate;
Forming an offset insulating film on the conductor layer;
Processing the conductor layer and the offset insulating film into a predetermined pattern to form a gate electrode;
Forming a sidewall made of a first insulating film on the sidewall of the gate electrode;
Using the sidewall as a mask, introducing impurities into the substrate, and forming source / drain regions;
Removing the surface of the sidewall and exposing at least a portion of the substrate covered by the sidewall;
Forming a second insulating film on at least the gate electrode and the source / drain regions;
Forming an interlayer insulating film on the second insulating film;
Etching the interlayer insulating film between the gate electrodes using the second insulating film as an etching stop film, and opening a contact hole in a self-aligning manner;
Removing the etching stop film at the bottom of the contact hole.
請求項14記載の半導体装置の製造方法。15. The method of manufacturing a semiconductor device according to claim 14, wherein the step of removing the surface of the sidewall is a step of performing isotropic etching on the sidewall.
請求項14記載の半導体装置の製造方法。15. The method of manufacturing a semiconductor device according to claim 14, wherein the sidewall is made of a silicon nitride film.
請求項14記載の半導体装置の製造方法。The method of manufacturing a semiconductor device according to claim 14, wherein the sidewall is made of a silicon oxide film.
請求項14記載の半導体装置の製造方法。15. The method of manufacturing a semiconductor device according to claim 14, wherein the etching stop film is made of a silicon nitride film, and the interlayer insulating film is made of a silicon oxide film.
請求項14記載の半導体装置の製造方法。15. The method of manufacturing a semiconductor device according to claim 14, further comprising a step of forming an LDD region by introducing an impurity having a concentration lower than that of the source / drain region into the substrate using the gate electrode as a mask.
請求項14記載の半導体装置の製造方法。The step of forming the side wall is a step of forming a first insulating film on the entire surface and performing anisotropic etching so that the first insulating film remains only on the side wall of the gate electrode. 14. A method for manufacturing a semiconductor device according to 14.
前記導電体層上に、オフセット絶縁膜を形成する工程と、
前記導電体層および前記オフセット絶縁膜を所定のパターンに加工して、ゲート電極を形成する工程と、
前記ゲート電極の側壁に、第1の絶縁膜からなるサイドウォールを形成する工程と、
前記サイドウォールをマスクとして、前記基板に不純物を導入し、ソース/ドレイン領域を形成する工程と、
全面に高融点金属層を形成する工程と、
熱処理を行い、前記ソース/ドレイン領域の表面に高融点金属シリサイドを形成する工程と、
未反応の高融点金属層を除去する工程と、
前記サイドウォールの表面を除去し、前記サイドウォールにより被覆された前記基板の少なくとも一部を露出させる工程と、
少なくとも前記ゲート電極および前記ソース/ドレイン領域上に、第2の絶縁膜を形成する工程と、
前記第2の絶縁膜の上層に、層間絶縁膜を形成する工程と、
前記第2の絶縁膜をエッチング停止膜として、前記ゲート電極間の前記層間絶縁膜にエッチングを行い、自己整合的にコンタクトホールを開口する工程と、
前記コンタクトホール底部の前記エッチング停止膜を除去する工程とを有する
半導体装置の製造方法。Forming a conductor layer on the substrate;
Forming an offset insulating film on the conductor layer;
Processing the conductor layer and the offset insulating film into a predetermined pattern to form a gate electrode;
Forming a sidewall made of a first insulating film on the sidewall of the gate electrode;
Using the sidewall as a mask, introducing impurities into the substrate, and forming source / drain regions;
Forming a refractory metal layer on the entire surface;
Performing a heat treatment to form a refractory metal silicide on the surface of the source / drain region;
Removing the unreacted refractory metal layer;
Removing the surface of the sidewall and exposing at least a portion of the substrate covered by the sidewall;
Forming a second insulating film on at least the gate electrode and the source / drain regions;
Forming an interlayer insulating film on the second insulating film;
Etching the interlayer insulating film between the gate electrodes using the second insulating film as an etching stop film, and opening a contact hole in a self-aligning manner;
Removing the etching stop film at the bottom of the contact hole.
請求項21記載の半導体装置の製造方法。The method of manufacturing a semiconductor device according to claim 21, wherein the step of removing the surface of the sidewall is a step of performing isotropic etching on the sidewall.
請求項21記載の半導体装置の製造方法。The method of manufacturing a semiconductor device according to claim 21, wherein the refractory metal layer contains cobalt, titanium, or nickel.
請求項21記載の半導体装置の製造方法。The method of manufacturing a semiconductor device according to claim 21, wherein the sidewall is made of a silicon nitride film.
請求項21記載の半導体装置の製造方法。The method of manufacturing a semiconductor device according to claim 21, wherein the sidewall is made of a silicon oxide film.
請求項21記載の半導体装置の製造方法。The method of manufacturing a semiconductor device according to claim 21, wherein the etching stop film is made of a silicon nitride film, and the interlayer insulating film is made of a silicon oxide film.
請求項21記載の半導体装置の製造方法。23. The method of manufacturing a semiconductor device according to claim 21, further comprising a step of forming an LDD region by introducing an impurity having a concentration lower than that of the source / drain region into the substrate using the gate electrode as a mask.
請求項21記載の半導体装置の製造方法。The step of forming the side wall is a step of forming a first insulating film on the entire surface and performing anisotropic etching so that the first insulating film remains only on the side wall of the gate electrode. 21. A method of manufacturing a semiconductor device according to 21.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP03615599A JP4411677B2 (en) | 1999-02-15 | 1999-02-15 | Manufacturing method of semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP03615599A JP4411677B2 (en) | 1999-02-15 | 1999-02-15 | Manufacturing method of semiconductor device |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2000236090A JP2000236090A (en) | 2000-08-29 |
JP4411677B2 true JP4411677B2 (en) | 2010-02-10 |
Family
ID=12461898
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP03615599A Expired - Fee Related JP4411677B2 (en) | 1999-02-15 | 1999-02-15 | Manufacturing method of semiconductor device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4411677B2 (en) |
Families Citing this family (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002100749A (en) * | 2000-09-25 | 2002-04-05 | Sony Corp | Semiconductor device and its manufacturing method |
JP4897146B2 (en) * | 2001-03-02 | 2012-03-14 | ルネサスエレクトロニクス株式会社 | Semiconductor device manufacturing method and semiconductor device |
KR100438772B1 (en) * | 2001-08-07 | 2004-07-05 | 삼성전자주식회사 | Method for manufacturing semiconductor device capable to prevent bubble defects |
KR100416607B1 (en) * | 2001-10-19 | 2004-02-05 | 삼성전자주식회사 | Semiconductor device including transistor and manufacturing methode thereof |
KR100673196B1 (en) * | 2005-07-14 | 2007-01-22 | 주식회사 하이닉스반도체 | Method of forming a metal line and contact plug in flash memory device |
JP4717653B2 (en) * | 2006-02-08 | 2011-07-06 | パナソニック株式会社 | Semiconductor device and manufacturing method of semiconductor device |
JP2012182488A (en) * | 2012-05-25 | 2012-09-20 | Renesas Electronics Corp | Semiconductor device and semiconductor device manufacturing method |
JP6220122B2 (en) * | 2012-11-28 | 2017-10-25 | ルネサスエレクトロニクス株式会社 | Manufacturing method of semiconductor device |
JP6385532B2 (en) * | 2017-07-14 | 2018-09-05 | ルネサスエレクトロニクス株式会社 | Manufacturing method of semiconductor device |
-
1999
- 1999-02-15 JP JP03615599A patent/JP4411677B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2000236090A (en) | 2000-08-29 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4416843B2 (en) | Method for forming a trench isolation structure in an integrated circuit | |
JPH11150268A (en) | Semiconductor device and manufacture thereof | |
US20070222000A1 (en) | Method of forming silicided gate structure | |
KR100446309B1 (en) | Method of fabricating semiconductor device having L-type spacer | |
US20070241397A1 (en) | Semiconductor apparatus and method of manufacturing the same | |
JP4411677B2 (en) | Manufacturing method of semiconductor device | |
US6667204B2 (en) | Semiconductor device and method of forming the same | |
KR100263905B1 (en) | Fabrication method for contact hole using etching blocking layer pattern | |
JPH09260656A (en) | Method for manufacturing semiconductor device | |
JP3543504B2 (en) | Method for manufacturing semiconductor device | |
JPH08264771A (en) | Semiconductor device and its manufacture | |
JP3439652B2 (en) | Semiconductor device and manufacturing method thereof | |
JP2822795B2 (en) | Method for manufacturing semiconductor device | |
JP3053009B2 (en) | Method for manufacturing semiconductor device | |
JPH07230968A (en) | Manufacture of semiconductor device | |
JP2003077859A (en) | Semiconductor device and method of manufacturing the same | |
KR100446860B1 (en) | Method For Manufacturing Semiconductor Devices | |
JPH0923007A (en) | Semiconductor device and its manufacture | |
JPH11354650A (en) | Semiconductor device and its manufacture | |
JPH11214497A (en) | Trench structure for isolating elements of semiconductor device | |
JPH1022233A (en) | Fabrication of semiconductor device | |
JPH11191594A (en) | Manufacture of semiconductor device | |
JPH11163326A (en) | Manufacture of semiconductor device | |
JPH1022478A (en) | Manufacture of semiconductor device | |
JP2004281504A (en) | Semiconductor device and method of manufacturing the same |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20051226 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20071101 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20091027 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20091109 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121127 Year of fee payment: 3 |
|
LAPS | Cancellation because of no payment of annual fees |