JP4411677B2

JP4411677B2 - Manufacturing method of semiconductor device

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Publication number: JP4411677B2
Application number: JP03615599A
Authority: JP
Inventors: 直樹長島
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1999-02-15
Filing date: 1999-02-15
Publication date: 2010-02-10
Anticipated expiration: 2019-02-15
Also published as: JP2000236090A

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関し、特に、電界効果トランジスタのゲート電極間に、コンタクト不良が防止された自己整合コンタクトを形成することができる半導体装置の製造方法に関する。
【０００２】
【従来の技術】
半導体集積回路の微細化に伴い、トランジスタのゲートと半導体基板表面に形成された不純物拡散層との間の距離が縮小されている。このため、リソグラフィー工程の合わせずれにより、不純物拡散層上に設けられたコンタクトと、ゲート電極との間が短絡することが問題とされてきた。このような短絡を回避するため、ゲート電極上部および側壁部を層間絶縁膜とは異なる材質で被覆し、コンタクトがゲートに接触または接近するのを防止する自己整合コンタクト（ＳＡＣ；ｓｅｌｆ−ａｌｉｇｎｅｄｃｏｎｔａｃｔ）技術が提案されてきた。
【０００３】
また、リソグラフィー工程におけるコンタクトと不純物拡散層との合わせずれが大きい場合には、上記のようなゲート電極とコンタクト間の短絡以外にも問題が発生する。合わせずれによってコンタクトが素子分離領域上に配置されると、コンタクトエッチング時に素子分離膜の表面がエッチングされる。これにより、コンタクトが不純物拡散層または不純物拡散層と接合する基板側壁部に接触することになり、接合リークが増大する。
【０００４】
上記のような素子分離膜のエッチングを防止するために、不純物拡散層および素子分離膜上に、層間絶縁膜よりもエッチング速度の遅い材質からなるエッチング停止膜（エッチングストッパー）を形成し、その上層に層間絶縁膜を堆積する方法が提案された。この方法によれば、コンタクトホールを形成する際に、エッチング停止膜でエッチング速度が遅くなるような条件でエッチングを行う。エッチング停止膜が露出した段階でエッチングを止め、エッチング条件を変更してからエッチングを再開し、エッチング停止膜を除去する。これにより、素子分離膜のエッチングが抑制されるため、接合リークが低減される。
【０００５】
近年、半導体装置の集積化が加速され、レイアウト縮小の要求が高くなっている。したがって、ゲート電極間の不純物拡散層上への自己整合コンタクトの形成と、コンタクト形成時の素子分離膜のエッチング防止とを両立させることが必要となっている。
コンタクト形成時の素子分離膜のエッチングを防止しながら、ゲート電極間の不純物拡散層上へ自己整合的にコンタクトを形成するための従来の技術について、図８および図９を参照して以下に説明する。
【０００６】
まず、図８（Ａ）に示すように、シリコン基板１の表面に素子分離領域２（例えば熱酸化によるＬＯＣＯＳ）を形成する。素子分離領域２により隔てられたアクティブ領域上に、ゲート酸化膜（ＳｉＯ₂膜）３を形成する。その上層に、ポリシリコン層４、窒化タングステンとタングステンとの積層膜５、およびオフセット絶縁膜（シリコン窒化膜）６を積層してから、これらの層をゲート電極の形状にパターニングする。ここで、ゲート線幅およびゲート間隔は、それぞれ例えば０．１５μｍおよび０．１８μｍとする。
パターニングされたゲート電極をマスクとして、シリコン基板１に相対的に低濃度の不純物をイオン注入し、ＬＤＤ（ｌｉｇｈｔｌｙｄｏｐｅｄｄｒａｉｎ）領域７を形成する。
【０００７】
次に、図８（Ｂ）に示すように、全面にシリコン窒化膜を堆積してからエッチバックを行い、ゲート側壁にのみシリコン窒化膜８を残す。これにより、シリコン窒化膜からなるサイドウォール８が形成される。このとき、サイドウォール８の膜厚を例えば７０ｎｍとすると、ゲート電極の間隔は０．０４μｍとなる。
サイドウォール８をマスクとして、シリコン基板１に相対的に高濃度の不純物をイオン注入してから、アニールを行って不純物を活性化させ、ソース／ドレイン領域９を形成する。
【０００８】
次に、図８（Ｃ）に示すように、全面にエッチング停止膜となるシリコン窒化膜１０を、例えば膜厚３０ｎｍで形成する。このとき、図８（Ｃ）に模式的に示すように、ゲート電極間はシリコン窒化膜１０により埋め込まれる。
その後、図９（Ａ）に示すように、全面に層間絶縁膜となるシリコン酸化膜１１を堆積してから、例えば化学的機械研磨（ＣＭＰ；ｃｈｅｍｉｃａｌｍｅｃｈａｎｉｃａｌｐｏｌｉｓｈｉｎｇ）を行い表面を平坦化する。
【０００９】
フォトリソグラフィー工程によりシリコン酸化膜１１の上層にレジスト（不図示）を形成してから、レジストをマスクとしてシリコン酸化膜１１にエッチングを行う。これにより、コンタクトホール１２が形成される。このエッチングは異方性エッチングとし、シリコン酸化膜１１に対してシリコン窒化膜１０のエッチング速度が遅くなるような条件で行う。これにより、図９（Ａ）に示すように、シリコン窒化膜１０上でエッチングが停止する。
続いて、図９（Ｂ）に示すように、エッチング条件を変更してシリコン窒化膜１０の異方性エッチングを行うと、素子分離領域２のエッチングを防止しながら、ゲート電極間の不純物拡散層上に自己整合的にコンタクトホールを形成することができる。
【００１０】
上記のように、エッチング停止膜を成膜してコンタクトホールを形成する方法としては、例えば、特開平９−２７５１４０号公報あるいは特開平９−２３２２５２号公報記載の方法がある。
特開平９−２７５１４０号公報に開示されたコンタクトホールの形成方法は、エッチング停止膜とその上層の層間絶縁膜との層間に、少なくともゲート電極上部を被覆する絶縁膜を追加することを特徴としている。
【００１１】
前述した従来のコンタクトホール形成方法において、実際には、層間絶縁膜１１のエッチング停止膜１０に対するエッチング選択比は、マイクロローディング効果等の影響によりウェハ面内で一様とならず、ゲート電極間（コンタクトホール１２底部）の拡散層上に比較してゲート電極上でエッチング選択比が低下する。したがって、図９（Ａ）に示す工程において、コンタクトホール１２の側壁に露出する、ゲート電極の肩部のエッチング停止膜１０は、コンタクトホール１２の底部のエッチング停止膜１０よりも速く消失しやすい。ゲート電極肩部のエッチング停止膜１０がエッチングされることにより、オフセット絶縁膜６やサイドウォール８の一部がエッチングされると、ゲート電極とコンタクトホール１２との耐圧が低下し、極端な場合には、ゲート電極とコンタクトホール１２とが短絡する。
【００１２】
そこで、特開平９−２７５１４０号公報記載の方法によれば、エッチング停止膜１０がエッチングされる膜厚を予め考慮した上で、少なくともゲート電極の上部に、層間絶縁膜に対してエッチング速度の遅い絶縁膜を設けている。これにより、ゲート電極とコンタクトホール１２との耐圧が確保される。
【００１３】
また、特開平９−２３２２５２号公報に開示されたコンタクトホールの形成方法は、エッチング停止膜を形成して層間絶縁膜にコンタクトホールを開口し、さらに、開口底部にシリサイドを形成してコンタクト抵抗を低減する方法である。この発明も、前述した特開平９−２７５１４０号公報記載の発明と同様に、エッチング停止膜のエッチング速度がゲート電極上部とゲート電極間の拡散層上とで異なることに対する解決手段の一つである。
【００１４】
ゲート電極間の拡散層上（コンタクトホール底部）ではゲート電極上部に比較してエッチング停止膜のエッチング速度が低く、コンタクトホール底部のエッチング停止膜を完全に除去するためにオーバーエッチングを行うと、ゲート電極のオフセット絶縁膜等がエッチングされてしまう。これを避けるため、エッチング量（あるいはオーバーエッチング）を少なくすると、コンタクトホール底部にエッチング停止膜が残存することになり、コンタクト不良となる。
【００１５】
そこで、特開平９−２３２２５２号公報記載の方法によれば、コンタクトホール底部にエッチング停止膜が一部残った状態でエッチングを止め、エッチング停止膜上に金属層を形成して、金属層と基板中のシリコンとを反応させることにより金属シリサイドを形成する。さらに好適には、シリコン窒化膜からなるエッチング停止膜を形成し、コンタクトホール底部に残存させるエッチング停止膜を膜厚５ｎｍ以下（０．５〜５ｎｍ）の薄膜とした上で、エッチング停止膜にシリコンをイオン注入する。これにより、コンタクトホール底部のエッチング停止膜中のシリコンを、その上層の金属層と積極的にシリサイド化反応させることができる。
【００１６】
【発明が解決しようとする課題】
以上のように、ゲート電極に絶縁膜からなるサイドウォールを設け、さらに、コンタクトホールを形成するためのエッチングで素子分離領域がエッチングされるのを防止する目的で、エッチング停止膜を形成する場合には、エッチング停止膜の膜厚がゲート間隔の半分以下となるとコンタクト不良が発生する。
半導体装置の高集積化によりゲート間隔が縮小されると、図９（Ｂ）に示すように、ゲート間のスペースがシリコン窒化膜（エッチング停止膜）１０により埋め込まれたままとなる。この場合、ゲート間のコンタクトがシリコン基板１に到達せず、コンタクト不良となる。
【００１７】
ゲート間のコンタクト不良を回避するため、ゲート電極のサイドウォールであるシリコン窒化膜の膜厚を薄くすると、イオン注入によりソース／ドレイン領域を形成する際に、ソース／ドレイン領域がゲート電極直下に接近し、トランジスタの短チャネル効果が増大する。
また、サイドウォールの膜厚を薄くすると、不純物拡散層を低抵抗化する目的で不純物拡散層にシリサイド化を行った場合に、シリサイドがトランジスタ直下に接近することになる。したがって、高融点金属の拡散や応力により、トランジスタの短チャネル効果が増大したり、ゲート下周辺の拡散層における接合リークが増大したりする。
【００１８】
前述した特開平９−２７５１４０号公報あるいは特開平９−２３２２５２号公報に記載されたコンタクトホール形成方法は、いずれもエッチング停止膜のエッチング速度がゲート電極上部とゲート電極間の拡散層上とで異なることに対する解決策である。
しかしながら、ゲート間のスペースが縮小されると、これらの方法によってもゲート電極間の拡散層上のエッチング停止膜を除去することが困難となる。特開平９−２３２２５２号公報記載の方法においては、意図的にエッチング停止膜の一部をゲート電極間の拡散層上に残存させるが、残存するエッチング停止膜の膜厚が所定の値を超えると、シリサイド化が十分に行われなくなり、コンタクト不良となる。
【００１９】
本発明は上記の問題点を鑑みてなされたものであり、したがって本発明は、ゲート間スペースが縮小された場合にも、コンタクト不良あるいは接合リークを防止して自己整合的にコンタクトホールを形成できる半導体装置の製造方法を提供することを目的とする。
【００２０】
【課題を解決するための手段】
上記の目的を達成するため、本発明の半導体装置の製造方法は、基板上に導電体層を形成する工程と、前記導電体層上にオフセット絶縁膜を形成する工程と、前記導電体層および前記オフセット絶縁膜を所定のパターンに加工して、ゲート電極を形成する工程と、前記ゲート電極の側壁に、第１の絶縁膜からなる第１のサイドウォールを形成する工程と、前記第１のサイドウォールの表面に、第２の絶縁膜からなる第２のサイドウォールを形成する工程と、前記第２のサイドウォールをマスクとして前記基板に不純物を導入し、ソース／ドレイン領域を形成する工程と、前記第２のサイドウォールを除去する工程と、少なくとも前記ゲート電極および前記ソース／ドレイン領域上に第３の絶縁膜を形成する工程と、前記第３の絶縁膜の上層に層間絶縁膜を形成する工程と、前記第３の絶縁膜をエッチング停止膜として、前記ゲート電極間の前記層間絶縁膜にエッチングを行い、自己整合的にコンタクトホールを開口する工程と、前記コンタクトホール底部の前記エッチング停止膜を除去する工程とを有することを特徴とする。
【００２１】
本発明の半導体装置の製造方法は、好適には、前記第１のサイドウォールはシリコン窒化膜からなり、前記第２のサイドウォールはシリコン酸化膜からなることを特徴とする。また、本発明の半導体装置の製造方法は、好適には、前記エッチング停止膜はシリコン窒化膜からなり、前記層間絶縁膜はシリコン酸化膜からなることを特徴とする。
本発明の半導体装置の製造方法は、好適には、前記ゲート電極をマスクとして、前記基板に前記ソース／ドレイン領域よりも低濃度の不純物を導入し、ＬＤＤ（ｌｉｇｈｔｌｙｄｏｐｅｄｄｒａｉｎ）領域を形成する工程を有することを特徴とする。
本発明の半導体装置の製造方法は、好適には、前記第１のサイドウォールを形成する工程は、全面に第１の絶縁膜を成膜し、前記ゲート電極の側壁にのみ前記第１の絶縁膜が残るように、異方性エッチングを行う工程であることを特徴とする。また、本発明の半導体装置の製造方法は、好適には、前記第２のサイドウォールを形成する工程は、全面に前記第２の絶縁膜を成膜し、前記ゲート電極の側壁にのみ前記第２の絶縁膜が残るように、異方性エッチングを行う工程であることを特徴とする。
【００２２】
これにより、短チャネル効果の増大によるトランジスタ特性の悪化を防止しながら、ゲート側壁の絶縁膜（サイドウォール）を薄膜化し、ソース／ドレイン領域とゲート電極間のスペースを拡大することができる。また、素子分離領域端部におけるリーク電流を防止するため、エッチング停止膜を形成しても、従来より狭いゲート電極間の拡散層上にコンタクトを形成することができる。
したがって、設計ルールの縮小が可能となり、半導体装置を高集積化して高速化・低消費電力化することができる。
【００２３】
さらに、上記の目的を達成するため、本発明の半導体装置の製造方法は、基板上に導電体層を形成する工程と、前記導電体層上にオフセット絶縁膜を形成する工程と、前記導電体層および前記オフセット絶縁膜を所定のパターンに加工して、ゲート電極を形成する工程と、前記ゲート電極の側壁に、第１の絶縁膜からなる第１のサイドウォールを形成する工程と、前記第１のサイドウォールの表面に、第２の絶縁膜からなる第２のサイドウォールを形成する工程と、前記第２のサイドウォールをマスクとして、前記基板に不純物を導入し、ソース／ドレイン領域を形成する工程と、全面に高融点金属層を形成する工程と、熱処理を行い、前記ソース／ドレイン領域の表面に高融点金属シリサイドを形成する工程と、未反応の高融点金属層を除去する工程と、前記第２のサイドウォールを除去する工程と、少なくとも前記ゲート電極および前記ソース／ドレイン領域上に、第３の絶縁膜を形成する工程と、前記第３の絶縁膜の上層に層間絶縁膜を形成する工程と、前記第３の絶縁膜をエッチング停止膜として、前記ゲート電極間の前記層間絶縁膜にエッチングを行い、自己整合的にコンタクトホールを開口する工程と、前記コンタクトホール底部の前記エッチング停止膜を除去する工程とを有することを特徴とする。
【００２４】
本発明の半導体装置の製造方法は、好適には、前記高融点金属層は、コバルト、チタンあるいはニッケルを含有することを特徴とする。また、本発明の半導体装置の製造方法は、好適には、前記第１のサイドウォールはシリコン窒化膜からなり、前記第２のサイドウォールはシリコン酸化膜からなることを特徴とする。本発明の半導体装置の製造方法は、好適には、前記エッチング停止膜はシリコン窒化膜からなり、前記層間絶縁膜はシリコン酸化膜からなることを特徴とする。
【００２５】
本発明の半導体装置の製造方法は、好適には、前記ゲート電極をマスクとして、前記基板に前記ソース／ドレイン領域よりも低濃度の不純物を導入し、ＬＤＤ領域を形成する工程を有することを特徴とする。
本発明の半導体装置の製造方法は、好適には、前記第１のサイドウォールを形成する工程は、全面に第１の絶縁膜を成膜し、前記ゲート電極の側壁にのみ前記第１の絶縁膜が残るように、異方性エッチングを行う工程であることを特徴とする。
本発明の半導体装置の製造方法は、好適には、前記第２のサイドウォールを形成する工程は、全面に前記第２の絶縁膜を成膜し、前記ゲート電極の側壁にのみ前記第２の絶縁膜が残るように、異方性エッチングを行う工程であることを特徴とする。
【００２６】
これにより、短チャネル効果の増大によるトランジスタ特性の悪化を防止しながら、ゲート側壁の絶縁膜（サイドウォール）を薄膜化し、ソース／ドレイン領域とゲート電極間のスペースを拡大することができる。また、本実施形態の半導体装置の製造方法によれば、第２のサイドウォールの除去をシリサイドの形成後に行う。シリサイド化を行う際には、高融点金属の拡散や応力により点欠陥あるいは転位といった結晶欠陥が発生するが、第２のサイドウォールが形成された状態でシリサイド化を行うため、高融点金属の拡散や応力の影響が軽減される。したがって、シリサイド化による結晶欠陥に起因した短チャネル効果の増大も防止することができる。
【００２７】
上記の目的を達成するため、本発明の半導体装置の製造方法は、基板上に導電体層を形成する工程と、前記導電体層上にオフセット絶縁膜を形成する工程と、前記導電体層および前記オフセット絶縁膜を所定のパターンに加工して、ゲート電極を形成する工程と、前記ゲート電極の側壁に、第１の絶縁膜からなるサイドウォールを形成する工程と、前記サイドウォールをマスクとして、前記基板に不純物を導入し、ソース／ドレイン領域を形成する工程と、前記サイドウォールの表面を除去し、前記サイドウォールにより被覆された前記基板の少なくとも一部を露出させる工程と、少なくとも前記ゲート電極および前記ソース／ドレイン領域上に第２の絶縁膜を形成する工程と、前記第２の絶縁膜の上層に層間絶縁膜を形成する工程と、前記第２の絶縁膜をエッチング停止膜として、前記ゲート電極間の前記層間絶縁膜にエッチングを行い、自己整合的にコンタクトホールを開口する工程と、前記コンタクトホール底部の前記エッチング停止膜を除去する工程とを有することを特徴とする。
【００２８】
本発明の半導体装置の製造方法は、好適には、前記サイドウォールの表面を除去する工程は、前記サイドウォールに等方性エッチングを行う工程であることを特徴とする。本発明の半導体装置の製造方法は、好適には、前記サイドウォールはシリコン窒化膜からなることを特徴とする。あるいは、本発明の半導体装置の製造方法は、好適には、前記サイドウォールはシリコン酸化膜からなることを特徴とする。
本発明の半導体装置の製造方法は、好適には、前記エッチング停止膜はシリコン窒化膜からなり、前記層間絶縁膜はシリコン酸化膜からなることを特徴とする。
【００２９】
本発明の半導体装置の製造方法は、好適には、前記ゲート電極をマスクとして、前記基板に前記ソース／ドレイン領域よりも低濃度の不純物を導入し、ＬＤＤ領域を形成する工程を有することを特徴とする。
本発明の半導体装置の製造方法は、好適には、前記サイドウォールを形成する工程は、全面に第１の絶縁膜を成膜し、前記ゲート電極の側壁にのみ前記第１の絶縁膜が残るように、異方性エッチングを行う工程であることを特徴とする。
【００３０】
これにより、短チャネル効果の増大によるトランジスタ特性の悪化を防止しながら、ゲート側壁の絶縁膜（サイドウォール）を薄膜化し、ソース／ドレイン領域とゲート電極間のスペースを拡大することができる。また、素子分離領域端部におけるリーク電流を防止するため、エッチング停止膜を形成しても、従来より狭いゲート電極間の拡散層上にコンタクトを形成することができる。
したがって、設計ルールの縮小が可能となり、半導体装置を高集積化して高速化・低消費電力化することができる。
【００３１】
さらに、上記の目的を達成するため、本発明の半導体装置の製造方法は、基板上に導電体層を形成する工程と、前記導電体層上にオフセット絶縁膜を形成する工程と、前記導電体層および前記オフセット絶縁膜を所定のパターンに加工して、ゲート電極を形成する工程と、前記ゲート電極の側壁に、第１の絶縁膜からなるサイドウォールを形成する工程と、前記サイドウォールをマスクとして前記基板に不純物を導入し、ソース／ドレイン領域を形成する工程と、全面に高融点金属層を形成する工程と、熱処理を行い、前記ソース／ドレイン領域の表面に高融点金属シリサイドを形成する工程と、未反応の高融点金属層を除去する工程と、前記サイドウォールの表面を除去し、前記サイドウォールにより被覆された前記基板の少なくとも一部を露出させる工程と、少なくとも前記ゲート電極および前記ソース／ドレイン領域上に第２の絶縁膜を形成する工程と、前記第２の絶縁膜の上層に層間絶縁膜を形成する工程と、前記第２の絶縁膜をエッチング停止膜として、前記ゲート電極間の前記層間絶縁膜にエッチングを行い、自己整合的にコンタクトホールを開口する工程と、前記コンタクトホール底部の前記エッチング停止膜を除去する工程とを有することを特徴とする。
【００３２】
本発明の半導体装置の製造方法は、好適には、前記サイドウォールの表面を除去する工程は、前記サイドウォールに等方性エッチングを行う工程であることを特徴とする。本発明の半導体装置の製造方法は、好適には、前記高融点金属層は、コバルト、チタンあるいはニッケルを含有することを特徴とする。
本発明の半導体装置の製造方法は、好適には、前記サイドウォールはシリコン窒化膜からなることを特徴とする。あるいは、本発明の半導体装置の製造方法は、好適には、前記サイドウォールはシリコン酸化膜からなることを特徴とする。
【００３３】
本発明の半導体装置の製造方法は、好適には、前記エッチング停止膜はシリコン窒化膜からなり、前記層間絶縁膜はシリコン酸化膜からなることを特徴とする。また、本発明の半導体装置の製造方法は、好適には、前記ゲート電極をマスクとして、前記基板に前記ソース／ドレイン領域よりも低濃度の不純物を導入し、ＬＤＤ領域を形成する工程を有することを特徴とする。
本発明の半導体装置の製造方法は、好適には、前記サイドウォールを形成する工程は、全面に第１の絶縁膜を成膜し、前記ゲート電極の側壁にのみ前記第１の絶縁膜が残るように、異方性エッチングを行う工程であることを特徴とする。
【００３４】
これにより、短チャネル効果の増大によるトランジスタ特性の悪化を防止しながら、ゲート側壁の絶縁膜（サイドウォール）を薄膜化し、ソース／ドレイン領域とゲート電極間のスペースを拡大することができる。また、本実施形態の半導体装置の製造方法によれば、サイドウォール表面の除去（サイドウォールの薄膜化）をシリサイドの形成後に行う。シリサイド化を行う際には、高融点金属の拡散や応力により点欠陥あるいは転位といった結晶欠陥が発生するが、サイドウォールを薄膜化する前の状態でシリサイド化を行うため、高融点金属の拡散や応力の影響が軽減される。したがって、シリサイド化による結晶欠陥に起因した短チャネル効果の増大も防止することができる。
【００３５】
【発明の実施の形態】
以下に、本発明の半導体装置の製造方法の実施の形態について、図面を参照して説明する。
（実施形態１）
本実施形態の半導体装置の製造方法について、図１〜図３を参照して下記に説明する。
まず、図１（Ａ）に示すように、従来の方法と同様にしてシリコン基板１の表面に素子分離領域２を形成する。さらに、必要に応じて基板１にｐウェルあるいはｎウェルを形成するための不純物のイオン注入を行う。素子分離領域２により隔てられたアクティブ領域上に、ゲート酸化膜（ＳｉＯ₂膜）３を形成する。ゲート酸化膜の膜厚は例えば３ｎｍとする。
【００３６】
その上層に、ポリシリコン層４、窒化タングステンとタングステンとの積層膜５、およびオフセット絶縁膜（シリコン窒化膜）６を積層させる。各層の膜厚は、それぞれ例えば７０ｎｍ、５ｎｍ（窒化タングステン）、６０ｎｍ（タングステン）および１００ｎｍとする。これらの層を積層後、レジスト（不図示）をマスクとしてエッチングを行い、ゲート電極の形状にパターニングする。ここで、ゲート線幅およびゲート間隔は、それぞれ例えば０．１５μｍおよび０．１８μｍとする。
パターニングされたゲート電極をマスクとして、シリコン基板１に相対的に低濃度の不純物をイオン注入し、ＬＤＤ（ｌｉｇｈｔｌｙｄｏｐｅｄｄｒａｉｎ）領域７を形成する。
【００３７】
次に、図１（Ｂ）に示すように、全面にシリコン窒化膜を堆積してからエッチバックを行って、ゲート側壁にのみシリコン窒化膜８を残し、第１のサイドウォール８を形成する。このとき、ゲート側壁部に残るシリコン窒化膜の基板表面に水平な方向の厚さ（第１のサイドウォール８の厚さ）は、シリコン窒化膜を全面に堆積させた時の膜厚とほぼ等しくなり、例えば５０ｎｍである。したがって、ゲート電極の間隔は０．０８μｍとなる。
【００３８】
次に、図１（Ｃ）に示すように、全面にシリコン酸化膜１３を例えば膜厚２０ｎｍで堆積する。ゲート電極側壁、すなわち第１のサイドウォール８の表面に形成されたシリコン酸化膜１３は、第２のサイドウォール１３’となる。シリコン基板１にソース／ドレイン領域９を形成するため、第２のサイドウォール１３’をマスクとして、相対的に高濃度の不純物をイオン注入する。ゲート電極の側壁には膜厚５０ｎｍの第１のサイドウォール（シリコン窒化膜）８と、膜厚２０ｎｍの第２のサイドウォール１３’が形成されており、これらはイオン注入の際に、ゲートに対して膜厚７０ｎｍのスペーサーとして機能する。
【００３９】
図２（Ａ）に示すように、イオン注入後、窒素雰囲気中で１０００℃、１０秒のアニールを行うと、ソース／ドレイン領域９が形成される。
次に、シリコン酸化膜１３に異方性エッチングを行い、ゲート側壁部のシリコン酸化膜１３のみ残して除去する。ゲート側壁部に残る第１のサイドウォール８と第２のサイドウォール１３’の、基板表面に水平な方向の厚さ（サイドウォール膜厚の合計）は、例えば７０ｎｍとなる。
【００４０】
次に、図２（Ｂ）に示すように、高融点金属として例えばコバルトを全面に膜厚１０ｎｍ堆積し、コバルトシリサイド１４を形成する。コバルト層の成膜は、例えば基板温度４５０℃で行い、その後、５５０℃、３０秒のランプアニールによりコバルト層をポリシリコンと反応させる。未反応のコバルト層は、例えば硫酸／過酸化水素水を用いて除去する。以上により、基板の不純物拡散層上部にのみ自己整合的にコバルトシリサイド１４が形成される。
その後、図２（Ｃ）に示すように、ゲート側壁部のシリコン酸化膜１３（第２のサイドウォール１３’）を、例えばフッ酸系の溶液を用いたライトエッチング（ＨＦ／Ｈ₂Ｏ＝１／４００、８０秒）により除去する。
【００４１】
本実施形態の半導体装置の製造方法によれば、第２のサイドウォール１３’の除去を、ソース／ドレイン領域９を形成するためのイオン注入、およびコバルトシリサイド１４の形成後に行う。
したがって、膜厚の薄いサイドウォールを形成した場合にみられる、ソース／ドレイン領域の広がりに起因した短チャネル効果の増大が防止される。また、シリサイド化を行う際には、高融点金属の拡散や応力により点欠陥あるいは転位といった結晶欠陥が発生するが、第２のサイドウォール１３’が形成された状態でシリサイド化を行うため、高融点金属の拡散や応力の影響が軽減される。したがって、シリサイド化による結晶欠陥に起因した短チャネル効果の増大も防止することができる。
本実施形態の半導体装置の製造方法は、ソース／ドレイン領域の広がりあるいは結晶欠陥に起因した、トランジスタの短チャネル効果を増大させずに、ゲート側壁の絶縁膜（サイドウォール）を薄膜化することが可能であり、コンタクト不良を防止することができる。
【００４２】
次に、図３（Ａ）に示すように、全面にエッチング停止膜としてシリコン窒化膜１０を、例えば膜厚２０ｎｍで形成する。その上層に、層間絶縁膜としてシリコン酸化膜１１を例えば膜厚１２００ｎｍで堆積し、シリコン基板１の表面に形成された段差を平坦化する。さらに、シリコン酸化膜１１の膜厚が例えば７００ｎｍとなるまでＣＭＰを行い、シリコン酸化膜１１の表面を平坦化する。
続いて、図３（Ｂ）に示すように、フォトリソグラフィー工程によりシリコン酸化膜１１の上層にレジスト（不図示）を形成してから、レジストをマスクとしてシリコン酸化膜１１にエッチングを行う。これにより、コンタクトホール１２が形成される。
【００４３】
このエッチングは異方性エッチングとし、シリコン窒化膜１０に対してシリコン酸化膜１１のエッチング速度が２０倍（シリコン酸化膜１１のエッチング選択比が２０）となるような条件で行う。エッチングされる表面を平坦化するためのオーバーエッチングも含め、膜厚９００ｎｍのシリコン酸化膜に相当する分のエッチングを、例えば以下のエッチング条件で行うことにより、シリコン窒化膜１０上でエッチングが停止する。
（エッチング条件）
ＲＦパワー：２ｋＷ
エッチングガス：Ａｒ／Ｏ₂／Ｃ₄Ｆ₈＝２００／１０／２０ｓｃｃｍ
圧力：５Ｐａ
【００４４】
次に、図３（Ｃ）に示すように、シリコン窒化膜１０のエッチング速度がシリコン基板１に対して１０倍（エッチング選択比１０）、シリコン酸化膜１１に対して７倍（エッチング選択比７）となるような条件で、シリコン窒化膜１０にエッチングを行う。エッチングされる表面を平坦化するためのオーバーエッチングも含め、膜厚３０ｎｍのシリコン窒化膜に相当する分のエッチングを、例えば以下の条件で行う。
（エッチング条件）
ＲＦパワー：５００Ｗ
エッチングガス：Ａｒ／Ｏ₂／ＣＨＦ₃＝１００／１０／２０ｓｃｃｍ
圧力：５Ｐａ
【００４５】
上記のようにコンタクトホール１２を形成した後、従来法により、コンタクトホール１２内を含む全面に密着層あるいはバリア層となるチタン層、窒化チタン層をそれぞれ例えば２０ｎｍ、５０ｎｍの膜厚で形成する。さらに、コンタクトホール１２内を埋め込むようにタングステン層を２５０ｎｍの膜厚で形成する。その後、ＣＭＰを行って層間絶縁膜１１上部のチタン層、窒化チタン層およびタングステン層を除去することにより、コンタクトホール１２内にタングステンプラグが形成される。
【００４６】
図３（Ｃ）において、ゲート側壁に設けられる絶縁膜サイドウォールの膜厚は、従来法で作成する場合（図８（Ｂ）参照）の７０ｎｍに比較して、シリコン酸化膜１３（第２のサイドウォール１３’）を除去した分、２０ｎｍ薄膜化することができる。したがって、従来法と同様に、膜厚２０ｎｍのエッチング停止膜（シリコン窒化膜１０）を形成しても、ゲート電極間のスペースがシリコン窒化膜１０により埋め込まれる（図９（Ｂ）参照）ことがなく、コンタクトはゲート電極間の不純物拡散層（ソース／ドレイン領域９）に接続される。これにより、コンタクト不良を防止することができる。
【００４７】
上記の本実施形態の半導体装置の製造方法によれば、短チャネル効果の増大によるトランジスタ特性の悪化を防止しながら、ゲート側壁の絶縁膜（サイドウォール）を薄膜化し、ソース／ドレイン領域とゲート電極間のスペースを拡大することができる。また、素子分離領域端部におけるリーク電流を防止するため、エッチング停止膜を形成しても、従来より狭いゲート電極間の拡散層上にコンタクトを形成できる。したがって、設計ルールの縮小が可能となり、半導体装置を高集積化して高速化・低消費電力化することができる。
【００４８】
（実施形態２）
本実施形態の半導体装置の製造方法について、図４および図５を参照して下記に説明する。
まず、図４（Ａ）に示すように、従来の方法と同様にしてシリコン基板１の表面に素子分離領域２を形成する。さらに、必要に応じて基板１にｐウェルあるいはｎウェルを形成するための不純物のイオン注入を行う。素子分離領域２により隔てられたアクティブ領域上に、ゲート酸化膜（ＳｉＯ₂膜）３を形成する。ゲート酸化膜の膜厚は例えば３ｎｍとする。
【００４９】
その上層に、ポリシリコン層４、窒化タングステンとタングステンとの積層膜５、およびオフセット絶縁膜（シリコン窒化膜）６を積層させる。各層の膜厚は、それぞれ例えば７０ｎｍ、５ｎｍ（窒化タングステン）、６０ｎｍ（タングステン）および１００ｎｍとする。これらの層を積層後、レジスト（不図示）をマスクとして異方性エッチングを行い、ゲート電極の形状にパターニングする。ここで、ゲート線幅およびゲート間隔は、それぞれ例えば０．１５μｍおよび０．１８μｍとする。
パターニングされたゲート電極をマスクとして、シリコン基板１に相対的に低濃度の不純物をイオン注入し、ＬＤＤ領域７を形成する。
【００５０】
次に、図４（Ｂ）に示すように、全面に例えば膜厚７０ｎｍのシリコン窒化膜を堆積してからエッチバックを行って、ゲート側壁にのみシリコン窒化膜８を残し、サイドウォール８を形成する。このとき、ゲート側壁部に残るシリコン窒化膜の基板表面に水平な方向の厚さ（第１のサイドウォール８の厚さ）は、シリコン窒化膜を全面に堆積させた時の膜厚とほぼ等しくなり、例えば７０ｎｍである。したがって、ゲート電極の間隔は０．０４μｍとなる。
シリコン基板１にソース／ドレイン領域９を形成するため、サイドウォール８をマスクとして、相対的に高濃度の不純物をイオン注入する。イオン注入後、窒素雰囲気中で１０００℃、１０秒のランプアニールを行うと、ソース／ドレイン領域９が形成される。
【００５１】
次に、図４（Ｃ）に示すように、ゲート電極表面のシリコン窒化膜からなるオフセット絶縁膜６、およびシリコン窒化膜からなるサイドウォール８を、例えば２０ｎｍ等方的にエッチングする。このエッチングは、シリコン基板１およびシリコン酸化膜からなる素子分離領域２に対してシリコン窒化膜８のエッチング速度が５倍以上（エッチング選択比５倍以上）となるような条件で行い、例えば、以下のエッチング条件とすることができる。
（エッチング条件）
ＲＦパワー：７００Ｗ
エッチングガス：ＣＦ₄／ＣＨ₂Ｆ₂／Ｏ₂／Ｎ₂＝２００／２００／３００／２００ｓｃｃｍ
圧力：１３０Ｐａ
【００５２】
本実施形態の半導体装置の製造方法においては、ソース／ドレイン領域９の形成後に、シリコン窒化膜（サイドウォール）８を薄膜化させる。したがって、膜厚の薄いサイドウォールを形成した場合にみられるようなソース／ドレイン領域の広がりは起こらず、ソース／ドレイン領域の広がりに起因した短チャネル効果の増大が防止される。また、サイドウォール８を薄膜化することにより、ゲート間の不純物拡散層上に十分なコンタクト面積が確保され、コンタクト不良が防止される。
【００５３】
次に、図５（Ａ）に示すように、全面にエッチング停止膜としてシリコン窒化膜１０を、例えば膜厚２０ｎｍで形成する。その上層に、図５（Ｂ）に示すように、層間絶縁膜としてシリコン酸化膜１１を例えば膜厚１２００ｎｍで堆積し、シリコン基板１の表面に形成された段差を平坦化する。さらに、シリコン酸化膜１１の膜厚が例えば７００ｎｍとなるまでＣＭＰを行い、シリコン酸化膜１１の表面を平坦化する。
続いて、フォトリソグラフィー工程によりシリコン酸化膜１１の上層にレジスト（不図示）を形成してから、レジストをマスクとしてシリコン酸化膜１１にエッチングを行う。これにより、コンタクトホール１２が形成される。
【００５４】
このエッチングは異方性エッチングとし、シリコン窒化膜１０に対してシリコン酸化膜１１のエッチング速度が２０倍（シリコン酸化膜１１のエッチング選択比が２０）となるような条件で行う。エッチングされる表面を平坦化するためのオーバーエッチングも含め、膜厚９００ｎｍのシリコン酸化膜に相当する分のエッチングを、例えば以下のエッチング条件で行うことにより、シリコン窒化膜１０上でエッチングが停止する。
（エッチング条件）
ＲＦパワー：２ｋＷ
エッチングガス：Ａｒ／Ｏ₂／Ｃ₄Ｆ₈＝２００／１０／２０ｓｃｃｍ
圧力：５Ｐａ
【００５５】
次に、図５（Ｃ）に示すように、シリコン窒化膜１０のエッチング速度がシリコン基板１に対して１０倍（エッチング選択比１０）、シリコン酸化膜１１に対して７倍（エッチング選択比７）となるような条件で、シリコン窒化膜１０にエッチングを行う。エッチングされる表面を平坦化するためのオーバーエッチングも含め、膜厚３５ｎｍのシリコン窒化膜に相当する分のエッチングを、例えば以下の条件で行うことができる。
（エッチング条件）
ＲＦパワー：５００Ｗ
エッチングガス：Ａｒ／Ｏ₂／ＣＨＦ₃＝１００／１０／２０ｓｃｃｍ
圧力：５Ｐａ
【００５６】
上記のようにコンタクトホール１２を形成した後、従来法により、コンタクトホール１２内を含む全面に密着層あるいはバリア層となるチタン層、窒化チタン層をそれぞれ例えば２０ｎｍ、５０ｎｍの膜厚で形成する。さらに、コンタクトホール１２内を埋め込むようにタングステン層を２５０ｎｍの膜厚で形成する。その後、ＣＭＰを行って層間絶縁膜１１上部のチタン層、窒化チタン層およびタングステン層を除去することにより、コンタクトホール１２内にタングステンプラグが形成される。
【００５７】
本実施形態の半導体装置の製造方法においては、図４（Ｂ）に示すように、ゲート電極間のスペースが０．０４μｍの状態でソース／ドレイン領域９の形成を行った後、図４（Ｃ）に示すように、２０ｎｍの等方性エッチングを行い、ゲート電極間のスペースを０．０８μｍとする。したがって、従来法と同様に、膜厚２０ｎｍのエッチング停止膜（シリコン窒化膜１０）を形成しても、ゲート電極間のスペースがシリコン窒化膜１０により埋め込まれる（図９（Ｂ）参照）ことがなく、コンタクトはゲート電極間の不純物拡散層（ソース／ドレイン領域９）に接続される。これにより、コンタクト不良を防止することができる。
【００５８】
以上のように、上記の本実施形態の半導体装置の製造方法によれば、短チャネル効果の増大によるトランジスタ特性の悪化を防止しながら、ゲート側壁の絶縁膜（サイドウォール）を薄膜化し、ソース／ドレイン領域とゲート電極間のスペースを拡大することができる。また、素子分離領域端部におけるリーク電流を防止するため、エッチング停止膜を形成しても、従来より狭いゲート電極間の拡散層上にコンタクトを形成できる。したがって、設計ルールの縮小が可能となり、半導体装置を高集積化して高速化・低消費電力化することができる。
【００５９】
（実施形態３）
本実施形態の半導体装置の製造方法について、図６および図７を参照して下記に説明する。
まず、図６（Ａ）に示すように、従来の方法と同様にしてシリコン基板１の表面に素子分離領域２を形成する。さらに、必要に応じて基板１にｐウェルあるいはｎウェルを形成するための不純物のイオン注入を行う。素子分離領域２により隔てられたアクティブ領域上に、ゲート酸化膜（ＳｉＯ₂膜）３を形成する。ゲート酸化膜の膜厚は例えば３ｎｍとする。
【００６０】
その上層にポリシリコン層４、窒化タングステンとタングステンとの積層膜５、およびオフセット絶縁膜（シリコン窒化膜）６を積層させる。各層の膜厚は、それぞれ例えば７０ｎｍ、５ｎｍ（窒化タングステン）、６０ｎｍ（タングステン）および１００ｎｍとする。これらの層を積層後、レジスト（不図示）をマスクとして異方性エッチングを行い、ゲート電極の形状にパターニングする。ここで、ゲート線幅およびゲート間隔は、それぞれ例えば０．１５μｍおよび０．１８μｍとする。
パターニングされたゲート電極をマスクとして、シリコン基板１に相対的に低濃度の不純物をイオン注入し、ＬＤＤ領域７を形成する。
【００６１】
次に、図６（Ｂ）に示すように、全面に例えば膜厚７０ｎｍのシリコン酸化膜１５を堆積してからエッチバックを行って、ゲート側壁にのみシリコン酸化膜１５を残し、サイドウォール１５を形成する。このとき、ゲート側壁部に残るシリコン酸化膜の基板表面に水平な方向の厚さ（サイドウォール１５の厚さ）は、シリコン酸化膜を全面に堆積させた時の膜厚とほぼ等しくなり、例えば７０ｎｍである。したがって、ゲート電極の間隔は０．０４μｍとなる。
シリコン基板１にソース／ドレイン領域９を形成するため、サイドウォール１５をマスクとして、相対的に高濃度の不純物をイオン注入する。イオン注入後、窒素雰囲気中で１０００℃、１０秒のランプアニールを行うと、ソース／ドレイン領域９が形成される。
【００６２】
次に、図６（Ｃ）に示すように、シリコン酸化膜からなるサイドウォール１５を、例えば２０ｎｍ等方的にエッチングする。このエッチングは、シリコン基板１およびゲート電極表面のオフセット絶縁膜（シリコン窒化膜）６に対してシリコン酸化膜１５のエッチング速度が５倍以上（エッチング選択比５倍以上）となるような条件で行う。このエッチングは例えば、フッ酸系の薬液を用いたライトエッチング（ＨＦ／Ｈ₂Ｏ＝１／４００、８０秒）とすることができる。
【００６３】
次に、図７（Ａ）に示すように、全面にエッチング停止膜としてシリコン窒化膜１０を、例えば膜厚２０ｎｍで形成する。
続いて、図７（Ｂ）に示すように、シリコン窒化膜１０の上層に、層間絶縁膜としてシリコン酸化膜１１を例えば膜厚１２００ｎｍで堆積し、シリコン基板１の表面に形成された段差を平坦化する。さらに、シリコン酸化膜１１の膜厚が例えば７００ｎｍとなるまでＣＭＰを行い、シリコン酸化膜１１の表面を平坦化する。フォトリソグラフィー工程によりシリコン酸化膜１１の上層にレジスト（不図示）を形成してから、レジストをマスクとしてシリコン酸化膜１１にエッチングを行う。これにより、コンタクトホール１２が形成される。
【００６４】
このエッチングは異方性エッチングとし、シリコン窒化膜１０に対してシリコン酸化膜１１のエッチング速度が２０倍（シリコン酸化膜１１のエッチング選択比が２０）となるような条件で行う。エッチングされる表面を平坦化するためのオーバーエッチングも含め、膜厚９００ｎｍのシリコン酸化膜に相当する分のエッチングを、例えば以下のエッチング条件で行うことにより、シリコン窒化膜１０上でエッチングが停止する。
（エッチング条件）
ＲＦパワー：２ｋＷ
エッチングガス：Ａｒ／Ｏ₂／Ｃ₄Ｆ₈＝２００／１０／２０ｓｃｃｍ
圧力：５Ｐａ
【００６５】
次に、図７（Ｃ）に示すように、シリコン窒化膜１０のエッチング速度がシリコン基板１に対して１０倍（エッチング選択比１０）、シリコン酸化膜１１に対して７倍（エッチング選択比７）となるような条件で、シリコン窒化膜１０にエッチングを行う。エッチングされる表面を平坦化するためのオーバーエッチングも含め、膜厚３５ｎｍのシリコン窒化膜に相当する分のエッチングを、例えば以下のエッチング条件で行う。
（エッチング条件）
ＲＦパワー：５００Ｗ
エッチングガス：Ａｒ／Ｏ₂／ＣＨＦ₃＝１００／１０／２０ｓｃｃｍ
圧力：５Ｐａ
【００６６】
上記のようにコンタクトホール１２を形成した後、従来法により、コンタクトホール１２内を含む全面に密着層あるいはバリア層となるチタン層、窒化チタン層をそれぞれ例えば２０ｎｍ、５０ｎｍの膜厚で形成する。さらに、コンタクトホール１２内を埋め込むようにタングステン層を２５０ｎｍの膜厚で形成する。その後、ＣＭＰを行って層間絶縁膜１１上部のチタン層、窒化チタン層およびタングステン層を除去することにより、コンタクトホール１２内にタングステンプラグが形成される。
【００６７】
本実施形態の半導体装置の製造方法においては、図６（Ｂ）に示すように、ゲート電極間のスペースが０．０４μｍの状態でソース／ドレイン領域９の形成を行った後、図６（Ｃ）に示すように、２０ｎｍの等方性エッチングを行い、ゲート電極間のスペースを０．０８μｍとする。したがって、従来法と同様に、膜厚２０ｎｍのエッチング停止膜（シリコン窒化膜１０）を形成しても、ゲート電極間のスペースがシリコン窒化膜１０により埋め込まれる（図９（Ｂ）参照）ことがなく、コンタクトはゲート電極間の不純物拡散層（ソース／ドレイン領域９）に接続される。これにより、コンタクト不良を防止することができる。
【００６８】
以上のように、上記の本実施形態の半導体装置の製造方法によれば、短チャネル効果の増大によるトランジスタ特性の悪化を防止しながら、ゲート側壁の絶縁膜（サイドウォール）を薄膜化し、ソース／ドレイン領域とゲート電極間のスペースを拡大することができる。また、素子分離領域端部におけるリーク電流を防止する目的でエッチング停止膜を形成した場合にも、従来より狭いゲート電極間の拡散層上にコンタクトを形成できる。したがって、設計ルールの縮小が可能となり、半導体装置を高集積化して高速化・低消費電力化することができる。
【００６９】
本発明の半導体装置の製造方法の実施形態は、上記の説明に限定されない。例えば、実施形態２あるいは実施形態３において、実施形態１と同様に不純物拡散層（ソース／ドレイン領域９）の表面をシリサイド化してもよい。この場合、等方性エッチングによりサイドウォールを薄膜化する工程の前に、拡散層のシリサイド化を行う。これにより、シリサイド化を行う際に、高融点金属の拡散や応力による点欠陥あるいは転位といった結晶欠陥の発生を低減し、結晶欠陥に起因した短チャネル効果の増大が防止される。
その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
【００７０】
【発明の効果】
本発明の半導体装置の製造方法によれば、短チャネル効果の増大によるトランジスタ特性の悪化を防止しながら、ゲート側壁の絶縁膜（サイドウォール）を薄膜化し、ソース／ドレイン領域とゲート電極間のスペースを拡大できる。したがって、ゲート間スペースが狭い場合にも、コンタクト不良あるいは接合リークを防止して自己整合的にコンタクトホールを形成することが可能となる。
【図面の簡単な説明】
【図１】（Ａ）〜（Ｃ）は、本発明の実施形態１に係る半導体装置の製造方法の製造工程を示す断面図である。
【図２】（Ａ）〜（Ｃ）は、本発明の実施形態１に係る半導体装置の製造方法の製造工程を示す断面図である。
【図３】（Ａ）〜（Ｃ）は、本発明の実施形態１に係る半導体装置の製造方法の製造工程を示す断面図である。
【図４】（Ａ）〜（Ｃ）は、本発明の実施形態２に係る半導体装置の製造方法の製造工程を示す断面図である。
【図５】（Ａ）〜（Ｃ）は、本発明の実施形態２に係る半導体装置の製造方法の製造工程を示す断面図である。
【図６】（Ａ）〜（Ｃ）は、本発明の実施形態３に係る半導体装置の製造方法の製造工程を示す断面図である。
【図７】（Ａ）〜（Ｃ）は、本発明の実施形態３に係る半導体装置の製造方法の製造工程を示す断面図である。
【図８】（Ａ）〜（Ｃ）は、従来の半導体装置の製造方法の製造工程を示す断面図である。
【図９】（Ａ）および（Ｂ）は、従来の半導体装置の製造方法の製造工程を示す断面図である。
【符号の説明】
１…シリコン基板、２…素子分離領域、３…ゲート酸化膜、４…ポリシリコン層、５…窒化タングステンとタングステンとの積層膜、６…オフセット絶縁膜（シリコン窒化膜）、７…ＬＤＤ領域、８…サイドウォール、９…ソース／ドレイン領域、１０…エッチング停止膜、１１…層間絶縁膜、１２…コンタクトホール、１３…シリコン酸化膜、１３’…第２のサイドウォール、１４…コバルトシリサイド、１５…シリコン酸化膜（サイドウォール）。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a method for manufacturing a semiconductor device, and more particularly to a method for manufacturing a semiconductor device capable of forming a self-aligned contact in which contact failure is prevented between gate electrodes of a field effect transistor.
[0002]
[Prior art]
With the miniaturization of semiconductor integrated circuits, the distance between the gate of the transistor and the impurity diffusion layer formed on the surface of the semiconductor substrate is reduced. For this reason, it has been a problem that the contact provided on the impurity diffusion layer and the gate electrode are short-circuited due to misalignment of the lithography process. In order to avoid such a short circuit, a self-aligned contact (SAC) that covers the gate electrode upper portion and the side wall portion with a material different from the interlayer insulating film and prevents the contact from contacting or approaching the gate is provided. Technology has been proposed.
[0003]
In addition, when the misalignment between the contact and the impurity diffusion layer in the lithography process is large, a problem occurs in addition to the short circuit between the gate electrode and the contact as described above. When the contact is disposed on the element isolation region due to misalignment, the surface of the element isolation film is etched during contact etching. As a result, the contact comes into contact with the impurity diffusion layer or the substrate side wall portion joined to the impurity diffusion layer, and junction leakage increases.
[0004]
In order to prevent the etching of the element isolation film as described above, an etching stop film (etching stopper) made of a material having an etching rate slower than that of the interlayer insulating film is formed on the impurity diffusion layer and the element isolation film. A method of depositing an interlayer insulating film was proposed. According to this method, when the contact hole is formed, the etching is performed under such a condition that the etching rate is reduced by the etching stop film. The etching is stopped when the etching stop film is exposed, the etching is restarted after changing the etching conditions, and the etching stop film is removed. Thereby, since the etching of the element isolation film is suppressed, junction leakage is reduced.
[0005]
In recent years, integration of semiconductor devices has been accelerated, and the demand for layout reduction has increased. Therefore, it is necessary to achieve both the formation of the self-aligned contact on the impurity diffusion layer between the gate electrodes and the prevention of etching of the element isolation film during the contact formation.
A conventional technique for forming a contact in a self-aligned manner on the impurity diffusion layer between the gate electrodes while preventing the element isolation film from being etched during contact formation will be described below with reference to FIGS. To do.
[0006]
First, as shown in FIG. 8A, an element isolation region 2 (for example, LOCOS by thermal oxidation) is formed on the surface of the silicon substrate 1. A gate oxide film (SiO 2) is formed on the active region separated by the element isolation region 2. ₂ Film) 3 is formed. A polysilicon layer 4, a laminated film 5 of tungsten nitride and tungsten, and an offset insulating film (silicon nitride film) 6 are laminated thereon, and then these layers are patterned into the shape of a gate electrode. Here, the gate line width and the gate interval are, for example, 0.15 μm and 0.18 μm, respectively.
Using the patterned gate electrode as a mask, a relatively low concentration of impurities is ion-implanted into the silicon substrate 1 to form an LDD (lightly doped drain) region 7.
[0007]
Next, as shown in FIG. 8B, a silicon nitride film is deposited on the entire surface and then etched back to leave the silicon nitride film 8 only on the gate sidewall. Thereby, the sidewall 8 made of the silicon nitride film is formed. At this time, if the thickness of the sidewall 8 is 70 nm, for example, the distance between the gate electrodes is 0.04 μm.
A relatively high concentration of impurities is ion-implanted into the silicon substrate 1 using the sidewalls 8 as a mask, and then annealing is performed to activate the impurities, thereby forming the source / drain regions 9.
[0008]
Next, as shown in FIG. 8C, a silicon nitride film 10 serving as an etching stop film is formed on the entire surface with a film thickness of, for example, 30 nm. At this time, as schematically shown in FIG. 8C, the gap between the gate electrodes is filled with the silicon nitride film 10.
Thereafter, as shown in FIG. 9A, after depositing a silicon oxide film 11 serving as an interlayer insulating film on the entire surface, for example, chemical mechanical polishing (CMP) is performed to planarize the surface.
[0009]
A resist (not shown) is formed on the silicon oxide film 11 by a photolithography process, and then the silicon oxide film 11 is etched using the resist as a mask. Thereby, the contact hole 12 is formed. This etching is anisotropic etching and is performed under the condition that the etching rate of the silicon nitride film 10 is slower than that of the silicon oxide film 11. As a result, the etching stops on the silicon nitride film 10 as shown in FIG.
Subsequently, as shown in FIG. 9B, when anisotropic etching of the silicon nitride film 10 is performed by changing the etching conditions, the impurity diffusion layer between the gate electrodes is prevented while preventing the element isolation region 2 from being etched. A contact hole can be formed thereon in a self-aligning manner.
[0010]
As described above, as a method of forming the contact hole by forming the etching stop film, for example, there is a method described in JP-A-9-275140 or JP-A-9-232252.
The contact hole forming method disclosed in Japanese Patent Laid-Open No. 9-275140 is characterized in that an insulating film covering at least the upper portion of the gate electrode is added between the etching stopper film and the interlayer insulating film on the upper side thereof. .
[0011]
In the conventional contact hole forming method described above, actually, the etching selection ratio of the interlayer insulating film 11 to the etching stop film 10 is not uniform within the wafer surface due to the influence of the microloading effect or the like, and between the gate electrodes ( The etching selectivity is reduced on the gate electrode compared to the diffusion layer at the bottom of the contact hole 12). Therefore, in the step shown in FIG. 9A, the etching stop film 10 on the shoulder of the gate electrode exposed on the side wall of the contact hole 12 tends to disappear faster than the etching stop film 10 on the bottom of the contact hole 12. When the etching stopper film 10 on the shoulder portion of the gate electrode is etched, when the offset insulating film 6 and a part of the side wall 8 are etched, the breakdown voltage between the gate electrode and the contact hole 12 is lowered. Is short-circuited between the gate electrode and the contact hole 12.
[0012]
Therefore, according to the method described in Japanese Patent Laid-Open No. 9-275140, the etching rate of the interlayer insulating film is low at least above the gate electrode, taking into consideration the thickness of the etching stop film 10 to be etched. An insulating film is provided. Thereby, the breakdown voltage between the gate electrode and the contact hole 12 is secured.
[0013]
Further, in the method of forming a contact hole disclosed in Japanese Patent Laid-Open No. 9-232252, an etching stop film is formed to open a contact hole in the interlayer insulating film, and further, silicide is formed at the bottom of the opening to reduce the contact resistance. This is a reduction method. This invention is also one of the solutions for the difference in the etching rate of the etching stopper film between the upper part of the gate electrode and the diffusion layer between the gate electrodes, as in the invention described in Japanese Patent Laid-Open No. 9-275140. .
[0014]
On the diffusion layer between the gate electrodes (bottom of the contact hole), the etching stop film has a lower etching rate than the upper part of the gate electrode. The offset insulating film of the electrode is etched. In order to avoid this, if the etching amount (or over-etching) is reduced, the etching stop film remains at the bottom of the contact hole, resulting in a contact failure.
[0015]
Therefore, according to the method described in Japanese Patent Application Laid-Open No. 9-232252, the etching is stopped in a state where an etching stop film is partially left at the bottom of the contact hole, and a metal layer is formed on the etching stop film. Metal silicide is formed by reacting with the silicon inside. More preferably, an etching stop film made of a silicon nitride film is formed, the etching stop film remaining at the bottom of the contact hole is made a thin film having a thickness of 5 nm or less (0.5 to 5 nm), and then the etching stop film is made of silicon. Ion implantation. As a result, the silicon in the etching stopper film at the bottom of the contact hole can be positively silicidized with the upper metal layer.
[0016]
[Problems to be solved by the invention]
As described above, when an insulating film is provided on the gate electrode and an etching stop film is formed for the purpose of preventing the element isolation region from being etched by etching for forming a contact hole. The contact failure occurs when the film thickness of the etching stop film is less than half of the gate interval.
When the gate interval is reduced due to high integration of the semiconductor device, the space between the gates remains embedded with the silicon nitride film (etching stop film) 10 as shown in FIG. 9B. In this case, the contact between the gates does not reach the silicon substrate 1, resulting in contact failure.
[0017]
If the thickness of the silicon nitride film, which is the side wall of the gate electrode, is reduced in order to avoid contact failure between the gates, the source / drain region approaches immediately below the gate electrode when forming the source / drain region by ion implantation. In addition, the short channel effect of the transistor increases.
In addition, when the thickness of the sidewall is reduced, when the impurity diffusion layer is silicided for the purpose of reducing the resistance of the impurity diffusion layer, the silicide approaches immediately below the transistor. Therefore, the short channel effect of the transistor increases due to diffusion and stress of the refractory metal, and junction leakage in the diffusion layer around the gate increases.
[0018]
In each of the contact hole forming methods described in JP-A-9-275140 and JP-A-9-232252 described above, the etching rate of the etching stopper film differs between the upper part of the gate electrode and the diffusion layer between the gate electrodes. It is a solution to this.
However, when the space between the gates is reduced, it becomes difficult to remove the etching stopper film on the diffusion layer between the gate electrodes even by these methods. In the method described in Japanese Patent Laid-Open No. 9-232252, a part of the etching stop film is intentionally left on the diffusion layer between the gate electrodes, but when the film thickness of the remaining etching stop film exceeds a predetermined value Therefore, silicidation is not sufficiently performed, resulting in contact failure.
[0019]
The present invention has been made in view of the above problems, and therefore the present invention can form a contact hole in a self-aligned manner by preventing contact failure or junction leakage even when the space between gates is reduced. An object is to provide a method for manufacturing a semiconductor device.
[0020]
[Means for Solving the Problems]
In order to achieve the above object, a method of manufacturing a semiconductor device according to the present invention includes a step of forming a conductor layer on a substrate, a step of forming an offset insulating film on the conductor layer, the conductor layer, Processing the offset insulating film into a predetermined pattern to form a gate electrode; forming a first sidewall made of a first insulating film on a side wall of the gate electrode; and Forming a second sidewall made of a second insulating film on the surface of the sidewall; and introducing a impurity into the substrate using the second sidewall as a mask to form a source / drain region; Removing the second sidewall, forming a third insulating film on at least the gate electrode and the source / drain region, and forming an upper layer on the third insulating film. Forming an interlayer insulating film, etching the interlayer insulating film between the gate electrodes using the third insulating film as an etching stop film, and opening a contact hole in a self-aligned manner; and the contact hole And a step of removing the etching stop film at the bottom.
[0021]
The method for manufacturing a semiconductor device according to the present invention is preferably characterized in that the first sidewall is made of a silicon nitride film, and the second sidewall is made of a silicon oxide film. In the method for manufacturing a semiconductor device according to the present invention, preferably, the etching stop film is made of a silicon nitride film, and the interlayer insulating film is made of a silicon oxide film.
Preferably, in the method of manufacturing a semiconductor device according to the present invention, an LDD (lightly doped drain) region is formed by introducing an impurity having a concentration lower than that of the source / drain region into the substrate using the gate electrode as a mask. It is characterized by having.
In the method of manufacturing a semiconductor device according to the present invention, preferably, in the step of forming the first sidewall, a first insulating film is formed on the entire surface, and the first insulating film is formed only on the sidewall of the gate electrode. It is a step of performing anisotropic etching so that the film remains. In the method of manufacturing a semiconductor device according to the present invention, preferably, in the step of forming the second sidewall, the second insulating film is formed on the entire surface, and the second insulating film is formed only on the sidewall of the gate electrode. It is a process of performing anisotropic etching so that two insulating films remain.
[0022]
Thereby, while preventing deterioration of transistor characteristics due to an increase in the short channel effect, the insulating film (side wall) on the gate side wall can be thinned, and the space between the source / drain region and the gate electrode can be expanded. In addition, in order to prevent leakage current at the edge of the element isolation region, even if an etching stop film is formed, a contact can be formed on the diffusion layer between the gate electrodes that is narrower than before.
Accordingly, the design rule can be reduced, and the semiconductor device can be highly integrated to increase the speed and power consumption.
[0023]
Furthermore, in order to achieve the above object, a method for manufacturing a semiconductor device according to the present invention includes a step of forming a conductor layer on a substrate, a step of forming an offset insulating film on the conductor layer, and the conductor. Processing the layer and the offset insulating film into a predetermined pattern to form a gate electrode; forming a first sidewall made of a first insulating film on a sidewall of the gate electrode; Forming a second sidewall made of a second insulating film on the surface of the first sidewall, and introducing a dopant into the substrate using the second sidewall as a mask to form a source / drain region A step of forming a refractory metal layer on the entire surface, a step of performing heat treatment to form a refractory metal silicide on the surface of the source / drain region, and removing an unreacted refractory metal layer. A step of removing the second sidewall, a step of forming a third insulating film over at least the gate electrode and the source / drain region, and an interlayer over the third insulating film. Forming an insulating film; etching the interlayer insulating film between the gate electrodes using the third insulating film as an etching stop film; and opening a contact hole in a self-aligned manner; and bottom of the contact hole And removing the etching stop film.
[0024]
The method for manufacturing a semiconductor device according to the present invention is preferably characterized in that the refractory metal layer contains cobalt, titanium or nickel. In the method of manufacturing a semiconductor device according to the present invention, preferably, the first sidewall is made of a silicon nitride film, and the second sidewall is made of a silicon oxide film. The method for manufacturing a semiconductor device of the present invention is preferably characterized in that the etching stop film is made of a silicon nitride film and the interlayer insulating film is made of a silicon oxide film.
[0025]
The semiconductor device manufacturing method of the present invention preferably includes a step of forming an LDD region by introducing an impurity at a concentration lower than that of the source / drain region into the substrate using the gate electrode as a mask. And
In the method of manufacturing a semiconductor device according to the present invention, preferably, in the step of forming the first sidewall, a first insulating film is formed on the entire surface, and the first insulating film is formed only on the sidewall of the gate electrode. It is a step of performing anisotropic etching so that the film remains.
In the method of manufacturing a semiconductor device according to the present invention, preferably, in the step of forming the second sidewall, the second insulating film is formed on the entire surface, and the second insulating film is formed only on the sidewall of the gate electrode. It is a process of performing anisotropic etching so that an insulating film remains.
[0026]
Thereby, while preventing deterioration of transistor characteristics due to an increase in the short channel effect, the insulating film (side wall) on the gate side wall can be thinned, and the space between the source / drain region and the gate electrode can be expanded. Further, according to the method for manufacturing the semiconductor device of the present embodiment, the second sidewall is removed after the silicide is formed. When silicidation is performed, crystal defects such as point defects or dislocations are generated due to diffusion and stress of the refractory metal. However, since silicidation is performed with the second sidewall formed, diffusion of the refractory metal is performed. And the effect of stress is reduced. Therefore, an increase in the short channel effect due to crystal defects due to silicidation can also be prevented.
[0027]
In order to achieve the above object, a method of manufacturing a semiconductor device according to the present invention includes a step of forming a conductor layer on a substrate, a step of forming an offset insulating film on the conductor layer, the conductor layer, Processing the offset insulating film into a predetermined pattern to form a gate electrode, forming a sidewall made of a first insulating film on the sidewall of the gate electrode, and using the sidewall as a mask, Introducing impurities into the substrate to form source / drain regions; removing a surface of the sidewall to expose at least a portion of the substrate covered by the sidewall; and at least the gate electrode And forming a second insulating film on the source / drain region, forming an interlayer insulating film on the second insulating film, and Etching the interlayer insulating film between the gate electrodes using the insulating film of 2 as an etching stop film, and opening a contact hole in a self-aligned manner; and removing the etch stop film at the bottom of the contact hole; It is characterized by having.
[0028]
In the method for manufacturing a semiconductor device of the present invention, it is preferable that the step of removing the surface of the sidewall is a step of performing isotropic etching on the sidewall. The method for manufacturing a semiconductor device according to the present invention is preferably characterized in that the sidewall is made of a silicon nitride film. Alternatively, the semiconductor device manufacturing method of the present invention is preferably characterized in that the sidewall is made of a silicon oxide film.
The method for manufacturing a semiconductor device of the present invention is preferably characterized in that the etching stop film is made of a silicon nitride film and the interlayer insulating film is made of a silicon oxide film.
[0029]
The semiconductor device manufacturing method of the present invention preferably includes a step of forming an LDD region by introducing an impurity at a concentration lower than that of the source / drain region into the substrate using the gate electrode as a mask. And
In the method for manufacturing a semiconductor device according to the present invention, preferably, in the step of forming the sidewall, a first insulating film is formed on the entire surface, and the first insulating film remains only on the sidewall of the gate electrode. Thus, it is a process of performing anisotropic etching.
[0030]
Thereby, while preventing deterioration of transistor characteristics due to an increase in the short channel effect, the insulating film (side wall) on the gate side wall can be thinned, and the space between the source / drain region and the gate electrode can be expanded. In addition, in order to prevent leakage current at the edge of the element isolation region, even if an etching stop film is formed, a contact can be formed on the diffusion layer between the gate electrodes that is narrower than before.
Accordingly, the design rule can be reduced, and the semiconductor device can be highly integrated to increase the speed and power consumption.
[0031]
Furthermore, in order to achieve the above object, a method for manufacturing a semiconductor device according to the present invention includes a step of forming a conductor layer on a substrate, a step of forming an offset insulating film on the conductor layer, and the conductor. Forming a gate electrode by processing the layer and the offset insulating film into a predetermined pattern; forming a sidewall made of a first insulating film on a sidewall of the gate electrode; and masking the sidewall As a step, an impurity is introduced into the substrate to form a source / drain region, a step of forming a refractory metal layer over the entire surface, and heat treatment to form a refractory metal silicide on the surface of the source / drain region. A step of removing an unreacted refractory metal layer; removing a surface of the sidewall; and at least a part of the substrate covered with the sidewall Exposing, forming a second insulating film over at least the gate electrode and the source / drain region, forming an interlayer insulating film over the second insulating film, and the second Etching the interlayer insulating film between the gate electrodes using an insulating film as an etching stop film to open a contact hole in a self-aligned manner and removing the etch stop film at the bottom of the contact hole It is characterized by that.
[0032]
In the method for manufacturing a semiconductor device of the present invention, it is preferable that the step of removing the surface of the sidewall is a step of performing isotropic etching on the sidewall. The method for manufacturing a semiconductor device according to the present invention is preferably characterized in that the refractory metal layer contains cobalt, titanium or nickel.
The method for manufacturing a semiconductor device according to the present invention is preferably characterized in that the sidewall is made of a silicon nitride film. Alternatively, the semiconductor device manufacturing method of the present invention is preferably characterized in that the sidewall is made of a silicon oxide film.
[0033]
The method for manufacturing a semiconductor device of the present invention is preferably characterized in that the etching stop film is made of a silicon nitride film and the interlayer insulating film is made of a silicon oxide film. In addition, the method for manufacturing a semiconductor device according to the present invention preferably includes a step of forming an LDD region by introducing an impurity at a concentration lower than that of the source / drain region into the substrate using the gate electrode as a mask. It is characterized by.
In the method for manufacturing a semiconductor device according to the present invention, preferably, in the step of forming the sidewall, a first insulating film is formed on the entire surface, and the first insulating film remains only on the sidewall of the gate electrode. Thus, it is a process of performing anisotropic etching.
[0034]
Thereby, while preventing deterioration of transistor characteristics due to an increase in the short channel effect, the insulating film (side wall) on the gate side wall can be thinned, and the space between the source / drain region and the gate electrode can be expanded. Further, according to the method for manufacturing a semiconductor device of the present embodiment, the removal of the sidewall surface (thinning of the sidewall) is performed after the formation of the silicide. When silicidation is performed, crystal defects such as point defects or dislocations are generated due to diffusion or stress of the refractory metal. However, since silicidation is performed before the sidewall is thinned, The effect of stress is reduced. Therefore, an increase in the short channel effect due to crystal defects due to silicidation can also be prevented.
[0035]
DETAILED DESCRIPTION OF THE INVENTION
Embodiments of a method for manufacturing a semiconductor device according to the present invention will be described below with reference to the drawings.
(Embodiment 1)
A method for manufacturing the semiconductor device of this embodiment will be described below with reference to FIGS.
First, as shown in FIG. 1A, an element isolation region 2 is formed on the surface of a silicon substrate 1 in the same manner as in the conventional method. Further, ion implantation of impurities for forming a p well or an n well in the substrate 1 is performed as necessary. A gate oxide film (SiO 2) is formed on the active region separated by the element isolation region 2. ₂ Film) 3 is formed. The thickness of the gate oxide film is 3 nm, for example.
[0036]
A polysilicon layer 4, a laminated film 5 of tungsten nitride and tungsten, and an offset insulating film (silicon nitride film) 6 are laminated thereon. The film thickness of each layer is, for example, 70 nm, 5 nm (tungsten nitride), 60 nm (tungsten), and 100 nm, respectively. After laminating these layers, etching is performed using a resist (not shown) as a mask to pattern the gate electrode. Here, the gate line width and the gate interval are, for example, 0.15 μm and 0.18 μm, respectively.
Using the patterned gate electrode as a mask, a relatively low concentration of impurities is ion-implanted into the silicon substrate 1 to form an LDD (lightly doped drain) region 7.
[0037]
Next, as shown in FIG. 1B, a silicon nitride film is deposited on the entire surface and then etched back to leave the silicon nitride film 8 only on the gate side wall, thereby forming a first side wall 8. At this time, the thickness of the silicon nitride film remaining on the gate side wall in the direction horizontal to the substrate surface (the thickness of the first sidewall 8) is substantially equal to the thickness when the silicon nitride film is deposited on the entire surface. For example, it is 50 nm. Therefore, the interval between the gate electrodes is 0.08 μm.
[0038]
Next, as shown in FIG. 1C, a silicon oxide film 13 is deposited on the entire surface to a thickness of 20 nm, for example. The silicon oxide film 13 formed on the side wall of the gate electrode, that is, the surface of the first sidewall 8 becomes the second sidewall 13 ′. In order to form the source / drain regions 9 in the silicon substrate 1, a relatively high concentration of impurities is ion-implanted using the second sidewall 13 ′ as a mask. A first sidewall (silicon nitride film) 8 having a thickness of 50 nm and a second sidewall 13 ′ having a thickness of 20 nm are formed on the side wall of the gate electrode, and these are formed on the gate during ion implantation. On the other hand, it functions as a spacer having a film thickness of 70 nm.
[0039]
As shown in FIG. 2A, source / drain regions 9 are formed by annealing at 1000 ° C. for 10 seconds in a nitrogen atmosphere after ion implantation.
Next, anisotropic etching is performed on the silicon oxide film 13 to remove only the silicon oxide film 13 on the gate side wall. The thickness of the first sidewall 8 and the second sidewall 13 'remaining on the gate sidewall portion in the direction horizontal to the substrate surface (total sidewall thickness) is, for example, 70 nm.
[0040]
Next, as shown in FIG. 2B, for example, cobalt as a refractory metal is deposited to a thickness of 10 nm on the entire surface to form cobalt silicide 14. For example, the cobalt layer is formed at a substrate temperature of 450 ° C., and then the cobalt layer is reacted with polysilicon by lamp annealing at 550 ° C. for 30 seconds. The unreacted cobalt layer is removed using, for example, sulfuric acid / hydrogen peroxide solution. Thus, the cobalt silicide 14 is formed in a self-aligned manner only on the impurity diffusion layer of the substrate.
After that, as shown in FIG. 2C, the silicon oxide film 13 (second sidewall 13 ′) on the gate sidewall is light etched (HF / H) using, for example, a hydrofluoric acid based solution. ₂ O = 1/400, 80 seconds).
[0041]
According to the method for manufacturing a semiconductor device of this embodiment, the second sidewall 13 ′ is removed after ion implantation for forming the source / drain region 9 and formation of the cobalt silicide 14.
Therefore, an increase in the short channel effect due to the spread of the source / drain regions, which is observed when a thin sidewall is formed, is prevented. Further, when silicidation is performed, crystal defects such as point defects or dislocations are generated due to diffusion or stress of the refractory metal. However, since silicidation is performed with the second sidewall 13 ′ formed, The influence of diffusion and stress of melting point metal is reduced. Therefore, an increase in the short channel effect due to crystal defects due to silicidation can also be prevented.
In the semiconductor device manufacturing method of this embodiment, the insulating film (side wall) on the gate side wall can be thinned without increasing the short channel effect of the transistor due to the spread of the source / drain regions or crystal defects. This is possible, and contact failure can be prevented.
[0042]
Next, as shown in FIG. 3A, a silicon nitride film 10 is formed on the entire surface as an etching stop film with a film thickness of 20 nm, for example. On top of that, a silicon oxide film 11 is deposited as an interlayer insulating film with a film thickness of 1200 nm, for example, and the step formed on the surface of the silicon substrate 1 is flattened. Further, CMP is performed until the thickness of the silicon oxide film 11 becomes 700 nm, for example, to flatten the surface of the silicon oxide film 11.
Subsequently, as shown in FIG. 3B, a resist (not shown) is formed on the upper layer of the silicon oxide film 11 by a photolithography process, and then the silicon oxide film 11 is etched using the resist as a mask. Thereby, the contact hole 12 is formed.
[0043]
This etching is anisotropic etching and is performed under the condition that the etching rate of the silicon oxide film 11 is 20 times that of the silicon nitride film 10 (the etching selectivity of the silicon oxide film 11 is 20). Etching corresponding to the 900 nm-thickness silicon oxide film including over-etching for flattening the surface to be etched is performed on the silicon nitride film 10 by performing, for example, the following etching conditions. .
(Etching conditions)
RF power: 2kW
Etching gas: Ar / O ₂ / C _Four F ₈ = 200/10 / 20sccm
Pressure: 5Pa
[0044]
Next, as shown in FIG. 3C, the etching rate of the silicon nitride film 10 is 10 times that of the silicon substrate 1 (etching selectivity 10) and 7 times that of the silicon oxide film 11 (etching selectivity 7). The silicon nitride film 10 is etched under conditions such that Etching corresponding to the silicon nitride film having a thickness of 30 nm is performed under the following conditions, including overetching for flattening the surface to be etched.
(Etching conditions)
RF power: 500W
Etching gas: Ar / O ₂ / CHF _Three = 100/10 / 20sccm
Pressure: 5Pa
[0045]
After the contact hole 12 is formed as described above, a titanium layer and a titanium nitride layer serving as an adhesion layer or a barrier layer are formed with a thickness of, for example, 20 nm and 50 nm, respectively, on the entire surface including the inside of the contact hole 12 by a conventional method. Further, a tungsten layer is formed to a thickness of 250 nm so as to fill the contact hole 12. Thereafter, CMP is performed to remove the titanium layer, titanium nitride layer, and tungsten layer on the interlayer insulating film 11, thereby forming a tungsten plug in the contact hole 12.
[0046]
In FIG. 3C, the thickness of the insulating film sidewall provided on the side wall of the gate is compared with 70 nm in the case where it is formed by a conventional method (see FIG. 8B). As the side wall 13 ') is removed, the film thickness can be reduced to 20 nm. Therefore, as in the conventional method, even if an etching stop film (silicon nitride film 10) having a thickness of 20 nm is formed, the space between the gate electrodes is filled with the silicon nitride film 10 (see FIG. 9B). Instead, the contact is connected to the impurity diffusion layer (source / drain region 9) between the gate electrodes. Thereby, contact failure can be prevented.
[0047]
According to the semiconductor device manufacturing method of the present embodiment, the gate sidewall insulating film (sidewall) is thinned while preventing deterioration of transistor characteristics due to an increase in the short channel effect, and the source / drain regions and the gate electrode are reduced. The space between can be expanded. In addition, in order to prevent leakage current at the edge of the element isolation region, even if an etching stop film is formed, a contact can be formed on the diffusion layer between the gate electrodes that is narrower than before. Accordingly, the design rule can be reduced, and the semiconductor device can be highly integrated to increase the speed and power consumption.
[0048]
(Embodiment 2)
A method for manufacturing the semiconductor device of this embodiment will be described below with reference to FIGS.
First, as shown in FIG. 4A, the element isolation region 2 is formed on the surface of the silicon substrate 1 in the same manner as in the conventional method. Further, ion implantation of impurities for forming a p well or an n well in the substrate 1 is performed as necessary. A gate oxide film (SiO 2) is formed on the active region separated by the element isolation region 2. ₂ Film) 3 is formed. The thickness of the gate oxide film is 3 nm, for example.
[0049]
A polysilicon layer 4, a laminated film 5 of tungsten nitride and tungsten, and an offset insulating film (silicon nitride film) 6 are laminated thereon. The film thickness of each layer is, for example, 70 nm, 5 nm (tungsten nitride), 60 nm (tungsten), and 100 nm, respectively. After laminating these layers, anisotropic etching is performed using a resist (not shown) as a mask to pattern the gate electrode. Here, the gate line width and the gate interval are, for example, 0.15 μm and 0.18 μm, respectively.
Using the patterned gate electrode as a mask, a relatively low concentration of impurities is ion-implanted into the silicon substrate 1 to form an LDD region 7.
[0050]
Next, as shown in FIG. 4B, a silicon nitride film of, eg, a 70 nm-thickness is deposited on the entire surface, and then etched back to leave the silicon nitride film 8 only on the gate sidewall, thereby forming the sidewall 8. To do. At this time, the thickness of the silicon nitride film remaining on the gate side wall in the direction horizontal to the substrate surface (the thickness of the first sidewall 8) is substantially equal to the thickness when the silicon nitride film is deposited on the entire surface. For example, it is 70 nm. Therefore, the interval between the gate electrodes is 0.04 μm.
In order to form the source / drain regions 9 in the silicon substrate 1, a relatively high concentration of impurities is ion-implanted using the sidewalls 8 as a mask. After ion implantation, source / drain regions 9 are formed by performing lamp annealing at 1000 ° C. for 10 seconds in a nitrogen atmosphere.
[0051]
Next, as shown in FIG. 4C, the offset insulating film 6 made of a silicon nitride film and the sidewall 8 made of a silicon nitride film on the surface of the gate electrode are etched isotropically, for example, 20 nm. This etching is performed under the condition that the etching rate of the silicon nitride film 8 is 5 times or more (etching selectivity 5 times or more) with respect to the element isolation region 2 made of the silicon substrate 1 and the silicon oxide film. Etching conditions can be used.
(Etching conditions)
RF power: 700W
Etching gas: CF _Four / CH ₂ F ₂ / O ₂ / N ₂ = 200/200/300 / 200sccm
Pressure: 130Pa
[0052]
In the method of manufacturing a semiconductor device according to the present embodiment, after the source / drain regions 9 are formed, the silicon nitride film (sidewall) 8 is thinned. Therefore, the source / drain region does not expand as seen when the thin sidewall is formed, and an increase in the short channel effect due to the extension of the source / drain region is prevented. Further, by reducing the thickness of the sidewall 8, a sufficient contact area is secured on the impurity diffusion layer between the gates, and contact failure is prevented.
[0053]
Next, as shown in FIG. 5A, a silicon nitride film 10 is formed as an etching stop film on the entire surface with a film thickness of 20 nm, for example. On the upper layer, as shown in FIG. 5B, a silicon oxide film 11 is deposited as an interlayer insulating film with a film thickness of, for example, 1200 nm, and the step formed on the surface of the silicon substrate 1 is flattened. Further, CMP is performed until the thickness of the silicon oxide film 11 becomes 700 nm, for example, to flatten the surface of the silicon oxide film 11.
Subsequently, after a resist (not shown) is formed on the upper layer of the silicon oxide film 11 by a photolithography process, the silicon oxide film 11 is etched using the resist as a mask. Thereby, the contact hole 12 is formed.
[0054]
This etching is anisotropic etching and is performed under the condition that the etching rate of the silicon oxide film 11 is 20 times that of the silicon nitride film 10 (the etching selectivity of the silicon oxide film 11 is 20). Etching corresponding to the 900 nm-thickness silicon oxide film including over-etching for flattening the surface to be etched is performed on the silicon nitride film 10 by performing, for example, the following etching conditions. .
(Etching conditions)
RF power: 2kW
Etching gas: Ar / O ₂ / C _Four F ₈ = 200/10 / 20sccm
Pressure: 5Pa
[0055]
Next, as shown in FIG. 5C, the etching rate of the silicon nitride film 10 is 10 times that of the silicon substrate 1 (etching selectivity 10) and 7 times that of the silicon oxide film 11 (etching selectivity 7). The silicon nitride film 10 is etched under conditions such that Etching corresponding to the silicon nitride film having a film thickness of 35 nm, including overetching for flattening the surface to be etched, can be performed, for example, under the following conditions.
(Etching conditions)
RF power: 500W
Etching gas: Ar / O ₂ / CHF _Three = 100/10 / 20sccm
Pressure: 5Pa
[0056]
After the contact hole 12 is formed as described above, a titanium layer and a titanium nitride layer serving as an adhesion layer or a barrier layer are formed with a thickness of, for example, 20 nm and 50 nm, respectively, on the entire surface including the inside of the contact hole 12 by a conventional method. Further, a tungsten layer is formed to a thickness of 250 nm so as to fill the contact hole 12. Thereafter, CMP is performed to remove the titanium layer, titanium nitride layer, and tungsten layer on the interlayer insulating film 11, thereby forming a tungsten plug in the contact hole 12.
[0057]
In the manufacturing method of the semiconductor device of this embodiment, as shown in FIG. 4B, after forming the source / drain region 9 in a state where the space between the gate electrodes is 0.04 μm, FIG. ), Isotropic etching of 20 nm is performed, and the space between the gate electrodes is set to 0.08 μm. Therefore, as in the conventional method, even if an etching stop film (silicon nitride film 10) having a thickness of 20 nm is formed, the space between the gate electrodes is filled with the silicon nitride film 10 (see FIG. 9B). Instead, the contact is connected to the impurity diffusion layer (source / drain region 9) between the gate electrodes. Thereby, contact failure can be prevented.
[0058]
As described above, according to the semiconductor device manufacturing method of the present embodiment, the gate sidewall insulating film (sidewall) is thinned while preventing the deterioration of the transistor characteristics due to the increase of the short channel effect. The space between the drain region and the gate electrode can be expanded. In addition, in order to prevent leakage current at the edge of the element isolation region, even if an etching stop film is formed, a contact can be formed on the diffusion layer between the gate electrodes that is narrower than before. Accordingly, the design rule can be reduced, and the semiconductor device can be highly integrated to increase the speed and power consumption.
[0059]
(Embodiment 3)
A method for manufacturing the semiconductor device of this embodiment will be described below with reference to FIGS.
First, as shown in FIG. 6A, the element isolation region 2 is formed on the surface of the silicon substrate 1 in the same manner as in the conventional method. Further, ion implantation of impurities for forming a p well or an n well in the substrate 1 is performed as necessary. A gate oxide film (SiO 2) is formed on the active region separated by the element isolation region 2. ₂ Film) 3 is formed. The thickness of the gate oxide film is 3 nm, for example.
[0060]
A polysilicon layer 4, a laminated film 5 of tungsten nitride and tungsten, and an offset insulating film (silicon nitride film) 6 are laminated thereon. The film thickness of each layer is, for example, 70 nm, 5 nm (tungsten nitride), 60 nm (tungsten), and 100 nm, respectively. After laminating these layers, anisotropic etching is performed using a resist (not shown) as a mask to pattern the gate electrode. Here, the gate line width and the gate interval are, for example, 0.15 μm and 0.18 μm, respectively.
Using the patterned gate electrode as a mask, a relatively low concentration of impurities is ion-implanted into the silicon substrate 1 to form an LDD region 7.
[0061]
Next, as shown in FIG. 6B, a silicon oxide film 15 of, eg, a 70 nm-thickness is deposited on the entire surface, and then etch back is performed to leave the silicon oxide film 15 only on the gate side wall. Form. At this time, the thickness of the silicon oxide film remaining on the gate side wall portion in the direction horizontal to the substrate surface (thickness of the side wall 15) is substantially equal to the thickness when the silicon oxide film is deposited on the entire surface. 70 nm. Therefore, the interval between the gate electrodes is 0.04 μm.
In order to form the source / drain region 9 in the silicon substrate 1, a relatively high concentration of impurities is ion-implanted using the sidewall 15 as a mask. After ion implantation, source / drain regions 9 are formed by performing lamp annealing at 1000 ° C. for 10 seconds in a nitrogen atmosphere.
[0062]
Next, as shown in FIG. 6C, the sidewall 15 made of a silicon oxide film is isotropically etched, for example, 20 nm. This etching is performed under the condition that the etching rate of the silicon oxide film 15 is 5 times or more (etching selection ratio is 5 times or more) with respect to the silicon substrate 1 and the offset insulating film (silicon nitride film) 6 on the gate electrode surface. . This etching is, for example, light etching using a hydrofluoric acid chemical (HF / H ₂ O = 1/400, 80 seconds).
[0063]
Next, as shown in FIG. 7A, a silicon nitride film 10 is formed on the entire surface as an etching stop film with a film thickness of 20 nm, for example.
Subsequently, as shown in FIG. 7B, a silicon oxide film 11 is deposited as an interlayer insulating film with a film thickness of, for example, 1200 nm on the silicon nitride film 10, and the step formed on the surface of the silicon substrate 1 is flattened. Turn into. Further, CMP is performed until the thickness of the silicon oxide film 11 becomes 700 nm, for example, to flatten the surface of the silicon oxide film 11. A resist (not shown) is formed on the silicon oxide film 11 by a photolithography process, and then the silicon oxide film 11 is etched using the resist as a mask. Thereby, the contact hole 12 is formed.
[0064]
This etching is anisotropic etching and is performed under the condition that the etching rate of the silicon oxide film 11 is 20 times that of the silicon nitride film 10 (the etching selectivity of the silicon oxide film 11 is 20). Etching corresponding to the 900 nm-thickness silicon oxide film including over-etching for flattening the surface to be etched is performed on the silicon nitride film 10 by performing, for example, the following etching conditions. .
(Etching conditions)
RF power: 2kW
Etching gas: Ar / O ₂ / C _Four F ₈ = 200/10 / 20sccm
Pressure: 5Pa
[0065]
Next, as shown in FIG. 7C, the etching rate of the silicon nitride film 10 is 10 times that of the silicon substrate 1 (etching selectivity 10) and 7 times that of the silicon oxide film 11 (etching selectivity 7). The silicon nitride film 10 is etched under conditions such that Etching corresponding to the silicon nitride film having a film thickness of 35 nm is performed under the following etching conditions, for example, including overetching for flattening the surface to be etched.
(Etching conditions)
RF power: 500W
Etching gas: Ar / O ₂ / CHF _Three = 100/10 / 20sccm
Pressure: 5Pa
[0066]
After the contact hole 12 is formed as described above, a titanium layer and a titanium nitride layer serving as an adhesion layer or a barrier layer are formed with a thickness of, for example, 20 nm and 50 nm, respectively, on the entire surface including the inside of the contact hole 12 by a conventional method. Further, a tungsten layer is formed to a thickness of 250 nm so as to fill the contact hole 12. Thereafter, CMP is performed to remove the titanium layer, titanium nitride layer, and tungsten layer on the interlayer insulating film 11, thereby forming a tungsten plug in the contact hole 12.
[0067]
In the manufacturing method of the semiconductor device of this embodiment, as shown in FIG. 6B, after forming the source / drain region 9 in a state where the space between the gate electrodes is 0.04 μm, FIG. ), Isotropic etching of 20 nm is performed, and the space between the gate electrodes is set to 0.08 μm. Therefore, as in the conventional method, even if an etching stop film (silicon nitride film 10) having a thickness of 20 nm is formed, the space between the gate electrodes is filled with the silicon nitride film 10 (see FIG. 9B). Instead, the contact is connected to the impurity diffusion layer (source / drain region 9) between the gate electrodes. Thereby, contact failure can be prevented.
[0068]
As described above, according to the semiconductor device manufacturing method of the present embodiment, the gate sidewall insulating film (sidewall) is thinned while preventing the deterioration of the transistor characteristics due to the increase of the short channel effect. The space between the drain region and the gate electrode can be expanded. Also, when an etching stop film is formed for the purpose of preventing leakage current at the end of the element isolation region, a contact can be formed on the diffusion layer between the gate electrodes that is narrower than the conventional one. Accordingly, the design rule can be reduced, and the semiconductor device can be highly integrated to increase the speed and power consumption.
[0069]
Embodiments of the semiconductor device manufacturing method of the present invention are not limited to the above description. For example, in Embodiment 2 or Embodiment 3, the surface of the impurity diffusion layer (source / drain region 9) may be silicided as in Embodiment 1. In this case, the diffusion layer is silicided before the step of thinning the sidewalls by isotropic etching. Thus, when silicidation is performed, the occurrence of crystal defects such as point defects or dislocations due to diffusion of refractory metal or stress is reduced, and an increase in the short channel effect due to crystal defects is prevented.
In addition, various modifications can be made without departing from the scope of the present invention.
[0070]
【The invention's effect】
According to the method for manufacturing a semiconductor device of the present invention, the insulating film (side wall) on the gate side wall is made thin while preventing the deterioration of the transistor characteristics due to the increase in the short channel effect, and the space between the source / drain region and the gate electrode is reduced. Can be expanded. Therefore, even when the space between the gates is narrow, it is possible to prevent contact failure or junction leakage and form a contact hole in a self-aligning manner.
[Brief description of the drawings]
FIGS. 1A to 1C are cross-sectional views illustrating manufacturing steps of a method for manufacturing a semiconductor device according to a first embodiment of the present invention.
FIGS. 2A to 2C are cross-sectional views illustrating manufacturing steps of a method for manufacturing a semiconductor device according to the first embodiment of the present invention. FIGS.
FIGS. 3A to 3C are cross-sectional views illustrating manufacturing steps of a method for manufacturing a semiconductor device according to the first embodiment of the present invention. FIGS.
4A to 4C are cross-sectional views illustrating manufacturing steps of a method for manufacturing a semiconductor device according to the second embodiment of the present invention.
5A to 5C are cross-sectional views illustrating manufacturing steps of a method for manufacturing a semiconductor device according to the second embodiment of the present invention.
6A to 6C are cross-sectional views illustrating manufacturing steps of a method for manufacturing a semiconductor device according to Embodiment 3 of the present invention.
FIGS. 7A to 7C are cross-sectional views illustrating manufacturing steps of a method for manufacturing a semiconductor device according to the third embodiment of the present invention. FIGS.
8A to 8C are cross-sectional views illustrating manufacturing steps of a conventional method for manufacturing a semiconductor device.
FIGS. 9A and 9B are cross-sectional views illustrating manufacturing steps of a conventional method for manufacturing a semiconductor device. FIGS.
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 1 ... Silicon substrate, 2 ... Element isolation region, 3 ... Gate oxide film, 4 ... Polysilicon layer, 5 ... Laminated film of tungsten nitride and tungsten, 6 ... Offset insulating film (silicon nitride film), 7 ... LDD region, DESCRIPTION OF SYMBOLS 8 ... Side wall, 9 ... Source / drain region, 10 ... Etching stop film, 11 ... Interlayer insulating film, 12 ... Contact hole, 13 ... Silicon oxide film, 13 '... 2nd side wall, 14 ... Cobalt silicide, 15 ... Silicon oxide film (side wall).

Claims

基板上に、導電体層を形成する工程と、
前記導電体層上に、オフセット絶縁膜を形成する工程と、
前記導電体層および前記オフセット絶縁膜を所定のパターンに加工して、ゲート電極を形成する工程と、
前記ゲート電極の側壁に、第１の絶縁膜からなる第１のサイドウォールを形成する工程と、
前記第１のサイドウォールの表面に、第２の絶縁膜からなる第２のサイドウォールを形成する工程と、
前記第２のサイドウォールをマスクとして、前記基板に不純物を導入し、ソース／ドレイン領域を形成する工程と、
前記第２のサイドウォールを除去する工程と、
少なくとも前記ゲート電極および前記ソース／ドレイン領域上に、第３の絶縁膜を形成する工程と、
前記第３の絶縁膜の上層に、層間絶縁膜を形成する工程と、
前記第３の絶縁膜をエッチング停止膜として、前記ゲート電極間の前記層間絶縁膜にエッチングを行い、自己整合的にコンタクトホールを開口する工程と、
前記コンタクトホール底部の前記エッチング停止膜を除去する工程とを有する
半導体装置の製造方法。Forming a conductor layer on the substrate;
Forming an offset insulating film on the conductor layer;
Processing the conductor layer and the offset insulating film into a predetermined pattern to form a gate electrode;
Forming a first sidewall made of a first insulating film on the sidewall of the gate electrode;
Forming a second sidewall made of a second insulating film on the surface of the first sidewall;
Using the second sidewall as a mask, introducing impurities into the substrate to form source / drain regions;
Removing the second sidewall;
Forming a third insulating film on at least the gate electrode and the source / drain regions;
Forming an interlayer insulating film on the third insulating film; and
Etching the interlayer insulating film between the gate electrodes using the third insulating film as an etching stop film, and opening a contact hole in a self-aligning manner;
Removing the etching stop film at the bottom of the contact hole.

前記第１のサイドウォールはシリコン窒化膜からなり、前記第２のサイドウォールはシリコン酸化膜からなる
請求項１記載の半導体装置の製造方法。The method of manufacturing a semiconductor device according to claim 1, wherein the first sidewall is made of a silicon nitride film, and the second sidewall is made of a silicon oxide film.

前記エッチング停止膜はシリコン窒化膜からなり、前記層間絶縁膜はシリコン酸化膜からなる
請求項１記載の半導体装置の製造方法。2. The method of manufacturing a semiconductor device according to claim 1, wherein the etching stop film is made of a silicon nitride film, and the interlayer insulating film is made of a silicon oxide film.

前記ゲート電極をマスクとして、前記基板に前記ソース／ドレイン領域よりも低濃度の不純物を導入し、ＬＤＤ（ｌｉｇｈｔｌｙｄｏｐｅｄｄｒａｉｎ）領域を形成する工程を有する
請求項１記載の半導体装置の製造方法。2. The method of manufacturing a semiconductor device according to claim 1, further comprising a step of forming an LDD (lightly doped drain) region by introducing an impurity having a lower concentration than the source / drain region into the substrate using the gate electrode as a mask.

前記第１のサイドウォールを形成する工程は、全面に第１の絶縁膜を成膜し、前記ゲート電極の側壁にのみ前記第１の絶縁膜が残るように、異方性エッチングを行う工程である
請求項１記載の半導体装置の製造方法。The step of forming the first sidewall is a step of performing anisotropic etching so that the first insulating film is formed on the entire surface and the first insulating film remains only on the sidewall of the gate electrode. A method of manufacturing a semiconductor device according to claim 1.

前記第２のサイドウォールを形成する工程は、全面に前記第２の絶縁膜を成膜し、前記ゲート電極の側壁にのみ前記第２の絶縁膜が残るように、異方性エッチングを行う工程である
請求項１記載の半導体装置の製造方法。The step of forming the second sidewall includes the step of forming the second insulating film on the entire surface and performing anisotropic etching so that the second insulating film remains only on the sidewall of the gate electrode. The method of manufacturing a semiconductor device according to claim 1.

基板上に、導電体層を形成する工程と、
前記導電体層上に、オフセット絶縁膜を形成する工程と、
前記導電体層および前記オフセット絶縁膜を所定のパターンに加工して、ゲート電極を形成する工程と、
前記ゲート電極の側壁に、第１の絶縁膜からなる第１のサイドウォールを形成する工程と、
前記第１のサイドウォールの表面に、第２の絶縁膜からなる第２のサイドウォールを形成する工程と、
前記第２のサイドウォールをマスクとして、前記基板に不純物を導入し、ソース／ドレイン領域を形成する工程と、
全面に高融点金属層を形成する工程と、
熱処理を行い、前記ソース／ドレイン領域の表面に高融点金属シリサイドを形成する工程と、
未反応の高融点金属層を除去する工程と、
前記第２のサイドウォールを除去する工程と、
少なくとも前記ゲート電極および前記ソース／ドレイン領域上に、第３の絶縁膜を形成する工程と、
前記第３の絶縁膜の上層に、層間絶縁膜を形成する工程と、
前記第３の絶縁膜をエッチング停止膜として、前記ゲート電極間の前記層間絶縁膜にエッチングを行い、自己整合的にコンタクトホールを開口する工程と、
前記コンタクトホール底部の前記エッチング停止膜を除去する工程とを有する
半導体装置の製造方法。Forming a conductor layer on the substrate;
Forming an offset insulating film on the conductor layer;
Processing the conductor layer and the offset insulating film into a predetermined pattern to form a gate electrode;
Forming a first sidewall made of a first insulating film on the sidewall of the gate electrode;
Forming a second sidewall made of a second insulating film on the surface of the first sidewall;
Using the second sidewall as a mask, introducing impurities into the substrate to form source / drain regions;
Forming a refractory metal layer on the entire surface;
Performing a heat treatment to form a refractory metal silicide on the surface of the source / drain region;
Removing the unreacted refractory metal layer;
Removing the second sidewall;
Forming a third insulating film on at least the gate electrode and the source / drain regions;
Forming an interlayer insulating film on the third insulating film; and
Etching the interlayer insulating film between the gate electrodes using the third insulating film as an etching stop film, and opening a contact hole in a self-aligning manner;
Removing the etching stop film at the bottom of the contact hole.

前記高融点金属層は、コバルト、チタンあるいはニッケルを含有する
請求項７記載の半導体装置の製造方法。The semiconductor device manufacturing method according to claim 7, wherein the refractory metal layer contains cobalt, titanium, or nickel.

前記第１のサイドウォールはシリコン窒化膜からなり、前記第２のサイドウォールはシリコン酸化膜からなる
請求項７記載の半導体装置の製造方法。8. The method of manufacturing a semiconductor device according to claim 7, wherein the first sidewall is made of a silicon nitride film, and the second sidewall is made of a silicon oxide film.

前記エッチング停止膜はシリコン窒化膜からなり、前記層間絶縁膜はシリコン酸化膜からなる
請求項７記載の半導体装置の製造方法。8. The method of manufacturing a semiconductor device according to claim 7, wherein the etching stop film is made of a silicon nitride film, and the interlayer insulating film is made of a silicon oxide film.

前記ゲート電極をマスクとして、前記基板に前記ソース／ドレイン領域よりも低濃度の不純物を導入し、ＬＤＤ領域を形成する工程を有する
請求項７記載の半導体装置の製造方法。8. The method of manufacturing a semiconductor device according to claim 7, further comprising a step of forming an LDD region by introducing an impurity having a concentration lower than that of the source / drain region into the substrate using the gate electrode as a mask.

前記第１のサイドウォールを形成する工程は、全面に第１の絶縁膜を成膜し、前記ゲート電極の側壁にのみ前記第１の絶縁膜が残るように、異方性エッチングを行う工程である
請求項７記載の半導体装置の製造方法。The step of forming the first sidewall is a step of performing anisotropic etching so that the first insulating film is formed on the entire surface and the first insulating film remains only on the sidewall of the gate electrode. A method for manufacturing a semiconductor device according to claim 7.

前記第２のサイドウォールを形成する工程は、全面に前記第２の絶縁膜を成膜し、前記ゲート電極の側壁にのみ前記第２の絶縁膜が残るように、異方性エッチングを行う工程である
請求項７記載の半導体装置の製造方法。The step of forming the second sidewall includes the step of forming the second insulating film on the entire surface and performing anisotropic etching so that the second insulating film remains only on the sidewall of the gate electrode. The method of manufacturing a semiconductor device according to claim 7.

基板上に、導電体層を形成する工程と、
前記導電体層上に、オフセット絶縁膜を形成する工程と、
前記導電体層および前記オフセット絶縁膜を所定のパターンに加工して、ゲート電極を形成する工程と、
前記ゲート電極の側壁に、第１の絶縁膜からなるサイドウォールを形成する工程と、
前記サイドウォールをマスクとして、前記基板に不純物を導入し、ソース／ドレイン領域を形成する工程と、
前記サイドウォールの表面を除去し、前記サイドウォールにより被覆された前記基板の少なくとも一部を露出させる工程と、
少なくとも前記ゲート電極および前記ソース／ドレイン領域上に、第２の絶縁膜を形成する工程と、
前記第２の絶縁膜の上層に、層間絶縁膜を形成する工程と、
前記第２の絶縁膜をエッチング停止膜として、前記ゲート電極間の前記層間絶縁膜にエッチングを行い、自己整合的にコンタクトホールを開口する工程と、
前記コンタクトホール底部の前記エッチング停止膜を除去する工程とを有する
半導体装置の製造方法。Forming a conductor layer on the substrate;
Forming an offset insulating film on the conductor layer;
Processing the conductor layer and the offset insulating film into a predetermined pattern to form a gate electrode;
Forming a sidewall made of a first insulating film on the sidewall of the gate electrode;
Using the sidewall as a mask, introducing impurities into the substrate, and forming source / drain regions;
Removing the surface of the sidewall and exposing at least a portion of the substrate covered by the sidewall;
Forming a second insulating film on at least the gate electrode and the source / drain regions;
Forming an interlayer insulating film on the second insulating film;
Etching the interlayer insulating film between the gate electrodes using the second insulating film as an etching stop film, and opening a contact hole in a self-aligning manner;
Removing the etching stop film at the bottom of the contact hole.

前記サイドウォールの表面を除去する工程は、前記サイドウォールに等方性エッチングを行う工程である
請求項１４記載の半導体装置の製造方法。15. The method of manufacturing a semiconductor device according to claim 14, wherein the step of removing the surface of the sidewall is a step of performing isotropic etching on the sidewall.

前記サイドウォールはシリコン窒化膜からなる
請求項１４記載の半導体装置の製造方法。15. The method of manufacturing a semiconductor device according to claim 14, wherein the sidewall is made of a silicon nitride film.

前記サイドウォールはシリコン酸化膜からなる
請求項１４記載の半導体装置の製造方法。The method of manufacturing a semiconductor device according to claim 14, wherein the sidewall is made of a silicon oxide film.

前記エッチング停止膜はシリコン窒化膜からなり、前記層間絶縁膜はシリコン酸化膜からなる
請求項１４記載の半導体装置の製造方法。15. The method of manufacturing a semiconductor device according to claim 14, wherein the etching stop film is made of a silicon nitride film, and the interlayer insulating film is made of a silicon oxide film.

前記ゲート電極をマスクとして、前記基板に前記ソース／ドレイン領域よりも低濃度の不純物を導入し、ＬＤＤ領域を形成する工程を有する
請求項１４記載の半導体装置の製造方法。15. The method of manufacturing a semiconductor device according to claim 14, further comprising a step of forming an LDD region by introducing an impurity having a concentration lower than that of the source / drain region into the substrate using the gate electrode as a mask.

前記サイドウォールを形成する工程は、全面に第１の絶縁膜を成膜し、前記ゲート電極の側壁にのみ前記第１の絶縁膜が残るように、異方性エッチングを行う工程である
請求項１４記載の半導体装置の製造方法。The step of forming the side wall is a step of forming a first insulating film on the entire surface and performing anisotropic etching so that the first insulating film remains only on the side wall of the gate electrode. 14. A method for manufacturing a semiconductor device according to 14.

基板上に、導電体層を形成する工程と、
前記導電体層上に、オフセット絶縁膜を形成する工程と、
前記導電体層および前記オフセット絶縁膜を所定のパターンに加工して、ゲート電極を形成する工程と、
前記ゲート電極の側壁に、第１の絶縁膜からなるサイドウォールを形成する工程と、
前記サイドウォールをマスクとして、前記基板に不純物を導入し、ソース／ドレイン領域を形成する工程と、
全面に高融点金属層を形成する工程と、
熱処理を行い、前記ソース／ドレイン領域の表面に高融点金属シリサイドを形成する工程と、
未反応の高融点金属層を除去する工程と、
前記サイドウォールの表面を除去し、前記サイドウォールにより被覆された前記基板の少なくとも一部を露出させる工程と、
少なくとも前記ゲート電極および前記ソース／ドレイン領域上に、第２の絶縁膜を形成する工程と、
前記第２の絶縁膜の上層に、層間絶縁膜を形成する工程と、
前記第２の絶縁膜をエッチング停止膜として、前記ゲート電極間の前記層間絶縁膜にエッチングを行い、自己整合的にコンタクトホールを開口する工程と、
前記コンタクトホール底部の前記エッチング停止膜を除去する工程とを有する
半導体装置の製造方法。Forming a conductor layer on the substrate;
Forming an offset insulating film on the conductor layer;
Processing the conductor layer and the offset insulating film into a predetermined pattern to form a gate electrode;
Forming a sidewall made of a first insulating film on the sidewall of the gate electrode;
Using the sidewall as a mask, introducing impurities into the substrate, and forming source / drain regions;
Forming a refractory metal layer on the entire surface;
Performing a heat treatment to form a refractory metal silicide on the surface of the source / drain region;
Removing the unreacted refractory metal layer;
Removing the surface of the sidewall and exposing at least a portion of the substrate covered by the sidewall;
Forming a second insulating film on at least the gate electrode and the source / drain regions;
Forming an interlayer insulating film on the second insulating film;
Etching the interlayer insulating film between the gate electrodes using the second insulating film as an etching stop film, and opening a contact hole in a self-aligning manner;
Removing the etching stop film at the bottom of the contact hole.

前記サイドウォールの表面を除去する工程は、前記サイドウォールに等方性エッチングを行う工程である
請求項２１記載の半導体装置の製造方法。The method of manufacturing a semiconductor device according to claim 21, wherein the step of removing the surface of the sidewall is a step of performing isotropic etching on the sidewall.

前記高融点金属層は、コバルト、チタンあるいはニッケルを含有する
請求項２１記載の半導体装置の製造方法。The method of manufacturing a semiconductor device according to claim 21, wherein the refractory metal layer contains cobalt, titanium, or nickel.

前記サイドウォールはシリコン窒化膜からなる
請求項２１記載の半導体装置の製造方法。The method of manufacturing a semiconductor device according to claim 21, wherein the sidewall is made of a silicon nitride film.

前記サイドウォールはシリコン酸化膜からなる
請求項２１記載の半導体装置の製造方法。The method of manufacturing a semiconductor device according to claim 21, wherein the sidewall is made of a silicon oxide film.

前記エッチング停止膜はシリコン窒化膜からなり、前記層間絶縁膜はシリコン酸化膜からなる
請求項２１記載の半導体装置の製造方法。The method of manufacturing a semiconductor device according to claim 21, wherein the etching stop film is made of a silicon nitride film, and the interlayer insulating film is made of a silicon oxide film.

前記ゲート電極をマスクとして、前記基板に前記ソース／ドレイン領域よりも低濃度の不純物を導入し、ＬＤＤ領域を形成する工程を有する
請求項２１記載の半導体装置の製造方法。23. The method of manufacturing a semiconductor device according to claim 21, further comprising a step of forming an LDD region by introducing an impurity having a concentration lower than that of the source / drain region into the substrate using the gate electrode as a mask.

前記サイドウォールを形成する工程は、全面に第１の絶縁膜を成膜し、前記ゲート電極の側壁にのみ前記第１の絶縁膜が残るように、異方性エッチングを行う工程である
請求項２１記載の半導体装置の製造方法。The step of forming the side wall is a step of forming a first insulating film on the entire surface and performing anisotropic etching so that the first insulating film remains only on the side wall of the gate electrode. 21. A method of manufacturing a semiconductor device according to 21.