JP4401593B2

JP4401593B2 - Level shift circuit

Info

Publication number: JP4401593B2
Application number: JP2001104491A
Authority: JP
Inventors: 憲治堺; 良和田中
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2001-04-03
Filing date: 2001-04-03
Publication date: 2010-01-20
Anticipated expiration: 2021-04-03
Also published as: JP2002300018A

Description

【０００１】
【発明の属する技術分野】
本発明は、入力信号のレベルを変換して出力するレベルシフト回路に関するものである。
【０００２】
【従来の技術】
図２は、特開平１１−７４７７９号公報に記載されている、従来のレベルシフト回路を有するパワーデバイス駆動回路を用いたインバ−タの構成図である。この図において、Ｑ１およびＱ２は例えばＮ型ＭＯＳＦＥＴ等のパワースイッチングデバイスである。ここで、Ｑ１はパワースイッチングデバイスＱ２との接続点の電位ＶＳを基準電位として、該基準電位と直流電源である主電源Ｅ４の電位との間でスイッチング動作を行う高圧側パワースイッチングデバイスであり、Ｑ２は接地電位を基準電位として当該基準電位と高圧側パワースイッチングデバイスＱ１との接続点の電位ＶＳとの間でスイッチング動作を行う低圧側パワースイッチングデバイスである。また、Ｒ３、Ｒ４は負荷である。
【０００３】
ＤＲ１およびＤＲ２は駆動素子であり、それぞれ高圧側パワースイッチングデバイスＱ１、低圧側パワースイッチングデバイスＱ２を駆動する。これら２つの駆動素子ＤＲ１，ＤＲ２から出力される駆動信号によりパワースイッチングデバイスＱ１，Ｑ２を交互にスイッチングすることで直流電源である主電源Ｅ４を交流電源に変換し、負荷回路Ｒ３，Ｒ４に供給する。
【０００４】
また、ＣＲ１およびＣＲ２は駆動素子ＤＲ１、ＤＲ２を制御する制御素子である。Ｅ２、Ｅ３は駆動電源であり、それぞれ駆動素子ＤＲ１，ＤＲ２に電力を供給する。Ｐは制御装置であり、パワースイッチングデバイスＱ１，Ｑ２に対しての制御信号を発生する。
【０００５】
上述したように、高圧側パワースイッチングデバイスＱ１の基準電位は、高圧側パワースイッチングデバイスＱ１と低圧側パワースイッチングデバイスＱ２の接続点の電位ＶＳであり、つまり、高圧側パワースイッチングデバイスＱ１は接地電位に対して電位的に浮いた状態で動作する。よって、それを駆動する駆動素子ＤＲ１も、接地電位に対して電位的に浮いた高圧側パワースイッチングデバイスＱ１と低圧側パワースイッチングデバイスＱ２の接続点の電位ＶＳを基準電位とした駆動信号を出力する必要がある。よって、高圧側パワースイッチングデバイスを駆動させる回路は、制御装置Ｐが発生する接地電位を基準とした制御信号を、高圧側パワースイッチングデバイスＱ１と低圧側パワースイッチングデバイスＱ２の接続点の電位ＶＳを基準電位とした信号に変換するためのレベルシフト回路を有する構成となっている。図２においては、制御装置Ｐと駆動素子ＤＲ１とは、制御素子ＣＲ１およびレベルシフト回路ＬＳを介して接続されている。
【０００６】
なお、以下の説明において、この高圧側パワースイッチングデバイスＱ１と低圧側パワースイッチングデバイスＱ２の接続点の電位ＶＳを高圧側浮遊オフセット電圧ＶＳと称する。
【０００７】
図２に示すように、レベルシフト回路ＬＳは、第１のＰ型ＭＯＳＦＥＴ１および第２のＰ型ＭＯＳＦＥＴ２と、Ｎ型ＭＯＳＦＥＴ３と、抵抗Ｒ１とにより構成され、Ｐ型ＭＯＳＦＥＴ１，２は、カレントミラー回路を構成する。Ｎ型ＭＯＳＦＥＴ３は、第１のＰ型ＭＯＳＦＥＴ１のドレイン端子と接地電位との間に接続され、Ｎ型ＭＯＳＦＥＴ３がオンすると第１のＰ型ＭＯＳＦＥＴ１，第２のＰ型ＭＯＳＦＥＴ２のそれぞれに同等の電流Ｉ１およびＩ２が流れる。抵抗Ｒ１は、第２のＰ型ＭＯＳＦＥＴ２のドレイン端子と高圧側駆動電源Ｅ２の低電位側、即ち高圧側浮遊オフセット電圧ＶＳとの間に接続され、第２のＰ型ＭＯＳＦＥＴ２と抵抗Ｒ１との接続点には、高圧側駆動素子ＤＲ１の信号入力端子が接続される。つまり、高圧側駆動素子ＤＲ１は、第２のＰ型ＭＯＳＦＥＴ２を流れる電流Ｉ２により抵抗Ｒ１に生じる電圧降下による信号によって動作する。
【０００８】
以下、レベルシフト回路ＬＳの動作について説明する。制御装置Ｐおよび制御素子ＣＲ１から出力される制御信号によってＮ型ＭＯＳＦＥＴ３がオンされると、カレントミラー回路を構成する第１のＰ型ＭＯＳＦＥＴ１および第２のＰ型ＭＯＳＦＥＴ２のそれぞれに同等の電流Ｉ１およびＩ２が流れる。このとき、第２のＰ型ＭＯＳＦＥＴ２を流れる電流Ｉ２により抵抗Ｒ１の両端に電圧降下による電圧が発生し、該電圧は制御信号として高圧側駆動素子ＤＲ１に入力される。ここで、抵抗Ｒ１は、第２のＰ型ＭＯＳＦＥＴ２のドレイン端子と高圧側浮遊オフセット電圧ＶＳとの間に接続されているので、高圧側駆動素子ＤＲ１に入力される該制御信号は高圧側浮遊オフセット電圧ＶＳを基準とした信号となっている。
【０００９】
このように、レベルシフト回路ＬＳは、接地電位を基準とした制御信号を高圧側浮遊オフセット電圧ＶＳを基準とした制御信号へと変換する。そして、その制御信号に基づき、高圧側駆動素子ＤＲ１はさらに高圧側浮遊オフセット電圧ＶＳを基準とする駆動信号を出力し、高圧側パワースイッチングデバイスＱ１を駆動させることができる。
【００１０】
【発明が解決しようとする課題】
上述したように、高圧側パワースイッチングデバイスＱ１および高圧側駆動素子ＤＲ１は、高圧側浮遊オフセット電圧ＶＳを基準電位として動作しており、この高圧側浮遊オフセット電圧ＶＳは図２からも明らかなように、パワースイッチングデバイスＱ１およびＱ２のスイッチングに応じて、ある傾きｄｖ／ｄｔにより変動する。またそれにより、高圧側駆動電源Ｅ２の高電位側（高圧側浮遊供給絶対電圧ＶＢ）も同様に変動する。
【００１１】
以下に、上述した高圧側浮遊オフセット電圧ＶＳおよび高圧側浮遊供給絶対電圧ＶＢの変動により生じる誤動作について説明する。まず、第１のＰ型ＭＯＳＦＥＴ１およびＮ型ＭＯＳＦＥＴ３は寄生コンデンサを有しているため、それらを介して、高圧側浮遊供給絶対電圧ＶＢから、ｄｖ／ｄｔに応じた過渡電流が流れ、見かけ上Ｎ型ＭＯＳＦＥＴ３がオンしたのと同じ状態となる。その場合、カレントミラー回路を構成する第１のＰ型ＭＯＳＦＥＴ１，第２のＰ型ＭＯＳＦＥＴ２のそれぞれに同等の誤電流Ｉ１ｅおよびＩ２ｅが流れ、誤信号が生じる。このとき、第２のＰ型ＭＯＳＦＥＴ２に流れる誤電流Ｉ２ｅにより抵抗Ｒ１に生じる電圧降下が、高圧側駆動素子ＤＲ１のしきい値を超えると、高圧側駆動素子ＤＲ１は誤動作してしまうこととなる。
【００１２】
このような誤動作を防止するためには、抵抗Ｒ１の電圧降下による、ｄｖ／ｄｔによる誤電流Ｉ２ｅによって生じる誤信号と、制御装置Ｐおよび制御素子ＣＲ１からの制御信号による電流Ｉ２によって生じる正規の信号とを区別できるように、抵抗Ｒ１の抵抗値や高圧側駆動素子ＤＲ１のしきい値を設定すればよいが、非常に高精度な設定が必要になり、その誤動作防止能力にも限界がある。
【００１３】
また、ｄｖ／ｄｔによる過渡電流によって生じる誤信号の信号レベルは、Ｎ型ＭＯＳＦＥＴ３の寄生コンデンサの容量値に大きく依存するものであり、Ｎ型ＭＯＳＦＥＴ３およびＰ型ＭＯＳＦＥＴ１、２のサイズはあまり影響しない。つまり、Ｐ型ＭＯＳＦＥＴ１、２のサイズを大きくし、正規の信号に対する電流Ｉ１、Ｉ２を大きくしても、ｄｖ／ｄｔによる誤電流Ｉ１ｅ、Ｉ２ｅの大きさはあまり変化しない。したがって、Ｐ型ＭＯＳＦＥＴ１、２のサイズを大きくすることで、正規の信号の信号レベルを誤信号のレベルに比べ充分大きくし、誤信号と正規の信号との大きさに差をつけることで、上記抵抗Ｒ１の抵抗値や高圧側駆動素子ＤＲ１のしきい値の設定を容易にすることも考えられる。しかしその場合、抵抗Ｒ１等における損失が大きくなってしまう。
【００１４】
本発明は以上のような問題を解決するためになされたものであって、本発明の目的は、損失の増大を抑えつつ、高圧側浮遊オフセット電圧ＶＳの変動に伴う誤動作を防止できる半導体装置を提供することである。
【００１５】
【課題を解決するための手段】
請求項１に記載のレベルシフト回路は、第１および第２のスイッチング素子からなるカレントミラー回路と、前記カレントミラー回路の出力側である前記第２のスイッチング素子に直列接続された抵抗と、前記カレントミラー回路の入力側である前記第１のスイッチング素子に直列接続され、入力信号により制御される第３のスイッチング素子とを有し、前記第３のスイッチング素子が前記入力信号に応じて前記第１のスイッチング素子に第１の信号電流を流し、それに応じて前記第２のスイッチング素子を流れる第２の信号電流により前記抵抗に生じる電圧降下を出力信号とするレベルシフト回路であって、前記第１のスイッチング素子のサイズは、前記出力信号の基準電圧の変動により前記第３のスイッチング素子の寄生コンデンサに流れる誤電流よりも前記第１の信号電流が大きくなるように設定されており、前記第２のスイッチング素子のサイズが、前記第１のスイッチング素子のサイズよりも小さいことを特徴とする。
【００１６】
【発明の実施の形態】
図１は、本発明の実施の形態に係るレベルシフト回路ＬＳの構成を示す図である。この図において、図２に示したものと同一の要素については同符号を付して示しており、ここでの詳細な説明は省略する。なお、図１は、図２に示したようなパワーデバイス駆動回路の構成の一部を成すものであるが、図１においては、レベルシフト回路ＬＳ、高圧側駆動素子ＤＲ１、高圧側駆動電源Ｅ２以外の要素は説明の便宜上、図示を省略している。
【００１７】
この図からも分かるように回路構成自体は、図２に示したレベルシフト回路ＬＳとほぼ同じである。ただし、本実施の形態においては、カレントミラー回路を構成している第１のＰ型ＭＯＳＦＥＴ１と第２のＰ型ＭＯＳＦＥＴ２との間に所定のサイズ比を設け、第２のＰ型ＭＯＳＦＥＴ２のサイズを第１のＰ型ＭＯＳＦＥＴ１のサイズよりも小さくしている。なお、４はパワースイッチングデバイスＱ１およびＱ２のスイッチングによる高圧側浮遊オフセット電圧ＶＳの電位変動を等価回路的に示したものである。
【００１８】
以下に、この高圧側パワーデバイス駆動回路における誤動作防止作用について説明する。上述したように、ｄｖ／ｄｔにより第１のＰ型ＭＯＳＦＥＴ１を流れる誤電流Ｉ１ｅの大きさは、Ｎ型ＭＯＳＦＥＴ３の寄生コンデンサの容量値に大きく依存するものであり、第１のＰ型ＭＯＳＦＥＴ１のサイズにはほぼ依存しない。よって、第１のＰ型ＭＯＳＦＥＴのサイズを大きくすることで、正規の信号（即ち制御信号）によって第１のＰ型ＭＯＳＦＥＴ１を流れる電流Ｉ１の大きさのみを大きくできる。つまり、電流Ｉ１の大きさを誤電流Ｉ１ｅに対して大きくでき、それによって電流Ｉ１と誤電流Ｉ１ｅとの区別を容易にできる。
【００１９】
本実施の形態においては、まず、制御信号に伴う電流Ｉ１と誤信号に伴う誤電流Ｉ１ｅとの区別が容易にできる程度に、第１のＰ型ＭＯＳＦＥＴ１のサイズを大きくとる。
【００２０】
一方、第１のＰ型ＭＯＳＦＥＴ１と第２のＰ型ＭＯＳＦＥＴ２はカレントミラー回路を構成しているので、第１のＰ型ＭＯＳＦＥＴ１に電流が流れると、第２のＰ型ＭＯＳＦＥＴ２にも同様に電流が流れる。ここで、上述したように、本実施の形態においては、第２のＰ型ＭＯＳＦＥＴ２のサイズを、第１のＰ型ＭＯＳＦＥＴ１のサイズよりも小さくしているので、第２のＰ型ＭＯＳＦＥＴ２を流れる電流は第１のＰ型ＭＯＳＦＥＴ１を流れる電流よりも、そのサイズ比に応じて小さくなる。
【００２１】
ここで、電流Ｉ２および、誤電流Ｉ２ｅは共に、第１のＰ型ＭＯＳＦＥＴ１と第２のＰ型ＭＯＳＦＥＴ２とのサイズ比に従って、それぞれ電流Ｉ１、誤電流Ｉ１ｅよりも小さくなる。つまり、電流Ｉ２の誤電流Ｉ２ｅの大きさに対する比は、電流Ｉ１の誤電流Ｉ１ｅに対する比に等しい。従って、電流Ｉ１が誤電流Ｉ１ｅに比べて充分大きい場合、それと同様に電流Ｉ２も誤電流Ｉ２ｅに比べて大いこととなり、電流Ｉ２と誤電流Ｉ２ｅとの区別も容易に行うことができる。その場合、誤信号と正規の信号とを区別するための、抵抗Ｒ１の抵抗値や高圧側駆動素子ＤＲ１のしきい値を設定を容易に行うことができ、結果として、容易に誤動作を防止することができる。
【００２２】
さらに、第２のＰ型ＭＯＳＦＥＴ２のサイズを小さくすることで、正規の制御信号による電流Ｉ２の大きさは抑えられているので、第１のＰ型ＭＯＳＦＥＴ１と第２の２のＰ型ＭＯＳＦＥＴ２のサイズを共に大きくする場合に比べ、抵抗Ｒ１等における損失は抑えられている。
【００２３】
よって、本実施の形態に係る高圧側パワーデバイス駆動回路を用いた半導体装置によれば、損失の増大を抑えつつ、高圧側浮遊オフセット電圧ＶＳの変動に伴う誤動作を防止することができる。
【００２４】
【発明の効果】
以上説明したように、請求項１に記載のレベルシフト回路は、第１および第２のスイッチング素子からなるカレントミラー回路と、第２のスイッチング素子に接続された抵抗を有し、抵抗に生じる電圧降下を出力信号とするレベルシフト回路において、第２のスイッチング素子のサイズが、第１のスイッチング素子のサイズよりも小さい。また、第１のスイッチング素子のサイズは、正規の信号によって生じる電流を、高圧側浮遊オフセット電圧の変動によって生じる電流よりも充分大きくなるように設定されている。よって、正規の信号と誤信号との区別が容易になり、なお且つ第２のスイッチング素子を流れる電流は小さく抑えられる。従って、損失の増大を抑えつつ、高圧側浮遊オフセット電圧ＶＳの変動に伴う誤動作を防止することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態に係るレベルシフト回路の構成を示す図である。
【図２】従来のレベルシフト回路を有するパワーデバイス駆動回路を用いたインバ−タの構成図である。
【符号の説明】
１第１のＰ型ＭＯＳＦＥＴ、２第２のＰ型ＭＯＳＦＥＴ、３Ｎ型ＭＯＳＦＥＴ、Ｒ１抵抗、ＤＲ１駆動素子、Ｅ３駆動電源。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a level shift circuit that converts the level of an input signal and outputs the converted signal.
[0002]
[Prior art]
FIG. 2 is a block diagram of an inverter using a power device driving circuit having a conventional level shift circuit described in Japanese Patent Application Laid-Open No. 11-74779. In this figure, Q1 and Q2 are power switching devices such as N-type MOSFETs. Here, Q1 is a high-voltage side power switching device that performs a switching operation between the reference potential and the potential of the main power supply E4 that is a DC power supply, with the potential VS at the connection point with the power switching device Q2 as a reference potential. Q2 is a low-voltage side power switching device that performs a switching operation between the reference potential and the potential VS at the connection point of the high-voltage side power switching device Q1 with the ground potential as a reference potential. R3 and R4 are loads.
[0003]
DR1 and DR2 are drive elements that drive the high-voltage side power switching device Q1 and the low-voltage side power switching device Q2, respectively. The power switching devices Q1 and Q2 are alternately switched by the drive signals output from these two drive elements DR1 and DR2, thereby converting the main power supply E4, which is a DC power supply, into an AC power supply and supplying it to the load circuits R3 and R4. .
[0004]
CR1 and CR2 are control elements that control the drive elements DR1 and DR2. E2 and E3 are drive power supplies that supply power to the drive elements DR1 and DR2, respectively. P is a control device that generates control signals for the power switching devices Q1 and Q2.
[0005]
As described above, the reference potential of the high voltage side power switching device Q1 is the potential VS of the connection point between the high voltage side power switching device Q1 and the low voltage side power switching device Q2, that is, the high voltage side power switching device Q1 is at the ground potential. On the other hand, it operates in a state floating in potential. Therefore, the drive element DR1 that drives it also outputs a drive signal with the potential VS at the connection point between the high voltage side power switching device Q1 and the low voltage side power switching device Q2 floating in potential relative to the ground potential as a reference potential. There is a need. Therefore, the circuit for driving the high-voltage side power switching device uses the control signal based on the ground potential generated by the control device P as the reference, and uses the potential VS at the connection point between the high-voltage side power switching device Q1 and the low-voltage side power switching device Q2. A level shift circuit for converting the signal into a potential is provided. In FIG. 2, the control device P and the drive element DR1 are connected via a control element CR1 and a level shift circuit LS.
[0006]
In the following description, the potential VS at the connection point between the high voltage side power switching device Q1 and the low voltage side power switching device Q2 is referred to as a high voltage side floating offset voltage VS.
[0007]
As shown in FIG. 2, the level shift circuit LS includes a first P-type MOSFET 1 and a second P-type MOSFET 2, an N-type MOSFET 3, and a resistor R1, and the P-type MOSFETs 1 and 2 are current mirror circuits. Configure. The N-type MOSFET 3 is connected between the drain terminal of the first P-type MOSFET 1 and the ground potential. When the N-type MOSFET 3 is turned on, an equivalent current I1 is supplied to each of the first P-type MOSFET 1 and the second P-type MOSFET 2. And I2 flow. The resistor R1 is connected between the drain terminal of the second P-type MOSFET 2 and the low potential side of the high-voltage side drive power supply E2, that is, the high-voltage side floating offset voltage VS, and the connection between the second P-type MOSFET 2 and the resistor R1. The signal input terminal of the high-voltage drive element DR1 is connected to the point. That is, the high-voltage side drive element DR1 operates by a signal due to a voltage drop generated in the resistor R1 due to the current I2 flowing through the second P-type MOSFET 2.
[0008]
Hereinafter, the operation of the level shift circuit LS will be described. When the N-type MOSFET 3 is turned on by a control signal output from the control device P and the control element CR1, a current I1 equivalent to each of the first P-type MOSFET 1 and the second P-type MOSFET 2 constituting the current mirror circuit is obtained. I2 flows. At this time, the current I2 flowing through the second P-type MOSFET 2 generates a voltage due to a voltage drop across the resistor R1, and the voltage is input to the high-voltage side drive element DR1 as a control signal. Here, since the resistor R1 is connected between the drain terminal of the second P-type MOSFET 2 and the high-voltage side floating offset voltage VS, the control signal input to the high-voltage side drive element DR1 is the high-voltage side floating offset. The signal is based on the voltage VS.
[0009]
In this way, the level shift circuit LS converts the control signal based on the ground potential into a control signal based on the high-voltage side floating offset voltage VS. Based on the control signal, the high voltage side drive element DR1 can further output a drive signal based on the high voltage side floating offset voltage VS to drive the high voltage side power switching device Q1.
[0010]
[Problems to be solved by the invention]
As described above, the high-voltage side power switching device Q1 and the high-voltage side drive element DR1 operate using the high-voltage side floating offset voltage VS as a reference potential, and the high-voltage side floating offset voltage VS is apparent from FIG. Depending on the switching of the power switching devices Q1 and Q2, it fluctuates by a certain slope dv / dt. Accordingly, the high potential side (high voltage side floating supply absolute voltage VB) of the high voltage side drive power supply E2 also varies in the same manner.
[0011]
Hereinafter, a malfunction caused by fluctuations in the high-voltage side floating offset voltage VS and the high-voltage side floating supply absolute voltage VB will be described. First, since the first P-type MOSFET 1 and the N-type MOSFET 3 have parasitic capacitors, a transient current corresponding to dv / dt flows from the high-voltage side floating supply absolute voltage VB through them, and apparently N The same state as when the type MOSFET 3 is turned on is obtained. In that case, equivalent error currents I1e and I2e flow through the first P-type MOSFET 1 and the second P-type MOSFET 2 constituting the current mirror circuit, respectively, and an error signal is generated. At this time, if the voltage drop generated in the resistor R1 due to the erroneous current I2e flowing through the second P-type MOSFET 2 exceeds the threshold value of the high-voltage side drive element DR1, the high-voltage side drive element DR1 will malfunction.
[0012]
In order to prevent such a malfunction, a normal signal generated by an error signal I2e caused by dv / dt due to a voltage drop of the resistor R1 and a current I2 caused by a control signal from the control device P and the control element CR1. The resistance value of the resistor R1 and the threshold value of the high-voltage drive element DR1 may be set so that they can be distinguished from each other. However, very high-precision setting is required, and the malfunction prevention capability is limited.
[0013]
In addition, the signal level of an error signal caused by a transient current due to dv / dt greatly depends on the capacitance value of the parasitic capacitor of the N-type MOSFET 3, and the sizes of the N-type MOSFET 3 and the P-type MOSFETs 1 and 2 do not affect much. That is, even if the sizes of the P-type MOSFETs 1 and 2 are increased and the currents I1 and I2 with respect to regular signals are increased, the magnitudes of the erroneous currents I1e and I2e due to dv / dt do not change much. Therefore, by increasing the size of the P-type MOSFETs 1 and 2, the signal level of the normal signal is made sufficiently larger than the error signal level, and the difference between the error signal and the normal signal is set as described above. It may be possible to easily set the resistance value of the resistor R1 and the threshold value of the high-voltage side drive element DR1. However, in that case, the loss in the resistor R1 and the like becomes large.
[0014]
The present invention has been made to solve the above problems, and an object of the present invention is to provide a semiconductor device capable of preventing malfunction caused by fluctuations in the high-voltage side floating offset voltage VS while suppressing an increase in loss. Is to provide.
[0015]
[Means for Solving the Problems]
The level shift circuit according to claim 1, a current mirror circuit including first and second switching elements, a resistor connected in series to the second switching element that is an output side of the current mirror circuit, and A third switching element connected in series to the first switching element on the input side of the current mirror circuit and controlled by an input signal , wherein the third switching element is in response to the input signal. the first switching element flowing a first signal current, a level shift circuit to the output signal a voltage drop across the said resistor by a second signal current through the second switching element in response thereto, said first The size of the switching element 1 is caused to flow through the parasitic capacitor of the third switching element due to a change in the reference voltage of the output signal. That erroneous is set such that the first signal current is larger than the current, the size of the second switching element, wherein the smaller than the size of the first switching element.
[0016]
DETAILED DESCRIPTION OF THE INVENTION
FIG. 1 is a diagram showing a configuration of a level shift circuit LS according to an embodiment of the present invention. In this figure, the same elements as those shown in FIG. 2 are denoted by the same reference numerals, and detailed description thereof is omitted here. 1 forms part of the configuration of the power device driving circuit as shown in FIG. 2. In FIG. 1, the level shift circuit LS, the high-voltage side driving element DR1, and the high-voltage side driving power source E2 are included. Other elements are not shown for convenience of explanation.
[0017]
As can be seen from this figure, the circuit configuration itself is substantially the same as that of the level shift circuit LS shown in FIG. However, in the present embodiment, a predetermined size ratio is provided between the first P-type MOSFET 1 and the second P-type MOSFET 2 constituting the current mirror circuit, and the size of the second P-type MOSFET 2 is set. The size is smaller than the size of the first P-type MOSFET 1. Reference numeral 4 shows the potential fluctuation of the high-voltage side floating offset voltage VS due to switching of the power switching devices Q1 and Q2 in an equivalent circuit.
[0018]
The malfunction preventing action in this high voltage side power device drive circuit will be described below. As described above, the magnitude of the erroneous current I1e flowing through the first P-type MOSFET 1 due to dv / dt greatly depends on the capacitance value of the parasitic capacitor of the N-type MOSFET 3, and the size of the first P-type MOSFET 1 is large. Is almost independent of Therefore, by increasing the size of the first P-type MOSFET, only the magnitude of the current I1 flowing through the first P-type MOSFET 1 can be increased by a regular signal (ie, control signal). That is, the magnitude of the current I1 can be increased with respect to the erroneous current I1e, whereby the current I1 and the erroneous current I1e can be easily distinguished.
[0019]
In the present embodiment, first, the size of the first P-type MOSFET 1 is increased to such an extent that the current I1 accompanying the control signal and the error current I1e accompanying the error signal can be easily distinguished.
[0020]
On the other hand, since the first P-type MOSFET 1 and the second P-type MOSFET 2 constitute a current mirror circuit, when a current flows through the first P-type MOSFET 1, the current also flows into the second P-type MOSFET 2. Flowing. Here, as described above, in the present embodiment, since the size of the second P-type MOSFET 2 is made smaller than the size of the first P-type MOSFET 1, the current flowing through the second P-type MOSFET 2 is reduced. Is smaller than the current flowing through the first P-type MOSFET 1 according to the size ratio.
[0021]
Here, both the current I2 and the erroneous current I2e are smaller than the current I1 and the erroneous current I1e, respectively, according to the size ratio between the first P-type MOSFET 1 and the second P-type MOSFET 2. That is, the ratio of the current I2 to the magnitude of the erroneous current I2e is equal to the ratio of the current I1 to the erroneous current I1e. Therefore, when the current I1 is sufficiently larger than the erroneous current I1e, the current I2 is also larger than the erroneous current I2e, and the current I2 and the erroneous current I2e can be easily distinguished. In that case, it is possible to easily set the resistance value of the resistor R1 and the threshold value of the high-voltage side driving element DR1 for distinguishing between an erroneous signal and a normal signal, and as a result, it is possible to easily prevent malfunction. be able to.
[0022]
Furthermore, the size of the first P-type MOSFET 1 and the second P-type MOSFET 2 is reduced because the size of the current I2 due to the regular control signal is suppressed by reducing the size of the second P-type MOSFET 2. Compared with the case where both are increased, the loss in the resistor R1 and the like is suppressed.
[0023]
Therefore, according to the semiconductor device using the high-voltage side power device drive circuit according to the present embodiment, it is possible to prevent malfunction due to fluctuations in the high-voltage side floating offset voltage VS while suppressing an increase in loss.
[0024]
【The invention's effect】
As described above, the level shift circuit according to claim 1 has a current mirror circuit including the first and second switching elements and a resistor connected to the second switching element, and a voltage generated in the resistor. In the level shift circuit using the drop as an output signal, the size of the second switching element is smaller than the size of the first switching element. The size of the first switching element, a current generated by the normal signal is set so as to sufficiently larger than the current caused by variation of the high-voltage-side floating offset voltage. Therefore, the distinction between signal erroneously normal signal is facilitated, besides the current flowing through the second switching element is suppressed. Therefore, it is possible to prevent malfunction due to fluctuations in the high-voltage side floating offset voltage VS while suppressing an increase in loss.
[Brief description of the drawings]
FIG. 1 is a diagram showing a configuration of a level shift circuit according to an embodiment of the present invention.
FIG. 2 is a configuration diagram of an inverter using a power device driving circuit having a conventional level shift circuit.
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 1 1st P-type MOSFET, 2nd P-type MOSFET, 3 N-type MOSFET, R1 resistance, DR1 drive element, E3 drive power supply.

Claims

第１および第２のスイッチング素子からなるカレントミラー回路と、
前記カレントミラー回路の出力側である前記第２のスイッチング素子に直列接続された抵抗と、
前記カレントミラー回路の入力側である前記第１のスイッチング素子に直列接続され、入力信号により制御される第３のスイッチング素子とを有し、
前記第３のスイッチング素子が前記入力信号に応じて前記第１のスイッチング素子に第１の信号電流を流し、それに応じて前記第２のスイッチング素子を流れる第２の信号電流により前記抵抗に生じる電圧降下を出力信号とするレベルシフト回路であって、
前記第１のスイッチング素子のサイズは、前記出力信号の基準電圧の変動により前記第３のスイッチング素子の寄生コンデンサに流れる誤電流よりも前記第１の信号電流が大きくなるように設定されており、
前記第２のスイッチング素子のサイズが、前記第１のスイッチング素子のサイズよりも小さい、
ことを特徴とするレベルシフト回路。A current mirror circuit comprising first and second switching elements;
A resistor connected in series to the second switching element on the output side of the current mirror circuit ;
A third switching element connected in series to the first switching element on the input side of the current mirror circuit and controlled by an input signal ;
The third switching element causes a first signal current to flow in the first switching element in response to the input signal, and a voltage generated in the resistor by the second signal current flowing in the second switching element in response thereto A level shift circuit using a drop as an output signal,
The size of the first switching element is set such that the first signal current is larger than an erroneous current flowing in the parasitic capacitor of the third switching element due to a change in the reference voltage of the output signal.
The size of the second switching element is smaller than the size of the first switching element;
A level shift circuit characterized by that.