JP4400406B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法 Download PDFInfo
- Publication number
- JP4400406B2 JP4400406B2 JP2004296247A JP2004296247A JP4400406B2 JP 4400406 B2 JP4400406 B2 JP 4400406B2 JP 2004296247 A JP2004296247 A JP 2004296247A JP 2004296247 A JP2004296247 A JP 2004296247A JP 4400406 B2 JP4400406 B2 JP 4400406B2
- Authority
- JP
- Japan
- Prior art keywords
- film
- etching
- semiconductor device
- manufacturing
- mask pattern
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 239000004065 semiconductor Substances 0.000 title claims description 87
- 238000004519 manufacturing process Methods 0.000 title claims description 51
- 238000005530 etching Methods 0.000 claims description 105
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 58
- 229920005591 polysilicon Polymers 0.000 claims description 58
- 230000010287 polarization Effects 0.000 claims description 30
- 229910052751 metal Inorganic materials 0.000 claims description 23
- 239000002184 metal Substances 0.000 claims description 23
- 238000000034 method Methods 0.000 claims description 20
- 150000002736 metal compounds Chemical class 0.000 claims description 16
- 238000001020 plasma etching Methods 0.000 claims description 15
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 12
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 12
- 239000000758 substrate Substances 0.000 claims description 12
- 238000007689 inspection Methods 0.000 claims description 9
- NBVXSUQYWXRMNV-UHFFFAOYSA-N fluoromethane Chemical compound FC NBVXSUQYWXRMNV-UHFFFAOYSA-N 0.000 claims description 8
- 230000002093 peripheral effect Effects 0.000 claims description 7
- 229910052721 tungsten Inorganic materials 0.000 claims description 6
- 239000010937 tungsten Substances 0.000 claims description 6
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 5
- 238000000059 patterning Methods 0.000 claims description 4
- 230000001678 irradiating effect Effects 0.000 claims description 3
- 229940126062 Compound A Drugs 0.000 claims 1
- NLDMNSXOCDLTTB-UHFFFAOYSA-N Heterophylliin A Natural products O1C2COC(=O)C3=CC(O)=C(O)C(O)=C3C3=C(O)C(O)=C(O)C=C3C(=O)OC2C(OC(=O)C=2C=C(O)C(O)=C(O)C=2)C(O)C1OC(=O)C1=CC(O)=C(O)C(O)=C1 NLDMNSXOCDLTTB-UHFFFAOYSA-N 0.000 claims 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 16
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 16
- 238000001514 detection method Methods 0.000 description 11
- 238000012545 processing Methods 0.000 description 8
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 7
- 238000010586 diagram Methods 0.000 description 7
- 239000010410 layer Substances 0.000 description 7
- 230000005684 electric field Effects 0.000 description 6
- 238000005259 measurement Methods 0.000 description 6
- 229910052710 silicon Inorganic materials 0.000 description 6
- 239000010703 silicon Substances 0.000 description 6
- 230000015572 biosynthetic process Effects 0.000 description 5
- 230000000694 effects Effects 0.000 description 5
- 238000001312 dry etching Methods 0.000 description 3
- 238000010438 heat treatment Methods 0.000 description 3
- 238000012544 monitoring process Methods 0.000 description 3
- 108090000699 N-Type Calcium Channels Proteins 0.000 description 2
- 102000004129 N-Type Calcium Channels Human genes 0.000 description 2
- 108010075750 P-Type Calcium Channels Proteins 0.000 description 2
- 230000002238 attenuated effect Effects 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 150000001875 compounds Chemical class 0.000 description 2
- 230000001965 increasing effect Effects 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 108091006146 Channels Proteins 0.000 description 1
- -1 Tungsten nitride Chemical class 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- IVHJCRXBQPGLOV-UHFFFAOYSA-N azanylidynetungsten Chemical compound [W]#N IVHJCRXBQPGLOV-UHFFFAOYSA-N 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000001939 inductive effect Effects 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- WNUPENMBHHEARK-UHFFFAOYSA-N silicon tungsten Chemical compound [Si].[W] WNUPENMBHHEARK-UHFFFAOYSA-N 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
- H01J37/00—Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
- H01J37/32—Gas-filled discharge tubes
- H01J37/32917—Plasma diagnostics
- H01J37/32935—Monitoring and controlling tubes by information coming from the object and/or discharge
- H01J37/32963—End-point detection
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
- H01J37/00—Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
- H01J37/32—Gas-filled discharge tubes
- H01J37/32917—Plasma diagnostics
- H01J37/32935—Monitoring and controlling tubes by information coming from the object and/or discharge
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
- H01L22/20—Sequence of activities consisting of a plurality of measurements, corrections, marking or sorting steps
- H01L22/26—Acting in response to an ongoing measurement without interruption of processing, e.g. endpoint detection, in-situ thickness measurement
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Plasma & Fusion (AREA)
- Chemical & Material Sciences (AREA)
- Analytical Chemistry (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Drying Of Semiconductors (AREA)
- Electrodes Of Semiconductors (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Description
本発明は半導体装置の製造方法及び半導体製造装置に関し、より詳細には、エッチング処理工程においてエッチングの終点検出を行う半導体装置の製造方法及び半導体製造装置に関する。
半導体装置の製造工程では、プラズマを用いたドライエッチングが多く用いられている。通常のドライエッチング工程は、エッチングの対象となる膜が全て除去されるまでエッチングを行うことが多いが、場合によっては、エッチングにより形成される溝の深さが所望の深さになった時点でエッチングを終了したり、エッチングの対象となる膜の残りの厚さが所望の厚さになったところでエッチングを終了しなければならないことがある。このような場合には、通常のドライエッチング工程に比べてエッチングの終点検出をより高精度に行う必要が生じる。
エッチングの終点検出を高精度に行う方法として、特許文献１に示されるように、エッチング中に半導体ウエハの表面に光を照射し、その表面からの反射光の強度に基づいて終点を検出する方法が知られている。
特許文献１では、シリコン基板に素子分離用のトレンチを形成するためのエッチングにおいて、トレンチを形成するための平行なマスクパターン（ラインアンドスペースパターン）の延在方向に対して平行な偏光成分の光を用いることにより、終点検出の精度を向上させている。
特開２００１−２１０６１９号
特開平８−１２５２８３号
特開平９−２８３５８５号
特開平１１−２６０７９９号
特開２００３−２２９４１４号
特開２００１−８５３８８号
しかしながら、上記特許文献１によるエッチングの終点検出方法のように、ラインアンドスペースパターンの延在方向に対して平行な偏光成分の光を用いると、場合によっては、かえって検出精度が悪くなることがあった。
したがって、本発明の目的は、エッチング終点検出を高精度に行うことが可能な半導体装置の製造方法を提供することである。
また、本発明の他の目的は、エッチング終点検出を高精度に行うことが可能な半導体製造装置を提供することである。
本発明者は、エッチングの終点検出精度を高めるべく鋭意研究を重ねた結果、マスクがラインアンドスペースパターンである場合、マスクに覆われた非エッチング領域に金属膜や導電性金属化合物膜のように電気抵抗が非常に低い導電膜が含まれていると、半導体ウエハの表面に光を照射しても、パターンの延在方向に対して平行な偏光成分からなる反射光は、エッチング量によってほとんど強度変調されないことが判明した。この現象についてさらに研究を重ねた結果、照射する光のエネルギーによって非エッチング領域に存在する金属膜又は導電性金属化合物膜に誘導電流が生じることが原因であることが判明した。
本発明は、このような技術的知見に基づきなされたものであって、本発明による半導体装置の製造方法は、下層膜と前記下層膜上に形成され一方向に延在する金属及び導電性金属化合物の少なくとも一方を含む複数のマスクパターンとを備える半導体ウエハの前記複数のマスクパターン間に対応する位置の前記下層膜をエッチングする半導体装置の製造方法であって、前記半導体ウエハに検査光を照射するステップと、前記半導体ウエハ上で反射した前記検査光の反射光に含まれる偏光成分のうち、前記マスクパターンの延在する方向に対して垂直な偏光成分の強度に基づいて前記エッチングの終点を判断するステップとを備えることを特徴とする。
本発明による半導体製造装置は、半導体ウエハの表面にプラズマ処理を行う半導体製造装置であって、前記半導体ウエハが載置される試料台と、前記試料台に照射する検査光を発生する光源と、前記試料台からの反射光を受光する測定器と、前記光源と前記試料台との間及び前記試料台と前記測定器との間の少なくとも一方に配置された偏光フィルタとを備え、処理対象の半導体ウエハが一方向に延在する複数のマスクパターンを有し、前記マスクパターンに金属膜及び導電性金属化合物膜の少なくとも一方が含まれている場合には、前記マスクパターン間に対応する位置の下層膜をエッチングする際、前記偏光フィルタを透過した光の偏光方向が前記マスクパターンの延在する方向に対して垂直となるよう、前記試料台及び前記偏光フィルタの少なくとも一方を調整可能であることを特徴とする。
本発明によれば、エッチングの終点検出において、金属及び導電性金属化合物の少なくとも一方を含むマスクパターンの延在方向に対し垂直な偏光波を用いていることから、マスクパターンに流れる誘導電流が非常に小さくなる。これにより、誘導電流による電磁波の遮蔽効果や電流損失が効果的に抑制されることから、エッチング量に応じて反射光の強度がより大きく変化することになる。これにより、本発明によれば、エッチングの終点検出を高精度に行うことが可能となる。尚、本発明による効果は、マスクパターンに含まれる導電膜の電気抵抗が小さいほど顕著となる。したがって、本発明は、マスクパターンに含まれる導電膜が金属からなる場合において特に有効である。
本発明の好ましい実施の形態による半導体装置の製造方法ついて詳細に説明する前に、まず、本発明の原理について説明する。
図１は、一方向に延在する複数のマスクパターン１０が形成された半導体ウエハ１の略平面図であり、図２は、図１のＡ−Ａ'線に沿った略断面図である。
図１に示すように、複数のマスクパターン１０はＸ方向に沿って互いに平行に設けられており、これによって、マスクパターン１０及びこれらの間に存在する領域１１は、いわゆる「ラインアンドスペースパターン」を構成している。
図２に示すように、マスクパターン１０は、金属及び導電性金属化合物の少なくとも一方を含む導電膜１１３とマスク１１４がこの順に積層された構造を有しており、マスクパターン１０の下部には、半導体基板１１１及び被エッチング膜（下層膜）１１２が設けられている。マスクパターン１０は、被エッチング膜１１２の一部を覆って設けられていることから、この状態でプラズマエッチングを行えば、領域１１にて露出している被エッチング膜１１２を選択的にエッチング除去することが可能となる。
このような半導体ウエハ１の表面に、マスクパターン１０の延在方向であるＸ方向の偏光波を照射した場合と、マスクパターン１０の延在方向とは垂直な方向であるＹ方向の偏光波を照射した場合に生じる電界の方向、磁界の方向及び誘導電流の方向を図３及び図４にそれぞれ示す。
マスクパターン１０の延在方向（Ｘ方向）に対し平行な偏光波を照射した場合、図３に示すように、マスクパターン１０の長手方向であるＸ方向に電界２０が、これと垂直なＹ方向に磁界３０がそれぞれ生じる。一方、マスクパターン１０は、金属及び導電性金属化合物の少なくとも一方を含んでおり、これらは半導体や絶縁体と異なり導電性が非常に高いことから、導電膜１１３には電界２０に沿って誘導電流４０が生じる。これにより、導電膜１１３には、Ｘ方向に誘導電流４０が流れることになるが、Ｘ方向はマスクパターン１０の長手方向であることから、誘導電流４０は比較的大きな電流量となる。このため、誘導電流４０による電磁波の遮蔽効果や、マスクパターン１０内での電流損失が大きくなり、その結果、照射した光はマスクパターン１０の間の領域１１内に入りにくくなる。また、誘導電流４０の電流量は、導電膜１１３が低抵抗であるほど大きくなるため、導電膜１１３が金属からなる場合には、上記の問題は特に顕著となる。
これに対し、マスクパターン１０の延在方向（Ｘ方向）に対し垂直な偏光波を照射した場合、図４に示すように、マスクパターン１０の長手方向であるＸ方向に磁界３０が、これと垂直なＹ方向に電界２０がそれぞれ生じる。これにより、導電膜１１３にはＹ方向に誘導電流４０が流れることになる。しかしながら、Ｙ方向はマスクパターン１０の幅方向であることから、その電流量は非常に小さく、このため、誘導電流４０による電磁波の遮蔽効果や、マスクパターン１０内での電流損失も非常に小さい。したがって、マスクパターン１０に垂直な方向（Ｙ方向）の偏光波は、マスクパターン１０の間の領域１１の底部まで到達しやすくなる。
図５は、図１及び図２に示す半導体ウエハ１に対し、被エッチング膜１１２のエッチングを行ったときの被エッチング膜１１２の残膜厚と反射光強度との関係を示すグラフであり、（ａ）は反射光に含まれる偏光成分のうちマスクパターン１０の延在方向に対して垂直なＹ方向の偏光成分の強度、（ｂ）は反射光に含まれる偏光成分のうちマスクパターン１０の延在方向に対して平行なＸ方向の偏光成分の強度、（ｃ）は全反射光（無偏光）の強度を測定した結果をそれぞれ示している。
図５からわかるように、Ｙ方向の偏光成分の強度（ａ）は、被エッチング膜１１２の残膜厚に起因する干渉によって反射光の強度が周期的に変化しているのに対し、Ｘ方向の偏光成分の強度（ｂ）は、被エッチング膜１１２の残膜厚に対してほとんど変化しない。全反射光の強度（ｃ）は、（ａ）と（ｂ）の平均となるため残膜厚に応じて反射光強度が多少変化するものの、非常に小さな変化となっている。
本発明は、このような現象を利用するものであり、金属膜及び導電性金属化合物膜の少なくとも一方を含むラインアンドスペース状のマスクパターンを用いて下層の膜をエッチングする場合、半導体ウエハ表面からの反射光のうち、マスクパターンに対して垂直な方向の偏光成分の強度（図５の（ａ）に相当）をモニタしながらエッチングを行う。上述の通り、マスクパターンに対して垂直な方向の偏光成分は、エッチング量に対して大きく強度変調されるため、現在のエッチング量（残膜厚）を正確且つ容易に判断することが可能となる。これにより、従来に比べ、エッチングの終点検出を高精度に行うことが可能となる。実際の製造プロセスでは、残膜厚と反射光強度との関係をあらかじめ測定しておき、所望の残膜厚に対応する反射光強度になった時点（終点検出した時点）でエッチングを終了することにより、正確な残膜厚を得ることが可能となる。
次に、本発明の好ましい実施形態による半導体製造装置につき説明する。
図６は、本発明の好ましい実施形態による半導体製造装置１００の概略構成図である。
本実施形態による半導体製造装置１００は、図６に示すように、半導体ウエハ１が載置される試料台２０１を備えたプラズマ処理部２００と、光源３０１と、光源３０１より発生する検査光４０１を反射させ、試料台２０１上の半導体ウエハ１の表面に照射させる第１の反射板３０２と、半導体ウエハ１からの反射光４０２を反射させる第２の反射板３０３と、第２の反射板３０３によって反射された反射光４０２のうち、一方向の偏光成分を透過させる偏光フィルタ３０４と、偏光フィルタ３０４を透過した偏光波４０３を受光し所望の波長を分光する分光器３０５と、分光器３０５により分光された偏光波４０３の強度を測定する測定器３０６と、測定器３０６による測定結果３０６ａに基づいてエッチングの終点を検出する終点検出部３０７を備えて構成されている。
終点検出部３０７には、あらかじめ、図５に示すような残膜厚と反射光強度との関係が記憶されており、測定器３０６より供給される測定結果３０６ａをモニタし、所望の残膜厚に対応する反射光強度が得られたときにエッチングを終了するよう、プラズマ処理部２００に対して制御信号３０７ａを供給する。
このような構成を有する半導体製造装置１００を用いて、金属膜及び導電性金属化合物膜の少なくとも一方を含むラインアンドスペース状のマスクパターンを用いて下層の膜をプラズマエッチングする場合、半導体ウエハ表面からの反射光４０２のうち、マスクパターンに対して垂直な方向の偏光成分が分光器３０５に入射するよう、偏光フィルタ３０４又は試料台２０１の角度を調整することにより、エッチングの終点判断を高精度に行うことができる。偏光フィルタ３０４や試料台２０１の角度を調整するためには、図７に示すように、偏光フィルタ３０４を光軸に対して円周方向に回転させる回転機構３０８を設けるか、或いは、図８に示すように、試料台２０１を回転させる回転機構２０２を設ければよい。
但し、このような回転機構３０８又は２０２を設けるのではなく、半導体ウエハ１を試料台２０１に載置する際に半導体ウエハのオリフラを利用してその角度を正しく調節し、これによって、マスクパターンに対して垂直方向の偏光成分を分光器３０５に入射させることも可能である。
また、このような回転機構３０８又は２０２を設ければ、処理対象物に応じて、分光器３０５に入射する偏光波４０３の向きを変えることができる。つまり、試料台２０１上に載置される半導体ウエハ１の表面に、一方向に延在する金属膜及び導電性金属化合物膜の少なくとも一方を含む複数のマスクパターンが形成されている場合には、マスクパターンに対して垂直な方向の偏光成分が分光器３０５に入射するよう、回転機構３０８によって偏光フィルタ３０４の角度を調節（或いは、回転機構２０２によって試料台２０１の角度を調節）し、逆に、半導体ウエハ１表面に設けられた複数のマスクパターンが金属膜及び導電性金属化合物膜のいずれも含まない場合には、パターンの延在する方向に対して平行な偏光成分が分光器３０５に入射するよう、回転機構３０８によって偏光フィルタ３０４の角度を調節（或いは、回転機構２０２によって試料台２０１の角度を調節）すればよい。これは、マスクパターンに金属膜や導電性金属化合物膜が含まれていない場合には、パターンの延在する方向に対して平行な偏光成分の方がエッチング量に対して大きく強度変調される点を考慮したものであり、これにより、マスクパターンに金属膜及び導電性金属化合物膜が含まれているか否かにかかわらず、高精度な終点検出を行うことが可能となる。
本実施形態では、偏光フィルタ３０４を反射板３０３と分光器３０５との間に配置することにより、プラズマから発生する光を効率よく除去できるため、分光器３０５に取り込まれるノイズを小さくすることができ、Ｓ／Ｎ比の高い測定を可能としている。さらにＳ／Ｎ比を向上させるために、図９に示すように、偏光フィルタ３０４を光源３０１と反射板３０２との間及び反射板３０３と分光器３０５の間の両方に配置してもよい。ただし、偏光フィルタ３０４は、図１０に示すように光源３０１と反射板３０２との間に配置しても構わない。さらに、偏光フィルタ３０４を用いるのではなく、光源３０１自体が偏光を発生するものであっても構わないし、測定器３０６が一方向の偏光のみを測定するものであっても構わない。すなわち、金属及び導電性金属化合物膜の少なくとも一方を含むマスクパターンの延在する方向に対して垂直な偏光成分の強度を選択的に測定できる限り、どのような手段を用いても構わない。
以下、本発明の好ましい実施形態による半導体装置の製造方法につき、ＤＲＡＭ（Dynamic Random Access Memory）の形成を例に、より詳細に説明する。
図１１乃至１６及び図１９乃至２２は、本発明の好ましい実施形態による半導体装置の製造方法を説明するための工程図であり、半導体ウエハ５００におけるＤＲＡＭのメモリセル領域Ａと周辺回路領域ＢおよびＣの部分断面を概略的に示している。メモリセル領域Ａには、Ｎ型のポリシリコン膜を用いたゲート電極（以下「Ｎ型ゲート」という）が規則的に密集して形成される。また、周辺回路領域Ｂ及び周辺回路領域Ｃには、それぞれＮ型ゲート及びＰ型のポリシリコン膜を用いたゲート電極（以下「Ｐ型ゲート」という）が他のゲート電極（図示せず）と離れて形成される。本実施形態では、Ｎ型ゲート及びＰ型ゲートとも、ポリシリコン上に金属膜を積層させた、いわゆるポリメタル構造を採用している。以下、工程を追って順に説明する。
まず、図１１に示すように、シリコン基板５０１にＳＴＩ（Shallow Trench Isolation）用の深さ約２５０ｎｍの複数の溝５０２を形成し、溝５０２内にＨＤＰ−ＣＶＤ（High-Density Plasma-Chemical Vapor Deposition）法によりシリコン酸化膜５０３を埋め込み、ＣＭＰ（Chemical Mechanical Polishing）により平坦化する。次に、領域Ａ及びＢにボロン（Ｂ）をイオン注入することによりＰ型のチャネル領域５０４を、領域Ｃに砒素（Ａｓ）をイオン注入することによりＮ型のチャネル領域５０５をそれぞれ選択的に形成し、その後、熱酸化により厚さ約３ｎｍのゲート酸化膜５０６を形成する。
次に、図１２に示すように、領域Ａ及びＢに厚さ約１００ｎｍのＮ型ポリシリコン膜５０７を、領域Ｃに厚さ約１００ｎｍのＰ型ポリシリコン膜５０８をそれぞれ形成し、その上に、厚さ約１０ｎｍの窒化タングステン（ＷＮ）膜５０９、厚さ約６０ｎｍのタングステン（Ｗ）膜５１０、厚さ約１４０ｎｍのシリコン窒化膜５１１及び厚さ約８０ｎｍのシリコン酸化膜５１２を積層する。さらに、シリコン酸化膜５１２上にフォトレジストを形成し、これをパターニングすることによりレジストパターン５１３を形成する。続いて、レジストパターン５１３をマスクとして、マグネトロンＲＩＥ（Reactive Ion Etching）方式のプラズマエッチング装置により、ＣＦ４、ＣＨＦ３、Ａｒ及びＯ２の混合ガスを用いて、シリコン酸化膜５１２及びシリコン窒化膜５１１をエッチングし、その後、レジストパターン５１３を除去することにより、図１３に示すように、シリコン酸化膜５１２及びシリコン窒化膜５１１からなる積層構造のマスクパターン５１４を形成する。
次に、図１４に示すように、ＥＣＲ（Electron Cyclotron Resonance）方式のプラズマエッチング装置により、ＣＦ４、Ｃｌ２、Ｏ２及びＮ２の混合ガスを用いて、マスクパターン５１４をマスクにＷ膜５１０及びＷＮ膜５０９をエッチングし、さらにＮ型ポリシリコン膜５０７及びＰ型ポリシリコン膜５０８の表面を２０ｎｍ程度エッチングする。ここでは、エッチングの終点を厳密に制御する必要はないことから、例えば、あらかじめ定めた時間だけエッチングするなどの制御を行えばよい。
続いて、図１５に示すように、ＬＰＣＶＤ（Low Pressure Chemical Vapor Deposition）法により、全面に厚さ約１３ｎｍのシリコン窒化膜５１５を堆積させる。これにより、エッチングにより露出したＷＮ膜５０９及びＷ膜５１０の側面がシリコン窒化膜５１５によって覆われた状態となる。このシリコン窒化膜５１５は、その後の熱処理によってＷＮ膜５０９やＷ膜５１０からタングステン（Ｗ）が飛散することを防止し、これにより接合リークの増大を防止するために用いられる。
その後、図１６に示すように、ＥＣＲ方式のプラズマエッチング装置により、ＣＦ４とＡｒの混合ガスを用いてシリコン窒化膜５１５をエッチバックする。これにより、Ｎ型ポリシリコン膜５０７及びＰ型ポリシリコン膜５０８上のシリコン窒化膜５１５及びシリコン酸化膜５１２の上面に形成されたシリコン窒化膜５１５が除去される。この工程におけるエッチングの終点検出は、ＣＮ分子に起因する３８６ｎｍ発光をモニタすることにより行う。すなわち、発光強度が減衰した時点が、Ｎ型ポリシリコン膜５０７及びＰ型ポリシリコン膜５０８が露出した時点に相当するため、そこでエッチングを終了すればよい。
これにより、シリコン窒化膜５１５に側壁を覆われたＷＮ膜５０９、Ｗ膜５１０、シリコン窒化膜５１１及びシリコン酸化膜５１２の積層膜は、Ｎ型ポリシリコン膜５０７及びＰ型ポリシリコン膜５０８の残りの部分をエッチングする際のマスクパターン５１６となる。このとき、マスクパターン５１６は、領域Ａにおいて、幅約１１０ｎｍ、間隔約１１０ｎｍのラインアンドスペースパターンとなっている。
Ｎ型ポリシリコン膜とＰ型ポリシリコン膜を同時にエッチング加工して、Ｎ型ゲートとＰ型ゲートを形成する場合、Ｎ型ポリシリコン膜とＰ型ポリシリコン膜のエッチング速度が同程度となるエッチング条件でエッチングを行うことが好ましい。これに対し、通常のゲート電極加工（一導電型のみのポリシリコン膜のエッチング）に用いるエッチングガスであるＣｌ２やＨＢｒを用いてエッチングした場合、Ｎ型ポリシリコン膜とＰ型ポリシリコン膜のエッチング速度が大きく異なるため、加工されたゲート電極の形状に差が出てしまう。この加工形状差を小さくするためには、ＣＦ４等のフロロカーボン系ガスの添加が有効である。しかしながら、フロロカーボン系ガスを用いたエッチングでは、下地のゲート酸化膜との選択性が低下するという欠点がある。そこで、まず、フロロカーボン系ガスを添加したガスを用いて、ポリシリコン膜が完全に除去される寸前までエッチングを行い（第１段階）、そこで一旦エッチングを停止し、次に、フロロカーボン系ガスを添加しないエッチングガスを用いたゲート酸化膜との選択性の高いエッチングに切り替えて、残りのポリシリコン膜を除去する（第２段階）という２段階のエッチングによりポリシリコン膜の加工を行う。
この場合、第１段階でのエッチング量が少なすぎると、その分、第２段階でのエッチング量が多くなり、ＮゲートとＰゲートの形状差が大きくなってしまう反面、第１段階でのエッチング量が多すぎると、ゲート酸化膜やシリコン基板がダメージを受けてしまう。したがって、第１段階でのエッチングは、ポリシリコン膜が完全に除去される寸前で正確に終了する必要があり、本実施の形態では、この第１段階のエッチングにおいて図６乃至図１０に示す上記半導体製造装置１００を用いてエッチングの終点検出を行う。
図１７は、メモリセル領域Ａに形成されたマスクパターン５１６、すなわち、ポリシリコン膜上に、ＷＮ膜、Ｗ膜、シリコン窒化膜及びシリコン酸化膜の積層膜からなる幅約１１０ｎｍ、間隔約１１０ｎｍのラインアンドスペースパターンを有する試料を用意し、試料に光を照射しながら、当該ラインアンドスペースパターンをマスクとして下層のポリシリコン膜をエッチングしたときのポリシリコン膜の残膜厚（ｎｍ）に対する、反射光の偏光成分のうちのラインアンドスペースパターンに対して垂直な方向の偏光成分の反射光強度（任意単位）の変化を測定した結果を示している。図１７の測定結果から、反射光強度が減少から増加に転じるところが残膜厚２０ｎｍに相当することがわかる。この図１７に示す残膜厚と反射光強度との関係を、図６乃至図１０の半導体製造装置１００の終点検出部３０７にあらかじめ記憶させておく。
つまり、図６乃至図１０の半導体製造装置１００におけるプラズマ処理部２００の試料台２０１上に、図１６に示す半導体ウエハ５００を載置し、領域Ａのマスクパターン５１６の延在する方向に対して垂直な方向の偏光成分が分光器３０５に入射するように設定する。そして、ＣＦ４、Ｏ２及びＣｌ２の混合ガスを用いてＮ型ポリシリコン膜５０７及びＰ型ポリシリコン膜５０８をエッチングする。図１８は、このときのエッチング時間と反射光強度との関係を示している。半導体製造装置１００の終点検出部３０７により、図１７に示す測定結果に基づき、反射光強度が減少から増加に転じるところでプラズマ処理部２００に制御信号３０７ａを供給し、第１段階のエッチングを終了させる。
図１９は、第１段階のエッチング終了時の半導体ウエハ５００の断面図を示している。領域Ａでは、Ｎ型ポリシリコン膜５０７の残膜厚が約２０ｎｍ、領域Ｂ及びＣでは、Ｎ型ポリシリコン膜５０７及びＰ型ポリシリコン膜５０８の残膜厚が約５ｎｍとなっており、ゲート酸化膜５０６が露出する寸前にエッチングが停止されている。尚、領域Ａのポリシリコン膜５０７の残膜厚（約２０ｎｍ）と、領域Ｂ及びＣのポリシリコン膜５０７，５０８の残膜厚（約５ｎｍ）とが異なっているのは、領域Ａに比べて領域Ｂ及びＣはゲート電極密度が低く、このため、エッチングの進行が速いためである。
次に、図２０に示すように、第２段階のエッチングとして、ＨＢｒとＯ２の混合ガスを用いたエッチングにより、残りのＮ型ポリシリコン膜５０７及びＰ型ポリシリコン膜５０８を除去する。このステップでは、シリコン原子に起因する２５１ｎｍの発光をモニタし、この発光が減衰するところをエッチングの終点と判断し、さらに１０秒間のオーバーエッチングを行う。これによりゲート酸化膜５０６の上面が完全に露出される。ＨＢｒとＯ２の混合ガスを用いたエッチングでは、下地のゲート酸化膜５０６との選択性が高いため、ゲート酸化膜５０６がエッチングされることを防止できる。本実施形態では、第２段階でエッチングされるポリシリコン膜５０７及び５０８は、残膜厚が非常に薄くなっているため、ＨＢｒとＯ２の混合ガスを用いたエッチングであっても、Ｎ型ポリシリコン５０７とＰ型のポリシリコン５０８とのエッチング形状にほとんど差は生じない。
図２１及び２２は、本実施形態に対する比較のために、第１段階のエッチングでの終点の判断が不正確だった場合における第２段階のエッチング終了後の状態を表した図である。図２１は、第１段階のエッチングが短すぎた場合（ポリシリコン膜５０７及び５０８の残膜厚が大きすぎた場合）、図２２は、第１段階のエッチングが長すぎた場合（ポリシリコン膜５０７及び５０８の残膜厚が小さすぎた場合）をそれぞれ示している。
図２１に示すとおり、第１段階のエッチングが短かすぎると、第２段階のエッチングが長くなることから、Ｎ型ゲートはサイドエッチングされた形状に、Ｐ型ゲートはテーパー形状となり、ゲート形状に差が出てしまう。
一方、図２２に示すように、第１段階のエッチングが長すぎると、ゲート電極密度が低い周辺回路領域Ｂ及びＣでは、第１段階のエッチングが進みすぎ、ゲート酸化膜５０６が消失し、シリコン基板５０１までエッチングされてしまう。
これに対し、本実施形態によれば、マスクパターン５１６に対して垂直な方向の偏光成分の強度をモニタしながらエッチングを行うことにより、残膜厚を正確且つ容易に判断することができるため、図１９に示すように、ゲート酸化膜５０６が露出する寸前で第１段階のエッチングを停止することができ、最終的に、シリコン基板５０１にダメージを与えることなく、Ｎ型ゲートとＰ型ゲートの形状差のほとんどないゲート電極構造を得ることができる。
以上、本発明の好ましい実施の形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
例えば、上記実施形態では、ゲート電極のパターニングに本発明を適用した場合を例に説明したが、本発明の適用対象がこれに限定されるものではない。
また、上記実施形態では、シリコン酸化膜及びシリコン窒化膜のエッチングにマグネトロンＲＩＥ方式のプラズマエッチング装置を用い、Ｗ膜、ＷＮ膜及びポリシリコン膜のエッチングにＥＣＲ方式のプラズマエッチング装置を用いたが、他のプラズマエッチング装置を用いることも可能である。
また、上記実施形態では、マスクパターンに含まれる金属膜及び導電性金属化合物膜がＷ膜及びＷＮ膜であるが、Ａｌ膜、Ｔｉ膜等、他の材料からなる金属膜あるいはタングステンシリサイド（ＷＳｉ）膜等の金属シリサイド膜等の単層や積層の膜であっても同様の効果が得られる。但し、パターニング後に熱処理を行う必要がある場合には、熱処理に耐えられるＷ膜及びその化合物を選択することが好ましい。
１ 半導体ウエハ
１０ マスクパターン
１１ マスクパターン間の領域
２０ 電界
３０ 磁界
４０ 誘導電流
１００ 半導体製造装置
１１１ 半導体基板
１１２ 被エッチング膜
１１３ 導電膜
１１４ マスク
２００ プラズマ処理部
２０１ 試料台
２０２，３０８ 回転機構
３０１ 光源
３０２，３０３ 反射板
３０４ 偏光フィルタ
３０５ 分光器
３０６ 測定器
３０６ａ 測定結果
３０７ 終点検出部
３０７ａ 制御信号
４０１ 検査光
４０２ 反射光
４０３ 偏光波
５００ 半導体ウエハ
５０１ シリコン基板
５０２ 溝
５０３，５１２ シリコン酸化膜
５０４ Ｐ型チャネル領域
５０５ Ｎ型チャネル領域
５０６ ゲート酸化膜
５０７ Ｎ型ポリシリコン
５０８ Ｐ型ポリシリコン
５０９ 窒化タングステン膜
５１０ タングステン膜
５１１，５１５ シリコン窒化膜
５１３ レジストパターン
５１４，５１６ マスクパターン
Ａ メモリセル領域
Ｂ，Ｃ 周辺回路領域
１０ マスクパターン
１１ マスクパターン間の領域
２０ 電界
３０ 磁界
４０ 誘導電流
１００ 半導体製造装置
１１１ 半導体基板
１１２ 被エッチング膜
１１３ 導電膜
１１４ マスク
２００ プラズマ処理部
２０１ 試料台
２０２，３０８ 回転機構
３０１ 光源
３０２，３０３ 反射板
３０４ 偏光フィルタ
３０５ 分光器
３０６ 測定器
３０６ａ 測定結果
３０７ 終点検出部
３０７ａ 制御信号
４０１ 検査光
４０２ 反射光
４０３ 偏光波
５００ 半導体ウエハ
５０１ シリコン基板
５０２ 溝
５０３，５１２ シリコン酸化膜
５０４ Ｐ型チャネル領域
５０５ Ｎ型チャネル領域
５０６ ゲート酸化膜
５０７ Ｎ型ポリシリコン
５０８ Ｐ型ポリシリコン
５０９ 窒化タングステン膜
５１０ タングステン膜
５１１，５１５ シリコン窒化膜
５１３ レジストパターン
５１４，５１６ マスクパターン
Ａ メモリセル領域
Ｂ，Ｃ 周辺回路領域
Claims (13)
- 下層膜と前記下層膜上に形成され一方向に延在する金属及び導電性金属化合物の少なくとも一方を含む複数のマスクパターンとを備える半導体ウエハの前記複数のマスクパターン間に対応する位置の前記下層膜をエッチングする半導体装置の製造方法であって、
前記半導体ウエハに検査光を照射するステップと、前記半導体ウエハ上で反射した前記検査光の反射光に含まれる偏光成分のうち、前記マスクパターンの延在する方向に対して垂直な偏光成分の強度に基づいて前記エッチングの終点を判断するステップとを備えることを特徴とする半導体装置の製造方法。 - 前記半導体ウエハは前記下層膜の下にゲート絶縁膜をさらに備え、
前記エッチングは、前記マスクパターンをマスクとして第１のエッチングガスを用いたプラズマエッチングにより前記下層膜をエッチングし、前記エッチングの終点の判断に基づき、所定の膜厚の前記下層膜を前記ゲート絶縁膜上に残存させる第１のエッチング工程と、
前記第１のエッチングガスとは異なる第２のエッチングガスを用いたプラズマエッチングにより前記残存した下層膜をエッチング除去し、前記ゲート絶縁膜の表面を露出させる第２のエッチング工程とを含むことを特徴とする請求項１記載の半導体装置の製造方法。 - 前記第１のエッチングガスはフロロカーボンを含んでおり、前記第２のエッチングガスはフロロカーボンを含んでいないことを特徴とする請求項２記載の半導体装置の製造方法。
- 前記マスクパターンがタングステン（Ｗ）を含むことを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置の製造方法。
- 前記下層膜がポリシリコン膜であることを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置の製造方法。
- 前記ポリシリコン膜は、Ｎ型部分とＰ型部分とを備えていることを特徴とする請求項５記載の半導体装置の製造方法。
- 前記Ｎ型部分はメモリセル領域および周辺回路領域に形成されるゲート電極であり、前記Ｐ型部分は周辺回路領域に形成されるゲート電極であることを特徴とする請求項６記載の半導体装置の製造方法。
- 半導体基板上にポリシリコン膜を形成する第１の工程と、
前記ポリシリコン膜上に金属及び導電性金属化合物の少なくとも一方を含む導電膜を形成する第２の工程と、
前記導電膜上に一方向に延在する複数のマスクパターンを形成する第３の工程と、
前記マスクパターンを用いて前記導電膜をパターニングする第４の工程と、
前記マスクパターンを用い、第１のエッチングガスを用いたプラズマエッチングにより前記ポリシリコン膜をエッチングし、所定の膜厚のポリシリコン膜を残存させる第５の工程と、
前記マスクパターンを用い、前記第１のエッチングガスとは異なる第２のエッチングガスを用いたプラズマエッチングにより前記残存したポリシリコン膜をエッチング除去する第６の工程とを備え、
前記第５の工程では、前記半導体基板の主面に検査光を照射し、前記半導体基板の前記主面より得られる前記検査光の反射光に含まれる偏光成分のうち、前記マスクパターンの延在する方向に対して垂直な偏光成分の強度に基づいて前記第１のエッチングガスを用いたプラズマエッチングの終点を判断することを特徴とする半導体装置の製造方法。 - 前記導電膜がタングステン（Ｗ）を含むことを特徴とする請求項８記載の半導体装置の製造方法。
- 前記第１の工程の前に、前記半導体基板上にシリコン酸化膜を形成する工程をさらに含み、前記第６の工程により前記シリコン酸化膜の表面を露出させることを特徴とする請求項８又は９に記載の半導体装置の製造方法。
- 前記第１のエッチングガスはフロロカーボンを含んでおり、前記第２のエッチングガスはフロロカーボンを含んでいないことを特徴とする請求項８乃至１０のいずれか１項に記載の半導体装置の製造方法。
- 前記ポリシリコン膜は、Ｎ型部分とＰ型部分とを備えていることを特徴とする請求項１１記載の半導体装置の製造方法。
- 前記反射光の前記マスクパターンの延在する方向に対して垂直な偏光成分の強度は、前記マスクパターンの延在する方向に対して平行な偏光成分の強度よりも前記下層膜の残膜厚に応じた変化が大きいことを特徴とする請求項１乃至１２のいずれか１項に記載の半導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2004296247A JP4400406B2 (ja) | 2004-10-08 | 2004-10-08 | 半導体装置の製造方法 |
| US11/242,905 US7479459B2 (en) | 2004-10-08 | 2005-10-05 | Semiconductor device manufacturing method and semiconductor device manufacturing apparatus |
| US12/336,782 US20090098669A1 (en) | 2004-10-08 | 2008-12-17 | Semiconductor device manufacturing method and semiconductor device manufacturing apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2004296247A JP4400406B2 (ja) | 2004-10-08 | 2004-10-08 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2006108555A JP2006108555A (ja) | 2006-04-20 |
| JP4400406B2 true JP4400406B2 (ja) | 2010-01-20 |
Family
ID=36144217
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2004296247A Active JP4400406B2 (ja) | 2004-10-08 | 2004-10-08 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US7479459B2 (ja) |
| JP (1) | JP4400406B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100809597B1 (ko) * | 2006-04-06 | 2008-03-04 | 삼성전자주식회사 | 미세 패턴 형성 방법 및 이를 이용한 반도체 메모리 장치의형성 방법 |
| JP5037303B2 (ja) * | 2007-11-08 | 2012-09-26 | 株式会社日立ハイテクノロジーズ | ｈｉｇｈ−ｋ／メタル構造を備えた半導体素子のプラズマ処理方法 |
| DE102014115708A1 (de) * | 2014-10-29 | 2016-05-04 | Aixtron Se | Verfahren zum Trennen einer Kohlenstoffstruktur von einer Keimstruktur |
| CN105742404A (zh) * | 2014-12-11 | 2016-07-06 | 上海晶玺电子科技有限公司 | 刻蚀方法 |
| US9390323B1 (en) * | 2015-05-18 | 2016-07-12 | International Business Machines Corporation | Recommending sites through metadata analysis |
| CN111430257B (zh) * | 2020-04-02 | 2023-04-07 | 长江存储科技有限责任公司 | 测量装置及方法 |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2605640B2 (ja) | 1994-10-26 | 1997-04-30 | 日本電気株式会社 | 半導体光素子及びその製造方法 |
| US5835221A (en) | 1995-10-16 | 1998-11-10 | Lucent Technologies Inc. | Process for fabricating a device using polarized light to determine film thickness |
| JPH11260799A (ja) | 1998-03-13 | 1999-09-24 | Hitachi Ltd | 薄膜の微細加工方法 |
| JP4567828B2 (ja) | 1999-09-14 | 2010-10-20 | 東京エレクトロン株式会社 | 終点検出方法 |
| JP3427085B2 (ja) | 2000-01-27 | 2003-07-14 | Ｎｅｃエレクトロニクス株式会社 | エッチング終点検出方法 |
| JP2002005634A (ja) | 2000-06-16 | 2002-01-09 | Toshiba Corp | 段差測定方法とその装置およびエッチング方法 |
| JP3893868B2 (ja) * | 2000-10-11 | 2007-03-14 | 東京エレクトロン株式会社 | 電界効果トランジスタの製造方法、並びに、半導体デバイスの製造方法及びその装置 |
| EP1352415A2 (en) | 2000-10-23 | 2003-10-15 | Applied Materials, Inc. | Monitoring substrate processing using reflected radiation |
| JP3901533B2 (ja) | 2002-02-04 | 2007-04-04 | 株式会社東芝 | モニタ方法、エッチング方法及び半導体装置の製造方法 |
| JP2004119514A (ja) * | 2002-09-24 | 2004-04-15 | Toshiba Corp | パターン形成方法及び半導体装置の製造方法 |
| US7319074B2 (en) * | 2005-06-13 | 2008-01-15 | United Microelectronics Corp. | Method of defining polysilicon patterns |
-
2004
- 2004-10-08 JP JP2004296247A patent/JP4400406B2/ja active Active
-
2005
- 2005-10-05 US US11/242,905 patent/US7479459B2/en active Active
-
2008
- 2008-12-17 US US12/336,782 patent/US20090098669A1/en not_active Abandoned
Also Published As
| Publication number | Publication date |
|---|---|
| US20090098669A1 (en) | 2009-04-16 |
| US20060076315A1 (en) | 2006-04-13 |
| JP2006108555A (ja) | 2006-04-20 |
| US7479459B2 (en) | 2009-01-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US9601396B2 (en) | 3D NAND staircase CD control by using interferometric endpoint detection | |
| US6383824B1 (en) | Method of using scatterometry measurements to control deposition processes | |
| US6965138B2 (en) | Magnetic memory device and method of manufacturing the same | |
| US8536063B2 (en) | MRAM etching processes | |
| US6919259B2 (en) | Method for STI etching using endpoint detection | |
| KR20020003294A (ko) | 반도체 집적 회로 장치의 제조 방법 | |
| JP2000353804A (ja) | 半導体装置およびその製造方法 | |
| US7479459B2 (en) | Semiconductor device manufacturing method and semiconductor device manufacturing apparatus | |
| Desvoivres et al. | Sub-0.1 μm gate etch processes: Towards some limitations of the plasma technology? | |
| US6900139B1 (en) | Method for photoresist trim endpoint detection | |
| JPH11260799A (ja) | 薄膜の微細加工方法 | |
| US20040018647A1 (en) | Method for controlling the extent of notch or undercut in an etched profile using optical reflectometry | |
| US6707562B1 (en) | Method of using scatterometry measurements to control photoresist etch process | |
| JPH11251293A (ja) | 半導体集積回路装置の製造方法 | |
| KR100372894B1 (ko) | 반도체 장치의 콘택홀 형성 방법 | |
| JP2004119905A (ja) | ポリシリコンエッチング方法 | |
| US8034721B2 (en) | Manufacturing method of semiconductor device | |
| KR101090395B1 (ko) | 이온주입 방법을 이용한 식각 종말점 검출 정확도 향상방법 및 그 소자 | |
| JP2001267301A (ja) | エッチング進行度検出方法、エッチング方法、半導体装置の製造方法、エッチング進行度検出装置およびドライエッチング装置 | |
| US7498226B2 (en) | Method for fabricating semiconductor device with step gated asymmetric recess | |
| US6930049B2 (en) | Endpoint control for small open area by RF source parameter Vdc | |
| KR20080011541A (ko) | 식각공정을 모니터링하기 위한 방법 | |
| KR100611109B1 (ko) | 반도체 장치의 콘택홀 검사 방법 | |
| JP4284130B2 (ja) | 終点検出方法、加工方法、膜質評価方法及び電子デバイスの製造方法 | |
| JP2003243368A (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060215 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080611 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080617 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080814 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20090929 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20091019 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 4400406 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121106 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121106 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131106 Year of fee payment: 4 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |