JP4387753B2 - 半導体記憶装置 - Google Patents
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Description
図1は本発明の第1の実施の形態としてのROMの全体ブロック構成を示す。図1に示すように、ROMは、メモリセルアレイ10とリダンダンシメモリセルアレイ26とから構成されるROM領域と、行選択用のロウデコーダ20およびリダンダンシメモリセルアレイ26を選択するためのロウデコーダ追加回路28と、ロウアドレス制御のためのアドレス制御回路22と、列方向のビット線をプリチャージするためのプリチャージ回路12と、列方向のビット線を選択するためのカラムセレクト回路14と、信号を検出するためのセンスアンプ回路16と、検出した信号を増幅再生するための出力バッファ回路18と、リードコントロール回路24と、アドレス制御回路22からの信号とリードコントロール回路24からの信号を比較し、ロウデコーダ追加回路28に出力する救済アドレス比較回路30とを備える。
本発明の第1の実施の形態に係る半導体記憶装置の基本メモリセル構造としては、「背景技術」の欄で説明した「従来型拡散層プログラミングROM」、「VIA−2コンタクトプログラミングROM」、「新型(NEW)VIA−2コンタクトプログラミングROM」の構造のいずれも適用可能である。更に、「従来型拡散層プログラミングROM」に代えて、最も基本的なヒューズの切断を利用するROM構造も適用可能であることはもちろんである。本発明の実施の形態に係るROMリダンダンシ救済回路を利用する半導体記憶装置においては、従来から知られているメモリセルの基本構造はいずれも適用可能である。
本発明の第1の実施の形態に係る半導体記憶装置において、行(ロウ)リダンダンシ救済工程を説明する。ユーザのROMデータが決定してから製品を出荷するまでのフローは、図6に示すように、ステップST0〜ST12までのフローチャート図として模式的に表すことができる。
図7は本発明の第1の実施の形態に係る半導体記憶装置の具体的な回路構成図を示す。図1に示した第1の実施の形態に係る半導体記憶装置の全体ブロック構成図において、メモリセルアレイ10と、リダンダンシメモリセルアレイ26と、プリチャージ回路12と、カラムセレクト回路14と、センスアンプ回路16の各ブロックを具体的な回路構成として表現したものである。
まず、メモリ行救済回路のリダンダンシ動作を伴わない通常動作を説明し、次にリダンダンシ動作を説明する。
ビット線BLがロウ(L)レベルにならない不良、即ちプログラムビアが未開孔のためにロウ(L)レベルデータ読み出し不良となる場合における本発明の第1の実施の形態に係る半導体記憶装置のリダンダンシ動作は以下の通りである。
図1に示したロウデコーダ追加回路28の具体的な回路構成は、図10の点線部分に示すように、リダンダンシメモリセルアレイ26を駆動するための回路として構成される。即ち、図10において、点線の枠内がスペアワード線SP1,SP0のためのドライバ回路100およびアドレス入力回路102に相当する。その他の部分は、ワード線WLi-1,WLi,WLi+1,WLi+2を駆動するためのドライバ回路およびアドレス入力回路に相当している。ワード線WLi-1,WLi,WLi+1,WLi+2或いはスペアワード線SP0,SP1を駆動するドライバ回路はNANDゲート90とインバータ92によって構成されている。アドレス入力回路は、インバータ94、96が直列接続された部分と、インバータ94,96,98が直列接続された部分から構成されている。図10に示された回路は図1に示すロウデコーダ20とロウデコーダ追加回路28とを組み合わせた回路形式となっており、ロウデコーダ回路20、ロウデコーダ追加回路28はいずれも基本回路構成は実質的に同一である。ロウデコーダ追加回路28の部分を設けたことよる回路増加は、ロウデコーダ20に対してスペアワード線SP0,SP1のドライバ回路の増加分のみである。
救済アドレス比較回路30は、図11に示すように、ビット線をロウレベルにできない不良メモリセルのアドレスを保持する不良アドレス保持回路31と、保持されたアドレスをアドレス入力ADDR0,ADDR1と比較し、比較結果により入出力の救済行を駆動するアドレス比較回路33とから構成される。
図12は本発明の第2の実施の形態に係る半導体記憶装置の模式的回路構成図を示す。ビット線の信号を正転/反転する信号正転/反転選択出力回路84を用いることで、ROMデータを論理“0”に設定するコンタクト数を少なくすることを可能にしたものである。図12において、ビット線BLj-1,BLj,BLj+1毎にセンスアンプ回路66j-1,66j,66j+1が独立に接続され、センスアンプ回路66j-1,66j,66j+1の出力を反転するか否かを2個のプログラム素子76,78を用いて選択する。又、図12において、メモリセルアレイは3×3のマトリックス回路構成部分が示されている。即ち、ビット線BLj-1,BLj,BLj+1およびワード線WLi-1,WLi,WLi+1の交差する位置にメモリセルが配置されている。メモリセルはメモリセルトランジスタとプログラム素子(PGV)との直列回路から構成されている。図12において、第1の実施の形態に係る半導体記憶装置と同様に、リダンダンシメモリセルアレイ26、プリチャージ回路12、カラムセレクト回路14、救済アドレス比較回路30、ロウデコーダ追加回路28等を配置しても良いことは明らかである。
図13は本発明の第2の実施の形態の変形例1に係る半導体記憶装置の模式的回路構成図を示す。図13において、複数のビット線BLj-1,BLj,BLj+1はカラムマルチプレクサ64に接続され、更にセンスアンプ回路66を共有する点に特徴を有する。センスアンプ回路66の出力は、信号正転/反転選択出力回路124に接続されている。信号正転/反転選択出力回路124は、インバータ126と、プログラム素子130A,130Bを含むマルチプレクサ128と、バッファ回路70と、出力端子72とから構成される。センスアンプ回路66の出力は、一方ではインバータ126を通して反転されてマルチプレクサ128に伝送され、他方では反転されずにマルチプレクサ128に伝送される。ビット線選択信号BLSによって、カラムマルチプレクサ64およびマルチプレクサ128は、同時に制御される。更に又、マルチプレクサ128の内部のプログラム素子130A,130Bを用いて、センスアンプ出力を反転するか否かを選択する。
図14は本発明の第2の実施の形態の変形例2に係る半導体記憶装置の模式的回路構成図を示す。図14において、ビット線BLj-1,BLj,BLj+1毎にそれぞれセンスアンプ回路66j-1,66j,66j+1が独立に接続され、センスアンプ出力を反転するか否かを排他的NOR回路132j-1,132j,132j+1を用い、1個のプログラム素子78で選択する。
図15は本発明の第2の実施の形態の変形例3に係る半導体記憶装置の模式的回路構成図を示す。図15において、複数のビット線BLj-1,BLj,BLj+1はカラムマルチプレクサ64に接続され、更にセンスアンプ回路66を共有する点に特徴を有する。センスアンプ回路66の出力は、信号正転/反転選択出力回路138に接続されている。信号正転/反転選択出力回路138は、排他的NORゲート回路132a,132bと、プログラム素子130A,130Bを含むマルチプレクサ128と、バッファ回路70と、出力端子72と、プログラム素子76a,76bと、MOSトランジスタ74a,74b,136a,136bから構成される。センスアンプ回路66の出力は、は排他的NORゲート回路132a若しくは132bを通して正転/反転されてマルチプレクサ128に伝送される。プログラム素子76a,76b若しくは78a,78bの導通/非導通によって決まる論理状態によって、排他的NORゲート回路132a若しくは132bの他方の入力端子の論理状態を決が決まる。
上述の本発明の第1の実施の形態乃至第2の実施の形態に係る半導体記憶装置を適用したワンチップマイクロコンピュータの模式的ブロック構成は、図18に示すように、全体ブロックのLSI240の対して、内部は、ROM200と、CPU202と、ダイレクトメモリアクセスコントローラ(DMA)204と、データRAM206と、割り込み制御回路208と、タイマ回路210と、データバスドライバ212と、スタックRAM/ワークRAM214と、液晶ディスプレイ(LCD)駆動回路216と、昇圧回路218と、電池電圧検知回路220と、ブザー回路222と、I/Oポート224と、テスト回路226と、クロック発振回路228と、リセット回路230とから構成される。
12…プリチャージ回路
14…カラムセレクト回路
16,66,66j-1,66j,66j+1…センスアンプ回路
18…出力バッファ回路
20…ロウデコーダ
22…アドレス制御回路
24…リードコントロール回路
26…リダンダンシメモリセルアレイ
28…ロウデコーダ追加回路
30…救済アドレス比較回路
31…不良アドレス保持回路
32…オープン状態のプログラム素子(PGV)
33…アドレス比較回路
34…ショート状態のプログラム素子(PGV)
36…ビット線コンタクト
38…ワード線コンタクト
40…トライ・ステート・インバータ
42,44,46,80,80j-1,80j,80j+1,92,94,96,98,106,110,112…インバータ
48,52,56,58…pチャネルMOSトランジスタ
50,54,60,62…nチャネルMOSトランジスタ
64…カラムマルチプレクサ
70,70j-1,70j,70j+1…バッファ回路
72,72j-1,72j,72j+1…出力端子
74,74j-1,74j,74j+1, 74a,74b,136j-1,136j,136j+1,136a,136b…MOSトランジスタ
76,76j-1,76j,76j+1,76a,76b,78,78j-1,78j,78j+1,78a,78b,82,82j-1,82j,82j+1,130A,130B…プログラム素子
84,124,134,138…信号正転/反転選択出力回路
90,104…NANDゲート回路
100…ドライバ回路
102…アドレス入力回路
114…Dタイプフリップフロップ
116…ヒューズ
118,120,122…抵抗
108,132,132j-1,132j,132j+1,132a,132b…排他的NOR回路
200…ROM
202…CPU
204…DMA
206…データRAM
208…割り込み制御回路
210…タイマ回路
212…データバスドライバ回路
214…スタックRAM/ワークRAM
216…LCD駆動回路
218…昇圧回路
220…電池電圧検知回路
222…ブザー回路
224…I/Oポート
226…テスト回路
228…クロック発振回路
230…リセット回路
240…LSI
300…半導体基板
302…素子分離領域
304…n+拡散層
310…プログラムビア(VIA)
ST0〜ST12…ステップ
GND…接地ライン
WLi-1,WLi,WLi+1,WLi+2…ワード線
WLUP…ワード線昇圧信号
Pj-1,Pj,Pj+1,Pj+2…プリチャージトランジスタ
BLj-1,BLj,BLj+1,BLj+2…ビット線
BLS…ビット線選択信号
Nij-1,Nij,Nij+1,Nij+2,Ni+1j-1,Ni+1j,Ni+1j+1,Ni+1j+2…MOSトランジスタ
SAE…センスアンプイネーブル信号
SAEL…センスアンプイネーブル信号線
PRECH…プリチャージ信号
PRECHL…プリチャージ信号線
SP0,SP1…スペアワード線
NBLj-1,NBLj,NBLj+1,NBLj+2…ビット線選択トランジスタ
CSL0,CSL1…カラムセレクト信号線
CLS…カラムセレクト信号
CS…ソース線コンタクト
CB…ビット線コンタクト
Claims (8)
- 行方向に延びる複数のワード線と、列方向に延びる複数のビット線とを備え、前記複数のワード線と前記複数のビット線との交差する位置に,それぞれスイッチング素子とプログラム素子の直列回路からなるメモリセルを配置したメモリセルアレイと、
前記行方向に延びるデータ出力と同数のスペアワード線と前記ビット線との交差する位置に,それぞれ前記直列回路を配置したリダンダンシメモリセルアレイと、
前記メモリセルアレイの複数のワード線を駆動するロウデコーダと、
前記複数のスペアワード線を駆動するロウデコーダ追加回路と、
前記複数のビット線をプリチャージするプリチャージ回路と、
前記プリチャージ回路に接続され、前記ビット線を選択するカラムセレクト回路と、
前記カラムセレクト回路に接続され、前記メモリセルに記憶されたデータを検出するセンスアンプ回路
とを備え、
前記ワード線と、前記スペアワード線とを同時に駆動して前記ビット線のロウレベル読み出しを救済することを特徴とする半導体記憶装置。 - 前記リダンダンシメモリセルアレイにおいて、同一のデータ出力に属するメモリセルのゲートは、同一のスペアワード線に接続され、前記スペアワード線の活性化によって、前記ビット線を放電することを特徴とする請求項1記載の半導体記憶装置。
- 前記ロウデコーダと前記ロウデコーダ追加回路は実質に同一の回路構成を備えることを特徴とする請求項1記載の半導体記憶装置。
- 前記ビット線をロウレベルにできない不良メモリセルのアドレスとそのデータ出力番号を保持する不良アドレス保持回路と、
前記保持されたアドレスとアドレス入力とを比較し、前記比較結果に基づいて、出力の救済行を駆動する比較回路
とを更に備えることを特徴とする請求項2記載の半導体記憶装置。 - 前記救済アドレス比較回路は、常時いずれかの行アドレス
を選択することを特徴とする請求項4記載の半導体記憶装置。 - 前記センスアンプ回路に接続され、前記ビット線の信号を
正転/反転する信号正転/反転選択出力回路を更に備えることを特徴と
する請求項1記載の半導体記憶装置。 - 前記信号正転/反転選択出力回路は、インバータと該インバータに並列接続され、前記プログラム素子と同一構成からなるプログラム素子を備えることを特徴とする請求項6記載の半導体記憶装置。
- 前記信号正転/反転出力回路は、排他的NORゲート回路と、前記プログラム素子と同一構成からなるプログラム素子を備えることを特徴とする請求項6記載の半導体記憶装置。
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