JP4387731B2 - Method for manufacturing thin film multilayer substrate - Google Patents

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Description

この発明は、半導体装置に用いられる半導体素子を実装する実装基板に係り、特にシリコン基板を用いて形成された薄膜多層基板の製造方法に関する。 This invention relates to a mounting board for mounting the semiconductor element used in a semiconductor device, a method of manufacturing a thin-film multilayer board formed by using a particular silicon substrate.

複数のＬＳＩ等の半導体素子を基板上に搭載してひとつの半導体装置として形成する技術が開発されている。この場合の基板としては、５０〜２００μｍ程度の厚さのシリコン基板（Si基板）上に多層の配線層を設けて形成した薄膜多層基板が用いられる。   A technique for mounting a plurality of semiconductor elements such as LSI on a substrate to form a single semiconductor device has been developed. As the substrate in this case, a thin film multilayer substrate formed by providing a multilayer wiring layer on a silicon substrate (Si substrate) having a thickness of about 50 to 200 μm is used.

図７及び図８は、従来の薄膜多層基板の製造過程を示す。シリコン基板１上にTi層２及びCu層３がスパッタリングにより形成される。Ti層２及びCu層３は、電解めっきのためのシード層として形成される。   7 and 8 show a manufacturing process of a conventional thin film multilayer substrate. A Ti layer 2 and a Cu layer 3 are formed on the silicon substrate 1 by sputtering. The Ti layer 2 and the Cu layer 3 are formed as seed layers for electrolytic plating.

図８（ａ）に示すように、Cu層３上にはフォトレジストの開口部に、Ni層４、Au層５及びNi層６がパッド電極のバリアメタル層として電解めっきにより形成される。そして、Ni層４、Au層５及びNi層６が絶縁膜７で覆われ、さらに絶縁膜７に形成された開口部にスパッタリングによるTi,Cu層及び電解めっきによるCu層にてなるパッド電極８が形成される。   As shown in FIG. 8A, a Ni layer 4, an Au layer 5 and a Ni layer 6 are formed on the Cu layer 3 by electrolytic plating as a barrier metal layer of a pad electrode in the opening of the photoresist. The Ni layer 4, the Au layer 5 and the Ni layer 6 are covered with an insulating film 7, and a pad electrode 8 comprising a Ti, Cu layer by sputtering and a Cu layer by electrolytic plating in an opening formed in the insulating film 7. Is formed.

次いで、図７に示すように、絶縁膜７及び微細配線９が順次積層されて、薄膜多層基板部が形成される。
次いで、シリコン基板１がフッ硝酸によるエッチングで除去される。すると、図８（ｂ）に示すように、Ti層２及びCu層３とNi層４までエッチングにより除去され、Au層５はフッ硝酸では溶けないので、Au層５及びその下層のNi層６が残る。 Next, as shown in FIG. 7, the insulating film 7 and the fine wiring 9 are sequentially stacked to form a thin film multilayer substrate portion.
Next, the silicon substrate 1 is removed by etching with hydrofluoric acid. Then, as shown in FIG. 8 (b), the Ti layer 2, the Cu layer 3 and the Ni layer 4 are removed by etching, and the Au layer 5 is not dissolved by hydrofluoric acid. Therefore, the Au layer 5 and the Ni layer 6 below the Au layer 5 are removed. Remains.

そして、Au層５を覆うようにバンプ電極が形成されて、薄膜多層基板が形成される。
特許文献１，２には、類似のパッド電極構造が開示されている。
特開平５−５５２２８号公報（第２頁 図１） 特開平１−２１４１４１号公報（第２頁〜第３頁 図１） And a bump electrode is formed so that Au layer 5 may be covered, and a thin film multilayer substrate is formed.
Patent Documents 1 and 2 disclose similar pad electrode structures.
Japanese Patent Laid-Open No. 5-55228 (FIG. 1 on page 2) Japanese Patent Laid-Open No. 1-214141 (page 2 to page 3)

上記のようなパッド電極では、図８（ａ）に示す状態からシリコン基板１をエッチングするとき、同図（ｂ）に示すように、Ti層２、Cu層３だけでなくNi層４まで除去されることが望ましい。   With the pad electrode as described above, when the silicon substrate 1 is etched from the state shown in FIG. 8A, not only the Ti layer 2 and the Cu layer 3 but also the Ni layer 4 are removed as shown in FIG. It is desirable that

ところが、Ni層４がエッチングされるとき、そのNi層４は絶縁膜７から凹んで位置するため、完全に除去されず、残膜が残ることがある。すると、Au層５上にバンプ電極を形成したとき、バンプ電極とパッド電極８との間の接続抵抗が増大するため、半導体装置の高速動作に対する妨げとなる。   However, when the Ni layer 4 is etched, the Ni layer 4 is recessed from the insulating film 7, so that it is not completely removed, and a remaining film may remain. Then, when a bump electrode is formed on the Au layer 5, the connection resistance between the bump electrode and the pad electrode 8 increases, which hinders high-speed operation of the semiconductor device.

一方、Ni層４が完全に除去されるまで、十分にエッチングすると、Au層５と絶縁膜７との間からエッチング液がしみ込んで、Au層５の下層のNi層６を溶かしてしまい、バリアメタルとしての特性を確保できなくなることがある。   On the other hand, if the etching is sufficiently performed until the Ni layer 4 is completely removed, the etchant permeates from between the Au layer 5 and the insulating film 7 and dissolves the Ni layer 6 below the Au layer 5, resulting in a barrier. It may not be possible to secure the characteristics as a metal.

この発明の目的は、パッド電極のバリアメタル層の特性を向上させ得る薄膜多層基板の製造方法を提供することにある。 An object of the present invention is to provide a method of manufacturing a thin film multilayer substrate capable of improving the characteristics of a barrier metal layer of a pad electrode.

請求項１では、シリコン基板上に、Ti層及びNi層からなるシード層を形成し、前記シード層上にはフォトレジストの開口部にAu層及びNi層をバリアメタル層として電解めっきで形成し、前記バリアメタル層上にパッド電極を形成し、さらに、絶縁膜及び微細配線を順次積層し、次いで前記シリコン基板及びシード層をエッチングにより除去し、次いでエッチングにより露出されたバリアメタル層上にバンプ電極を形成するようにした。 According to a first aspect of the present invention, a seed layer composed of a Ti layer and a Ni layer is formed on a silicon substrate, and an Au layer and a Ni layer are formed on the seed layer by electrolytic plating as a barrier metal layer in an opening portion of a photoresist. Then, a pad electrode is formed on the barrier metal layer, an insulating film and a fine wiring are sequentially stacked, then the silicon substrate and the seed layer are removed by etching, and then bumps are formed on the barrier metal layer exposed by the etching. An electrode was formed.

請求項２では、前記フォトレジストは、第１の絶縁膜と第２の絶縁膜を含み、請求項１におけるAu層及びNi層は、前記シード層上に第１の絶縁膜を形成し、前記第１の絶縁膜をパターニングした第１の開口部に前記Au層を電解めっきにより形成し、前記第１の絶縁膜を除去した後、前記シード層及び前記Au層上に第２の絶縁膜を形成し、前記第２の絶縁膜をパターニングした第１の開口部より径の小さい第２の開口部に前記Ni層を電解めっきにより形成するようにした。 According to a second aspect of the present invention, the photoresist includes a first insulating film and a second insulating film, and the Au layer and the Ni layer according to the first aspect form a first insulating film on the seed layer, and The Au layer is formed by electrolytic plating in the first opening patterned with the first insulating film, and after removing the first insulating film, a second insulating film is formed on the seed layer and the Au layer. The Ni layer is formed by electrolytic plating in a second opening having a smaller diameter than the first opening formed by patterning the second insulating film.

請求項３では、請求項１におけるAu層及びNi層は、前記シード層上に前記フォトレジストを形成し、前記フォトレジストをパターニングした前記開口部に、順次前記Au層及びNi層を電解めっきにより形成し、前記パッド電極は前記Au層及びNi層と共通の前記開口部に形成するようにした。
請求項４では、シリコン基板上に、Au層及びNi層をバリアメタル層としてスパッタリングで形成し、前記Ni層上にパターニングされた絶縁膜の開口部にパッド電極を形成し、次いで前記シリコン基板をエッチングにより除去し、前記Au層上にフォトレジストをパターニングし、前記バリアメタル層をエッチングし、前記フォトレジストを除去し、前記エッチングされたバリアメタル層上にバンプ電極を形成するようにした。 According to claim 3, Au layer and Ni layer in the first aspect, the photoresist is formed on the seed layer, in the opening formed by patterning the photoresist, by sequentially electroplating the Au layer and the Ni layer The pad electrode is formed in the opening common to the Au layer and the Ni layer.
According to a fourth aspect of the present invention, an Au layer and a Ni layer are formed as a barrier metal layer by sputtering on a silicon substrate, a pad electrode is formed in an opening of an insulating film patterned on the Ni layer, and then the silicon substrate is formed. Etching removed, photoresist was patterned on the Au layer, the barrier metal layer was etched, the photoresist was removed, and bump electrodes were formed on the etched barrier metal layer.

本発明によれば、薄膜多層基板に形成されるパッド電極のバリアメタル層の特性を向上させ得る薄膜多層基板の製造方法を提供することができる。 ADVANTAGE OF THE INVENTION According to this invention, the manufacturing method of the thin film multilayer substrate which can improve the characteristic of the barrier metal layer of the pad electrode formed in a thin film multilayer substrate can be provided.

（第一の実施の形態）
以下、本発明を具体化した第一の実施の形態を図１に従って説明する。前記従来例と同一構成部分は、同一符号を付して説明する。 (First embodiment)
Hereinafter, a first embodiment of the present invention will be described with reference to FIG. The same components as those in the conventional example will be described with the same reference numerals.

図１(ａ)（ｂ）は、薄膜多層基板の製造過程を示す。シリコン基板１上にTi層１１及びNi層１２がスパッタリングにより形成される。Ti層１１及びNi層１２は、電解めっきのためのシード層（めっき用電極）として形成され、例えばTi層は１００nm、Ni層１２は２５０nmで形成される。Ti層１１及びNi層１２は、後工程でエッチングにより除去されるので、薄いほうが望ましい。   1A and 1B show a manufacturing process of a thin film multilayer substrate. A Ti layer 11 and a Ni layer 12 are formed on the silicon substrate 1 by sputtering. The Ti layer 11 and the Ni layer 12 are formed as seed layers (plating electrodes) for electrolytic plating. For example, the Ti layer is formed at 100 nm and the Ni layer 12 is formed at 250 nm. Since the Ti layer 11 and the Ni layer 12 are removed by etching in a later process, it is desirable that the layer be thinner.

Ni層１２上にはフォトレジストの開口部に、Au層１３及びNi層１４がパッド電極のバリアメタル層として電解めっきにより形成される。そして、Au層１３及びNi層１４が絶縁膜１５で覆われ、さらに絶縁膜１５に形成された開口部にスパッタリングによるTi,Cu層及び電解めっきによるCu層にてなるパッド電極８が形成される。次いで、絶縁膜及び微細配線が順次積層されて、薄膜多層基板部が形成される。   On the Ni layer 12, an Au layer 13 and a Ni layer 14 are formed by electrolytic plating as a barrier metal layer of a pad electrode in the opening of the photoresist. Then, the Au layer 13 and the Ni layer 14 are covered with an insulating film 15, and a pad electrode 8 composed of a Ti, Cu layer by sputtering and a Cu layer by electrolytic plating is formed in an opening formed in the insulating film 15. . Next, the insulating film and the fine wiring are sequentially laminated to form a thin film multilayer substrate portion.

次いで、シリコン基板１がフッ硝酸によるエッチングで除去される。すると、図1（ｂ）に示すように、Ti層１１及びNi層１２までエッチングにより除去され、Au層１３がストッパーとなってそのAu層１３及びその下層のNi層１４が残る。そして、Au層１３上にバンプ電極（図示しない）が形成されて、薄膜多層基板が形成される。   Next, the silicon substrate 1 is removed by etching with hydrofluoric acid. Then, as shown in FIG. 1B, the Ti layer 11 and the Ni layer 12 are removed by etching, and the Au layer 13 serves as a stopper, so that the Au layer 13 and the underlying Ni layer 14 remain. Then, bump electrodes (not shown) are formed on the Au layer 13 to form a thin film multilayer substrate.

このように形成された薄膜多層基板では、次に示す作用効果を得ることができる。
（１）バリアメタル層を形成するためのシード層として、Ti層１１及びNi層１２をシリコン基板１上に形成し、バリアメタル層としてAu層１３及びNi層１４を形成した。従って、シリコン基板１とともにTi層１１及びNi層１２をエッチングにより除去すると、Au層１３の表面と絶縁膜１５の表面とは面一となる。
（２）Au層１３の表面と絶縁膜１５の表面とが面一となるため、Au層１３の表面にNi層１２の残膜が残ることはない。
（３）Ni層１２の膜厚を薄くしてそのエッチングを速やかに行うことができるので、Au層１３と絶縁膜１５との間からNi層１４へのエッチング液のしみ込みを未然に防止することができる。
（４）Au層１３の表面と絶縁膜１５の表面とが面一となるため、バンプ電極をAu層１３上に容易に形成することができる。
（第二の実施の形態）
図２は、第二の実施の形態を示す。この実施の形態は、図２（ｉ）に示すように、バリアメタル層を構成するNi層１６の径を、Au層１７より小さくしたものであり、その他の構成は前記第一の実施の形態と同様である。 In the thin film multilayer substrate formed as described above, the following operational effects can be obtained.
(1) Ti layers 11 and Ni layers 12 were formed on the silicon substrate 1 as seed layers for forming a barrier metal layer, and Au layers 13 and Ni layers 14 were formed as barrier metal layers. Therefore, when the Ti layer 11 and the Ni layer 12 are removed together with the silicon substrate 1 by etching, the surface of the Au layer 13 and the surface of the insulating film 15 are flush with each other.
(2) Since the surface of the Au layer 13 and the surface of the insulating film 15 are flush with each other, the remaining film of the Ni layer 12 does not remain on the surface of the Au layer 13.
(3) Since the thickness of the Ni layer 12 can be reduced and the etching can be performed quickly, the penetration of the etchant into the Ni layer 14 from between the Au layer 13 and the insulating film 15 is prevented in advance. be able to.
(4) Since the surface of the Au layer 13 and the surface of the insulating film 15 are flush with each other, the bump electrode can be easily formed on the Au layer 13.
(Second embodiment)
FIG. 2 shows a second embodiment. In this embodiment, as shown in FIG. 2 (i), the diameter of the Ni layer 16 constituting the barrier metal layer is made smaller than that of the Au layer 17, and other configurations are the same as those in the first embodiment. It is the same.

図２は、この実施の形態の製造プロセスを示す。同図（ａ）に示すように、シリコン基板１上にTi層１１及びNi層１２がスパッタリングにより形成される。このTi層１１及びNi層１２は、前記第一の実施の形態と同様である。   FIG. 2 shows the manufacturing process of this embodiment. As shown in FIG. 2A, a Ti layer 11 and a Ni layer 12 are formed on a silicon substrate 1 by sputtering. The Ti layer 11 and the Ni layer 12 are the same as those in the first embodiment.

次いで、図２（ｂ）に示すように、フォトレジスト１８ａがパターニングされ、同図（ｃ）に示すように、そのフォトレジスト１８ａの開口部にAu層１７が電解めっきにより形成される。   Next, as shown in FIG. 2B, the photoresist 18a is patterned, and as shown in FIG. 2C, an Au layer 17 is formed in the opening of the photoresist 18a by electrolytic plating.

次いで、図２（ｄ）に示すようにフォトレジスト１８ａが剥離される。図２（ｅ）に示すように、フォトレジスト１８ｂが新たにパターニングされ、このフォトレジスト１８ｂにAu層１７より径の小さい開口部が形成され、この開口部に電解めっきによりNi層１６が形成される。   Next, as shown in FIG. 2D, the photoresist 18a is peeled off. As shown in FIG. 2E, the photoresist 18b is newly patterned, an opening having a diameter smaller than that of the Au layer 17 is formed in the photoresist 18b, and the Ni layer 16 is formed in the opening by electrolytic plating. The

次いで、図２（ｆ）に示すようにフォトレジスト１８ｂが剥離されると、Au層１７上にAu層１７より径の小さいNi層１６が形成される。
次いで、図２（ｇ）に示すように、Ni層１６上が開口されるように絶縁膜１９がパターニングされ、同図（ｈ）に示すように、スパッタリングによるTi,Cu層及び電解めっきによるCu層にてなるパッド電極８が形成される。次いで、絶縁膜及び微細配線が順次積層されて、薄膜多層基板部が形成される。 Next, as shown in FIG. 2F, when the photoresist 18 b is peeled off, the Ni layer 16 having a smaller diameter than the Au layer 17 is formed on the Au layer 17.
Next, as shown in FIG. 2 (g), the insulating film 19 is patterned so that the Ni layer 16 is opened, and as shown in FIG. 2 (h), a Ti, Cu layer by sputtering and a Cu by electrolytic plating are used. A pad electrode 8 made of a layer is formed. Next, the insulating film and the fine wiring are sequentially laminated to form a thin film multilayer substrate portion.

次いで、シリコン基板１がフッ硝酸によるエッチングで除去される。すると、図２（ｉ）に示すように、Ti層１１及びNi層１２までエッチングにより除去され、Au層１７がストッパーとなってそのAu層１７及びその上層のNi層１６が残る。そして、Au層１７上にバンプ電極（図示しない）が形成されて、薄膜多層基板が形成される。   Next, the silicon substrate 1 is removed by etching with hydrofluoric acid. Then, as shown in FIG. 2 (i), the Ti layer 11 and the Ni layer 12 are removed by etching, and the Au layer 17 serves as a stopper, so that the Au layer 17 and the upper Ni layer 16 remain. A bump electrode (not shown) is formed on the Au layer 17 to form a thin film multilayer substrate.

このように形成された薄膜多層基板では、前記第一の実施の形態で得られた作用効果に加えて、次に示す作用効果を得ることができる。
（１）Ni層１６は、Au層１７より小さい径で形成されて、Ni層１６とAu層１７の端縁に段差が形成されて不連続となる。この結果、Au層１７と絶縁膜１９との接触面積が増大するため、Au層１７と絶縁膜１９との間からのエッチング液のしみ込みを、前記第一の実施の形態に比してさらに抑制することができる。
（第三の実施の形態）
図３は、第三の実施の形態を示す。この実施の形態は、Au層２０、Ni層２１及びパッド電極８を同一の絶縁膜２２の開口部に形成したものである。 In the thin film multilayer substrate formed as described above, the following operational effects can be obtained in addition to the operational effects obtained in the first embodiment.
(1) The Ni layer 16 is formed with a diameter smaller than that of the Au layer 17, and a step is formed at the edges of the Ni layer 16 and the Au layer 17 so as to be discontinuous. As a result, since the contact area between the Au layer 17 and the insulating film 19 increases, the penetration of the etchant from between the Au layer 17 and the insulating film 19 is further reduced as compared with the first embodiment. Can be suppressed.
(Third embodiment)
FIG. 3 shows a third embodiment. In this embodiment, the Au layer 20, the Ni layer 21 and the pad electrode 8 are formed in the opening of the same insulating film 22.

すなわち、図３（ａ）に示すように、まず、シリコン基板１上にTi層１１及びNi層１２がスパッタリングにより形成される。このTi層１１及びNi層１２は、前記第一の実施の形態と同様である。   That is, as shown in FIG. 3A, first, a Ti layer 11 and a Ni layer 12 are formed on a silicon substrate 1 by sputtering. The Ti layer 11 and the Ni layer 12 are the same as those in the first embodiment.

次いで、図３（ｂ）に示すように、Ni層１２上に絶縁膜２２がパターニングされ、その絶縁膜２２の開口部にAu層２０及びNi層２１が電解めっきにより順次形成され、Ni層２１上にパッド電極８が形成される。   Next, as shown in FIG. 3B, the insulating film 22 is patterned on the Ni layer 12, and the Au layer 20 and the Ni layer 21 are sequentially formed in the opening of the insulating film 22 by electrolytic plating. A pad electrode 8 is formed thereon.

次いで、図３（ｃ）に示すように、シリコン基板１、Ti層１１及びNi層１２がエッチングにより除去され、Au層２０上にバンプ電極が形成される。
このように形成された薄膜多層基板では、前記第一の実施の形態で得られた作用効果に加えて、次に示す作用効果を得ることができる。
（１）Au層２０及びNi層２１を形成するために、フォトレジストをパターニングする工程を省略することができるので、製造コストの低減を図ることができる。特に、Au層２０及びNi層２１を形成するためにそれぞれフォトレジストのパターニングを行う第二の実施の形態に比して、コスト低減効果が大きい。
（第四の実施の形態）
図４は、第四の実施の形態を示す。この実施の形態は、図４（ｃ）に示すように、バリアメタル層を構成するAu層２４及びNi層２５が、絶縁膜２３上に突起した形状で形成されたものである。 Next, as shown in FIG. 3C, the silicon substrate 1, the Ti layer 11, and the Ni layer 12 are removed by etching, and bump electrodes are formed on the Au layer 20.
In the thin film multilayer substrate formed as described above, the following operational effects can be obtained in addition to the operational effects obtained in the first embodiment.
(1) Since the step of patterning the photoresist can be omitted to form the Au layer 20 and the Ni layer 21, the manufacturing cost can be reduced. In particular, the cost reduction effect is greater than in the second embodiment in which photoresist patterning is performed in order to form the Au layer 20 and the Ni layer 21, respectively.
(Fourth embodiment)
FIG. 4 shows a fourth embodiment. In this embodiment, as shown in FIG. 4C, the Au layer 24 and the Ni layer 25 constituting the barrier metal layer are formed in a protruding shape on the insulating film 23.

その製造プロセスは、図４（ａ）に示すように、シリコン基板１上にAu層２４及びNi層２５がスパッタリングにより形成される。Au層２４は１μｍ、Ni層２５は２μｍで形成される。   In the manufacturing process, as shown in FIG. 4A, an Au layer 24 and a Ni layer 25 are formed on a silicon substrate 1 by sputtering. The Au layer 24 is 1 μm, and the Ni layer 25 is 2 μm.

次いで、Ni層２５上に絶縁膜２３がパターニングされ、その開口部にパッド電極８が形成される。
次いで、図４（ｂ）に示すように、シリコン基板１がエッチングにより除去される。そして、Au層２４面上にフォトレジストがパターニングされ、Au層２４及びNi層２５のエッチングが行われ、その後フォトレジストが除去される。 Next, the insulating film 23 is patterned on the Ni layer 25, and the pad electrode 8 is formed in the opening.
Next, as shown in FIG. 4B, the silicon substrate 1 is removed by etching. Then, a photoresist is patterned on the surface of the Au layer 24, the Au layer 24 and the Ni layer 25 are etched, and then the photoresist is removed.

すると、図４（ｃ）に示すように、パッド電極８に接続されるAu層２４及びNi層２５がバリアメタル層として絶縁膜２３から突起するように形成される。そして、Au層２４及びNi層２５を覆うようにバンプ電極が（図示しない）形成される。   Then, as shown in FIG. 4C, the Au layer 24 and the Ni layer 25 connected to the pad electrode 8 are formed as a barrier metal layer so as to protrude from the insulating film 23. A bump electrode (not shown) is formed so as to cover the Au layer 24 and the Ni layer 25.

このように形成された薄膜多層基板では、次に示す作用効果を得ることができる。
（１）バリアメタル層を形成するためのシード層を形成することなく、シリコン基板１上にバリアメタル層としてAu層２４及びNi層２５を形成するので、シード層を形成するための製造プロセスを省略して、製造コストを低減することができる。
（２）シリコン基板１のエッチングと、Au層２４及びNi層２５のエッチングとを別工程で行うので、それぞれ最適なエッチング液を選択することができる。従って、Au層２４及びNi層２５のエッチング時におけるNi層２５へのエッチング液のしみ込みを未然に防止することができる。
（３）バリアメタル層であるAu層２４及びNi層２５が絶縁膜２３から突起した形状となるので、バンプ電極とバリアメタル層とを確実に接合させることができる。
（第五の実施の形態）
図５は、第五の実施の形態を示す。この実施の形態は、バリアメタル層を構成するAu層２６及びNi層２７のうち、Au層２６のみが絶縁膜２８上に突起した形状で形成されたものである。 In the thin film multilayer substrate formed as described above, the following operational effects can be obtained.
(1) Since the Au layer 24 and the Ni layer 25 are formed as the barrier metal layer on the silicon substrate 1 without forming the seed layer for forming the barrier metal layer, a manufacturing process for forming the seed layer is performed. By omitting it, the manufacturing cost can be reduced.
(2) Since the etching of the silicon substrate 1 and the etching of the Au layer 24 and the Ni layer 25 are performed in separate steps, it is possible to select an optimum etching solution for each. Therefore, it is possible to prevent the etchant from penetrating into the Ni layer 25 when the Au layer 24 and the Ni layer 25 are etched.
(3) Since the Au layer 24 and the Ni layer 25, which are barrier metal layers, have a shape protruding from the insulating film 23, the bump electrode and the barrier metal layer can be reliably bonded.
(Fifth embodiment)
FIG. 5 shows a fifth embodiment. In this embodiment, of the Au layer 26 and the Ni layer 27 constituting the barrier metal layer, only the Au layer 26 is formed in a shape protruding on the insulating film 28.

その製造プロセスは、シリコン基板１上にAu層２６がスパッタリングにより形成される。Au層２６は１２μｍで形成される。
次いで、Au層２６上に絶縁膜２８がパターニングされ、その開口部にAu層２６をシード層としてNi層２７が電解めっきにより形成される。Ni層２７は、４．５μｍの膜厚で形成される。 In the manufacturing process, the Au layer 26 is formed on the silicon substrate 1 by sputtering. The Au layer 26 is formed with a thickness of 12 μm.
Next, the insulating film 28 is patterned on the Au layer 26, and the Ni layer 27 is formed by electrolytic plating using the Au layer 26 as a seed layer in the opening. The Ni layer 27 is formed with a film thickness of 4.5 μm.

次いで、Ni層２７上にパッド電極８が形成され、次いでシリコン基板１がエッチングにより除去される。そして、Au層２６面上にフォトレジストがパターニングされ、Au層２６のエッチングが行われ、その後フォトレジストが除去される。   Next, the pad electrode 8 is formed on the Ni layer 27, and then the silicon substrate 1 is removed by etching. Then, a photoresist is patterned on the surface of the Au layer 26, the Au layer 26 is etched, and then the photoresist is removed.

すると、パッド電極８に接続されるAu層２６及びNi層２７のうちAu層２６のみが絶縁膜２８から突起するように形成される。そして、Au層２６上にバンプ電極（図示しない）が形成される。   Then, only the Au layer 26 among the Au layer 26 and the Ni layer 27 connected to the pad electrode 8 is formed so as to protrude from the insulating film 28. A bump electrode (not shown) is formed on the Au layer 26.

このように形成された薄膜多層基板では、前記第四の実施の形態と同様な作用効果を得ることができる。
（第六の実施の形態）
図６は、第六の実施の形態を示す。この実施の形態のバリアメタル層は、前記第三の実施の形態と同様な構成であるが、製造プロセスが異なる。 In the thin film multilayer substrate formed in this way, the same effects as those of the fourth embodiment can be obtained.
(Sixth embodiment)
FIG. 6 shows a sixth embodiment. The barrier metal layer of this embodiment has the same configuration as that of the third embodiment, but the manufacturing process is different.

すなわち、シリコン基板１上にAu層２９及びNi層３０がスパッタリングにより形成される。Au層２９は１μｍ、Ni層３０は２μｍで形成される。
次いで、Ni層３０上にフォトレジストがパターニングされ、Au層２９及びNi層３０がエッチングされて、バリアメタル層が形成される。 That is, the Au layer 29 and the Ni layer 30 are formed on the silicon substrate 1 by sputtering. The Au layer 29 is 1 μm and the Ni layer 30 is 2 μm.
Next, a photoresist is patterned on the Ni layer 30, and the Au layer 29 and the Ni layer 30 are etched to form a barrier metal layer.

次いで、パターニングされたAu層２９及びNi層３０上に絶縁膜３１が形成され、Au層２９及びNi層３０と同径の開口部が形成される。そして、その開口部にパッド電極８が形成される。   Next, an insulating film 31 is formed on the patterned Au layer 29 and Ni layer 30, and an opening having the same diameter as the Au layer 29 and Ni layer 30 is formed. A pad electrode 8 is formed in the opening.

次いで、シリコン基板１がエッチングにより除去され、Au層３２上にバンプ電極（図示しない）が形成される。
このように形成された薄膜多層基板では、前記第一の実施の形態と同様な作用効果を得ることができる。 Next, the silicon substrate 1 is removed by etching, and bump electrodes (not shown) are formed on the Au layer 32.
In the thin film multilayer substrate formed as described above, the same operational effects as those of the first embodiment can be obtained.

上記各実施の形態は、以下の態様で実施してもよい。
・電解めっきのシード層として形成されるTi層は、Moに代替可能であり、Ni層はCoあるいはFeに代替可能である。
（付記１）微細配線がシリコン基板上に形成された薄膜多層基板において、
前記シリコン基板上に形成されたシード層と、
前記シード層上に形成されたAu層及びNi層からなるバリアメタル層と、
前記バリアメタル層上に形成されたパッド電極とからなり、
前記シード層はAuが拡散しない金属で形成されていることを特徴とする薄膜多層基板。
（付記２）シリコン基板上に、Auが拡散しない金属でシード層を形成し、
前記シード層をめっき用電極として、前記シード層上にAu層及びNi層からなるバリアメタル層を電解めっきにより形成し、
前記バリアメタル層上にパッド電極を形成し、
前記シリコン基板及び前記シード層をエッチングにより除去し、
前記エッチングにより露出された前記バリアメタル層上にバンプ電極を形成することを特徴とする薄膜多層基板の製造方法。
（付記３）前記Au層及びNi層は、フォトレジストをパターニングして形成した開口部に電解めっきにより形成し、前記Au層及びNi層を別工程で形成して、前記Ni層の径を、前記Au層より小さくしたことを特徴とする付記２記載の薄膜多層基板の製造方法。
（付記４）前記Au層及びNi層は、絶縁膜をパターニングした開口部に形成し、前記パッド電極は前記Au層及びNi層と共通の前記開口部に形成したことを特徴とする付記２記載の薄膜多層基板の製造方法。
（付記５）シリコン基板上に、Au層及びNi層をバリアメタル層としてスパッタリングで形成し、前記バリアメタル層上にパッド電極を形成し、次いで前記シリコン基板をエッチングにより除去し、前記バリアメタル層をパターニングし、パターニングされたバリアメタル層上にバンプ電極を形成することを特徴とする薄膜多層基板の製造方法。
（付記６）シリコン基板上に、Au層をバリアメタル層としてスパッタリングで形成し、前記バリアメタル層上に絶縁膜をパターニングし、前記Au層上において前記絶縁膜の開口部にNi層をバリアメタル層として形成し、次いで前記開口部にパッド電極を形成し、次いで前記シリコン基板をエッチングにより除去し、前記Au層をパターニングし、パターニングされたAu層上にバンプ電極を形成することを特徴とする薄膜多層基板の製造方法。
（付記７）シリコン基板上に、Au層及びNi層をバリアメタル層としてスパッタリングで形成し、前記バリアメタル層をパターニングし、次いで前記シリコン基板上に絶縁膜をパターニングして前記バリアメタル層上を開口し、前記絶縁膜の開口部にパッド電極を形成し、次いで前記シリコン基板をエッチングにより除去し、エッチングにより露出されたバリアメタル層上にバンプ電極を形成することを特徴とする薄膜多層基板の製造方法。
（付記８）前記シード層は、スパッタリングにより形成されるTi層及びNi層としたことを特徴とする付記１記載の薄膜多層基板。
（付記９）前記シード層は、スパッタリングにより形成されるMo層と、Co層若しくはFe層としたことを特徴とする付記１記載の薄膜多層基板。 Each of the above embodiments may be implemented in the following manner.
The Ti layer formed as a seed layer for electrolytic plating can be replaced with Mo, and the Ni layer can be replaced with Co or Fe.
(Appendix 1) In a thin film multilayer substrate in which fine wiring is formed on a silicon substrate,
A seed layer formed on the silicon substrate;
A barrier metal layer composed of an Au layer and a Ni layer formed on the seed layer;
A pad electrode formed on the barrier metal layer,
A thin film multilayer substrate, wherein the seed layer is made of a metal that does not diffuse Au.
(Appendix 2) On the silicon substrate, a seed layer is formed of a metal that does not diffuse Au,
Using the seed layer as an electrode for plating, a barrier metal layer composed of an Au layer and a Ni layer is formed on the seed layer by electrolytic plating,
Forming a pad electrode on the barrier metal layer;
Removing the silicon substrate and the seed layer by etching;
A bump electrode is formed on the barrier metal layer exposed by the etching, and the method for manufacturing a thin film multilayer substrate.
(Appendix 3) The Au layer and the Ni layer are formed by electrolytic plating in an opening formed by patterning a photoresist, the Au layer and the Ni layer are formed in separate steps, and the diameter of the Ni layer is The manufacturing method of the thin film multilayer substrate according to appendix 2, wherein the thickness is smaller than the Au layer.
(Additional remark 4) The said Au layer and Ni layer are formed in the opening part which patterned the insulating film, The said pad electrode was formed in the said opening part common with the said Au layer and Ni layer, The additional remark 2 characterized by the above-mentioned. Manufacturing method of thin film multilayer substrate.
(Appendix 5) On the silicon substrate, an Au layer and an Ni layer are formed by sputtering as a barrier metal layer, a pad electrode is formed on the barrier metal layer, and then the silicon substrate is removed by etching, and the barrier metal layer And a bump electrode is formed on the patterned barrier metal layer.
(Appendix 6) An Au layer is formed on a silicon substrate by sputtering as a barrier metal layer, an insulating film is patterned on the barrier metal layer, and an Ni layer is formed on the Au layer at an opening of the insulating film on the barrier metal layer. Forming a pad electrode in the opening, then removing the silicon substrate by etching, patterning the Au layer, and forming a bump electrode on the patterned Au layer Manufacturing method of thin film multilayer substrate.
(Appendix 7) On the silicon substrate, an Au layer and a Ni layer are formed by sputtering as a barrier metal layer, the barrier metal layer is patterned, and then an insulating film is patterned on the silicon substrate to form the barrier metal layer on the barrier metal layer. A thin-film multilayer substrate comprising: opening, forming a pad electrode in the opening of the insulating film, then removing the silicon substrate by etching, and forming a bump electrode on the barrier metal layer exposed by etching Production method.
(Supplementary note 8) The thin film multilayer substrate according to supplementary note 1, wherein the seed layer is a Ti layer and a Ni layer formed by sputtering.
(Additional remark 9) The said seed layer is Mo layer formed by sputtering, Co layer, or Fe layer, The thin film multilayer substrate of Additional remark 1 characterized by the above-mentioned.

（ａ）（ｂ）は第一の実施の形態を示す断面図である。(A) (b) is sectional drawing which shows 1st embodiment. （ａ）〜（ｉ）は第二の実施の形態の製造プロセスを示す断面図である。(A)-(i) is sectional drawing which shows the manufacturing process of 2nd embodiment. （ａ）〜（ｃ）は第三の実施の形態の製造プロセスを示す断面図である。(A)-(c) is sectional drawing which shows the manufacturing process of 3rd Embodiment. （ａ）〜（ｃ）は第四の実施の形態の製造プロセスを示す断面図である。(A)-(c) is sectional drawing which shows the manufacturing process of 4th Embodiment. 第五の実施の形態を示す断面図である。It is sectional drawing which shows 5th embodiment. 第六の実施の形態を示す断面図である。It is sectional drawing which shows 6th embodiment. 薄膜多層基板を示す断面図である。It is sectional drawing which shows a thin film multilayer substrate. （ａ）（ｂ）は従来例を示す断面図である。(A) (b) is sectional drawing which shows a prior art example.

符号の説明Explanation of symbols

１ シリコン基板
１１，１２ シード層（Ti層、Ni層）
１３，１７，２０，２４，２６，２９ Au層
１４，１６，２１，２５，２７，３０ Ni層
１５，１９，２２，２３，２８，３１ 絶縁膜 1 Silicon substrate 11, 12 Seed layer (Ti layer, Ni layer)
13, 17, 20, 24, 26, 29 Au layer 14, 16, 21, 25, 27, 30 Ni layer 15, 19, 22, 23, 28, 31 Insulating film

Claims (4)

シリコン基板上に、Ti層及びNi層からなるシード層を形成し、
前記シード層をめっき用電極として、前記シード層上にはフォトレジストの開口部にAu層及びNi層からなるバリアメタル層を電解めっきにより形成し、
前記バリアメタル層上にパッド電極を形成し、
さらに、絶縁層及び微細配線を順次積層し、
前記シリコン基板及び前記シード層をエッチングにより除去し、
前記エッチングにより露出された前記バリアメタル層上にバンプ電極を形成することを特徴とする薄膜多層基板の製造方法。 On the silicon substrate, a seed layer composed of a Ti layer and a Ni layer is formed,
Using the seed layer as an electrode for plating, a barrier metal layer composed of an Au layer and a Ni layer is formed by electrolytic plating on the opening of the photoresist on the seed layer,
Forming a pad electrode on the barrier metal layer;
Furthermore, an insulating layer and fine wiring are sequentially laminated,
Removing the silicon substrate and the seed layer by etching;
A bump electrode is formed on the barrier metal layer exposed by the etching, and the method for manufacturing a thin film multilayer substrate. 前記フォトレジストは、第１の絶縁膜と第２の絶縁膜とを含み、
前記Au層及びNi層は、
前記シード層上に前記第１の絶縁膜を形成し、
前記第１の絶縁膜をパターニングした第１の開口部に前記Au層を電解めっきにより形成し、
前記第１の絶縁膜を除去した後、前記シード層及び前記Au層上に前記第２の絶縁膜を形成し、
前記第２の絶縁膜をパターニングした第１の開口部より径の小さい第２の開口部に前記Ni層を電解めっきにより形成することを特徴とする請求項１記載の薄膜多層基板の製造方法。 The photoresist includes a first insulating film and a second insulating film,
The Au layer and Ni layer are
Said first insulating film is formed on the seed layer,
Forming the Au layer by electroplating in the first opening patterned the first insulating film;
After removing the first insulating film, said second insulating film is formed on the seed layer and the Au layer,
2. The method of manufacturing a thin film multilayer substrate according to claim 1, wherein the Ni layer is formed by electrolytic plating in a second opening having a diameter smaller than that of the first opening patterned in the second insulating film. 前記Au層及びNi層は、
前記シード層上に前記フォトレジストを形成し、
前記フォトレジストをパターニングした前記開口部に、順次Au層及びNi層を電解めっきにより形成し、
前記パッド電極は前記Au層及びNi層と共通の前記開口部に形成したことを特徴とする請求項１記載の薄膜多層基板の製造方法。 The Au layer and Ni layer are
Forming the photoresist on the seed layer;
In the opening formed by patterning the photoresist, it is formed by electrolytic plating successively Au layer and Ni layer,
The pad electrode manufacturing method of a thin film multi-layer substrate according to claim 1, characterized in that formed in common of the opening and the Au layer and the Ni layer. シリコン基板上に、Au層及びNi層をバリアメタル層としてスパッタリングで形成し、前記Ni層上にパターニングされた絶縁膜の開口部にパッド電極を形成し、次いで前記シリコン基板をエッチングにより除去し、前記Au層上にフォトレジストをパターニングし、前記バリアメタル層をエッチングし、前記フォトレジストを除去し、前記エッチングされたバリアメタル層上にバンプ電極を形成することを特徴とする薄膜多層基板の製造方法。 On a silicon substrate, an Au layer and a Ni layer are formed by sputtering as a barrier metal layer , a pad electrode is formed in an opening of an insulating film patterned on the Ni layer, and then the silicon substrate is removed by etching, Fabricating a thin film multilayer substrate comprising patterning a photoresist on the Au layer, etching the barrier metal layer, removing the photoresist, and forming a bump electrode on the etched barrier metal layer Method.
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