JP4384970B2 - Power saving method using scan chain and boundary scan - Google Patents
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Description
本発明は、特定用途向け集積回路(ASIC:application specific integrated circuits。以下、「ASIC」という。)中の漏電を減少させる方法に関するものであって、特に、スキャンチェーン(Scan Chain)及びバウンダリスキャン(IEEE 1149.1)等の技術を使用した節電方法に関するものである。 The present invention relates to a method for reducing leakage in an application specific integrated circuit (ASIC) (hereinafter referred to as “ASIC”), and more particularly to a scan chain and a boundary scan (referred to as “scan chain” and “boundary scan”). The present invention relates to a power saving method using a technique such as IEEE 1149.1).
携帯式のPDAやノート型パソコン、携帯電話等にとって、集積回路の節電がますます重要になりつつある。これらの携帯型装備の電力消耗は、動的消費電力および静的消費電力(漏電)の二種類に分けられる。ここで動的消費電力Pとは開閉時に消耗する電力であって、キャパシタンス全体C、供給電圧V、作業周波数fを用いてP=CV2fで定義される。 For portable PDAs, notebook computers, mobile phones, etc., power saving in integrated circuits is becoming increasingly important. The power consumption of these portable devices can be divided into two types: dynamic power consumption and static power consumption (leakage). Here, the dynamic power consumption P is power consumed during opening and closing, and is defined as P = CV 2 f using the entire capacitance C, supply voltage V, and working frequency f.
動的消費電力は、以下の(1)、(2)の二つに代表される技術を応用し、上記のC、V、またはfを低下させて、電力消耗を減少させている。
(1)製造技術の改良により、供給電圧、及び、回路領域/キャパシタンス等を減少させる(即ち、C、Vを減少させる)。
(2)クロックを閉鎖して、作業周波数fを減少させる。
The dynamic power consumption applies the technology represented by the following two (1) and (2) to reduce the power consumption by reducing the above C, V, or f.
(1) Reduce supply voltage, circuit area / capacitance, etc. (ie, reduce C and V) by improving manufacturing technology.
(2) The clock is closed to reduce the working frequency f.
一方、静的消費電力(即ち、漏電)の低減には、代表的には以下の(3)、(4)の方法が使用されている。
(3)装置/回路の改良で、ディープサブミクロン、及び、ポータブル回路設計においては漏電が電力消耗の主な要素となっているため、カットイン電圧(VT)が高い素子を使用して、漏電を減少させ、静的消費電力を改善する。
(4)不使用の回路に対し、その電源を切る。
On the other hand, the following methods (3) and (4) are typically used for reducing static power consumption (that is, leakage).
(3) Due to improvements in equipment / circuits, since leakage is a major factor in power consumption in deep submicron and portable circuit designs, use elements with high cut-in voltage (V T ). Reduce leakage and improve static power consumption.
(4) Turn off power to unused circuits.
上記(3)の方法は、高いカットイン電圧(VT)がショート回路電流を増加させ、更に多くの動的消費電力を要することとなる。また(1)と(3)は、工程技術を改善しなければならないため、コストが高く、改良に時間を要する。よって、現有技術を用いて節電を達成するには、(2)と(4)の点を改良することが好適である。なお、(2)は動的消費電力を低減し、(4)は静的消費電力を低減させるのにそれぞれ最適な方法である。 In the method (3), the high cut-in voltage (V T ) increases the short circuit current and requires more dynamic power consumption. Moreover, since (1) and (3) must improve process technology, cost is high and improvement requires time. Therefore, in order to achieve power saving using the existing technology, it is preferable to improve the points (2) and (4). Note that (2) is an optimum method for reducing dynamic power consumption, and (4) is an optimum method for reducing static power consumption.
ここで、一般に携帯型電子機器装置の作業時間の95%はスタンバイモードであるとされており、これにより、漏電が電力消耗の主な要因の一つとなっている。漏電は閉鎖クロック信号に関する(2)の方法によっては終了できないため、(4)の電源閉鎖による方法が携帯型電子機器装置の静的消費電力の節減に最適な方法である。 Here, it is generally considered that 95% of the working time of the portable electronic device device is in the standby mode, and thus leakage is one of the main causes of power consumption. Since the electric leakage cannot be terminated by the method (2) relating to the closed clock signal, the method (4) by closing the power supply is the optimum method for reducing the static power consumption of the portable electronic device.
電源のオンオフにより集積回路の節電を可能とする従来技術については、例えば先行文献1(特許文献1:特開平08−054954号公報)には、入力検知回路とタイマーを備え動作フラグのオンオフによる省電力機能を有する集積回路に関する発明が、また先行文献2(特許文献2:特開2002−312073号公報)には、リセット信号を出力させるカウンタを汎用に使用可能としたまま、復旧期間を短縮させて、消費電力も減少させることができる省電力化集積回路に関する発明が、それぞれ記載されている。
しかし、上記先行文献のような例は存在するものの、一般に電源閉鎖の手法は汎用されていない。それは主に以下の理由による。
1.電源閉鎖のためには、別途にメモリ、制御回路、及び導線を用意して、パワーオフブロックの内容を保存する必要があるため、追加すべきハードウェアが多すぎる。
2.パワーオフ/オンの工程は瑣末である。
However, although there is an example like the above-mentioned prior art document, generally the method of closing the power source is not widely used. This is mainly due to the following reasons.
1. In order to shut down the power supply, it is necessary to prepare a memory, a control circuit, and a conductor separately, and to save the contents of the power-off block, so there is too much hardware to be added.
2. The power-off / on process is insignificant.
上記理由は、例えば先行文献1記載の集積回路については、きめ細かい消費電力コントロールを可能とするため主回路とは別に入力検知回路等が必要であること、そして先行文献2記載の集積回路についても、計時手段を備えた省電力化制御ブロックをCPU等とは別に用意する必要があることなどにも見受けられる。 The reason for this is that, for example, for the integrated circuit described in the prior art document 1, an input detection circuit or the like is required separately from the main circuit in order to enable fine power consumption control. It can also be seen that it is necessary to prepare a power-saving control block having a time measuring means separately from the CPU or the like.
そこで本発明においては、既存のスキャンチェーン及びバウンダリスキャン(IEEE 1149.1)技術を使用して電源閉鎖をするという全く新しい節電方法を提供することにより、追加すべきハードウェアを伴わず、または最小限で節電ができ、ASIC中にて通常別途行っている節電ハードウェア設計の必要性を減少させることのできる方法と回路を提供することを目的とする。 Therefore, the present invention provides a completely new power saving method that uses existing scan chain and boundary scan (IEEE 1149.1) technology to shut down the power supply, so that there is minimal or no hardware to add. It is an object of the present invention to provide a method and a circuit that can save power and reduce the need for power saving hardware design that is usually performed separately in an ASIC.
上記の課題を踏まえ、本発明者は鋭意検討の末、ASIC中の節電コントローラーに対し、スキャンチェーン及びバウンダリスキャン回路現有のorg_s_mode、org_s_enable、org_bs_mode、org_bs_enable、power_off、clock及びreset信号を入力すると共に、該コントローラーにて一組の新しい制御信号s_mode、s_enable、bs_mode、bs_enable、pw_switch、scan_clock、bs_clock及びmem_ifを生成して、ASICのパワーオン/オフに応じてスキャンチェーン及びバウンダリスキャン回路を制御することにより、新たなメモリや制御回路を追加することなく電源閉鎖を行うことができるという知見に基づき、本発明の完成に至った。 Based on the above problems, the present inventor, after earnestly examining, inputs scan chain and boundary scan circuit current org_s_mode, org_s_enable, org_bs_mode, org_bs_enable, power_off, clock and reset signals to the power saving controller in the ASIC, By generating a set of new control signals s_mode, s_enable, bs_mode, bs_enable, pw_switch, scan_clock, bs_clock and mem_if in the controller and controlling the scan chain and the boundary scan circuit according to the power on / off of the ASIC Based on the knowledge that the power supply can be closed without adding a new memory or control circuit, the present invention has been completed.
本発明は、スキャンチェーン回路及びバウンダリスキャン回路を有するASICの節電方法であって、前記スキャンチェーン回路を制御するオリジナルのスキャン制御信号及び前記バウンダリスキャン回路を制御するオリジナルのバウンダリスキャン制御信号、パワーオフ制御信号、クロック、リセット信号が入力され、入力された該スキャン制御信号、該バウンダリスキャン制御信号、及び、該パワーオフ制御信号、該クロック、該リセット信号から、前記スキャン回路を制御するためのスキャン制御信号、前記バウンダリスキャン回路を制御するためのバウンダリスキャン制御信号、及び、前記ASICの電源を制御するための電源スイッチ制御信号、前記スキャン回路のクロックであるスキャンクロック、前記バウンダリ回路のクロックであるバウンダリスキャンクロック、前記ASICをリセットするためのリセット信号、外部メモリとのインタフェースを制御するメモリインタフェース制御信号を新たに生成する節電コントローラを有し、前記節電コントローラは、前記新たに生成したスキャン制御信号、バウンダリスキャン制御信号、及び、電源スイッチ制御信号、スキャンクロック、バウンダリスキャンクロック、リセット信号、メモリインタフェース制御信号により、前記ASICの電源を閉鎖したいブロックを電源オフにする時には、前記ASICの前記ブロックのクロック信号を閉鎖する第1工程と、前記ASICの前記ブロックの主要出力を、前記バウンダリスキャン回路のメモリ素子中に保存し、その後、外部回路の入力端を、該主要出力から、前記バウンダリスキャン回路のメモリ素子に切り換える第2工程と、前記ASICの内部メモリ素子の内容を、前記スキャンチェーン回路を経由して、外部メモリに移出する第3工程と、前記ASICの電源をオフにする第4工程と、からなる電源オフ動作を行わせ、前記ASICの前記ブロックを電源オンにする時には、前記ASICの前記ブロックの電源をオンし、内部ブロックをリセットする第1工程と、前記外部メモリに保存された数値を、前記スキャンチェーン回路により、前記内部メモリ素子に戻す第2工程と、前記外部回路の入力端を、前記バウンダリスキャン回路のメモリ素子から前記主要出力に切り換える第3工程と、前記ブロックのクロック信号をオンにする第4工程と、からなる電源オン動作を行わせることを特徴とするものである。 The present invention relates to a power saving method for an ASIC having a scan chain circuit and a boundary scan circuit, the original scan control signal for controlling the scan chain circuit, the original boundary scan control signal for controlling the boundary scan circuit, and power-off. A scan for controlling the scan circuit from the input of the scan control signal, the boundary scan control signal, the power-off control signal, the clock, and the reset signal. A control signal, a boundary scan control signal for controlling the boundary scan circuit, a power switch control signal for controlling the power supply of the ASIC, a scan clock which is a clock of the scan circuit, and a clock of the boundary circuit. A power saving controller for newly generating a boundary scan clock, a reset signal for resetting the ASIC, and a memory interface control signal for controlling an interface with an external memory, and the power saving controller includes the newly generated scan control signal, the boundary scan control signal, and a power switch control signal, scan clock, boundary scan clock, a reset signal, the memory interface control signals, the block to be closed power of the ASIC when the power-off, the said ASIC a first step of closing the clock signal of the block, the primary output of the block of the ASIC, and stored in the memory device of the boundary scan circuit, then, an input end of an external circuit, from said principal output, said bow A second step of switching to the memory element of the Dali scan circuit, a third step of transferring the contents of the internal memory element of the ASIC to the external memory via the scan chain circuit, and turning off the power of the ASIC A first step of turning on the power of the block of the ASIC and resetting an internal block when the power of the block of the ASIC is turned on by performing a power off operation comprising the fourth step, and the external memory A second step of returning the numerical value stored in the internal memory element by the scan chain circuit, and a third step of switching the input terminal of the external circuit from the memory element of the boundary scan circuit to the main output; And a fourth step of turning on the clock signal of the block , and a power-on operation is performed. is there.
本発明は、既存の回路を用いて不使用回路の電源閉鎖を行うことができ、漏電の節減による節電を達成でき、かつ回路の増設を最小限とすることができるという特徴を有する。 The present invention is characterized in that the power supply of unused circuits can be closed using an existing circuit, power saving can be achieved by reducing leakage, and the number of additional circuits can be minimized.
以下、本発明の実施の形態につき、図面を用いて具体的に説明する。ただし本発明は以下の実施例または図面のみに限られるものではない。 Hereinafter, embodiments of the present invention will be specifically described with reference to the drawings. However, the present invention is not limited to the following examples or drawings.
図1は、生産テストのスキャンチェーン代表回路を示す。同期ロジックASICにおいて、スキャンチェーン回路は主要回路に沿って配置される。主要回路は、ロジック回路1およびメモリ型素子2の組み合わせからなる。メモリ型素子2の種別は特に限定されないが、フリップフロップまたはシフトレジスタが代表的である。 FIG. 1 shows a scan chain representative circuit of a production test. In the synchronous logic ASIC, the scan chain circuit is arranged along the main circuit. The main circuit is composed of a combination of the logic circuit 1 and the memory type element 2. The type of the memory-type element 2 is not particularly limited, but is typically a flip-flop or a shift register.
スキャンチェーン回路は、マルチプレクサ3と4からなる。マルチプレクサ3は二つの入力端「テスト31」及び「作業32」を有し、マルチプレクサ4は、二つの入力端「スキャンクロック41」及び「メインクロック42」を有する。マルチプレクサ3及び4の制御信号s_enable33とs_mode43が低電位である時、「作業32」と「メインクロック42」は、同期ロジックASICに入力されて正常作業をする。マルチプレクサ3及び4の制御信号s_enable33とs_mode43が高電位である時、回路はスキャンモードに進入して、生産テストを行い、「スキャンクロック41」は「メインクロック42」に代替されて、同期ロジックASIC中に入力され、「テスト31」のデータがメモリ型素子2に移入され、組み合わせのロジック回路1を通過した後、各メモリ型素子2を経過して、出力ポート20を移出して、同期ロジックASICの生産テストを行う。 The scan chain circuit includes multiplexers 3 and 4. The multiplexer 3 has two inputs “test 31” and “operation 32”, and the multiplexer 4 has two inputs “scan clock 41” and “main clock 42”. When the control signals s_enable 33 and s_mode 43 of the multiplexers 3 and 4 are at a low potential, “work 32” and “main clock 42” are input to the synchronous logic ASIC to perform normal work. When the control signals s_enable 33 and s_mode 43 of the multiplexers 3 and 4 are at a high potential, the circuit enters a scan mode and performs a production test. The “scan clock 41” is replaced with the “main clock 42”, and the synchronous logic ASIC The data of “test 31” is input to the memory type element 2 and passes through the logic circuit 1 of the combination, then passes through each memory type element 2 and is output from the output port 20 to synchronize logic. Conduct ASIC production test.
図2はバウンダリスキャン(IEEE 1149.1)回路図である。設計テストにおいて、主要出力信号52を保存/観察するテスト待機ユニット5はバウンダリスキャン機構10(同図にて影を付された領域)により環囲される。具体的にはbs_clock59、及びbs_enable54信号を使用して、マルチプレクサ55を通じてテスト資料58を主要入力端51に入力する。テスト待機ユニット5の主要出力信号52は、メモリ素子57により保存され、その後、バウンダリスキャン機構10により移出される。バウンダリスキャン機構10は、テスト待機ユニット5の設計をテストするものである。 FIG. 2 is a circuit diagram of a boundary scan (IEEE 1149.1). In the design test, the test standby unit 5 for storing / observing the main output signal 52 is surrounded by the boundary scan mechanism 10 (the shaded area in the figure). Specifically, the test material 58 is input to the main input terminal 51 through the multiplexer 55 using the bs_clock 59 and the bs_enable 54 signals. The main output signal 52 of the test standby unit 5 is stored by the memory element 57 and then exported by the boundary scan mechanism 10. The boundary scan mechanism 10 tests the design of the test standby unit 5.
不使用回路の電源を閉鎖するには、以下の二つを必ず実行しなければならない。まず、電源を閉鎖したいブロック8中の全てのメモリ素子の内容を外部メモリ6に複製し、後に電源をオンにする工程中で作業状態を回復できるようにする。ここで、外部メモリ6は特に限定されないが、例えば一組のフリップフロップ、RAM、またはその他のメモリ素子などが好適に用いられる。次に、オリジナル信号を保留させつつ、電源を閉鎖したいブロック8の主要出力52を浮動させる。 In order to shut down the power of the unused circuit, the following two must be executed. First, the contents of all the memory elements in the block 8 whose power is to be closed are copied to the external memory 6 so that the working state can be recovered during the process of turning on the power later. Here, the external memory 6 is not particularly limited, but for example, a set of flip-flops, a RAM, or other memory elements are preferably used. Next, while holding the original signal, the main output 52 of the block 8 whose power is to be closed is floated.
まず、ブロック8の全てのメモリ素子の内容を外部メモリ6に複製するための装置として、図3に、上述のスキャンチェーン及びバウンダリスキャンを組み合わせ、電源を閉鎖したいブロック8を環囲した状態を示す。スキャンチェーン回路及びバウンダリスキャン回路は、携帯式アプリケーションなどの集積回路中に汎用的に用いられている回路であるため、本発明では節電用として、かかるスキャンチェーン及びバウンダリスキャン回路を利用するものである。 First, as a device for copying the contents of all memory elements in the block 8 to the external memory 6, FIG. 3 shows a state in which the block 8 whose power supply is to be closed is surrounded by combining the above-described scan chain and boundary scan. . Since the scan chain circuit and the boundary scan circuit are circuits generally used in integrated circuits such as portable applications, the present invention uses the scan chain and boundary scan circuit for power saving. .
本発明は、スキャンチェーン回路を使用して、電源を閉鎖したいブロック8中のメモリ素子の内容を外部メモリ6に保存し、マルチプレクサ3と4のs_enable33とs_mode43を高電位に引き上げて、電源を閉鎖したいブロック8をスキャンモードに進入させる。また同時に本発明では、バウンダリスキャン回路を利用し、電源を閉鎖したいブロック8のバウンダリ状態を外部回路7に保存することができる。 The present invention uses a scan chain circuit to store the contents of the memory element in the block 8 whose power supply is to be closed in the external memory 6, and raises the s_enable 33 and s_mode 43 of the multiplexers 3 and 4 to a high potential to close the power supply. The block 8 to be entered enters the scan mode. At the same time, in the present invention, the boundary scan circuit can be saved in the external circuit 7 by using the boundary scan circuit.
図4(a)は、本発明のパワーオフの工程を示すフローチャートである。
まず、電源を閉鎖したいブロック8のクロックを閉鎖する(工程91)。次に、主要出力52をバウンダリスキャン機構10のフロップ57に保存する。その後、外部回路7の入力端を、電源を閉鎖したいブロック8の主要出力52から、バウンダリスキャンフロップ57に切り換える(工程92)。また、内部のフリップフロップ2の現在の状態を、スキャンチェーン回路により、外部メモリ6に移出する(工程93)。最後に、ブロック8の電源をオフにする(工程94)。
FIG. 4A is a flowchart showing the power-off process of the present invention.
First, the clock of the block 8 whose power is to be closed is closed (step 91). Next, the main output 52 is stored in the flop 57 of the boundary scan mechanism 10. Thereafter, the input end of the external circuit 7 is switched from the main output 52 of the block 8 whose power supply is to be closed to the boundary scan flop 57 (step 92). Further, the current state of the internal flip-flop 2 is transferred to the external memory 6 by the scan chain circuit (step 93). Finally, the block 8 is turned off (step 94).
パワーオフ回路の回路を正常作業モードに回復させるには、図4(b)で示されるパワーオン工程を施す。
まず、電源をオンにして、ブロック8をリセットする(工程95)。次に、スキャンチェーンにより、保存したフロップ値をシフトする(工程96)。そして、外部回路7に切り換えた信号を、バウンダリスキャンフロップ57から、主要出力52に戻す(工程97)。最後に、ブロック8を開いて、正常作業に戻る(工程98)。
In order to restore the circuit of the power-off circuit to the normal operation mode, the power-on process shown in FIG. 4B is performed.
First, the power is turned on and the block 8 is reset (step 95). Next, the stored flop value is shifted by the scan chain (step 96). Then, the signal switched to the external circuit 7 is returned from the boundary scan flop 57 to the main output 52 (step 97). Finally, the block 8 is opened to return to normal operation (step 98).
次に、オリジナル信号を保留させつつ、電源を閉鎖したいブロック8の主要出力52を浮動させる装置について、図5に、電源開閉の二種のタスクを達成するための節電コントローラー9のブロック図を示す。このコントローラー9は、スキャンチェーン、及び、バウンダリスキャンのオリジナル信号を収集して、一組の新しい制御信号を生成して、節電を行うものである。 Next, FIG. 5 shows a block diagram of the power-saving controller 9 for accomplishing two kinds of tasks of opening and closing the power supply for a device that floats the main output 52 of the block 8 that wants to close the power supply while holding the original signal. . The controller 9 collects original signals of the scan chain and boundary scan, generates a set of new control signals, and saves power.
ただし、節電コントローラー9は同期ロジックASICに内含するCPUによって代替することができ、専用のハードウェアである必要はない。かかる代替により、ハードウェアの追加を伴わず本発明の提供する電源のオン/オフに基づく節電効果を得ることができる。 However, the power saving controller 9 can be replaced by a CPU included in the synchronous logic ASIC and does not have to be dedicated hardware. With such an alternative, it is possible to obtain a power saving effect based on power on / off provided by the present invention without adding hardware.
スキャンチェーン、及び、バウンダリスキャンのオリジナル信号は、それぞれ、回路の生産テストや設計テストに用いられるが、製品がテストをパスした後、スキャンチェーン、及び、バウンダリスキャンのオリジナル信号は、共に、高電位または低電位に固定され、製品の生命周期中で再び使用されることはない。よって、スキャンチェーン、及び、バウンダリスキャンのオリジナル信号に基づいて、一組の新しい制御信号を生成して、節電を行うことが可能である。スキャンチェーン、及び、バウンダリスキャンのオリジナル信号には、org_s_mode、org_s_enable、org_bs_mode、org_bs_enableがあり、図5の節電コントローラー9の左側に示される。power_off、clock及びreset信号も、図5の節電コントローラーの左側に示される。 The scan chain and boundary scan original signals are used for circuit production test and design test, respectively. After the product passes the test, the scan chain and boundary scan original signals are both high potential. Or it is fixed at a low potential and cannot be used again during the life cycle of the product. Therefore, it is possible to save power by generating a set of new control signals based on the scan chain and the original signal of the boundary scan. The original signals of the scan chain and the boundary scan include org_s_mode, org_s_enable, org_bs_mode, and org_bs_enable, which are shown on the left side of the power saving controller 9 in FIG. The power_off, clock and reset signals are also shown on the left side of the power saving controller in FIG.
節電コントローラー9右側の出力ピンs_mode43は、電源を閉鎖したいブロック8の内部のメモリ素子を、三種の作業モード間、正常作業モード、低電力クロック閉鎖モード、及び、シフト(in/out)モードで切り換える信号である。s_mode43はバスタイプで、スキャンチェーンのフロップ数が変化すれば、コントローラーを調整し、出力信号が時間要求に符合しなければならない。 The output pin s_mode 43 on the right side of the power saving controller 9 switches the memory element in the block 8 whose power is to be shut down between three kinds of working modes, a normal working mode, a low power clock closing mode, and a shift (in / out) mode. Signal. The s_mode 43 is a bus type, and if the number of flops in the scan chain changes, the controller must be adjusted and the output signal must meet the time requirement.
s_enable33は、内部データパスを切り換え、メモリ素子2は、「テスト31」または「作業32」から異なる入力を得る信号である。 The s_enable 33 is a signal for switching the internal data path, and the memory element 2 obtains a different input from the “test 31” or “operation 32”.
bs_mode53は、バウンダリスキャンのラッチクロック信号または主要出力の節電モードの切り換えの時間を決定する信号である。bs_enable54は、org_bs_enableと相同であることを維持する以外に、この信号は節電時にブロック8の出力をメモリユニット57に切り換える必要があるので、外部回路7は永久に出力値を得ることが出来る。 The bs_mode 53 is a signal that determines the switching time of the boundary scan latch clock signal or the main power saving mode. Besides maintaining bs_enable 54 to be homologous to org_bs_enable, this signal needs to switch the output of the block 8 to the memory unit 57 during power saving, so that the external circuit 7 can obtain the output value permanently.
pw_switch 61は電源スイッチを制御する信号である。 pw_switch 61 is a signal for controlling the power switch.
scan_clock41は、スキャンin/outクロックを、内部スキャンチェーンに提供する信号である。 The scan_clock 41 is a signal that provides a scan in / out clock to the internal scan chain.
bs_clock59は、bs_mode53により制御され、バウンダリスキャンフロップ57のクロック信号を提供する信号である。 bs_clock 59 is a signal that is controlled by bs_mode 53 and provides a clock signal of the boundary scan flop 57.
mem_if60は、メモリ制御インターフェースである。かかる信号は、異なるメモリ形態によって変更が必要である。 mem_if 60 is a memory control interface. Such signals need to be changed according to different memory configurations.
本発明は、既存の回路により節電を達成でき、多くの回路を増設する必要がない。したがって、代表的には携帯型電子機器に搭載されるASIC全般に対して長時間駆動を可能とする節電効果を得ることができ、この他にも様々な機器への応用が可能である。 The present invention can achieve power saving by using existing circuits, and it is not necessary to add many circuits. Therefore, typically, it is possible to obtain a power saving effect that enables long-time driving for all ASICs mounted on portable electronic devices, and in addition to this, application to various devices is possible.
1 ロジック回路
2 メモリ型素子
3、4 マルチプレクサ
5 テスト待機ユニット
6 外部メモリ
7 外部回路
8 電源を閉鎖したいブロック
9 節電コントローラー
10 バウンダリスキャン機構
20 出力ポート
31 「テスト31」
32 「作業32」
33 制御信号s_enable
41 「スキャンクロック41」
42 「メインクロック42」
43 s_mode
51 主要入力端
52 主要出力信号
54 bs_enable
55 マルチプレクサ
57 メモリ素子
58 テスト資料
59 bs_clock
1 Logic circuit 2 Memory element
3, 4 Multiplexer 5 Test standby unit 6 External memory 7 External circuit 8 Block to shut off power supply 9 Power saving controller
10 Boundary scan mechanism 20 Output port 31 “Test 31”
32 “Work 32”
33 Control signal s_enable
41 “Scan Clock 41”
42 “Main clock 42”
43 s_mode
51 Main input terminal 52 Main output signal 54 bs_enable
55 Multiplexer 57 Memory element 58 Test data 59 bs_clock
Claims (1)
前記スキャンチェーン回路を制御するオリジナルのスキャン制御信号及び前記バウンダリスキャン回路を制御するオリジナルのバウンダリスキャン制御信号、パワーオフ制御信号、クロック、リセット信号が入力され、入力された該スキャン制御信号、該バウンダリスキャン制御信号、及び、該パワーオフ制御信号、該クロック、該リセット信号から、前記スキャン回路を制御するためのスキャン制御信号、前記バウンダリスキャン回路を制御するためのバウンダリスキャン制御信号、及び、前記ASICの電源を制御するための電源スイッチ制御信号、前記スキャン回路のクロックであるスキャンクロック、前記バウンダリ回路のクロックであるバウンダリスキャンクロック、前記ASICをリセットするためのリセット信号、外部メモリとのインタフェースを制御するメモリインタフェース制御信号を新たに生成する節電コントローラを有し、
前記節電コントローラは、前記新たに生成したスキャン制御信号、バウンダリスキャン制御信号、及び、電源スイッチ制御信号、スキャンクロック、バウンダリスキャンクロック、リセット信号、メモリインタフェース制御信号により、
前記ASICの電源を閉鎖したいブロックを電源オフにする時には、
前記ASICの前記ブロックのクロック信号を閉鎖する第1工程と、
前記ASICの前記ブロックの主要出力を、前記バウンダリスキャン回路のメモリ素子中に保存し、その後、外部回路の入力端を、該主要出力から、前記バウンダリスキャン回路のメモリ素子に切り換える第2工程と、
前記ASICの内部メモリ素子の内容を、前記スキャンチェーン回路を経由して、外部メモリに移出する第3工程と、
前記ASICの電源をオフにする第4工程と、
からなる電源オフ動作を行わせ、
前記ASICの前記ブロックを電源オンにする時には、
前記ASICの前記ブロックの電源をオンし、内部ブロックをリセットする第1工程と、
前記外部メモリに保存された数値を、前記スキャンチェーン回路により、前記内部メモリ素子に戻す第2工程と、
前記外部回路の入力端を、前記バウンダリスキャン回路のメモリ素子から前記主要出力に切り換える第3工程と、
前記ブロックのクロック信号をオンにする第4工程と、
からなる電源オン動作を行わせることを特徴とするASICの節電方法。 An ASIC power saving method having a scan chain circuit and a boundary scan circuit,
An original scan control signal for controlling the scan chain circuit, an original boundary scan control signal for controlling the boundary scan circuit, a power-off control signal, a clock, and a reset signal are input, and the input scan control signal and the boundary are input. A scan control signal for controlling the scan circuit, a boundary scan control signal for controlling the boundary scan circuit, and the ASIC from a scan control signal, the power-off control signal, the clock, and the reset signal A power switch control signal for controlling the power of the scan circuit, a scan clock that is a clock of the scan circuit, a boundary scan clock that is a clock of the boundary circuit, a reset signal for resetting the ASIC, and an external memory Has a power saving controller for generating a new memory interface control signals for controlling the interface,
The power saving controller includes the newly generated scan control signal, boundary scan control signal, power switch control signal, scan clock, boundary scan clock, reset signal, and memory interface control signal.
When turning off the block that wants to close the power supply of the ASIC,
A first step of closing a clock signal of the block of the ASIC;
A second step of storing a main output of the block of the ASIC in a memory element of the boundary scan circuit, and then switching an input end of an external circuit from the main output to the memory element of the boundary scan circuit;
A third step of exporting the contents of the internal memory element of the ASIC to the external memory via the scan chain circuit;
A fourth step of turning off the power of the ASIC;
The power off operation consisting of
When turning on the block of the ASIC,
A first step of turning on the power of the block of the ASIC and resetting the internal block;
A second step of returning the numerical value stored in the external memory to the internal memory element by the scan chain circuit;
A third step of switching the input end of the external circuit from the memory element of the boundary scan circuit to the main output;
A fourth step of turning on the clock signal of the block ;
A power-saving method for an ASIC characterized by performing a power-on operation comprising:
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