JP4380551B2 - Semiconductor device and manufacturing method thereof - Google Patents

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Description

本発明は半導体装置およびその製造方法に関し、特に受動素子を内蔵し、整合回路やフィルタなどを取り込んだＳｉＰ（システムインパッケージ）形態の半導体装置とその製造方法に関する。   The present invention relates to a semiconductor device and a manufacturing method thereof, and more particularly, to a SiP (system in package) type semiconductor device having a built-in passive element and incorporating a matching circuit and a filter, and a manufacturing method thereof.

デジタルビデオカメラ、デジタル携帯電話、あるいはノートパソコンなど、携帯用電子機器の小型化、薄型化、軽量化に対する要求は強くなる一方であり、これに応えるために近年のＶＬＳＩなどの半導体装置においては３年で７割の縮小化を実現してきた一方で、このような半導体装置をプリント配線基板上に実装した電子回路装置としても、実装基板（プリント配線基板）上の部品実装密度をいかに向上させるかが重要な課題として研究および開発がなされてきた。   The demand for downsizing, thinning, and weight reduction of portable electronic devices such as digital video cameras, digital mobile phones, and notebook personal computers is increasing. While an electronic circuit device in which such a semiconductor device is mounted on a printed wiring board has been realized by 70% reduction year by year, how can the component mounting density on the mounting substrate (printed wiring substrate) be improved? Has been researched and developed as an important issue.

例えば、半導体装置のパッケージ形態としては、ＤＩＰ（Dual Inline Package ）などのリード挿入型から表面実装型へと移行し、さらには半導体チップのパッド電極にはんだや金などからなるバンプ（突起電極）を設け、フェースダウンでバンプを介して配線基板に接続するフリップチップ実装法が開発された。   For example, as a package form of a semiconductor device, a transition from a lead insertion type such as DIP (Dual Inline Package) to a surface mounting type is performed, and furthermore, bumps (projection electrodes) made of solder, gold, or the like are provided on a pad electrode of a semiconductor chip. A flip-chip mounting method has been developed in which a face-down connection is made to the wiring board via bumps.

さらに、インダクタンスやキャパシタなどの受動素子を内蔵し、整合回路やフィルタなどを取り込んだＳｉＰと呼ばれる複雑な形態のパッケージへと開発が進んでおり、例えば、特許文献１に上記のＳｉＰ形態の半導体装置の構成が開示されている。   Further, development has progressed to a package having a complicated form called SiP that incorporates a passive element such as an inductance or a capacitor and incorporates a matching circuit or a filter. For example, Patent Document 1 discloses the above-described SiP-type semiconductor device. The configuration is disclosed.

上記のようなＳｉＰ形態の半導体装置において、フィルタや整合回路を形成するためにはインダクタンスが必要であり、例えばチップ上にアルミニウム配線を用いてインダクタンスを構成することが知られている。
しかし、チップ上にアルミニウム配線のインダクタンスを形成してもサイズ的にＱ値の大きなインダクタンスを形成することは困難である。例えば、アルミニウム配線は膜厚が１μｍ以下の薄膜で形成されているので、比抵抗率が高くなってしまい、アルミニウム配線によりインダクタンスを構成しても、高周波での表皮効果により高周波領域でのＱ値は１５程度が限界であった。 In the SiP type semiconductor device as described above, an inductance is required to form a filter and a matching circuit. For example, it is known to form an inductance using aluminum wiring on a chip.
However, even if the inductance of the aluminum wiring is formed on the chip, it is difficult to form an inductance having a large Q value in terms of size. For example, since the aluminum wiring is formed of a thin film having a film thickness of 1 μm or less, the specific resistance becomes high, and even if the inductance is constituted by the aluminum wiring, the Q value in the high frequency region due to the skin effect at high frequency. 15 was the limit.

上記の理由により、ＳｉＰ形態の半導体装置によって高周波モジュールを構成する場合にはＱ値の大きな外付けインダクタンス部品を使用するほかなく、外付け部品の使用によりモジュール自体が大きくなってしまうため、装置の小型／薄型化の要求に対応することができない。   For the above reasons, when configuring a high-frequency module with a SiP-type semiconductor device, an external inductance component having a large Q value must be used, and the module itself becomes large due to the use of the external component. It cannot meet the demands for miniaturization / thinning.

また、ＬＴＣＣ（低温同時焼成セラミック）基板などのセラミック基板を用いる場合、例えば印刷法によりタングステンや銀の配線でインダクタンスを形成する方法が知られている。しかし、能動素子はワイヤーボンディングあるいはフリップチップでの接合を行うことになり、能動素子の埋め込みは対応することができない。   Further, when a ceramic substrate such as an LTCC (low temperature co-fired ceramic) substrate is used, a method of forming an inductance with a wiring of tungsten or silver by a printing method, for example, is known. However, since the active element is bonded by wire bonding or flip chip, the active element cannot be embedded.

また、例えばチップ上への再配線を銅メッキで行い、この再配線と同じ層を用いてインダクタンスを構成することが知られている。しかし、再配線の厚みが最大で１０μｍ程度であることと、シリコン基板に距離が近いことにより、大きなＱ値を確保することが困難であった。
特開２００５−５５４９号公報 For example, it is known that rewiring on a chip is performed by copper plating, and an inductance is formed using the same layer as this rewiring. However, it is difficult to ensure a large Q value because the rewiring has a maximum thickness of about 10 μm and is close to the silicon substrate.
JP 2005-5549 A

解決しようとする問題点は、ＳｉＰ形態の半導体装置においてＱ値の大きなインダクタンスを実現することが困難である点である。   The problem to be solved is that it is difficult to realize an inductance having a large Q value in a semiconductor device of the SiP type.

本発明の半導体装置は、能動素子を含んでパッケージ化された半導体装置であって、基板と、前記基板に樹脂層が積層されて形成された絶縁層と、前記絶縁層に埋め込まれて形成された再配線層と、前記絶縁層に埋め込まれ、前記再配線層に接続された半導体チップと、前記半導体チップが埋め込まれた層と同じ層中に埋め込まれ、前記再配線層に接続されたミアンダ型のインダクタンスとを有する。   The semiconductor device of the present invention is a semiconductor device packaged including an active element, and is formed by embedding a substrate, an insulating layer formed by laminating a resin layer on the substrate, and the insulating layer. A rewiring layer, a semiconductor chip embedded in the insulating layer and connected to the rewiring layer, and a meander embedded in the same layer as the layer in which the semiconductor chip is embedded and connected to the rewiring layer With the inductance of the mold.

上記の本発明の半導体装置は、能動素子を含んでパッケージ化された半導体装置であって、基板に樹脂層が積層されて絶縁層が形成されており、この絶縁層に埋め込まれて再配線層が形成されており、また、絶縁層に埋め込まれて半導体チップが再配線層に接続されている。
ここで、半導体チップが埋め込まれた層と同じ層中において、再配線層に接続されたミアンダ型のインダクタンスが形成されている。 The above-described semiconductor device of the present invention is a semiconductor device packaged including an active element, in which an insulating layer is formed by laminating a resin layer on a substrate, and the rewiring layer is embedded in the insulating layer. The semiconductor chip is embedded in the insulating layer and connected to the rewiring layer.
Here, meander-type inductance connected to the rewiring layer is formed in the same layer as the layer in which the semiconductor chip is embedded.

本発明の半導体装置の製造方法は、能動素子を含んでパッケージ化された半導体装置の製造方法であって、基板に樹脂層を積層して絶縁層を形成する工程と、前記絶縁層に埋め込んで再配線層を形成する工程と、前記絶縁層に埋め込んで、前記再配線層に接続して半導体チップを搭載する工程と、前記半導体チップが埋め込まれた層と同じ層中に埋め込んで、前記再配線層に接続してミアンダ型のインダクタンスを形成する工程とを有する。   A method of manufacturing a semiconductor device according to the present invention is a method of manufacturing a semiconductor device packaged including an active element, a step of forming an insulating layer by laminating a resin layer on a substrate, and embedding in the insulating layer. Forming a rewiring layer; embedding in the insulating layer; connecting to the rewiring layer; mounting a semiconductor chip; and embedding in the same layer as the layer in which the semiconductor chip is embedded; Connecting to the wiring layer to form a meander type inductance.

上記の本発明の半導体装置の製造方法は、能動素子を含んでパッケージ化された半導体装置の製造方法であって、基板に樹脂層を積層して絶縁層を形成する。
ここで、絶縁層に埋め込んで再配線層を形成し、また、絶縁層に埋め込んで、再配線層に接続して半導体チップを搭載する。
また、半導体チップが埋め込まれた層と同じ層中に埋め込んで、再配線層に接続してミアンダ型のインダクタンスを形成する。 The method for manufacturing a semiconductor device according to the present invention is a method for manufacturing a semiconductor device packaged including an active element, in which an insulating layer is formed by laminating a resin layer on a substrate.
Here, a rewiring layer is formed by being embedded in the insulating layer, and a semiconductor chip is mounted by being embedded in the insulating layer and connected to the rewiring layer.
Further, the semiconductor chip is embedded in the same layer as the embedded layer and connected to the rewiring layer to form a meander type inductance.

本発明の半導体装置は、ＳｉＰ形態の半導体装置において、半導体チップが埋め込まれた層と同じ層中にインダクタンスを設けることで、半導体チップの膜厚相当まで容易に厚膜化してミアンダ型のインダクタンスとすることができ、Ｑ値の大きなインダクタンスを有する半導体装置を実現することができる。   In the semiconductor device of the present invention, in the SiP type semiconductor device, by providing an inductance in the same layer as the layer in which the semiconductor chip is embedded, the thickness of the semiconductor device can be easily increased to a thickness equivalent to the thickness of the semiconductor chip, Thus, a semiconductor device having an inductance having a large Q value can be realized.

本発明の半導体装置の製造方法は、半導体チップが埋め込まれた層と同じ層中にインダクタンスを形成することにより、半導体チップの膜厚相当まで容易に厚膜化してミアンダ型のインダクタンスを形成することができ、Ｑ値の大きなインダクタンスを有する半導体装置を製造することができる。   The method of manufacturing a semiconductor device according to the present invention forms a meander type inductance by forming an inductance in the same layer as the layer in which the semiconductor chip is embedded, thereby easily increasing the film thickness to the equivalent thickness of the semiconductor chip. Thus, a semiconductor device having an inductance having a large Q value can be manufactured.

以下に、本発明に係る半導体装置およびその製造方法の実施の形態について、図面を参照して説明する。   Embodiments of a semiconductor device and a method for manufacturing the same according to the present invention will be described below with reference to the drawings.

図１は本実施形態に係るＳｉＰ形態の半導体装置の断面図である。
例えば、シリコン基板１０上に酸化シリコンからなる下地絶縁膜１１が形成され、その上層に、例えばアルミニウムあるいは銅からなる下部電極１２、Ｔａ2Ｏ5、ＢＳＴ、ＰＺＴ、ＢａＴｉＯ3、窒化シリコン、ポリイミド樹脂あるいは酸化シリコンなどからなる誘電体膜１３、アルミニウムあるいは銅からなる下部電極の取り出し電極１４ａおよび上部電極１４ｂが積層されており、誘電体膜１３を介して下部電極１２と上部電極１４ｂが対向している部分が静電容量素子（Ｃa，Ｃb）となっている。 FIG. 1 is a cross-sectional view of a SiP-type semiconductor device according to this embodiment.
For example, a base insulating film 11 made of silicon oxide is formed on a silicon substrate 10, and a lower electrode 12 made of, for example, aluminum or copper, Ta 2 O 5 , BST, PZT, BaTiO 3 , silicon nitride, polyimide resin is formed thereon. Alternatively, a dielectric film 13 made of silicon oxide or the like, and a lower electrode take-out electrode 14a and an upper electrode 14b made of aluminum or copper are laminated so that the lower electrode 12 and the upper electrode 14b face each other with the dielectric film 13 in between. The part which becomes is an electrostatic capacitance element (C a , C b ).

静電容量素子を被覆してポリイミド樹脂、エポキシ樹脂あるいはアクリル樹脂などからなる第１絶縁層１５が形成されている。
第１絶縁層１５には、下部電極取り出し電極１４ａおよび上部電極１４ｂに達する開口部が形成されており、この開口部内に埋め込まれて下部電極取り出し電極１４ａおよび上部電極１４ｂに接続するプラグ部分と一体になって、第１絶縁層１５上にバリアメタル層１６ａおよび銅層１６ｂからなる第１配線１６が形成されている。
第１配線１６の一部はらせん状に形成され、インダクタンス（Ｌa，Ｌb）が構成されている。 A first insulating layer 15 made of polyimide resin, epoxy resin, acrylic resin or the like is formed so as to cover the capacitive element.
The first insulating layer 15 has openings reaching the lower electrode extraction electrode 14a and the upper electrode 14b, and is integrated with a plug portion embedded in the opening and connected to the lower electrode extraction electrode 14a and the upper electrode 14b. Thus, the first wiring 16 composed of the barrier metal layer 16 a and the copper layer 16 b is formed on the first insulating layer 15.
A part of the first wiring 16 is formed in a spiral shape, and an inductance (L a , L b ) is configured.

また、第１配線１６を被覆して第１絶縁層１５と同様のポリイミド樹脂などからなる第２絶縁層１７が形成され、第１配線１６に達する開口部が形成されており、この開口部内に埋め込まれて第１配線１６に接続するプラグ部分と一体になって、第２絶縁層１７上にバリアメタル層１８ａおよび銅層１８ｂからなる第２配線１８が形成されている。   In addition, a second insulating layer 17 made of the same polyimide resin as the first insulating layer 15 is formed so as to cover the first wiring 16, and an opening reaching the first wiring 16 is formed. A second wiring 18 composed of a barrier metal layer 18 a and a copper layer 18 b is formed on the second insulating layer 17 so as to be integrated with the plug portion embedded and connected to the first wiring 16.

さらに、第２配線１８を被覆して第１絶縁層１５と同様のポリイミド樹脂などからなる第３絶縁層１９が形成され、第２配線１８に達する開口部が形成されており、この開口部内に埋め込まれて第２配線１８に接続するプラグ部分と一体になって、第３絶縁層１９上にバリアメタル層２０ａおよび銅層２０ｂからなる第３配線２０が形成されている。   Further, a third insulating layer 19 made of the same polyimide resin as that of the first insulating layer 15 is formed so as to cover the second wiring 18, and an opening reaching the second wiring 18 is formed. A third wiring 20 including a barrier metal layer 20a and a copper layer 20b is formed on the third insulating layer 19 so as to be integrated with a plug portion that is buried and connected to the second wiring 18.

第３絶縁層１９および第３配線２０の上層に、能動素子が設けられた半導体チップ２１がダイアタッチフィルム２２により接着されている。半導体チップ２１は、半導体本体部分２１ａにパッド２１ｂが形成され、パッド２１ｂを除く領域は酸化シリコンの保護層２１ｃで覆われた構成であり、フェースアップで、即ち、パッド２１ｂ形成面の反対側の面側からマウントされている。   A semiconductor chip 21 provided with active elements is bonded to the upper layer of the third insulating layer 19 and the third wiring 20 by a die attach film 22. The semiconductor chip 21 has a structure in which a pad 21b is formed on a semiconductor body portion 21a, and a region excluding the pad 21b is covered with a silicon oxide protective layer 21c, face-up, that is, on the opposite side of the pad 21b forming surface. Mounted from the front side.

一方、第３配線２０の上層に、例えば銅などの低抵抗材料からなる柱状の導電層から構成されるミアンダ型のインダクタンスＬmが形成されている。 On the other hand, a meander-type inductance L m composed of a columnar conductive layer made of a low resistance material such as copper is formed on the third wiring 20.

第３配線２０、半導体チップ２１およびインダクタンスＬmを被覆して第１絶縁層１５と同様のポリイミド樹脂などからなる第４絶縁層２３が形成されている。
第４絶縁層２３には、半導体チップ２１のパッド２１ｂに達する第１開口部ＨaおよびインダクタンスＬmの表面に達する第２開口部Ｈbが形成されている。
上記の第１および第２開口部（Ｈa，Ｈb）内に埋め込まれてパッド２１ｂおよびインダクタンスＬmに接続するプラグ部分と一体になって、第４絶縁層２３上にバリアメタル層２４ａおよび銅層２４ｂからなる第４配線２４が形成されている。 A fourth insulating layer 23 made of the same polyimide resin as the first insulating layer 15 is formed so as to cover the third wiring 20, the semiconductor chip 21, and the inductance L m .
The fourth insulating layer 23, the second opening H b reaching the first surface of the opening H a and the inductance L m that reaches the pad 21b of the semiconductor chip 21 is formed.
The barrier metal layer 24a and the fourth insulating layer 23 are integrated with the plug portion embedded in the first and second openings (H a , H b ) and connected to the pad 21b and the inductance L m. A fourth wiring 24 made of the copper layer 24b is formed.

第４配線２４に接続して、銅などからなる導電性ポスト２５が形成されており、その間隙における第４絶縁層２３の上層に、ポリアミドイミド樹脂、ポリイミド樹脂、エポキシ樹脂、フェノール樹脂あるいはポリパラフェニレンベンゾビスオキサゾール樹脂などからなる絶縁性のバッファ層２６が形成されている。
さらに、バッファ層２６の表面において導電性ポスト２５に接続するようにバンプ（突起電極）２７が形成されている。 A conductive post 25 made of copper or the like is formed so as to be connected to the fourth wiring 24. Polyamideimide resin, polyimide resin, epoxy resin, phenol resin, or polyparaffin is formed on the upper layer of the fourth insulating layer 23 in the gap. An insulating buffer layer 26 made of phenylene benzobisoxazole resin or the like is formed.
Further, bumps (projection electrodes) 27 are formed on the surface of the buffer layer 26 so as to be connected to the conductive posts 25.

本実施形態においては、例えば、インダクタンスＬmより下層に形成されている第１配線１６、第２配線１８および第３配線２０などの配線を下層配線と称し、インダクタンスＬmより上層に形成されている第４配線２４などの配線を上層配線と称し、下層配線と上層配線を合わせて再配線層と称する。
また、インダクタンスＬmより下層に形成されている第１絶縁層１５、第２絶縁層１７および第３絶縁層１９などの絶縁層を下層絶縁層と称し、インダクタンスＬmより上層に形成されているバッファ層２６などの絶縁層を上層絶縁層と称する。 In the present embodiment, for example, the first wiring 16 is formed in a lower layer than the inductance L m, the wirings such as the second wiring 18 and the third wiring 20 is referred to as a lower layer wiring, it is formed on an upper layer than the inductance L m Wiring such as the fourth wiring 24 is referred to as upper layer wiring, and the lower layer wiring and upper layer wiring are collectively referred to as a rewiring layer.
Further, it referred first insulating layer 15 is formed in a lower layer than the inductance L m, an insulating layer such as the second insulating layer 17 and the third insulating layer 19 and the lower insulating layer is formed above than the inductance L m An insulating layer such as the buffer layer 26 is referred to as an upper insulating layer.

上記の本実施形態の半導体装置は、シリコン基板１０に、樹脂層からなる第１絶縁層１５、第２絶縁層１７、第３絶縁層１９、第４絶縁層２３およびバッファ層２６が積層されて絶縁層が形成されており、この絶縁層に埋め込まれて、第１配線１６、第２配線１８、第３配線２０および第４配線２４などからなる再配線層が形成されている。
ここで、第４絶縁層２３に埋め込まれて、半導体チップ２１が再配線層に接続されて設けられており、半導体チップ２１が埋め込まれた第４絶縁層２３中に、再配線層に接続されたミアンダ型のインダクタンスＬmが形成されている構成となっている。 In the semiconductor device of the present embodiment, the first insulating layer 15, the second insulating layer 17, the third insulating layer 19, the fourth insulating layer 23, and the buffer layer 26 made of a resin layer are stacked on the silicon substrate 10. An insulating layer is formed, and a rewiring layer made up of the first wiring 16, the second wiring 18, the third wiring 20, the fourth wiring 24, and the like is formed by being embedded in the insulating layer.
Here, the semiconductor chip 21 is embedded in the fourth insulating layer 23 and connected to the rewiring layer, and is connected to the rewiring layer in the fourth insulating layer 23 in which the semiconductor chip 21 is embedded. and meander-shaped inductance L m is in the configuration that is formed.

上記の本実施形態の半導体装置は、ＳｉＰ形態の半導体装置において、半導体チップが埋め込まれた層と同じ層中にインダクタンスを設けることで、半導体チップの膜厚相当まで容易に厚膜化して、例えばアスペクト比１．０以上の銅メッキ配線によるミアンダ型のインダクタンスとすることができ、比抵抗と表皮効果の点で有利となり、Ｑ値の大きなインダクタンスを実現でき、高周波に対応した半導体装置である。   The semiconductor device of the present embodiment described above is an SiP type semiconductor device in which an inductance is provided in the same layer as the layer in which the semiconductor chip is embedded, so that it can be easily thickened to a thickness equivalent to that of the semiconductor chip. A meander-type inductance with copper-plated wiring having an aspect ratio of 1.0 or more is advantageous in terms of specific resistance and skin effect, can realize an inductance having a large Q value, and is a semiconductor device compatible with high frequencies.

本実施形態の半導体装置において、好ましくは、インダクタンスＬmの下層に絶縁層の一部として、第１絶縁層１５、第２絶縁層１７および第３絶縁層１９などの下層絶縁層が形成されている。
下層絶縁層が形成されていることで、伝導率の高いシリコン基板とインダクタンスＬmとの間の距離を確保し、シリコン基板のインダクタンスＬmへの影響を低減して、インダクタンスのＱ値をより高めることができる。 In the semiconductor device of the present embodiment, preferably, lower insulating layers such as the first insulating layer 15, the second insulating layer 17, and the third insulating layer 19 are formed as part of the insulating layer below the inductance Lm. Yes.
By lower insulating layer is formed to ensure the distance between the high silicon substrate and the inductance L m of conductivity, to reduce the influence of the inductance L m of the silicon substrate, more the Q value of the inductance Can be increased.

また、さらに好ましくは、下層絶縁層に埋め込まれて、再配線層の一部として下層配線が形成されており、また、インダクタンスの上層に絶縁層の一部として上層絶縁層が形成され、上層絶縁層に埋め込まれて、再配線層の一部として上層配線が形成されている。
本実施形態のように、シリコン基板や半導体チップの再配線を行うほか、再配線層の一部が、受動素子を構成していることが好ましく、ミアンダ型のインダクタンスＬmの他に、静電容量素子（Ｃa，Ｃb）やインダクタンス（Ｌa，Ｌb）などの受動素子を組み合わせることで、例えばＬＰＦ（Low Pass Filter ）、ＢＰＦ（Band Pass Filter）あるいはＨＰＦ（High Pass Filter）などを構成することができ、また、これらと半導体チップ２１などに設けられた能動素子との組み合わせで、いわゆるＳｉＰ形態の半導体装置を構成することができる。 More preferably, the lower wiring is formed as a part of the rewiring layer by being embedded in the lower insulating layer, and the upper insulating layer is formed as a part of the insulating layer on the upper layer of the inductance, so that the upper insulating layer is formed. An upper layer wiring is formed as a part of the rewiring layer embedded in the layer.
As in this embodiment, in addition to rewiring the silicon substrate and the semiconductor chip, it is preferable that a part of the rewiring layer constitutes a passive element. In addition to the meander type inductance L m , By combining passive elements such as capacitive elements (C a , C b ) and inductances (L a , L b ), for example, LPF (Low Pass Filter), BPF (Band Pass Filter), HPF (High Pass Filter), etc. A so-called SiP type semiconductor device can be configured by combining these elements and active elements provided in the semiconductor chip 21 or the like.

また、上記の本実施形態の半導体装置において、好ましくは、インダクタンスＬmの表面と半導体チップ２１のパッド２１ｂの表面とが略同じ高さとなるように、インダクタンスＬmの高さが設定されており、上層配線（第４絶縁層２４）がインダクタンスＬmの表面と半導体チップ２１のパッド２１ｂに接続している。
略同じ高さであることにより、インダクタンスＬm部分におけるギャップと半導体チップのパッド部分２１ｂにおけるギャップが略等しくなり、両部分に対する開口は良好になされる。 In the semiconductor device of the present embodiment, preferably, as the surface of the pad 21b of the inductance L m of the surface of the semiconductor chip 21 is substantially the same height, it is set the height of the inductance L m , upper layer wiring (the fourth insulating layer 24) is connected to the pad 21b of the inductance L m of the surface of the semiconductor chip 21.
Substantially by the same height, substantially equal gap in the inductance L m of the gap in part and the semiconductor chip pad portion 21b, the opening for both sections is made good.

また、上記の本実施形態の半導体装置において、好ましくは、半導体チップに能動素子が形成されており、および／または、シリコン基板が半導体基板であって能動素子が形成されており、上記の再配線層が半導体基板に接続して形成されている。
上記の受動素子と組み合わせてＳｉＰ形態の半導体装置を構成することができる。 In the semiconductor device of the present embodiment, preferably, an active element is formed on the semiconductor chip and / or the silicon substrate is a semiconductor substrate and the active element is formed. A layer is formed in connection with the semiconductor substrate.
A SiP semiconductor device can be configured in combination with the above passive elements.

次に、上記の本実施形態の半導体装置の製造方法について図２〜９を参照して説明する。本実施形態においては、例えば図２〜９に示す全ての工程についてウェハレベルで行うことができる。
まず、図２（ａ）に示すように、例えば、７２５μｍの厚さのシリコン基板１０に、ＣＶＤ（化学気相成長）法、熱拡散法あるいはスパッタリング法により、３００ｎｍの膜厚の酸化シリコンを堆積し、下地絶縁膜１１を形成する。 Next, a method for manufacturing the semiconductor device of the present embodiment will be described with reference to FIGS. In the present embodiment, for example, all processes shown in FIGS. 2 to 9 can be performed at the wafer level.
First, as shown in FIG. 2A, for example, silicon oxide having a thickness of 300 nm is deposited on a silicon substrate 10 having a thickness of 725 μm by a CVD (chemical vapor deposition) method, a thermal diffusion method, or a sputtering method. Then, the base insulating film 11 is formed.

次に、図２（ｂ）に示すように、例えば、スパッタリング法などによりアルミニウムあるいは銅などを堆積させ、パターン加工して下部電極１２とする。
次に、例えばＣＶＤ法などによりＴａ2Ｏ5、ＢＳＴ、ＰＺＴ、ＢａＴｉＯ3、窒化シリコンあるいは酸化シリコンを堆積させて、あるいはスピンコート法などによりポリイミド樹脂を塗布して、誘電体膜１３を形成し、得られた誘電体膜１３に下部電極取り出し口を開口する。
次に、例えばスパッタリング法などによりアルミニウムあるいは銅などを堆積させ、パターン加工して下部電極の取り出し電極１４ａおよび上部電極１４ｂとする。
誘電体膜１３を介して下部電極１２と上部電極１４ｂが対向する静電容量素子（Ｃa，Ｃb）が構成される。 Next, as shown in FIG. 2B, for example, aluminum or copper is deposited by sputtering or the like, and patterned to form the lower electrode 12.
Next, for example, Ta 2 O 5 , BST, PZT, BaTiO 3 , silicon nitride or silicon oxide is deposited by CVD or the like, or polyimide resin is applied by spin coating or the like to form the dielectric film 13. Then, the lower electrode outlet is opened in the obtained dielectric film 13.
Next, for example, aluminum or copper is deposited by sputtering or the like, and patterned to form a lower electrode take-out electrode 14a and an upper electrode 14b.
Capacitance elements (C a , C b ) in which the lower electrode 12 and the upper electrode 14 b face each other through the dielectric film 13 are configured.

次に、図２（ｃ）に示すように、例えば、スピンコート法などにより、ポリイミド樹脂、エポキシ樹脂、ポリオレフィン系樹脂、シリコーン樹脂、フェノール樹脂あるいはアクリル樹脂などの感光性絶縁材料を供給し、〜１０μｍ程度の膜厚で第１絶縁層１５を形成する。
感光性ポリイミド樹脂の場合、例えば以下の条件で成膜する。
スピンコート：５０ｒｐｍ（１秒）＋５０ｒｐｍ（２０秒）＋３００ｒｐｍ（５秒）＋１０００ｒｐｍ（１０秒）
プリベーク：９０℃（１２０秒）＋１００℃（１２０秒）＋室温（３０秒） Next, as shown in FIG. 2C, a photosensitive insulating material such as polyimide resin, epoxy resin, polyolefin resin, silicone resin, phenol resin, or acrylic resin is supplied by, for example, spin coating, The first insulating layer 15 is formed with a film thickness of about 10 μm.
In the case of a photosensitive polyimide resin, for example, the film is formed under the following conditions.
Spin coating: 50 rpm (1 second) + 50 rpm (20 seconds) + 300 rpm (5 seconds) + 1000 rpm (10 seconds)
Pre-bake: 90 ° C (120 seconds) + 100 ° C (120 seconds) + room temperature (30 seconds)

次に、露光量１５０ｍＪでパターン露光および現像し、下部電極の取り出し電極１４ａおよび上部電極１４ｂに達する開口部を第１絶縁層１５に形成する。開口部のアスペクト比は、次工程のシードスパッタリングのカバレッジを考慮して、１．７以下とする。
現像後、例えば以下の条件で第１絶縁層１５を硬化（キュア）させる。
ポストキュア：１５０℃（２０分）＋１５０℃（３０分）＋３００℃（２０分）＋３００℃（１２０分） Next, pattern exposure and development are performed at an exposure amount of 150 mJ, and an opening reaching the extraction electrode 14 a and the upper electrode 14 b of the lower electrode is formed in the first insulating layer 15. The aspect ratio of the opening is set to 1.7 or less in consideration of the coverage of seed sputtering in the next process.
After the development, for example, the first insulating layer 15 is cured (cured) under the following conditions.
Post cure: 150 ° C. (20 minutes) + 150 ° C. (30 minutes) + 300 ° C. (20 minutes) + 300 ° C. (120 minutes)

次に、図３（ａ）に示すように、例えば、シードスパッタリングにより１６０ｎｍのＴｉ層／６００ｎｍのＣｕ層の積層体あるいはＣｒＣｕを成膜し、第１絶縁層１５に形成した開口部の内壁を被覆して、全面にバリアメタル層１６ａを形成し、Ｏ2アッシャー（３００Ｗ）で５分処理する。 Next, as shown in FIG. 3A, for example, a 160 nm Ti layer / 600 nm Cu layer stack or CrCu is formed by seed sputtering, and the inner wall of the opening formed in the first insulating layer 15 is formed. Then, a barrier metal layer 16a is formed on the entire surface and treated with O 2 asher (300 W) for 5 minutes.

次に、図３（ｂ）に示すように、例えば、第１絶縁層１５に形成した開口部と第１配線の形成領域以外にメッキされるのを防止するために、レジスト塗布および現像処理を行い、第１絶縁層１５に形成した開口部と第１配線の形成領域を開口するパターンのレジスト膜Ｒ１を成膜する。   Next, as shown in FIG. 3B, for example, in order to prevent plating other than the opening formed in the first insulating layer 15 and the formation region of the first wiring, resist coating and development processing are performed. Then, a resist film R1 having a pattern that opens the opening formed in the first insulating layer 15 and the formation region of the first wiring is formed.

次に、図３（ｃ）に示すように、例えば、レジスト膜をマスクとし、バリアメタル層１６ａをシードとする１．５Ａ、９０分の電解メッキにより、第１絶縁層１５上での膜厚が５μｍ程度となるように銅をメッキして、第１絶縁層１５に形成した開口部と第１配線の形成領域に銅層１６ｂを形成する。   Next, as shown in FIG. 3C, for example, the film thickness on the first insulating layer 15 is obtained by 1.5 A, 90 minutes of electrolytic plating using the resist film as a mask and the barrier metal layer 16a as a seed. Is plated to have a thickness of about 5 μm to form a copper layer 16b in the opening formed in the first insulating layer 15 and the formation region of the first wiring.

次に、図４（ａ）に示すように、例えば、アッシング処理などによりレジスト膜Ｒ１を除去し、さらに図４（ｂ）に示すように、銅層１６ｂをマスクとしてバリアメタル層１６ａをエッチング加工する。このシードエッチングにおいてアンダーカットがないようにするため、第１絶縁層１５に形成した開口部とレジスト膜Ｒ１のパターンのオーバーラップ部分は、少なくとも５μｍとする。
以上で、下部電極取り出し電極１４ａおよび上部電極１４ｂに接続するプラグ部分と一体にして、第１絶縁層１５上にバリアメタル層１６ａおよび銅層１６ｂからなる第１配線１６を形成する。このとき、受動素子の１つであるインダクタンス（Ｌa，Ｌb）も第１配線１６の一部として同時にパターン形成する。 Next, as shown in FIG. 4A, the resist film R1 is removed by, for example, ashing, and the barrier metal layer 16a is etched using the copper layer 16b as a mask, as shown in FIG. 4B. To do. In order to prevent undercut in this seed etching, the overlap portion of the opening formed in the first insulating layer 15 and the pattern of the resist film R1 is at least 5 μm.
As described above, the first wiring 16 including the barrier metal layer 16a and the copper layer 16b is formed on the first insulating layer 15 integrally with the plug portion connected to the lower electrode extraction electrode 14a and the upper electrode 14b. At this time, the inductance (L a , L b ), which is one of the passive elements, is simultaneously patterned as part of the first wiring 16.

次に、上記のようなセミアディティブ方式による配線の形成を３回繰り返して、絶縁膜を３層積層させ、各層に配線を形成する。即ち、第１絶縁層１５の形成、第１絶縁層１５に対する開口部の開口および第１配線１６の形成の各工程の後、第２絶縁層１７の形成、第２絶縁層１７に対する開口部の開口、第２配線１８の形成、第３絶縁層１９の形成、第３絶縁層１９に対する開口部の開口、および、第３配線の形成の各工程を行い、図４（ｃ）に示す状態とする。
但し、第３配線の形成工程においては、バリアメタル層２０ａの成膜、レジスト膜のパターン形成、電解メッキでの銅層２０ｂの形成、レジスト膜の除去の各工程が終了した時点で、即ち、バリアメタル層２０ａを第３配線のパターンに沿って除去する工程を行わずにそのまま残して、次工程に移る。これは、バリアメタル層２０ａを次工程のミアンダ型のインダクタンスを形成する工程においても使用するためである。 Next, the formation of the wiring by the semi-additive method as described above is repeated three times, three insulating films are stacked, and wiring is formed in each layer. That is, after the steps of forming the first insulating layer 15, opening the opening with respect to the first insulating layer 15, and forming the first wiring 16, forming the second insulating layer 17 and opening the opening with respect to the second insulating layer 17 are performed. The respective steps of opening, forming the second wiring 18, forming the third insulating layer 19, opening the opening with respect to the third insulating layer 19, and forming the third wiring are performed, and the state shown in FIG. To do.
However, in the step of forming the third wiring, when the barrier metal layer 20a film formation, the resist film pattern formation, the copper layer 20b formation by electrolytic plating, and the removal of the resist film are completed, that is, The step of removing the barrier metal layer 20a along the pattern of the third wiring is left without being performed, and the process proceeds to the next step. This is because the barrier metal layer 20a is also used in the next process of forming a meander type inductance.

第１〜第３絶縁層(１６，１８，２０)を合わせた膜厚は、例えば５０μｍ程度とすることが好ましい。例えば１層の絶縁層でこの膜厚を実現する場合、感光性ポリイミドを用いる場合には以下の条件で形成できる。
スピンコート：７０００ｒｐｍ（２５秒）＋１０００ｒｐｍ（１２５秒）＋１０００ｒｐｍ（１０秒）＋１５００ｒｐｍ（１０秒）
プリベーク：６０℃（２４０秒）＋９０℃（２４０秒）＋１１０℃（１２０秒）
上記の処理で７８μｍの膜厚とした後、１５０℃（３０分）＋２５０℃（１２０分）硬化して、膜厚５０±５μｍとすることができる。 The total thickness of the first to third insulating layers (16, 18, 20) is preferably about 50 μm, for example. For example, when this film thickness is realized by a single insulating layer, it can be formed under the following conditions when using photosensitive polyimide.
Spin coating: 7000 rpm (25 seconds) + 1000 rpm (125 seconds) + 1000 rpm (10 seconds) + 1500 rpm (10 seconds)
Pre-bake: 60 ° C (240 seconds) + 90 ° C (240 seconds) + 110 ° C (120 seconds)
After the film thickness of 78 μm is obtained by the above treatment, it can be cured at 150 ° C. (30 minutes) + 250 ° C. (120 minutes) to a film thickness of 50 ± 5 μm.

次に、図５（ａ）に示すように、例えば、ミアンダ型のインダクタンスの形成領域以外にメッキされるのを防止するために、レジスト塗布および現像処理を行い、ミアンダ型のインダクタンスを開口するパターンのレジスト膜Ｒ２を成膜する。   Next, as shown in FIG. 5A, for example, in order to prevent plating outside the formation area of the meander-type inductance, a resist coating and development process are performed to open the meander-type inductance. A resist film R2 is formed.

次に、図５（ｂ）に示すように、例えば、レジスト膜Ｒ２をマスクとして、バリアメタル層２０ａを用いた電解メッキにより銅をメッキして、レジスト膜Ｒ２の開口部に銅からなる柱状の導電層を形成し、ミアンダ型のインダクタンスＬmとする。インダクタンスＬmの高さは、インダクタンスＬmとの表面と半導体チップのパッドの表面とか略同じ高さとなるようにする。
例えば、レジスト膜Ｒ２の膜厚を７５μｍとし、インダクタンスＬmの断面のアスペクト比が１．０となるように、インダクタンスＬmの幅を５０μｍ、厚さを５０μｍとする。あるいは、レジスト膜Ｒ２の膜厚を３０μｍとし、インダクタンスＬmの幅を３０μｍ、厚さを３０μｍとする。
銅のメッキ処理は、例えば、２００ｍＡ、１００秒で行う。 Next, as shown in FIG. 5B, for example, copper is plated by electrolytic plating using the barrier metal layer 20a using the resist film R2 as a mask, and the opening of the resist film R2 is made of a columnar shape made of copper. A conductive layer is formed to provide a meander type inductance L m . The height of the inductance L m is such that substantially surface characteristics like the semiconductor chip on the surface of the pad with the inductance L m the same height.
For example, the thickness of the resist film R2 as a 75 [mu] m, as the aspect ratio of the section of the inductance L m is 1.0, the width of the inductance L m 50 [mu] m, the thickness and 50 [mu] m. Alternatively, the thickness of the resist film R2 is 30 μm, the width of the inductance L m is 30 μm, and the thickness is 30 μm.
For example, the copper plating process is performed at 200 mA for 100 seconds.

次に、図６（ａ）に示すように、レジスト膜Ｒ２を除去する。   Next, as shown in FIG. 6A, the resist film R2 is removed.

次に、図６（ｂ）に示すように、例えば、インダクタンスＬmおよび銅層２０ｂをマスクとしてバリアメタル層２０ａをエッチング加工する。これにより、バリアメタル層２０ａおよび銅層２０ｂからなる第３配線２０が形成される。 Next, as shown in FIG. 6 (b), for example, is etched barrier metal layer 20a of the inductance L m and the copper layer 20b as masks. Thereby, the 3rd wiring 20 which consists of barrier metal layer 20a and copper layer 20b is formed.

次に、図７（ａ）に示すように、例えば、第３絶縁層１９および第３配線２０の上層に、別工程において予め薄型個片化工程までしておいた能動素子を有する半導体チップ２１をマウントする。
半導体チップ２１は、半導体本体部分２１ａにパッド２１ｂが形成され、パッド２１ｂを除く領域は酸化シリコンの保護層２１ｃで覆われた構成であり、例えば能動素子が形成されたチップであり、上記のマウント前に予め薄型／個片化を行っておく。シリコンの場合は２５μｍ、ＧａＡｓの場合は５０μｍの厚さまで研削を行い、これに接着層をラミネートし、ダイシングを行うことで、薄型個片の半導体チップとする。
上記の構成の半導体チップ２１を、高精度ダイボンダを用いてフェースアップで、即ち、パッド２１ｂ形成面の反対側の面側から、ダイアタッチフィルム２２を介して積層させ、１６０℃の温度で１．６Ｎの荷重を２秒間かけて接着する。半導体チップ２１の搭載面に設けられたアライメントマークと半導体チップ２１の電極とをツールからオフセットさせることで１台のカメラで認識させることができ、例えば搭載精度±１μｍを満たして搭載できる。 Next, as shown in FIG. 7A, for example, a semiconductor chip 21 having an active element previously formed in a separate process up to a thin singulation step on the third insulating layer 19 and the third wiring 20. Mount.
The semiconductor chip 21 has a configuration in which a pad 21b is formed on a semiconductor body portion 21a, and a region excluding the pad 21b is covered with a protective layer 21c made of silicon oxide. For example, the semiconductor chip 21 is a chip on which an active element is formed. Before thinning / dividing into pieces. Grinding to a thickness of 25 μm in the case of silicon and 50 μm in the case of GaAs, laminating an adhesive layer on this, and dicing it into thin semiconductor chips.
The semiconductor chip 21 having the above-described structure is laminated face-up using a high-precision die bonder, that is, from the side opposite to the surface on which the pad 21b is formed, via the die attach film 22, and is formed at a temperature of 160.degree. A 6N load is applied for 2 seconds. By offsetting the alignment mark provided on the mounting surface of the semiconductor chip 21 and the electrode of the semiconductor chip 21 from the tool, it can be recognized by one camera. For example, it can be mounted with a mounting accuracy of ± 1 μm.

次に、図７（ｂ）に示すように、第１〜第３絶縁層と同様にして、例えば、スピンコート法などにより、ポリイミド樹脂、エポキシ樹脂あるいはアクリル樹脂などの感光性絶縁材料を供給し、第４絶縁層２３を形成する。例えば硬化後に例えば５０μｍの膜厚となるように形成するが、これは半導体チップ２１およびインダクタンスＬmを被覆するような厚さとすればよい。
感光性ポリイミド樹脂の場合、例えば以下の条件で成膜する。
スピンコート：７０００ｒｐｍ（２５秒）＋１０００ｒｐｍ（１２５秒）＋１０００ｒｐｍ（１０秒）＋１５００ｒｐｍ（１０秒）
プリベーク：６０℃（２４０秒）＋９０℃（２４０秒）＋１１０℃（２４０秒）
上記の処理によって７８μｍの膜厚とする。 Next, as shown in FIG. 7B, a photosensitive insulating material such as a polyimide resin, an epoxy resin, or an acrylic resin is supplied by, for example, a spin coating method in the same manner as the first to third insulating layers. Then, the fourth insulating layer 23 is formed. For example, it is formed so as to have a film thickness of 50 μm after curing, for example, which may be a thickness that covers the semiconductor chip 21 and the inductance L m .
In the case of a photosensitive polyimide resin, for example, the film is formed under the following conditions.
Spin coating: 7000 rpm (25 seconds) + 1000 rpm (125 seconds) + 1000 rpm (10 seconds) + 1500 rpm (10 seconds)
Pre-baking: 60 ° C (240 seconds) + 90 ° C (240 seconds) + 110 ° C (240 seconds)
A film thickness of 78 μm is obtained by the above treatment.

次に、露光量３００ｍＪ／ｃｍ2でパターン露光および現像し、半導体チップ２１のパッド２１ｂに達する第１開口部ＨaおよびインダクタンスＬmに達する第２開口部Ｈbを第４絶縁層２３に形成する。
現像後、ポストキュアを行って第４絶縁層２３を５０μｍの膜厚とする。 Next, exposure to pattern exposure and development with 300 mJ / cm 2, forming a second opening H b reaching the first opening H a and the inductance L m reaches the pad 21b of the semiconductor chip 21 in the fourth insulating layer 23 To do.
After development, post cure is performed to make the fourth insulating layer 23 have a thickness of 50 μm.

上記のインダクタンスＬmを形成する工程において、インダクタンスＬmの断面におけるアスペクト比が１以下となるように形成することが好ましい。上記の製造工程において第４絶縁層２３を形成する時にインダクタンスＬmが転倒したり、ボイドが形成されるのを防止あるいは低減することができる。 In the step of forming the inductance L m, it is preferable that the aspect ratio in the cross section of the inductance L m is formed to be 1 or less. Can inductance L m is to prevent or reduce or fall, that the voids are formed when forming a fourth insulating layer 23 in the manufacturing process.

次に、図８（ａ）に示すように、例えば、シードスパッタリングにより１６０ｎｍの膜厚のＴｉ層／６００ｎｍの膜厚のＣｕ層の積層体、あるいはＣｒＣｕを成膜し、半導体チップ２１のパッド２１ｂに達する第１開口部ＨaおよびインダクタンスＬmに達する第２開口部Ｈbの内壁を被覆して、全面にバリアメタル層２４ａを形成し、Ｏ2アッシャー（３００Ｗ）で５分処理する。
次に、レジスト塗布および現像処理を行い、半導体チップ２１のパッド２１ｂに達する第１開口部ＨaおよびインダクタンスＬmに達する第２開口部Ｈbと第４配線の形成領域を開口するパターンのレジスト膜（不図示）を成膜し、これをマスクとし、バリアメタル層２４ａをシードとする４００ｍＡ、５０分の電解メッキにより銅をメッキして、半導体チップ２１のパッド２１ｂに達する第１開口部ＨaおよびインダクタンスＬmに達する第２開口部Ｈbと第４配線の形成領域に銅層２４ｂを形成する。この後、上記のレジスト膜を除去する。 Next, as shown in FIG. 8A, for example, a 160 nm-thick Ti layer / 600 nm-thickness Cu layer stack or CrCu is formed by seed sputtering, and the pad 21b of the semiconductor chip 21 is formed. the inner wall of the second opening H b reaching the first opening H a and the inductance L m reaches coated on the entire surface to form a barrier metal layer 24a, treating 5 min O 2 asher (300 W).
Next, the resist coating and developing processing, resist pattern for opening the second opening H b and forming region of the fourth wiring reaching the first opening H a and the inductance L m reaches the pad 21b of the semiconductor chip 21 A first opening H reaching a pad 21b of the semiconductor chip 21 is formed by forming a film (not shown), using this as a mask, and plating copper by electrolytic plating at 400 mA for 50 minutes using the barrier metal layer 24a as a seed. forming a second opening H b and copper layer 24b in the formation region of the fourth wiring reaching a and the inductance L m. Thereafter, the resist film is removed.

次に、図８（ｂ）に示すように、例えば感光性ドライフィルムを貼り合わせ、あるいはレジスト膜を成膜し、パターン露光および現像して第２導電性ポスト用の開口部を形成し、バリアメタル膜２４ａを用いた銅の電解メッキにより、高さ８０μｍ、径１８０μｍの導電性ポスト２５を形成する。
次にドライフィルムあるいはレジスト膜を除去し、さらに導電性ポスト２５および銅層２４ｂをマスクとしてバリアメタル層２４ａをエッチング加工する。これにより、バリアメタル層２４ａおよび銅層２４ｂからなる第４配線２４が形成される。 Next, as shown in FIG. 8B, for example, a photosensitive dry film is bonded or a resist film is formed, pattern exposure and development are performed to form an opening for the second conductive post, and a barrier is formed. Conductive posts 25 having a height of 80 μm and a diameter of 180 μm are formed by electrolytic plating of copper using the metal film 24a.
Next, the dry film or resist film is removed, and the barrier metal layer 24a is etched using the conductive posts 25 and the copper layer 24b as a mask. Thereby, the 4th wiring 24 which consists of barrier metal layer 24a and copper layer 24b is formed.

次に、図９（ａ）に示すように、例えばエポキシ系樹脂、ポリイミド系樹脂、シリコーン系樹脂、ポリアミドイミド樹脂、ポリイミド樹脂、フェノール樹脂あるいはポリパラフェニレンベンゾビスオキサゾール樹脂などの樹脂を、スピンコート、印刷またはモールドなどにより成膜し、導電性ポスト２５を完全に覆うような膜厚で絶縁性のバッファ層２６を形成する。
例えばポリイミド系樹脂を用いる場合、印刷法によりＮＶ値２７．５のペーストを使用し、スキージにより印刷を行うことで形成する。硬化は、例えば１００℃（１０分）＋１５０℃（１０分）＋２００℃（１０分）＋２５０℃（６０分）で行う。 Next, as shown in FIG. 9A, for example, an epoxy resin, a polyimide resin, a silicone resin, a polyamideimide resin, a polyimide resin, a phenol resin, or a polyparaphenylene benzobisoxazole resin is spin-coated. Then, the insulating buffer layer 26 is formed with a film thickness so as to completely cover the conductive post 25 by forming a film by printing or molding.
For example, when using a polyimide resin, the paste is formed by using a paste having an NV value of 27.5 by a printing method and printing with a squeegee. Curing is performed at, for example, 100 ° C. (10 minutes) + 150 ° C. (10 minutes) + 200 ° C. (10 minutes) + 250 ° C. (60 minutes).

次に、図９（ｂ）に示すように、バッファ層２６の樹脂硬化後に、研削により導電性ポスト２５の頭出しを行う。このときの条件は、例えば＃６００のホイールを用い、３５００ｒｐｍ、０．５ｍｍ／秒とする。   Next, as shown in FIG. 9B, after the resin hardening of the buffer layer 26, the cue of the conductive post 25 is performed by grinding. The conditions at this time are set to 3500 rpm and 0.5 mm / second using, for example, a # 600 wheel.

次に、導電性ポスト２５に接続するように、例えばハンダボールの搭載、ＬＧＡ、あるいはハンダバンプの印刷などにより、バンプ（突起電極）２７を形成する。
ハンダバンプの印刷の場合には、例えば無鉛ハンダを０．２ｍｍの径で印刷し、２６０℃以下の温度でリフローしてバンプに成形する。
この後、例えばシリコン基板１０をハーフカットし、薄型化を行うことでダイシングすることで、二次接続信頼性を有し、応力緩和可能なバッファ層を有するためにアンダーフィル不要でリペア可能な、図１に示す構成のウェハレベルのＳｉＰ形態の半導体装置とすることができる。 Next, bumps (projection electrodes) 27 are formed so as to be connected to the conductive posts 25 by, for example, mounting solder balls, printing LGA, or solder bumps.
In the case of printing solder bumps, for example, lead-free solder is printed with a diameter of 0.2 mm and reflowed at a temperature of 260 ° C. or lower to form bumps.
After that, for example, the silicon substrate 10 is half-cut and diced by thinning, thereby having secondary connection reliability and having a buffer layer that can relieve stress, and therefore can be repaired without an underfill. A wafer-level SiP semiconductor device having the configuration shown in FIG. 1 can be obtained.

上記の本実施形態に係る半導体装置の製造方法によれば、ＳｉＰ形態の半導体装置を製造する際に、半導体チップが埋め込まれた層と同じ層中にインダクタンスを形成することで、半導体チップの膜厚相当まで容易に厚膜化して、例えばアスペクト比１．０以上の銅メッキ配線によるミアンダ型のインダクタンスとすることができ、比抵抗と表皮効果の点で有利となり、Ｑ値の大きなインダクタンスを実現でき、高周波に対応した半導体装置を製造することができる。   According to the method for manufacturing a semiconductor device according to the above-described embodiment, when a SiP-type semiconductor device is manufactured, an inductance is formed in the same layer as the layer in which the semiconductor chip is embedded, whereby the film of the semiconductor chip is formed. Easily thicken to a thickness equivalent to, for example, a meander-type inductance with copper-plated wiring with an aspect ratio of 1.0 or more, which is advantageous in terms of specific resistance and skin effect, and realizes an inductance with a large Q value And a semiconductor device corresponding to high frequency can be manufactured.

本実施形態の半導体装置の製造方法において、好ましくは、インダクタンスＬmの下層に絶縁層の一部として、第１絶縁層１５、第２絶縁層１７および第３絶縁層１９などの下層絶縁層を形成する。
下層絶縁層を形成することで、伝導率の高いシリコン基板とインダクタンスＬmへとの間の距離を確保し、シリコン基板のインダクタンスＬmへの影響を低減して、インダクタンスのＱ値をより高めることができる。 In the method for manufacturing a semiconductor device of the present embodiment, preferably, a lower insulating layer such as the first insulating layer 15, the second insulating layer 17, and the third insulating layer 19 is provided as a part of the insulating layer below the inductance Lm. Form.
By forming the lower insulating layer, the distance between the silicon substrate having high conductivity and the inductance L m is secured, the influence on the inductance L m of the silicon substrate is reduced, and the Q value of the inductance is further increased. be able to.

また、さらに好ましくは、下層絶縁層に埋め込んで、再配線層の一部として下層配線を形成し、また、インダクタンスの上層に絶縁層の一部として上層絶縁層を形成し、上層絶縁層に埋め込んで、再配線層の一部として上層配線を形成する。
本実施形態のように、シリコン基板や半導体チップの再配線を行うほか、再配線層の一部によって受動素子を構成することが好ましく、ミアンダ型のインダクタンスＬmの他に、静電容量素子（Ｃa，Ｃb）やインダクタンス（Ｌa，Ｌb）などの受動素子を組み合わせることで、例えばＬＰＦ（Low Pass Filter ）、ＢＰＦ（Band Pass Filter）あるいはＨＰＦ（High Pass Filter）などを構成することができ、また、これらと半導体チップ２１などに設けられた能動素子との組み合わせで、いわゆるＳｉＰ形態の半導体装置を構成することができる。 More preferably, the lower wiring is formed as a part of the rewiring layer by being embedded in the lower insulating layer, and the upper insulating layer is formed as a part of the insulating layer above the inductance and embedded in the upper insulating layer. Thus, an upper layer wiring is formed as a part of the rewiring layer.
As in this embodiment, besides performing rewiring of the silicon substrate and the semiconductor chip, it is preferable to constitute a passive element by a part of the rewiring layer, in addition to the meander-type inductance L m, the electrostatic capacitance element ( By combining passive elements such as C a , C b ) and inductance (L a , L b ), for example, LPF (Low Pass Filter), BPF (Band Pass Filter), HPF (High Pass Filter), etc. are configured. In addition, a so-called SiP-type semiconductor device can be configured by combining these and active elements provided in the semiconductor chip 21 or the like.

また、上記の本実施形態の半導体装置の製造方法において、好ましくは、インダクタンスＬmの表面と半導体チップ２１のパッド２１ｂの表面とが略同じ高さとなるように、インダクタンスＬmの高さを設定し、上層配線（第４絶縁層２４）によってインダクタンスＬmの表面と半導体チップ２１のパッド２１ｂに接続させる。
略同じ高さであることにより、インダクタンスＬm部分におけるギャップと半導体チップのパッド部分２１ｂにおけるギャップが略等しくなり、両部分に対する開口は良好になされる。 In the above-described method for fabricating a semiconductor device of the present embodiment, preferably, as the surface of the pad 21b of the inductance L m of the surface of the semiconductor chip 21 is substantially the same height, set the height of the inductance L m and, to connect the upper wiring (the fourth insulating layer 24) to the pads 21b of the inductance L m of the surface of the semiconductor chip 21.
Substantially by the same height, substantially equal gap in the inductance L m of the gap in part and the semiconductor chip pad portion 21b, the opening for both sections is made good.

また、上記の本実施形態の半導体装置の製造方法において、好ましくは、半導体チップとして能動素子が形成されている半導体チップを搭載する、および／または、基板として、能動素子が形成されている半導体基板を用い、再配線層を形成する工程においては、半導体基板に接続して再配線層を形成する。
上記の受動素子と組み合わせてＳｉＰ形態の半導体装置を構成することができる。 In the method of manufacturing a semiconductor device according to the present embodiment, preferably, a semiconductor chip on which an active element is formed as a semiconductor chip is mounted and / or a semiconductor substrate on which an active element is formed as a substrate. In the step of forming the rewiring layer, the rewiring layer is formed by connecting to the semiconductor substrate.
A SiP semiconductor device can be configured in combination with the above passive elements.

本発明は上記の説明に限定されない。
例えば、ミアンダ型のインダクタンスは半導体チップが埋め込まれている絶縁層と同一の層に埋め込まれていればよいので、積層された絶縁層のいずれの層中に形成されていてもよい。
また、ミアンダ型のインダクタンス以外の受動素子を有さない構成の半導体装置とすることも可能である。
また、インダクタンスＬmの表面の高さは、半導体チップのパッドの表面に合わせることが好ましいが、必ずしもこれに限らない。インダクタンスＬm部分のギャップと半導体チップのパッド部分とのギャップとの差を低減できれば、これらを被覆する絶縁膜における両部分に対する開口は良好になされるという効果を得ることができる。
また、下層配線として３層の配線（第１配線、第２配線および第３配線）を形成しているが、これに限らない。
バッファ層や第１〜第４絶縁層に用いる樹脂は上記に限らず、その他の樹脂を用いることもできる。
その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。 The present invention is not limited to the above description.
For example, since the meander-type inductance only needs to be embedded in the same layer as the insulating layer in which the semiconductor chip is embedded, it may be formed in any of the stacked insulating layers.
It is also possible to provide a semiconductor device having no passive element other than the meander type inductance.
The height of the surface of the inductance L m is preferably to match the surface of the semiconductor chip pad, not necessarily limited thereto. If the difference between the gap of the inductance L m portion and the gap of the pad portion of the semiconductor chip can be reduced, it is possible to obtain an effect that the openings for both portions in the insulating film covering them are satisfactorily made.
Further, although three-layer wiring (first wiring, second wiring, and third wiring) is formed as the lower layer wiring, the present invention is not limited to this.
The resin used for the buffer layer and the first to fourth insulating layers is not limited to the above, and other resins can also be used.
In addition, various modifications can be made without departing from the scope of the present invention.

本発明の半導体装置は、システムインパッケージ形態の半導体装置に適用できる。   The semiconductor device of the present invention can be applied to a semiconductor device in a system in package form.

本発明の半導体装置の製造方法は、システムインパッケージ形態の半導体装置の製造方法に適用できる。   The semiconductor device manufacturing method of the present invention can be applied to a system-in-package semiconductor device manufacturing method.

図１は本発明の実施形態に係る半導体装置の断面図である。FIG. 1 is a cross-sectional view of a semiconductor device according to an embodiment of the present invention. 図２（ａ）〜（ｃ）は本発明の実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。2A to 2C are cross-sectional views illustrating manufacturing steps of a method for manufacturing a semiconductor device according to an embodiment of the present invention. 図３（ａ）〜（ｃ）は本発明の実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。3A to 3C are cross-sectional views illustrating the manufacturing process of the method for manufacturing a semiconductor device according to the embodiment of the present invention. 図４（ａ）〜（ｃ）は本発明の実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。4A to 4C are cross-sectional views illustrating manufacturing steps of a method for manufacturing a semiconductor device according to an embodiment of the present invention. 図５（ａ）および図５（ｂ）は本発明の実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。FIG. 5A and FIG. 5B are cross-sectional views showing manufacturing steps of the method for manufacturing a semiconductor device according to the embodiment of the present invention. 図６（ａ）および図６（ｂ）は本発明の実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。FIG. 6A and FIG. 6B are cross-sectional views illustrating manufacturing steps of the method for manufacturing a semiconductor device according to the embodiment of the present invention. 図７（ａ）および図７（ｂ）は本発明の実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。FIG. 7A and FIG. 7B are cross-sectional views showing the manufacturing process of the semiconductor device manufacturing method according to the embodiment of the present invention. 図８（ａ）および図８（ｂ）は本発明の実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。FIG. 8A and FIG. 8B are cross-sectional views illustrating manufacturing steps of the method for manufacturing a semiconductor device according to the embodiment of the present invention. 図９（ａ）および図９（ｂ）は本発明の実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。FIG. 9A and FIG. 9B are cross-sectional views showing manufacturing steps of the method for manufacturing a semiconductor device according to the embodiment of the present invention.

符号の説明Explanation of symbols

１０…シリコン基板、１１…下地絶縁膜、１２…下部電極、１３…誘電体膜、１４ａ…下部電極取り出し電極、１４ｂ…上部電極、１５…第１絶縁層、１６…第１配線、１６ａ，１８ａ，２０ａ，２４ａ…バリアメタル層、１６ｂ，１８ｂ，２０ｂ，２４ｂ…銅層、１７…第２絶縁層、１８…第２配線、１９…第３絶縁層、２０…第３配線、２１…半導体チップ、２１ａ…半導体本体部分、２１ｂ…パッド、２１ｃ…保護層、２２…ダイアタッチフィルム、２３…第４絶縁層、２４…第４配線、２５…導電性ポスト、２６…バッファ層、２７…バンプ、Ｌm…ミアンダ型インダクタンス、Ｃa，Ｃb…静電容量素子、Ｌa，Ｌb…インダクタンス、Ｈa…第１開口部、Ｈb…第２開口部
DESCRIPTION OF SYMBOLS 10 ... Silicon substrate, 11 ... Base insulating film, 12 ... Lower electrode, 13 ... Dielectric film, 14a ... Lower electrode taking-out electrode, 14b ... Upper electrode, 15 ... 1st insulating layer, 16 ... 1st wiring, 16a, 18a , 20a, 24a ... barrier metal layer, 16b, 18b, 20b, 24b ... copper layer, 17 ... second insulating layer, 18 ... second wiring, 19 ... third insulating layer, 20 ... third wiring, 21 ... semiconductor chip 21a ... Semiconductor body portion, 21b ... Pad, 21c ... Protective layer, 22 ... Die attach film, 23 ... Fourth insulating layer, 24 ... Fourth wiring, 25 ... Conductive post, 26 ... Buffer layer, 27 ... Bump, L m ... meander type inductance, C a , C b ... capacitance element, L a , L b ... inductance, H a ... first opening, H b ... second opening

Claims (14)

基板と、
前記基板に樹脂層が積層されて形成された絶縁層と、
前記絶縁層に埋め込まれて形成された再配線層と、
前記絶縁層に埋め込まれ、前記再配線層に接続された半導体チップと、
前記半導体チップが埋め込まれた層と同じ層中に埋め込まれ、前記再配線層に接続されたミアンダ型のインダクタンスと、
前記インダクタンスの上層に前記絶縁層の一部として形成された上層絶縁層と、
前記上層絶縁層に埋め込まれて、前記再配線層の一部として形成され、前記インダクタンスの表面と前記半導体チップのパッドに接続している上層配線と
を有し、
前記インダクタンスの表面と前記半導体チップのパッドの表面とが略同じ高さとなるように、前記インダクタンスの高さが設定されている
能動素子を含んでパッケージ化された半導体装置。 And the base plate,
An insulating layer formed by laminating a resin layer on the substrate;
A rewiring layer formed embedded in the insulating layer;
A semiconductor chip embedded in the insulating layer and connected to the redistribution layer;
A meander type inductance embedded in the same layer as the layer in which the semiconductor chip is embedded and connected to the redistribution layer ;
An upper insulating layer formed as a part of the insulating layer on the inductance; and
An upper wiring embedded in the upper insulating layer and formed as part of the rewiring layer and connected to the surface of the inductance and the pad of the semiconductor chip;
Have
The inductance height is set so that the surface of the inductance and the surface of the pad of the semiconductor chip have substantially the same height.
A semiconductor device packaged including an active element . 前記インダクタンスの構成材料が銅を含む
請求項１に記載の半導体装置。 The semiconductor device according to claim 1, wherein the inductance material includes copper. 前記インダクタンスの下層に前記絶縁層の一部として下層絶縁層が形成されている
請求項１に記載の半導体装置。 The semiconductor device according to claim 1, wherein a lower insulating layer is formed as a part of the insulating layer under the inductance. 前記下層絶縁層に埋め込まれて、前記再配線層の一部として下層配線が形成されている
請求項３に記載の半導体装置。 The semiconductor device according to claim 3, wherein a lower layer wiring is formed as a part of the redistribution layer embedded in the lower insulating layer. 前記再配線層の一部が受動素子を構成する
請求項１に記載の半導体装置。 The semiconductor device according to claim 1, wherein a part of the redistribution layer constitutes a passive element. 前記半導体チップに前記能動素子が形成されている
請求項１に記載の半導体装置。 The semiconductor device according to claim 1, wherein the active element is formed on the semiconductor chip. 前記基板が半導体基板であり、前記能動素子が形成されており、
前記再配線層が前記半導体基板に接続して形成されている
請求項１に記載の半導体装置。 The substrate is a semiconductor substrate, and the active element is formed;
The semiconductor device according to claim 1, wherein the rewiring layer is connected to the semiconductor substrate. 能動素子を含んでパッケージ化された半導体装置を製造するために、
基板に樹脂層を積層して絶縁層を形成する工程と、
前記絶縁層に埋め込んで再配線層を形成する工程と、
前記絶縁層に埋め込んで、前記再配線層に接続して半導体チップを搭載する工程と、
前記半導体チップが埋め込まれた層と同じ層中に埋め込んで、前記再配線層に接続してミアンダ型のインダクタンスを形成する工程と、
前記絶縁層を形成する工程の一部として、上層絶縁層を形成する工程と、
前記再配線層を形成する工程の一部として、上層配線を前記上層絶縁層に埋め込んで前記インダクタンスの表面と前記半導体チップのパッドに接続して形成する工程と
を有し、
前記インダクタンスを形成する工程において、前記インダクタンスの表面と前記半導体チップのパッドの表面とが略同じ高さとなるように、前記インダクタンスの高さを設定して形成する
半導体装置の製造方法。 In order to manufacture a packaged semiconductor device including active elements,
Forming an insulating layer by laminating a resin layer on a substrate;
Forming a rewiring layer by embedding in the insulating layer;
Embedding in the insulating layer, connecting to the redistribution layer and mounting a semiconductor chip;
Embedding in the same layer as the layer in which the semiconductor chip is embedded, and connecting to the rewiring layer to form a meander-type inductance ;
As a part of the step of forming the insulating layer, a step of forming an upper insulating layer;
As a part of the step of forming the rewiring layer, a step of embedding upper layer wiring in the upper insulating layer and connecting it to the surface of the inductance and the pad of the semiconductor chip;
Have
A method of manufacturing a semiconductor device , wherein in the step of forming the inductance, the inductance height is set so that the surface of the inductance and the surface of the pad of the semiconductor chip have substantially the same height . 前記インダクタンスを形成する工程において構成材料が銅を含むインダクタンスを形成する
請求項８に記載の半導体装置の製造方法。 The method for manufacturing a semiconductor device according to claim 8 , wherein in the step of forming the inductance, the constituent material forms an inductance containing copper. 前記インダクタンスを形成する工程の前に、前記絶縁層を形成する工程の一部として、下層絶縁層を形成する
請求項８に記載の半導体装置の製造方法。 The method for manufacturing a semiconductor device according to claim 8 , wherein a lower insulating layer is formed as part of the step of forming the insulating layer before the step of forming the inductance. 前記再配線層を形成する工程の一部として、下層配線を前記下層絶縁層に埋め込んで形成する
請求項１０に記載の半導体装置の製造方法。 The method for manufacturing a semiconductor device according to claim 10 , wherein a lower layer wiring is embedded in the lower insulating layer as part of the step of forming the redistribution layer. 前記再配線層を形成する工程においては、前記再配線層の一部が受動素子を構成するように形成する
請求項８に記載の半導体装置の製造方法。 The method for manufacturing a semiconductor device according to claim 8 , wherein in the step of forming the rewiring layer, a part of the rewiring layer is formed to constitute a passive element. 前記半導体チップを搭載する工程において、前記能動素子が形成されている半導体チップを搭載する
請求項８に記載の半導体装置の製造方法。 The method for manufacturing a semiconductor device according to claim 8 , wherein in the step of mounting the semiconductor chip, a semiconductor chip on which the active element is formed is mounted. 前記基板として、前記能動素子が形成されている半導体基板を用い、
前記再配線層を形成する工程においては、前記半導体基板に接続して前記再配線層を形成する
請求項８に記載の半導体装置の製造方法。 As the substrate, a semiconductor substrate on which the active element is formed,
The method for manufacturing a semiconductor device according to claim 8 , wherein in the step of forming the redistribution layer, the redistribution layer is formed by connecting to the semiconductor substrate.
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