JP4380294B2 - Ｉｉｉ−ｖ族窒化物系半導体基板 - Google Patents

Ｉｉｉ−ｖ族窒化物系半導体基板 Download PDF

Info

Publication number
JP4380294B2
JP4380294B2 JP2003368828A JP2003368828A JP4380294B2 JP 4380294 B2 JP4380294 B2 JP 4380294B2 JP 2003368828 A JP2003368828 A JP 2003368828A JP 2003368828 A JP2003368828 A JP 2003368828A JP 4380294 B2 JP4380294 B2 JP 4380294B2
Authority
JP
Japan
Prior art keywords
substrate
substrate surface
plane
gan
iii
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2003368828A
Other languages
English (en)
Other versions
JP2005132657A (ja
Inventor
真佐知 柴田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Cable Ltd
Original Assignee
Hitachi Cable Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Cable Ltd filed Critical Hitachi Cable Ltd
Priority to JP2003368828A priority Critical patent/JP4380294B2/ja
Priority to US10/752,092 priority patent/US7057204B2/en
Publication of JP2005132657A publication Critical patent/JP2005132657A/ja
Application granted granted Critical
Publication of JP4380294B2 publication Critical patent/JP4380294B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/26—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, elements provided for in two or more of the groups H01L29/16, H01L29/18, H01L29/20, H01L29/22, H01L29/24, e.g. alloys
    • H01L29/267—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, elements provided for in two or more of the groups H01L29/16, H01L29/18, H01L29/20, H01L29/22, H01L29/24, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B23/00—Single-crystal growth by condensing evaporated or sublimed materials
    • C30B23/02—Epitaxial-layer growth
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B25/00—Single-crystal growth by chemical reaction of reactive gases, e.g. chemical vapour-deposition growth
    • C30B25/02—Epitaxial-layer growth
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B29/00—Single crystals or homogeneous polycrystalline material with defined structure characterised by the material or by their shape
    • C30B29/10—Inorganic compounds or compositions
    • C30B29/40—AIIIBV compounds wherein A is B, Al, Ga, In or Tl and B is N, P, As, Sb or Bi
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/0242—Crystalline insulating materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/02433—Crystal orientation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02455—Group 13/15 materials
    • H01L21/02458—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02538—Group 13/15 materials
    • H01L21/0254—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/0257—Doping during depositing
    • H01L21/02573—Conductivity type
    • H01L21/02576—N-type
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
    • H01L29/045—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes by their particular orientation of crystalline planes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/16—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a particular crystal structure or orientation, e.g. polycrystalline, amorphous or porous

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Manufacturing & Machinery (AREA)
  • Materials Engineering (AREA)
  • Ceramic Engineering (AREA)
  • Organic Chemistry (AREA)
  • Metallurgy (AREA)
  • General Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Inorganic Chemistry (AREA)
  • Crystals, And After-Treatments Of Crystals (AREA)
  • Recrystallisation Techniques (AREA)

Description

本発明は、III−Ｖ族窒化物系半導体基板に関するものである。
窒化ガリウム（ＧａＮ）、窒化インジウムガリウム（ＩｎＧａＮ）、窒化ガリウムアルミニウム（ＧａＡｌＮ）等の窒化物系半導体材料は、禁制帯幅が充分大きく、バンド間遷移も直接遷移型であるため、短波長発光素子への適用が盛んに検討されている。また、電子の飽和ドリフト速度が大きいこと、ヘテロ接合による２次元キャリアガスの利用が可能なこと等から、電子素子への応用も期待されている。
既に世の中に広く普及しているシリコン（Ｓi）や砒化ガリウム（ＧａＡｓ）等は、それぞれＳｉ基板、ＧａＡｓ基板といった同種の材料からなる基板の上に、デバイスを作るためのエピタキシャル成長層を、ホモエピタキシャル成長させて使用されている。同種基板上のホモエピタキシャル成長では、成長の初期からステップフローモードで結晶成長が進行するため、結晶欠陥の発生が少なく、平坦なエピタキシャル成長表面が得られやすい。ＧａＡｓ基板上に格子定数の近いＡｌＧａＩｎＰなどの混晶層を成長させる場合は、エピ層の表面モフォロジが荒れやすくなる傾向が見られるが、下地基板の面方位を基準となる低指数面から、特定方向に故意に傾ける−これを一般にオフを付けると称する−ことで、結晶欠陥の発生が少なく、平坦なエピタキシャル成長表面を得ることができている。
一方、窒化物系半導体は、バルク結晶成長が難しく、最近ようやく実用に耐えるレベルのＧａＮ自立基板が開発され、使われ始めた段階にある。現在、広く実用化されているＧａＮ成長用の基板はサファイアであり、単結晶サファイア基板の上に有機金属気相成長法（ＭＯＶＰＥ法）や分子線気相成長法（ＭＢＥ）、ハイドライド気相成長法（ＨＶＰＥ）等の気相成長法で、いったんＧａＮをヘテロエピタキシャル成長させ、その上に連続で、あるいは別の成長炉でデバイスを作るための窒化物系半導体エピ層を成長させる方法が一般に用いられている。
サファイア基板は、ＧａＮと格子定数が異なるため、サファイア基板上に直接ＧａＮを成長させたのでは単結晶膜を成長させることができない。このため、サファイア基板上に一旦５００℃程度の低温でＡｌＮやＧａＮのバッファ層を成長させ、この低温成長バッファ層で格子の歪みを緩和させてからその上にＧａＮを成長させる方法が考案された（例えば、特許文献１参照。）。この低温成長窒化物層をバッファ層として用いることで、ＧａＮの単結晶エピタキシャル成長は可能になった。しかし、この方法でも、やはり基板と結晶の格子のずれは如何ともし難く、成長の開始当初は前述のステップフローモードではなく、３次元島状成長モードで結晶成長が進行する。このため、こうして得られたＧａＮは、１０9〜１０10cm-2もの転位密度を有している。この欠陥は、ＧａＮ系デバイス特にＬＤや紫外発光ＬＥＤを製作する上で障害となる。
近年、サファイアとＧａＮの格子定数差に起因して発生する欠陥の密度を低減する方法として、ＥＬＯ（例えば、非特許文献１参照。）や、ＦＩＥＬＯ（例えば、非特許文献２参照。）、ペンデオエピタキシー（例えば、非特許文献３参照。）といった成長技術が報告された。これらの成長技術は、サファイア等の基板上に成長させたＧａＮ上に、ＳｉＯ2等でパターニングされたマスクを形成し、マスクの窓部からさらにＧａＮ結晶を選択的に成長させて、マスク上をＧａＮがラテラル成長で覆うようにすることで、下地結晶からの転位の伝播を防ぐものである。これらの成長技術の開発により、ＧａＮ中の転位密度は１０7cm-2台程度にまで、飛躍的に低減させることができるようになった。例えば、特許文献２には、この技術の一例が開示されている。
更に、サファイア基板等の異種基板上に、転位密度を低減したＧａＮ層を厚くエピ成長させ、成長後に下地から剥離して、ＧａＮ層を自立したＧａＮ基板として用いる方法が特許文献３の他、いろいろ提案されている。例えば、特許文献４では、前述のＥＬＯ技術を用いてサファイア基板上にＧａＮ層を形成した後、サファイア基板をエッチング等により除去し、ＧａＮ自立基板を得ることが提案されている。また、ＶＡＳ（Void-Assisted Separation：例えば、非特許文献４、特許文献５参照。）や、ＤＥＥＰ（Dislocation Elimination by the Epi-growth With inverted-Pyramidal pits：例えば、非特許文献５、特許文献６参照。）などが公開されている。ＶＡＳは、サファイア等の基板上で、網目構造のＴｉＮ薄膜を介してＧａＮを成長することで、下地基板とＧａＮ層の界面にボイドを形成し、ＧａＮ基板の剥離と低転位化を同時に可能にしたものである。また、ＤＥＥＰは、エッチング等で除去が可能なＧａＡｓ基板上にパターニングしたＳｉＮ等のマスクを用いてＧａＮを成長させ、結晶表面に故意にファセット面で囲まれたピットを複数形成し、前記ピットの底部に転位を集積させることで、その他の領域を低転位化するものである。
特開平４−２９７０２３号公報 特開平１０−３１２９７１号公報 特開２０００−２２２１２号公報 特開平１１−２５１２５３号公報 特開２００３−１７８９８４号公報 特開２００３−１６５７９９号公報 Appl.Phys.Lett.71(18)2638(1997) Jpan.J.Appl.Phys.38,L184(1999) MRS Internet J.Nitride Semicond.Res. 4S1,G3.38(1999) Y.Oshima et.al.,Jpn.J.Appl.Phys.Vol.42(2003)pp.L1−L3 K.Motoki et.al.,Jpn.J.Appl.Phys.Vol.40(2001)pp.L140−L143
しかしながら、このような方法で作製したＧａＮ基板には解決すべき課題が残されていた。
上述のように、デバイスを作製するためのＧａＮのエピは、一度は格子定数の大きく異なるサファイアやＧａＡｓといった異種基板上にヘテロエピタキシャル成長させられる。これは、ＧａＮのテンプレートを用いる場合も、自立基板を用いる場合も同じである。
格子定数の大きく異なる基板上にＧａＮを成長すると、始めにＧａＮは小さな核を多数発生させ、それが大きく成長するにつれて隣接する結晶核と会合し、やがて連続膜となる、いわゆる３次元島状成長モードで結晶成長が進行する。個々の結晶核の成長方位がぴったり揃っており、また核と核の間隔がＧａＮの格子定数の整数倍にきっちりと合っていれば問題はないが、一般には、結晶核が下地基板の面に対して傾いたり（ｔｉｌｔ）捩れたり（ｔｗｉｓｔ）する現象が現れ、核と核の会合した界面に、転位等の結晶欠陥を発生させながら、むりやり平坦化していくという経過をたどる。このため、得られたＧａＮ成長層は、見た目には均質な結晶のようでも、実際はいくつもの柱状の結晶粒（グレイン）の集合体からなっており、グレインの境界には、多数の欠陥を内在していることになる。ＳｉやＧａＡｓでは、無転位あるいは１×１０3cm-2程度以下の転位密度で単結晶基板が容易に得られているのに対し、ＧａＮでは、１０5〜１０9cm-2もの転位を有する基板しか得られていないのは、このためである。従って、ＧａＮにおいては、個々のグレインの結晶方位は、おおまかには揃っているものの、かなりのばらつきを有している。前述のＥＬＯのような手法を用いれば、結晶成長初期の核発生数を大幅に少なくすることはできるが、選択成長のためのマスクがある領域と無い領域との差に起因して、成長するＧａＮ中に歪が発生し、結晶の軸が傾き、やはり得られたＧａＮ結晶は、グレインの結晶方位がばらついている。
この状態を、模式図を使って説明する。
図５は、結晶方位のばらつきが無い、理想的な状態の基板５の、結晶軸の傾きの様子を、基板５の断面図を用いて模式的に示したものである。図中の矢印６は、結晶軸の傾きの方向と大きさを表すベクトルである。１つの矢印を内包するセルは、１つのグレイン７に対応する。表面がＣ面となっている基板５においては、矢印６はＣ軸の傾きの方向とその度合いを示すことになる。図５のように、基板面内で結晶軸の傾きがまったく無い場合は、実際にはグレイン７とグレイン７の境界も存在しないことになる。Ｓｉの基板などは、このような構造になっていると考えられる。
図６は、基板８にオフを付けた理想的な状態の基板８の断面図を用いて模式的に示したものである。矢印９は、各グレイン１０の結晶軸の傾きの方向と大きさを表している。
図７は、同じくオフを付けた理想的な状態の基板８の結晶軸の傾きの面内分布を表すために、上記矢印９を基板８の表面側から見て模式的に示したものである。１１は、結晶軸の傾きの方向を表す矢印である。結晶軸が揃ったインゴットがあれば、それを斜めに切断、研磨することにより、図６，図７に示すような結晶軸の分布を持つ基板は容易に作製できる。ＧａＡｓやサファイアなどの基板で良く用いられているオフ基板は、このような結晶軸の分布になっていると考えられる。
図８は、従来技術のＧａＮ基板の結晶軸の傾きの様子を、基板１２の断面図を用いて模式的に示したものである。図中の矢印１３は、結晶軸の傾きの方向と大きさを表すベクトルである。
図９は、同じ基板１２の表面で結晶軸の傾きの分布を模式的に表したものである。１５は、結晶軸の傾きの方向を表す矢印である。前述した通り、窒化物系の結晶成長では、ヘテロエピタキシャル成長を余儀なくされていることによる３次元島状成長に起因して、結晶基板内には多数のグレイン１４が存在しており、これらのグレイン１４は、ほぼ等しい結晶軸に沿って並んでいて、基板全体としては単結晶と呼べる程度になっているものの、個々のグレイン１４の結晶軸はｔｉｌｔやｔｗｉｓｔにより傾いていて、基板面内で結晶軸はばらつきを有している。特に、オフを付けていない基板１２においては、結晶軸の傾きの影響でグレイン１４の軸の傾きの方向がばらばらになってしまう。
このように、基板の面内で結晶軸の傾きの方向と大きさにばらつきが生じていると、その基板上にＧａＮをエピタキシャル成長させた場合、ホモエピタキシャル成長であるにもかかわらず、平坦なエピ表面が得られなくなるという問題がある。
一般的に結晶成長速度は、結晶の方位に対して異方性を有しているため、基板表面で結晶軸の傾き方向が違っていたり、傾きの大きさが大きくばらついていると、基板面内でも場所によって結晶成長速度に差ができてしまい、均一な厚さの膜が成長できなくなる。また、局所的にステップバンチングが生じて、エピの表面モフォロジを荒らす原因になってしまう。これは、従来のＳｉやＧａＡｓといった半導体材料では見られなかった、窒化物系半導体材料に特有の問題である。
上記のエピ表面のモフォロジの荒れは、エピ層の厚さが厚くなるほど増幅されて顕著に見られるようになる。従って、サファイア基板上に薄いＧａＮ層を一層付けただけの段階では、モフォロジの荒れは軽微であっても、これをテンプレートに用いて更にエピ層を積層していくと、表面荒れが増幅されてデバイス製造プロセスの歩留まりを悪化させたり、デバイスそのものの特性を悪化させる原因になる。また、ＧａＮ自立基板の場合は、異種基板上に厚くＧａＮ層を成長させた時点で、前記の理由により、通常その表面は大きなうねりやヒロック等の凹凸を有している。これを、ＧａＮ基板として用いる際には、表面を研磨で鏡面に加工してしまうため、形状的には十分に平坦な表面となっているように見える。しかし、結晶そのものは、表面の研磨加工をするしないにかかわらず、前述のｔｉｌｔ、ｔｗｉｓｔを有するグレインからなっているため、研磨加工された表面に更にＧａＮ層をエピタキシャル成長すると、やはり下地のグレインの影響で、表面モフォロジに荒れを生じる結果となってしまう。
従来にも、ＧａＮ単結晶基板の面方位のばらつきを規定する考え方はあった。例えば、特許文献３には、ＧａＮ基板の面方位の傾き、ばらつきを規定した基板が公開されているが、従来の発明は基板の反りの影響を無くすために考えられたもので、本発明とは面方位の傾き、ばらつきの定義の仕方が異なっている。従って、従来の方法に傾きの方向を面内で揃えなければならないという発想はなく、前記した問題の解決策を与えるには至っていなかった。（このことは、特許文献３の図１５から明らかである。）
本発明は、上記事情に鑑みなされたものであって、その目的とするところは、III−Ｖ族窒化物系半導体基板に特有のグレインのｔｉｌｔ、ｔｗｉｓｔが基板内に存在し、基板表面において結晶軸の傾きにばらつきが生じていることを前提とした上で、その基板上に窒化物系結晶層をエピタキシャル成長させた際に、デバイス作成上問題となるようなヒロックやテラスなどの表面荒れを抑えられる、十分に実用に足るエピタキシャル成長が可能なIII−Ｖ族窒化物系半導体基板を提供することにある。
本発明は、III−Ｖ族窒化物系単結晶からなり、平坦な表面を有するIII−Ｖ族窒化物系半導体基板であって、基板面内の任意の点において基板表面に最も近い低指数面が、基板表面に対して傾いており、且つその傾き角度が基板面内でばらつきを有する基板において、基板面内の任意の複数点で測定した基板表面に最も近い低指数面と基板表面がなす角度の平均値θ（deg）と、そのθに対する前記測定した角度のばらつきの範囲±α（deg）が、θ＞αの関係を満たしており、且つ、θ＜１０（deg）、α＜１（deg）であることを特徴とするIII−Ｖ族窒化物系半導体基板である。
また、本発明は、III−Ｖ族窒化物系単結晶からなり、平坦な表面を有するIII−Ｖ族窒化物系半導体基板であって、基板面内の任意の点において基板表面に最も近い低指数面が、基板表面に対して傾いており、且つその傾き角度が基板面内でばらつきを有する基板において、基板面内の任意の複数点で測定した基板表面に最も近い低指数面と基板表面がなす角度の平均値θ（deg）と、そのθに対する前記測定した角度のばらつきの範囲±α（deg）が、θ＞αの関係を満たし、θ＜１０（deg）、α＜１（deg）であり、且つ前記基板表面に対する前記各々の低指数面の傾きの方向が、すべてほぼ一定の方向を向いていることを特徴とするIII−Ｖ族窒化物系半導体基板である。
また、本発明は、III−Ｖ族窒化物系単結晶からなり、平坦な表面を有するIII−Ｖ族窒化物系半導体基板であって、基板面内の任意の点において基板表面に最も近い低指数面が、基板表面に対して傾いており、且つその傾き角度が基板面内でばらつきを有する基板において、基板面内の任意の複数点で測定した基板表面に最も近い低指数面と基板表面がなす角度の平均値θ（deg）と、そのθに対する前記測定した角度のばらつきの範囲±α（deg）が、θ＞αの関係を満たし、θ＜１０（deg）、α＜１（deg）であり、且つ前記基板面内の任意の複数点における前記基板表面に最も近い低指数面の法線ベクトルを基板表面に投影したベクトルの方向の分布の範囲が、１８０度未満であることを特徴とするIII−Ｖ族窒化物系半導体基板である。
前記III−Ｖ族窒化物系半導体基板は、異種基板上に前記III−Ｖ族窒化物系単結晶がヘテロエピタキシャル成長されたものであってもよく、また、III−Ｖ族窒化物系単結晶だけからなる自立した基板であってもよい。
前記III−Ｖ族窒化物系単結晶は、六方晶系であることが好ましい。基板表面に最も近い低指数面はＣ面であるのがよい。また、基板表面に最も近い低指数面をＡ面又はＭ面又はＲ面のいずれかにしてもよい。
前記基板表面は、鏡面研磨加工が施されていてもよい。
前記θは、１０（deg）以内であるのが好ましく、前記αは、１．０（deg）以下であるのが好ましい。
前記基板面内の任意の点における前記基板表面に最も近い低指数面をＣ面とし、且つ前記基板表面に対する当該低指数面の傾きの方向を、Ａ軸方向としてもよい。
前記基板面内の任意の点における前記基板表面に最も近い低指数面をＣ面とし、且つ前記基板表面に対する当該低指数面の傾きの方向を、Ｍ軸方向としてもよい。
本発明によれば、III−Ｖ族窒化物系半導体基板に固有の問題である、結晶軸の傾きのばらつきが存在しているような基板であっても、当該基板上に窒化物系結晶層をエピタキシャル成長させた際に、デバイス作成上問題となるようなヒロックやテラスなどの表面荒れを抑えられるIII−Ｖ族窒化物系半導体基板を提供することができる。
その結果、本発明のIII−Ｖ族窒化物系半導体基板を用いることで、設計通りの特性を有する発光素子や電子素子を製造することが可能となる。また、エピタキシャル成長工程、デバイスプロセス工程の両工程において、製造歩留まりを高めることが可能となる。
発明者らは、III−Ｖ族窒化物系半導体基板を構成するグレインの結晶軸の傾きの大きさと方向のばらつきを調べ、その基板上に成長したエピタキシャル層の表面モフォロジとの関係を明らかにした。その結果、グレインの結晶軸の傾きの大きさの平均値をθ（deg）（基板面内の任意の複数点で測定した基板表面に最も近い低指数面と基板表面がなす角度の平均値もθ（deg）となる。）、そのθに対する傾きのばらつきの範囲を±α（deg）で表したとき、デバイス作製に必要なエピの表面平坦性を得るためには、θ＞αの関係が必要であることを見出した。また、結晶軸の傾きの方向が、すべてほぼ一定の方向となっていることが大切であることを見出した。ほぼ一定の方向とは、１８０（deg）以上基板表面に投影したベクトルの方向が異なる結晶軸の傾きを持ったグレインが面内で存在していない状態を指している。θ＞αの関係が逆転すると、即ちθ≦αとなると、結晶軸の傾きの方向を示すベクトルを基板表面に投影したベクトルの向きが、基板面内で逆向きの関係となるようなグレインが現れてしまい、エピタキシャル成長層に表面荒れを生じさせる原因となる。θ＜９０（deg）の範囲で、θ＞αの関係が満たされていれば、結晶軸の傾きの方向を示すベクトルを基板表面に投影したベクトルの向きが、基板面内で逆向きの関係となることはない。
また、上記θの値は、１０（deg）以下であることが望ましい。θの値が、１０（deg）を超えると、エピタキシャル表面にヒロックが出やすくなる傾向が出るためである。
また、上記αの値は、１．０（deg）以下であることが望ましい。αの値が、±１．０（deg）を超えると、たとえ結晶軸の傾きの方向が、すべてほぼ一定の方向とに揃っていたとしても、エピタキシャル表面に微傾斜面が出やすくなってしまうためである。
上記θ、αの値は、理想的な完全結晶においてはどちらもゼロとなるべきものであるから、最適な下限値は存在しない。
本発明にかかるIII−Ｖ族窒化物系半導体基板は、デバイス作製の容易さの観点から、六方晶系のＣ面、特に化学的、機械的、熱的に安定なIII族面を表面に持つ基板であることが望ましいが、表面はＣ面以外の面、例えばＡ面やＲ面であっても構わない。また、立方晶系の結晶であっても良い。
本発明にかかるIII−Ｖ族窒化物系半導体基板は、表面が窒化物系半導体結晶からなる基板であれば、異種基板上に窒化物系半導体結晶をエピタキシャル成長させた、いわゆるテンプレートであっても、また、窒化物系半導体結晶だけからなる自立した基板であっても構わない。
本発明における「自立した」基板とは、自らの形状を保持でき、ハンドリングに不都合が生じない程度の強度を有する基板をいう。このような強度を具備するために、自立基板の厚みは、好ましくは２００μｍ以上が良い。
本発明におけるIII−Ｖ族窒化物系半導体とは、ＩｎｘＧａｙＡｌ１−ｘ−ｙＮ（０≦ｘ≦１、０≦ｙ≦１、０≦ｘ＋ｙ≦１）で表される半導体が挙げられる。このうち、ＧａＮ、ＡｌＧａＮ等の半導体が好ましく用いられる。強度、製造安定性等、基板材料に求められる特性を満足するからである。
基板面内の結晶軸の傾きは、Ｘ線回折測定により求めた値を用いて評価することができる。
本発明のＧａＮ系基板を成長する手段は、テンプレートであればＭＯＶＰＥ（有機金属気相成長）法かＭＢＥ（分子線成長）法、自立基板であればＨＶＰＥ（ハイドライド気相成長）法であることが望ましい。自立基板にＨＶＰＥ法を用いるのは、結晶成長速度が速く、基板の作製に適するからである。
本発明のＧａＮ系自立基板は、その表面が鏡面に研磨加工されていることが望ましい。一般に、アズグロウンのＧａＮ系エピ表面には、ヒロック等の大きな凹凸や、ステップバンチングによって現れると思われる微少な凹凸が多数存在している。これらは、その上にエピを成長させたときのモフォロジや、膜厚、組成等を不均一にする要因となるばかりでなく、デバイス作製プロセスにおいても、フォトリソグラフィ工程の加工精度を落とすという問題がある。従って、基板表面は平坦な鏡面であることが望ましい。
本発明のＧａＮ系自立基板は、その裏面も平坦に研磨加工されていることが望ましい。一般に、ＧａＮ系の自立基板は、異種の下地基板にヘテロエピ成長させたものを何らかの手法で剥離させて得られていることが多い、このため、剥離したままの基板の裏面は、梨地状に荒れていたり、下地基板の一部が付着していることが多い。また、基板の反りに起因して、平坦でない場合もある。これらは、基板上にエピを成長させる際に、基板の温度分布の不均一を生じる原因となり、その結果、エピの均一性を悪化させたり、再現性を悪くしてしまう。
φ２インチ径のサファイアＣ面基板上に、ＭＯＶＰＥ法で、２０nmの低温成長ＧａＮバッファ層を介してＳｉドープＧａＮ層を４μｍ成長させ、ＧａＮテンプレートを作成した。成長圧力は常圧、バッファ層成長時の基板温度は６００℃、エピ層成長時の基板温度は１１００℃とした。原料は、III族原料としてＴＭＧを、Ｖ族原料としてＮＨ3を、ドーパントとしてモノシランを用いた。キャリアガスは、水素と窒素の混合ガスである。結晶の成長速度は４μｍ／ｈであった。エピ層のキャリア濃度は、２×１０18cm-3とした。
上記ＧａＮテンプレートを、複数枚作製し、すべてのＧａＮテンプレートに対して、面内でＧａＮテンプレート表面に位置するＧａＮ単結晶（前記ＳｉドープＧａＮ層）のＣ軸の傾きを測定した。測定は、資料を回転させて測定したＸ線回折ピークのピーク位置のシフト量と基板のオリエンテーションフラット（ＯＦ）との位置関係からＣ軸の傾きの大きさと方向を求めるやり方である。測定は、ＧａＮテンプレートの中央を基点にＯＦに平行な方向及び垂直な方向で７mm間隔に、合計２５点を測定し、２５点で測定されたＣ軸の傾きのベクトル平均を求め、その平均角度をθ（deg）、θから最も大きくずれていた点での傾きの測定値とθとの差をα（deg）とした。
こうして、θの値が１〜１５（deg）、αの値が０．２〜２（deg）の範囲で分布しているＧａＮ単結晶の表面を有するＧａＮテンプレートが得られた。
次に、こうして得られたＧａＮテンプレート上に、再度ＭＯＶＰＥ法で、６μｍのＳｉドープＧａＮ層をホモエピタキシャル成長させ、表面のモフォロジがＧａＮテンプレートの表面に位置するＧａＮ単結晶のＣ軸の傾きの方向、大きさ、ばらつきとどのような相関があるかを調査した。エピ層の成長条件は、ＧａＮテンプレートのＧａＮ成長条件と同一である。表面モフォロジの評価は、ノマルスキ顕微鏡と表面段差計（ＤＥＫＴＡＫ）を用いて行い、４００倍の顕微鏡観察で、明らかなヒロックや凹凸が見られる場合、又は段差計で５００μｍの範囲をスキャンした時のＲａが５００Åを超えた場合を、荒れた表面であると判定した。
以上の実験の結果から得られたグラフが図４である。図４は、ＧａＮテンプレートの表面に位置するＧａＮ単結晶の結晶軸の傾きの大きさと、そのばらつきの大きさに対応して、ＧａＮテンプレート上にエピタキシャル成長したＧａＮ層の表面モフォロジがどう変化するかを調べた結果を示すグラフである。
これらのグラフから、平坦な表面を持つＧａＮエピタキシャル層を得るための下地基板の条件として、基板表面に位置するＧａＮ単結晶は、基板面内の任意の点においてθ＞αの関係が満たされている必要があり、且つ、θ＜１０（deg）、α＜１（deg）が必要であることを見出した。
φ２インチ径のサファイアＣ面基板上に、ＭＯＶＰＥ法で、２０nmの低温成長ＧａＮバッファ層を介してＳｉドープＧａＮ層を１．５μｍ成長させ、ＧａＮテンプレートを作成した。サファイア基板は、Ｃ面をＭ軸方向に０．３（deg）オフさせたものを用いた。オフの加工精度は、±０．０５（deg）の精度とした。ＧａＮの成長圧力は常圧、バッファ層成長時の基板温度は６００℃、エピ層成長時の基板温度は１１００℃とした。原料は、III族原料としてＴＭＧを、Ｖ族原料としてＮＨ3を、ドーパントとしてモノシランを用いた。キャリアガスは、水素と窒素の混合ガスである。結晶の成長速度は４μｍ／ｈであった。エピ層のキャリア濃度は、２×１０18cm-3とした。
上記ＧａＮテンプレートを、１０枚作製し、すべてのＧａＮテンプレートに対して、面内でＧａＮテンプレート表面に位置するＧａＮ単結晶（前記ＳｉドープＧａＮ層）のＣ軸の傾きを測定した。測定は、資料を回転させて測定したＸ線回折ピークのピーク位置のシフト量と基板のオリエンテーションフラット（ＯＦ）との位置関係からＣ軸の傾きの大きさと方向を求めるやり方である。測定は、ＧａＮテンプレートの中央を基点にＯＦに平行な方向及び垂直な方向で７mm間隔に、合計２５点を測定し、２５点で測定されたＣ軸の傾きのベクトル平均を求め、その平均角度をθ（deg）、θから最も大きくずれていた点での傾きの測定値とθとの差をα（deg）とした。
１０枚のＧａＮテンプレートの表面に位置するＧａＮ単結晶のＣ軸は、すべてサファイア基板のオフ方向を反映して、サファイア基板のＭ軸の方向に０．３〜０．５（deg）傾いていた。また、αの値は、１０枚の基板の中の最大のものでも、０．１５（deg）であった。これらのＧａＮテンプレートでは、Ｃ軸の傾きを表すベクトルを、基板表面の基準面に投影したベクトルの向きが、平均の傾きのベクトルを投影した方向から、Ｃ面内で最大何度ずれているかをあらかじめ調べておいた。
得られたＧａＮテンプレートの表面に位置するＧａＮ単結晶の典型的なＣ軸の傾きの様子を模式的に表すと、図１及び図２のようになる。図１は、本発明のＧａＮ基板のＣ軸の傾きの様子を、基板の断面図を用いて模式的に示したものであり、１はＧａＮ基板、２はＣ軸の傾きを表す矢印である。図２は、同じ基板の表面に投影したＣ軸の傾き方向の分布を模式的に表したものである。３は、Ｃ軸の傾きの方向を表す矢印である。基板の表面に投影したＣ軸の傾き方向は、基板の反りを反映するようにややばらついていたものの、そのばらつきは０．１（deg）以下であり、ほとんど同一方向に傾いていると言っても良いくらいであった。
上記１０枚のＧａＮテンプレート上に、再度ＭＯＶＰＥ法で、６μｍのＳｉドープＧａＮ層をホモエピタキシャル成長させ、表面のモフォロジの様子を調査した。エピ層の成長条件は、ＧａＮテンプレートのＧａＮ成長条件と同一である。表面モフォロジの評価は、ノマルスキ顕微鏡と表面段差計（ＤＥＫＴＡＫ）を用いて行った。４００倍の顕微鏡観察では、いずれのエピ表面にも、明らかに異物付着が原因と思われるヒロックやピット以外に、いかなる凹凸も観察されなかった。また、段差計で５００μｍの範囲をスキャンした時のＲａの値は、３４〜８７Åの範囲であり、平坦なエピタキシャル成長表面が再現良く得られていることが確認できた。
Ｍ軸方向に０．２±０．０５（deg）のオフを有する市販の直径２インチの単結晶サファイアＣ面基板上に、ＭＯＶＰＥ法で、ＴＭＧとＮＨ3を原料として、アンドープＧａＮ層を３００nm成長した。このＧａＮエピ基板上に、金属Ｔｉ膜を２０nm蒸着し、これを電気炉に入れて、ＮＨ3を２０％混合したＨ2の気流中で、１０５０℃×２０minの熱処理を施し、金属Ｔｉ膜を網目状のＴｉＮ膜に変化させると同時に、ＧａＮ層中に多数のボイドを形成した。これをＨＶＰＥ炉に入れ、その上にＧａＮを５５０μｍ堆積した。成長に用いた原料はＮＨ3とＧａＣｌで、キャリアガスとしてＮ2を用いた。成長条件は、常圧、基板温度１０４０℃である。ＧａＮ層は成長終了後の降温過程においてボイド層を境にサファイア基板から自然に剥離し、ＧａＮの自立基板が得られた。この方法により、同条件で１０枚のＧａＮ自立基板を作製した。
得られたＧａＮ自立基板の表面は、いずれも鏡面になっていたが、目視でも視認できる程度の六角形をしたヒロックが発生していた。また、ＧａＮ自立基板の裏面は、曇りガラス状に荒れていて、一部に金属Ｇａの付着が見られた。そこで、ＧａＮ自立基板の表裏面にダイアモンド砥粒を用いて、鏡面研磨加工を施した。その結果、ＧａＮ自立基板は無色透明となり、目視及び顕微鏡観察で表面に凹凸が観察されることも無くなった。研磨加工を施したＧａＮ自立基板の表面の粗さを、表面段差計（ＤＥＫＴＡＫ）を用いて測定したところ、５００μｍのスキャン範囲において、すべてのＧａＮ自立基板で表面全面にわたってＲａの値が１０nm未満になっていることを確認した。
上記の研磨加工を施した１０枚のＧａＮ自立基板に対して、面内でＣ軸の傾きを測定した。測定は、実施例２で述べた方法と同じやり方である。測定は、ＧａＮ自立基板の中央を基点にＯＦに平行な方向及び垂直な方向で７mm間隔に、合計２５点を測定し、２５点で測定されたＣ軸の傾きのベクトル平均を求め、その平均角度をθ（deg）、θから最も大きくずれていた点での傾きの測定値とθとの差をα（deg）とした。１０枚のＧａＮ自立基板のＣ軸は、すべてサファイア基板のオフ方向を反映して、０．３〜１．１（deg）傾いていた。また、αの値は、１０枚のＧａＮ自立基板の中の最大のもので、０．７５（deg）であった。θ＞αの条件は、各ＧａＮ自立基板１０枚とも全て満たしていた。
得られたＧａＮ自立基板の典型的なＣ軸の傾きの様子を模式的に表すと、図１及び図３のようになる。図１は、本発明のＧａＮ基板のＣ軸の傾きの様子を、基板の断面図を用いて模式的に示したものであり、１はＧａＮ基板、２はＣ軸の傾きを表す矢印である。図３は、同じ基板の表面に投影したＣ軸の傾き方向の分布を模式的に表したものである。４は、Ｃ軸の傾きの方向を表す矢印である。実施例２で作製したＧａＮテンプレート（図２）に比べ、Ｃ軸の傾きの方向にややばらつきが見られるものの、最もばらつきの大きかった基板でも、基板の表面に投影したＣ軸の傾き方向のばらつきの範囲は±０．６（deg）であった。
これら１０枚のＧａＮ自立基板上に、ＭＯＶＰＥ法で、４μｍのＳｉドープＧａＮ層をホモエピタキシャル成長させ、表面のモフォロジの様子を調査した。エピ層の成長条件は、実施例１のＧａＮ成長条件と同一である。表面モフォロジの評価は、ノマルスキ顕微鏡と表面段差計（ＤＥＫＴＡＫ）を用いて行った。４００倍の顕微鏡観察では、いずれのエピ表面にも、明らかに異物付着が原因と思われるヒロックやピット以外に、いかなる凹凸も観察されなかった。また、段差計で５００μｍの範囲をスキャンした時のＲａの値は、４４〜９８Åの範囲であり、平坦なエピタキシャル成長表面が再現良く得られていることが確認できた。また、このエピ基板のＸ線回折測定を行ったところ、ＧａＮ（０００２）面回折のＦＷＨＭは、いずれのエピ基板においても、面内のどこを測定しても１００（ａｒｃｓｅｃ）未満と、良好で均一な結晶性を有していることが確認できた。
以上、実施例1〜３に基づいて本発明を説明したが、これらは例示であり、それらの各プロセスの組合せ等にいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。たとえば、上記実施例において、ＧａＮ結晶成長にＭＢＥ法やＬＰＥ（液相成長）法、昇華法などを用いる変形例が容易に考えられる。上記実施例では、本発明の基板を作製する際の下地基板にサファイア基板を用いた例を挙げたが、ＧａＡｓやＳｉ、ＺｒＢ2、ＺｎＯなどの従来ＧａＮ系エピ用基板として報告例のある基板は、すべて適用が可能である。
また、上記実施例３では自立したＧａＮ基板の製造方法を例に挙げたが、自立したＡｌＧａＮ基板に適用することもできる。
本発明に係るＧａＮ基板の結晶軸の傾きの様子を、基板の断面図を用いて模式的に示したものである 本発明に係るＧａＮ基板の結晶軸の傾きの様子を、基板の上面図を用いて模式的に示したものである。 本発明の他の例に係るＧａＮ基板の結晶軸の傾きの様子を、基板の上面図を用いて模式的に示したものである。 基板表面に位置するＧａＮ単結晶の結晶軸の傾きの大きさと、そのばらつきの大きさに対応して、基板上にエピタキシャル成長したＧａＮ層の表面モフォロジがどう変化するかを調べた結果を示すグラフである。 結晶方位のばらつきが無い、理想的な状態の基板の、結晶軸の傾きの様子を、基板の断面図を用いて模式的に示したものである。 オフを付けた理想的な状態のＧａＡｓ等の基板の結晶軸の傾きの様子を、基板の断面図を用いて模式的に示したものである。 オフを付けた理想的な状態のＧａＡｓ等の基板の結晶軸の傾きの様子を、基板の上面図を用いて模式的に示したものである。 従来例に係るＧａＮ基板の結晶軸の傾きの様子を、基板の断面図を用いて模式的に示したものである。 従来例に係るＧａＮ基板の結晶軸の傾きの様子を、基板の上面図を用いて模式的に示したものである。
符号の説明
１ ＧａＮ基板
２，３，４ 矢印

Claims (11)

  1. III−Ｖ族窒化物系単結晶からなり、平坦な表面を有するIII−Ｖ族窒化物系半導体基板であって、基板面内の任意の点において基板表面に最も近い低指数面が、基板表面に対して傾いており、且つその傾き角度が基板面内でばらつきを有する基板において、基板面内の任意の複数点で測定した基板表面に最も近い低指数面と基板表面がなす角度の平均値θ（deg）と、そのθに対する前記測定した角度のばらつきの範囲±α（deg）が、θ＞αの関係を満たしており、且つ、θ＜１０（deg）、α＜１（deg）であること特徴とするIII−Ｖ族窒化物系半導体基板。
  2. III−Ｖ族窒化物系単結晶からなり、平坦な表面を有するIII−Ｖ族窒化物系半導体基板であって、基板面内の任意の点において基板表面に最も近い低指数面が、基板表面に対して傾いており、且つその傾き角度が基板面内でばらつきを有する基板において、基板面内の任意の複数点で測定した基板表面に最も近い低指数面と基板表面がなす角度の平均値θ（deg）と、そのθに対する前記測定した角度のばらつきの範囲±α（deg）が、θ＞αの関係を満たし、θ＜１０（deg）、α＜１（deg）であり、且つ前記基板表面に対する前記各々の低指数面の傾きの方向が、すべてほぼ一定の方向を向いていることを特徴とするIII−Ｖ族窒化物系半導体基板。
  3. III−Ｖ族窒化物系単結晶からなり、平坦な表面を有するIII−Ｖ族窒化物系半導体基板であって、基板面内の任意の点において基板表面に最も近い低指数面が、基板表面に対して傾いており、且つその傾き角度が基板面内でばらつきを有する基板において、基板面内の任意の複数点で測定した基板表面に最も近い低指数面と基板表面がなす角度の平均値θ（deg）と、そのθに対する前記測定した角度のばらつきの範囲±α（deg）が、θ＞αの関係を満たし、θ＜１０（deg）、α＜１（deg）であり、且つ前記基板面内の任意の複数点における前記基板表面に最も近い低指数面の法線ベクトルを基板表面に投影したベクトルの方向の分布の範囲が、１８０度未満であることを特徴とするIII−Ｖ族窒化物系半導体基板。
  4. 異種基板上に前記III−Ｖ族窒化物系半導体結晶がヘテロエピタキシャル成長されたものであることを特徴とする請求項１〜３いずれかに記載のIII−Ｖ族窒化物系半導体基板。
  5. III−Ｖ族窒化物系単結晶だけからなる自立した基板であることを特徴とする請求項１〜３いずれかに記載のIII−Ｖ族窒化物系半導体基板。
  6. 前記III−Ｖ族窒化物系単結晶は、六方晶系であることを特徴とする請求項１〜５いずれかに記載のIII−Ｖ族窒化物系半導体基板。
  7. 前記III−Ｖ族窒化物系単結晶は、六方晶系であり、且つ基板表面に最も近い低指数面がＣ面であることを特徴とする請求項１〜５いずれかに記載のIII−Ｖ族窒化物系半導体基板。
  8. 前記III−Ｖ族窒化物系単結晶は、六方晶系であり、且つ、基板表面に最も近い低指数面がＡ面又はＭ面又はＲ面のいずれかであることを特徴とする請求項１〜５いずれかに記載のIII−Ｖ族窒化物系半導体基板。
  9. 前記基板表面は、鏡面研磨加工が施されていることを特徴とする請求項１〜８いずれかに記載のIII−Ｖ族窒化物系半導体基板。
  10. 前記基板面内の任意の点における前記基板表面に最も近い低指数面がＣ面であり、且つ前記基板表面に対する当該低指数面の傾きの方向は、Ａ軸方向であることを特徴とする請求項１〜７、９いずれかに記載のIII−Ｖ族窒化物系半導体基板。
  11. 前記基板面内の任意の点における前記基板表面に最も近い低指数面がＣ面であり、且つ前記基板表面に対する当該低指数面の傾きの方向は、Ｍ軸方向であることを特徴とする請求項１〜７、９いずれかに記載のIII−Ｖ族窒化物系半導体基板。
JP2003368828A 2003-10-29 2003-10-29 Ｉｉｉ−ｖ族窒化物系半導体基板 Expired - Fee Related JP4380294B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2003368828A JP4380294B2 (ja) 2003-10-29 2003-10-29 Ｉｉｉ−ｖ族窒化物系半導体基板
US10/752,092 US7057204B2 (en) 2003-10-29 2004-01-07 III-V group nitride system semiconductor substrate

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2003368828A JP4380294B2 (ja) 2003-10-29 2003-10-29 Ｉｉｉ−ｖ族窒化物系半導体基板

Publications (2)

Publication Number Publication Date
JP2005132657A JP2005132657A (ja) 2005-05-26
JP4380294B2 true JP4380294B2 (ja) 2009-12-09

Family

ID=34543798

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2003368828A Expired - Fee Related JP4380294B2 (ja) 2003-10-29 2003-10-29 Ｉｉｉ−ｖ族窒化物系半導体基板

Country Status (2)

Country Link
US (1) US7057204B2 (ja)
JP (1) JP4380294B2 (ja)

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006306722A (ja) * 2004-03-17 2006-11-09 Sumitomo Electric Ind Ltd ＧａＮ単結晶基板の製造方法及びＧａＮ単結晶基板
JP2010168277A (ja) * 2004-03-17 2010-08-05 Sumitomo Electric Ind Ltd 半導体発光装置
JP4581490B2 (ja) * 2004-05-31 2010-11-17 日立電線株式会社 Ｉｉｉ−ｖ族窒化物系半導体自立基板の製造方法、及びｉｉｉ−ｖ族窒化物系半導体の製造方法
JP2006108435A (ja) * 2004-10-06 2006-04-20 Sumitomo Electric Ind Ltd 窒化物半導体ウエハ
JP4849296B2 (ja) * 2005-04-11 2012-01-11 日立電線株式会社 ＧａＮ基板
JP4529846B2 (ja) * 2005-09-06 2010-08-25 日立電線株式会社 Ｉｉｉ−ｖ族窒化物系半導体基板及びその製造方法
KR100707166B1 (ko) * 2005-10-12 2007-04-13 삼성코닝 주식회사 ＧａＮ 기판의 제조방법
KR100695118B1 (ko) * 2005-12-27 2007-03-14 삼성코닝 주식회사 다중-프리스탠딩 ＧａＮ 웨이퍼의 제조방법
US9790617B2 (en) 2006-04-07 2017-10-17 Sixpoint Materials, Inc. Group III nitride bulk crystals and their fabrication method
JP4952616B2 (ja) * 2008-03-04 2012-06-13 日立電線株式会社 窒化物半導体基板の製造方法
WO2010105240A2 (en) * 2009-03-13 2010-09-16 Saint-Gobain Ceramics & Plastics, Inc. Chemical mechanical planarization using nanodiamond
JP5195613B2 (ja) * 2009-04-23 2013-05-08 日立電線株式会社 窒化物半導体自立基板の製造方法
US9564320B2 (en) * 2010-06-18 2017-02-07 Soraa, Inc. Large area nitride crystal and method for making it
KR101978536B1 (ko) 2011-09-30 2019-05-14 쌩-고벵 크리스톡스 에 드테끄퇴르 특정한 결정학적 특징을 갖는 ⅲ-ⅴ족 기판 물질 및 제조 방법
CN108281378B (zh) * 2012-10-12 2022-06-24 住友电气工业株式会社 Iii族氮化物复合衬底、半导体器件及它们的制造方法
TWI529964B (zh) 2012-12-31 2016-04-11 聖戈班晶體探測器公司 具有薄緩衝層的iii-v族基材及其製備方法
JP5660146B2 (ja) * 2013-02-01 2015-01-28 日立金属株式会社 窒化物半導体自立基板及びレーザーダイオード
KR20190040360A (ko) 2016-09-23 2019-04-17 생-고뱅 세라믹스 앤드 플라스틱스, 인코포레이티드 화학적 기계적 평탄화 슬러리 및 이를 형성하는 방법
US11466384B2 (en) 2019-01-08 2022-10-11 Slt Technologies, Inc. Method of forming a high quality group-III metal nitride boule or wafer using a patterned substrate
WO2021162727A1 (en) 2020-02-11 2021-08-19 SLT Technologies, Inc Improved group iii nitride substrate, method of making, and method of use
US11721549B2 (en) 2020-02-11 2023-08-08 Slt Technologies, Inc. Large area group III nitride crystals and substrates, methods of making, and methods of use
CN117109456B (zh) * 2023-10-23 2024-01-26 中国科学院苏州纳米技术与纳米仿生研究所 氮化物同质外延的原位检测***及方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH088217B2 (ja) 1991-01-31 1996-01-29 日亜化学工業株式会社 窒化ガリウム系化合物半導体の結晶成長方法
US5290393A (en) * 1991-01-31 1994-03-01 Nichia Kagaku Kogyo K.K. Crystal growth method for gallium nitride-based compound semiconductor
US6348096B1 (en) * 1997-03-13 2002-02-19 Nec Corporation Method for manufacturing group III-V compound semiconductors
JP3139445B2 (ja) 1997-03-13 2001-02-26 日本電気株式会社 ＧａＮ系半導体の成長方法およびＧａＮ系半導体膜
JP3876518B2 (ja) 1998-03-05 2007-01-31 日亜化学工業株式会社 窒化物半導体基板の製造方法および窒化物半導体基板
TW417315B (en) * 1998-06-18 2001-01-01 Sumitomo Electric Industries GaN single crystal substrate and its manufacture method of the same
JP3788041B2 (ja) 1998-06-30 2006-06-21 住友電気工業株式会社 ＧａＮ単結晶基板の製造方法
JP3968968B2 (ja) * 2000-07-10 2007-08-29 住友電気工業株式会社 単結晶ＧａＮ基板の製造方法
JP3631724B2 (ja) 2001-03-27 2005-03-23 日本電気株式会社 Ｉｉｉ族窒化物半導体基板およびその製造方法
JP3864870B2 (ja) 2001-09-19 2007-01-10 住友電気工業株式会社 単結晶窒化ガリウム基板およびその成長方法並びにその製造方法

Also Published As

Publication number Publication date
JP2005132657A (ja) 2005-05-26
US20050093003A1 (en) 2005-05-05
US7057204B2 (en) 2006-06-06

Similar Documents

Publication Publication Date Title
JP4380294B2 (ja) Ｉｉｉ−ｖ族窒化物系半導体基板
JP4581490B2 (ja) Ｉｉｉ−ｖ族窒化物系半導体自立基板の製造方法、及びｉｉｉ−ｖ族窒化物系半導体の製造方法
JP4691911B2 (ja) Ｉｉｉ−ｖ族窒化物系半導体自立基板の製造方法
JP4720125B2 (ja) Ｉｉｉ−ｖ族窒化物系半導体基板及びその製造方法並びにｉｉｉ−ｖ族窒化物系半導体
US7935615B2 (en) III-V nitride semiconductor substrate and its production method
JP5827674B2 (ja) 高品質ホモエピタキシ用微傾斜窒化ガリウム基板
US7622791B2 (en) III-V group nitride system semiconductor substrate
JP4696935B2 (ja) Ｉｉｉ−ｖ族窒化物系半導体基板及びｉｉｉ−ｖ族窒化物系発光素子
JP5531983B2 (ja) Ｉｉｉ−ｖ族窒化物系半導体基板の製造方法
JP5120285B2 (ja) Ｉｉｉ−ｖ族窒化物系半導体自立基板の製造方法
JP2005340747A (ja) Ｉｉｉ−ｖ族窒化物系半導体基板及びその製造方法、ｉｉｉ−ｖ族窒化物系半導体デバイス、ｉｉｉ−ｖ族窒化物系半導体基板のロット
US20210391427A1 (en) Nitride semiconductor substrate manufacturing method and laminated structure
US11970784B2 (en) Nitride semiconductor substrate, method for manufacturing nitride semiconductor substrate, and laminated structure
JP6595677B1 (ja) 窒化物半導体基板の製造方法、窒化物半導体基板および積層構造体
JP4998407B2 (ja) Ｉｉｉ−ｖ族窒化物系半導体基板の製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20051216

RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7422

Effective date: 20051216

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20080528

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20080610

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20080801

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20090623

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20090703

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20090901

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20090914

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121002

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Ref document number: 4380294

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20131002

Year of fee payment: 4

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

R360 Written notification for declining of transfer of rights

Free format text: JAPANESE INTERMEDIATE CODE: R360

R370 Written measure of declining of transfer procedure

Free format text: JAPANESE INTERMEDIATE CODE: R370

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees