JP4379578B2 - Manufacturing method of semiconductor device - Google Patents
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Abstract
Description
本発明は、半導体装置及びその製造方法、回路基板並びに電子機器に関する。 The present invention relates to a semiconductor device, a manufacturing method thereof, a circuit board, and an electronic device.
半導体チップの特性検査は、そのままでは行うことが難しい場合があり、多くの場合、インターポーザに搭載してから行っていた。積み重ねられた複数の半導体チップを有するスタックドタイプの半導体装置の製造プロセスでは、全ての半導体チップを積み重ねた後に、それぞれの半導体チップの特性検査を行っていた。したがって、1つでも不良品の半導体チップが見つかると、半導体装置全体が不良品となる。その結果、他の半導体チップが良品であったとしても、これらを廃棄することになり、良品の半導体チップを無駄にしていた。
本発明の目的は、良品の半導体チップが無駄にならないようにすることにある。 An object of the present invention is to prevent a good semiconductor chip from being wasted.
(1)本発明に係る半導体装置は、第1の配線パターンが形成された第1のインターポーザと、前記第1のインターポーザに搭載されるとともに前記第1の配線パターンと電気的に接続された第1の半導体チップと、を有する第1のパッケージと、
第2の配線パターンが形成された第2のインターポーザと、前記第2のインターポーザに搭載されるとともに前記第2の配線パターンと電気的に接続された第2の半導体チップと、前記第2の半導体チップを封止するように前記第2のインターポーザに設けられた封止部と、を有し、前記第1のパッケージに積み重ねられた第2のパッケージと、
前記第1及び第2のパッケージを接合する複数の接合部と、
を有し、
前記封止部は、前記複数の接合部とオーバーラップするように設けられ、
前記複数の接合部は、前記第1及び第2の配線パターンを電気的に接続するコンタクト部を含み、
前記複数の接合部は、さらに、前記第1及び第2の配線パターンを電気的に接続しないノンコンタクト部と、前記コンタクト部によって電気的に接続される部分を電気的に接続する冗長コンタクト部と、のいずれか一方である補強部を含む。本発明によれば、第1のパッケージを組み立ててその特性検査を行い、第2のパッケージを組み立ててその特性検査を行うことができる。したがって、第1及び第2のパッケージのいずれか一方のみが不良品であっても、他方が良品であればこれを廃棄しなくてもよい。したがって、良品の半導体チップが無駄にならない。また、本発明では、補強部が設けられているので、第1及び第2のパッケージの接合強度が高められる。
(2)この半導体装置において、
前記第1のインターポーザは、矩形をなしており、
前記コンタクト部は、前記矩形のコーナー部を避けて配置され、
前記補強部は、前記コーナー部に配置されていてもよい。
(3)この半導体装置において、
前記封止部は、前記第1のインターポーザよりも熱膨張率が小さくてもよい。
(4)この半導体装置において、
前記補強部は、前記コンタクト部よりも大きい形状を有してもよい。
(5)この半導体装置において、
前記コンタクト部及び前記補強部は、同一材料から形成されていてもよい。
(6)本発明に係る回路基板は、上記半導体装置が実装されてなる。
(7)本発明に係る電子機器は、上記半導体装置を有する。
(8)本発明に係る半導体装置の製造方法は、第1の配線パターンが形成された第1のインターポーザに第1の半導体チップを搭載し、前記第1の配線パターンと前記第1の半導体チップを電気的に接続することを含む、第1のパッケージの組み立て、
第2の配線パターンが形成された第2のインターポーザに第2の半導体チップを搭載し、前記第2の配線パターンと前記第2の半導体チップを電気的に接続し、前記第2の半導体チップを封止するように前記第2のインターポーザに封止部を設けることを含む、第2のパッケージの組み立て、及び、
前記第1及び第2のパッケージを積み重ねて複数の接合部によって接合すること、
を含み、
前記封止部は、前記複数の接合部とオーバーラップするように設け、
前記複数の接合部は、前記第1及び第2の配線パターンを電気的に接続するコンタクト部を含み、
前記複数の接合部は、さらに、前記第1及び第2の配線パターンを電気的に接続しないノンコンタクト部と、前記コンタクト部によって電気的に接続される部分を電気的に接続する冗長コンタクト部と、のいずれか一方である補強部を含む。本発明によれば、第1のパッケージを組み立ててその特性検査を行い、第2のパッケージを組み立ててその特性検査を行うことができる。したがって、第1及び第2のパッケージのいずれか一方のみが不良品であっても、他方が良品であればこれを廃棄しなくてもよい。したがって、良品の半導体チップが無駄にならない。また、本発明では、補強部を設けるので、第1及び第2のパッケージの接合強度を高めることができる。
(9)この半導体装置の製造方法において、
前記第1及び第2のパッケージの接合前に、
前記コンタクト部を形成するための材料及び前記補強部を形成するための材料を、前記第2のパッケージに設けること、
をさらに含んでもよい。
(10)この半導体装置の製造方法において、
前記第1及び第2のパッケージの接合前に、
前記補強部を形成するための材料を前記第1のパッケージに設けること、及び、
前記コンタクト部を形成するための材料を記第2のパッケージに設けること、
をさらに含んでもよい。
(11)この半導体装置の製造方法において、
前記補強部を、前記コンタクト部よりも大きい形状になるように形成してもよい。
(12)この半導体装置の製造方法において、
前記コンタクト部及び前記補強部を、同一材料から形成してもよい。
(1) A semiconductor device according to the present invention includes a first interposer on which a first wiring pattern is formed, and a first interposer mounted on the first interposer and electrically connected to the first wiring pattern. A first package having one semiconductor chip;
A second interposer on which a second wiring pattern is formed; a second semiconductor chip mounted on the second interposer and electrically connected to the second wiring pattern; and the second semiconductor A sealing part provided in the second interposer so as to seal the chip, and a second package stacked on the first package;
A plurality of joints for joining the first and second packages;
Have
The sealing portion is provided so as to overlap the plurality of joint portions,
The plurality of joint portions include contact portions that electrically connect the first and second wiring patterns,
The plurality of joint portions further include a non-contact portion that does not electrically connect the first and second wiring patterns, and a redundant contact portion that electrically connects a portion electrically connected by the contact portion. The reinforcement part which is any one of these is included. According to the present invention, it is possible to assemble the first package and perform its characteristic inspection, and assemble the second package and perform its characteristic inspection. Therefore, even if only one of the first and second packages is defective, it is not necessary to discard it if the other is a non-defective product. Therefore, a good semiconductor chip is not wasted. In the present invention, since the reinforcing portion is provided, the bonding strength of the first and second packages can be increased.
(2) In this semiconductor device,
The first interposer has a rectangular shape;
The contact portion is arranged avoiding the rectangular corner portion,
The reinforcing portion may be disposed at the corner portion.
(3) In this semiconductor device,
The sealing portion may have a smaller coefficient of thermal expansion than the first interposer.
(4) In this semiconductor device,
The reinforcing part may have a larger shape than the contact part.
(5) In this semiconductor device,
The contact part and the reinforcing part may be made of the same material.
(6) A circuit board according to the present invention has the semiconductor device mounted thereon.
(7) An electronic apparatus according to the present invention includes the semiconductor device.
(8) In the method of manufacturing a semiconductor device according to the present invention, a first semiconductor chip is mounted on a first interposer on which a first wiring pattern is formed, and the first wiring pattern and the first semiconductor chip are mounted. Assembling the first package, including electrically connecting
A second semiconductor chip is mounted on a second interposer on which a second wiring pattern is formed, the second wiring pattern and the second semiconductor chip are electrically connected, and the second semiconductor chip is mounted Assembling a second package comprising providing a seal in the second interposer to seal; and
Stacking the first and second packages and joining them by a plurality of joints;
Including
The sealing portion is provided so as to overlap the plurality of joint portions,
The plurality of joint portions include contact portions that electrically connect the first and second wiring patterns,
The plurality of joint portions further include a non-contact portion that does not electrically connect the first and second wiring patterns, and a redundant contact portion that electrically connects a portion electrically connected by the contact portion. The reinforcement part which is any one of these is included. According to the present invention, it is possible to assemble the first package and perform its characteristic inspection, and assemble the second package and perform its characteristic inspection. Therefore, even if only one of the first and second packages is defective, it is not necessary to discard it if the other is a non-defective product. Therefore, a good semiconductor chip is not wasted. Moreover, in this invention, since the reinforcement part is provided, the joint strength of the 1st and 2nd package can be raised.
(9) In this method of manufacturing a semiconductor device,
Prior to joining the first and second packages,
Providing the second package with a material for forming the contact portion and a material for forming the reinforcing portion;
May further be included.
(10) In this method of manufacturing a semiconductor device,
Prior to joining the first and second packages,
Providing the first package with a material for forming the reinforcing portion; and
Providing the second package with a material for forming the contact portion;
May further be included.
(11) In this method of manufacturing a semiconductor device,
You may form the said reinforcement part so that it may become a shape larger than the said contact part.
(12) In this method of manufacturing a semiconductor device,
The contact portion and the reinforcing portion may be formed from the same material.
以下、本発明の実施の形態を、図面を参照して説明する。 Hereinafter, embodiments of the present invention will be described with reference to the drawings.
図1は、本発明の実施の形態に係る半導体装置を説明する平面図である。図2は、図1に示す半導体装置のII−II線断面図であり、図3は、図1に示す半導体装置のIII−III線断面図である。 FIG. 1 is a plan view illustrating a semiconductor device according to an embodiment of the present invention. 2 is a cross-sectional view taken along line II-II of the semiconductor device shown in FIG. 1, and FIG. 3 is a cross-sectional view taken along line III-III of the semiconductor device shown in FIG.
半導体装置は、第1のパッケージ10を有する。第1のパッケージ10は、第1のインターポーザ12を有する。第1のインターポーザ12は、基板であって、プレートであってもよい。第1のインターポーザ12は矩形をなしていてもよい。第1のインターポーザ12は、ポリイミド樹脂などの樹脂で形成されていてもよいし、樹脂などの有機材料及び無機材料の混合材料で形成されてもよいし、金属基板やセラミック基板であってもよい。第1のインターポーザ12には、第1の配線パターン14が形成されている。第1の配線パターン14は、複数点を電気的に接続する配線と、他の部品との電気的な接続部となるランドを有していてもよい。第1の配線パターン14は、第1のインターポーザ12の少なくとも一方の面に形成されている。第1の配線パターン14は、図示しないスルーホールを通して電気的に接続されるように、第1のインターポーザ12の両面に形成してもよい。
The semiconductor device has a
第1のパッケージ10は、第1の半導体チップ16を有する。第1の半導体チップ16には、集積回路18が形成されている。第1の半導体チップ16は、第1のインターポーザ12に搭載され、第1の配線パターン14に電気的に接続されている。図2に示すように、第1の半導体チップ16を、第1のインターポーザ12にフェースダウンボンディングしてもよい。その場合、第1の半導体チップ16の電極となるバンプ17と第1の配線パターン14とを対向させて、両者を電気的に接続してもよい。この電気的接続には、異方性導電材料(異方性導電膜又は異方性導電ペースト等)を使用してもよいし、絶縁性接着剤を使用してその収縮力を利用してバンプ17と第1の配線パターン14とを圧接させてもよいし、バンプ17と第1の配線パターン14とを金属接合してもよい。変形例として、第1の半導体チップ16を第1のインターポーザ12にフェースアップボンディングして、電気的接続にワイヤを使用してもよい。
The
第1のパッケージ10は、複数の外部端子(例えばハンダボール)19を有していてもよい。外部端子19は、第1のインターポーザ12の、第1の半導体チップ16が搭載された面とは反対側に設けられる。外部端子19は、第1の配線パターン14の一部となるランド上に設けてもよい。外部端子19は、軟ろう(soft solder)又は硬ろう(hard solder)のいずれで形成してもよい。軟ろうとして、鉛を含まないハンダ(以下、鉛フリーハンダという。)を使用してもよい。鉛フリーハンダとして、スズー銀(Sn―Ag)系、スズ−ビスマス(Sn−Bi)系、スズ−亜鉛(Sn−Zn)系、あるいはスズ−銅(Sn−Cu)系の合金を使用してもよいし、これらの合金に、さらに銀、ビスマス、亜鉛、銅のうち少なくとも1つを添加してもよい。
The
半導体装置は、第2のパッケージ20を有する。第2のパッケージ20は、第2のインターポーザ22を有する。第2のインターポーザ22には、第1のインターポーザ12についての説明が該当する。さらに、第2のインターポーザ22は、第1のインターポーザ12と同じ材料で形成してもよいし、同じ厚みで形成してもよいし、同じ熱膨張率を有していてもよい。あるいは、第2のインターポーザ22は、第1のインターポーザ12と異なる材料で形成してもよいし、異なる厚みで形成してもよい。また、第1及び第2のインターポーザ12,22は、いずれか一方が他方よりも熱膨張率が大きくてもよい。なお、熱膨張率は、加熱時の膨張率であるとともに、冷却時の収縮率でもある。第2のインターポーザ22には、第2の配線パターン24が形成されている。第2の配線パターン24には、第1の配線パターン14についての説明が該当する。
The semiconductor device has a
第2のパッケージ20は、第2の半導体チップ26を有する。第2の半導体チップ26には、集積回路28が形成されている。第2の半導体チップ26は、第2のインターポーザ22に搭載され、第2の配線パターン24に電気的に接続されている。図2に示すように、第2の半導体チップ26を第2のインターポーザ22にフェースアップボンディングしてもよい。その場合、第2の半導体チップ26のパッド27及び第2の配線パターン24にワイヤ29をボンディングしてもよい。変形例として、第2の半導体チップ26を、第2のインターポーザ22にフェースダウンボンディングしてもよい。その電気的接続には、第1の半導体チップ16についての内容を適用することができる。
The
第2のパッケージ20は、封止部30を有する。封止部30は、第2の半導体チップ26を封止しており、電気的接続部(例えばワイヤ29)を封止していてもよい。封止部30は、第2のインターポーザ22に設けられている。封止部30は、後述する複数の接合部40とオーバーラップするように形成されている。封止部30は、樹脂(例えばモールド樹脂)で形成してもよい。封止部30は、第1のインターポーザ12よりも熱膨張率が小さくてもよいし、第2のインターポーザ22よりも熱膨張率が小さくてもよい。熱膨張率を小さくするために、封止部30はシリカを含有していてもよい。第1及び第2のインターポーザ12,22の熱膨張率が、それぞれ単体としては同じであっても、封止部30が設けられることで、第2のインターポーザ22の熱膨張率が、第1のインターポーザ12よりも小さくなってもよい。
The
第1及び第2のパッケージ10,20は、積み重ねられている。例えば、第1のパッケージ10の、第1の半導体チップ16が搭載された側に、第2のパッケージ20を積み重ねてもよい。第2のパッケージ20の第2の半導体チップ26が搭載された側を、第1のパッケージ10の第1の半導体チップ16とは反対側に配置してもよい。
The first and
本発明は、2つのパッケージのみならず、2つを超える複数のパッケージを積み重ねた形態にも適用可能である。その場合、上下に隣り合うように積み重ねられた2つのパッケージに、本実施の形態に係る第1及び第2のパッケージ10,20の内容が適用される。
The present invention can be applied not only to two packages but also to a form in which a plurality of more than two packages are stacked. In that case, the contents of the first and
第1及び第2のパッケージ10,20は、複数の接合部40によって接合されている。接合部40は、第1及び第2のパッケージ20の間に設けられている。複数の接合部40は、第1及び第2の配線パターン14,24を電気的に接続する1つ又は複数のコンタクト部42を含む。例えば、第1の配線パターン14の一部(例えばランド)と、第2の配線パターン24の一部(例えばランド)が相互に対向しており、この対向する部分間にコンタクト部42を設けてもよい。
The first and
複数の接合部40は、1つ又は複数の補強部44を含む。補強部44は、コンタクト部42と同じ材料で形成してもよいし、異なる材料で形成してもよい。各補強部44は、第1及び第2の配線パターン14,24を電気的に接続しないノンコンタクト部、あるいは、コンタクト部42によって電気的に接続される部分(第1及び第2の配線パターン14,24の部分)を電気的に接続する冗長コンタクト部である。すなわち、補強部44は、電気的接続に無関係のもの、あるいは、電気的に接続しているが切断されてもかまわないものである。補強部44は、それがノンコンタクト部である場合、第1又は第2の配線パターン14,24に電気的に接続されないランド上に設けてもよい。補強部44は、それが冗長コンタクト部である場合、第1又は第2の配線パターン14,24の一部(ランド)上に設けてもよい。補強部44を設けることで、第1及び第2のパッケージ10,20の接合強度を高めることができる。また、コンタクト部42にクラックが生じることも防止することができる。
The plurality of
第1及び第2のインターポーザ12,22の熱膨張率に差があれば、接合部40に応力が生じる。なお、第1及び第2のインターポーザ12,22の熱膨張率は、それ自体を構成する材料に起因するだけでなく、その上に設けられた部材(例えば封止部30)の影響も受ける。加熱時の膨張又は冷却時の収縮による変位が大きい部分において、接合部40に生じる応力は大きくなる。第1のインターポーザ12が矩形をなす場合、そのコーナー部に設けられた接合部40に応力が集中する。したがって、コーナー部に補強部44を配置し、コーナー部を避けてコンタクト部42を配置すれば、コンタクト部42に生じる応力を減らすことができる。さらに、補強部44は、コンタクト部42よりも大きい形状(例えば接合面積において大きい形状又は幅において大きい形状)を有していてもよい。
If there is a difference in the coefficient of thermal expansion between the first and
図4は、本発明に係る半導体装置の製造方法の一部を説明する図であり、詳しくは第1のパッケージの組み立てを説明する図である。図5は、図4のV−V線断面の一部拡大図であり、図6は、図4のVI−VI線断面の一部拡大図である。本実施の形態では、第1のインターポーザ50を使用する。第1のインターポーザ50は、後の工程で切断されて、複数の第1のインターポーザ12(図1参照)を提供するものである。すなわち、第1のインターポーザ50は、複数の第1のインターポーザ12となる領域を含む。第1のインターポーザ50には、複数の第1の配線パターン14が形成されている。変形例として、個々の第1のパッケージの一部となる第1のインターポーザ12を組み立て工程で使用してもよい。
FIG. 4 is a diagram for explaining a part of the manufacturing method of the semiconductor device according to the present invention, and more specifically, for explaining the assembly of the first package. 5 is a partially enlarged view of the VV line section of FIG. 4, and FIG. 6 is a partially enlarged view of the VI-VI line section of FIG. 4. In the present embodiment, the
第1のインターポーザ12には、第1の半導体チップ16を搭載する。本実施の形態では、第1のインターポーザ50の、複数の第1のインターポーザ12となる領域のそれぞれに第1の半導体チップ16を搭載する。また、第1の配線パターン14と第1の半導体チップ16を電気的に接続する。本実施の形態では、第1のインターポーザ50の、複数の第1の配線パターン14のそれぞれと、第1の半導体チップ16を電気的に接続する。第1のパッケージの組み立ては、上述した第1のパッケージ10の説明から導き出すことができるプロセスを含む。さらに、第1のパッケージ10について、第1の半導体チップ16の特性検査を行って、良品・不良品の判断をする。不良品と判断された第1のパッケージ10には、後の工程で、第2のパッケージ20を積み重ねない。
A
図7及び図8は、本発明に係る半導体装置の製造方法の一部を説明する図であり、詳しくは第2のパッケージの組み立てを説明する図である。本実施の形態では、図7に示すように、第2の配線パターン24が形成された第2のインターポーザ22に第2の半導体チップ26を搭載する。また、第2の配線パターン24と第2の半導体チップ26を電気的に接続する。これらのプロセスの詳細は、上述した第2のパッケージ20の説明から導き出すことができる。変形例として、複数の第2のインターポーザ22となる領域を含む第2のインターポーザを使用してもよい。その詳細は、第1のインターポーザ50についての内容が該当する。
7 and 8 are diagrams for explaining a part of the manufacturing method of the semiconductor device according to the present invention, and more specifically for explaining the assembly of the second package. In the present embodiment, as shown in FIG. 7, the
そして、図8に示すように、第2の半導体チップ26を封止するように第2のインターポーザ22に封止部30を設ける。封止部30は、トランスファーモールドによって形成してもよい。このプロセスの詳細は、上述した第2のパッケージ20の説明から導き出すことができる。さらに、第2のパッケージ20について、第2の半導体チップ26の特性検査を行って、良品・不良品の判断をする。特性検査は、封止部30の形成後に行ってもよいが、その形成前に行って、不良品と判断された第2の半導体チップ26には封止部30を設けないことにしてもよい。
And as shown in FIG. 8, the sealing
図9(A)及び図9(B)は、本発明に係る半導体装置の製造方法の一部を説明する図である。本実施の形態では、第1及び第2のパッケージ10,20の接合前に、コンタクト部42の少なくとも一部を形成するための材料52及び補強部44の少なくとも一部を形成するための材料54を、第2のパッケージ20に設ける。材料52,54は、固形であってもよい。材料52,54は、軟ろう(soft solder)又は硬ろう(hard solder)であってもよい。軟ろうとして、上述した鉛フリーハンダを使用してもよい。
9A and 9B are diagrams for explaining a part of the manufacturing method of the semiconductor device according to the present invention. In the present embodiment, before joining the first and
なお、第1のパッケージ10に、材料52,54に対向する位置に、コンタクト部42の他の一部を形成するための材料56及び補強部44の他の一部を形成するための材料58を設けてもよい。材料56,58は、それぞれ、材料52,54と一体化して、コンタクト部42及び補強部44となる。材料56,58は、ハンダペースト等のペーストであってもよい。ハンダペーストにも鉛フリーハンダを使用することができる。
In the
そして、第1及び第2のパッケージ10,20を積み重ねる。詳しくは、複数の第1のインターポーザ12となる領域を有する第1のインターポーザ50を使用し、それぞれの第1のインターポーザ12となる領域に、第2のパッケージ20を積み重ねる。なお、不良品と判断された第1のパッケージ10には、第2のパッケージ20を積み重ねない。こうすることで、第2のパッケージ20(第2の半導体チップ26)が無駄になるのを避けることができる。
Then, the first and
図10(A)及び図10(B)は、第1及び第2のパッケージを接合する工程を説明する図である。例えば、リフロー工程を経て、図9(A)及び図9(B)に示す材料52,54,56,58を溶融して、接合部40(コンタクト部42及び補強部44)を形成する。
FIGS. 10A and 10B are diagrams illustrating a process of joining the first and second packages. For example, through the reflow process, the
図11(A)及び図11(B)は、本発明に係る半導体装置の製造方法の一部を説明する図である。上述した第1のインターポーザ50を使用した場合、これを複数の第1のインターポーザ12に切断する。また、外部端子19を設ける。
11A and 11B are diagrams for explaining a part of the manufacturing method of the semiconductor device according to the present invention. When the
本実施の形態では、以上の工程を経て、半導体装置を製造することができる。このプロセスは、半導体装置の構造についての説明から導き出すことができる内容を含む。 In this embodiment, a semiconductor device can be manufactured through the above steps. This process includes content that can be derived from a description of the structure of the semiconductor device.
図12は、本発明に係る半導体装置の製造方法の変形例を説明する図である。この変形例では、図9(B)に示す形態と異なり、第1及び第2のパッケージ10,20の接合前に、補強部44を形成するための材料(固形材料)54を第1のパッケージ10に設ける。なお、図9(A)に示す形態と同様に、コンタクト部42を形成するための材料(ペースト材料)52は第2のパッケージ20に設ける。本発明は、この形態も含む。
FIG. 12 is a diagram illustrating a modification of the method for manufacturing a semiconductor device according to the present invention. In this modification, unlike the embodiment shown in FIG. 9B, the material (solid material) 54 for forming the reinforcing
図13は、本発明に係る半導体装置の製造方法の変形例を説明する図である。この変形例では、図9(A)及び図9(B)に示す形態と異なり、補強部を形成するための複数の固形材料60を、隣接するように、あるいは溶融したときに一体化する程度に接近するように配置する。各固形材料60は、コンタクト部42を形成するための材料(固形材料)52と同じ形状であってもよい。この場合、材料52及び固形材料60として、同じものを使用すれば、使用する部品の種類を減らすことができる。また、コンタクト部42を形成するための材料(固形材料)52と、補強部を形成するための固形材料60と、を同じ側(第1のパッケージ10又は第2のパッケージ20)に設けてもよい。その場合、両者を一度に設けることができるので、工程を減らすことができる。
FIG. 13 is a diagram illustrating a modification of the method for manufacturing a semiconductor device according to the present invention. In this modified example, unlike the forms shown in FIGS. 9A and 9B, a plurality of
図14には、上述した実施の形態で説明した半導体装置1が実装された回路基板1000が示されている。この半導体装置を有する電子機器として、図15にはノート型パーソナルコンピュータ2000が示され、図16には携帯電話3000が示されている。
FIG. 14 shows a
本発明は、上述した実施の形態に限定されるものではなく、種々の変形が可能である。例えば、本発明は、実施の形態で説明した構成と実質的に同一の構成(例えば、機能、方法及び結果が同一の構成、あるいは目的及び結果が同一の構成)を含む。また、本発明は、実施の形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施の形態で説明した構成と同一の作用効果を奏する構成又は同一の目的を達成することができる構成を含む。また、本発明は、実施の形態で説明した構成に公知技術を付加した構成を含む。さらに、本発明は、実施の形態で説明した技術的事項のいずれかを限定的に除外した内容を含む。あるいは、本発明は、上述した実施の形態から公知技術を限定的に除外した内容を含む。 The present invention is not limited to the above-described embodiments, and various modifications can be made. For example, the present invention includes configurations that are substantially the same as the configurations described in the embodiments (for example, configurations that have the same functions, methods, and results, or configurations that have the same purposes and results). In addition, the invention includes a configuration in which a non-essential part of the configuration described in the embodiment is replaced. In addition, the present invention includes a configuration that exhibits the same operational effects as the configuration described in the embodiment or a configuration that can achieve the same object. Further, the invention includes a configuration in which a known technique is added to the configuration described in the embodiment. Furthermore, the present invention includes contents that exclude any of the technical matters described in the embodiments in a limited manner. Or this invention includes the content which excluded the well-known technique limitedly from embodiment mentioned above.
10…第1のパッケージ 12…第1のインターポーザ 14…第1の配線パターン 16…第1の半導体チップ 17…バンプ 18…集積回路 19…外部端子 20…第2のパッケージ 22…第2のインターポーザ 24…第2の配線パターン 26…第2の半導体チップ 28…集積回路 29…ワイヤ 30…封止部 40…接合部 42…コンタクト部 44…補強部 50…第1のインターポーザ 52…材料 54…材料 56…材料 58…材料 60…固形材料
DESCRIPTION OF
Claims (5)
第2の配線パターンが形成された第2のインターポーザに第2の半導体チップを搭載し、前記第2の配線パターンと前記第2の半導体チップを電気的に接続し、前記第2の半導体チップを封止するように前記第2のインターポーザに封止部を設けることを含む、第2のパッケージの組み立て、
前記第1及び第2のパッケージの前記第1及び第2の半導体チップの特性検査を行うこと、及び、
前記第1及び第2のパッケージを積み重ねて複数の接合部によって接合すること、
を含み、
前記封止部は、前記複数の接合部とオーバーラップするように設け、
前記複数の接合部は、前記第1及び第2の配線パターンを電気的に接続するコンタクト部を含み、
前記複数の接合部は、さらに、前記第1及び第2の配線パターンを電気的に接続しないノンコンタクト部と、前記コンタクト部によって電気的に接続される部分を電気的に接続する冗長コンタクト部と、のいずれか一方である補強部を含み、
前記補強部を、前記コンタクト部を形成するための複数の固形材料を隣接するように配置し、前記複数の固形材料を溶融し、一体化させて形成する、半導体装置の製造方法。 A first package comprising: mounting a first semiconductor chip on a first interposer on which a first wiring pattern is formed; and electrically connecting the first wiring pattern and the first semiconductor chip. Assembly,
A second semiconductor chip is mounted on a second interposer on which a second wiring pattern is formed, the second wiring pattern and the second semiconductor chip are electrically connected, and the second semiconductor chip is mounted Assembling a second package comprising providing a seal in the second interposer to seal;
Performing a characteristic inspection of the first and second semiconductor chips of the first and second packages; and
Stacking the first and second packages and joining them by a plurality of joints;
Including
The sealing portion is provided so as to overlap the plurality of joint portions,
The plurality of joint portions include contact portions that electrically connect the first and second wiring patterns,
The plurality of joint portions further include a non-contact portion that does not electrically connect the first and second wiring patterns, and a redundant contact portion that electrically connects a portion electrically connected by the contact portion. Including a reinforcing part that is either one of
A method of manufacturing a semiconductor device, wherein the reinforcing portion is formed by arranging a plurality of solid materials for forming the contact portion so as to be adjacent to each other, and melting and integrating the plurality of solid materials .
前記第1及び第2のパッケージの接合前に、
前記コンタクト部を形成するための材料及び前記補強部を形成するための材料を、前記第2のパッケージに設けること、
をさらに含む半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to claim 1 ,
Prior to joining the first and second packages,
Providing the second package with a material for forming the contact portion and a material for forming the reinforcing portion;
A method for manufacturing a semiconductor device further comprising:
前記第1及び第2のパッケージの接合前に、
前記補強部を形成するための材料を前記第1のパッケージに設けること、及び、
前記コンタクト部を形成するための材料を記第2のパッケージに設けること、
をさらに含む半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to claim 1 ,
Prior to joining the first and second packages,
Providing the first package with a material for forming the reinforcing portion; and
Providing the second package with a material for forming the contact portion;
A method for manufacturing a semiconductor device further comprising:
前記補強部を、前記コンタクト部よりも大きい形状になるように形成する半導体装置の製造方法。 In the manufacturing method of the semiconductor device in any one of Claims 1-3 ,
The manufacturing method of the semiconductor device which forms the said reinforcement part so that it may become a shape larger than the said contact part.
前記コンタクト部及び前記補強部を、同一材料から形成する半導体装置の製造方法。 In the manufacturing method of the semiconductor device in any one of Claims 1-4 ,
A method of manufacturing a semiconductor device, wherein the contact portion and the reinforcing portion are formed of the same material.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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Publications (2)
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|
A621 | Written request for application examination |
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A977 | Report on retrieval |
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|
A131 | Notification of reasons for refusal |
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|
A521 | Written amendment |
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|
A131 | Notification of reasons for refusal |
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|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090804 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
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|
R150 | Certificate of patent or registration of utility model |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121002 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131002 Year of fee payment: 4 |
|
S531 | Written request for registration of change of domicile |
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R350 | Written notification of registration of transfer |
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