JP4377437B2 - Substrate model creation device, and substrate noise analysis device and method - Google Patents
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Description
本発明は、基板モデル作成装置及び方法、並びに基板ノイズ解析装置及び方法に関し、更に詳しくは、半導体集積回路の基板領域の寄生素子の影響を含めた回路シミュレーションを可能とする基板モデル作成装置及び方法、並びに基板ノイズ解析装置及び方法に関する。 The present invention relates to a substrate model creation apparatus and method, and a substrate noise analysis apparatus and method, and more particularly, a substrate model creation apparatus and method capable of circuit simulation including the influence of parasitic elements in a substrate region of a semiconductor integrated circuit. And a substrate noise analyzing apparatus and method.
半導体集積回路は、１つの半導体基板上に、複数の回路素子や配線が作りこまれ、所定の機能を有するブロックの集合として構成される。半導体集積回路では、半導体基板の回路パターンが形成されていない部分が寄生素子として働き、あるブロックで発生したノイズが、他のブロックに伝播し、このブロックの動作に影響を与えることが知られている。特に、アナログ回路とディジタル回路とが混載される半導体集積回路では、ディジタル回路ブロックで発生したノイズが、アナログ回路ブロックに伝わって影響を与え、動作の不具合を引き起こすことがある。このため、アナログ・ディジタル混載の半導体集積回路を設計する際には、半導体基板を伝達するノイズの影響を計算し、ノイズの影響で不具合が生じないように設計する必要がある。 A semiconductor integrated circuit is configured as a set of blocks having a predetermined function in which a plurality of circuit elements and wirings are formed on one semiconductor substrate. In a semiconductor integrated circuit, it is known that a portion of a semiconductor substrate where a circuit pattern is not formed functions as a parasitic element, and noise generated in one block propagates to another block and affects the operation of this block. Yes. In particular, in a semiconductor integrated circuit in which an analog circuit and a digital circuit are mixedly mounted, noise generated in the digital circuit block may be transmitted to the analog circuit block and affect it, thereby causing a malfunction. For this reason, when designing an analog / digital mixed semiconductor integrated circuit, it is necessary to calculate the influence of noise transmitted through the semiconductor substrate and to design such that no trouble is caused by the influence of noise.
半導体基板を伝播する基板ノイズの影響を計算するものとして、文献（Balshaz R. Stanisic, Nishath K. Verghese, RobA. Rutenbar, L.Richard Carleyand, David J. Allistot, "Addressing Substrate Coupling Mixed-Mode IC's: Simulation and Power Distribution Synthesis, "IEEE Journal of Solid-State Circuit, Vol.9, No.3, pp.226-238, March 1994）には、半導体集積回路の半導体基板を複数のメッシュに分割し、メッシュ分割された各セルを抵抗成分と静電容量成分とで模擬して得られた基板モデルを、“ＳＰＩＣＥ”に代表される回路シミュレータで分析する技術が記載されている。 The literature (Balshaz R. Stanisic, Nishath K. Verghese, RobA. Rutenbar, L. Richard Carleyand, David J. Allistot, "Addressing Substrate Coupling Mixed-Mode IC's: Simulation and Power Distribution Synthesis, "IEEE Journal of Solid-State Circuit, Vol.9, No.3, pp.226-238, March 1994), divides a semiconductor substrate of a semiconductor integrated circuit into a plurality of meshes. A technique is described in which a substrate model obtained by simulating each divided cell with a resistance component and a capacitance component is analyzed by a circuit simulator represented by “SPICE”.
図２１は、上記した従来のシミュレーションに用いる半導体基板の基板部分をメッシュ状に分割した基板モデルを模式的に示している。また、図２２は、図２１のように分割された基板モデルの単位セルモデル２０１の詳細を示している。図２１に示す例では、基板モデルは、ｘ方向に５分割、ｙ方向に４分割、ｚ方向に３分割と、等分に分割され、合計６０個の単位セルモデル２０１の集合として表現される。それぞれの単位セルモデル２０１は、図２２に示すように、７つのノードＮ０〜Ｎ６と、６つの抵抗要素２０３とからなる。
FIG. 21 schematically shows a substrate model obtained by dividing the substrate portion of the semiconductor substrate used in the above-described conventional simulation into a mesh shape. FIG. 22 shows details of the
７つのノードは、単位セルモデルの中心のノードＮ０と、立方体形状の６つの表面のそれぞれの中心点のノードＮ１〜Ｎ６から構成される。６つの抵抗要素２０３は、ノードＮ０と、ノードＮ１〜Ｎ６のそれぞれとの間の等価的な抵抗成分及び容量成分が並列に接続された構造からなる。ここで、抵抗要素２０３は、基板の抵抗率と誘電率との関係から定まる誘電緩和時間が、回路の扱う信号の速度に比べて十分に短い場合には、その容量成分を省略して抵抗成分のみで近似することが可能である。 The seven nodes are composed of a node N0 at the center of the unit cell model and nodes N1 to N6 at the center points of the six cube-shaped surfaces. The six resistance elements 203 have a structure in which equivalent resistance components and capacitance components between the node N0 and each of the nodes N1 to N6 are connected in parallel. Here, when the dielectric relaxation time determined from the relationship between the resistivity and the dielectric constant of the substrate is sufficiently shorter than the signal speed handled by the circuit, the resistance element 203 omits the capacitance component and has a resistance component. It is possible to approximate with only.
抵抗要素２０３は、その抵抗成分のみを考えると、半導体基板の抵抗率をρとし、単位セルモデル２０１の各辺の長さをｄｘ、ｄｙ、ｄｚとすると、次式より算出される。
Ｒｘ＝ρ・ｄｘ／（２・ｄｙ・ｄｚ）
Ｒｙ＝ρ・ｄｙ／（２・ｄｘ・ｄｚ） 式（１）
Ｒｚ＝ρ・ｄｚ／（２・ｄｘ・ｄｙ）
ただし、式（１）のＲｘ，Ｒｙ，Ｒｚは、それぞれ図２１のｘ、ｙ、ｚ軸方向の抵抗成分を表し、ＲｘはノードＮ０とノードＮ２、Ｎ４との間のそれぞれの抵抗要素２０３の抵抗値を、ＲｙはノードＮ０とノードＮ３、Ｎ５との間の抵抗要素２０３の抵抗値を、ＲｚはノードＮ０とノードＮ１、Ｎ６との間の抵抗要素２０３の抵抗値を表している。半導体基板は、ウェル、拡散層、又は、エピタキシャル層などによって構成されるため、場所によってその抵抗値が異なる。従って、単位セルモデル２０１は、その場所の抵抗値に応じて、抵抗要素２０３の抵抗値が計算される。
The resistance element 203 is calculated by the following equation when the resistivity of the semiconductor substrate is ρ and the length of each side of the
Rx = ρ · dx / (2 · dy · dz)
Ry = ρ · dy / (2 · dx · dz) Equation (1)
Rz = ρ · dz / (2 · dx · dy)
However, Rx, Ry, and Rz in Expression (1) represent resistance components in the x-, y-, and z-axis directions in FIG. 21, respectively, and Rx is the resistance element 203 between the node N0 and the nodes N2 and N4. Ry represents the resistance value of the resistance element 203 between the node N0 and the nodes N3 and N5, and Rz represents the resistance value of the resistance element 203 between the node N0 and the nodes N1 and N6. Since the semiconductor substrate is composed of a well, a diffusion layer, an epitaxial layer, or the like, its resistance value varies depending on the location. Therefore, in the
図２３は、図２１の半導体基板の等価回路を示している。半導体基板を抵抗成分からなる単位セルモデル２０１の集合として表現することで、図２３に示すような抵抗成分がメッシュ接続された等価回路が得られる。この等価回路が、ディジタル回路ブロックと、アナログ回路ブロックとから構成される半導体装置の等価回路である場合には、ディジタル回路ブロック内のあるノードで発生したノイズが、アナログ回路ブロック内のノードへどのように伝播するかを、回路シミュレータを用いて計算するで、ディジタル回路のノイズが、アナログ回路に及ぼす影響を計算によって予測することが可能となる。
FIG. 23 shows an equivalent circuit of the semiconductor substrate of FIG. By expressing the semiconductor substrate as a set of
上記した基板ノイズの解析モデルは、精度の高い計算ができるが、ノード数が多いほど、シミュレーションにかかる時間が長くなるという欠点がある。この欠点を克服するものとして、特願２００１−０１０３５９（インピーダンス網モデルの作成方法）では、基板モデル作成時の単位セルの大きさを局所的に変化させることにより、ノード数を削減する方法が提案されている。 The above-described analysis model for substrate noise can be calculated with high accuracy, but there is a drawback that the time required for simulation increases as the number of nodes increases. In order to overcome this drawback, Japanese Patent Application No. 2001-010359 (method for creating an impedance network model) proposes a method for reducing the number of nodes by locally changing the size of a unit cell when creating a substrate model. Has been.
図２４は、シミュレーションの対象の半導体集積回路の断面を示している。半導体集積回路は、基板１１３上に、ウェル１１１、拡散層１１２が形成されている。例えば、上記先願の方法を使用して、同図に示す半導体集積回路の基板をモデル化する場合について考える。図２５は、図２４の半導体集積回路をモデル化した例であり、（ａ）はセル分割の様子を、（ｂ）は等価回路を示している。同図（ａ）に示すように、上記先願では、ウェル１１１及び拡散層１１２を含む部分は、基板領域のセルよりも小さなセルでモデル化し、基板領域１１３の領域では、ウェル及び拡散層の領域よりも大きなセルでモデル化する。
FIG. 24 shows a cross section of a semiconductor integrated circuit to be simulated. In the semiconductor integrated circuit, a
図２５（ｂ）は、同図（ａ）のようにメッシュ分割したセルのノード間を抵抗素子で表した等価回路を示している。この等価回路を、回路シミュレータ等で解析することで、あるノードが他のノードに対して与える影響を、計算によって求めることができる。この例では、細かな解析を要する箇所は小さなセルでモデル化し、細かな解析を要しない箇所は大きいセルでモデル化する。このため、解析するノード数を減少して、回路シミュレータの計算を簡易にしながらも、所望の箇所では細かな解析が可能になる。 FIG. 25B shows an equivalent circuit in which the nodes of the cells divided into meshes as shown in FIG. By analyzing this equivalent circuit with a circuit simulator or the like, the influence of a certain node on other nodes can be obtained by calculation. In this example, a part that requires detailed analysis is modeled by a small cell, and a part that does not require detailed analysis is modeled by a large cell. Therefore, the number of nodes to be analyzed is reduced and the calculation of the circuit simulator is simplified, but detailed analysis can be performed at a desired location.
ところで、上記先願では、半導体集積回路の箇所によって、モデル化するセルのサイズが異なるため、サイズの異なるセルが相互に接する部分においては、例えば図２５（ｂ）に示すノードＡからノードＢに至るルートを考えると、ノードＡから拡散層内のノードを通過してＢに至るルートと、ノードＡからノードＰを経由してＢに至るルートができる。これは、サイズの大きなセルの１つに対して、そのセルに接するサイズの小さなセルが複数あるために、それらのセル間のノードが、同図（ｂ）のノードＰからノードＡ及びＢなどに向かって斜め方向に接続されるためである。 By the way, in the above-mentioned prior application, since the size of the cell to be modeled differs depending on the location of the semiconductor integrated circuit, in the portion where the cells having different sizes contact each other, for example, from node A to node B shown in FIG. Considering the route to reach, there can be a route from node A through a node in the diffusion layer to B, and a route from node A to node B via node P. This is because, for one large cell, there are a plurality of small cells in contact with the cell, so the nodes between those cells are changed from node P to nodes A and B in FIG. This is because they are connected in an oblique direction toward.
メッシュ分割によっては、ノードＡからノードＰを経由してノードＢに至るルートが、低インピーダンスな電流経路（以降このような電流経路をショートカットパスと呼ぶ）となり、ショートカットパスの影響が無視できなくなる。ショートカットパスは、主にウェル構造のシート抵抗に影響を与え、回路解析の精度を低下させる。従来のモデル化方法においては、このショートカットパスの影響を予測する手段は知られていなかった。 Depending on mesh division, the route from node A to node B via node P becomes a low-impedance current path (hereinafter, such a current path is referred to as a shortcut path), and the influence of the shortcut path cannot be ignored. The shortcut path mainly affects the sheet resistance of the well structure and reduces the accuracy of circuit analysis. In the conventional modeling method, means for predicting the influence of this shortcut path has not been known.
本発明は、半導体集積回路を複数のサイズを有するセルにメッシュ分割して得られた基板モデルを解析する際に、ショートカットパスが解析精度に与える影響を予測して、解析精度の低下が発生するか否かを判定し、解析の精度を高める基板モデル作成装置及び方法、並びに基板ノイズ解析装置及び方法を提供することを目的とする。 According to the present invention, when analyzing a substrate model obtained by dividing a semiconductor integrated circuit into cells having a plurality of sizes, the influence of the shortcut path on the analysis accuracy is predicted, and the analysis accuracy is reduced. It is an object of the present invention to provide a substrate model creation device and method, and a substrate noise analysis device and method for determining whether or not to improve analysis accuracy.
本発明の基板モデル作成装置は、半導体集積回路における基板部分を、複数種類のサイズを持つセルにメッシュ分割し、各セルを１個以上の抵抗素子から成る、又は、抵抗素子及び容量素子から成るインピーダンス要素に模擬することで、前記基板部分を等価回路でモデル化する基板モデル作成装置であって、第１のサイズを有する複数の第１セル領域と、該第１セル領域に隣接し前記第１のサイズよりも大きな第２のサイズを有する１つの第２セル領域との間の境界がｐｎ接合を形成する際には、前記第１のセル領域の夫々と前記第２のセル領域との間の接続を、前記第１のセルのインピーダンス要素で定まるインピーダンスと、ｐｎ接合で定まる容量素子と、前記第２のセル領域のインピーダンス要素で定まるインピーダンスとの直列接続で表現すると共に、前記容量素子が第２セル領域に直接的に接続されるように素子の配置ないし移動を行うことを特徴とする。 In the substrate model creation apparatus of the present invention, a substrate portion in a semiconductor integrated circuit is mesh-divided into cells having a plurality of sizes, and each cell is composed of one or more resistance elements, or is composed of a resistance element and a capacitance element. A board model creation device for modeling the board portion with an equivalent circuit by simulating an impedance element, wherein a plurality of first cell areas having a first size and the first cell area adjacent to the first cell area When a boundary between one second cell region having a second size larger than one size forms a pn junction, each of the first cell regions and the second cell region A series connection of an impedance determined by an impedance element of the first cell, a capacitive element determined by a pn junction, and an impedance determined by an impedance element of the second cell region. Together they represent in, and performing arrangement or movement of the device so that the capacitive element is directly connected to a second cell region.
本発明の基板モデル作成方法は、データ処理装置を用い、半導体集積回路における基板部分を、複数種類のサイズを持つセルにメッシュ分割し、各セルを１個以上の抵抗素子から成る、又は、抵抗素子及び容量素子から成るインピーダンス要素に模擬することで、前記基板部分を等価回路でモデル化する基板モデル作成方法であって、前記データ処理装置が、第１のサイズを有する複数の第１セル領域と、該第１セル領域に隣接し前記第１のサイズよりも大きな第２のサイズを有する１つの第２セル領域との間の境界がｐｎ接合を形成する際には、前記第１のセル領域の夫々と前記第２のセル領域との間の接続を、前記第１のセルのインピーダンス要素で定まるインピーダンスと、ｐｎ接合で定まる容量素子と、前記第２のセル領域のインピーダンス要素で定まるインピーダンスとの直列接続で表現すると共に、前記容量素子が第２セル領域に直接的に接続されるように素子の配置ないし移動を行うことを特徴とする。 The substrate model creation method of the present invention uses a data processing apparatus to divide a substrate portion in a semiconductor integrated circuit into cells having a plurality of types of sizes, and each cell is composed of one or more resistive elements, or a resistor. A substrate model generation method for modeling the substrate portion with an equivalent circuit by simulating an impedance element including an element and a capacitive element, wherein the data processing device includes a plurality of first cell regions having a first size. And a boundary between the second cell region adjacent to the first cell region and having a second size larger than the first size forms a pn junction, the first cell Connection between each of the regions and the second cell region is determined by impedance determined by the impedance element of the first cell, capacitive element determined by a pn junction, and impedance of the second cell region. Together they represent a series connection of an impedance determined by the dance element, and performing arrangement or movement of the device so that the capacitive element is directly connected to a second cell region.
本発明の基板モデル作成装置及び基板モデル作成方法では、異なるセルサイズにメッシュ分割したときに、複数の小さなサイズのセルと、その複数の小さなサイズのセルに接する、１つの大きなサイズのセルとがｐｎ接合を形成する際には、小さなサイズのセルのインピーダンス要素と、大きなサイズのインピーダンス要素を小さなサイズのセルの数で並列に分割したインピーダンス要素とを、静電容量素子を介して、小さなサイズのセルと大きなサイズのセルとをそれぞれ接続したモデルを作成する。この場合、複数の小さなサイズのセルのインピーダンス要素を並列接続したものと、大きなサイズのセルの１つのインピーダンス要素とを、１つの静電容量素子を介して接続するのに比べて、ショートカットパスの影響が小さくなる。 In the board model creation device and the board model creation method of the present invention, when the mesh is divided into different cell sizes, a plurality of small sized cells and one large sized cell in contact with the plurality of small sized cells are provided. When forming a pn junction, an impedance element of a small-sized cell and an impedance element obtained by dividing a large-sized impedance element in parallel by the number of small-sized cells are connected via a capacitive element to a small size. A model is created by connecting the cells and large cells. In this case, the shortcut path has a short path compared to the case where the impedance elements of a plurality of small sized cells are connected in parallel and one impedance element of a large sized cell are connected via one capacitance element. The impact is reduced.
本発明の基板ノイズ解析装置は、基板モデル作成装置が作成した基板モデルに対し、基板上に作りこまれた機能回路のネットリストを結合して回路シミュレーションを行うことを特徴とする。 The board noise analyzing apparatus of the present invention is characterized in that a circuit simulation is performed by combining a net list of functional circuits built on a board with a board model created by the board model creating apparatus.
本発明の基板ノイズ解析方法は、データ処理装置を用いて回路シミュレーションを行い、基板ノイズ解析を行う方法であって、前記データ処理装置が、本発明の基板モデル作成方法で作成した基板モデルに対し、基板上に作りこまれた機能回路のネットリストを結合して回路シミュレーションを行うことを特徴とする。 The substrate noise analysis method of the present invention is a method of performing circuit noise analysis by performing circuit simulation using a data processing device, wherein the data processing device applies the substrate model created by the substrate model creation method of the present invention. The circuit simulation is performed by combining the net lists of the functional circuits built on the substrate.
本発明の基板ノイズ解析装置及び基板ノイズ解析方法では、本発明のいずれかの基板モデル作成装置又は基板モデル解析方法により作成された基板モデルを使用して、回路シミュレーションを行う。このため、精度の良い回路シミュレーションを簡易に実現する。 In the substrate noise analysis device and the substrate noise analysis method of the present invention, circuit simulation is performed using the substrate model created by any one of the substrate model creation device or the substrate model analysis method of the present invention. For this reason, an accurate circuit simulation is easily realized.
本発明の基板モデル作成装置では、前記判定手段が、所望の解析精度サイズを満足しないと判定すると、メッシュサイズを変更して再度メッシュ分割を行うことが好ましい。この場合、メッシュ分割の修正を再度行うことで、ショートカットパスの影響を小さくすることができる。 In the board model creation device of the present invention, it is preferable that if the determination unit determines that the desired analysis accuracy size is not satisfied, the mesh size is changed and mesh division is performed again. In this case, the effect of the shortcut path can be reduced by correcting the mesh division again.
また、本発明の基板モデル作成装置は、前記インピーダンスの比率と前記所定値との違いに依存してメッシュ分割サイズを修正することが好ましい。この場合、抵抗比はセルのサイズに依存して定まるため、メッシュ分割サイズを、所望の基板抵抗減少率となる抵抗比にあわせて設定する。このため、ショートカットパスの影響が小さい基板モデルを簡易に作成することができる。 Moreover, it is preferable that the board | substrate model creation apparatus of this invention corrects a mesh division | segmentation size depending on the difference between the ratio of the said impedance and the said predetermined value. In this case, since the resistance ratio is determined depending on the cell size, the mesh division size is set in accordance with the resistance ratio that provides a desired substrate resistance reduction rate. For this reason, it is possible to easily create a board model that is less affected by the shortcut path.
本発明の基板モデル作成装置では、前記メッシュ分割に際して分割の妥当性を判定する判定手段を備え、該判定手段は、前記第１セル領域と前記第２セル領域との間の境界と平行なインピーダンスを、前記第１のセル領域を表現する第１のインピーダンスとして算出し、前記第１のセル領域と前記第２のセル領域との間の接続を表現する第２のインピーダンス要素を算出し、前記第１のセル領域と前記第２のセル領域の間のｐｎ接合容量を表現するインピーダンスを前記第２のインピーダンス要素から減算して第３のインピーダンス要素を算出し、前記第１のインピーダンスと前記第３のインピーダンスとの比率と、モデル精度に関連づけられた所定値とを比較することにより、基板モデルが所望の解析精度を満足するか否かの判定を行うことが好ましい。この場合、基板抵抗減少率が所望の値以下となる抵抗比の値をあらかじめ求めておき、メッシュ分割によって得られた抵抗比と、予め求めておいた抵抗比とを比べることで、ショートカットパスの影響を判断する。このため、得られた基板モデルの解析精度が所望の精度を満たすか否かを、簡易に判定することができる。 The substrate model creation apparatus of the present invention further includes a determination unit that determines the appropriateness of the division when the mesh is divided, and the determination unit includes an impedance parallel to a boundary between the first cell region and the second cell region. Is calculated as a first impedance representing the first cell region, a second impedance element representing a connection between the first cell region and the second cell region is calculated, A third impedance element is calculated by subtracting an impedance representing a pn junction capacitance between the first cell area and the second cell area from the second impedance element, and the first impedance and the first impedance are calculated. 3 is compared with a predetermined value associated with the model accuracy to determine whether or not the board model satisfies the desired analysis accuracy. It is preferred. In this case, a resistance ratio value at which the substrate resistance reduction rate is equal to or less than a desired value is obtained in advance, and the resistance ratio obtained by mesh division is compared with the resistance ratio obtained in advance, so that the shortcut path Determine the impact. For this reason, it is possible to easily determine whether or not the analysis accuracy of the obtained substrate model satisfies a desired accuracy.
本発明の基板モデル作成装置は、前記抵抗比と前記所定値との違いに依存して、サイズが異なるセル相互の接続部分を模擬するインピーダンス要素のインピーダンスを重み付けする補正を行うことが好ましい。
ショートカットパスの影響が大きいと判断されたときには、ショートカットパスを構成するインピーダンス要素に重み付けをすることもできる。この場合、重み付け後の基板モデルでは、同じメッシュ分割であっても、重み付け前と比較して、基板抵抗減少率は低い値となる。このため、メッシュ分割を再度行わなくても、ショートカットパスの影響を低くすることができる。
The substrate model creation apparatus of the present invention preferably performs correction for weighting the impedance of an impedance element that simulates a connection portion between cells having different sizes, depending on the difference between the resistance ratio and the predetermined value.
When it is determined that the influence of the shortcut path is large, the impedance elements constituting the shortcut path can be weighted. In this case, in the weighted board model, even if the same mesh division is used, the board resistance reduction rate is lower than that before weighting. For this reason, it is possible to reduce the influence of the shortcut path without performing mesh division again.
以上説明したように、本発明の基板モデル作成装置及び方法、並びに基板ノイズ解析装置及び方法は、異なるセルサイズに半導体集積回路の基板部分をメッシュ分割して基板モデルを作成する場合でも、抵抗比を計算し、基板抵抗減少率を求めることで、簡易にショートカットパスの影響が大きいか否かを判断できる。ショートカットパスの影響が大きいと判断されたときには、メッシュサイズの変更や、重み付け計算を行うことで、ショートカットパスの影響が所望の値以下となる基板モデルを作成する。このため、基板ノイズの解析を精度よく行うことができる。 As described above, the substrate model creation apparatus and method, and the substrate noise analysis apparatus and method according to the present invention provide a resistance ratio even when creating a substrate model by dividing the substrate portion of the semiconductor integrated circuit into different cell sizes. And calculating the substrate resistance reduction rate, it is possible to easily determine whether or not the influence of the shortcut path is large. When it is determined that the influence of the shortcut path is large, a board model in which the influence of the shortcut path is equal to or less than a desired value is created by changing the mesh size or performing weighting calculation. For this reason, it is possible to accurately analyze the substrate noise.
以下、図面を参照し、本発明の実施形態例に基づいて、本発明を更に詳細に説明する。 Hereinafter, with reference to the drawings, the present invention will be described in more detail based on exemplary embodiments of the present invention.
（第１の実施形態例）
本発明の第１の実施形態例の基板モデル作成方法及び基板ノイズ解析方法の説明に先立って、本実施形態例の基板モデル作成方法及び基板ノイズ解析方法がどのような手法により、ショートカットパスの影響を判断するのかについて説明する。図１は、半導体集積回路の基板モデルであり、（ａ）は基板モデルのセル分割の様子を、（ｂ）、（ｃ）、（ｄ）はそれぞれセル分割における等価回路を示している。便宜上、ｌ方向を横方向、ｗ方向を奥行き方向、ｈ方向を高さ方向と呼ぶ。また、直方体の端面のｈ方向の面を上面及び下面と呼ぶ。
(First embodiment)
Prior to the description of the substrate model creation method and substrate noise analysis method according to the first embodiment of the present invention, the method of the substrate model creation method and substrate noise analysis method according to the present embodiment determines the effect of the shortcut path. Will be described. FIG. 1 shows a substrate model of a semiconductor integrated circuit, where (a) shows a state of cell division of the substrate model, and (b), (c), and (d) show equivalent circuits in cell division, respectively. For convenience, the l direction is referred to as the horizontal direction, the w direction is referred to as the depth direction, and the h direction is referred to as the height direction. Also, the h-direction surfaces of the end faces of the rectangular parallelepiped are referred to as an upper surface and a lower surface.
半導体基板のモデルは、例えば、抵抗率がρ1のウェル領域と、抵抗率がρ2の基板領域を模しているものとする。基板モデルのセル分割においては、同図（ａ）に示すように、比較的微細な構造を含むウェル領域は、それぞれが（ｗ×ｈ1×ｌ／５）のサイズを有する、５つの小さなセル１０１に分割され、基板領域は、（ｗ×ｈ2×ｌ）のサイズを有する大きなセル１０２に分割される。セル１０１は、紙面横方向に直列に接続され、セル１０２の上面は、５つのセル１０１の下面とそれぞれ接している。
It is assumed that the model of the semiconductor substrate simulates, for example, a well region having a resistivity ρ 1 and a substrate region having a resistivity ρ 2 . In the cell division of the substrate model, as shown in FIG. 5A, the well region including a relatively fine structure has five small cells each having a size of (w × h 1 × 1/5). The substrate area is divided into
図１（ａ）のようにセル分割された半導体集積回路の基板モデルを、等価回路に変換すると、同図（ｂ）のような等価回路が得られる。セル１０１及び１０２は、それぞれが図２１に示す単位セルモデル２０１と同様の構成を持つ。各セル１０１の中心のノード間を接続する横方向の抵抗値Ｒ1は、次式によって計算される。
縦方向の、セル１０２の中心のノードＰとそれぞれのセル１０１の中心のノードを接続する斜め方向の抵抗Ｒ2は、セル１０２の領域の成分と、それぞれのセル１０１の領域の成分とに分けて考えるとよい。このとき、図１（ｃ）に示すように、セル１０１の抵抗成分Ｒ2ａを並列に接続し、これとセル１０２の抵抗成分Ｒ2ｂとを直列に接続するモデルを考えると、端子Ａから端子Ｂに至る電流経路に、ノードＰを経由しない経路ができる。この経路は、２つの抵抗Ｒ2ａを介して端子Ａと端子Ｂを接続するため、端子ＡＢ間を低インピーダンスな電流経路で接続するショートカットパスとなる。このような等価回路を用いると、ショートカットパスの影響が大きくなり、解析精度が低下する。そこで、同図（ｄ）に示すように、セル１０２の抵抗成分Ｒ2ｂを複数にわけ、それらを、それぞれの抵抗成分Ｒ2ａに直列に接続するモデルを考える。このモデルでは、端子Ａから端子Ｂに至る経路に、ノードＰを経由しない経路が存在しないため、同図（ｃ）示すモデルよりも、ショートカットパスの影響が小さくなる。
The resistance R 2 in the diagonal direction connecting the node P at the center of the
図１（ｂ）の抵抗Ｒ2は、セル１０２の領域の成分Ｒ2bと、セル１０１の抵抗成分Ｒ2aの和となり、次式により計算される。
一方、ショートカットパスが無い場合には、端子Ａから端子Ｂに至る経路にはノードＰを経由する経路がないため、端子ＡＢ間の合成抵抗ＲABは、
図２は、図１（ｂ）の等価回路のうち、ノードＰに接続された抵抗Ｒ2のみを示している。ショートカットパスの影響が大きくなるのは、端子ＡＢ間の抵抗値に比べて、ショートカットパスを構成する領域である、図２に点線で示される面Ｃと面Ｄとの間の領域の抵抗値が低い場合であると予想される。面ＣＤ間の抵抗値は、
Ｒ1＝ＲAB／ｎ （１．８）
Ｒ2＝ｎ・ＲCD （１．９）
つまり、ＲCDが小さくなるとＲ2も小さくなるために、ショートカットパスの影響が大きくなる。
FIG. 2 shows only the resistor R 2 connected to the node P in the equivalent circuit of FIG. The influence of the shortcut path is greater than the resistance value between the terminals AB. The resistance value of the area between the plane C and the plane D shown in FIG. Expected to be low. The resistance value between the surface CDs is
R 1 = R AB / n (1.8)
R 2 = n · R CD (1.9)
That is, as R CD becomes smaller, R 2 also becomes smaller, so the influence of the shortcut path becomes larger.
ここで、式（１．３）と（１．８）とを式（１．６）に代入して、ショートカットパスによる基板抵抗減少率Ｅを求めると、
図３は、基板抵抗減少率Ｅと抵抗比ｘ、セル数ｎとの関係を求めた結果をグラフとして示している。同図に示すように、基板抵抗減少率Ｅは、セル数ｎが変化してもほとんど影響を受けない。このため、基板抵抗減少率Ｅは、ほぼ抵抗比ｘのみによって算出できると言える。セル分割に当たって、抵抗比ｘは、前述のように、セルのサイズ及び抵抗率ρ1、ρ2に依存するが、抵抗率ρ1、ρ2は解析対象の領域に固有なものであるため、セルのサイズのみに依存すると言える。図４は、図３のグラフから、基板抵抗の減少率が、それぞれ５％，１０％，２０％，３０％以下になる抵抗比xの最小値ｘminを求め、これを表として示している。例えば、ショートカットパスによる基板抵抗減少率Ｅを１０％以下にしたい場合には、図４を参照するとこのときのｘminは０．７４であるため、
ｘ>ｘmin （１．１３）
となる抵抗比ｘを有するセルに分割すればよい。
FIG. 3 is a graph showing the results of determining the relationship between the substrate resistance reduction rate E, the resistance ratio x, and the number of cells n. As shown in the figure, the substrate resistance reduction rate E is hardly affected even when the number of cells n changes. For this reason, it can be said that the substrate resistance reduction rate E can be calculated almost only by the resistance ratio x. In the cell division, the resistance ratio x depends on the cell size and the resistivity ρ 1 , ρ 2 as described above, but the resistivity ρ 1 , ρ 2 is specific to the region to be analyzed. It can be said that it depends only on the cell size. FIG. 4 shows, as a table, the minimum value x min of the resistance ratio x at which the reduction rate of the substrate resistance is 5%, 10%, 20%, and 30% or less, respectively, from the graph of FIG. . For example, when it is desired to reduce the substrate resistance reduction rate E by the shortcut path to 10% or less, referring to FIG. 4, x min at this time is 0.74.
x> x min (1.13)
What is necessary is just to divide | segment into the cell which has the resistance ratio x used as follows.
なお、式（１．５）及び式（１．７）では、ＲAB及びＲCDは、容量成分を省略し、その抵抗成分のみで近似しているが、図２１に示す単位セルモデル２０１で説明したように、本来抵抗要素は、抵抗素子と容量素子とが並列に接続された構造である。回路が扱う信号が、半導体基板の誘電緩和時間よりも高速な場合には、上記容量素子の影響が顕著になる。このため、ＲABとＲCDのそれぞれに上記容量素子を並列接続させた構造のインピーダンスＺABとＺCDとを求め、ＺABとＺCDとのインピーダンス比ｘからショートカットパスの影響を求めることで、より高精度に基板抵抗減少率、つまり、解析誤差を求めることが可能になる。
In equations (1.5) and (1.7), R AB and R CD are approximated only by their resistance components, omitting the capacitance component, but in
図５は、本発明の第１の実施形態例の基板ノイズ解析装置を、その動作手順を示すフローチャートを兼用して示している。以下、同図を参照して、本発明の第１の実施形態例の基板モデル作成方法、基板モデル作成装置、基板ノイズ解析方法、及び、基板ノイズ解析装置について説明する。本実施形態例の基板モデル作成装置及び基板ノイズ解析装置は、少なくとも、キーボード等の入力装置１１と、プログラム制御により動作するデータ処理装置１２と、情報を記憶する記憶装置１３と、ディスプレイ装置や印刷装置等の出力装置１４とを備えるコンピュータシステムにより構成される。
FIG. 5 shows a substrate noise analyzing apparatus according to the first embodiment of the present invention by using a flowchart showing an operation procedure thereof. Hereinafter, a substrate model creation method, a substrate model creation device, a substrate noise analysis method, and a substrate noise analysis device according to a first embodiment of the present invention will be described with reference to FIG. The board model creation apparatus and board noise analysis apparatus according to this embodiment include at least an
記憶装置１３は、レイアウトデータ記憶部１５と、デバイスパラメータ記憶部１６と、基板モデルネットリスト記憶部１７とを備え、データ処理装置１２にデータを入出力する。データ処理装置１２は、メッシュ分割手段１８と、メッシュ分割の妥当性判定手段１９と、メッシュ分割修正手段２０と、ネットリスト変換手段２１と、回路シミュレーション手段２２とを備え、図示しないソフトウェアプログラムに基づいて動作する。入力装置１１は、データ処理装置１２に解析者等が与えるべきコマンド等を入力する。出力装置は、シミュレーションによって得られた結果などを出力する。
The
メッシュ分割手段１８は、レイアウトデータ記憶部１５に記憶されている、解析対象の半導体集積回路のレイアウトデータと、デバイスパラメータ記憶部１６に記憶されている、半導体基板各部の抵抗率や容量パラメータなどのデバイスパラメータとを入力し、それらをもとに基板をメッシュ分割する。メッシュ分割の妥当性判定手段１９は、上述の手法に基づいて、ショートカットパスが解析精度低下の原因となるか否かを判定し、メッシュ分割パターンが妥当なものか否かの判定を行う。
The mesh dividing means 18 includes the layout data of the semiconductor integrated circuit to be analyzed stored in the layout
メッシュ分割修正手段２０は、メッシュ分割パターンが妥当でないと判定された場合には、メッシュ分割パターンを修正する。ネットリスト変換手段２１は、メッシュ分割された基板を、基板上に構成される回路のネットリストへと変換し、メッシュ分割パターンとネットリストとを、基板モデルネットリスト記憶部１７に出力する。シミュレーション手段２２は、生成された基板モデルを用いて回路シミュレーションを行い、基板ノイズを解析する。
When it is determined that the mesh division pattern is not valid, the mesh
次に、本実施形態例の基板モデル作成方法及び基板ノイズ解析方法について説明する。メッシュ分割手段１８は、レイアウトデータとデバイスパラメータとを入力し、基板のメッシュ分割パターンを得る（ステップＳ１）。ステップＳ１は、コンピュータシステムが自動的に行ってもよいし、解析者が手動で行ってもよい。メッシュ分割の妥当性判定手段１９は、ステップＳ１で得られたメッシュ分割パターンの抵抗比ｘと、要求される解析精度によって、例えば図４の関係で、定まるｘminとを比較して、式（１．１３）の条件を満たすか否かを判断する（ステップＳ２）。 Next, a substrate model creation method and a substrate noise analysis method according to this embodiment will be described. The mesh dividing means 18 inputs layout data and device parameters, and obtains a board mesh dividing pattern (step S1). Step S1 may be performed automatically by a computer system or manually by an analyst. The mesh division validity determination means 19 compares the resistance ratio x of the mesh division pattern obtained in step S1 with x min determined in the relationship shown in FIG. It is determined whether or not the condition of 1.13) is satisfied (step S2).
条件を満たさないと判断した場合、つまり抵抗比ｘがｘmin未満のため、ショートカットパスによる基板抵抗の減少が無視できなくなり、解析精度が低下すると判断した場合には、メッシュ分割修正手段２０は、メッシュ分割パターンの修正を行い（ステップＳ３）、ステップＳ２に戻って、修正したメッシュ分割パターンで判断をやり直す。ステップＳ２で、条件を満たすと判断されると、ネットリスト変換手段２１は、メッシュ分割パターンを、ネットリストに変換し、メッシュ分割パターンとネットリストとを、基板モデルとして基板モデルネットリスト記憶部１７に出力する（ステップＳ４）。
If it is determined that the condition is not satisfied, that is, the resistance ratio x is less than x min , the decrease in the substrate resistance due to the shortcut path cannot be ignored, and if it is determined that the analysis accuracy is reduced, the mesh
ステップＳ１からステップＳ４までの処理によって、基板モデルが作成され、作成された基板モデルを用いて基板ノイズの解析が可能になる。シミュレーション手段２２は、任意のときに、基板モデルネットリスト記憶部１７からメッシュパターン及びネットリストを読み込んで、メッシュパターンに、基板上に構成される回路のネットリストを結合して回路シミュレーションを行い、基板ノイズが回路の動作に与える影響を求める（ステップＳ５）。
A substrate model is created by the processing from step S1 to step S4, and the substrate noise can be analyzed using the created substrate model. The simulation means 22 reads the mesh pattern and the net list from the board model net
ステップＳ３でのメッシュ分割の修正は、図１のメッシュ分割で考えると、前述の式（１．１１）で示したように抵抗比ｘはセルのサイズに依存するため、ｌ又はｈ2を調節することで、抵抗比ｘをｘmin未満の値となるようにする。例えばｈ2を調節する場合で考えると、ｈ２は、式（１．１１）のｘをｘminに置き換えてｈ2について解くと、
ステップＳ４では、多端子Ｆ行列（村坂 住隆，永田 真，森江 隆，岩田 穆，“Ｆ行列を用いたチップレベルの基板雑音解析法” 信学技報ICD99-147，１９９９年９月）や、ＡＷＥ法（Balshaz R. Stanisic, Nishath K. Verghese,Rob A. Rutenbar, L.Richard Carleyand, David J. Allistot, "AddressingSubstrate Coupling Mixed-Mode IC's: Simulation and Power DistributionSynthesis," IEEE Journal of Solid-State Circuit, Vol.9, No.3, pp.226-238,March 1994）等のアルゴリズムを用いて、ネットリストの縮退を行うことができる。ステップＳ３では、メッシュ分割の修正を行って、そのメッシュサイズが変化するが、メッシュ構造自体が変わるものではないので、ステップＳ４でネットリストを縮退するアルゴリズムを適用することができる。 In step S4, a multi-terminal F matrix (Sumitaka Murasaka, Makoto Nagata, Takashi Morie, Satoshi Iwata, “A Chip Level Substrate Noise Analysis Method Using F Matrix” IEICE Tech. Bulletin ICD99-147, September 1999) And AWE (Balshaz R. Stanisic, Nishath K. Verghese, Rob A. Rutenbar, L. Richard Carleyand, David J. Allistot, "Addressing Substrate Coupling Mixed-Mode IC's: Simulation and Power Distribution Synthesis," IEEE Journal of Solid-State. Circuit, Vol. 9, No. 3, pp. 226-238, March 1994) can be used to reduce the netlist. In step S3, the mesh division is corrected to change the mesh size. However, since the mesh structure itself does not change, an algorithm for degenerating the netlist in step S4 can be applied.
本実施形態例では、半導体集積回路の基板部分を、メッシュ状の、サイズが異なるセルを組み合わせて分割することでモデル化する基板モデルにおいて、大きい方のセル側と小さい方のセル側の抵抗比を用いて、ショートカットパスが解析精度に与える影響を予測する。ショートカットパスの影響が大きいと予想されるときには、基板モデルのメッシュ分割が適当でないと判断して、抵抗比が所定の値未満になるように、セルの大きさを修正する。このため、サイズが異なるセルに分割することにより問題となるショートカットパスの影響を低く抑えた基板モデルを、簡易に作成することができる。このような基板モデルを、回路シミュレータなどで解析すると、計算規模を縮小しても、解析の精度に大きな問題が生じない。 In the present embodiment example, in a substrate model in which a substrate portion of a semiconductor integrated circuit is modeled by combining mesh-shaped cells of different sizes, the resistance ratio between the larger cell side and the smaller cell side Is used to predict the effect of the shortcut path on the analysis accuracy. When the influence of the shortcut path is expected to be large, it is determined that the mesh division of the substrate model is not appropriate, and the cell size is corrected so that the resistance ratio is less than a predetermined value. For this reason, it is possible to easily create a substrate model in which the influence of a shortcut path which is a problem is reduced by dividing the cell into cells having different sizes. When such a substrate model is analyzed by a circuit simulator or the like, even if the calculation scale is reduced, no serious problem occurs in the accuracy of the analysis.
（第２の実施形態例）
図６は、半導体集積回路の基板モデルを示しており、（ａ）は基板モデルのセル分割を、（ｂ）セル分割の等価回路を示している。図６に示す基板モデルは、セル１０１を高さ方向に３分割している点で、図１の基板モデルと相違する。本発明の第２の実施形態例の基板モデル作成方法及び基板ノイズ解析方法は、基板モデルのメッシュ分割の仕方を除いて、第１の実施形態例の基板モデル作成方法及び基板ノイズ解析方法と同様である。
(Second Embodiment)
FIG. 6 shows a substrate model of a semiconductor integrated circuit. (A) shows cell division of the substrate model, and (b) shows an equivalent circuit of cell division. The substrate model shown in FIG. 6 is different from the substrate model of FIG. 1 in that the
セル１０１の横方向のセル数をｎ、高さ方向のセル数をｎvとすると、本実施形態例では、半導体集積回路は、ｌの方向にｎ分割、ｈ１の方向にｎv分割された小さなセル１０１の群と、それらと垂直方向に接続された１つの大きなセル１０２とでモデル化される。図６（ａ）に示す基板モデルは、ｎ＝５、ｎv＝３の例である。この基板モデルから、同図（ｂ）に示す等価回路が得られる。ここで、端子ＡＢ間の抵抗値と、図２に示したＣＤ面の抵抗値の比である抵抗比ｘについて考えると、第１の実施形態例と同様に、式（１．１１）が得られる。ここで、式（１．１１）中のｈ1、ｈ2、ｌ，ｗは、セルの分割数にかかわらず一定である。従って、抵抗比ｘもセル数にかかわらず一定であり、ここではｘ＝１．０であったとする。
In this embodiment, the semiconductor integrated circuit is divided into n in the l direction and n v in the h1 direction, where n is the number of cells in the horizontal direction and n v is the number of cells in the height direction. It is modeled by a group of
図７は、図６（ｂ）に示す等価回路を用いて回路のネットリストを作成し、ＳＰＩＣＥシミュレーションを行って、基板抵抗減少率Ｅを求めた結果をグラフとして示している。図７に示すように、高さ方向のセル数ｎvを、ｎv＝１から９までの間で変化させても、グラフのプロット点はほぼ重なり、基板抵抗減少率Ｅにはほとんど影響を与えない。つまり、図６（ａ）に示すように、ウェルの高さ方向を複数のセルでモデル化した場合であっても、ショートカットパスの影響は、ウェルの高さ方向を１つのセルでモデル化した第１の実施形態例と同様に判断できる。 FIG. 7 is a graph showing the results of creating a circuit netlist using the equivalent circuit shown in FIG. 6B and performing SPICE simulation to obtain the substrate resistance reduction rate E. As shown in FIG. 7, even if the number of cells n v in the height direction is changed between n v = 1 and 9, the plot points of the graph almost overlap, and the substrate resistance reduction rate E is hardly affected. Don't give. That is, as shown in FIG. 6A, even if the well height direction is modeled by a plurality of cells, the effect of the shortcut path is that the well height direction is modeled by one cell. The determination can be made in the same manner as in the first embodiment.
本実施形態例では、図５に示すステップＳ１において、メッシュ分割手段１８は、第１の実施形態例で小さなセルとして構成される領域を、その高さ方向を更に複数のセルに分割する。この場合、第１の実施形態例と同様の効果に加えて、小さなセルとして構成される領域を更に細かく解析できる。 In the present embodiment example, in step S1 shown in FIG. 5, the mesh dividing means 18 further divides the area configured as small cells in the first embodiment example into a plurality of cells. In this case, in addition to the same effects as those of the first embodiment, a region configured as a small cell can be analyzed in more detail.
（第３の実施形態例）
図８は、半導体集積回路の基板モデルを示しており、（ａ）は基板モデルのセル分割を、（ｂ）（ｃ）（ｄ）はそれぞれ基板モデルの面を示している。図８に示す基板モデルは、ウェルを模した領域が、抵抗率が異なる２つの領域として構成される点で、図１の基板モデルと相違する。本発明の第３の実施形態例の基板モデル作成方法及び基板ノイズ解析方法は、基板モデルのメッシュ分割、及び、２つのショートカットパスによる影響を判断する点を除いて、図５に示す基板モデル作成方法及び基板ノイズ解析方法と同様である。
(Third embodiment)
FIG. 8 shows a substrate model of the semiconductor integrated circuit. (A) shows cell division of the substrate model, and (b), (c), and (d) show the surface of the substrate model. The substrate model shown in FIG. 8 is different from the substrate model shown in FIG. 1 in that a region simulating a well is configured as two regions having different resistivities. The board model creation method and board noise analysis method of the third exemplary embodiment of the present invention are the board model creation shown in FIG. 5 except that the mesh division of the board model and the influence of two shortcut paths are judged. This is the same as the method and the substrate noise analysis method.
半導体基板のモデルは、例えば、抵抗率がρ1及びρ3のウェル領域と、抵抗率がρ2の基板領域を模しているものとする。半導体集積回路は、基板モデルのセル分割において、図８（ａ）に示すように、抵抗率がρ1のウェル領域はそれぞれが（ｗ１×ｈ1×ｌ／５）のサイズを有する、５つのセル１０１に、抵抗率がρ1のウェル領域は（ｗ３×ｈ1×ｌ）のサイズを有するセル１０３に、基板領域は、（ｗ１×ｈ2×ｌ）及び（ｗ３×ｈ2×ｌ）のサイズを有する、２つのセル１０２にそれぞれメッシュ分割される。セル１０１は、それぞれ、その下面で前面側のセル１０２と、その背面側の側面でセル１０３と接している。
The model of the semiconductor substrate is assumed to mimic a well region having resistivity ρ 1 and ρ 3 and a substrate region having resistivity ρ 2 , for example. In the semiconductor integrated circuit, in the cell division of the substrate model, as shown in FIG. 8A, each of the well regions having the resistivity ρ 1 has a size of (w1 × h 1 × 1/5). In the
図８（ａ）に示す基板モデルでは、複数のセル１０１に対して、１つのセル１０２及び１０３が接している。ショートカットパスの影響の計算に際しては、図中Ｚで示すセル１０１の下面側のショートカットパスのみでなく、図中Ｙで示すショートカットパスの影響も考慮する必要がある。このため、本実施形態例では、基板モデルの作成に際して、図５に示すステップＳ２で、ショートカットパスＺに加えて、ショートカットパスＹが及ぼす影響を、基板抵抗減少率として算出し、メッシュ分割が妥当であるかを判断する。
In the substrate model shown in FIG. 8A, one
図８（ａ）の例では、基板抵抗減少率は、ショートカットパスＹ及びＺによる基板抵抗減少率の和として求められる。具体的には、ショートカットパスＹによる基板抵抗減少率Ｅ2と、ショートカットパスＺによる基板抵抗減少率Ｅ1とを個別に求め、それらを合計し、ウェル領域全体の基板抵抗減少率Ｅとする。 In the example of FIG. 8A, the substrate resistance reduction rate is obtained as the sum of the substrate resistance reduction rates by the shortcut paths Y and Z. Specifically, the substrate resistance reduction rate E 2 due to the shortcut path Y and the substrate resistance reduction rate E 1 due to the shortcut path Z are individually obtained and summed to obtain the substrate resistance reduction rate E of the entire well region.
ショートカットパスＺによる基板抵抗減少率をＥ1は、第１の実施形態例と同様に計算され、
一方、ショートカットパスＹによる基板抵抗減少率Ｅ2については、面の方向は異なるが、上記と同様に、
Ｅ=Ｅ１+Ｅ２ （１．２５）
となる。
On the other hand, for the substrate resistance reduction rate E 2 by the shortcut path Y, the direction of the surface is different.
E = E 1 + E 2 (1.25)
It becomes.
本実施形態例では、基板モデルの作成及び基板ノイズの解析に際して、２つのショートカットパスの合計の基板抵抗減少率を求め、その基板抵抗減少率が所望の値以下になるようにセルのサイズを調整して、メッシュ分割をやり直す。このため、ショートカットパスが２つある場合でも、簡易にショートカットパスの影響を回避した基板モデルを得ることができる。 In this embodiment, when creating a substrate model and analyzing substrate noise, the total substrate resistance reduction rate of the two shortcut paths is obtained, and the cell size is adjusted so that the substrate resistance reduction rate is less than the desired value. Then redo the mesh division. Therefore, even when there are two shortcut paths, it is possible to easily obtain a board model that avoids the influence of the shortcut paths.
（第４の実施形態例）
図９は、半導体集積回路の基板モデルを示しており、（ａ）は基板モデルのセル分割を、（ｂ）は基板モデルのセルの面を示している。図９に示す基板モデルは、セル１０１を格子状に分割している点で、図１の基板モデルと相違する。本発明の第４の実施形態例の基板モデル作成方法及び基板ノイズ解析方法は、基板モデルのメッシュ分割、及び、２つのショートカットパスによる影響を判断する点を除いて、図５に示す基板モデル作成方法及び基板ノイズ解析方法と同様である。
(Fourth embodiment)
FIG. 9 shows a substrate model of a semiconductor integrated circuit, where (a) shows cell division of the substrate model and (b) shows a cell surface of the substrate model. The substrate model shown in FIG. 9 is different from the substrate model shown in FIG. 1 in that the
本実施形態例では、本導体集積回路は、セル１０１を、２次元的に格子状に並べたセルとしてモデル化する。図９（ａ）の例では、ウェル領域を５×３にメッシュ分割している。この場合には、図中に示すショートカットパスＺの他に、ショートカットパスＸができる。横方向のショートカットパスＺは、端子ＡＢ間のショートカットパスとなり、奥行き方向のショートカットパスＸは、同図（ｂ）に示す端子ＧＨ間のショートカットパスになる。
In the present embodiment example, the conductor integrated circuit models the
ここで、直交する電流経路は互いに干渉しあわないので、ショートカットパスＸは、端子ＡＢ間の抵抗値に影響を与えない。また、ショートカットパスＺは、端子ＧＨ間の抵抗値に影響を与えない。つまり、ショートカットパスＸとショートカットパスＺとによる基板抵抗減少率は、互いに独立となり、図５のステップＳ２では、それぞれの端子間の基板抵抗減少率が、所望の精度を満足しているかを確認する。 Here, since the orthogonal current paths do not interfere with each other, the shortcut path X does not affect the resistance value between the terminals AB. Further, the shortcut path Z does not affect the resistance value between the terminals GH. That is, the substrate resistance reduction rates by the shortcut path X and the shortcut path Z are independent from each other. In step S2 of FIG. 5, it is confirmed whether the substrate resistance reduction rates between the terminals satisfy the desired accuracy. .
ショートカットパスＺによる、端子ＡＢ間の基板抵抗減少率Ｅ1は、第１の実施形態例と同様に、式（１．１０）で計算される。また、ショートカットパスＸによる、端子ＧＨ間の基板抵抗減少率Ｅ3は、
本実施形態例では、２つの方向にショートカットパスができる場合に、それぞれの方向の基板抵抗減少率を求める。求められた基板抵抗減少率が、それぞれの端子間において所望の値以下であるか否かを判断し、セル分割をやり直してセルのサイズを調節することで、ショートカットパスによる基板ノイズ解析の精度の低下を防ぐことができる。 In this embodiment, when the shortcut path can be formed in two directions, the substrate resistance reduction rate in each direction is obtained. It is judged whether the obtained substrate resistance reduction rate is less than the desired value between the terminals, and the cell size is adjusted by re-dividing the cell, thereby improving the accuracy of the substrate noise analysis by the shortcut path. Decline can be prevented.
（第５の実施形態例）
図１０は、半導体集積回路の基板モデルを示し、（ａ）〜（ｄ）は、それぞれ基板モデルの等価回路を示している。図１０に示す基板モデルは、サイズの異なるセルの接合部が、ｐｎ接合である点で、図１の基板モデルと相違する。本発明の第５の実施形態例の基板モデル作成方法及び基板ノイズ解析方法は、等価回路に静電容量の成分が含まれる点を除いて、図５に示す基板モデル作成方法及び基板ノイズ解析方法と同様である。
(Fifth embodiment)
FIG. 10 shows a substrate model of a semiconductor integrated circuit, and (a) to (d) show equivalent circuits of the substrate model, respectively. The substrate model shown in FIG. 10 is different from the substrate model of FIG. 1 in that the junctions of cells having different sizes are pn junctions. The board model creation method and board noise analysis method of the fifth embodiment of the present invention are the same as the board model creation method and board noise analysis method shown in FIG. 5 except that the equivalent circuit includes a capacitance component. It is the same.
例えば図２４に示す半導体集積回路の基板で、ウェル領域１１１と基板領域１１３とのｐｎ極性が異なる場合には、ウェル領域−基板領域間の接続は、接合容量を介したものになる。このような半導体集積回路をメッシュ分割して基板モデルを作成すると、図１０（ａ）に示すようなセル分割と、等価回路とが得られる。等価回路では、セル１０１の高さ方向の抵抗Ｒ2a、及び、セル１０２の中心のノードとセル１０１とをそれぞれ接続する抵抗Ｒ2bが、静電容量Ｃpを介して接続されている。
For example, in the case of the substrate of the semiconductor integrated circuit shown in FIG. 24, when the pn polarity of the
多端子Ｆ行列を用いた基板モデル作成方法では、抵抗素子のみで構成されたネットリストであれば、行列演算により電流の出入りが無いノードを削除してネットリストを縮退することが可能である。しかし、容量素子は、Ｆ行列演算で縮退が不可能であり、基板モデルに多数の容量素子を含むと、基板モデルのネットリスト規模が増大し、回路解析に時間がかかる。このため、可能であれば、Ｆ行列によるネットリスト縮退の前に、容量素子の数を減らしておくのが望ましい。 In the substrate model creation method using the multi-terminal F matrix, if the net list is composed only of resistance elements, it is possible to degenerate the net list by deleting a node where current does not enter and exit by matrix calculation. However, the capacitive element cannot be degenerated by F matrix calculation. If the board model includes a large number of capacitive elements, the netlist size of the board model increases, and circuit analysis takes time. For this reason, if possible, it is desirable to reduce the number of capacitive elements before the net list degeneration by the F matrix.
セル１０２の抵抗素子Ｒ2bと容量素子Ｃpとを、図１０（ｂ）に示すように、単純に１つの素子で置き換えて、容量素子数を減らそうとすると、図１（ｃ）と同様に、セル１０１同士が低インピーダンスで接続されるために、ショートカットパスの影響が大きい。図１０（ｂ）に示す等価回路では、ショートカットパスの影響で解析精度が目標に到達しない場合には、同図（ａ）示す等価回路のＲ2bを、容量素子Ｃpよりもセル１０１側に移動して、同図（ｃ）に示す等価回路に変換する。同図（ｃ）に示す等価回路の容量素子Ｃpを１つにまとめて、同図（ｄ）に示す等価回路が得られる。同図（ｄ）に示す等価回路は、同図（ｂ）に示す等価回路よりも、ショートカットパスの影響が小さくなる。
As shown in FIG. 10B, when the resistance element R 2b and the capacitive element C p of the cell 102 are simply replaced with one element as shown in FIG. In addition, since the
本実施形態例では、サイズの異なるセル同士の接合面が、ｐｎ接合の接合面である場合には、半導体集積回路の基板部分を、図１０（ｃ）又は図（ｄ）のようにモデル化する。同図（ｄ）に示すような基板モデルの等価回路を用いる場合には、容量素子Ｃpはショートカットパスの経路にはならないので、Ｃpの存在は無視して、抵抗素子に起因するショートカットパスのみを考慮することで、モデル全体のショートカットパスの影響を判断できる。このため、第１の実施形態例と同様に、ショートカットパスを構成する抵抗比ｘを算出することで、ショートカットパスの影響を判断することができる。 In the present embodiment, when the joint surface between cells of different sizes is a joint surface of a pn junction, the substrate portion of the semiconductor integrated circuit is modeled as shown in FIG. 10C or FIG. To do. When the equivalent circuit of the substrate model as shown in FIG. 6D is used, since the capacitive element C p does not serve as a shortcut path, the presence of C p is ignored and the shortcut path caused by the resistive element is ignored. By considering only this, the effect of the shortcut path of the entire model can be determined. Therefore, as in the first embodiment, the influence of the shortcut path can be determined by calculating the resistance ratio x constituting the shortcut path.
（第６の実施形態例）
上記第１〜第５の実施形態例では、例えば図１（ｂ）に示すように、ノードＰとそれぞれのセル１０１とを接続する抵抗Ｒ2は、セル１０１の位置にかかわらず、同じ抵抗値を持っている。しかし、実際には、ノードＰから各セル１０１の中心のノードまでの距離は一様ではなく、従って、抵抗値は、ノードＰとセル１０１の距離に応じて大きくなる。
(Sixth embodiment)
In the first to fifth embodiments, for example, as shown in FIG. 1B, the resistance R 2 that connects the node P and each
図１１は、半導体集積回路の基板モデルを示し、（ａ）及び（ｂ）はそれぞれ基板モデルの等価回路を示している。本発明の第６の実施形態例の基板モデル作成方法及び基板ノイズ解析方法は、ノードＰからセル１０１までの距離に応じて抵抗Ｒ2に重み付けを行う点で、第１〜第５の実施形態例と相違する。
FIG. 11 shows a substrate model of a semiconductor integrated circuit, and (a) and (b) show equivalent circuits of the substrate model, respectively. The substrate model creation method and substrate noise analysis method of the sixth embodiment of the present invention are the first to fifth embodiments in that the resistance R 2 is weighted according to the distance from the node P to the
図１１（ａ）に示す等価回路は、抵抗Ｒ2がＲ2i（ｉ＝１からｎまでの整数）に置き換わる点で、図１（ｂ）に示す等価回路と相違する。図１１（ａ）のＲ2iを、セル１０１の成分とセル１０２の成分とに分けると、同図（ｂ）に示す等価回路が得られる。抵抗Ｒ2iと抵抗Ｒ2a、Ｒ2biとの関係は、
Ｒ2i=Ｒ2a+Ｒ2bi （１．２９）
である。抵抗Ｒ2aは、セル１０１の垂直方向の抵抗成分のため、セルの位置によって変化せず、その抵抗値は、
R 2i = R 2a + R 2bi (1.29)
It is. Since the resistance R 2a is a resistance component in the vertical direction of the
αiの重み付けは、例えば、ｉ＝１を端子Ａ側からみて１つ目のセル１０１としたとき、
式（１．３１）中のβは、Ｒ2b1〜Ｒ2bnの合成抵抗値が、式１．２中のＲ2ｂの項で示される値になるように、設定された定数であり、以下のようにして求める。Ｒ2biのアドミタンスＹiは、
図１２は、図１１の等価回路の具体的数値例を示している。図１１（ａ）に示す各値を、ｌ＝５、ｗ＝５、ｈ1＝１、ｈ2＝５、ρ1＝１、及び、ρ2＝１０にし、抵抗Ｒ2iを式（１．３８）に設定したときには、図１２に示すように、Ｒ2a=０．０２、Ｒ2b1=Ｒ2b5＝５．６６、Ｒ2b2＝Ｒ2b4＝４．７６、Ｒ2b3＝４．４２になった。５つのセル１０１の中心である３番目のセルの抵抗Ｒ2b3が一番小さく、端子Ａ又はＢを有するセルの抵抗が大きいことがわかる。
FIG. 12 shows a specific numerical example of the equivalent circuit of FIG. Each value shown in FIG. 11A is set to l = 5, w = 5, h 1 = 1, h 2 = 5, ρ 1 = 1, and ρ 2 = 10, and the resistance R 2i is expressed by the equation (1. when set to 38), as shown in FIG. 12, R 2a = 0.02, R 2b1 = R 2b5 = 5.66, R 2b2 = R 2b4 = 4.76, becomes R 2b3 = 4.42 . It can be seen that the resistance R 2b3 of the third cell which is the center of the five
図１３は、抵抗Ｒ2bに重み付けをした場合と、重み付けをしない場合との、抵抗比Ｘに対する基板抵抗減少率の変化をグラフとして示している。抵抗比ｘが同じときで比較すると、重みづけ無しの場合よりも、重みづけを行った場合のほうが、基板抵抗減少率Ｅは小さな値となる。また、ショートカットパスによる基板抵抗の減少率を１０％以下にしたい場合には、重みづけ無しの場合はｘ>０．７４とする必要があったが、重みづけを行った場合にはｘ>０．６となる。このため、メッシュ分割の柔軟性を高くすることができる。 FIG. 13 is a graph showing changes in the substrate resistance reduction rate with respect to the resistance ratio X when the resistance R 2b is weighted and when the resistance R 2b is not weighted. Comparing when the resistance ratio x is the same, the substrate resistance reduction rate E is smaller when weighting is performed than when weighting is not performed. Further, when it is desired to reduce the substrate resistance reduction rate by the shortcut path to 10% or less, it is necessary to set x> 0.74 when there is no weighting, but when weighting is performed, x> 0. .6. For this reason, the flexibility of mesh division can be increased.
図１４は、半導体集積回路の基板モデルを示している。サイズの異なるセル間を接続する抵抗に重み付けを行った場合には、接合面に垂直な方向の抵抗成分への影響が懸念される。そこで、同図に示す基板モデルで、重み付け有りの場合と無しの場合とについて、面Ｃ-Ｄ間の合成抵抗値を求めた。図１５は、面Ｃ−Ｄ間の合成抵抗と抵抗比ｘとの関係をグラフとして示している。同図に示すように、抵抗比ｘが０．１以上であれば、重み付けの有無による抵抗成分の差は発生しないといえる。一方、ショートカットパスの影響を小さくするためには、図１３を参照すると、基板抵抗減少率を１０％以下にする場合には、抵抗比ｘは０．６〜０．７よりも大きな値とする必要がある。つまり、ショートカットパスの影響を小さくするようなメッシュ分割をおこなっていれば、サイズの異なるセル間を接続する抵抗に重みづけを行った場合でも、接合面に垂直な方向の抵抗成分へは大きな影響は与えない。 FIG. 14 shows a substrate model of a semiconductor integrated circuit. When weights are applied to resistors that connect cells of different sizes, there is concern about the effect on the resistance component in the direction perpendicular to the joint surface. Therefore, in the substrate model shown in the figure, the combined resistance value between the planes CD was obtained for cases with and without weighting. FIG. 15 is a graph showing the relationship between the combined resistance between the planes CD and the resistance ratio x. As shown in the figure, if the resistance ratio x is 0.1 or more, it can be said that there is no difference in resistance component due to weighting. On the other hand, in order to reduce the influence of the shortcut path, referring to FIG. 13, when the substrate resistance reduction rate is 10% or less, the resistance ratio x is set to a value larger than 0.6 to 0.7. There is a need. In other words, if mesh division is performed to reduce the influence of the shortcut path, even if weighting is applied to the resistance connecting cells of different sizes, the resistance component in the direction perpendicular to the joint surface is greatly affected. Will not give.
図１６は、本発明の第６の実施形態例の基板ノイズ解析装置を、その動作手順を示すフローチャートを兼用して示している。図１６に示す基板ノイズ解析装置は、接続モデル適用手段５１を備える点で、図５に示す第１の実施形態例の基板ノイズ解析装置とは相違する。以下、図１６を参照して、本実施形態例の基板モデル作成方法、基板モデル作成装置、基板ノイズ解析方法、及び、基板ノイズ解析装置について説明する。 FIG. 16 shows a substrate noise analyzing apparatus according to the sixth embodiment of the present invention, which is also used as a flowchart showing its operation procedure. The board noise analyzing apparatus shown in FIG. 16 is different from the board noise analyzing apparatus of the first embodiment shown in FIG. Hereinafter, a substrate model creation method, a substrate model creation device, a substrate noise analysis method, and a substrate noise analysis device according to this embodiment will be described with reference to FIG.
接続モデル適用手段５１は、サイズが異なるセル間を接続する抵抗に対して、式１．３８に示すような重み付けを行う。本実施形態例では、ステップＳ２で、ショートカットパスが解析精度を低下させると判定されたときに、ステップＳ３に進んでメッシュ分割をやり直す代わりに、ステップＳ６に進んでサイズの異なるセル間を接続する抵抗に重み付けを行う。このため、メッシュ分割をやり直すことなく、ショートカットパスの影響を小さくすることができる。
The connection
本実施形態例では、サイズが異なるセル間を接続する抵抗に重みづけを行って、半導体集積回路の基板部分をモデル化する。これにより、メッシュ分割構造及びメッシュサイズを変化させること無く、ショートカットパスの影響を小さくすることができる。また、サイズが異なるセル間を接続する抵抗に重み付けをしただけでは、ショートカットパスの影響を十分に小さくすることが出来ない場合には、メッシュ分割を修正することもできる。 In the present embodiment example, the substrate portion of the semiconductor integrated circuit is modeled by weighting the resistors connecting the cells having different sizes. Thereby, the influence of the shortcut path can be reduced without changing the mesh division structure and the mesh size. Further, if the influence of the shortcut path cannot be reduced sufficiently by simply weighting the resistances connecting the cells having different sizes, the mesh division can be corrected.
ここで、式（１．３）の導出について説明する。図１７は、図１と同様の基板モデルであり、（ａ）、（ｂ）はそれぞれ等価回路を示している。図１７を参照して、セル１０１の数ｎが奇数の場合について抵抗ＲABの導入について説明する。セル１０１の数が奇数の場合には、セル１０２の中心ノードであるノードＰに対して外部からの電流の供給が無いと仮定すると、図中に示す中央のセル１０１のノードＱと、ノードＰとは、等電位になる。従って、ノードＰとＱとを接続する抵抗Ｒ2は除去しても、端子ＡＢ間のインピーダンスＲABには影響を与えない。
Here, the derivation of Expression (1.3) will be described. FIG. 17 shows a substrate model similar to that in FIG. 1, and (a) and (b) each show an equivalent circuit. Referring to FIG. 17, the introduction of resistor R AB will be described for the case where the number n of
ノードＱとノードＰとを接地して、ノードＰ、Ｑよりも端子Ｂ側の抵抗を全て削除すると、図１７（ｂ）に示す等価回路が得られる。回路の対称性を考慮すると、この等価回路の端子Ａ−グランド間のインピーダンスを求めて、これを２倍することで、同図（ａ）に示す回路の端子Ａ−Ｂ間のインピーダンスＲABを求めることができる。なお、説明の簡略化のために、以後、Ｒ1=１、Ｒ2＝Ｒとして説明する。 When the nodes Q and P are grounded and all the resistors on the terminal B side from the nodes P and Q are deleted, an equivalent circuit shown in FIG. 17B is obtained. Considering the symmetry of the circuit, the impedance between the terminal A and the ground of the equivalent circuit is obtained and doubled to obtain the impedance R AB between the terminals A and B of the circuit shown in FIG. Can be sought. For simplification of description, R 1 = 1 and R 2 = R will be described below.
図１８は、セルの数ｎを変化させたときの、図１７（ｂ）に示す等価回路を示し、（ａ）はｎ＝１、（ｂ）はｎ＝３、（ｃ）はｎ＝５、（ｄ）はｎ＝７のときの回路をそれぞれ示している。図１７（ｂ）に示す等価回路の、端子Ａ−グランド間のインピーダンスを求める方法について説明する。まず、図１８（ｂ）に示す回路の端子Ａ−グランド間のインピーダンスを求めると、
式（２．３）を整理すると、
式（２．１１）を式（２．３）に代入すると、
Ｒ=α2＋α、Ｒ=β2＋β （２．１４）
が得られる。
Substituting equation (2.11) into equation (2.3),
R = α 2 + α, R = β 2 + β (2.14)
Is obtained.
式（２．１４）を式（２．１３）に代入すると
回路の対称性を考慮して、ＺiからＲABを求めると、
図１９は、図１と同様の基板モデルであり、（ａ）、（ｂ）はそれぞれ等価回路を示している。図１９を参照して、セル１０１の数ｎが偶数の場合の抵抗ＲABの導入について説明する。セル１０１の数ｎが、偶数の場合には、等価回路は図１９（ａ）に示すような回路となる。回路の対称性を考慮すると、抵抗ＲＡＢは、図１９（ｂ）に示す回路の端子Ａ-グランド間のインピーダンスを算出し、これを２倍することで、求めることができる。
FIG. 19 shows a substrate model similar to that in FIG. 1, and (a) and (b) each show an equivalent circuit. Referring to FIG. 19, the introduction of resistor R AB when the number n of
Ｚ1を、
回路の対称性を考慮してＺiからＲABを求めると、
なお、図８では、図面の簡略化のために、図中のウェル領域の奥行き方向の奥側のショートカットパスの影響のみを考慮したが、ウェル領域の奥行き方向の手前側にもセル１０３と同様なショートカットパスがある場合には、これを考慮すると良い。 In FIG. 8, for the sake of simplification of the drawing, only the influence of the shortcut path on the far side in the depth direction of the well region in the figure is taken into account. If there is a shortcut path, consider this.
また、第２から第６の実施形態例で示した基板モデルのセル分割は、組み合わせても良い。例えば、図２０に示すように、第４の実施形態例で説明した格子状に配列されたセルを、第２の実施形態例で説明したセルの高さ方向を複数のセルに分割してモデル化することもできる。その際には、図５に示すメッシュ分割手段１８及びメッシュ分割修正手段２０は、図２０に示すメッシュ分割に対応する手段として構成される。第２の実施形態例で説明したように、セル１０１の高さ方向を複数のセルでモデル化しても、ショートカットパスの影響は変化しない。従って、図２０に示す基板モデルと、図９に示す基板モデルとは、同じアルゴリズムでショートカットパスの影響の算出が可能である。
Further, the cell division of the substrate model shown in the second to sixth embodiments may be combined. For example, as shown in FIG. 20, the cells arranged in the lattice shape described in the fourth embodiment are divided into a plurality of cells in the cell height direction described in the second embodiment. It can also be converted. In that case, the mesh division means 18 and the mesh division correction means 20 shown in FIG. 5 are configured as means corresponding to the mesh division shown in FIG. As described in the second embodiment, even if the height direction of the
メッシュ分割の修正については、計算機が自動で修正する方法と、解析者が前述のアルゴリズムに従って手動で修正する方法とが考えられる。第６の実施形態例では、ステップＳ２で、ショートカットパスが解析精度を低下させると判定されたときは、ステップＳ３又はステップＳ６の何れに進むかは、解析者が選択して決定することもできる。また、αiの重み付けは、前述のものに限られず、様々な重みの付け方の中から選ぶことができる。 Regarding the mesh division correction, there are a method in which the computer automatically corrects, and a method in which the analyst manually corrects according to the algorithm described above. In the sixth embodiment, when it is determined in step S2 that the shortcut path reduces the analysis accuracy, the analyzer can select and decide whether to proceed to step S3 or step S6. . Further, the weighting of α i is not limited to the above, and can be selected from various weighting methods.
以上、本発明をその好適な実施形態例に基づいて説明したが、本発明の基板モデル作成装置及び方法、並びに基板ノイズ解析装置及び方法は、上記実施形態例にのみ限定されるものでなく、上記実施形態例の構成から種々の修正及び変更を施した基板モデル作成装置及び方法、並びに基板ノイズ解析装置及び方法も、本発明の範囲に含まれる。 As mentioned above, although this invention was demonstrated based on the suitable embodiment example, the board | substrate model creation apparatus and method of this invention, and a board | substrate noise analysis apparatus and method are not limited only to the said embodiment example, Substrate model creation devices and methods, and substrate noise analysis devices and methods in which various modifications and changes have been made from the configuration of the above embodiment, are also included in the scope of the present invention.
１１ 入力装置
１２ データ処理装置
１３ 記憶装置
１４ 出力装置
１５ レイアウトデータ記憶部
１６ デバイスパラメータ記憶部
１７ 基板モデルネットリスト記憶部
１８ メッシュ分割手段
１９ メッシュ分割の妥当性判定手段
２０ メッシュ分割修正手段
２１ ネットリスト変換手段
２２ シミュレーション手段
６２ 抵抗素子
１０１、１０２、１０３：基板モデルのセル
１１１ ウェル領域
１１２ 拡散層
１１３ 基板領域
１１７ セル分割線
２０１ 単位セルモデル
２０３ 抵抗要素
11
Claims (6)
第１のサイズを有する複数の第１セル領域と、該第１セル領域に隣接し前記第１のサイズよりも大きな第２のサイズを有する１つの第２セル領域との間の境界がｐｎ接合を形成する際に、前記第１セル領域の夫々と前記第２セル領域との間の接続を、前記第１セル領域のインピーダンス要素で定まるインピーダンスと、ｐｎ接合で定まる容量素子と、前記第２セル領域のインピーダンス要素で定まるインピーダンスとの直列接続で表現すると共に、前記容量素子が第２セル領域に直接的に接続されるように素子の配置ないし移動を行い、前記第１セル領域と前記第２セル領域との間に分岐点を設け、前記分岐点を前記第２セル領域のインピーダンス要素より第２セル領域側に設けた回路をネットリストに変換するネットリスト変換手段と、
前記メッシュ分割に際して分割の妥当性を判定する判定手段とを備え、
該判定手段は、
前記第１セル領域と前記第２セル領域との間の境界と平行なインピーダンスを、前記第
１セル領域を表現する第１のインピーダンスとして算出し、
前記第１セル領域と前記第２セル領域との間の接続を表現する第２のインピーダンス要
素を算出し、
前記第１セル領域と前記第２セル領域との間のｐｎ接合容量を表現するインピーダンス
を前記第２のインピーダンス要素から減算して第３のインピーダンス要素を算出し、
前記第１のインピーダンスと前記第３のインピーダンスとの比率と、モデル精度に関連
づけられた所定値とを比較することにより、基板モデルが所望の解析精度を満足するか否
かの判定を行うことを特徴とする基板モデル作成装置。 The substrate portion in the semiconductor integrated circuit is mesh-divided into cells having a plurality of types of sizes, and each cell is composed of one or more resistance elements, or is simulated by an impedance element composed of a resistance element and a capacitance element. A board model creation device for modeling a board part with an equivalent circuit,
A boundary between a plurality of first cell regions having a first size and a second cell region adjacent to the first cell region and having a second size larger than the first size is a pn junction. Forming a connection between each of the first cell regions and the second cell region, an impedance determined by an impedance element of the first cell region, a capacitive element determined by a pn junction, and the second It is expressed by a series connection with an impedance determined by the impedance element of the cell region, and the element is arranged or moved so that the capacitive element is directly connected to the second cell region, and the first cell region and the first cell A net list conversion means for converting a circuit in which a branch point is provided between two cell regions, and a circuit in which the branch point is provided on the second cell region side from the impedance element of the second cell region into a net list;
Determination means for determining the validity of the division at the time of the mesh division,
The determination means includes
Calculating an impedance parallel to a boundary between the first cell region and the second cell region as a first impedance representing the first cell region;
Calculating a second impedance element representing a connection between the first cell region and the second cell region;
A third impedance element is calculated by subtracting an impedance representing a pn junction capacitance between the first cell area and the second cell area from the second impedance element;
By comparing the ratio between the first impedance and the third impedance and a predetermined value associated with the model accuracy, it is determined whether or not the substrate model satisfies a desired analysis accuracy. Characteristic board model creation device.
前記データ処理装置を用い、半導体集積回路における基板部分を、複数種類のサイズを持つセルにメッシュ分割し、各セルを１個以上の抵抗素子から成る、又は、抵抗素子及び容量素子から成るインピーダンス要素に模擬することで、前記基板部分を等価回路でモデル化することによって、基板モデルを作成するステップと、
前記シミュレーション手段が、前記基板モデルに対し、基板上に作りこまれた機能回路のネットリストを結合して回路シミュレーションを行うステップと、
を有し、
基板モデルを作成する前記ステップは、
前記データ処理装置の前記ネットリスト変換手段が、第１のサイズを有する複数の第１セル領域と、該第１セル領域に隣接し前記第１のサイズよりも大きな第２のサイズを有する１つの第２セル領域との間の境界がｐｎ接合を形成する際に、前記第１セル領域の夫々と前記第２セル領域との間の接続を、前記第１セル領域のインピーダンス要素で定まるインピーダンスと、ｐｎ接合で定まる容量素子と、前記第２セル領域のインピーダンス要素で定まるインピーダンスとの直列接続で表現すると共に、前記容量素子が第２セル領域に直接的に接続されるように素子の配置ないし移動を行い、前記第１セル領域と前記第２セル領域との間に分岐点を設け、前記分岐点を前記第２セル領域のインピーダンス要素より第２セル領域側に設けた回路をネットリストに変換するステップを有することを特徴とする基板ノイズ解析方法。 A method of performing circuit simulation using a data processing device including a netlist conversion unit and a simulation unit, and performing substrate noise analysis,
Using the data processing apparatus, the substrate portion of the semiconductor integrated circuit is mesh-divided into cells having a plurality of sizes, and each cell is composed of one or more resistive elements, or impedance elements composed of resistive elements and capacitive elements. By creating a substrate model by modeling the substrate portion with an equivalent circuit,
It said simulation means, with respect to the substrate model, and performing a circuit simulation by combining a netlist of the functional circuit which is built on a substrate,
Have
The step of creating a substrate model includes:
The net list converting means of the data processing device includes a plurality of first cell areas having a first size and a second size adjacent to the first cell area and having a second size larger than the first size. When the boundary with the second cell region forms a pn junction, the connection between each of the first cell regions and the second cell region is an impedance determined by the impedance element of the first cell region. , A series connection of a capacitive element determined by a pn junction and an impedance determined by an impedance element of the second cell region, and the arrangement of the elements so that the capacitive element is directly connected to the second cell region. A circuit that moves, provides a branch point between the first cell region and the second cell region, and provides the branch point closer to the second cell region than the impedance element of the second cell region. Substrate noise analysis method characterized by comprising the step of converting the Ttorisuto.
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