JP4371799B2 - Capacitance element - Google Patents
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Description
本発明は容量素子形成領域の複数層に電極を備えた容量素子に関するものである。
このような容量素子は例えば半導体集積回路に適用され、スイッチトキャパシタやフィルター、ＡＤコンバータなどに用いられる。
The present invention relates to a capacitive element provided with electrodes on a plurality of layers in a capacitive element formation region.
Such a capacitive element is applied to, for example, a semiconductor integrated circuit and used for a switched capacitor, a filter, an AD converter, and the like.
半導体集積回路に組み込まれるメタル−メタル容量素子として、電極を縦方向に絶縁膜を介して積層することにより単位面積当たりの容量を大きくする従来技術がある（例えば、特許文献１参照）。
図８は電極を縦方向に積層した従来の容量素子を示す概略斜視図である。図８では半導体基板及び絶縁膜の図示は省略している。
As a metal-metal capacitive element incorporated in a semiconductor integrated circuit, there is a conventional technique in which the capacitance per unit area is increased by stacking electrodes in the vertical direction via an insulating film (see, for example, Patent Document 1).
FIG. 8 is a schematic perspective view showing a conventional capacitive element in which electrodes are stacked in the vertical direction. In FIG. 8, illustration of the semiconductor substrate and the insulating film is omitted.
半導体基板上の絶縁膜上に平板状の第１金属パターンＡが形成されている。第１金属パターン１０１上に絶縁膜を介して平板状の第２金属パターン１０３が形成されている。
第２金属パターン１０３上及び第１金属パターン１０１上に絶縁膜を介して平板状の第３金属パターン１０５が形成されている。第１金属パターン１０１、第３金属パターン１０５間の絶縁膜にはビアホール１０７が形成されており、第１金属パターン１０１と第３金属パターン１０５はビアホール１０７を介して電気的に接続されている。
A flat first metal pattern A is formed on the insulating film on the semiconductor substrate. A flat plate-like
A plate-like
第３金属パターン１０５上及び第２金属パターン１０３上に絶縁膜を介して平板状の第４金属パターン１０９が形成されている。第２金属パターン１０３、第４金属パターン１０９間の絶縁膜にはビアホール１１１が形成されており、第２金属パターン１０３と第４金属パターン１０９はビアホール１１１を介して電気的に接続されている。
この従来例では、多層メタル構造における縦方向の絶縁膜の容量を利用して単位面積当たりの容量を大きくしている。
In this conventional example, the capacity per unit area is increased by using the capacity of the insulating film in the vertical direction in the multilayer metal structure.
図８に示したように、従来の容量素子は構造が縦形で鉛直方向のカップリング容量だけを利用しているため、微細化に伴う層間絶縁膜厚の増大にともなって所望の容量を得るために必要な面積が増大し、製造コストの増大を招くという問題があった。
そこで本発明は、単位面積当たりの容量を大きくして容量素子形成領域が占める面積を低減することを目的とするものである。
As shown in FIG. 8, the conventional capacitive element has a vertical structure and uses only the vertical coupling capacitance, so that a desired capacitance can be obtained as the interlayer insulating film thickness increases with miniaturization. However, there is a problem that the area required for the process increases and the manufacturing cost increases.
Accordingly, an object of the present invention is to increase the capacitance per unit area and reduce the area occupied by the capacitor element formation region.
本発明にかかる容量素子は、櫛形状に配列された複数の第１配線をもつ第１電極と、上記第１配線と同じ平面で上記第１配線間に配置されて櫛形状に配列された複数の第２配線をもつ第２電極からなる電極組を容量素子形成領域に２層以上備え、上下層の上記第１電極は電気的に接続され、上下層の上記第２電極は電気的に接続されているものである。 A capacitive element according to the present invention includes a first electrode having a plurality of first wirings arranged in a comb shape, and a plurality of electrodes arranged in a comb shape arranged between the first wirings on the same plane as the first wiring. Two or more electrode sets each including a second electrode having a second wiring are provided in the capacitor element formation region, the first electrode in the upper and lower layers are electrically connected, and the second electrode in the upper and lower layers is electrically connected. It is what has been.
本発明の容量素子において、上下層の２組の上記電極組において上層の上記第１配線と下層の上記第２配線は重畳して配置されており、上層の上記第２配線と下層の上記第１配線は重畳して配置されている。
さらに、上記第１配線と上記第２配線は線幅が互いに異なっている。
In the capacitive element of the present invention, the first wiring in the upper layer and the second wiring in the lower layer are arranged so as to overlap in the two electrode sets in the upper and lower layers, and the second wiring in the upper layer and the second wiring in the lower layer are arranged. 1 wires that are arranged to overlap.
Further, the first wiring and the second wiring that line widths different from each other.
本発明の容量素子の参考例として、上下層の２組の上記第１電極において上下層の上記第１配線は重畳して配置されており、上下層の上記第１配線間に第１接続孔が形成されているようにしてもよい。
また、上記参考例において、上下層の２組の上記第２電極において上下層の上記第２配線は重畳して配置されており、上下層の上記第２配線間に第２接続孔が形成されているようにしてもよい。
As a reference example of the capacitive element of the present invention, the first wirings in the upper and lower layers are arranged so as to overlap each other in the two sets of first electrodes in the upper and lower layers, and a first connection hole is provided between the first wirings in the upper and lower layers. May be formed.
In the above reference example, the second wirings in the upper and lower layers are arranged so as to overlap in the two sets of second electrodes in the upper and lower layers, and a second connection hole is formed between the second wirings in the upper and lower layers. You may be allowed to.
また、上記参考例において、上記第１電極及び上記第２電極はデザインルールの許容範囲内で最小線幅に形成されているようにしてもよい。
また、本発明の容量素子及び上記参考例において、上記第１電極及び上記第２電極はデザインルールの許容範囲内で最小間隔に形成されているようにしてもよい。
ここでデザインルールとは、半導体製造プロセスとの適合を保証するための集積回路設計時の制約を規定するものであり、例えば２次元デザインルールがある。２次元デザインルールとは半導体集積回路を構成する各レイヤ上に形成される種々の図形が守るべき隣接関係、包含、内包などの２次元の位置関係に関する規定をいう。
In the reference example, the first electrode and the second electrode may be formed to have a minimum line width within the allowable range of the design rule.
In the capacitive element of the present invention and the reference example, the first electrode and the second electrode may be formed at a minimum interval within the allowable range of the design rule.
Here, the design rule prescribes restrictions at the time of designing an integrated circuit for ensuring conformity with a semiconductor manufacturing process, and includes, for example, a two-dimensional design rule. The two-dimensional design rule is a rule regarding a two-dimensional positional relationship such as an adjacency relationship, inclusion, inclusion, and the like to be protected by various figures formed on each layer constituting the semiconductor integrated circuit.
本発明の容量素子では、櫛形状に配列された複数の第１配線をもつ第１電極と、第１配線と同じ平面で第１配線間に配置されて櫛形状に配列された複数の第２配線をもつ第２電極からなる電極組を備えているようにしたので、横方向の容量を得ることができる。
さらに、第１電極と第２電極からなる電極組を容量素子形成領域に２層以上備え、上下層の第１電極は電気的に接続され、上下層の第２電極は電気的に接続されているようにしたので、縦方向（上下方向）の容量も得ることができる。
このように、本発明の容量素子によれば縦方向の容量だけでなく横方向の容量も得ることができるので、単位面積あたりの容量を大きくすることができ、容量素子形成領域が占める面積を低減することができる。
In the capacitive element of the present invention, a first electrode having a plurality of first wirings arranged in a comb shape and a plurality of second electrodes arranged in a comb shape arranged between the first wirings in the same plane as the first wiring. Since the electrode set including the second electrode having the wiring is provided, the lateral capacity can be obtained.
Further, two or more electrode pairs each including the first electrode and the second electrode are provided in the capacitor element formation region, the first electrode in the upper and lower layers is electrically connected, and the second electrode in the upper and lower layers is electrically connected. Therefore, the capacity in the vertical direction (vertical direction) can also be obtained.
As described above, according to the capacitive element of the present invention, not only the vertical capacity but also the lateral capacity can be obtained, so that the capacity per unit area can be increased and the area occupied by the capacitive element formation region can be increased. Can be reduced.
本発明の容量素子において、上下層の２組の電極組において上層の第１配線と下層の第２配線は重畳して配置されており、上層の第２配線と下層の第１配線は重畳して配置されているようにしたので、縦方向のカップリング容量を最大にすることができる。
さらに、第１配線と第２配線は線幅が互いに異なっているようにしたので、フリンジ容量も得ることができる。
In the capacitive element of the present invention, the upper first wiring and the lower second wiring are arranged so as to overlap each other in the upper and lower electrode sets, and the upper second wiring and the lower first wiring are overlapped. Therefore , the vertical coupling capacity can be maximized.
Further, since the first and second lines was set to line width are different from each other, it is possible to fringe capacitance also obtained.
また、参考例として、上下層の２組の第１電極において上下層の第１配線は重畳して配置されており、上下層の第１配線間に第１接続孔が形成されているようにすれば、横方向の容量を第１接続孔間でも得ることができる。
また、上記参考例において、上下層の２組の第２電極において上下層の第２配線は重畳して配置されており、上下層の第２配線間に第２接続孔が形成されているようにすれば、横方向の容量を第２接続孔間でも得ることができる。
In addition, as a reference example, the upper and lower layer first wirings are arranged so as to overlap each other in the two upper and lower layer first electrodes, and a first connection hole is formed between the upper and lower layer first wirings. By doing so, a lateral capacity can be obtained even between the first connection holes.
In the above reference example, the upper and lower layer second wirings are overlapped in the two sets of upper and lower layer second electrodes, and the second connection hole is formed between the upper and lower layer second wirings. If it makes it, the capacity | capacitance of a horizontal direction can be obtained also between 2nd connection holes.
また、本発明の容量素子及び上記参考例において、第１電極及び第２電極はデザインルールの許容範囲内で最小線幅もしくは最小間隔又はその両方で配置されているようにすれば、単位長さ当たりの配線間カップリング容量を最大にすることができる。 In the capacitive element of the present invention and the reference example described above, if the first electrode and the second electrode are arranged with the minimum line width and / or the minimum interval within the allowable range of the design rule, the unit length The per-wiring coupling capacitance can be maximized.
図１は参考例を示す概略図であり、（Ａ）は第３層目電極組の平面図、（Ｂ）は斜視図、（Ｃ）は（Ａ）のＡ−Ａ位置での断面図である。図１では半導体基板及び絶縁膜の図示は省略している。また、第１配線及び第２配線の本数は少なく図示し、（Ａ）、（Ｂ）、（Ｃ）で対応していない。 1A and 1B are schematic views showing a reference example, in which FIG. 1A is a plan view of a third layer electrode set, FIG. 1B is a perspective view, and FIG. 1C is a cross-sectional view taken along the line AA in FIG. is there. In FIG. 1, illustration of the semiconductor substrate and the insulating film is omitted. Further, the numbers of the first wirings and the second wirings are small and are not shown in (A), (B), and (C).
半導体基板上に形成された絶縁膜上に、櫛形状に配列された複数の第１配線１ａをもつ第１電極３ａと、第１配線１ａ間に配置されて櫛形状に配列された複数の第２配線１ｂをもつ第２電極３ｂからなる第１層目電極組４が形成されている。
On the insulating film formed on the semiconductor substrate, a
第１層目電極組４上に絶縁膜を介して、櫛形状に配列された複数の第１配線５ａをもつ第１電極７ａと、第１配線５ａ間に配置されて櫛形状に配列された複数の第２配線５ｂをもつ第２電極７ｂからなる第２層目電極組９が形成されている。第２層目電極組９の第１配線５ａは第１層目電極組４の第２配線１ｂ上に配置され、第２層目電極組９の第２配線５ｂは第１層目電極組４の第１配線１ａ上に配置されている。
第１層目電極組４の第１電極３ａと第２層目電極組９の第１電極７ａはスルーホール（接続孔）１１ａを介して電気的に接続されている。第１層目電極組４の第２電極３ｂと第２層目電極組９の第２電極７ｂはスルーホール１１ｂを介して電気的に接続されている。
A
The
第２層目電極組９上に絶縁膜を介して、櫛形状に配列された複数の第１配線１３ａをもつ第１電極１５ａと、第１配線１３ａ間に配置されて櫛形状に配列された複数の第２配線１３ｂをもつ第２電極１５ｂからなる第３層目電極組１７が形成されている。第３層目電極組１７の第１配線１３ａは第２層目電極組９の第２配線５ｂ上に配置され、第３層目電極組１７の第２配線１３ｂは第２層目電極組９の第１配線５ａ上に配置されている。
第２層目電極組９の第１電極７ａと第３層目電極組１７の第１電極１５ａはスルーホール１９ａを介して電気的に接続されている。第２層目電極組９の第２電極７ｂと第３層目電極組１７の第２電極１５ｂはスルーホール１９ｂを介して電気的に接続されている。
A
The
第１配線１ａ，５ａ，１３ａ及び第２配線１ｂ，５ｂ，１３ｂはデザインルールの許容範囲で最小線幅に形成されている。また、第１配線１ａと第２配線１ｂ間、第１配線５ａと第２配線５ｂ間、第１配線１３ａと第２配線１３ｂ間の間隔はデザインルールの許容範囲で最小間隔に設定されている。
The
この参考例の容量素子では、スルーホール１１ａ，１９ａを介して電気的に接続されている第１電極３ａ，７ａ，１５ａと、スルーホール１１ｂ，１９ｂを介して電気的に接続されている第２電極３ｂ，７ｂ，１５ｂの間に電荷が蓄えられ、容量値は電極３ａ，７ａ，１５ａ、第２電極３ｂ，７ｂ，１５ｂ間の絶縁膜の誘電率と、第１電極３ａ，７ａ，１５ａと第２電極３ｂ，７ｂ，１５ｂが対向している領域の距離で決まる。この参考例によれば、第１電極３ａと第２電極３ｂ間、第１電極７ａと第２電極７ｂ間、第１電極１５ａと第２電極１５ｂ間でそれぞれ横方向の容量を得ることができる。さらに、第１電極３ａと第２電極７ｂ間、第２電極３ｂと第１電極７ａ間、第１電極７ａと第２電極１５ｂ間、第２電極７ｂと第１電極１５ａ間でそれぞれ縦方向の容量（図１（Ｂ）の破線矢印参照）を得ることができる。これにより、平板状の電極を縦方向に絶縁膜を介して積層した従来の容量素子に比べて、単位面積あたりの容量を大きくすることができ、容量素子形成領域が占める面積を低減することができる。
In the capacitive element of this reference example , the
さらに、第１配線１ａ，５ａ，１３ａ及び第２配線１ｂ，５ｂ，１３ｂはデザインルールの許容範囲で最小線幅かつ最小間隔に形成されているので、単位長さ当たりの配線間カップリング容量を最大にすることができる。
さらに、第１配線１ａ上に第２配線５ｂが配置され、第２配線１ｂ上に第１配線５ａが配置され、第１配線５ａ上に第２配線１３ｂが配置され、第２配線５ｂ上に第１配線１３ａが配置されているので、縦方向のカップリング容量を最大限に利用することができる。
Further, since the
Further, the
図２は一実施例を示す概略図であり、（Ａ）は第３層目電極組の平面図、（Ｂ）は斜視図、（Ｃ）は（Ａ）のＢ−Ｂ位置での断面図である。図２では半導体基板及び絶縁膜の図示は省略している。また、第１配線及び第２配線の本数は少なく図示し、（Ａ）、（Ｂ）、（Ｃ）で対応していない。 2A and 2B are schematic views showing an embodiment, wherein FIG. 2A is a plan view of a third layer electrode set, FIG. 2B is a perspective view, and FIG. 2C is a cross-sectional view taken along the line BB in FIG. It is. In FIG. 2, the semiconductor substrate and the insulating film are not shown. Further, the numbers of the first wirings and the second wirings are small and are not shown in (A), (B), and (C).
半導体基板上に形成された絶縁膜上に、櫛形状に配列された複数の第１配線２１ａをもつ第１電極２３ａと、第１配線２１ａ間に配置されて櫛形状に配列された複数の第２配線２１ｂをもつ第２電極２３ｂからなる第１層目電極組２４が形成されている。第１配線２１ａは第２配線２１ｂよりも太い線幅で形成されている。
On the insulating film formed on the semiconductor substrate, a
第１層目電極組２４上に絶縁膜を介して、櫛形状に配列された複数の第１配線２５ａをもつ第１電極２７ａと、第１配線２５ａ間に配置されて櫛形状に配列された複数の第２配線２５ｂをもつ第２電極２７ｂからなる第２層目電極組２９が形成されている。第２層目電極組２９の第１配線２５ａは第１層目電極組２４の第２配線２１ｂ上に配置され、第２層目電極組２９の第２配線２５ｂは第１層目電極組２４の第１配線２１ａ上に配置されている。第１配線２５ａは第１配線２１ａと同じ線幅で形成され、第２配線２５ｂは第２配線２１ｂと同じ線幅で形成されており、第１配線２５ａは第２配線２１ｂ，２５ｂよりも太い線幅で形成されている。
第１層目電極組２４の第１電極２３ａと第２層目電極組２９の第１電極２７ａはスルーホール３１ａを介して電気的に接続されている。第１層目電極組２４の第２電極２３ｂと第２層目電極組２９の第２電極２７ｂはスルーホール３１ｂを介して電気的に接続されている。
A
The
第２層目電極組２９上に絶縁膜を介して、櫛形状に配列された複数の第１配線３３ａをもつ第１電極３５ａと、第１配線３３ａ間に配置されて櫛形状に配列された複数の第２配線３３ｂをもつ第２電極３５ｂからなる第３層目電極組３７が形成されている。第３層目電極組３７の第１配線３３ａは第２層目電極組２９の第２配線２５ｂ上に配置され、第３層目電極組３７の第２配線３３ｂは第２層目電極組２９の第１配線２５ａ上に配置されている。第１配線３３ａは第１配線２１ａ，２５ａと同じ線幅で形成され、第２配線３３ｂは第２配線２１ｂ，２５ｂと同じ線幅で形成されており、第１配線３３ａは第２配線２１ｂ，２５ｂ，３３ｂよりも太い線幅で形成されている。
A
第２層目電極組２９の第１電極２７ａと第３層目電極組３７の第１電極３５ａはスルーホール３９ａを介して電気的に接続されている。第２層目電極組２９の第２電極２７ｂと第３層目電極組３７の第２電極３５ｂはスルーホール３９ｂを介して電気的に接続されている。
第１配線２１ａと第２配線２１ｂ間、第１配線２５ａと第２配線２５ｂ間、第１配線３３ａと第２配線３３ｂ間の間隔はデザインルールの許容範囲で最小間隔に設定されている。
The
The distance between the
この実施例の容量素子では、図１を参照して説明した参考例と同様に、スルーホール３１ａ，３９ａを介して電気的に接続されている第１電極２３ａ，２７ａ，３５ａと、スルーホール３１ｂ，３９ｂを介して電気的に接続されている第２電極２３ｂ，２７ｂ，３５ｂの間に、縦方向及び横方向の容量を得ることができ、単位面積あたりの容量を大きくすることができる。
さらに、第１配線２１ａ，２５ａ，３５ａは第２配線２１ｂ，２５ｂ，３５ｂよりも太い線幅で形成されているので、縦方向の容量についてフリンジ容量も得ることができ、単位面積あたりの容量を大きくすることができる。
In the capacitive element of this embodiment, as in the reference example described with reference to FIG. 1, the
Furthermore, since the
図３は他の参考例を示す概略図であり、（Ａ）は第３層目電極組の平面図、（Ｂ）は斜視図、（Ｃ）は（Ａ）のＣ−Ｃ位置での断面図である。図３では半導体基板及び絶縁膜の図示は省略している。また、第１配線及び第２配線の本数は少なく図示し、（Ａ）、（Ｂ）、（Ｃ）で対応していない。 3A and 3B are schematic views showing another reference example, in which FIG. 3A is a plan view of a third layer electrode set, FIG. 3B is a perspective view, and FIG. FIG. In FIG. 3, illustration of the semiconductor substrate and the insulating film is omitted. Further, the numbers of the first wirings and the second wirings are small and are not shown in (A), (B), and (C).
半導体基板上に形成された絶縁膜上に、櫛形状に配列された複数の第１配線４１ａをもつ第１電極４３ａと、第１配線４１ａ間に配置されて櫛形状に配列された複数の第２配線４１ｂをもつ第２電極４３ｂからなる第１層目電極組４４が形成されている。
On the insulating film formed on the semiconductor substrate, a
第１層目電極組４４上に絶縁膜を介して、櫛形状に配列された複数の第１配線４５ａをもつ第１電極４７ａと、第１配線４５ａ間に配置されて櫛形状に配列された複数の第２配線４５ｂをもつ第２電極４７ｂからなる第２層目電極組４９が形成されている。第２層目電極組４９の第１配線４５ａは第１層目電極組４４の第１配線４１ａ上に配置され、第２層目電極組４９の第２配線４５ｂは第１層目電極組４４の第２配線４１ｂ上に配置されている。
A
第１層目電極組４４の第１電極４３ａと第２層目電極組４９の第１電極４７ａはスルーホール５１ａを介して電気的に接続されている。第１層目電極組４４の第２電極４３ｂと第２層目電極組４９の第２電極４７ｂはスルーホール５１ｂを介して電気的に接続されている。
The
さらに、第１層目電極組４４の第１配線４１ａと第２層目電極組４９の第１配線４５ａはスルーホール（第１接続孔）５２ａを介して電気的に接続され、第１層目電極組４４の第２配線４１ｂと第２層目電極組４９の第２配線４５ｂはスルーホール（第２接続孔）５２ｂを介して電気的に接続されている。スルーホール５２ａ，５２ｂについて（Ｂ）での図示は省略している。スルーホール５２ａ，５２ｂは、配線４１ａ，４１ｂ，４５ａ，４５ｂの長手方向に沿って島状に複数形成されていてもよいし、配線４１ａ，４１ｂ，４５ａ，４５ｂの長手方向に沿って帯状に形成されていてもよい。
Further, the
第２層目電極組４９上に絶縁膜を介して、櫛形状に配列された複数の第１配線５３ａをもつ第１電極５５ａと、第１配線５３ａ間に配置されて櫛形状に配列された複数の第２配線５３ｂをもつ第２電極５５ｂからなる第３層目電極組５７が形成されている。第３層目電極組５７の第１配線５３ａは第２層目電極組４９の第１配線４５ａ上に配置され、第３層目電極組５７の第２配線５３ｂは第２層目電極組４９の第２配線４５ｂ上に配置されている。
A
第２層目電極組４９の第１電極４７ａと第３層目電極組５７の第１電極５５ａはスルーホール５９ａを介して電気的に接続されている。第２層目電極組４９の第２電極４７ｂと第３層目電極組５７の第２電極５５ｂはスルーホール５９ｂを介して電気的に接続されている。
The
さらに、第２層目電極組４９の第１配線４５ａと第３層目電極組５７の第１配線５３ａはスルーホール（第１接続孔）６０ａを介して電気的に接続され、第２層目電極組４９の第２配線４５ｂと第３層目電極組５７の第２配線５３ｂはスルーホール（第２接続孔）６０ｂを介して電気的に接続されている。スルーホール６０ａ，６０ｂについて（Ｂ）での図示は省略している。スルーホール６０ａ，６０ｂは、配線４５ａ，４５ｂ，５３ａ，５３ｂの長手方向に沿って島状に複数形成されていてもよいし、配線４５ａ，４５ｂ，５３ａ，５３ｂの長手方向に沿って帯状に形成されていてもよい。
Furthermore, the
第１配線４１ａ，４５ａ，５３ａ及び第２配線４１ｂ，４５ｂ，５３ｂはデザインルールの許容範囲で最小線幅に形成されている。また、第１配線４１ａと第２配線４１ｂ間、第１配線４５ａと第２配線４５ｂ間、第１配線５３ａと第２配線５３ｂ間の間隔はデザインルールの許容範囲で最小間隔に設定されている。
The
この参考例の容量素子では、スルーホール５１ａ，５９ａを介して電気的に接続されている第１電極４３ａ，４７ａ，５５ａと、スルーホール５１ｂ，５９ｂを介して電気的に接続されている第２電極４３ｂ，４７ｂ，５５ｂの間に、縦方向（斜め方向）及び横方向の容量を得ることができ、単位面積あたりの容量を大きくすることができる。
さらに、スルーホール５２ａと５２ｂの間の容量、スルーホール６０ａと６０ｂの間の容量、スルーホール５２ａと第２配線４１ｂ，４５ｂの間の容量、スルーホール６０ａと第２配線４５ｂ，５３ｂの間の容量、スルーホール５２ｂと第１配線４１ａ，４５ａの間の容量、及び、スルーホール６０ｂと第１配線４５ａ，５３ａの間の容量を得ることができ、単位面積あたりの容量をさらに大きくすることができる。
In the capacitive element of this reference example , the
Further, the capacitance between the through
図３を参照して説明した参考例では、第１配線４１ａ，４５ａ，５３ａはスルーホール５２ａ，６０ａを介して電気的に接続され、かつ第２配線４１ｂ，４５ｂ，５３ｂはスルーホール５２ｂ，６０ｂを介して電気的に接続されているが、本発明の参考例はこれに限定されるものではない。例えば、第１配線４１ａ，４５ａ，５３ａはスルーホール５２ａ，６０ａを介して電気的に接続され、かつ第２配線４１ｂ，４５ｂ，５３ｂの形成領域にはスルーホールが形成されていないようにしてもよいし、第１配線４１ａ，４５ａ，５３ａの形成領域にはスルーホールが形成されておらず、かつ第２配線４１ｂ，４５ｂ，５３ｂはスルーホール５２ｂ，６０ｂｂを介して電気的に接続されているようにしてもよい。
In the reference example described with reference to FIG. 3, the
図４はさらに他の参考例を示す概略図であり、（Ａ）は第４層目電極組の平面図、（Ｂ）は斜視図、（Ｃ）は（Ａ）のＤ−Ｄ位置での断面図である。図４では半導体基板及び絶縁膜の図示は省略している。また、第１配線及び第２配線の本数は少なく図示し、（Ａ）、（Ｂ）、（Ｃ）で対応していない。図３と同じ部分には同じ符号を付し、それらの部分の詳細な説明は省略する。 FIG. 4 is a schematic view showing still another reference example , (A) is a plan view of a fourth layer electrode set, (B) is a perspective view, and (C) is a DD position in (A). It is sectional drawing. In FIG. 4, illustration of the semiconductor substrate and the insulating film is omitted. Further, the numbers of the first wirings and the second wirings are small and are not shown in (A), (B), and (C). The same parts as those in FIG. 3 are denoted by the same reference numerals, and detailed description thereof will be omitted.
半導体基板上に形成された絶縁膜上に、第１配線４１ａをもつ第１電極４３ａと第２配線４１ｂをもつ第２電極４３ｂからなる第１層目電極組４４が形成されている。第１層目電極組４４上に絶縁膜を介して、第１配線４５ａをもつ第１電極４７ａと第２配線４５ｂをもつ第２電極４７ｂからなる第２層目電極組４９が形成されている。第１層目電極組４４と第２層目電極組４９について、第１電極４３ａと第１電極４７ａはスルーホール５１ａを介して、第２電極４３ｂと第２電極４７ｂはスルーホール５１ｂを介して、第１配線４１ａと第１配線４５ａはスルーホール５２ａを介して、第２配線４１ｂと第２配線４５ｂはスルーホール５２ｂを介して、それぞれ電気的に接続されている。
A first layer electrode set 44 including a
第２層目電極組４９上に絶縁膜を介して、櫛形状に配列された複数の第１配線６１ａをもつ第１電極６３ａと、第１配線６１ａ間に配置されて櫛形状に配列された複数の第２配線６１ｂをもつ第２電極６３ｂからなる第３層目電極組６４が形成されている。第３層目電極組６４の第１配線６１ａは第２層目電極組４９の第２配線４５ｂ上に配置され、第３層目電極組６４の第２配線６１ｂは第２層目電極組４９の第１配線４５ａ上に配置されている。
第２層目電極組４９の第１電極４７ａと第３層目電極組６４の第１電極６３ａはスルーホール５９ａを介して電気的に接続されている。第２層目電極組４９の第２電極４７ｂと第３層目電極組６１の第２電極６３ｂはスルーホール５９ｂを介して電気的に接続されている。
A
The
第３層目電極組６４上に絶縁膜を介して、櫛形状に配列された複数の第１配線６５ａをもつ第１電極６７ａと、第１配線６５ａ間に配置されて櫛形状に配列された複数の第２配線６５ｂをもつ第２電極６７ｂからなる第４層目電極組６９が形成されている。第４層目電極組６９の第１配線６５ａは第３層目電極組６４の第１配線６１ａ上に配置され、第４層目電極組６９の第２配線６５ｂは第３層目電極組６４の第２配線６１ｂ上に配置されている。
A
第３層目電極組６４の第１電極６３ａと第４層目電極組６９の第１電極６７ａはスルーホール７１ａを介して電気的に接続されている。第３層目電極組６４の第２電極６３ｂと第４層目電極組６９の第２電極６７ｂはスルーホール７１ｂを介して電気的に接続されている。
さらに、第３層目電極組６４の第１配線６１ａと第４層目電極組６９の第１配線６５ａはスルーホール（第１接続孔）７２ａを介して電気的に接続され、第３層目電極組６４の第２配線６１ｂと第４層目電極組６９の第２配線６５ｂはスルーホール（第２接続孔）７２ｂを介して電気的に接続されている。スルーホール７２ａ，７２ｂは、配線６１ａ，６１ｂ，６５ａ，６５ｂの長手方向に沿って島状に複数形成されていてもよいし、配線６１ａ，６１ｂ，６５ａ，６５ｂの長手方向に沿って帯状に形成されていてもよい。
The
Furthermore, the
この参考例のように、図１を参照して説明した実施例と同様に、第２層目電極組４９と第３層目電極組６４において第１配線４５ａ，６１ａ、第２配線４５ｂ，６１ｂ間のカップリング容量を最大にして単位面積あたりの容量を大きくする領域と、図３を参照して説明した参考例と同様に、第１層目電極組４４と第２層目電極組４９、及び第３層目電極組６４と第４層目電極組６９においてスルーホール５２ａ，５２ｂ，７２ａ，７２ｂに起因する容量も含んで単位面積あたりの容量を単位面積あたりの容量を大きくする領域を組み合わせてもよい。
As in this reference example , in the second layer electrode set 49 and the third layer electrode set 64, the
図３及び図４を参照して説明した参考例では、櫛形状に配列される第１配線及び第２配線の線幅は同じであるが、本発明の参考例はこれに限定されるものではない。例えば、図５に示すように、上下層の第１配線７３ａ，７５ａ，７７ａ間及び第２配線７３ｂ，７５ｂ，７７ｂ間にそれぞれスルーホールを設ける場合において第１配線７３ａと７５ａの線幅、第１配線７５ａと７７ａの線幅、第２配線７３ｂと７５ｂの線幅、及び、第２配線７５ｂと７７ｂの線幅を異ならせてもよい。
また、図６に示すように、上下層の第１配線７９ａ，８１ａ間及び８３ａ，８５ａ間、並びに上下層の第２配線７９ｂ，８１ｂ間及び８３ｂ，８５ｂ間にそれぞれスルーホールを設け、第１配線８１ａと第２配線８３ｂ間及び第２配線８１ｂと第２配線８３ａ間において縦方向のカップリング容量を最大にする場合において第１配線７９ａと８１ａの線幅、第１配線８１ａと８３ａの線幅、第１配線８３ａと８５ａの線幅、第２配線７９ｂと８１ｂの線幅、第２配線８１ｂと８３ｂの線幅、及び、第２配線８３ｂと８５ｂの線幅を異ならせてもよい。
上下層の第１配線、第２配線の線幅を異ならせた図５及び図６の態様によればフリンジ容量も得ることができる。
In the reference example described with reference to FIGS. 3 and 4, the line widths of the first wiring and the second wiring arranged in a comb shape are the same, but the reference example of the present invention is not limited to this. Absent. For example, as shown in FIG. 5, when through holes are provided between the upper and lower
Further, as shown in FIG. 6, through holes are provided between the upper and lower
According to the embodiment shown in FIGS. 5 and 6 in which the line widths of the upper and lower layers of the first wiring and the second wiring are made different, a fringe capacitance can also be obtained.
図７は本発明の容量素子が適用される半導体集積回路の一例を示す回路図である。ここではスイッチトキャパシタを用いた積分器に本発明の容量素子を適用した例を説明する。
この積分器は、演算増幅器８７と、４つのスイッチ素子８８，８９，９０，９１と、２つの容量素子９２，９３を備えている。サンプリングモードでは、第１スイッチ素子８８と第３スイッチ素子９０を閉じ、第２スイッチ素子８９と第４スイッチ素子９１を開き、入力端子９４の電位を第１容量素子９２にサンプリングする。このとき、第２容量素子９３は前回の値を保持している。
積分モードでは、第１スイッチ素子８８と第３スイッチ素子９０を開き、第２スイッチ素子９８９と第４スイッチ素子９１を閉じることにより、第１容量素子９２の電荷が第２容量素子９３に加えられ、積分結果が出力端子９５に出力される。
FIG. 7 is a circuit diagram showing an example of a semiconductor integrated circuit to which the capacitive element of the present invention is applied. Here, an example in which the capacitive element of the present invention is applied to an integrator using a switched capacitor will be described.
This integrator includes an
In the integration mode, the first switch element 88 and the
容量素子９２，９３として本発明の容量素子を用いることにより、容量素子がチップ上で占める面積を小さくすることができ、ひいては積分器全体がチップ上で占める面積を小さくすることができる。
ただし本発明の容量素子が適用される半導体集積回路はスイッチトキャパシタを用いた積分器に限定されるものではなく、回路の種類を問わずに、容量素子を備えた半導体集積回路に本発明を適用することができる。
By using the capacitive element of the present invention as the
However, the semiconductor integrated circuit to which the capacitive element of the present invention is applied is not limited to an integrator using a switched capacitor, and the present invention is applied to a semiconductor integrated circuit having a capacitive element regardless of the type of the circuit. can do.
以上、本発明の実施例を説明したが、形状及び配置などは一例であり、本発明はこれに限定されるものではなく、特許請求の範囲に記載された本発明の範囲内で種々の変更が可能である。 Although the embodiments of the present invention have been described above, the shapes and arrangements are only examples, and the present invention is not limited thereto, and various modifications can be made within the scope of the present invention described in the claims. Is possible.
１ａ，５ａ，１３ａ 第１配線
１ｂ，５ｂ，１３ｂ 第２配線
３ａ，７ａ，１５ａ 第１電極
３ｂ，７ｂ，１５ｂ 第２電極
４ 第１層目電極組
９ 第２層目電極組
１１ａ，１１ｂ，１９ａ，１９ｂ スルーホール
１７ 第３層目電極組
２１ａ，２５ａ，３３ａ 第１配線
２１ｂ，２５ｂ，３３ｂ 第２配線
２３ａ，２７ａ，３５ａ 第１電極
２３ｂ，２７ｂ，３５ｂ 第２電極
２４ 第１層目電極組
２９ 第２層目電極組
３１ａ，３１ｂ，３９ａ，３９ｂ スルーホール
３７ 第３層目電極組
４１ａ，４５ａ，５３ａ 第１配線
４１ｂ，４５ｂ，５３ｂ 第２配線
４３ａ，４７ａ，５５ａ 第１電極
４３ｂ，４７ｂ，５５ｂ 第２電極
４４ 第１層目電極組
４９ 第２層目電極組
５１ａ，５１ｂ，５９ａ，５９ｂ スルーホール
５２ａ，６０ａ 第１配線間のスルーホール
５２ｂ，６０ｂ 第２配線間のスルーホール
５７ 第３層目電極組
６１ａ，６５ａ 第１配線
６１ｂ，６５ｂ 第２配線
６３ａ，６７ａ 第１電極
６３ｂ，６７ｂ 第２電極
６４ 第３層目電極組
６９ 第４層目電極組
７１ａ，７１ｂ スルーホール
７２ａ 第１配線間のスルーホール
７２ｂ 第２配線間のスルーホール
７３ａ，７５ａ，７７ａ，７９ａ，８１ａ，８３ａ，８５ａ 第１配線
７３ｂ，７５ｂ，７７ｂ，７９ｂ，８１ｂ，８３ｂ，８５ｂ 第２配線
８７ 演算増幅器
８８，８９，９０，９１ スイッチ素子
９２，９３ 容量素子
1a, 5a, 13a 1st wiring 1b, 5b, 13b 2nd wiring 3a, 7a, 15a 1st electrode 3b, 7b, 15b 2nd electrode 4 1st layer electrode group 9 2nd layer electrode group 11a, 11b, 19a, 19b Through hole 17 3rd layer electrode set 21a, 25a, 33a 1st wiring 21b, 25b, 33b 2nd wiring 23a, 27a, 35a 1st electrode 23b, 27b, 35b 2nd electrode 24 1st layer electrode Set 29 Second layer electrode set 31a, 31b, 39a, 39b Through hole 37 Third layer electrode set 41a, 45a, 53a First wiring 41b, 45b, 53b Second wiring 43a, 47a, 55a First electrode 43b, 47b, 55b Second electrode 44 First layer electrode set 49 Second layer electrode set 51a, 51b, 59a, 59b Through hole 52a, 60a Between first wires Through hole 52b, 60b Through hole between second wiring 57 Third layer electrode set 61a, 65a First wiring 61b, 65b Second wiring 63a, 67a First electrode 63b, 67b Second electrode 64 Third layer electrode set 69 Fourth layer electrode set 71a, 71b Through hole 72a Through hole between first wiring 72b Through hole between second wiring 73a, 75a, 77a, 79a, 81a, 83a, 85a First wiring 73b, 75b, 77b, 79b, 81b, 83b, 85b Second wiring 87 Operational amplifier 88, 89, 90, 91 Switch element 92, 93 Capacitance element
Claims (2)
上下層の２組の前記電極組において上層の前記第１配線と下層の前記第２配線は重畳して配置されており、上層の前記第２配線と下層の前記第１配線は重畳して配置されており、
前記第１配線と前記第２配線は線幅が互いに異なっている容量素子。 A first electrode having a plurality of first wires arranged in a comb shape, and a second electrode having a plurality of second wires arranged in a comb shape and disposed between the first wires on the same plane as the first wires. Two or more electrode sets comprising electrodes are provided in the capacitor element formation region, the first electrodes on the upper and lower layers are electrically connected, and the second electrodes on the upper and lower layers are electrically connected ,
In the two sets of upper and lower electrodes, the first wiring in the upper layer and the second wiring in the lower layer are arranged so as to overlap each other, and the second wiring in the upper layer and the first wiring in the lower layer are arranged so as to overlap each other. Has been
The first wiring and the second wiring are capacitive elements having different line widths .
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